バンドギャップ定電圧回路
【課題】 電源投入時の立ち上がり時間を速くし、通常状態でもノイズなどの影響で出力電圧が０Ｖで安定してしまうことを防ぐことが可能なバンドギャップ定電圧回路を提供する。
【解決手段】 出力端子の電圧をモニタする出力電圧検出回路と、出力電圧検出回路の出力によって電流値を制御される電流源を設け、出力端子の電圧が所定の電圧より低いときに、電流源によってレベルシフト回路を構成するバイポーラトランジスタに電流を供給するように構成した。
【解決手段】 出力端子の電圧をモニタする出力電圧検出回路と、出力電圧検出回路の出力によって電流値を制御される電流源を設け、出力端子の電圧が所定の電圧より低いときに、電流源によってレベルシフト回路を構成するバイポーラトランジスタに電流を供給するように構成した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンドギャップ定電圧回路に係り、さらに詳しくは電源投入時に確実に出力電圧を出力し、立ち上げ時間を短縮するスタートアップ回路に関する。
【背景技術】
【０００２】
図２は、従来のバンドギャップ定電圧回路の回路図である。この電圧源は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５とＮＭＯＳトランジスタＮＬ２１、ＮＬ２２、ＮＬ２３とＮＭＯＳデプレッショントランジスタＮＤ２１とバイポーラトランジスタＢ２１、Ｂ２２と抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４で構成されている。図２において第一のバイポーラＢ２１と第２のバイポーラＢ２２の数の比を１：Ｎに設定すると安定状態において、式１なる出力電圧ＶＲＥＦが得られる。
【０００３】
ＶＲＥＦ＝ＶＢＥ＋Ｖｔ×ｌｎＮ（１＋Ｒ２１/Ｒ２２） ・・・ （式１）
ここでＶＢＥはバイポーラトランジスタのベースエミッタ間電圧、Ｖｔはｋをボルツマン定数、Ｔを絶対温度、ｑを電子電荷としてＶｔ＝ｋＴ/ｑで与えられる。この出力電圧ＶＲＥＦが出力されている状態を通常状態と呼ぶ。
【０００４】
従って、高電位の電源端子ＶＤＤと低電位の電源端子ＶＳＳの間に電源電圧を印加することにより、安定した通常状態では、所定の出力電圧ＶＲＥＦが出力端子から得られるように構成されている。
【特許文献１】特許公開２００４−３１８６０４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２に示した従来のバンドギャップ定電圧回路は、電源投入時の立ち上がり時間が遅く、通常状態でもノイズなどの影響で出力電圧が０Ｖに安定してしまうという欠点があった。
【０００６】
本発明は、上記課題を解決するためになされたものであり、電源投入時の立ち上がり時間を速くし、さらに通常状態でもノイズなどの影響で出力電圧が０Ｖで安定してしまうことのないバンドギャップ定電圧回路を提供する。
【課題を解決するための手段】
【０００７】
本発明のバンドギャップ定電圧回路は、上記課題を解決するために、トランジスタＮＭ１１のゲートで出力端子ＶＲＥＦ１１の電圧をモニタすることを特徴とする。さらに、トランジスタＰ１１９のドレインをバイポーラトランジスタＢ１１のエミッタに接続し、バイポーラトランジスタに電流を流すことを特徴とする。
【発明の効果】
【０００８】
以上のような本発明のバンドギャップ定電圧回路は、電源投入時の立ち上がり時間を速くすることが出来て、通常状態でもノイズなどの影響で出力電圧が０Ｖで安定してしまうことを防ぐことが可能である。
【発明を実施するための最良の形態】
【０００９】
【実施例】
【００１０】
図１は、本発明のバンドギャップ定電圧回路の回路図である。
【００１１】
図１に示すようにバンドギャップ定電圧回路は、差動増幅回路と、差動増幅回路の入力に接続されたレベルシフタ回路と、定電圧回路とを有する。
【００１２】
バンドギャップ定電圧回路の差動増幅器は、１対のｐチャネル型トランジスタＰ１１２およびＰ１１３と、閾値電圧の低い（例えば０．４５Ｖ）ｎチャネル型トランジスタＮＬ１１およびＮＬ１２から構成される。（以下、ｎチャネル型トランジスタをｎ型トランジスタ、ｐチャネル型トランジスタをｐ型トランジスタと略す。）
ｎ型トランジスタＮＬ１１のソースは基準電位となるグランドに接地され、ドレインはｐ型トランジスタＰ１１２のドレインに接続され、ゲートはｎ型トランジスタＮＬ１２のゲートに接続されている。さらにｎ型トランジスタＮ１１のドレインとゲートが接続（ダイオード接続）されている。ｎ型トランジスタＮＬ１２は、ソースがグランドに接続され、ドレインはｐ型トランジスタＰ１１３のドレインに接続され、ゲートはｎ型トランジスタＮＬ１１のゲートに接続されている。ｐ型トランジスタＰ１１２およびｐ型トランジスタＰ１１３のソースおよびバックゲートはｎｏｄｅ１１で共通に接続され、ｐ型トランジスタＰ１０８およびＰ１０４を介して電源電圧ＶＣＣに接続される。ｐ型トランジスタＰ１１２のゲートはｐ型トランジスタＰ１１４のソースに接続され、ｐ型トランジスタＰ１１３のゲートはｐ型トランジスタＰ１１５のソースに接続されている。
【００１３】
閾値電圧の低い（例えば０．４５Ｖ）ｎ型トランジスタＮＬ１３は、差動増幅器の出力端子に接続され、ｐ型トランジスタＰ１１１および抵抗Ｒ１４を介して出力端子ＶＲＥＦ１１に接続されている。ｐ型トランジスタＰ１１１のソースに、ｐ型トランジスタＰ１０７のドレインが接続されている。ｐ型トランジスタＰ１０７のゲートはｐ型トランジスタＰ１０４のゲートに接続されるとともに定電流源として用いられているｐ型トランジスタＰ１０３のゲートに接続されている。ｐ型トランジスタＰ１０７はゲートに定電流源からの電流を供給されてゲートをオン・オフする。これに応じてｐ型トランジスタＰ１０７は電源電圧ＶＣＣから抵抗Ｒ１４を介して出力端子ＶＲＥＦ１１に電流を供給する。
【００１４】
ｐ型トランジスタＰ１０４は定電流源として用いられているｐ型トランジスタＰ１０３に接続されている。ｐ型トランジスタＰ１０４はドレインがｐ型トランジスタＰ１０８を介して差動増幅回路に接続され、ソースが電源電圧ＶＣＣに接続されている。そして、ｐ型トランジスタＰ１０４はゲートがｐ型トランジスタＰ１０７、Ｐ１０６、Ｐ１０５のゲートに接続されるとともに、定電流源として用いられているｐ型トランジスタＰ１０３のゲートに接続される。ｐ型トランジスタＰ１０４はゲートに定電流源からの電流を供給されてゲートをオン・オフする。これに応じてｐ型トランジスタＰ１０４は、電源電圧ＶＣＣから差動増幅器に電流を供給する。また、定電圧源として用いられているｐ型トランジスタＰ１０３とｐ型トランジスタＰ１０４とｐ型トランジスタＰ１０５とｐ型トランジスタＰ１０６とｐ型トランジスタＰ１０７はカレントミラー回路を構成している。
【００１５】
ｐ型トランジスタＰ１０４はｐ型トランジスタＰ１０８をカスコード接続して差動増幅器に接続している。これにより、チャネル長変調を防止することができ、差動増幅器に対して安定した電流を供給することができる。同様に、ｐ型トランジスタＰ１０５はｐ型トランジスタＰ１０９をカスコード接続している。ｐ型トランジスタＰ１０６はｐ型トランジスタＰ１１０をカスコード接続している。ｐ型トランジスタＰ１０７はｐ型トランジスタＰ１１１をカスコード接続している。
【００１６】
ｐ型トランジスタＰ１０３とｎ型デプレッショントランジスタＮＤ１３はドレインで接続されており、定電圧源として用いられている。直流電源として用いられるｎ型デプレッショントランジスタＮＤ１３はソース及びゲートをグラウンドに接続し、ドレインをｐ型トランジスタＰ１０３のドレインに接続している。また、ｐ型トランジスタＰ１０３のソースは電源電圧ＶＣＣに接続され、ドレインはｎ型デプレッショントランジスタＮＤ１３のドレインに接続される。ｐ型トランジスタＰ１０３はドレインゲート間を接続(ダイオード接続)されており、ゲートはｐ型トランジスタＰ１０４とｐ型トランジスタＰ１０５とｐ型トランジスタＰ１０６とｐ型トランジスタＰ１０７のゲートに接続されている。同様に、ｐ型トランジスタＰ１０２とｎ型デプレッショントランジスタＮＤ１２も定電圧源として用いられておりｐ型トランジスタＰ１０２のゲートがｐ型トランジスタＰ１０８とｐ型トランジスタＰ１０９とｐ型トランジスタＰ１１０のゲートに接続されている。また、ｐ型トランジスタＰ１０１とｎ型デプレッショントランジスタＮＤ１１も定電圧源として用いられておりｐ型トランジスタＰ１０１のゲートがｐ型トランジスタＰ１１１のゲートに接続されている。
【００１７】
レベルシフタ回路として用いられるｐ型トランジスタＰ１１４はドレインがグランドに接続され、ソースはｐ型トランジスタＰ１１２のゲート及びｐ型トランジスタＰ１０９、ｐ型トランジスタＰ１０５を介して電源電圧ＶＣＣに接続されている。また、ｐ型トランジスタＰ１１４のゲートは抵抗Ｒ１２とＲ１４を介して出力端子ＶＲＥＦ１１に接続される。同様に、レベルシフタ回路として用いられるｐ型トランジスタＰ１１５はドレインがグランドに接続され、ソースがｐ型トランジスタＰ１１３のゲート及びｐ型トランジスタＰ１１０、ｐ型トランジスタＰ１０６を介して電源電圧ＶＣＣに接続される。また、ｐ型トランジスタＰ１１５のゲートは抵抗Ｒ１１とＲ１４を介して出力端子ＶＲＥＦＦ１１に接続される。
【００１８】
出力端子ＶＲＥＦ１１とグラウンドの間には出力端子ＶＲＥＦ１１側から順に抵抗Ｒ１４を介して抵抗Ｒ１２、抵抗Ｒ１３、バイポーラトランジスタＢ１２が接続されている。これらとは別に出力端子ＶＲＥＦ１１とグラウンドの間には出力端子ＶＲＥＦ１１から順に抵抗Ｒ１４を介して抵抗Ｒ１１、バイポーラトランジスタＢ１１が接続されている。
【００１９】
バイポーラトランジスタＢ１２のベース、コレクタはグラウンドに接続され、エミッタは抵抗Ｒ１３に接続されている。抵抗Ｒ１３は一方がバイポーラトランジスタＢ１２に接続されるとともに、他方が抵抗Ｒ１２とｐ型トランジスタＰ１１４のゲートに接続されている。また、抵抗Ｒ１２は一方が抵抗Ｒ１３とｐ型トランジスタＰ１１４のゲートに接続されるとともに、他方がＲ１４を介して出力端子ＶＲＥＦ１１に接続されている。
【００２０】
バイポーラトランジスタＢ１１のベース、コレクタはグラウンドに接続され、エミッタは抵抗Ｒ１１とｐ型トランジスタＰ１１５のゲートに接続されている。また、抵抗Ｒ１１は一方がバイポーラトランジスタＢ１２に接続されるとともに、他方が抵抗Ｒ１４を介して出力端子ＶＲＥＦ１１に接続されている。
【００２１】
本発明のバンドギャップ定電圧回路は、さらに以下に説明するスタートアップ回路１を備えている。
スタートアップ回路１は、出力端子ＶＲＥＦ１１の電圧を検出する出力電圧検出回路であるｎ型トランジスタＮＭ１１と、出力電圧検出回路の出力によって制御される電流源であるｐ型トランジスタＰ１１９とから構成される。
ｎ型トランジスタＮＭ１１は、ゲートに出力端子ＶＲＥＦ１１を接続され、ソースにｐ型トランジスタＰ１１７のドレインを接続されている。ｐ型トランジスタＰ１１７は、ｐ型トランジスタＰ１１６とカレントミラー回路を構成して、ｎ型デプレッショントランジスタＮＤ１４が発生する定電流をｎ型トランジスタＮＭ１１に流す。直流電源として用いられるｎ型デプレッショントランジスタＮＤ１４はソース及びゲートをグラウンドに接続している。
【００２２】
ｐ型トランジスタＰ１１８とｎ型トランジスタＮＭ１２はインバータを構成して、ｐ型トランジスタＰ１１７とｎ型トランジスタＮＭ１１の接続点を入力として接続している。ｐ型トランジスタＰ１１８とｎ型トランジスタＮＭ１２のインバータの出力は、電流源であるｐ型トランジスタＰ１１９のゲートに接続している。ｐ型トランジスタＰ１１９のソースは、電源電圧ＶＣＣに接続され、ドレインはバイポーラトランジスタＢ１１のエミッタに接続されている。
【００２３】
次に、上記した本発明のバンドギャップ定電圧回路のスタートアップ回路１の動作について説明する。
電源投入時、出力端子ＶＲＥＦ１１の電圧はｎ型トランジスタＮＭ１１の閾値より低い電圧であるためｎ型トランジスタＮＭ１１はオフしている。このため、n型トランジスタＮＭ１２がオンし、ｐ型トランジスタＰ１１９がオンする。ｐ型トランジスタＰ１１９がオンすると、バイポーラトランジスタＢ１１に電流が流れるので、バイポーラトランジスタＢ１１のエミッタ電圧が上がり、出力端子ＶＲＥＦ１１の電圧が上昇する。出力端子ＶＲＥＦ１１の電圧が上昇し、n型トランジスタＮＭ１１の閾値以上になったとき、ｎ型トランジスタＮＭ１１がオンする。このため、ｐ型トランジスタＰ１１８がオンし、ｐ型トランジスタＰ１１９がオフするので、バイポーラトランジスタＢ１１への電流の供給が停止する。
【００２４】
従って、上述のスタートアップ回路１によって、バンドギャップ定電圧回路の電源投入時の立ち上がり時間を速くする事が可能となる。さらに、ｐ型トランジスタＰ１１９のサイズを調節することで、電源投入時の立ち上がり時間を調節することもできる。
また、電源投入時以外においても、n型トランジスタＮＭ１１が出力端子ＶＲＥＦ１１の電圧をモニタして、出力端子ＶＲＥＦ１１の電圧を一定になるように動作するため、ノイズなどの影響で出力端子ＶＲＥＦＦ１１の電圧が０Ｖで安定することを防ぐことも可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明のバンドギャップ定電圧回路の回路図である。
【図２】従来のバンドギャップ定電圧回路の回路図である。
【符号の説明】
【００２６】
１ スタートアップ回路
【技術分野】
【０００１】
本発明は、バンドギャップ定電圧回路に係り、さらに詳しくは電源投入時に確実に出力電圧を出力し、立ち上げ時間を短縮するスタートアップ回路に関する。
【背景技術】
【０００２】
図２は、従来のバンドギャップ定電圧回路の回路図である。この電圧源は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、Ｐ２４、Ｐ２５とＮＭＯＳトランジスタＮＬ２１、ＮＬ２２、ＮＬ２３とＮＭＯＳデプレッショントランジスタＮＤ２１とバイポーラトランジスタＢ２１、Ｂ２２と抵抗Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４で構成されている。図２において第一のバイポーラＢ２１と第２のバイポーラＢ２２の数の比を１：Ｎに設定すると安定状態において、式１なる出力電圧ＶＲＥＦが得られる。
【０００３】
ＶＲＥＦ＝ＶＢＥ＋Ｖｔ×ｌｎＮ（１＋Ｒ２１/Ｒ２２） ・・・ （式１）
ここでＶＢＥはバイポーラトランジスタのベースエミッタ間電圧、Ｖｔはｋをボルツマン定数、Ｔを絶対温度、ｑを電子電荷としてＶｔ＝ｋＴ/ｑで与えられる。この出力電圧ＶＲＥＦが出力されている状態を通常状態と呼ぶ。
【０００４】
従って、高電位の電源端子ＶＤＤと低電位の電源端子ＶＳＳの間に電源電圧を印加することにより、安定した通常状態では、所定の出力電圧ＶＲＥＦが出力端子から得られるように構成されている。
【特許文献１】特許公開２００４−３１８６０４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図２に示した従来のバンドギャップ定電圧回路は、電源投入時の立ち上がり時間が遅く、通常状態でもノイズなどの影響で出力電圧が０Ｖに安定してしまうという欠点があった。
【０００６】
本発明は、上記課題を解決するためになされたものであり、電源投入時の立ち上がり時間を速くし、さらに通常状態でもノイズなどの影響で出力電圧が０Ｖで安定してしまうことのないバンドギャップ定電圧回路を提供する。
【課題を解決するための手段】
【０００７】
本発明のバンドギャップ定電圧回路は、上記課題を解決するために、トランジスタＮＭ１１のゲートで出力端子ＶＲＥＦ１１の電圧をモニタすることを特徴とする。さらに、トランジスタＰ１１９のドレインをバイポーラトランジスタＢ１１のエミッタに接続し、バイポーラトランジスタに電流を流すことを特徴とする。
【発明の効果】
【０００８】
以上のような本発明のバンドギャップ定電圧回路は、電源投入時の立ち上がり時間を速くすることが出来て、通常状態でもノイズなどの影響で出力電圧が０Ｖで安定してしまうことを防ぐことが可能である。
【発明を実施するための最良の形態】
【０００９】
【実施例】
【００１０】
図１は、本発明のバンドギャップ定電圧回路の回路図である。
【００１１】
図１に示すようにバンドギャップ定電圧回路は、差動増幅回路と、差動増幅回路の入力に接続されたレベルシフタ回路と、定電圧回路とを有する。
【００１２】
バンドギャップ定電圧回路の差動増幅器は、１対のｐチャネル型トランジスタＰ１１２およびＰ１１３と、閾値電圧の低い（例えば０．４５Ｖ）ｎチャネル型トランジスタＮＬ１１およびＮＬ１２から構成される。（以下、ｎチャネル型トランジスタをｎ型トランジスタ、ｐチャネル型トランジスタをｐ型トランジスタと略す。）
ｎ型トランジスタＮＬ１１のソースは基準電位となるグランドに接地され、ドレインはｐ型トランジスタＰ１１２のドレインに接続され、ゲートはｎ型トランジスタＮＬ１２のゲートに接続されている。さらにｎ型トランジスタＮ１１のドレインとゲートが接続（ダイオード接続）されている。ｎ型トランジスタＮＬ１２は、ソースがグランドに接続され、ドレインはｐ型トランジスタＰ１１３のドレインに接続され、ゲートはｎ型トランジスタＮＬ１１のゲートに接続されている。ｐ型トランジスタＰ１１２およびｐ型トランジスタＰ１１３のソースおよびバックゲートはｎｏｄｅ１１で共通に接続され、ｐ型トランジスタＰ１０８およびＰ１０４を介して電源電圧ＶＣＣに接続される。ｐ型トランジスタＰ１１２のゲートはｐ型トランジスタＰ１１４のソースに接続され、ｐ型トランジスタＰ１１３のゲートはｐ型トランジスタＰ１１５のソースに接続されている。
【００１３】
閾値電圧の低い（例えば０．４５Ｖ）ｎ型トランジスタＮＬ１３は、差動増幅器の出力端子に接続され、ｐ型トランジスタＰ１１１および抵抗Ｒ１４を介して出力端子ＶＲＥＦ１１に接続されている。ｐ型トランジスタＰ１１１のソースに、ｐ型トランジスタＰ１０７のドレインが接続されている。ｐ型トランジスタＰ１０７のゲートはｐ型トランジスタＰ１０４のゲートに接続されるとともに定電流源として用いられているｐ型トランジスタＰ１０３のゲートに接続されている。ｐ型トランジスタＰ１０７はゲートに定電流源からの電流を供給されてゲートをオン・オフする。これに応じてｐ型トランジスタＰ１０７は電源電圧ＶＣＣから抵抗Ｒ１４を介して出力端子ＶＲＥＦ１１に電流を供給する。
【００１４】
ｐ型トランジスタＰ１０４は定電流源として用いられているｐ型トランジスタＰ１０３に接続されている。ｐ型トランジスタＰ１０４はドレインがｐ型トランジスタＰ１０８を介して差動増幅回路に接続され、ソースが電源電圧ＶＣＣに接続されている。そして、ｐ型トランジスタＰ１０４はゲートがｐ型トランジスタＰ１０７、Ｐ１０６、Ｐ１０５のゲートに接続されるとともに、定電流源として用いられているｐ型トランジスタＰ１０３のゲートに接続される。ｐ型トランジスタＰ１０４はゲートに定電流源からの電流を供給されてゲートをオン・オフする。これに応じてｐ型トランジスタＰ１０４は、電源電圧ＶＣＣから差動増幅器に電流を供給する。また、定電圧源として用いられているｐ型トランジスタＰ１０３とｐ型トランジスタＰ１０４とｐ型トランジスタＰ１０５とｐ型トランジスタＰ１０６とｐ型トランジスタＰ１０７はカレントミラー回路を構成している。
【００１５】
ｐ型トランジスタＰ１０４はｐ型トランジスタＰ１０８をカスコード接続して差動増幅器に接続している。これにより、チャネル長変調を防止することができ、差動増幅器に対して安定した電流を供給することができる。同様に、ｐ型トランジスタＰ１０５はｐ型トランジスタＰ１０９をカスコード接続している。ｐ型トランジスタＰ１０６はｐ型トランジスタＰ１１０をカスコード接続している。ｐ型トランジスタＰ１０７はｐ型トランジスタＰ１１１をカスコード接続している。
【００１６】
ｐ型トランジスタＰ１０３とｎ型デプレッショントランジスタＮＤ１３はドレインで接続されており、定電圧源として用いられている。直流電源として用いられるｎ型デプレッショントランジスタＮＤ１３はソース及びゲートをグラウンドに接続し、ドレインをｐ型トランジスタＰ１０３のドレインに接続している。また、ｐ型トランジスタＰ１０３のソースは電源電圧ＶＣＣに接続され、ドレインはｎ型デプレッショントランジスタＮＤ１３のドレインに接続される。ｐ型トランジスタＰ１０３はドレインゲート間を接続(ダイオード接続)されており、ゲートはｐ型トランジスタＰ１０４とｐ型トランジスタＰ１０５とｐ型トランジスタＰ１０６とｐ型トランジスタＰ１０７のゲートに接続されている。同様に、ｐ型トランジスタＰ１０２とｎ型デプレッショントランジスタＮＤ１２も定電圧源として用いられておりｐ型トランジスタＰ１０２のゲートがｐ型トランジスタＰ１０８とｐ型トランジスタＰ１０９とｐ型トランジスタＰ１１０のゲートに接続されている。また、ｐ型トランジスタＰ１０１とｎ型デプレッショントランジスタＮＤ１１も定電圧源として用いられておりｐ型トランジスタＰ１０１のゲートがｐ型トランジスタＰ１１１のゲートに接続されている。
【００１７】
レベルシフタ回路として用いられるｐ型トランジスタＰ１１４はドレインがグランドに接続され、ソースはｐ型トランジスタＰ１１２のゲート及びｐ型トランジスタＰ１０９、ｐ型トランジスタＰ１０５を介して電源電圧ＶＣＣに接続されている。また、ｐ型トランジスタＰ１１４のゲートは抵抗Ｒ１２とＲ１４を介して出力端子ＶＲＥＦ１１に接続される。同様に、レベルシフタ回路として用いられるｐ型トランジスタＰ１１５はドレインがグランドに接続され、ソースがｐ型トランジスタＰ１１３のゲート及びｐ型トランジスタＰ１１０、ｐ型トランジスタＰ１０６を介して電源電圧ＶＣＣに接続される。また、ｐ型トランジスタＰ１１５のゲートは抵抗Ｒ１１とＲ１４を介して出力端子ＶＲＥＦＦ１１に接続される。
【００１８】
出力端子ＶＲＥＦ１１とグラウンドの間には出力端子ＶＲＥＦ１１側から順に抵抗Ｒ１４を介して抵抗Ｒ１２、抵抗Ｒ１３、バイポーラトランジスタＢ１２が接続されている。これらとは別に出力端子ＶＲＥＦ１１とグラウンドの間には出力端子ＶＲＥＦ１１から順に抵抗Ｒ１４を介して抵抗Ｒ１１、バイポーラトランジスタＢ１１が接続されている。
【００１９】
バイポーラトランジスタＢ１２のベース、コレクタはグラウンドに接続され、エミッタは抵抗Ｒ１３に接続されている。抵抗Ｒ１３は一方がバイポーラトランジスタＢ１２に接続されるとともに、他方が抵抗Ｒ１２とｐ型トランジスタＰ１１４のゲートに接続されている。また、抵抗Ｒ１２は一方が抵抗Ｒ１３とｐ型トランジスタＰ１１４のゲートに接続されるとともに、他方がＲ１４を介して出力端子ＶＲＥＦ１１に接続されている。
【００２０】
バイポーラトランジスタＢ１１のベース、コレクタはグラウンドに接続され、エミッタは抵抗Ｒ１１とｐ型トランジスタＰ１１５のゲートに接続されている。また、抵抗Ｒ１１は一方がバイポーラトランジスタＢ１２に接続されるとともに、他方が抵抗Ｒ１４を介して出力端子ＶＲＥＦ１１に接続されている。
【００２１】
本発明のバンドギャップ定電圧回路は、さらに以下に説明するスタートアップ回路１を備えている。
スタートアップ回路１は、出力端子ＶＲＥＦ１１の電圧を検出する出力電圧検出回路であるｎ型トランジスタＮＭ１１と、出力電圧検出回路の出力によって制御される電流源であるｐ型トランジスタＰ１１９とから構成される。
ｎ型トランジスタＮＭ１１は、ゲートに出力端子ＶＲＥＦ１１を接続され、ソースにｐ型トランジスタＰ１１７のドレインを接続されている。ｐ型トランジスタＰ１１７は、ｐ型トランジスタＰ１１６とカレントミラー回路を構成して、ｎ型デプレッショントランジスタＮＤ１４が発生する定電流をｎ型トランジスタＮＭ１１に流す。直流電源として用いられるｎ型デプレッショントランジスタＮＤ１４はソース及びゲートをグラウンドに接続している。
【００２２】
ｐ型トランジスタＰ１１８とｎ型トランジスタＮＭ１２はインバータを構成して、ｐ型トランジスタＰ１１７とｎ型トランジスタＮＭ１１の接続点を入力として接続している。ｐ型トランジスタＰ１１８とｎ型トランジスタＮＭ１２のインバータの出力は、電流源であるｐ型トランジスタＰ１１９のゲートに接続している。ｐ型トランジスタＰ１１９のソースは、電源電圧ＶＣＣに接続され、ドレインはバイポーラトランジスタＢ１１のエミッタに接続されている。
【００２３】
次に、上記した本発明のバンドギャップ定電圧回路のスタートアップ回路１の動作について説明する。
電源投入時、出力端子ＶＲＥＦ１１の電圧はｎ型トランジスタＮＭ１１の閾値より低い電圧であるためｎ型トランジスタＮＭ１１はオフしている。このため、n型トランジスタＮＭ１２がオンし、ｐ型トランジスタＰ１１９がオンする。ｐ型トランジスタＰ１１９がオンすると、バイポーラトランジスタＢ１１に電流が流れるので、バイポーラトランジスタＢ１１のエミッタ電圧が上がり、出力端子ＶＲＥＦ１１の電圧が上昇する。出力端子ＶＲＥＦ１１の電圧が上昇し、n型トランジスタＮＭ１１の閾値以上になったとき、ｎ型トランジスタＮＭ１１がオンする。このため、ｐ型トランジスタＰ１１８がオンし、ｐ型トランジスタＰ１１９がオフするので、バイポーラトランジスタＢ１１への電流の供給が停止する。
【００２４】
従って、上述のスタートアップ回路１によって、バンドギャップ定電圧回路の電源投入時の立ち上がり時間を速くする事が可能となる。さらに、ｐ型トランジスタＰ１１９のサイズを調節することで、電源投入時の立ち上がり時間を調節することもできる。
また、電源投入時以外においても、n型トランジスタＮＭ１１が出力端子ＶＲＥＦ１１の電圧をモニタして、出力端子ＶＲＥＦ１１の電圧を一定になるように動作するため、ノイズなどの影響で出力端子ＶＲＥＦＦ１１の電圧が０Ｖで安定することを防ぐことも可能となる。
【図面の簡単な説明】
【００２５】
【図１】本発明のバンドギャップ定電圧回路の回路図である。
【図２】従来のバンドギャップ定電圧回路の回路図である。
【符号の説明】
【００２６】
１ スタートアップ回路
【特許請求の範囲】
【請求項１】
出力端子に定電圧を出力する定電圧源と、
前記出力端子の電圧をレベル変換する第一及び第二のレベルシフト回路と、
前記第一及び第二のレベルシフト回路の出力を入力して前記出力端子の電圧を制御する差動増幅回路と、
前記出力端子の電圧をモニタする出力電圧検出回路と、
前記出力電圧検出回路の出力によって電流値を制御される電流源を備え、
前記出力端子の電圧が所定の電圧より低いときに、前記電流源によって前記レベルシフト回路を構成するトランジスタに電流を供給するバンドギャップ定電圧回路。
【請求項２】
前記出力電圧検出回路は、
前記出力端子をゲートに接続し、ソースを接地した検出トランジスタであるｎ型トランジスタと、
ソースとゲートを共通に接地した定電流源であるｎ型デプレッショントランジスタと、
前記ｎ型デプレッショントランジスタが流す定電流を、前記ｎ型トランジスタに流すカレントミラー回路と、
前記ｎ型トランジスタのドレインと入力を接続したインバータ回路とで構成し、
前記電流源は、
前記インバータ回路の出力にゲートを接続し、ソースを電源電圧に接続し、ドレインを前記レベルシフト回路を構成するバイポーラトランジスタのエミッタに接続したｐ型トランジスタで構成し、
電源投入時の前記出力端子の電圧が所定の電圧より低いときに、前記ｐ型トランジスタが前記バイポーラトランジスタに電流を供給するように構成された請求項１記載のバンドギャップ定電圧回路。
【請求項３】
前記ｐ型トランジスタのサイズによって、電源投入時の立ち上がり時間を調節することを特徴とする請求項２記載のバンドギャップ定電圧回路。
【請求項１】
出力端子に定電圧を出力する定電圧源と、
前記出力端子の電圧をレベル変換する第一及び第二のレベルシフト回路と、
前記第一及び第二のレベルシフト回路の出力を入力して前記出力端子の電圧を制御する差動増幅回路と、
前記出力端子の電圧をモニタする出力電圧検出回路と、
前記出力電圧検出回路の出力によって電流値を制御される電流源を備え、
前記出力端子の電圧が所定の電圧より低いときに、前記電流源によって前記レベルシフト回路を構成するトランジスタに電流を供給するバンドギャップ定電圧回路。
【請求項２】
前記出力電圧検出回路は、
前記出力端子をゲートに接続し、ソースを接地した検出トランジスタであるｎ型トランジスタと、
ソースとゲートを共通に接地した定電流源であるｎ型デプレッショントランジスタと、
前記ｎ型デプレッショントランジスタが流す定電流を、前記ｎ型トランジスタに流すカレントミラー回路と、
前記ｎ型トランジスタのドレインと入力を接続したインバータ回路とで構成し、
前記電流源は、
前記インバータ回路の出力にゲートを接続し、ソースを電源電圧に接続し、ドレインを前記レベルシフト回路を構成するバイポーラトランジスタのエミッタに接続したｐ型トランジスタで構成し、
電源投入時の前記出力端子の電圧が所定の電圧より低いときに、前記ｐ型トランジスタが前記バイポーラトランジスタに電流を供給するように構成された請求項１記載のバンドギャップ定電圧回路。
【請求項３】
前記ｐ型トランジスタのサイズによって、電源投入時の立ち上がり時間を調節することを特徴とする請求項２記載のバンドギャップ定電圧回路。
【図１】
【図２】
【図２】
【公開番号】特開２００７−２４９９４８（Ｐ２００７−２４９９４８Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００７−１６１０７（Ｐ２００７−１６１０７）
【出願日】平成１９年１月２６日（２００７．１．２６）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１９年１月２６日（２００７．１．２６）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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