バーンイン装置及びバーンインボード
【課題】判定結果を判定結果メモリに格納するのに要する時間を短縮し、バーンイン試験時間の短縮化を図ることのできるバーンイン装置を提供する。
【解決手段】バーンイン装置は、バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する、テスト信号生成回路と、前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、を備えて構成されている。
【解決手段】バーンイン装置は、バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する、テスト信号生成回路と、前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、を備えて構成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バーンイン装置及びバーンインボードに関し、特に、テスト時間の短縮化を図ったバーンイン装置及びそのバーンインボードに関する。
【背景技術】
【０００２】
電子部品等のデバイスの初期不良を顕在化し、初期故障品の除去を行うためのスクリーニング試験の一種であるバーンイン（Burn-In）試験を行う装置として、バーンイン装置が知られている。このバーンイン装置では、被試験デバイス（Device Under Test）である電子部品を複数挿入したバーンインボードを恒温槽のチャンバ内に収容し、所定の電圧や所定のテスト信号を印加して電気的ストレスを与えるとともに、恒温槽内部の空気を加熱して所定の温度の熱ストレスを与えることにより、初期不良を顕在化させる。
【０００３】
このようなバーンイン装置では、数時間から数十時間に亘る長時間のバーンイン試験が行われることから、試験効率を向上させるために、複数の被試験デバイスを１枚のバーンインボードに挿入するとともに、このバーンインボードを複数毎、バーンイン装置に収納して、バーンイン試験を行うのが一般的である。
【０００４】
また、このバーンイン試験においては、被試験デバイスを高温雰囲気或いは低温雰囲気に置いて、テスト信号を印加して、正常な出力データが得られるかどうかを判定する。この判定結果は、バーンイン試験を行いながら、各被試験デバイス毎に順次、判定結果メモリに格納される。したがって、バーンイン試験が終了した後に、この判定結果メモリに格納されている判定結果を見ることにより、どの被試験デバイスが誤ったデータ出力をしているのかを容易に峻別することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、バーンイン試験においては、極めて多くの被試験デバイスの試験が同時に行われるため、判定結果メモリに格納すべき出力データの判定結果の数も多くなっている。従来においては、この出力データの判定結果の判定結果メモリへの保存は、ソフトウェア（ファームウェア）により行われていたため、被試験デバイスが出力データを出力する速度よりも、判定結果を判定結果メモリに格納する速度の方が遅くなってしまっていた。このため、判定結果を判定結果メモリに格納し終えるまで、被試験デバイスへのテスト信号の印加を待たなければならない事態が生じ、バーンイン試験に要する時間がその分、長くなってしまうという問題が生じてした。
【０００６】
そこで本発明は、前記課題に鑑みてなされたものであり、判定結果を判定結果メモリに格納するのに要する時間を短縮し、バーンイン試験時間の短縮化を図ることのできるバーンイン装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係るバーンイン装置は、
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する、テスト信号生成回路と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とする。
【０００８】
この場合、前記判定結果メモリには、被試験デバイス毎に１つのアドレスが割り当てられており、前記判定結果格納回路は、この割り当てられているアドレスに、対応する被試験デバイスの判定結果を格納するようにしてもよい。
【０００９】
また、前記判定結果格納回路は、前記出力データと前記期待値データとが一致しなかった回数を、前記判定結果メモリにフェイル回数として格納するようにしてもよい。
【００１０】
この場合、前記判定結果格納回路は、前記第２基準信号に同期して、前記判定結果メモリにおいて前記被試験デバイス毎に割り当てられている領域から、対応する被試験デバイスのフェイル回数を読み出し、この被試験デバイスの前記出力データと前記期待値データとが一致しなかった場合には、この読み出したフェイル回数に１を加算して、再び、同じ領域に格納するようにしてもよい。
【００１１】
また、前記第２基準信号は前記第１基準信号より短い周期の基準信号であってもよい。
【００１２】
本発明に係るバーンイン装置用のドライバーボードは、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とする。
【００１３】
また、バーンイン装置は、このようなドライバーボードを複数備え、前記複数の被試験デバイスが載せられたバーンインボードが、前記ドライバーボードのそれぞれに接続されるようにしてもよい。
【００１４】
この場合、バーンイン装置は、前記複数のドライバーボードに前記テスト信号を供給することにより、前記複数の被試験デバイスに前記テスト信号を供給する、テスト信号生成回路を、さらに備えるようにしてもよい。
【００１５】
本発明に係るバーンイン装置の制御方法は、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリを有するバーンイン装置の制御方法であって、
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する工程と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する工程と、
、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する工程と、
を備えることを特徴とする。
【００１６】
本発明に係るドライバーボードの制御方法は、
被試験デバイス毎に判定結果を格納する領域が割り当てられている判定結果メモリを有するドライバーボードの制御方法であって、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとを取得するステップと、
前記取得した出力データと期待値データとが一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力するステップと、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納するステップと、
を備えることを特徴とする。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、本発明の実施形態を説明する。なお、以下に説明する実施形態は、本発明の技術的範囲を限定するものではない。
【００１８】
図１は、本発明の一実施形態に係るバーンイン装置１０の全体的な正面図であり、図２は、図１に示したバーンイン装置１０の全体的な側面図である。
【００１９】
これら図１及び図２に示すように、バーンイン装置１０には、複数のバーンインボードＢＩＢが挿入される。バーンイン装置１０に挿入されるバーンインボードＢＩＢの枚数は任意であり、１枚でも複数枚でもよい。
【００２０】
本実施形態に係るバーンイン装置１０の内室であるチャンバ２０は、断熱壁等により区画されており、バーンインボードＢＩＢが収納される。本実施形態の例では、バーンインボードＢＩＢを支持するためのスロット３０が、１５段×４組で配置されており、合計６０枚のバーンインボードＢＩＢを、このチャンバ２０内に収納することが可能である。但し、このチャンバ２０内におけるバーンインボードＢＩＢの配置は、その枚数に応じて、任意に変更可能である。
【００２１】
また、バーンイン装置１０には、ドア４０が設けられており、ドア４０を開状態にすることにより、バーンインボードＢＩＢをチャンバ２０から出し入れできるようになり、一方、ドア４０を閉状態にすることにより、チャンバ２０が閉空間を構成するようになる。このチャンバ２０は、例えば、単なる閉空間を構成するだけの箱でもよいし、内部空間の温度を一定に維持する機能のある恒温槽でもよいし、内部空間を除湿したり冷却したりする機能のある箱でもよい。
【００２２】
図３は、図１のバーンイン装置１０にバーンインボードＢＩＢを挿入した状態おける、挿入方向に沿ったバーンイン装置１０の部分的な断面を示す図である。ここで、バーンインボードＢＩＢをスロット３０に挿入する方向を挿入方向と定義し、反対に、バーンインボードＢＩＢをスロット３０から抜去する方向を抜去方向と定義する。
【００２３】
図３に示すように、スロット３０に挿入されたバーンインボードＢＩＢは、その挿入方向の端部が、それぞれ、エキステンションボード３２に挿入され、電気的に、エキステンションボード３２に接続される。このエキステンションボード３２は、それぞれ、チャンバ２０を構成する断熱壁２２の後壁を貫通して、ドライバーボードＤＲＢに接続されている。ドライバーボードＤＲＢは、バーンインボードＢＩＢに挿入された被試験デバイスのテストをするのに必要な電源やテスト信号を、エキステンションボード３２を介して、バーンインボードＢＩＢに供給する。但し、バーンインボードＢＩＢを、エキステンションボード３２を介さずに、直接、ドライバーボードＤＲＢに接続するように構成することも可能である。
【００２４】
図４は、本実施形態に係るバーンインボードＢＩＢとドライバーボードＤＲＢの構成を説明するための要部ブロック図である。したがって、本実施形態に係るバーンイン装置１０の動作を説明するのに不用な部分は、図４から省いている。また、上述したエクステンションボード３２も省略している。
【００２５】
この図４に示すように、本実施形態に係るドライバーボードＤＲＢは、判定結果格納回路１１０と、判定回路１２０と、判定結果メモリ１３０と、コントローラ１４０と、選択デコーダ１５０とを備えて構成されている。また、このドライバーボードＤＲＢには、テスト信号生成回路２００とＣＰＵコントローラ２１０とが接続されている。本実施形態においては、３０枚のドライバーボードＤＲＢに対して、１つのテスト信号生成回路と１つのＣＰＵコントローラ２１０とが設けられている。
【００２６】
テスト信号生成回路２００は、バーンイン試験において、様々なパターンのテスト信号ＴＳＩＧＮＡＬを生成し、ドライバーボードＤＲＢを介して、バーンインボードＢＩＢに載せられた被試験デバイスに供給する。本実施形態に係るバーンインボードＢＩＢには、例えば２８８個の被試験デバイスＤＵＴ０〜ＤＵＴ２８７が装着される。このため、テスト信号生成回路２００で生成されたテスト信号ＴＳＩＧＮＡＬは、これら２８８個の被試験デバイスＤＵＴ０〜ＤＵＴ２８７に供給される。
【００２７】
被試験デバイスＤＵＴ０〜ＤＵＴ２８７は、入力されたテスト信号ＴＳＩＧＮＡＬに基づいて、所定の演算や動作を行い、それぞれ、出力データを出力する。但し、本実施形態においては、バーンインボードＢＩＢには、７２本の信号線を有するデータバスしか設けられていない。このため、各被試験デバイスＤＵＴ０〜ＤＵＴ２８７は、４回の異なるスキャンで、出力データを出力する。具体的には、１回目のスキャンで被試験デバイスＤＵＴ０〜ＤＵＴ７１が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力し、２回目のスキャンで被試験デバイスＤＵＴ７２〜ＤＵＴ１４３が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力し、３回目のスキャンで被試験デバイスＤＵＴ１４４〜ＤＵＴ２１５が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力し、４回目のスキャンで被試験デバイスＤＵＴ２１６〜ＤＵＴ２８７が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力する。このように１本の信号線を複数の被試験デバイスで共用することにより、データバスの信号線の本数を抑制している。これらの出力データＤＯＵＴ０〜ＤＯＵＴ７１は、この７２本の信号線を有するデータバスを介して、ドライバーボードＤＲＢへ出力される。
【００２８】
ドライバーボードＤＲＢにおいては、これら出力データＤＯＵＴ０〜ＤＯＵＴ７１は、判定回路１２０に入力される。判定回路１２０には、テスト信号生成回路２００から期待値データＥＤも入力されており、この期待値データＥＤと出力データＤＯＵＴ０〜ＤＯＵＴ７１とが比較され、両者が一致するかどうかが判定される。なお、本実施形態においては、出力データＤＯＵＴ０〜ＤＯＵＴ７１の期待値データＥＤはいずれも同じであるように設定しているので、期待値データＥＤは１つ（１ビット）である。但し、各出力データＤＯＵＴ０〜ＤＯＵＴ７１がそれぞれ異なるように設定しても良く、この場合、各出力データＤＯＵＴ０〜ＤＯＵＴ７１に対する期待値データをテスト信号生成回路２００が生成し、判定回路１２０に供給する必要がある。
【００２９】
判定回路１２０は、出力データＤＯＵＴ０〜ＤＯＵＴ７１と期待値データＥＤとを比較した判定結果を、それぞれ、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７１として、判定結果格納回路１１０に出力する。
【００３０】
コントローラ１４０には、同期をとるための基準信号であるクロック信号ＣＬＯＣＫ、サイクルレート信号ＣＲＡＴＥ、スキャンインクリメント信号ＳＩＮＣがテスト信号生成回路１００から入力されており、コントローラ１４０は、これらの基準信号に同期して、必要な制御信号を判定結果メモリ１３０と選択デコーダ１５０に出力する。選択デコーダ１５０は、入力された制御信号に基づいて、判定結果格納回路１１０に、制御信号を出力する。これら具体的な制御信号の内容は後述する。
【００３１】
判定結果格納回路１１０は、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７１を、判定結果メモリ１３０にリアルタイムに格納する。具体的には、各被試験デバイスＤＵＴ０〜ＤＵＴ２８７毎に、フェイルした回数を累積的にカウントし、そのカウント結果を判定結果メモリ１３０に各被試験デバイスＤＵＴ０〜ＤＵＴ２８７毎に格納する。この判定結果メモリ１３０は、例えば、ＲＡＭやＥＥＰＲＯＭなどにより構成することができる。
【００３２】
判定結果メモリ１３０に保存された判定結果、つまり、フェイルした回数は、ＣＰＵ２１０が任意に読み出すことが可能である。すなわち、ユーザは、このＣＰＵ２１０を介して、各ドライバーボードＤＲＢの判定結果メモリ１３０のデータを調べることができ、被試験デバイスの不良を検出することができる。
【００３３】
バーンイン試験における概略的なデータ処理は以上であるが、次に、バーンイン試験におけるデータ処理について、より詳細に説明する。
【００３４】
図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂは、バーンイン試験における各信号の動作波形の一例を示す図である。図５Ａ及び図５Ｂでは、１周目のスキャン１の動作波形を例示しており、特に、図５Ａでは前半の４サイクルの動作波形を例示しており、図５Ｂでは図５Ａに続く後半の４サイクルの動作波形を例示している。また、図６Ａ及び図６Ｂでは、１周目のスキャン２の動作波形を例示しており、特に、図６Ａでは図５Ｂに続く前半の４サイクルを例示しており、図６Ｂでは図６Ａに続く後半の４サイクルを例示している。
【００３５】
これら図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂに示すように、本実施形態に係るバーンイン装置１０では、データバスから７２ビットの出力データＤＯＵＴ０〜ＤＯＵＴ７１がサイクルレート信号ＣＲＡＴＥに同期して並列に出力される。すなわち、テスト信号生成回路２００がサイクルレート信号ＣＲＡＴＥに同期してテスト信号を被試験デバイスに供給するので、被試験デバイスもサイクルレート信号ＣＲＡＴＥに同期して出力データを出力する。
【００３６】
本実施形態では、１つのスキャンの中に、サイクルレート信号ＣＲＡＴＥが８サイクル含まれている。したがって、例えばスキャン１の間に、被試験デバイスＤＵＴ０〜ＤＵＴ７１は、それぞれ、８個の出力データを出力することになる。
【００３７】
図７は、出力データＤＯＵＴ０〜ＤＯＵＴ７に関する判定回路１２０と判定結果格納回路１１０の回路構成の一例を示す図である。本実施形態では、データバスから出力される出力データは全７２ビットであるので、図７に示すような回路が１枚のドライバーボードＤＲＢに９セット設けられていることになる。以下では、図７に基づいて、出力データＤＯＵＴ０〜ＤＯＵＴ７に関する回路構成と処理内容を説明するが、他の出力データＤＯＵＴ８〜ＤＯＵＴ７１についても、同様である。
【００３８】
この図７に示すように、本実施形態に係るドライバーボードＤＲＢにおいては、判定結果格納回路１１０は、８個のＡＮＤ回路１１２と、１個のＯＲ回路１１４と、演算回路１１６とを備えて構成されており、判定回路１２０は、８個のデジタルコンパレータ１２２を備えて構成されている。
【００３９】
コントローラ１４０には、サイクルレート信号ＣＲＡＴＥと、クロック信号ＣＬＯＣＫと、ストローブ信号ＳＴＲＯＢＥと、スキャンインクリメント信号ＳＩＮＣとが入力されている。これらの信号は、いずれも、テスト信号生成回路２００から入力される。
【００４０】
図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂからも分かるように、クロック信号ＣＬＯＣＫは、サイクルレート信号ＣＲＡＴＥよりも短い周期の基準信号であり、例えば本実施形態では、クロック信号ＣＬＯＣＫは１０ｎｓ（１００ＭＨｚ）の周期であり、１００ｎｓ（１０ＭＨｚ）の周期のサイクルレート信号ＣＲＡＴＥの１／１０の周期である。テスト信号生成回路２００は、サイクルレート信号ＣＲＡＴＥに同期してテスト信号を被試験デバイスに供給し、被試験デバイスもこのサイクルレート信号ＣＲＡＴＥに同期して出力データを出力するが、判定結果格納回路１１０や判定回路１２０は、クロック信号ＣＬＯＣＫに同期して判定や判定結果の格納を行う。ストローブ信号ＳＴＲＯＢＥは、判定回路１２０が判定結果信号を出力するトリガーとなる信号である。スキャンインクリメント信号ＳＩＮＣは、スキャンを１、２、３、４と順次インクリメントする信号である。
【００４１】
図７にも示すように、バーンインボードＢＩＢから出力された出力データＤＯＵＴ０〜ＤＯＵＴ７は、サイクルレート信号ＣＲＡＴＥに同期して、それぞれ、デジタルコンパレータ１２２に入力される。これらデジタルコンパレータ１２２には、サイクルレート信号ＣＲＡＴＥに同期して、期待値データＥＤ０〜ＥＤ７も入力されている。上述したように、本実施形態では、すべての期待値データＥＤ０〜ＥＤ７は、同じ期待値であるので、図４及び図５Ａ及び図５Ｂでは、単に、期待値データＥＤとして表示している。
【００４２】
デジタルコンパレータ１２２は、それぞれ、出力データＤＯＵＴ０〜ＤＯＵＴ７と期待値データＥＤ０〜ＥＤ７とが一致するかどうかを判定して、ストローブ信号ＳＴＲＯＢＥに同期して、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７を出力する。本実施形態では、両者が一致した場合は判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７はローレベルを示し、両者が一致しなかった場合は判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７はハイレベルを示す。
【００４３】
この判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７は、それぞれ、判定結果格納回路１１０のＡＮＤ回路１１２に入力される。これらＡＮＤ回路１１２には、それぞれ、選択信号ＳＥＬ０〜ＳＥＬ７も入力されている。この選択信号ＳＥＬ０〜ＳＥＬ７は、選択デコーダ１５０が、コントローラ１４０から入力される３ビットのアドレス信号Ａ〔０：２〕に基づいて、１つだけハイレベルにする信号である。このため、ＡＮＤ回路１１２からは、選択信号ＳＥＬ０〜ＳＥＬ７に同期して、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７が順番に出力される。
【００４４】
なお、コントローラ１４０は、このコントローラ１４０に入力されているストローブ信号ＳＴＲＯＢＥがトリガーとなり、３ビットのアドレス信号Ａ〔０：２〕を、０００〜１１１まで順番にカウントアップし、選択デコーダ１５０に出力する。また、このアドレス信号Ａ〔０：２〕のカウントアップは、クロック信号ＣＬＯＣＫに同期させる。
【００４５】
ＡＮＤ回路１１２から出力された判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７は、ＯＲ回路１１４に入力される。したがって、このＯＲ回路１１４からは、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７のいずれかがハイレベルになると、ハイレベルの判定結果信号を出力する。
【００４６】
ＯＲ回路１１４から出力された判定結果信号は、演算回路１１６に入力される。この演算回路１１６には、判定結果メモリ１３０から出力されたＢ０〜Ｂ３１の３２ビットのデータも、読み出しデータＲｄｔ〔０：３１〕として入力されている。
【００４７】
図８は、本実施形態に係る判定結果メモリ１３０のメモリマップの一例を示す図である。この図８に示すように、本実施形態に係る判定結果メモリ１３０では、１つのアドレスにつき、Ｂ０〜Ｂ３１の３２ビットのデータ領域が確保されている。また、ここでは、１つのアドレスが１つの被試験デバイスの判定結果を格納するための領域として割り当てられている。
【００４８】
本実施形態では、アドレスとしてＡ０〜Ａ８の９ビットが用意されている。すなわち、９ビットのアドレスＡ０〜Ａ８により、１つの格納領域を指定する。また、本実施形態では、図７に示すような回路が９セット設けられているので、判定結果メモリ１３０のメモリエリアも９個のサブエリア０〜サブエリア８に区分されている。但し、ここでは、１枚のバーンインボードＢＩＢ上の被試験デバイスの数が２８８個の場合を想定しているので、必要なビット数はＡ０〜Ａ４の５ビットである。
【００４９】
例えば、スキャン１の出力データＤＯＵＴ０〜ＤＯＵＴ７の判定結果は、サブエリア０のアドレス「０００００００００」から「００００００１１１」に格納される。具体的には、本実施形態では、１つの被試験デバイスから複数回の出力データを取得して、１つの被試験デバイスが何回フェイルしたかをカウントし、そのカウント回数が、各アドレスのＢ０〜Ｂ３１に対応するデータ領域に格納されていく。
【００５０】
また、本実施形態におていは、Ｂ０〜Ｂ３１の３２ビットのうち、最上位ビットＢ３１は、オーバーフロービットであり、Ｂ０〜Ｂ３０のカウントがオーバーフローした場合に、１になるビットである。
【００５１】
また、アドレスＡ０〜Ａ２の３ビットは、コントローラ１４０から選択デコーダ１５０に入力されているアドレス信号Ａ〔０：２〕に対応しており、このアドレス信号Ａ〔０：２〕により指定される。さらに、アドレスＡ３〜Ａ８は、コントローラ１４０から判定結果メモリ１３０に出力されるアドレス信号Ａ〔３：８〕に対応しており、このアドレス信号Ａ〔３：８〕により指定される。
【００５２】
また、判定結果メモリ１３０には、コントローラ１４０からイネーブル信号ＥＮと書き込みイネーブル信号ＷＥとが入力されている。イネーブル信号ＥＮは、判定結果メモリ１３０に書き込み、又は読み出しを許可された場合にハイレベルになる信号である。書き込みイネーブル信号ＷＥは、判定結果メモリ１３０に書き込みが許可されている間だけ、クロック信号ＣＬＯＣＫと同期して駆動するクロック信号となる。
【００５３】
したがって、判定結果メモリ１３０は、アドレス信号Ａ〔３：８〕で指定されたアドレスＡ３〜Ａ８領域のデータを、書き込みイネーブル信号ＷＥの駆動に同期して、アドレスＡ０〜Ａ２をカウントアップし、これらＡ０〜Ａ８で指定されるアドレスのデータを、読み出しデータＲｄｔ〔０：３１〕として、演算回路１１６に出力する。
【００５４】
演算回路１１６では、入力された読み出しデータＲｄｔ〔０：３１〕に、ＯＲ回路１１４から出力された値を加算して、判定結果メモリ１３０に出力する。すなわち、ＯＲ回路１１４から出力された判定結果信号がハイレベルであれば、読み出しデータＲｄｔ〔０：３１〕に１を加算して、書き込みデータＷｄｔ〔０：３１〕として判定結果メモリ１３０に出力する。ＯＲ回路１１４から出力された判定結果信号がローレベルであれば、読み出しデータＲｄｔ〔０：３１〕の値をそのまま、書き込みデータＷｄｔ〔０：３１〕として判定結果メモリ１３０に出力する。
【００５５】
読み出しデータＲｄｔ〔０：３１〕、書き込みデータＷｄｔ〔０：３１〕、及び、ＯＲ回路１１４からの判定結果信号の同期は、コントローラ１４０がとっていることになる。すなわち、ＯＲ回路１１４から出力されている判定結果信号の被試験デバイスと、判定結果メモリ１３０から読み出した読み出しデータＲｄｔ〔０：３１〕の被試験デバイスとの対応は、コントローラ１４０が出力するアドレス信号Ａ〔０：２〕とアドレス信号Ａ〔３：８〕と書き込みイネーブル信号ＷＥにより確保されていることになる。
【００５６】
判定結果メモリ１３０では、演算回路１１６から入力された書き込みデータＷｄｔ〔０：３１〕を、再び同じアドレスのデータ領域に書き込む。これにより、複数回の試験を行った場合におけるフェイルの回数を累積的に加算した値が、判定結果メモリ１３０に保存されることとなる。
【００５７】
図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂの例では、１つのスキャンにサイクルレート信号ＣＲＡＴＥの８サイクルが含まれているので、８回の判定結果を反映したフェイル回数が、判定結果メモリ１３０に格納される。例えば、アドレス「００００００１１１」に対応する被試験デバイスＤＵＴ７は、８回ともフェイルしているので、スキャン１が終了した時点では、フェイル回数には８が格納されることになる。
【００５８】
そして、上述したように、この８サイクルのスキャン１が終了すると、次のスキャン２に移行し、被試験デバイスＤＵＴ７２〜ＤＵＴ１４３に同じく８サイクル分のテスト信号が印加され、８サイクル分の判定結果が得られ、そのフェイル回数が図８に示した判定結果メモリ１３０のスキャン２のために用意された領域に格納されていく。
【００５９】
この図８からも分かるように、本実施形態に係る判定結果メモリ１３０では、９ビットで１つのアドレスが指定される。このため、本実施形態では、理論上、最大２９×９組＝４６０８個の被試験デバイスの試験結果を保存することができる。換言すれば、１つのバーンインボードＢＩＢに最大４７０８個の被試験デバイスを載せることができる。
【００６０】
また、図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂのタイミングチャートにおいては、図５Ａ及び図５Ｂが１周目のスキャン１における各信号の波形を示しており、図６Ａ及び図６Ｂが１周目のスキャン２における各信号の波形を示しているが、例えば、２周目（スキャン１〜スキャン４が終了した後のスキャン１からの試験）のスキャン１における各信号のタイミングチャートは図９Ａ及び図９Ｂに示すようになり、２周目のスキャン２における各信号のタイミングチャートは図１０Ａ及び図１０Ｂに示すようになる。
【００６１】
これら図９Ａ及び図９Ｂ並びに図１０Ａ及び図１０Ｂから分かるように、２周目の試験においては、１周目における各アドレスのフェイル回数が読み出され、フェイルが発生している場合は、読み出されたフェイル回数に累積的にカウントアップされる。１つの被試験デバイスに対して何回、テスト信号を印加するかは任意であり、このため、このスキャンを何周するかも任意である。
【００６２】
以上のように、本実施形態に係るバーンイン装置１０によれば、被試験デバイスの試験結果を判定結果格納回路１１０がリアルタイムで判定結果メモリ１３０に保存するようにしたので、判定結果を判定結果メモリ１３０に保存し終えるまで、被試験デバイスへのテスト信号の印加を待たなければならないという事態が生じないようにすることができる。すなわち、例えば、バーンイン試験において、スキャン１が終了した後、試験結果保存のための待ち時間を設けることなく、スキャン２に入ることができる。このため、バーンイン試験に要する時間を短くすることができる。
【００６３】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態では、判定結果格納回路１１０と判定回路１２０を別々の回路であるように説明したが、これら判定結果格納回路１１０と判定回路１２０は、１つの回路として１つのＩＣに集積化されていてもよい。
【００６４】
また、判定結果格納回路１１０と判定回路１２０と判定結果メモリ１３０との間で同期をとる方法は、上述した例に限るものではなく、様々な方法を採用することが可能である。すなわち、判定回路１２０が出力している被試験デバイスの判定結果信号と、判定結果メモリ１３０における被試験デバイスのフェイル回数が格納される領域との対応関係が正しく維持できるように、同期をとればよい。
【００６５】
また、上述したクロック信号ＣＬＯＣＫの周期とサイクルレート信号ＣＲＡＴＥの周期とは一例に過ぎず、被試験デバイスの個数やデータバスの信号線の本数などに応じて、任意に設定することが可能である。すなわち、サイクルレート信号ＣＲＡＴＥの１サイクルの間に、データバスから出力されている出力データの判定結果のすべてが、判定結果メモリ１３０に格納できるようにクロック信号ＣＬＯＣＫの周期を設定すればよい。
【図面の簡単な説明】
【００６６】
【図１】本実施形態に係るバーンイン装置の正面図。
【図２】本実施形態に係るバーンイン装置の右側面図
【図３】本実施形態に係るバーンイン装置における挿入方向に沿った部分断面図。
【図４】本実施形態に係るバーンインボードとドライバーボードの回路構成の一例を示す図。
【図５Ａ】バーンイン試験の１周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図５Ｂ】バーンイン試験の１周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【図６Ａ】バーンイン試験の１周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図６Ｂ】バーンイン試験の１周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【図７】本実施形態に係る判定結果格納回路と比較回路の回路構成の一例を示す図。
【図８】本実施形態に係る判定結果メモリのメモリマップの一例を示す図。
【図９Ａ】バーンイン試験の２周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図９Ｂ】バーンイン試験の２周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【図１０Ａ】バーンイン試験の２周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図１０Ｂ】バーンイン試験の２周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【符号の説明】
【００６７】
１０ バーンイン装置
２０ チャンバ
３０ スロット
３２ エキステンションボード
４０ ドア
１１０ 判定結果格納回路
１２０ 判定回路
１３０ 判定結果メモリ
１４０ コントローラ
１５０ 選択デコーダ
２００ テスト信号生成回路
２１０ ＣＰＵコントローラ
ＢＩＢ バーンインボード
ＤＲＢ ドライバーボード
ＤＯＵＴ０〜ＤＯＵＴ２８７ 被試験デバイス
【技術分野】
【０００１】
本発明は、バーンイン装置及びバーンインボードに関し、特に、テスト時間の短縮化を図ったバーンイン装置及びそのバーンインボードに関する。
【背景技術】
【０００２】
電子部品等のデバイスの初期不良を顕在化し、初期故障品の除去を行うためのスクリーニング試験の一種であるバーンイン（Burn-In）試験を行う装置として、バーンイン装置が知られている。このバーンイン装置では、被試験デバイス（Device Under Test）である電子部品を複数挿入したバーンインボードを恒温槽のチャンバ内に収容し、所定の電圧や所定のテスト信号を印加して電気的ストレスを与えるとともに、恒温槽内部の空気を加熱して所定の温度の熱ストレスを与えることにより、初期不良を顕在化させる。
【０００３】
このようなバーンイン装置では、数時間から数十時間に亘る長時間のバーンイン試験が行われることから、試験効率を向上させるために、複数の被試験デバイスを１枚のバーンインボードに挿入するとともに、このバーンインボードを複数毎、バーンイン装置に収納して、バーンイン試験を行うのが一般的である。
【０００４】
また、このバーンイン試験においては、被試験デバイスを高温雰囲気或いは低温雰囲気に置いて、テスト信号を印加して、正常な出力データが得られるかどうかを判定する。この判定結果は、バーンイン試験を行いながら、各被試験デバイス毎に順次、判定結果メモリに格納される。したがって、バーンイン試験が終了した後に、この判定結果メモリに格納されている判定結果を見ることにより、どの被試験デバイスが誤ったデータ出力をしているのかを容易に峻別することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、バーンイン試験においては、極めて多くの被試験デバイスの試験が同時に行われるため、判定結果メモリに格納すべき出力データの判定結果の数も多くなっている。従来においては、この出力データの判定結果の判定結果メモリへの保存は、ソフトウェア（ファームウェア）により行われていたため、被試験デバイスが出力データを出力する速度よりも、判定結果を判定結果メモリに格納する速度の方が遅くなってしまっていた。このため、判定結果を判定結果メモリに格納し終えるまで、被試験デバイスへのテスト信号の印加を待たなければならない事態が生じ、バーンイン試験に要する時間がその分、長くなってしまうという問題が生じてした。
【０００６】
そこで本発明は、前記課題に鑑みてなされたものであり、判定結果を判定結果メモリに格納するのに要する時間を短縮し、バーンイン試験時間の短縮化を図ることのできるバーンイン装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係るバーンイン装置は、
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する、テスト信号生成回路と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とする。
【０００８】
この場合、前記判定結果メモリには、被試験デバイス毎に１つのアドレスが割り当てられており、前記判定結果格納回路は、この割り当てられているアドレスに、対応する被試験デバイスの判定結果を格納するようにしてもよい。
【０００９】
また、前記判定結果格納回路は、前記出力データと前記期待値データとが一致しなかった回数を、前記判定結果メモリにフェイル回数として格納するようにしてもよい。
【００１０】
この場合、前記判定結果格納回路は、前記第２基準信号に同期して、前記判定結果メモリにおいて前記被試験デバイス毎に割り当てられている領域から、対応する被試験デバイスのフェイル回数を読み出し、この被試験デバイスの前記出力データと前記期待値データとが一致しなかった場合には、この読み出したフェイル回数に１を加算して、再び、同じ領域に格納するようにしてもよい。
【００１１】
また、前記第２基準信号は前記第１基準信号より短い周期の基準信号であってもよい。
【００１２】
本発明に係るバーンイン装置用のドライバーボードは、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とする。
【００１３】
また、バーンイン装置は、このようなドライバーボードを複数備え、前記複数の被試験デバイスが載せられたバーンインボードが、前記ドライバーボードのそれぞれに接続されるようにしてもよい。
【００１４】
この場合、バーンイン装置は、前記複数のドライバーボードに前記テスト信号を供給することにより、前記複数の被試験デバイスに前記テスト信号を供給する、テスト信号生成回路を、さらに備えるようにしてもよい。
【００１５】
本発明に係るバーンイン装置の制御方法は、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリを有するバーンイン装置の制御方法であって、
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する工程と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する工程と、
、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する工程と、
を備えることを特徴とする。
【００１６】
本発明に係るドライバーボードの制御方法は、
被試験デバイス毎に判定結果を格納する領域が割り当てられている判定結果メモリを有するドライバーボードの制御方法であって、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとを取得するステップと、
前記取得した出力データと期待値データとが一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力するステップと、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納するステップと、
を備えることを特徴とする。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して、本発明の実施形態を説明する。なお、以下に説明する実施形態は、本発明の技術的範囲を限定するものではない。
【００１８】
図１は、本発明の一実施形態に係るバーンイン装置１０の全体的な正面図であり、図２は、図１に示したバーンイン装置１０の全体的な側面図である。
【００１９】
これら図１及び図２に示すように、バーンイン装置１０には、複数のバーンインボードＢＩＢが挿入される。バーンイン装置１０に挿入されるバーンインボードＢＩＢの枚数は任意であり、１枚でも複数枚でもよい。
【００２０】
本実施形態に係るバーンイン装置１０の内室であるチャンバ２０は、断熱壁等により区画されており、バーンインボードＢＩＢが収納される。本実施形態の例では、バーンインボードＢＩＢを支持するためのスロット３０が、１５段×４組で配置されており、合計６０枚のバーンインボードＢＩＢを、このチャンバ２０内に収納することが可能である。但し、このチャンバ２０内におけるバーンインボードＢＩＢの配置は、その枚数に応じて、任意に変更可能である。
【００２１】
また、バーンイン装置１０には、ドア４０が設けられており、ドア４０を開状態にすることにより、バーンインボードＢＩＢをチャンバ２０から出し入れできるようになり、一方、ドア４０を閉状態にすることにより、チャンバ２０が閉空間を構成するようになる。このチャンバ２０は、例えば、単なる閉空間を構成するだけの箱でもよいし、内部空間の温度を一定に維持する機能のある恒温槽でもよいし、内部空間を除湿したり冷却したりする機能のある箱でもよい。
【００２２】
図３は、図１のバーンイン装置１０にバーンインボードＢＩＢを挿入した状態おける、挿入方向に沿ったバーンイン装置１０の部分的な断面を示す図である。ここで、バーンインボードＢＩＢをスロット３０に挿入する方向を挿入方向と定義し、反対に、バーンインボードＢＩＢをスロット３０から抜去する方向を抜去方向と定義する。
【００２３】
図３に示すように、スロット３０に挿入されたバーンインボードＢＩＢは、その挿入方向の端部が、それぞれ、エキステンションボード３２に挿入され、電気的に、エキステンションボード３２に接続される。このエキステンションボード３２は、それぞれ、チャンバ２０を構成する断熱壁２２の後壁を貫通して、ドライバーボードＤＲＢに接続されている。ドライバーボードＤＲＢは、バーンインボードＢＩＢに挿入された被試験デバイスのテストをするのに必要な電源やテスト信号を、エキステンションボード３２を介して、バーンインボードＢＩＢに供給する。但し、バーンインボードＢＩＢを、エキステンションボード３２を介さずに、直接、ドライバーボードＤＲＢに接続するように構成することも可能である。
【００２４】
図４は、本実施形態に係るバーンインボードＢＩＢとドライバーボードＤＲＢの構成を説明するための要部ブロック図である。したがって、本実施形態に係るバーンイン装置１０の動作を説明するのに不用な部分は、図４から省いている。また、上述したエクステンションボード３２も省略している。
【００２５】
この図４に示すように、本実施形態に係るドライバーボードＤＲＢは、判定結果格納回路１１０と、判定回路１２０と、判定結果メモリ１３０と、コントローラ１４０と、選択デコーダ１５０とを備えて構成されている。また、このドライバーボードＤＲＢには、テスト信号生成回路２００とＣＰＵコントローラ２１０とが接続されている。本実施形態においては、３０枚のドライバーボードＤＲＢに対して、１つのテスト信号生成回路と１つのＣＰＵコントローラ２１０とが設けられている。
【００２６】
テスト信号生成回路２００は、バーンイン試験において、様々なパターンのテスト信号ＴＳＩＧＮＡＬを生成し、ドライバーボードＤＲＢを介して、バーンインボードＢＩＢに載せられた被試験デバイスに供給する。本実施形態に係るバーンインボードＢＩＢには、例えば２８８個の被試験デバイスＤＵＴ０〜ＤＵＴ２８７が装着される。このため、テスト信号生成回路２００で生成されたテスト信号ＴＳＩＧＮＡＬは、これら２８８個の被試験デバイスＤＵＴ０〜ＤＵＴ２８７に供給される。
【００２７】
被試験デバイスＤＵＴ０〜ＤＵＴ２８７は、入力されたテスト信号ＴＳＩＧＮＡＬに基づいて、所定の演算や動作を行い、それぞれ、出力データを出力する。但し、本実施形態においては、バーンインボードＢＩＢには、７２本の信号線を有するデータバスしか設けられていない。このため、各被試験デバイスＤＵＴ０〜ＤＵＴ２８７は、４回の異なるスキャンで、出力データを出力する。具体的には、１回目のスキャンで被試験デバイスＤＵＴ０〜ＤＵＴ７１が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力し、２回目のスキャンで被試験デバイスＤＵＴ７２〜ＤＵＴ１４３が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力し、３回目のスキャンで被試験デバイスＤＵＴ１４４〜ＤＵＴ２１５が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力し、４回目のスキャンで被試験デバイスＤＵＴ２１６〜ＤＵＴ２８７が出力すべきデータを出力データＤＯＵＴ０〜ＤＯＵＴ７１として出力する。このように１本の信号線を複数の被試験デバイスで共用することにより、データバスの信号線の本数を抑制している。これらの出力データＤＯＵＴ０〜ＤＯＵＴ７１は、この７２本の信号線を有するデータバスを介して、ドライバーボードＤＲＢへ出力される。
【００２８】
ドライバーボードＤＲＢにおいては、これら出力データＤＯＵＴ０〜ＤＯＵＴ７１は、判定回路１２０に入力される。判定回路１２０には、テスト信号生成回路２００から期待値データＥＤも入力されており、この期待値データＥＤと出力データＤＯＵＴ０〜ＤＯＵＴ７１とが比較され、両者が一致するかどうかが判定される。なお、本実施形態においては、出力データＤＯＵＴ０〜ＤＯＵＴ７１の期待値データＥＤはいずれも同じであるように設定しているので、期待値データＥＤは１つ（１ビット）である。但し、各出力データＤＯＵＴ０〜ＤＯＵＴ７１がそれぞれ異なるように設定しても良く、この場合、各出力データＤＯＵＴ０〜ＤＯＵＴ７１に対する期待値データをテスト信号生成回路２００が生成し、判定回路１２０に供給する必要がある。
【００２９】
判定回路１２０は、出力データＤＯＵＴ０〜ＤＯＵＴ７１と期待値データＥＤとを比較した判定結果を、それぞれ、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７１として、判定結果格納回路１１０に出力する。
【００３０】
コントローラ１４０には、同期をとるための基準信号であるクロック信号ＣＬＯＣＫ、サイクルレート信号ＣＲＡＴＥ、スキャンインクリメント信号ＳＩＮＣがテスト信号生成回路１００から入力されており、コントローラ１４０は、これらの基準信号に同期して、必要な制御信号を判定結果メモリ１３０と選択デコーダ１５０に出力する。選択デコーダ１５０は、入力された制御信号に基づいて、判定結果格納回路１１０に、制御信号を出力する。これら具体的な制御信号の内容は後述する。
【００３１】
判定結果格納回路１１０は、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７１を、判定結果メモリ１３０にリアルタイムに格納する。具体的には、各被試験デバイスＤＵＴ０〜ＤＵＴ２８７毎に、フェイルした回数を累積的にカウントし、そのカウント結果を判定結果メモリ１３０に各被試験デバイスＤＵＴ０〜ＤＵＴ２８７毎に格納する。この判定結果メモリ１３０は、例えば、ＲＡＭやＥＥＰＲＯＭなどにより構成することができる。
【００３２】
判定結果メモリ１３０に保存された判定結果、つまり、フェイルした回数は、ＣＰＵ２１０が任意に読み出すことが可能である。すなわち、ユーザは、このＣＰＵ２１０を介して、各ドライバーボードＤＲＢの判定結果メモリ１３０のデータを調べることができ、被試験デバイスの不良を検出することができる。
【００３３】
バーンイン試験における概略的なデータ処理は以上であるが、次に、バーンイン試験におけるデータ処理について、より詳細に説明する。
【００３４】
図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂは、バーンイン試験における各信号の動作波形の一例を示す図である。図５Ａ及び図５Ｂでは、１周目のスキャン１の動作波形を例示しており、特に、図５Ａでは前半の４サイクルの動作波形を例示しており、図５Ｂでは図５Ａに続く後半の４サイクルの動作波形を例示している。また、図６Ａ及び図６Ｂでは、１周目のスキャン２の動作波形を例示しており、特に、図６Ａでは図５Ｂに続く前半の４サイクルを例示しており、図６Ｂでは図６Ａに続く後半の４サイクルを例示している。
【００３５】
これら図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂに示すように、本実施形態に係るバーンイン装置１０では、データバスから７２ビットの出力データＤＯＵＴ０〜ＤＯＵＴ７１がサイクルレート信号ＣＲＡＴＥに同期して並列に出力される。すなわち、テスト信号生成回路２００がサイクルレート信号ＣＲＡＴＥに同期してテスト信号を被試験デバイスに供給するので、被試験デバイスもサイクルレート信号ＣＲＡＴＥに同期して出力データを出力する。
【００３６】
本実施形態では、１つのスキャンの中に、サイクルレート信号ＣＲＡＴＥが８サイクル含まれている。したがって、例えばスキャン１の間に、被試験デバイスＤＵＴ０〜ＤＵＴ７１は、それぞれ、８個の出力データを出力することになる。
【００３７】
図７は、出力データＤＯＵＴ０〜ＤＯＵＴ７に関する判定回路１２０と判定結果格納回路１１０の回路構成の一例を示す図である。本実施形態では、データバスから出力される出力データは全７２ビットであるので、図７に示すような回路が１枚のドライバーボードＤＲＢに９セット設けられていることになる。以下では、図７に基づいて、出力データＤＯＵＴ０〜ＤＯＵＴ７に関する回路構成と処理内容を説明するが、他の出力データＤＯＵＴ８〜ＤＯＵＴ７１についても、同様である。
【００３８】
この図７に示すように、本実施形態に係るドライバーボードＤＲＢにおいては、判定結果格納回路１１０は、８個のＡＮＤ回路１１２と、１個のＯＲ回路１１４と、演算回路１１６とを備えて構成されており、判定回路１２０は、８個のデジタルコンパレータ１２２を備えて構成されている。
【００３９】
コントローラ１４０には、サイクルレート信号ＣＲＡＴＥと、クロック信号ＣＬＯＣＫと、ストローブ信号ＳＴＲＯＢＥと、スキャンインクリメント信号ＳＩＮＣとが入力されている。これらの信号は、いずれも、テスト信号生成回路２００から入力される。
【００４０】
図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂからも分かるように、クロック信号ＣＬＯＣＫは、サイクルレート信号ＣＲＡＴＥよりも短い周期の基準信号であり、例えば本実施形態では、クロック信号ＣＬＯＣＫは１０ｎｓ（１００ＭＨｚ）の周期であり、１００ｎｓ（１０ＭＨｚ）の周期のサイクルレート信号ＣＲＡＴＥの１／１０の周期である。テスト信号生成回路２００は、サイクルレート信号ＣＲＡＴＥに同期してテスト信号を被試験デバイスに供給し、被試験デバイスもこのサイクルレート信号ＣＲＡＴＥに同期して出力データを出力するが、判定結果格納回路１１０や判定回路１２０は、クロック信号ＣＬＯＣＫに同期して判定や判定結果の格納を行う。ストローブ信号ＳＴＲＯＢＥは、判定回路１２０が判定結果信号を出力するトリガーとなる信号である。スキャンインクリメント信号ＳＩＮＣは、スキャンを１、２、３、４と順次インクリメントする信号である。
【００４１】
図７にも示すように、バーンインボードＢＩＢから出力された出力データＤＯＵＴ０〜ＤＯＵＴ７は、サイクルレート信号ＣＲＡＴＥに同期して、それぞれ、デジタルコンパレータ１２２に入力される。これらデジタルコンパレータ１２２には、サイクルレート信号ＣＲＡＴＥに同期して、期待値データＥＤ０〜ＥＤ７も入力されている。上述したように、本実施形態では、すべての期待値データＥＤ０〜ＥＤ７は、同じ期待値であるので、図４及び図５Ａ及び図５Ｂでは、単に、期待値データＥＤとして表示している。
【００４２】
デジタルコンパレータ１２２は、それぞれ、出力データＤＯＵＴ０〜ＤＯＵＴ７と期待値データＥＤ０〜ＥＤ７とが一致するかどうかを判定して、ストローブ信号ＳＴＲＯＢＥに同期して、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７を出力する。本実施形態では、両者が一致した場合は判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７はローレベルを示し、両者が一致しなかった場合は判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７はハイレベルを示す。
【００４３】
この判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７は、それぞれ、判定結果格納回路１１０のＡＮＤ回路１１２に入力される。これらＡＮＤ回路１１２には、それぞれ、選択信号ＳＥＬ０〜ＳＥＬ７も入力されている。この選択信号ＳＥＬ０〜ＳＥＬ７は、選択デコーダ１５０が、コントローラ１４０から入力される３ビットのアドレス信号Ａ〔０：２〕に基づいて、１つだけハイレベルにする信号である。このため、ＡＮＤ回路１１２からは、選択信号ＳＥＬ０〜ＳＥＬ７に同期して、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７が順番に出力される。
【００４４】
なお、コントローラ１４０は、このコントローラ１４０に入力されているストローブ信号ＳＴＲＯＢＥがトリガーとなり、３ビットのアドレス信号Ａ〔０：２〕を、０００〜１１１まで順番にカウントアップし、選択デコーダ１５０に出力する。また、このアドレス信号Ａ〔０：２〕のカウントアップは、クロック信号ＣＬＯＣＫに同期させる。
【００４５】
ＡＮＤ回路１１２から出力された判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７は、ＯＲ回路１１４に入力される。したがって、このＯＲ回路１１４からは、判定結果信号ＳＴＡＴＵＳ０〜ＳＴＡＴＵＳ７のいずれかがハイレベルになると、ハイレベルの判定結果信号を出力する。
【００４６】
ＯＲ回路１１４から出力された判定結果信号は、演算回路１１６に入力される。この演算回路１１６には、判定結果メモリ１３０から出力されたＢ０〜Ｂ３１の３２ビットのデータも、読み出しデータＲｄｔ〔０：３１〕として入力されている。
【００４７】
図８は、本実施形態に係る判定結果メモリ１３０のメモリマップの一例を示す図である。この図８に示すように、本実施形態に係る判定結果メモリ１３０では、１つのアドレスにつき、Ｂ０〜Ｂ３１の３２ビットのデータ領域が確保されている。また、ここでは、１つのアドレスが１つの被試験デバイスの判定結果を格納するための領域として割り当てられている。
【００４８】
本実施形態では、アドレスとしてＡ０〜Ａ８の９ビットが用意されている。すなわち、９ビットのアドレスＡ０〜Ａ８により、１つの格納領域を指定する。また、本実施形態では、図７に示すような回路が９セット設けられているので、判定結果メモリ１３０のメモリエリアも９個のサブエリア０〜サブエリア８に区分されている。但し、ここでは、１枚のバーンインボードＢＩＢ上の被試験デバイスの数が２８８個の場合を想定しているので、必要なビット数はＡ０〜Ａ４の５ビットである。
【００４９】
例えば、スキャン１の出力データＤＯＵＴ０〜ＤＯＵＴ７の判定結果は、サブエリア０のアドレス「０００００００００」から「００００００１１１」に格納される。具体的には、本実施形態では、１つの被試験デバイスから複数回の出力データを取得して、１つの被試験デバイスが何回フェイルしたかをカウントし、そのカウント回数が、各アドレスのＢ０〜Ｂ３１に対応するデータ領域に格納されていく。
【００５０】
また、本実施形態におていは、Ｂ０〜Ｂ３１の３２ビットのうち、最上位ビットＢ３１は、オーバーフロービットであり、Ｂ０〜Ｂ３０のカウントがオーバーフローした場合に、１になるビットである。
【００５１】
また、アドレスＡ０〜Ａ２の３ビットは、コントローラ１４０から選択デコーダ１５０に入力されているアドレス信号Ａ〔０：２〕に対応しており、このアドレス信号Ａ〔０：２〕により指定される。さらに、アドレスＡ３〜Ａ８は、コントローラ１４０から判定結果メモリ１３０に出力されるアドレス信号Ａ〔３：８〕に対応しており、このアドレス信号Ａ〔３：８〕により指定される。
【００５２】
また、判定結果メモリ１３０には、コントローラ１４０からイネーブル信号ＥＮと書き込みイネーブル信号ＷＥとが入力されている。イネーブル信号ＥＮは、判定結果メモリ１３０に書き込み、又は読み出しを許可された場合にハイレベルになる信号である。書き込みイネーブル信号ＷＥは、判定結果メモリ１３０に書き込みが許可されている間だけ、クロック信号ＣＬＯＣＫと同期して駆動するクロック信号となる。
【００５３】
したがって、判定結果メモリ１３０は、アドレス信号Ａ〔３：８〕で指定されたアドレスＡ３〜Ａ８領域のデータを、書き込みイネーブル信号ＷＥの駆動に同期して、アドレスＡ０〜Ａ２をカウントアップし、これらＡ０〜Ａ８で指定されるアドレスのデータを、読み出しデータＲｄｔ〔０：３１〕として、演算回路１１６に出力する。
【００５４】
演算回路１１６では、入力された読み出しデータＲｄｔ〔０：３１〕に、ＯＲ回路１１４から出力された値を加算して、判定結果メモリ１３０に出力する。すなわち、ＯＲ回路１１４から出力された判定結果信号がハイレベルであれば、読み出しデータＲｄｔ〔０：３１〕に１を加算して、書き込みデータＷｄｔ〔０：３１〕として判定結果メモリ１３０に出力する。ＯＲ回路１１４から出力された判定結果信号がローレベルであれば、読み出しデータＲｄｔ〔０：３１〕の値をそのまま、書き込みデータＷｄｔ〔０：３１〕として判定結果メモリ１３０に出力する。
【００５５】
読み出しデータＲｄｔ〔０：３１〕、書き込みデータＷｄｔ〔０：３１〕、及び、ＯＲ回路１１４からの判定結果信号の同期は、コントローラ１４０がとっていることになる。すなわち、ＯＲ回路１１４から出力されている判定結果信号の被試験デバイスと、判定結果メモリ１３０から読み出した読み出しデータＲｄｔ〔０：３１〕の被試験デバイスとの対応は、コントローラ１４０が出力するアドレス信号Ａ〔０：２〕とアドレス信号Ａ〔３：８〕と書き込みイネーブル信号ＷＥにより確保されていることになる。
【００５６】
判定結果メモリ１３０では、演算回路１１６から入力された書き込みデータＷｄｔ〔０：３１〕を、再び同じアドレスのデータ領域に書き込む。これにより、複数回の試験を行った場合におけるフェイルの回数を累積的に加算した値が、判定結果メモリ１３０に保存されることとなる。
【００５７】
図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂの例では、１つのスキャンにサイクルレート信号ＣＲＡＴＥの８サイクルが含まれているので、８回の判定結果を反映したフェイル回数が、判定結果メモリ１３０に格納される。例えば、アドレス「００００００１１１」に対応する被試験デバイスＤＵＴ７は、８回ともフェイルしているので、スキャン１が終了した時点では、フェイル回数には８が格納されることになる。
【００５８】
そして、上述したように、この８サイクルのスキャン１が終了すると、次のスキャン２に移行し、被試験デバイスＤＵＴ７２〜ＤＵＴ１４３に同じく８サイクル分のテスト信号が印加され、８サイクル分の判定結果が得られ、そのフェイル回数が図８に示した判定結果メモリ１３０のスキャン２のために用意された領域に格納されていく。
【００５９】
この図８からも分かるように、本実施形態に係る判定結果メモリ１３０では、９ビットで１つのアドレスが指定される。このため、本実施形態では、理論上、最大２９×９組＝４６０８個の被試験デバイスの試験結果を保存することができる。換言すれば、１つのバーンインボードＢＩＢに最大４７０８個の被試験デバイスを載せることができる。
【００６０】
また、図５Ａ及び図５Ｂ並びに図６Ａ及び図６Ｂのタイミングチャートにおいては、図５Ａ及び図５Ｂが１周目のスキャン１における各信号の波形を示しており、図６Ａ及び図６Ｂが１周目のスキャン２における各信号の波形を示しているが、例えば、２周目（スキャン１〜スキャン４が終了した後のスキャン１からの試験）のスキャン１における各信号のタイミングチャートは図９Ａ及び図９Ｂに示すようになり、２周目のスキャン２における各信号のタイミングチャートは図１０Ａ及び図１０Ｂに示すようになる。
【００６１】
これら図９Ａ及び図９Ｂ並びに図１０Ａ及び図１０Ｂから分かるように、２周目の試験においては、１周目における各アドレスのフェイル回数が読み出され、フェイルが発生している場合は、読み出されたフェイル回数に累積的にカウントアップされる。１つの被試験デバイスに対して何回、テスト信号を印加するかは任意であり、このため、このスキャンを何周するかも任意である。
【００６２】
以上のように、本実施形態に係るバーンイン装置１０によれば、被試験デバイスの試験結果を判定結果格納回路１１０がリアルタイムで判定結果メモリ１３０に保存するようにしたので、判定結果を判定結果メモリ１３０に保存し終えるまで、被試験デバイスへのテスト信号の印加を待たなければならないという事態が生じないようにすることができる。すなわち、例えば、バーンイン試験において、スキャン１が終了した後、試験結果保存のための待ち時間を設けることなく、スキャン２に入ることができる。このため、バーンイン試験に要する時間を短くすることができる。
【００６３】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態では、判定結果格納回路１１０と判定回路１２０を別々の回路であるように説明したが、これら判定結果格納回路１１０と判定回路１２０は、１つの回路として１つのＩＣに集積化されていてもよい。
【００６４】
また、判定結果格納回路１１０と判定回路１２０と判定結果メモリ１３０との間で同期をとる方法は、上述した例に限るものではなく、様々な方法を採用することが可能である。すなわち、判定回路１２０が出力している被試験デバイスの判定結果信号と、判定結果メモリ１３０における被試験デバイスのフェイル回数が格納される領域との対応関係が正しく維持できるように、同期をとればよい。
【００６５】
また、上述したクロック信号ＣＬＯＣＫの周期とサイクルレート信号ＣＲＡＴＥの周期とは一例に過ぎず、被試験デバイスの個数やデータバスの信号線の本数などに応じて、任意に設定することが可能である。すなわち、サイクルレート信号ＣＲＡＴＥの１サイクルの間に、データバスから出力されている出力データの判定結果のすべてが、判定結果メモリ１３０に格納できるようにクロック信号ＣＬＯＣＫの周期を設定すればよい。
【図面の簡単な説明】
【００６６】
【図１】本実施形態に係るバーンイン装置の正面図。
【図２】本実施形態に係るバーンイン装置の右側面図
【図３】本実施形態に係るバーンイン装置における挿入方向に沿った部分断面図。
【図４】本実施形態に係るバーンインボードとドライバーボードの回路構成の一例を示す図。
【図５Ａ】バーンイン試験の１周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図５Ｂ】バーンイン試験の１周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【図６Ａ】バーンイン試験の１周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図６Ｂ】バーンイン試験の１周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【図７】本実施形態に係る判定結果格納回路と比較回路の回路構成の一例を示す図。
【図８】本実施形態に係る判定結果メモリのメモリマップの一例を示す図。
【図９Ａ】バーンイン試験の２周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図９Ｂ】バーンイン試験の２周目におけるスキャン１の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【図１０Ａ】バーンイン試験の２周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（前半の４サイクル）。
【図１０Ｂ】バーンイン試験の２周目におけるスキャン２の各種信号波形の一例を示すタイミングチャートを示す図（後半の４サイクル）。
【符号の説明】
【００６７】
１０ バーンイン装置
２０ チャンバ
３０ スロット
３２ エキステンションボード
４０ ドア
１１０ 判定結果格納回路
１２０ 判定回路
１３０ 判定結果メモリ
１４０ コントローラ
１５０ 選択デコーダ
２００ テスト信号生成回路
２１０ ＣＰＵコントローラ
ＢＩＢ バーンインボード
ＤＲＢ ドライバーボード
ＤＯＵＴ０〜ＤＯＵＴ２８７ 被試験デバイス
【特許請求の範囲】
【請求項１】
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する、テスト信号生成回路と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とするバーンイン装置。
【請求項２】
前記判定結果メモリには、被試験デバイス毎に１つのアドレスが割り当てられており、前記判定結果格納回路は、この割り当てられているアドレスに、対応する被試験デバイスの判定結果を格納する、ことを特徴とする請求項１に記載のバーンイン装置。
【請求項３】
前記判定結果格納回路は、前記出力データと前記期待値データとが一致しなかった回数を、前記判定結果メモリにフェイル回数として格納する、ことを特徴とする請求項１又は請求項２に記載のバーンイン装置。
【請求項４】
前記判定結果格納回路は、前記第２基準信号に同期して、前記判定結果メモリにおいて前記被試験デバイス毎に割り当てられている領域から、対応する被試験デバイスのフェイル回数を読み出し、この被試験デバイスの前記出力データと前記期待値データとが一致しなかった場合には、この読み出したフェイル回数に１を加算して、再び、同じ領域に格納する、ことを特徴とする請求項３に記載のバーンイン装置。
【請求項５】
前記第２基準信号は前記第１基準信号より短い周期の基準信号である、ことを特徴とする請求項１乃至請求項４のいずれかに記載のバーンイン装置。
【請求項６】
バーンイン装置用のドライバーボードであって、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とするドライバーボード。
【請求項７】
請求項６に記載のドライバーボードを複数備え、前記複数の被試験デバイスが載せられたバーンインボードが、前記ドライバーボードのそれぞれに接続される、ことを特徴とするバーンイン装置。
【請求項８】
前記複数のドライバーボードに前記テスト信号を供給することにより、前記複数の被試験デバイスに前記テスト信号を供給する、テスト信号生成回路を、さらに備えることを特徴とする請求項７に記載のバーンイン装置。
【請求項９】
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリを有するバーンイン装置の制御方法であって、
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する工程と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する工程と、
、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する工程と、
を備えることを特徴とするバーンイン装置の制御方法。
【請求項１０】
被試験デバイス毎に判定結果を格納する領域が割り当てられている判定結果メモリを有するドライバーボードの制御方法であって、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとを取得するステップと、
前記取得した出力データと期待値データとが一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力するステップと、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納するステップと、
を備えることを特徴とするドライバーボードの制御方法。
【請求項１】
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する、テスト信号生成回路と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とするバーンイン装置。
【請求項２】
前記判定結果メモリには、被試験デバイス毎に１つのアドレスが割り当てられており、前記判定結果格納回路は、この割り当てられているアドレスに、対応する被試験デバイスの判定結果を格納する、ことを特徴とする請求項１に記載のバーンイン装置。
【請求項３】
前記判定結果格納回路は、前記出力データと前記期待値データとが一致しなかった回数を、前記判定結果メモリにフェイル回数として格納する、ことを特徴とする請求項１又は請求項２に記載のバーンイン装置。
【請求項４】
前記判定結果格納回路は、前記第２基準信号に同期して、前記判定結果メモリにおいて前記被試験デバイス毎に割り当てられている領域から、対応する被試験デバイスのフェイル回数を読み出し、この被試験デバイスの前記出力データと前記期待値データとが一致しなかった場合には、この読み出したフェイル回数に１を加算して、再び、同じ領域に格納する、ことを特徴とする請求項３に記載のバーンイン装置。
【請求項５】
前記第２基準信号は前記第１基準信号より短い周期の基準信号である、ことを特徴とする請求項１乃至請求項４のいずれかに記載のバーンイン装置。
【請求項６】
バーンイン装置用のドライバーボードであって、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する、判定回路と、
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリと、
前記判定回路から順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する、判定結果格納回路と、
を備えることを特徴とするドライバーボード。
【請求項７】
請求項６に記載のドライバーボードを複数備え、前記複数の被試験デバイスが載せられたバーンインボードが、前記ドライバーボードのそれぞれに接続される、ことを特徴とするバーンイン装置。
【請求項８】
前記複数のドライバーボードに前記テスト信号を供給することにより、前記複数の被試験デバイスに前記テスト信号を供給する、テスト信号生成回路を、さらに備えることを特徴とする請求項７に記載のバーンイン装置。
【請求項９】
被試験デバイス毎に判定結果を格納する領域が割り当てられている、判定結果メモリを有するバーンイン装置の制御方法であって、
バーンイン試験において、第１基準信号に同期して、テスト信号を生成し、複数の被試験デバイスに供給する工程と、
前記テスト信号に基づいて前記複数の被試験デバイスから出力された出力データと、その期待値データとが、一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力する工程と、
、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納する工程と、
を備えることを特徴とするバーンイン装置の制御方法。
【請求項１０】
被試験デバイス毎に判定結果を格納する領域が割り当てられている判定結果メモリを有するドライバーボードの制御方法であって、
バーンイン試験において、第１基準信号に同期して供給されたテスト信号に基づいて複数の被試験デバイスから出力された出力データと、その期待値データとを取得するステップと、
前記取得した出力データと期待値データとが一致するかどうかを第２基準信号に同期して判定し、その比較結果を、判定結果として順次出力するステップと、
順次出力された前記判定結果を、前記第２基準信号に同期して、前記判定結果メモリにおいて被試験デバイス毎に割り当てられている領域に格納するステップと、
を備えることを特徴とするドライバーボードの制御方法。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【公開番号】特開２００７−１５５６５８（Ｐ２００７−１５５６５８Ａ）
【公開日】平成１９年６月２１日（２００７．６．２１）
【国際特許分類】
【出願番号】特願２００５−３５４８４４（Ｐ２００５−３５４８４４）
【出願日】平成１７年１２月８日（２００５．１２．８）
【出願人】（３９１０６１１８５）日本エンジニアリング株式会社 (32)
【Ｆターム（参考）】
【公開日】平成１９年６月２１日（２００７．６．２１）
【国際特許分類】
【出願日】平成１７年１２月８日（２００５．１２．８）
【出願人】（３９１０６１１８５）日本エンジニアリング株式会社 (32)
【Ｆターム（参考）】
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