半導体スイッチ回路
【課題】入出力端子におけるアイソレーション劣化を抑制可能とする。
【解決手段】
第１の入出力端子５１と第２の入出力端子５２間に第１の単位スイッチ１０１が、第１の入出力端子５１と第３の入出力端子間５３に第２の単位スイッチ１０２が、それぞれ設けられ、第２の入出力端子５２とグランドとの間に第１のシャントスイッチ１０３及び第１のＤＣカットコンデンサ４９が、第３の入出力端子５３とグランドとの間に第２のシャントスイッチ１０４及び第２のＤＣカットコンデンサ５０が、それぞれ直列接続され、第１及び第２の単位スイッチ１０１，１０２を構成する第１乃至第４のＦＥＴ１〜４のゲート・ドレイン間には、それぞれ付加容量４１〜４４が接続されると共に、第１の単位スイッチ１０１に対して第１の端子間連絡用抵抗器３１が、第２の単位スイッチ１０２に対して第２の端子間連絡用抵抗器３２が、それぞれ並列接続されたものとなっている。
【解決手段】
第１の入出力端子５１と第２の入出力端子５２間に第１の単位スイッチ１０１が、第１の入出力端子５１と第３の入出力端子間５３に第２の単位スイッチ１０２が、それぞれ設けられ、第２の入出力端子５２とグランドとの間に第１のシャントスイッチ１０３及び第１のＤＣカットコンデンサ４９が、第３の入出力端子５３とグランドとの間に第２のシャントスイッチ１０４及び第２のＤＣカットコンデンサ５０が、それぞれ直列接続され、第１及び第２の単位スイッチ１０１，１０２を構成する第１乃至第４のＦＥＴ１〜４のゲート・ドレイン間には、それぞれ付加容量４１〜４４が接続されると共に、第１の単位スイッチ１０１に対して第１の端子間連絡用抵抗器３１が、第２の単位スイッチ１０２に対して第２の端子間連絡用抵抗器３２が、それぞれ並列接続されたものとなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の切り替えを行う半導体スイッチ回路に係り、特に、アイソレーション特性の向上等を図ったものに関する。
【背景技術】
【０００２】
この種の半導体スイッチ回路の構成例として、例えば、図２に示されたような構成を有するものが知られている。
以下、図２を参照しつつ、かかる従来回路について説明することとする。
この半導体スイッチ回路は、２つの電界効果トランジスタが直列接続されてなる第１の単位スイッチＳＷ１と、同じく２つの電界効果トランジスタが直列接続されてなる第２の単位スイッチＳＷ２とが直列接続され、その相互の接続点に第１の入出力端子５１Ａが設けられると共に、第１の単位スイッチＳＷ１の他方の端部には、第２の入出力端子５２Ａが、第２の単位スイッチＳＷ２の他方の端部には、第３の入出力端子５３Ａが、それぞれ接続されて設けられたものとなっている。
【０００３】
さらに、第２の入出力端子５２Ａとグランドとの間には、第１のシャントスイッチＳＷ３が、第３の入出力端子５３Ａとグランドとの間には、第２のシャントスイッチＳＷ４が、それぞれ設けられたものとなっている。
かかる構成においては、第１、第２の制御端子５５Ａ，５６Ａの電圧によって、第１の入出力端子５１Ａと第２の入出力端子５２Ａとの間、又は、第１の入出力端子５１Ａと第３の入出力端子５３Ａとの間のいずれか一方を選択的に導通状態とすることができるようになっている。
【０００４】
このような従来回路においては、回路動作の線形性向上のために、各電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に容量が付加されたものとなっているが、その影響のため、例えば、第１の単位スイッチＳＷ１がオン、第２の単位スイッチＳＷ２がオフ状態にあって、第２の入出力端子５２Ａに入力される高周波信号の電力が大きくなるにしたがって、オフ状態にある第２の単位スイッチＳＷ２のアイソレーション、すなわち、第２の単位スイッチＳＷの第３の入出力端子５３Ａ側の箇所（図２において、符号Ｂが付された箇所）におけるアイソレーション特性が劣化することがあった。
【０００５】
この原因は、符号Ｂが付された箇所における電圧が、入力高周波信号のレベル上昇に伴い定常状態より上昇し、本来はオン状態であるべき第２のシャントスイッチＳＷ４がオフ状態となることがあるためである。
このような問題に対しては、例えば、第１及び第２の入出力端子５１Ａ，５２Ａに、外部からのバイアス電圧を抵抗器を介して印加して、第１及び第２の入出力端子５１Ａ，５２Ａをバイアスし（図３参照）、また、第１及び第２の入出力端子５１Ａ，５２Ａとグランドとの間に、それぞれ抵抗器を設けて、第１及び第２の入出力端子５１Ａ，５２Ａをバイアス（図４参照）することにより、上述のような必要以上の電圧上昇を抑制し、アイソレーションの劣化を抑制していた。
なお、上述のような半導体スイッチ回路としては、例えば、特許文献１、特許文献２、特許文献３等に開示されたものがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−８６２１号公報（第３−４頁、図１−図５）
【特許文献２】特開２００５−３２３０３０号公報（第５−８頁、図１−図７）
【特許文献３】特開２００３−１８８６９５号公報（第９−１３頁、図１−図１３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図３に示す方法では、専用のバイアス端子５６Ａが新たに必要となり、集積化の際のデメリットとなる。また、図４に示す方法では、第１及び第２の入出力端子５１Ａ、５２Ａとグランドとの間に設けた抵抗器は、その抵抗値が小さくなるほど電圧上昇を抑制できることになるが、抵抗値を小さくすると線形性の劣化や消費電流増加といったデメリットが生じてしまう。そのため、実用上は、電圧上昇を十分に抑制することはできない。
【０００８】
本発明は、上記実状に鑑みてなされたもので、大信号入力時の入出力端子における必要以上の電圧上昇を抑制するためのバイアス手段を設けることなく、入出力端子における電圧上昇とアイソレーション劣化を抑制可能とする半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【０００９】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第１の単位スイッチに対して第１の端子間連絡用抵抗器が、前記第２の単位スイッチに対して第２の端子間連絡用抵抗器が、それぞれ並列接続されてなるものである。
【発明の効果】
【００１０】
本発明によれば、バイアス手段を設けることなく、大信号入力時に、オフ状態の入出力端子における電圧上昇が従来に比して格段に抑制されるため、大信号入力時におけるアイソレーションの劣化を防止し、従来に比してさらなるアイソレーション特性の改善を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における半導体スイッチ回路の構成例を示す回路である。
【図２】従来の半導体スイッチの第１の回路構成例を示す回路図である。
【図３】従来の半導体スイッチの第２の回路構成例を示す回路図である。
【図４】従来の半導体スイッチの第３の回路構成例を示す回路図である。
【図５】本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化例を、従来回路の同様の変化例と共に示す特性線図である。
【図６】本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化例を、従来回路の同様の変化例と共に示す特性線図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図１、図５及び図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２の組合せによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、第１の入出力端子５１と第２の入出力端子５２との間、又は、第１の入出力端子５１と第３の入出力端子５３との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。
【００１３】
以下、具体的にその構成を説明すれば、まず、第１及び第２の単位スイッチ１０１，１０２は、直列接続されており、その相互の接続点に第１の入出力端子５１が接続されて設けられる一方、第１の単位スイッチ１０１の他方の端部には、第２の入出力端子５２が、また、第２の単位スイッチ１０２の他方の端部には、第３の入出力端子５３が、それぞれ接続されて設けられたものとなっている。
【００１４】
そして、第２の入出力端子５２とグランドとの間には、第１のシャントスイッチ１０３が、また、第３の入出力端子５３とグランドとの間には、第２のシャントスイッチ１０４が、それぞれ設けられたものとなっている。
第１の単位スイッチ１０１は、第１及び第２の電界効果トランジスタ（以下、「ＦＥＴ」と称する）１，２（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）の直列接続により構成され、また、第２の単位スイッチ１０２は、第３及び第４の電界効果トランジスタ（以下、「ＦＥＴ」と称する）３，４（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）の直列接続により構成されている。
【００１５】
第１の単位スイッチ１０１においては、第１のＦＥＴ１のソース（又はドレイン）と第２のＦＥＴ２のドレイン（又はソース）が相互に接続され、また、同様に、第２の単位スイッチ１０２においては、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続されたものとなっている。
そして、第１のＦＥＴ１の他端、すなわち、ドレイン（又はソース）は、第３のＦＥＴ３のドレイン（又はソース）と共に、第１の入出力端子５１と接続されている。
また、第２のＦＥＴ２の他端であるソース（又はドレイン）は、第２の入出力端子５２に、第４のＦＥＴ４の他端であるソース（又はドレイン）は、第３の入出力端子５３に、それぞれ接続されている。
【００１６】
また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒ２１」と表記）２１を介して、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒ２２」と表記）２２を介して、共に第１の制御端子５５に接続されている。
同様に、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒ２３」と表記）２３を介して、また、第４のＦＥＴ４のゲートは、第４のゲート抵抗器（図１においては「Ｒ２４」と表記）２４を介して、共に第２の制御端子５６に接続されている。
【００１７】
また、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器（図１においては「Ｒ１１」と表記）１１が、第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器（図１においては「Ｒ１２」と表記）１２が、第３のＦＥＴ３のドレイン・ソース間には、第３のドレイン・ソース間抵抗器（図１においては「Ｒ１３」と表記）１３が、第４のＦＥＴ４のドレイン・ソース間には、第４のドレイン・ソース間抵抗器（図１においては「Ｒ１４」と表記）１４が、それぞれ接続されている。
【００１８】
さらに、直列接続された第１及び第２のＦＥＴ１，２に対して、第１の端子間連絡用抵抗器（図１においては「Ｒ３１」と表記）３１が、同様に、直列接続された第３及び第４のＦＥＴ３，４に対して、第２の端子間連絡用抵抗器（図１においては「Ｒ３２」と表記）３２が、それぞれ並列接続されている。
また、第１のＦＥＴ１のゲート・ドレイン（又はソース）間には、第１の付加容量（図１においては「Ｃ１」と表記）４１が、第２のＦＥＴ２のゲート・ソース（又はドレイン）間には、第２の付加容量（図１においては「Ｃ２」と表記）４２が、第３のＦＥＴ３のゲート・ドレイン（又はソース）間には、第３の付加容量（図１においては「Ｃ３」と表記）４３が、第４のＦＥＴ４のゲート・ソース（又はドレイン）間には、第４の付加容量（図１においては「Ｃ４」と表記）４４が、それぞれ接続されている。
【００１９】
一方、第１のシャントスイッチ１０３は、第５及び第６のＦＥＴ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６の直列接続により構成され、また、第２のシャントスイッチ１０４は、第７及び第８のＦＥＴ（図１においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８の直列接続により構成されている。
第１のシャントスイッチ１０３においては、第５のＦＥＴ５のソース（又はドレイン）と第６のＦＥＴ６のドレイン（又はソース）が相互に接続され、また、同様に、第２のシャントスイッチ１０４においては、第７のＦＥＴ７のソース（又はドレイン）と第８のＦＥＴ８のドレイン（又はソース）が相互に接続されたものとなっている。
【００２０】
そして、第５のＦＥＴ５の他端であるドレイン（又はソース）は、第２の入出力端子５２に、第７のＦＥＴ７の他端であるドレイン（又はソース）は、第３の入出力端子５３に、それぞれ接続されている。
また、第６のＦＥＴ５の他端であるソース（又はドレイン）は、第１のＤＣカットコンデンサ（図１においては「Ｃ９」と表記）４９を介して、また、第８のＦＥＴ８の他端であるソース（又はドレイン）は、第２のＤＣカットコンデンサ（図１においては「Ｃ１０」と表記）５０を介して、共にグランドに接続されている。
【００２１】
また、第５のＦＥＴ５のゲートは、第５のゲート抵抗器（図１においては「Ｒ２５」と表記）２５を介して、第６のＦＥＴ６のゲートは、第６のゲート抵抗器（図１においては「Ｒ２６」と表記）２６を介して、共に第２の制御端子５６に接続されている。
同様に、第７のＦＥＴ７のゲートは、第７のゲート抵抗器（図１においては「Ｒ２７」と表記）２７を介して、第８のＦＥＴ８のゲートは、第８のゲート抵抗器（図１においては「Ｒ２８」と表記）２８を介して、共に第１の制御端子５５に接続されている。
【００２２】
さらに、第５のＦＥＴ５のドレイン・ソース間には、第５のドレイン・ソース間抵抗器（図１においては「Ｒ１５」と表記）１５が、第６のＦＥＴ６のドレイン・ソース間には、第６のドレイン・ソース間抵抗器（図１においては「Ｒ１６」と表記）１６が、第７のＦＥＴ７のドレイン・ソース間には、第７のドレイン・ソース間抵抗器（図１においては「Ｒ１７」と表記）１７が、第８のＦＥＴ８のドレイン・ソース間には、第８のドレイン・ソース間抵抗器（図１においては「Ｒ１８」と表記）１８が、それぞれ接続されている。
そして、第５のＦＥＴ５のゲート・ドレイン（又はソース）間には、第５の付加容量（図１においては「Ｃ５」と表記）４５が、第６のＦＥＴ６のゲート・ソース（又はドレイン）間には、第６の付加容量（図１においては「Ｃ６」と表記）４６が、第７のＦＥＴ７のゲート・ドレイン（又はソース）間には、第７の付加容量（図１においては「Ｃ７」と表記）４７が、第８のＦＥＴ８のゲート・ソース（又はドレイン）間には、第８の付加容量（図１においては「Ｃ８」と表記）４８が、それぞれ接続されている。
【００２３】
次に、上記構成における回路動作について説明する。
まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。
例えば、第１の入出力端子５１と第２の入出力端子５２間を導通状態とする場合には、第１の単位スイッチ１０１をオン、第２の単位スイッチ１０２をオフとすると共に、第１のシャントスイッチ１０３をオフ、第２のシャントスイッチ１０４をオンとすべく第１及び第２の制御端子５５，５６へそれぞれ所定の制御電圧を印加する。
その結果、第１の単位スイッチ１０１を介して第１の入出力端子５１と第２の入出力端子５２間が導通状態とされる一方、第２のシャントスイッチ１０４のオンにより第３の入出力端子５３におけるアイソレーションが確保される。
【００２４】
一方、第１の入出力端子５１と第３の入出力端子５３間を導通状態とする場合には、第１の単位スイッチ１０１をオフ、第２の単位スイッチ１０２をオンとすると共に、第１のシャントスイッチ１０３をオン、第２のシャントスイッチ１０４をオフとすべく第１及び第２の制御端子５５，５６へそれぞれ所定の制御電圧を印加する。
その結果、第２の単位スイッチ１０２を介して第１の入出力端子５１と第３の入出力端子５３間が導通状態とされる一方、第１のシャントスイッチ１０３のオンにより第２の入出力端子５２におけるアイソレーションが確保される。
【００２５】
本発明の実施の形態における半導体スイッチ回路においては、従来と異なり、第１の単位スイッチ１０１と並列に第１の端子間連絡用抵抗器３１が、第２の単位スイッチ１０２と並列に第２の端子間連絡用抵抗器３２が、それぞれ設けられているため、上述のような動作の際に、従来と異なり、次述するような作用となる。
【００２６】
すなわち、例えば、第１の入出力端子５１と第２の入出力端子５２間が導通状態とされる場合、図１のＢ点、すなわち、第３の入出力端子５３における電圧上昇が抑制され、第１及び第２の入出力端子５１，５２間の通過信号のレベルが大となった場合に、第２のシャントスイッチ１０４が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。
なお、第１の入出力端子５１と第３の入出力端子５３間が導通状態とされる場合も同様に、第２の入出力端子５２における電圧上昇が抑制され、第１のシャントスイッチ１０３が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。
第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２の抵抗値は、例えば、双方、同一の値に設定しても好適である。
【００２７】
なお、第１のドレイン・ソース間抵抗器１１、第２のドレイン・ソース間抵抗器１２、第３のドレイン・ソース間抵抗器１３、及び、第４のドレイン・ソース間抵抗器１４については、上述の第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２による電圧上昇を抑制する作用は果たさない。これは、例えば、第１及び第２のＦＥＴ１，２の相互の接続点、また、第３及び第４のＦＥＴ３，４の相互の接続点（図１においては符号Ｃが付された点）の電圧自体がゲート・ドレイン間容量により上昇するためである。
また、第１及び第２のシャントスイッチ１０３，１０４については、第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２に相当する抵抗器を設ける必要は無い。これは、高周波信号の入力レベルが大となって、第６のＦＥＴ６のソース（又はドレイン）と第１のＤＣカットコンデンサ４９との接続点（図１の符号Ｅが付された点）の電圧、及び、第８のＦＥＴ８のソース（又はドレイン）と第２のＤＣカットコンデンサ５０との接続点（図１の符号Ｆが付された点）の電圧が上昇しても、回路動作に何ら悪影響を及ぼすことは無いためである。
【００２８】
図５には、本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、また、図６には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、以下、これらの特性線図について説明する。
【００２９】
最初に、図５は、第１及び第２の入出力端子５１，５２間が導通状態の場合において、通過する高周波信号の入力電力（図５の横軸）の変化に対する第３の入出力端子５３における端子電圧（図５の縦軸）の変化（図５の縦軸）のシミュレーション結果を示すものである。同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。
【００３０】
次に、図６は、第１及び第２の入出力端子５１，５２間が導通状態の場合において、通過する高周波信号の入力電力（図６の横軸）の変化に対する第３の入出力端子５３におけるアイソレーション（図６の縦軸）の変化のシミュレーション結果を示すものである。
同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子におけるアイソレーションの劣化が、電圧上昇の抑制に伴い従来回路に比して格段に向上されたものとなっていることが確認できる。
【産業上の利用可能性】
【００３１】
アイソレーション特性のさらなる向上が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【００３２】
３１…第１の端子間連絡用抵抗器
３２…第２の端子間連絡用抵抗器
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…第１のシャントスイッチ
１０４…第２のシャントスイッチ
【技術分野】
【０００１】
本発明は、高周波信号の切り替えを行う半導体スイッチ回路に係り、特に、アイソレーション特性の向上等を図ったものに関する。
【背景技術】
【０００２】
この種の半導体スイッチ回路の構成例として、例えば、図２に示されたような構成を有するものが知られている。
以下、図２を参照しつつ、かかる従来回路について説明することとする。
この半導体スイッチ回路は、２つの電界効果トランジスタが直列接続されてなる第１の単位スイッチＳＷ１と、同じく２つの電界効果トランジスタが直列接続されてなる第２の単位スイッチＳＷ２とが直列接続され、その相互の接続点に第１の入出力端子５１Ａが設けられると共に、第１の単位スイッチＳＷ１の他方の端部には、第２の入出力端子５２Ａが、第２の単位スイッチＳＷ２の他方の端部には、第３の入出力端子５３Ａが、それぞれ接続されて設けられたものとなっている。
【０００３】
さらに、第２の入出力端子５２Ａとグランドとの間には、第１のシャントスイッチＳＷ３が、第３の入出力端子５３Ａとグランドとの間には、第２のシャントスイッチＳＷ４が、それぞれ設けられたものとなっている。
かかる構成においては、第１、第２の制御端子５５Ａ，５６Ａの電圧によって、第１の入出力端子５１Ａと第２の入出力端子５２Ａとの間、又は、第１の入出力端子５１Ａと第３の入出力端子５３Ａとの間のいずれか一方を選択的に導通状態とすることができるようになっている。
【０００４】
このような従来回路においては、回路動作の線形性向上のために、各電界効果トランジスタのゲート・ドレイン間、ゲート・ソース間に容量が付加されたものとなっているが、その影響のため、例えば、第１の単位スイッチＳＷ１がオン、第２の単位スイッチＳＷ２がオフ状態にあって、第２の入出力端子５２Ａに入力される高周波信号の電力が大きくなるにしたがって、オフ状態にある第２の単位スイッチＳＷ２のアイソレーション、すなわち、第２の単位スイッチＳＷの第３の入出力端子５３Ａ側の箇所（図２において、符号Ｂが付された箇所）におけるアイソレーション特性が劣化することがあった。
【０００５】
この原因は、符号Ｂが付された箇所における電圧が、入力高周波信号のレベル上昇に伴い定常状態より上昇し、本来はオン状態であるべき第２のシャントスイッチＳＷ４がオフ状態となることがあるためである。
このような問題に対しては、例えば、第１及び第２の入出力端子５１Ａ，５２Ａに、外部からのバイアス電圧を抵抗器を介して印加して、第１及び第２の入出力端子５１Ａ，５２Ａをバイアスし（図３参照）、また、第１及び第２の入出力端子５１Ａ，５２Ａとグランドとの間に、それぞれ抵抗器を設けて、第１及び第２の入出力端子５１Ａ，５２Ａをバイアス（図４参照）することにより、上述のような必要以上の電圧上昇を抑制し、アイソレーションの劣化を抑制していた。
なお、上述のような半導体スイッチ回路としては、例えば、特許文献１、特許文献２、特許文献３等に開示されたものがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平９−８６２１号公報（第３−４頁、図１−図５）
【特許文献２】特開２００５−３２３０３０号公報（第５−８頁、図１−図７）
【特許文献３】特開２００３−１８８６９５号公報（第９−１３頁、図１−図１３）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、図３に示す方法では、専用のバイアス端子５６Ａが新たに必要となり、集積化の際のデメリットとなる。また、図４に示す方法では、第１及び第２の入出力端子５１Ａ、５２Ａとグランドとの間に設けた抵抗器は、その抵抗値が小さくなるほど電圧上昇を抑制できることになるが、抵抗値を小さくすると線形性の劣化や消費電流増加といったデメリットが生じてしまう。そのため、実用上は、電圧上昇を十分に抑制することはできない。
【０００８】
本発明は、上記実状に鑑みてなされたもので、大信号入力時の入出力端子における必要以上の電圧上昇を抑制するためのバイアス手段を設けることなく、入出力端子における電圧上昇とアイソレーション劣化を抑制可能とする半導体スイッチ回路を提供するものである。
【課題を解決するための手段】
【０００９】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第１の単位スイッチに対して第１の端子間連絡用抵抗器が、前記第２の単位スイッチに対して第２の端子間連絡用抵抗器が、それぞれ並列接続されてなるものである。
【発明の効果】
【００１０】
本発明によれば、バイアス手段を設けることなく、大信号入力時に、オフ状態の入出力端子における電圧上昇が従来に比して格段に抑制されるため、大信号入力時におけるアイソレーションの劣化を防止し、従来に比してさらなるアイソレーション特性の改善を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における半導体スイッチ回路の構成例を示す回路である。
【図２】従来の半導体スイッチの第１の回路構成例を示す回路図である。
【図３】従来の半導体スイッチの第２の回路構成例を示す回路図である。
【図４】従来の半導体スイッチの第３の回路構成例を示す回路図である。
【図５】本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化例を、従来回路の同様の変化例と共に示す特性線図である。
【図６】本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化例を、従来回路の同様の変化例と共に示す特性線図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図１、図５及び図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の構成について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ回路は、２つの単位スイッチ１０１，１０２の組合せによるＳＰＤＴ(Single Pole Dual Throw)スイッチが構成されてなるもので、第１の入出力端子５１と第２の入出力端子５２との間、又は、第１の入出力端子５１と第３の入出力端子５３との間のいずれか一方を、選択的に導通状態として、高周波信号を通過せしめることができるよう構成されたものである。
【００１３】
以下、具体的にその構成を説明すれば、まず、第１及び第２の単位スイッチ１０１，１０２は、直列接続されており、その相互の接続点に第１の入出力端子５１が接続されて設けられる一方、第１の単位スイッチ１０１の他方の端部には、第２の入出力端子５２が、また、第２の単位スイッチ１０２の他方の端部には、第３の入出力端子５３が、それぞれ接続されて設けられたものとなっている。
【００１４】
そして、第２の入出力端子５２とグランドとの間には、第１のシャントスイッチ１０３が、また、第３の入出力端子５３とグランドとの間には、第２のシャントスイッチ１０４が、それぞれ設けられたものとなっている。
第１の単位スイッチ１０１は、第１及び第２の電界効果トランジスタ（以下、「ＦＥＴ」と称する）１，２（図１においては、それぞれ「Ｑ１」、「Ｑ２」と表記）の直列接続により構成され、また、第２の単位スイッチ１０２は、第３及び第４の電界効果トランジスタ（以下、「ＦＥＴ」と称する）３，４（図１においては、それぞれ「Ｑ３」、「Ｑ４」と表記）の直列接続により構成されている。
【００１５】
第１の単位スイッチ１０１においては、第１のＦＥＴ１のソース（又はドレイン）と第２のＦＥＴ２のドレイン（又はソース）が相互に接続され、また、同様に、第２の単位スイッチ１０２においては、第３のＦＥＴ３のソース（又はドレイン）と第４のＦＥＴ４のドレイン（又はソース）が相互に接続されたものとなっている。
そして、第１のＦＥＴ１の他端、すなわち、ドレイン（又はソース）は、第３のＦＥＴ３のドレイン（又はソース）と共に、第１の入出力端子５１と接続されている。
また、第２のＦＥＴ２の他端であるソース（又はドレイン）は、第２の入出力端子５２に、第４のＦＥＴ４の他端であるソース（又はドレイン）は、第３の入出力端子５３に、それぞれ接続されている。
【００１６】
また、第１のＦＥＴ１のゲートは、第１のゲート抵抗器（図１においては「Ｒ２１」と表記）２１を介して、第２のＦＥＴ２のゲートは、第２のゲート抵抗器（図１においては「Ｒ２２」と表記）２２を介して、共に第１の制御端子５５に接続されている。
同様に、第３のＦＥＴ３のゲートは、第３のゲート抵抗器（図１においては「Ｒ２３」と表記）２３を介して、また、第４のＦＥＴ４のゲートは、第４のゲート抵抗器（図１においては「Ｒ２４」と表記）２４を介して、共に第２の制御端子５６に接続されている。
【００１７】
また、第１のＦＥＴ１のドレイン・ソース間には、第１のドレイン・ソース間抵抗器（図１においては「Ｒ１１」と表記）１１が、第２のＦＥＴ２のドレイン・ソース間には、第２のドレイン・ソース間抵抗器（図１においては「Ｒ１２」と表記）１２が、第３のＦＥＴ３のドレイン・ソース間には、第３のドレイン・ソース間抵抗器（図１においては「Ｒ１３」と表記）１３が、第４のＦＥＴ４のドレイン・ソース間には、第４のドレイン・ソース間抵抗器（図１においては「Ｒ１４」と表記）１４が、それぞれ接続されている。
【００１８】
さらに、直列接続された第１及び第２のＦＥＴ１，２に対して、第１の端子間連絡用抵抗器（図１においては「Ｒ３１」と表記）３１が、同様に、直列接続された第３及び第４のＦＥＴ３，４に対して、第２の端子間連絡用抵抗器（図１においては「Ｒ３２」と表記）３２が、それぞれ並列接続されている。
また、第１のＦＥＴ１のゲート・ドレイン（又はソース）間には、第１の付加容量（図１においては「Ｃ１」と表記）４１が、第２のＦＥＴ２のゲート・ソース（又はドレイン）間には、第２の付加容量（図１においては「Ｃ２」と表記）４２が、第３のＦＥＴ３のゲート・ドレイン（又はソース）間には、第３の付加容量（図１においては「Ｃ３」と表記）４３が、第４のＦＥＴ４のゲート・ソース（又はドレイン）間には、第４の付加容量（図１においては「Ｃ４」と表記）４４が、それぞれ接続されている。
【００１９】
一方、第１のシャントスイッチ１０３は、第５及び第６のＦＥＴ（図１においては、それぞれ「Ｑ５」、「Ｑ６」と表記）５，６の直列接続により構成され、また、第２のシャントスイッチ１０４は、第７及び第８のＦＥＴ（図１においては、それぞれ「Ｑ７」、「Ｑ８」と表記）７，８の直列接続により構成されている。
第１のシャントスイッチ１０３においては、第５のＦＥＴ５のソース（又はドレイン）と第６のＦＥＴ６のドレイン（又はソース）が相互に接続され、また、同様に、第２のシャントスイッチ１０４においては、第７のＦＥＴ７のソース（又はドレイン）と第８のＦＥＴ８のドレイン（又はソース）が相互に接続されたものとなっている。
【００２０】
そして、第５のＦＥＴ５の他端であるドレイン（又はソース）は、第２の入出力端子５２に、第７のＦＥＴ７の他端であるドレイン（又はソース）は、第３の入出力端子５３に、それぞれ接続されている。
また、第６のＦＥＴ５の他端であるソース（又はドレイン）は、第１のＤＣカットコンデンサ（図１においては「Ｃ９」と表記）４９を介して、また、第８のＦＥＴ８の他端であるソース（又はドレイン）は、第２のＤＣカットコンデンサ（図１においては「Ｃ１０」と表記）５０を介して、共にグランドに接続されている。
【００２１】
また、第５のＦＥＴ５のゲートは、第５のゲート抵抗器（図１においては「Ｒ２５」と表記）２５を介して、第６のＦＥＴ６のゲートは、第６のゲート抵抗器（図１においては「Ｒ２６」と表記）２６を介して、共に第２の制御端子５６に接続されている。
同様に、第７のＦＥＴ７のゲートは、第７のゲート抵抗器（図１においては「Ｒ２７」と表記）２７を介して、第８のＦＥＴ８のゲートは、第８のゲート抵抗器（図１においては「Ｒ２８」と表記）２８を介して、共に第１の制御端子５５に接続されている。
【００２２】
さらに、第５のＦＥＴ５のドレイン・ソース間には、第５のドレイン・ソース間抵抗器（図１においては「Ｒ１５」と表記）１５が、第６のＦＥＴ６のドレイン・ソース間には、第６のドレイン・ソース間抵抗器（図１においては「Ｒ１６」と表記）１６が、第７のＦＥＴ７のドレイン・ソース間には、第７のドレイン・ソース間抵抗器（図１においては「Ｒ１７」と表記）１７が、第８のＦＥＴ８のドレイン・ソース間には、第８のドレイン・ソース間抵抗器（図１においては「Ｒ１８」と表記）１８が、それぞれ接続されている。
そして、第５のＦＥＴ５のゲート・ドレイン（又はソース）間には、第５の付加容量（図１においては「Ｃ５」と表記）４５が、第６のＦＥＴ６のゲート・ソース（又はドレイン）間には、第６の付加容量（図１においては「Ｃ６」と表記）４６が、第７のＦＥＴ７のゲート・ドレイン（又はソース）間には、第７の付加容量（図１においては「Ｃ７」と表記）４７が、第８のＦＥＴ８のゲート・ソース（又はドレイン）間には、第８の付加容量（図１においては「Ｃ８」と表記）４８が、それぞれ接続されている。
【００２３】
次に、上記構成における回路動作について説明する。
まず、スイッチ回路としての基本的な動作は、この種の従来回路と同一であるので、概括的に説明することとする。
例えば、第１の入出力端子５１と第２の入出力端子５２間を導通状態とする場合には、第１の単位スイッチ１０１をオン、第２の単位スイッチ１０２をオフとすると共に、第１のシャントスイッチ１０３をオフ、第２のシャントスイッチ１０４をオンとすべく第１及び第２の制御端子５５，５６へそれぞれ所定の制御電圧を印加する。
その結果、第１の単位スイッチ１０１を介して第１の入出力端子５１と第２の入出力端子５２間が導通状態とされる一方、第２のシャントスイッチ１０４のオンにより第３の入出力端子５３におけるアイソレーションが確保される。
【００２４】
一方、第１の入出力端子５１と第３の入出力端子５３間を導通状態とする場合には、第１の単位スイッチ１０１をオフ、第２の単位スイッチ１０２をオンとすると共に、第１のシャントスイッチ１０３をオン、第２のシャントスイッチ１０４をオフとすべく第１及び第２の制御端子５５，５６へそれぞれ所定の制御電圧を印加する。
その結果、第２の単位スイッチ１０２を介して第１の入出力端子５１と第３の入出力端子５３間が導通状態とされる一方、第１のシャントスイッチ１０３のオンにより第２の入出力端子５２におけるアイソレーションが確保される。
【００２５】
本発明の実施の形態における半導体スイッチ回路においては、従来と異なり、第１の単位スイッチ１０１と並列に第１の端子間連絡用抵抗器３１が、第２の単位スイッチ１０２と並列に第２の端子間連絡用抵抗器３２が、それぞれ設けられているため、上述のような動作の際に、従来と異なり、次述するような作用となる。
【００２６】
すなわち、例えば、第１の入出力端子５１と第２の入出力端子５２間が導通状態とされる場合、図１のＢ点、すなわち、第３の入出力端子５３における電圧上昇が抑制され、第１及び第２の入出力端子５１，５２間の通過信号のレベルが大となった場合に、第２のシャントスイッチ１０４が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。
なお、第１の入出力端子５１と第３の入出力端子５３間が導通状態とされる場合も同様に、第２の入出力端子５２における電圧上昇が抑制され、第１のシャントスイッチ１０３が本来オン状態を維持すべきところオフ状態となるような従来回路と同様な不都合な動作が確実に回避されるものとなっている。
第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２の抵抗値は、例えば、双方、同一の値に設定しても好適である。
【００２７】
なお、第１のドレイン・ソース間抵抗器１１、第２のドレイン・ソース間抵抗器１２、第３のドレイン・ソース間抵抗器１３、及び、第４のドレイン・ソース間抵抗器１４については、上述の第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２による電圧上昇を抑制する作用は果たさない。これは、例えば、第１及び第２のＦＥＴ１，２の相互の接続点、また、第３及び第４のＦＥＴ３，４の相互の接続点（図１においては符号Ｃが付された点）の電圧自体がゲート・ドレイン間容量により上昇するためである。
また、第１及び第２のシャントスイッチ１０３，１０４については、第１の端子間連絡用抵抗器３１、第２の端子間連絡用抵抗器３２に相当する抵抗器を設ける必要は無い。これは、高周波信号の入力レベルが大となって、第６のＦＥＴ６のソース（又はドレイン）と第１のＤＣカットコンデンサ４９との接続点（図１の符号Ｅが付された点）の電圧、及び、第８のＦＥＴ８のソース（又はドレイン）と第２のＤＣカットコンデンサ５０との接続点（図１の符号Ｆが付された点）の電圧が上昇しても、回路動作に何ら悪影響を及ぼすことは無いためである。
【００２８】
図５には、本発明の実施の形態における半導体スイッチ回路の入力電力に対する端子電圧の変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、また、図６には、本発明の実施の形態における半導体スイッチ回路の入力電力に対するアイソレーションの変化のシミュレーション結果の一例を示す特性線が、従来回路の同様の特性線と共に示されており、以下、これらの特性線図について説明する。
【００２９】
最初に、図５は、第１及び第２の入出力端子５１，５２間が導通状態の場合において、通過する高周波信号の入力電力（図５の横軸）の変化に対する第３の入出力端子５３における端子電圧（図５の縦軸）の変化（図５の縦軸）のシミュレーション結果を示すものである。同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子における電圧上昇が、従来回路に比して格段に抑制されたものとなっていることが確認できる。
【００３０】
次に、図６は、第１及び第２の入出力端子５１，５２間が導通状態の場合において、通過する高周波信号の入力電力（図６の横軸）の変化に対する第３の入出力端子５３におけるアイソレーション（図６の縦軸）の変化のシミュレーション結果を示すものである。
同図において、本発明の実施の形態における半導体スイッチ回路の特性線は点線により、従来回路の特性線は実線により、それぞれ示されており、本発明の実施の形態における半導体スイッチ回路の入出力端子におけるアイソレーションの劣化が、電圧上昇の抑制に伴い従来回路に比して格段に向上されたものとなっていることが確認できる。
【産業上の利用可能性】
【００３１】
アイソレーション特性のさらなる向上が所望される半導体スイッチ回路に適用できる。
【符号の説明】
【００３２】
３１…第１の端子間連絡用抵抗器
３２…第２の端子間連絡用抵抗器
１０１…第１の単位スイッチ
１０２…第２の単位スイッチ
１０３…第１のシャントスイッチ
１０４…第２のシャントスイッチ
【特許請求の範囲】
【請求項１】
第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第１の単位スイッチに対して第１の端子間連絡用抵抗器が、前記第２の単位スイッチに対して第２の端子間連絡用抵抗器が、それぞれ並列接続されてなることを特徴とする半導体スイッチ回路。
【請求項１】
第１の入出力端子と第２の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第１の単位スイッチが設けられ、
前記第１の入出力端子と第３の入出力端子間に、複数の電界効果トランジスタが直列接続されてなる第２の単位スイッチが設けられ、
前記第２の入出力端子とグランドとの間には、前記第２の入出力端子側から、前記第２の単位スイッチと共に導通状態とされる第１のシャントスイッチ及び第１のＤＣカットコンデンサが直列接続されて設けられ、
前記第３の入出力端子とグランドとの間には、前記第３の入出力端子側から、前記第１の単位スイッチと共に導通状態とされる第２のシャントスイッチ及び第２のＤＣカットコンデンサが直列接続されて設けられ、
前記第１乃至第３の入出力端子に接続する電界効果トランジスタのゲートと前記第１乃至第３の入出力端子のそれぞれとの間に、コンデンサが接続されてなる半導体スイッチ回路であって、
前記第１の単位スイッチに対して第１の端子間連絡用抵抗器が、前記第２の単位スイッチに対して第２の端子間連絡用抵抗器が、それぞれ並列接続されてなることを特徴とする半導体スイッチ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１２−１８６７０２（Ｐ２０１２−１８６７０２Ａ）
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願番号】特願２０１１−４９１００（Ｐ２０１１−４９１００）
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２４年９月２７日（２０１２．９．２７）
【国際特許分類】
【出願日】平成２３年３月７日（２０１１．３．７）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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