半導体装置とその製造方法
【課題】半導体装置とその製造方法において、半導体装置を効率的に冷却すること。
【解決手段】積層された複数の半導体チップ５と、複数の半導体チップ５のいずれかの間に設けられ、冷媒が流れる複数の流路Cを備えたインターポーザ４とを有し、インターポーザ４は、一方の主面同士が互いに接合された第１の基板２１と第２の基板３１とを備え、第１の基板２１と第２の基板３１の少なくとも一方の表面により流路Cが画定された半導体装置による。
【解決手段】積層された複数の半導体チップ５と、複数の半導体チップ５のいずれかの間に設けられ、冷媒が流れる複数の流路Cを備えたインターポーザ４とを有し、インターポーザ４は、一方の主面同士が互いに接合された第１の基板２１と第２の基板３１とを備え、第１の基板２１と第２の基板３１の少なくとも一方の表面により流路Cが画定された半導体装置による。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
コンピュータ等の電子機器の高性能化に伴い、複数の半導体チップを三次元的に積層してなる半導体装置が開発されつつある。そのような半導体装置においては、最上層の半導体チップに放熱用のヒートスプレッダやヒートシンク等の放熱部材が熱的に接続されるが、この構造では放熱部材に近い最上層の半導体チップは冷却できるものの、下層の半導体チップに対する冷却効率が悪い。
【０００３】
そこで、この種の半導体装置を効率的に冷却するための様々な冷却機構が提案されているが、いずれも改善の余地がある。
【０００４】
例えば、上下に隣接する半導体チップの間にヒートパイプを設け、各半導体チップで発生した熱をそのヒートパイプを利用して外部に放熱する冷却機構が提案されているが、この方式ではヒートパイプが邪魔で上下に隣接する半導体チップの距離を短くできない。
【０００５】
また、インターポーザ上に半導体チップを実装し、そのインターポーザに冷却水を供給して半導体装置を冷却する方法も提案されている。この場合は、冷却水が流れる流路をインターポーザに形成することになるが、具体的にどのような方法でその流路を形成するかについてまでは提案されていない。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】山地康弘、安達達也、森藤忠洋、佐藤知稔、高橋健司、「３次元積層モジュールにおける熱設計」、電子情報通信学会技術研究報告(CPM)、電子部品・材料、101(516)、p.45-52、2001-12-13
【特許文献】
【０００７】
【特許文献１】特開２００１−１６８２５５号公報
【特許文献２】特開２００８−１５９６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置とその製造方法において、半導体装置を効率的に冷却することを目的とする。
【課題を解決するための手段】
【０００９】
以下の開示の一観点によれば、積層された複数の半導体チップと、複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定された半導体装置が提供される。
【００１０】
また、その開示の他の観点によれば、第１の基板の一方の主面に複数の第１の溝を形成する工程と、第２の基板の一方の主面に複数の第２の溝を形成する工程と、前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、複数の半導体チップのうちの一つと前記インターポーザとを接続する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
以下の開示によれば、第１の溝と第２の溝の少なくとも一方によって冷媒が流れる流路が画定されたインターポーザで半導体チップの積層体をその内側から冷却し、半導体装置の冷却効率を高めることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態に係る半導体装置の断面図である。
【図２】図２は、第１実施形態に係るインターポーザの断面図である。
【図３】図３は、第１実施形態に係るインターポーザに形成される第１の溝と第２の溝の拡大断面図である。
【図４】図４は、第１実施形態に係るインターポーザの平面図である。
【図５】図５は、第１実施形態に係るインターポーザに接続される冷却系の模式図である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１１】図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１２】図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１３】図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１４】図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１５】図１５（ａ）、（ｂ）は比較例の断面図である。
【図１６】図１６は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１７】図１７は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１８】図１８は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１９】図１９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２０】図２０は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【発明を実施するための形態】
【００１３】
以下に、添付図面を参照しながら各実施形態について説明する。
【００１４】
（第１実施形態）
本実施形態では、三次元的に積層された半導体チップをインターポーザで冷却するタイプの半導体装置について説明する。
【００１５】
図１は、第１実施形態に係る半導体装置の断面図である。
【００１６】
この半導体装置１は、パッケージ基板３と、冷却用のインターポーザ４と、三次元的に積層された複数の半導体チップ５とを備える。
【００１７】
このうち、各半導体チップ５にはスルーホール５ａが形成されており、そのスルーホール５ａ内の銅めっき膜１４によって半導体チップ５の表面側と裏面側とが電気的に接続される。そして、上下に隣接する半導体チップ５は、前述の銅めっき膜１４上のはんだバンプ等の接続端子１１を介して互いに電気的に接続される。
【００１８】
接続端子１１は、各半導体チップ５の表面にグリッド状に配列される。このような配列は、BGA(Ball Grid Array)とも呼ばれる。
【００１９】
一方、パッケージ基板３は、セラミックや樹脂を材料とするコア基材の上に配線層を形成してなる配線基板であって、前述の接続端子１１を介して最下層の半導体チップ５と接続される。
【００２０】
また、インターポーザ４は、後述のように冷媒により複数の半導体チップ５を冷却するものであって、その内部に冷却水等の冷媒Wを供給するための一対のマニフォルド１０が接続される。
【００２１】
更に、最上層の半導体チップ５の上には放熱フィン６が接続される。その放熱フィン６は不図示のファンで生成された風に曝され、これによっても各半導体チップ５が冷却されることになる。
【００２２】
このような半導体装置１は、パーソナルコンピュータやサーバ内のマザーボード２上に実装される。その実装にあたっては、マザーボード２の第１の電極パッド２ａと、パッケージ基板３の第２の電極パッド３ａとが、はんだバンプ等の外部接続端子１２を介して接続される。
【００２３】
本実施形態では、複数の半導体チップ５の積層体の任意の高さに前述のインターポーザ４を挿入し、当該積層体の内部から冷却を行うことで、各半導体チップ５を速やかに冷却することができる。
【００２４】
なお、半導体装置１の寸法は特に限定されないが、本実施形態では一辺の長さが約３０mmの正方形の平面形状を有し、かつ、厚さが約０．３mmの半導体チップ５を使用する。また、インターポーザ４は、一辺の長さが約５０mm〜６０mm程度の正方形の平面形状を有しており、その厚さは約１mm程度である。
【００２５】
また、図１の例では、最下層の半導体チップ５の上面にインターポーザ４を接合しているが、インターポーザ４の配置はこれに限定されず、半導体チップ５の積層体の任意の位置にインターポーザ４を挿入してもよい。
【００２６】
更に、図１のように一つのインターポーザ４だけでなく、複数のインターポーザ４の各々を半導体チップ５の積層体の異なる位置に挿入してもよい。
【００２７】
図２は、前述のインターポーザ４の断面図である。
【００２８】
図２に示すように、インターポーザ４は、いずれもシリコンを材料とする第１の基板２１と第２の基板３１とを有する。
【００２９】
このうち、第１の基板２１の一方の主面２１ｘには複数の第１の凹部２１ｂが設けられると共に、隣り合う第１の凹部２１ｂの間に複数のスリット状の第１の溝２１ａが設けられる。
【００３０】
そして、前述の第１の凹部２１ｂの下の第１の基板２１には第１の貫通導体２４が埋め込まれており、その第１の貫通導体２４に接続された第１の上側アンダーバンプメタル２５が第１の凹部２１ｂの底面に形成される。
【００３１】
更に、第１の基板２１の他方の主面２１ｙには第１の多層配線層２８が設けられ、その第１の多層配線層２８の最下面に第１の下側アンダーバンプメタル２９が設けられる。
【００３２】
一方、第２の基板３１は、第１の基板２１と同じ製造工程を経て作製されるものであるため、以下のように第１の基板２１と同じ構造を有する。
【００３３】
例えば、第２の基板３１の一方の主面３１ｘには、前述の第１の溝２１ａと第１の凹部２１ｂの各々に対応した第２の溝３１ａと第２の凹部３１ｂが形成される。
【００３４】
更に、その第２の凹部３１ｂの上の第２の基板３１には第２の貫通導体３４が埋め込まれており、その第２の貫通導体３４に接続された第２の上側アンダーバンプメタル３５が第２の凹部３１ｂの底面に形成される。
【００３５】
そして、第２の基板３１の他方の主面３１ｙには第２の多層配線層３８が設けられ、その第２の多層配線層３８の最下面に第２の下側アンダーバンプメタル３９が設けられる。
【００３６】
このようなインターポーザ４においては、はんだバンプ５１を介して第１の貫通導体２４と第２の貫通導体３４同士が電気的に接続され、これにより第１の多層配線層２８と第２の多層配線層３８とが電気的に接続されることになる。
【００３７】
また、第１の多層配線層２８と第２の多層配線層３８は、それぞれ前述の第１の下側アンダーバンプメタル２９と第２の下側アンダーバンプメタル３９を介して接続端子１１と電気的に接続される。
【００３８】
更に、第１の基板２１と第２の基板３１の各々の一方の主面２１ｘ、３１ｘと、第１の溝２１ａと第２の溝３１ａの各々の開口端にははんだ等の接続媒体５０が塗布されており、これにより第１の基板２１と第２の基板３１とが接合される。
【００３９】
図３は、第１の溝２１ａと第２の溝３１ａの拡大断面図である。
【００４０】
図３に示すように、前述の接続媒体５０によって第１の溝２１ａの開口端２１ｅと第２の溝３１の開口端３１ｅ同士が接合される。
【００４１】
そして、第１の溝２１ａの表面と第２の溝３１ａの各々の表面によって微細な複数の流路Cが画定され、その流路Cを流れる冷媒Wによって各半導体チップ５を冷却することができる。
【００４２】
また、流路Cは、はんだバンプ５１（図２参照）から隔離されているため、導電性のある冷却水を流路C内に流しても、はんだバンプ５１と冷却水とが電気的にショートするのを防止できる。
【００４３】
再び図２を参照する。
【００４４】
このようなインターポーザ４においては、前述のようにはんだバンプ５１等を介して第１の多層配線層２８と第２の多層配線層３８とが電気的に接続されているので、上下の半導体チップ５同士をインターポーザ４で電気的に接続することができる。
【００４５】
また、このように第１の多層配線層２８や第２の多層配線層３８を介してインターポーザ４と半導体チップ５とを電気的に接続することで、接続端子１１とはんだバンプ５１とのグリッド変換をこれらの配線層で行うことができる。
【００４６】
よって、微細化によって隣接する接続端子１１の間隔D1が狭まっても、隣接するはんだバンプ５１の間隔D2を当該間隔D1より広くすることができ、流路C（図３参照）の幅を十分な広さに維持できる。これにより、半導体チップ５の微細化とは無関係に十分な量の冷媒Wを流路Cに供給でき、インターポーザ４の冷却機能を維持することが可能となる。
【００４７】
しかも、横方向に隣接するはんだバンプ５１の間に第１の溝２１ａと第２の溝３１ａとを複数設けたことで、これらの溝と冷却水との接触面積が増大し、冷媒Wとインターポーザ４との熱交換効率が高められる。
【００４８】
図４は、インターポーザ４の平面図である。
【００４９】
図４に示すように、複数の流路Cの各々は、一方のマニフォルド１０から他方のマニフォルド１０に向けて延在するように、はんだバンプ５１の間において直線状に形成される。
【００５０】
また、マニフォルド１０は、樹脂を成型して形成され、矢印で示すようにインターポーザ４に脱着自在となっている。
【００５１】
図５は、インターポーザ４に接続される冷却系の模式図である。
【００５２】
この冷却系６０は、配管６３によって接続されたポンプ６１とラジエタ６２とを有する。このうち、ポンプ６１は、インターポーザ４に対して冷却水等の冷媒Wを供給するものであって、半導体チップ５（図１参照）との熱交換により温められた冷媒Wはラジエタ６２において大気との熱交換により冷却された後、インターポーザ４を冷却するのに利用される。
【００５３】
また、配管６３は、銅やステンレス等の金属を材料とするものであって、前述のマニフォルド１０と接続される。なお、金属製の配管６３に代えて、ブチルゴムやフッ素ゴム等の樹脂製のチューブを使用してもよい。
【００５４】
また、この冷却系６０の設置箇所も特に限定されず、インターポーザ４と共にサーバ等の電子機器内に冷却系６０を設けてもよいし、電子機器の外部に冷却系６０を設けてもよい。
【００５５】
以上説明した本実施形態によれば、図３に示したように、第１の基板２１と第２の基板３１の各々を接合することでこれらの間に簡単に流路Cを形成できる。
【００５６】
更に、インターポーザ４による冷却で半導体チップ５（図１参照）の積層体の内部に熱がこもりにくくなるため、放熱フィン６による放熱効果が十分に発揮できるようになる。
【００５７】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００５８】
図６〜図１４は、本実施形態に係る半導体装置の製造途中の断面図である。
【００５９】
まず、図６（ａ）に示すように、第１の基板２１として厚さが約５００μmのシリコン基板を用意し、その第１の基板２１の上に第１のレジストパターン４５を形成する。
【００６０】
そして、第１のレジストパターン４５をマスクに使用しながら第１の基板２１をドライエッチングし、深さが約１５０μmの複数の第１の孔２１ｃを形成する。そのドライエッチングは特に限定されないが、エッチング雰囲気中にSF6とC4F8とを交互に供給するボッシュ法でRIE (Reactive Ion Etching)を行うことにより、エッチングの異方性を高めるのが好ましい。
【００６１】
この後に、第１のレジストパターン４５は除去される。
【００６２】
次に、図６（ｂ）に示すように、第１の基板２１の上側全面にフォトレジストを塗布し、それを露光、現像することにより第２のレジストパターン４６を形成する。
【００６３】
そして、前述のボッシュ法によるRIEで第１の基板２１を約２００μmの深さまでエッチングすることにより、第１の孔２１ｃの各々に重なる複数の第１の凹部２１ｂを形成する。
【００６４】
なお、このエッチングでは、既に形成されている第１の孔２１ｃの底面もエッチングされるので、第１の凹部２１ｂの深さの分だけ第１の孔２１ｃの底面が低くなる。
【００６５】
この後に、第２のレジストパターン４６は除去される。
【００６６】
続いて、図７（ａ）に示すように、第１の凹部２１ｂと第１の孔２１ｃの各々の内面を熱酸化することにより厚さが約３０μmの熱酸化膜を形成し、その熱酸化膜を下地絶縁膜４７とする。
【００６７】
そして、図７（ｂ）に示すように、前述の下地絶縁膜４７の上にシード層４８としてスパッタ法でクロム膜と銅膜とをこの順に形成する。このうち、クロム膜は約３０μmの厚さに形成し、銅膜は約１００μmの厚さに形成する。
【００６８】
次いで、図８（ａ）に示すように、第１の基板２１の上に再びフォトレジストを塗布し、それを露光、現像することにより第３のレジストパターン５５を形成する。
【００６９】
そして、第１の孔２１ｃ以外の部分に形成されたシード層４８が第３のレジストパターン５５でマスクされた状態で、シード層４８を給電層にしながら電解めっきにより第１の孔２１ｃ内に銅膜を成長させ、その銅膜を第１の貫通導体２４とする。
【００７０】
ここで、本実施形態では、第１の貫通導体２４の形成前に予め下地絶縁膜４７を形成しているので、第１の貫通導体２４と第１の基板２１とが電気的にショートするのを防止できる。
【００７１】
なお、第１の貫通導体２４の材料は銅に限定されず、タングステンであってもよい。
【００７２】
この電解めっきを終了後、第３のレジストパターン５５は除去される。
【００７３】
続いて、図８（ｂ）に示すように、第１の貫通導体２４で覆われていない部分のシード層４８をウエットエッチングにより除去する。
【００７４】
次に、図９（ａ）に示すように、フッ酸を用いた化学研磨により第１の基板２１の他方の主面２１ｙを研磨し、その主面２１ｙに第１の貫通導体２４を露出させる。
【００７５】
これにより、シリコンを材料とする第１の基板２１に孔２１ｃが貫通したTSV(Through Silicon Via)構造が得られる。
【００７６】
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７７】
まず、第１の基板２１の他方の主面２１ｙ上に層間絶縁膜５６と配線５７とを複数積層して第１の多層配線層２８を形成する。
【００７８】
このうち、層間絶縁膜５６の材料としては感光性ポリイミドが使用される。その感光性ポリイミドの塗膜をベークした後、その塗膜を露光、現像し、更に当該塗膜をキュアすることで、層間絶縁膜５６にホールや配線溝等が形成される。
【００７９】
なお、感光性ポリイミドに代えてエポキシ樹脂を層間絶縁膜５６の材料として使用してもよい。
【００８０】
一方、配線５７は、例えば銅配線であって、スパッタ法で形成されたクロム膜と銅膜とをシード層とする電解銅めっきにより、前述のホールや配線溝内にセミアディティブ法により形成される。なお、配線５７としてアルミニウム配線を形成してもよい。
【００８１】
その後に、第１の多層配線層２８の上に第１の下側アンダーバンプメタル２９を形成する。第１の下側アンダーバンプメタル２９の層構造は特に限定されない。本実施形態では、スパッタ法で第１の銅膜２９ａ、チタン膜２９ｂ、第２の銅膜２９ｃ、及びニッケル膜２９ｄを順に形成し、これらの積層膜をパターニングすることで第１の下側アンダーバンプメタル２９を形成する。
【００８２】
次に、図１０（ａ）に示すように、第１の凹部２１ｂの底面上にスパッタ法でチタン膜２５ａ、銅膜２５ｂ、及びニッケル膜２５ｃを順に形成し、これらの積層膜をパターニングして複数の第１の上側アンダーバンプメタル２５を形成する。
【００８３】
その後に、第１の上側アンダーバンプメタル２５の各々の上にめっき法でSn-Agはんだを成長させることによりはんだバンプ５１を形成する。
【００８４】
続いて、図１０（ｂ）に示すように、第１の基板２１の上側全面にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン６５を形成する。
【００８５】
そして、第４のレジストパターン６５をマスクにしながら、エッチング雰囲気中にSF6とC4F8とを交互に供給するボッシュ法でRIEを行うことにより、隣接する第１の凹部２１ｂの間に複数の第１の溝２１ａを形成する。
【００８６】
その第１の溝２１ａの大きさは特に限定されない。本実施形態では、第１の溝２１ａの幅を約２０μmとし、その深さを約２００μmとする。
【００８７】
この後、第４のレジストパターン６５は除去される。
【００８８】
次いで、図１１に示すように、リフロー炉内ではんだバンプ５１を溶融することにより、はんだバンプ５１をウエットバックしてその表面を球状にする。このウエットバック時のはんだバンプ５１の加熱温度は例えば約２４０℃である。
【００８９】
また、本工程で球形となったはんだバンプ５１は、第１の凹部２１ｂの底面から測った高さHが、第１の溝２１ａの深さよりも高い状態となる。
【００９０】
以上により、第１の基板２１に対する処理を終える。
【００９１】
次いで、図１２に示すように、第１の基板２１とは別に第２の基板３１を用意する。
【００９２】
その第２の基板３１に対しても図６〜図１１の工程が行われ、第２の基板３１には第１の基板２１におけるのと同じ構造が作製される。
【００９３】
例えば、第１の基板２１の第１の溝２１ａ、第１の凹部２１ｂ、及び第１の孔２１ｃの各々に対応して、第２の溝３１ａ、第２の凹部３１ｂ、及び第２の孔３１ｃが第２の基板３１に形成される。
【００９４】
そして、第１の基板２１に埋め込まれた第１の貫通導体２４に対応し、第２の基板３１の第２の孔３１ｃに第２の貫通導体３４が埋め込まれる。更に、第２の凹部３１ｂ内に露出する貫通導体３４には第１の上側アンダーバンプメタル２５と同一構造の第２の上側アンダーバンプメタル３５が形成される。
【００９５】
また、第２の基板３１の他方の主面３１ｙ上には、第１の多層配線層２８と同一の層構造の第２の多層配線層３８が形成されると共に、第１の下側アンダーバンプメタル２９と同一の層構造の第２の下側アンダーバンプメタル３９が形成される。
【００９６】
本工程では、前述の第１の基板２１の一方の主面２１ｘ上と第１の溝２１ａの開口端とに接続媒体５０としてSn-Agはんだペーストを塗布し、その主面２１ｘと第２の基板３１の一方の主面３１ｘとを対向させる。
【００９７】
次に、図１３に示すように、リフロー炉内で接続媒体５０とはんだバンプ５１とを２５０℃程度に加熱することで溶融し、該はんだバンプ５１を介して第１の基板２１と第２の基板３１とを接続する。
【００９８】
このとき、溶融した接続媒体５０やはんだバンプ５１の表面張力によって第１の基板２１と第２の基板３１が受ける力が、これらの基板の位置ずれを解消するように作用する。そのため、第１の基板２１と第２の基板３１がセルフアライン的に位置合わせされるようになり、これらの基板同士を簡単に位置合わせすることができる。
【００９９】
また、図１１に示したように、はんだバンプ５１の高さHは第１の溝２１ａの深さよりも高いため、本工程では上下のはんだバンプ５１同士が確実に当接し、そのはんだバンプ５１によって第１の基板２１と第２の基板３１とを確実に接続することができる。
【０１００】
ここまでの工程により、本実施形態に係るインターポーザ４の基本構造が完成する。
【０１０１】
この後は、図１４に示すように、パッケージ基板３の上に接続端子１１を介して複数の半導体チップ５を積層すると共に、所定の半導体チップ５の上に前述のインターポーザ４を実装する。
【０１０２】
これにより、第１の貫通導体２４と第１の貫通導体３４の各々が各半導体チップ５と電気的に接続されることになる。
【０１０３】
以上により、本実施形態に係る半導体装置１の基本構造が完成する。
【０１０４】
上記した半導体装置１の製造工程においては、材料の熱膨張率差に起因して、第１の基板２１が第１の多層配線層２８側を凸にして反ったり、第２の基板３１が第２の多層配線層３８側を凸にして反る傾向がある。
【０１０５】
このように反りが生じていても、本実施形態では第１の基板２１と第２の基板３１とを互いに対向させて接合するため、その接合時に各基板に適度な押圧力を加えることで反りを解消させ、平坦性が良好なインターポーザ４を作製することができる。
【０１０６】
特に、第１の基板２１や第２の基板３１の中央付近に設けたはんだバンプ５１や接続媒体５０がこれらの基板が凸状に反るのを防止するように作用するので、インターポーザ４の平坦性を一層高めることができる。
【０１０７】
しかも、第１の基板２１と第２の基板３１は、各々の他方の主面２１ｙ、３１ｙのみに第１の多層配線層２８や第２の多層配線層３８が形成されている。このように各基板の片面のみに多層配線層を形成することで、以下のように反りの発生を更に抑制することができる。
【０１０８】
図１５（ａ）、（ｂ）は、基板に反りが発生する様子を模式的に示す比較例に係る断面図である。
【０１０９】
この比較例では、図１５（ａ）に示すように、シリコン等を材料とする基板７０の一方の主面７０ｘ上に、ポリイミド等を材料とする層間絶縁層と銅配線とを交互に積層してなる第１の多層配線層７１を形成する。
【０１１０】
第１の多層配線層７１を形成する際には、ポリイミドに対するベークやキュア時に熱が印加され、そのような熱履歴が原因で基板７０は第１の多層配線層７１側を凸にして反る。
【０１１１】
この状態で図１５（ｂ）のように基板７０の他方の主面７０ｙ上に第２の多層配線層７２を形成すると、第１の多層配線層７１が二度加熱されることになるため、基板７０の反りが更に助長される。これは、第２の多層配線層７２中のポリイミドをベーク等する熱工程により、前述の第１の多層配線層７１や第２の多層配線７２の熱履歴が異なるために起こる。
【０１１２】
このように基板の反りが顕著に発生する比較例と比べ、本実施形態では第１の基板２１と第２の基板３１の各々の片面のみに第１の多層配線層２８や第２の多層配線層３８を形成するため、第１の基板２１と第２の基板３１に発生する反りを抑制することができる。
【０１１３】
その結果、第１の基板２１と第２の基板３１とを張り合わせてなるインターポーザ４の平坦性が良好となり、当該インターポーザ４の平坦な上面や下面に半導体チップ５を簡単に実装できる。これにより、インターポーザ４による冷却機能を備え、かつ、複数の半導体チップ５が積層された高性能な半導体装置１を提供することが可能となる。
【０１１４】
（第２実施形態）
本実施形態では、以下のように樹脂により第１の基板２１と第２の基板３１との接合強度を高める。
【０１１５】
図１６〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１６〜図１８において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１１６】
本実施形態に係る半導体装置を製造するには、第１実施形態で説明した図６〜図１２の工程を行う。
【０１１７】
そして、図１６に示すように、第１の基板２１の一方の主面２１ｘ側と、第２の基板３１の一方の主面３１ｘ側の各々に印刷法によりエポキシ樹脂等の樹脂８１を塗布する。
【０１１８】
なお、第１の基板２１と第２の基板３１のいずれか一方にのみ樹脂８１を塗布してもよい。
【０１１９】
次いで、図１７に示すように、リフロー炉内で第１の基板２１と第２の基板３１とを２５０℃程度に加熱しながらこれらの基板を張り合わせる。この加熱によって溶融した接続媒体５０とはんだバンプ５１は樹脂８１を押し退ける。そのため、上下のはんだバンプ５１の間に樹脂８１が介在したり、接続媒体５０と第２の基板３１との間に樹脂８１が介在する危険性は少なく、樹脂８１が原因で第１の基板２１と第２の基板３１との接合不良が生じるのを防止することができる。
【０１２０】
更に、前述のように第１の基板２１と第２の基板３１とを加熱することで樹脂８１中の溶媒成分が蒸散して樹脂８１が接着力を呈するようになり、その接着力によって第１の基板２１と第２の基板３１との接合強度が補強される。
【０１２１】
この後は、第１実施形態で説明した図１４の工程を行うことで、図１８に示す本実施形態に係る半導体装置８０の基本構造を得る。
【０１２２】
以上説明した本実施形態によれば、第１の基板２１と第２の基板３１との接合強度が樹脂８１によって補強されるので、インターポーザ４の信頼性を高めることが可能となる。
【０１２３】
なお、図３に示したように、第１の溝２１ａと第２の溝３１ａは流路Cを画定するが、前述の樹脂８１はその流路Cの外側における第１の基板２１と第２の基板３１との隙間を充填するものなので、樹脂によって流路Cが塞がれることはない。
【０１２４】
（第３実施形態）
第１実施形態では、第１の基板２１と第２の基板３１としてシリコン基板を使用したが、本実施形態ではシリコン基板に代えて石英基板を使用する。
【０１２５】
以下に、本実施形態に係る半導体装置について、その製造工程を追いながら説明する。
【０１２６】
図１９〜図２０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１９〜図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１２７】
まず、図１９（ａ）に示すように、第１の基板２１として石英基板を用意し、その一方の主面２１ｘに機械研磨により深さが約１５０μmの複数の第１の孔２１ｃを形成する。
【０１２８】
第１の基板２１の材料である石英は、シリコンと比較してドライエッチングによるエッチング速度が遅いため、本実施形態のように機械研磨を採用することで第１の孔２１ｃを速やかに形成することができる。
【０１２９】
次いで、図１９（ｂ）に示すように、サンドブラスト法を用いて第１の基板２１を加工することにより、前述の第１の孔２１ｃの各々に重なる複数の第１の凹部２１ｂを形成する。第１の凹部２１ｂに求められる加工精度は緩やかであるため、第１の凹部２１ｂの形成方法としては加工精度の粗いサンドブラスト法で十分である。
【０１３０】
第１の凹部２１ｂの深さは特に限定されないが、本実施形態ではその深さを第１実施形態と同様に約２００μmとする。
【０１３１】
また、そのサンドブラスト法においては、既に形成されている第１の孔２１ｃにもサンドが吹き付けられるため、第１の凹部２１ｂの深さ分だけ第１の孔２１ｃの底面が低くなる。
【０１３２】
なお、第１実施形態では第１の基板２１として導電性のあるシリコンを使用したため、図７（ａ）の工程において第１の貫通導体２４（図８（ａ）参照）と第１の基板２１とを絶縁するための下地絶縁膜４７を形成した。本実施形態では、第１の基板２１の材料として絶縁性の石英を使用するため、その下地絶縁膜４７の形成工程が不要となり、工程の簡略化が図られる。
【０１３３】
この後は、第１実施形態で説明した図７（ｂ）〜図１４の工程を行うことにより、図２０に示す本実施形態に係る半導体装置９０の基本構造を完成させる。
【０１３４】
以上説明したように、本実施形態によれば、シリコン基板だけでなく石英基板を第１の基板２１や第２の基板３１として使用することで、インターポーザ４に使用可能な材料の選択の幅を広げることができる。
【０１３５】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１３６】
（付記１） 積層された複数の半導体チップと、
複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、
前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定されたことを特徴とする半導体装置。
【０１３７】
（付記２） 前記第１の基板に複数の第１の孔が形成され、かつ、前記第２の基板に複数の第２の孔が形成され、
複数の前記第１の孔の各々に埋め込まれた複数の第１の導体と、
複数の前記第２の孔の各々に埋め込まれた複数の第２の導体と、
複数の前記第１の導体と複数の前記第２の導体の各々とを接続する複数のはんだバンプとを更に備え、
複数の前記第１の導体と複数の前記第２の導体が、複数の前記半導体チップのいずれかの間において、該半導体チップのいずれか一つと電気的に接続されたことを特徴とする付記１に記載の半導体装置。
【０１３８】
（付記３） 前記流路の外側における前記第１の基板と前記第２の基板との隙間を充填する樹脂を更に有することを特徴とする付記２に記載の半導体装置。
【０１３９】
（付記４） 複数の前記半導体チップの各々の主面に複数の接続端子が設けられ、
隣接する前記はんだバンプの間隔が、隣接する前記接続端子の間隔よりも広いことを特徴とする付記２又は付記３に記載の半導体装置。
【０１４０】
（付記５） 隣接する前記はんだバンプの間において、前記第１の溝と前記第２の溝の各々が複数形成されたことを特徴とする付記２乃至付記４のいずれかに記載の半導体装置。
【０１４１】
（付記６） 前記第１の溝と前記第２の溝の各々の前記開口端同士は、はんだによって接合されたことを特徴とする付記５に記載の半導体装置。
【０１４２】
（付記７） 前記第１の基板の他方の主面に形成された第１の多層配線層と、
前記第２の基板の他方の主面に形成された第２の多層配線層とを更に有し、
複数の前記半導体チップのいずれか一と前記第１の導体とが前記第１の多層配線に接続され、かつ、複数の前記半導体チップのいずれか一つと前記第２の導体とが前記第２の多層配線に接続されたことを特徴とする付記２乃至付記６のいずれかに記載の半導体装置。
【０１４３】
（付記８） 第１の基板の一方の主面に複数の第１の溝を形成する工程と、
第２の基板の一方の主面に複数の第２の溝を形成する工程と、
前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、
複数の半導体チップのうちの一つと前記インターポーザとを接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４４】
（付記９） 前記第１の基板に複数の第１の孔を形成する工程と、
前記第２の基板に複数の第２の孔を形成する工程と、
複数の前記第１の孔の各々に複数の第１の導体を埋め込む工程と、
複数の前記第２の孔の各々に複数の第２の導体を埋め込む工程と、
前記第１の基板の前記一方の主面側に露出する前記第１の導体の表面と、前記第２の基板の前記一方の主面側に露出する前記第２の導体の表面とにはんだバンプを形成する工程と、
複数の前記半導体チップのいずれか一つに、複数の前記第１の導体と複数の前記第２の導体を電気的に接続する工程とを有し、
前記第１の基板の前記一方の主面と、前記第２の基板の前記他方の主面とを接合する工程は、加熱により前記はんだバンプを溶融し、該はんだバンプを介して前記第１の基板と前記第２の基板とを接続することにより行われることを特徴とする付記８に記載の半導体装置の製造方法。
【０１４５】
（付記１０） 前記はんだバンプを溶融する前に、前記第１の基板の前記一方の主面側と前記第２の基板の前記一方の主面側の少なくとも一方に樹脂を塗布する工程を更に有し、
前記第１の基板の前記一方の主面と、前記第２の基板の前記他方の主面とを接合する工程において、前記流路の外側における前記第１の基板と前記第２の基板との隙間を前記樹脂で充填することを特徴とする付記９に記載の半導体装置の製造方法。
【符号の説明】
【０１４６】
１、８０、９０…半導体装置、２…マザーボード、２ａ…第１の電極パッド、３…パッケージ基板、３ａ…第２の電極パッド、４…インターポーザ、５…半導体チップ、５ａ…貫通孔、６…放熱フィン、１０…マニフォルド、１１…接続端子、１２…外部接続端子、１４…銅めっき膜、２１…第１の基板、２１ａ…第１の溝、２１ｂ…第１の凹部、２１ｃ…第１の孔、２１ｘ…一方の主面、２１ｙ…他方の主面、２４…第１の貫通導体、２５…第１の上側アンダーバンプメタル、２５ａ…チタン膜、２５ｂ…銅膜、２５ｃ…ニッケル膜、２８…第１の多層配線層、２９…第１の下側アンダーバンプメタル、２９ａ…第１の銅膜、２９ｂ…チタン膜、２９ｃ…第２の銅膜、２９ｄ…ニッケル膜、３１…第２の基板、３１ａ…第２の溝、３１ｂ…第２の凹部、３１ｃ…第２の孔、３１ｘ…一方の主面、３１ｙ…他方の主面、３４…第２の貫通導体、３５…第２の上側アンダーバンプメタル、３８…第２の多層配線層、３９…第２の下側アンダーバンプメタル、４５…第１のレジストパターン、４６…第２のレジストパターン、４７…下地絶縁膜、４８…シード層、５０…接続媒体、５１…はんだバンプ、５５…第３のレジストパターン、５６…層間絶縁膜、５７…配線、６０…冷却系、６１…ポンプ、６２…ラジエタ、６３…配管、７０…基板、７１…第１の多層配線層、７２…第２の多層配線層、８１…樹脂、C…流路。
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
コンピュータ等の電子機器の高性能化に伴い、複数の半導体チップを三次元的に積層してなる半導体装置が開発されつつある。そのような半導体装置においては、最上層の半導体チップに放熱用のヒートスプレッダやヒートシンク等の放熱部材が熱的に接続されるが、この構造では放熱部材に近い最上層の半導体チップは冷却できるものの、下層の半導体チップに対する冷却効率が悪い。
【０００３】
そこで、この種の半導体装置を効率的に冷却するための様々な冷却機構が提案されているが、いずれも改善の余地がある。
【０００４】
例えば、上下に隣接する半導体チップの間にヒートパイプを設け、各半導体チップで発生した熱をそのヒートパイプを利用して外部に放熱する冷却機構が提案されているが、この方式ではヒートパイプが邪魔で上下に隣接する半導体チップの距離を短くできない。
【０００５】
また、インターポーザ上に半導体チップを実装し、そのインターポーザに冷却水を供給して半導体装置を冷却する方法も提案されている。この場合は、冷却水が流れる流路をインターポーザに形成することになるが、具体的にどのような方法でその流路を形成するかについてまでは提案されていない。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】山地康弘、安達達也、森藤忠洋、佐藤知稔、高橋健司、「３次元積層モジュールにおける熱設計」、電子情報通信学会技術研究報告(CPM)、電子部品・材料、101(516)、p.45-52、2001-12-13
【特許文献】
【０００７】
【特許文献１】特開２００１−１６８２５５号公報
【特許文献２】特開２００８−１５９６１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
半導体装置とその製造方法において、半導体装置を効率的に冷却することを目的とする。
【課題を解決するための手段】
【０００９】
以下の開示の一観点によれば、積層された複数の半導体チップと、複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定された半導体装置が提供される。
【００１０】
また、その開示の他の観点によれば、第１の基板の一方の主面に複数の第１の溝を形成する工程と、第２の基板の一方の主面に複数の第２の溝を形成する工程と、前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、複数の半導体チップのうちの一つと前記インターポーザとを接続する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
以下の開示によれば、第１の溝と第２の溝の少なくとも一方によって冷媒が流れる流路が画定されたインターポーザで半導体チップの積層体をその内側から冷却し、半導体装置の冷却効率を高めることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１実施形態に係る半導体装置の断面図である。
【図２】図２は、第１実施形態に係るインターポーザの断面図である。
【図３】図３は、第１実施形態に係るインターポーザに形成される第１の溝と第２の溝の拡大断面図である。
【図４】図４は、第１実施形態に係るインターポーザの平面図である。
【図５】図５は、第１実施形態に係るインターポーザに接続される冷却系の模式図である。
【図６】図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図７】図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図８】図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図９】図９（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１０】図１０（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１１】図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１２】図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図１３】図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図１４】図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図１５】図１５（ａ）、（ｂ）は比較例の断面図である。
【図１６】図１６は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図１７】図１７は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図１８】図１８は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１９】図１９（ａ）、（ｂ）は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２０】図２０は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。
【発明を実施するための形態】
【００１３】
以下に、添付図面を参照しながら各実施形態について説明する。
【００１４】
（第１実施形態）
本実施形態では、三次元的に積層された半導体チップをインターポーザで冷却するタイプの半導体装置について説明する。
【００１５】
図１は、第１実施形態に係る半導体装置の断面図である。
【００１６】
この半導体装置１は、パッケージ基板３と、冷却用のインターポーザ４と、三次元的に積層された複数の半導体チップ５とを備える。
【００１７】
このうち、各半導体チップ５にはスルーホール５ａが形成されており、そのスルーホール５ａ内の銅めっき膜１４によって半導体チップ５の表面側と裏面側とが電気的に接続される。そして、上下に隣接する半導体チップ５は、前述の銅めっき膜１４上のはんだバンプ等の接続端子１１を介して互いに電気的に接続される。
【００１８】
接続端子１１は、各半導体チップ５の表面にグリッド状に配列される。このような配列は、BGA(Ball Grid Array)とも呼ばれる。
【００１９】
一方、パッケージ基板３は、セラミックや樹脂を材料とするコア基材の上に配線層を形成してなる配線基板であって、前述の接続端子１１を介して最下層の半導体チップ５と接続される。
【００２０】
また、インターポーザ４は、後述のように冷媒により複数の半導体チップ５を冷却するものであって、その内部に冷却水等の冷媒Wを供給するための一対のマニフォルド１０が接続される。
【００２１】
更に、最上層の半導体チップ５の上には放熱フィン６が接続される。その放熱フィン６は不図示のファンで生成された風に曝され、これによっても各半導体チップ５が冷却されることになる。
【００２２】
このような半導体装置１は、パーソナルコンピュータやサーバ内のマザーボード２上に実装される。その実装にあたっては、マザーボード２の第１の電極パッド２ａと、パッケージ基板３の第２の電極パッド３ａとが、はんだバンプ等の外部接続端子１２を介して接続される。
【００２３】
本実施形態では、複数の半導体チップ５の積層体の任意の高さに前述のインターポーザ４を挿入し、当該積層体の内部から冷却を行うことで、各半導体チップ５を速やかに冷却することができる。
【００２４】
なお、半導体装置１の寸法は特に限定されないが、本実施形態では一辺の長さが約３０mmの正方形の平面形状を有し、かつ、厚さが約０．３mmの半導体チップ５を使用する。また、インターポーザ４は、一辺の長さが約５０mm〜６０mm程度の正方形の平面形状を有しており、その厚さは約１mm程度である。
【００２５】
また、図１の例では、最下層の半導体チップ５の上面にインターポーザ４を接合しているが、インターポーザ４の配置はこれに限定されず、半導体チップ５の積層体の任意の位置にインターポーザ４を挿入してもよい。
【００２６】
更に、図１のように一つのインターポーザ４だけでなく、複数のインターポーザ４の各々を半導体チップ５の積層体の異なる位置に挿入してもよい。
【００２７】
図２は、前述のインターポーザ４の断面図である。
【００２８】
図２に示すように、インターポーザ４は、いずれもシリコンを材料とする第１の基板２１と第２の基板３１とを有する。
【００２９】
このうち、第１の基板２１の一方の主面２１ｘには複数の第１の凹部２１ｂが設けられると共に、隣り合う第１の凹部２１ｂの間に複数のスリット状の第１の溝２１ａが設けられる。
【００３０】
そして、前述の第１の凹部２１ｂの下の第１の基板２１には第１の貫通導体２４が埋め込まれており、その第１の貫通導体２４に接続された第１の上側アンダーバンプメタル２５が第１の凹部２１ｂの底面に形成される。
【００３１】
更に、第１の基板２１の他方の主面２１ｙには第１の多層配線層２８が設けられ、その第１の多層配線層２８の最下面に第１の下側アンダーバンプメタル２９が設けられる。
【００３２】
一方、第２の基板３１は、第１の基板２１と同じ製造工程を経て作製されるものであるため、以下のように第１の基板２１と同じ構造を有する。
【００３３】
例えば、第２の基板３１の一方の主面３１ｘには、前述の第１の溝２１ａと第１の凹部２１ｂの各々に対応した第２の溝３１ａと第２の凹部３１ｂが形成される。
【００３４】
更に、その第２の凹部３１ｂの上の第２の基板３１には第２の貫通導体３４が埋め込まれており、その第２の貫通導体３４に接続された第２の上側アンダーバンプメタル３５が第２の凹部３１ｂの底面に形成される。
【００３５】
そして、第２の基板３１の他方の主面３１ｙには第２の多層配線層３８が設けられ、その第２の多層配線層３８の最下面に第２の下側アンダーバンプメタル３９が設けられる。
【００３６】
このようなインターポーザ４においては、はんだバンプ５１を介して第１の貫通導体２４と第２の貫通導体３４同士が電気的に接続され、これにより第１の多層配線層２８と第２の多層配線層３８とが電気的に接続されることになる。
【００３７】
また、第１の多層配線層２８と第２の多層配線層３８は、それぞれ前述の第１の下側アンダーバンプメタル２９と第２の下側アンダーバンプメタル３９を介して接続端子１１と電気的に接続される。
【００３８】
更に、第１の基板２１と第２の基板３１の各々の一方の主面２１ｘ、３１ｘと、第１の溝２１ａと第２の溝３１ａの各々の開口端にははんだ等の接続媒体５０が塗布されており、これにより第１の基板２１と第２の基板３１とが接合される。
【００３９】
図３は、第１の溝２１ａと第２の溝３１ａの拡大断面図である。
【００４０】
図３に示すように、前述の接続媒体５０によって第１の溝２１ａの開口端２１ｅと第２の溝３１の開口端３１ｅ同士が接合される。
【００４１】
そして、第１の溝２１ａの表面と第２の溝３１ａの各々の表面によって微細な複数の流路Cが画定され、その流路Cを流れる冷媒Wによって各半導体チップ５を冷却することができる。
【００４２】
また、流路Cは、はんだバンプ５１（図２参照）から隔離されているため、導電性のある冷却水を流路C内に流しても、はんだバンプ５１と冷却水とが電気的にショートするのを防止できる。
【００４３】
再び図２を参照する。
【００４４】
このようなインターポーザ４においては、前述のようにはんだバンプ５１等を介して第１の多層配線層２８と第２の多層配線層３８とが電気的に接続されているので、上下の半導体チップ５同士をインターポーザ４で電気的に接続することができる。
【００４５】
また、このように第１の多層配線層２８や第２の多層配線層３８を介してインターポーザ４と半導体チップ５とを電気的に接続することで、接続端子１１とはんだバンプ５１とのグリッド変換をこれらの配線層で行うことができる。
【００４６】
よって、微細化によって隣接する接続端子１１の間隔D1が狭まっても、隣接するはんだバンプ５１の間隔D2を当該間隔D1より広くすることができ、流路C（図３参照）の幅を十分な広さに維持できる。これにより、半導体チップ５の微細化とは無関係に十分な量の冷媒Wを流路Cに供給でき、インターポーザ４の冷却機能を維持することが可能となる。
【００４７】
しかも、横方向に隣接するはんだバンプ５１の間に第１の溝２１ａと第２の溝３１ａとを複数設けたことで、これらの溝と冷却水との接触面積が増大し、冷媒Wとインターポーザ４との熱交換効率が高められる。
【００４８】
図４は、インターポーザ４の平面図である。
【００４９】
図４に示すように、複数の流路Cの各々は、一方のマニフォルド１０から他方のマニフォルド１０に向けて延在するように、はんだバンプ５１の間において直線状に形成される。
【００５０】
また、マニフォルド１０は、樹脂を成型して形成され、矢印で示すようにインターポーザ４に脱着自在となっている。
【００５１】
図５は、インターポーザ４に接続される冷却系の模式図である。
【００５２】
この冷却系６０は、配管６３によって接続されたポンプ６１とラジエタ６２とを有する。このうち、ポンプ６１は、インターポーザ４に対して冷却水等の冷媒Wを供給するものであって、半導体チップ５（図１参照）との熱交換により温められた冷媒Wはラジエタ６２において大気との熱交換により冷却された後、インターポーザ４を冷却するのに利用される。
【００５３】
また、配管６３は、銅やステンレス等の金属を材料とするものであって、前述のマニフォルド１０と接続される。なお、金属製の配管６３に代えて、ブチルゴムやフッ素ゴム等の樹脂製のチューブを使用してもよい。
【００５４】
また、この冷却系６０の設置箇所も特に限定されず、インターポーザ４と共にサーバ等の電子機器内に冷却系６０を設けてもよいし、電子機器の外部に冷却系６０を設けてもよい。
【００５５】
以上説明した本実施形態によれば、図３に示したように、第１の基板２１と第２の基板３１の各々を接合することでこれらの間に簡単に流路Cを形成できる。
【００５６】
更に、インターポーザ４による冷却で半導体チップ５（図１参照）の積層体の内部に熱がこもりにくくなるため、放熱フィン６による放熱効果が十分に発揮できるようになる。
【００５７】
次に、本実施形態に係る半導体装置の製造方法について説明する。
【００５８】
図６〜図１４は、本実施形態に係る半導体装置の製造途中の断面図である。
【００５９】
まず、図６（ａ）に示すように、第１の基板２１として厚さが約５００μmのシリコン基板を用意し、その第１の基板２１の上に第１のレジストパターン４５を形成する。
【００６０】
そして、第１のレジストパターン４５をマスクに使用しながら第１の基板２１をドライエッチングし、深さが約１５０μmの複数の第１の孔２１ｃを形成する。そのドライエッチングは特に限定されないが、エッチング雰囲気中にSF6とC4F8とを交互に供給するボッシュ法でRIE (Reactive Ion Etching)を行うことにより、エッチングの異方性を高めるのが好ましい。
【００６１】
この後に、第１のレジストパターン４５は除去される。
【００６２】
次に、図６（ｂ）に示すように、第１の基板２１の上側全面にフォトレジストを塗布し、それを露光、現像することにより第２のレジストパターン４６を形成する。
【００６３】
そして、前述のボッシュ法によるRIEで第１の基板２１を約２００μmの深さまでエッチングすることにより、第１の孔２１ｃの各々に重なる複数の第１の凹部２１ｂを形成する。
【００６４】
なお、このエッチングでは、既に形成されている第１の孔２１ｃの底面もエッチングされるので、第１の凹部２１ｂの深さの分だけ第１の孔２１ｃの底面が低くなる。
【００６５】
この後に、第２のレジストパターン４６は除去される。
【００６６】
続いて、図７（ａ）に示すように、第１の凹部２１ｂと第１の孔２１ｃの各々の内面を熱酸化することにより厚さが約３０μmの熱酸化膜を形成し、その熱酸化膜を下地絶縁膜４７とする。
【００６７】
そして、図７（ｂ）に示すように、前述の下地絶縁膜４７の上にシード層４８としてスパッタ法でクロム膜と銅膜とをこの順に形成する。このうち、クロム膜は約３０μmの厚さに形成し、銅膜は約１００μmの厚さに形成する。
【００６８】
次いで、図８（ａ）に示すように、第１の基板２１の上に再びフォトレジストを塗布し、それを露光、現像することにより第３のレジストパターン５５を形成する。
【００６９】
そして、第１の孔２１ｃ以外の部分に形成されたシード層４８が第３のレジストパターン５５でマスクされた状態で、シード層４８を給電層にしながら電解めっきにより第１の孔２１ｃ内に銅膜を成長させ、その銅膜を第１の貫通導体２４とする。
【００７０】
ここで、本実施形態では、第１の貫通導体２４の形成前に予め下地絶縁膜４７を形成しているので、第１の貫通導体２４と第１の基板２１とが電気的にショートするのを防止できる。
【００７１】
なお、第１の貫通導体２４の材料は銅に限定されず、タングステンであってもよい。
【００７２】
この電解めっきを終了後、第３のレジストパターン５５は除去される。
【００７３】
続いて、図８（ｂ）に示すように、第１の貫通導体２４で覆われていない部分のシード層４８をウエットエッチングにより除去する。
【００７４】
次に、図９（ａ）に示すように、フッ酸を用いた化学研磨により第１の基板２１の他方の主面２１ｙを研磨し、その主面２１ｙに第１の貫通導体２４を露出させる。
【００７５】
これにより、シリコンを材料とする第１の基板２１に孔２１ｃが貫通したTSV(Through Silicon Via)構造が得られる。
【００７６】
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。
【００７７】
まず、第１の基板２１の他方の主面２１ｙ上に層間絶縁膜５６と配線５７とを複数積層して第１の多層配線層２８を形成する。
【００７８】
このうち、層間絶縁膜５６の材料としては感光性ポリイミドが使用される。その感光性ポリイミドの塗膜をベークした後、その塗膜を露光、現像し、更に当該塗膜をキュアすることで、層間絶縁膜５６にホールや配線溝等が形成される。
【００７９】
なお、感光性ポリイミドに代えてエポキシ樹脂を層間絶縁膜５６の材料として使用してもよい。
【００８０】
一方、配線５７は、例えば銅配線であって、スパッタ法で形成されたクロム膜と銅膜とをシード層とする電解銅めっきにより、前述のホールや配線溝内にセミアディティブ法により形成される。なお、配線５７としてアルミニウム配線を形成してもよい。
【００８１】
その後に、第１の多層配線層２８の上に第１の下側アンダーバンプメタル２９を形成する。第１の下側アンダーバンプメタル２９の層構造は特に限定されない。本実施形態では、スパッタ法で第１の銅膜２９ａ、チタン膜２９ｂ、第２の銅膜２９ｃ、及びニッケル膜２９ｄを順に形成し、これらの積層膜をパターニングすることで第１の下側アンダーバンプメタル２９を形成する。
【００８２】
次に、図１０（ａ）に示すように、第１の凹部２１ｂの底面上にスパッタ法でチタン膜２５ａ、銅膜２５ｂ、及びニッケル膜２５ｃを順に形成し、これらの積層膜をパターニングして複数の第１の上側アンダーバンプメタル２５を形成する。
【００８３】
その後に、第１の上側アンダーバンプメタル２５の各々の上にめっき法でSn-Agはんだを成長させることによりはんだバンプ５１を形成する。
【００８４】
続いて、図１０（ｂ）に示すように、第１の基板２１の上側全面にフォトレジストを塗布し、それを露光、現像して第４のレジストパターン６５を形成する。
【００８５】
そして、第４のレジストパターン６５をマスクにしながら、エッチング雰囲気中にSF6とC4F8とを交互に供給するボッシュ法でRIEを行うことにより、隣接する第１の凹部２１ｂの間に複数の第１の溝２１ａを形成する。
【００８６】
その第１の溝２１ａの大きさは特に限定されない。本実施形態では、第１の溝２１ａの幅を約２０μmとし、その深さを約２００μmとする。
【００８７】
この後、第４のレジストパターン６５は除去される。
【００８８】
次いで、図１１に示すように、リフロー炉内ではんだバンプ５１を溶融することにより、はんだバンプ５１をウエットバックしてその表面を球状にする。このウエットバック時のはんだバンプ５１の加熱温度は例えば約２４０℃である。
【００８９】
また、本工程で球形となったはんだバンプ５１は、第１の凹部２１ｂの底面から測った高さHが、第１の溝２１ａの深さよりも高い状態となる。
【００９０】
以上により、第１の基板２１に対する処理を終える。
【００９１】
次いで、図１２に示すように、第１の基板２１とは別に第２の基板３１を用意する。
【００９２】
その第２の基板３１に対しても図６〜図１１の工程が行われ、第２の基板３１には第１の基板２１におけるのと同じ構造が作製される。
【００９３】
例えば、第１の基板２１の第１の溝２１ａ、第１の凹部２１ｂ、及び第１の孔２１ｃの各々に対応して、第２の溝３１ａ、第２の凹部３１ｂ、及び第２の孔３１ｃが第２の基板３１に形成される。
【００９４】
そして、第１の基板２１に埋め込まれた第１の貫通導体２４に対応し、第２の基板３１の第２の孔３１ｃに第２の貫通導体３４が埋め込まれる。更に、第２の凹部３１ｂ内に露出する貫通導体３４には第１の上側アンダーバンプメタル２５と同一構造の第２の上側アンダーバンプメタル３５が形成される。
【００９５】
また、第２の基板３１の他方の主面３１ｙ上には、第１の多層配線層２８と同一の層構造の第２の多層配線層３８が形成されると共に、第１の下側アンダーバンプメタル２９と同一の層構造の第２の下側アンダーバンプメタル３９が形成される。
【００９６】
本工程では、前述の第１の基板２１の一方の主面２１ｘ上と第１の溝２１ａの開口端とに接続媒体５０としてSn-Agはんだペーストを塗布し、その主面２１ｘと第２の基板３１の一方の主面３１ｘとを対向させる。
【００９７】
次に、図１３に示すように、リフロー炉内で接続媒体５０とはんだバンプ５１とを２５０℃程度に加熱することで溶融し、該はんだバンプ５１を介して第１の基板２１と第２の基板３１とを接続する。
【００９８】
このとき、溶融した接続媒体５０やはんだバンプ５１の表面張力によって第１の基板２１と第２の基板３１が受ける力が、これらの基板の位置ずれを解消するように作用する。そのため、第１の基板２１と第２の基板３１がセルフアライン的に位置合わせされるようになり、これらの基板同士を簡単に位置合わせすることができる。
【００９９】
また、図１１に示したように、はんだバンプ５１の高さHは第１の溝２１ａの深さよりも高いため、本工程では上下のはんだバンプ５１同士が確実に当接し、そのはんだバンプ５１によって第１の基板２１と第２の基板３１とを確実に接続することができる。
【０１００】
ここまでの工程により、本実施形態に係るインターポーザ４の基本構造が完成する。
【０１０１】
この後は、図１４に示すように、パッケージ基板３の上に接続端子１１を介して複数の半導体チップ５を積層すると共に、所定の半導体チップ５の上に前述のインターポーザ４を実装する。
【０１０２】
これにより、第１の貫通導体２４と第１の貫通導体３４の各々が各半導体チップ５と電気的に接続されることになる。
【０１０３】
以上により、本実施形態に係る半導体装置１の基本構造が完成する。
【０１０４】
上記した半導体装置１の製造工程においては、材料の熱膨張率差に起因して、第１の基板２１が第１の多層配線層２８側を凸にして反ったり、第２の基板３１が第２の多層配線層３８側を凸にして反る傾向がある。
【０１０５】
このように反りが生じていても、本実施形態では第１の基板２１と第２の基板３１とを互いに対向させて接合するため、その接合時に各基板に適度な押圧力を加えることで反りを解消させ、平坦性が良好なインターポーザ４を作製することができる。
【０１０６】
特に、第１の基板２１や第２の基板３１の中央付近に設けたはんだバンプ５１や接続媒体５０がこれらの基板が凸状に反るのを防止するように作用するので、インターポーザ４の平坦性を一層高めることができる。
【０１０７】
しかも、第１の基板２１と第２の基板３１は、各々の他方の主面２１ｙ、３１ｙのみに第１の多層配線層２８や第２の多層配線層３８が形成されている。このように各基板の片面のみに多層配線層を形成することで、以下のように反りの発生を更に抑制することができる。
【０１０８】
図１５（ａ）、（ｂ）は、基板に反りが発生する様子を模式的に示す比較例に係る断面図である。
【０１０９】
この比較例では、図１５（ａ）に示すように、シリコン等を材料とする基板７０の一方の主面７０ｘ上に、ポリイミド等を材料とする層間絶縁層と銅配線とを交互に積層してなる第１の多層配線層７１を形成する。
【０１１０】
第１の多層配線層７１を形成する際には、ポリイミドに対するベークやキュア時に熱が印加され、そのような熱履歴が原因で基板７０は第１の多層配線層７１側を凸にして反る。
【０１１１】
この状態で図１５（ｂ）のように基板７０の他方の主面７０ｙ上に第２の多層配線層７２を形成すると、第１の多層配線層７１が二度加熱されることになるため、基板７０の反りが更に助長される。これは、第２の多層配線層７２中のポリイミドをベーク等する熱工程により、前述の第１の多層配線層７１や第２の多層配線７２の熱履歴が異なるために起こる。
【０１１２】
このように基板の反りが顕著に発生する比較例と比べ、本実施形態では第１の基板２１と第２の基板３１の各々の片面のみに第１の多層配線層２８や第２の多層配線層３８を形成するため、第１の基板２１と第２の基板３１に発生する反りを抑制することができる。
【０１１３】
その結果、第１の基板２１と第２の基板３１とを張り合わせてなるインターポーザ４の平坦性が良好となり、当該インターポーザ４の平坦な上面や下面に半導体チップ５を簡単に実装できる。これにより、インターポーザ４による冷却機能を備え、かつ、複数の半導体チップ５が積層された高性能な半導体装置１を提供することが可能となる。
【０１１４】
（第２実施形態）
本実施形態では、以下のように樹脂により第１の基板２１と第２の基板３１との接合強度を高める。
【０１１５】
図１６〜図１８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１６〜図１８において第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１１６】
本実施形態に係る半導体装置を製造するには、第１実施形態で説明した図６〜図１２の工程を行う。
【０１１７】
そして、図１６に示すように、第１の基板２１の一方の主面２１ｘ側と、第２の基板３１の一方の主面３１ｘ側の各々に印刷法によりエポキシ樹脂等の樹脂８１を塗布する。
【０１１８】
なお、第１の基板２１と第２の基板３１のいずれか一方にのみ樹脂８１を塗布してもよい。
【０１１９】
次いで、図１７に示すように、リフロー炉内で第１の基板２１と第２の基板３１とを２５０℃程度に加熱しながらこれらの基板を張り合わせる。この加熱によって溶融した接続媒体５０とはんだバンプ５１は樹脂８１を押し退ける。そのため、上下のはんだバンプ５１の間に樹脂８１が介在したり、接続媒体５０と第２の基板３１との間に樹脂８１が介在する危険性は少なく、樹脂８１が原因で第１の基板２１と第２の基板３１との接合不良が生じるのを防止することができる。
【０１２０】
更に、前述のように第１の基板２１と第２の基板３１とを加熱することで樹脂８１中の溶媒成分が蒸散して樹脂８１が接着力を呈するようになり、その接着力によって第１の基板２１と第２の基板３１との接合強度が補強される。
【０１２１】
この後は、第１実施形態で説明した図１４の工程を行うことで、図１８に示す本実施形態に係る半導体装置８０の基本構造を得る。
【０１２２】
以上説明した本実施形態によれば、第１の基板２１と第２の基板３１との接合強度が樹脂８１によって補強されるので、インターポーザ４の信頼性を高めることが可能となる。
【０１２３】
なお、図３に示したように、第１の溝２１ａと第２の溝３１ａは流路Cを画定するが、前述の樹脂８１はその流路Cの外側における第１の基板２１と第２の基板３１との隙間を充填するものなので、樹脂によって流路Cが塞がれることはない。
【０１２４】
（第３実施形態）
第１実施形態では、第１の基板２１と第２の基板３１としてシリコン基板を使用したが、本実施形態ではシリコン基板に代えて石英基板を使用する。
【０１２５】
以下に、本実施形態に係る半導体装置について、その製造工程を追いながら説明する。
【０１２６】
図１９〜図２０は、本実施形態に係る半導体装置の製造途中の断面図である。なお、図１９〜図２０において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
【０１２７】
まず、図１９（ａ）に示すように、第１の基板２１として石英基板を用意し、その一方の主面２１ｘに機械研磨により深さが約１５０μmの複数の第１の孔２１ｃを形成する。
【０１２８】
第１の基板２１の材料である石英は、シリコンと比較してドライエッチングによるエッチング速度が遅いため、本実施形態のように機械研磨を採用することで第１の孔２１ｃを速やかに形成することができる。
【０１２９】
次いで、図１９（ｂ）に示すように、サンドブラスト法を用いて第１の基板２１を加工することにより、前述の第１の孔２１ｃの各々に重なる複数の第１の凹部２１ｂを形成する。第１の凹部２１ｂに求められる加工精度は緩やかであるため、第１の凹部２１ｂの形成方法としては加工精度の粗いサンドブラスト法で十分である。
【０１３０】
第１の凹部２１ｂの深さは特に限定されないが、本実施形態ではその深さを第１実施形態と同様に約２００μmとする。
【０１３１】
また、そのサンドブラスト法においては、既に形成されている第１の孔２１ｃにもサンドが吹き付けられるため、第１の凹部２１ｂの深さ分だけ第１の孔２１ｃの底面が低くなる。
【０１３２】
なお、第１実施形態では第１の基板２１として導電性のあるシリコンを使用したため、図７（ａ）の工程において第１の貫通導体２４（図８（ａ）参照）と第１の基板２１とを絶縁するための下地絶縁膜４７を形成した。本実施形態では、第１の基板２１の材料として絶縁性の石英を使用するため、その下地絶縁膜４７の形成工程が不要となり、工程の簡略化が図られる。
【０１３３】
この後は、第１実施形態で説明した図７（ｂ）〜図１４の工程を行うことにより、図２０に示す本実施形態に係る半導体装置９０の基本構造を完成させる。
【０１３４】
以上説明したように、本実施形態によれば、シリコン基板だけでなく石英基板を第１の基板２１や第２の基板３１として使用することで、インターポーザ４に使用可能な材料の選択の幅を広げることができる。
【０１３５】
以上説明した各実施形態に関し、更に以下の付記を開示する。
【０１３６】
（付記１） 積層された複数の半導体チップと、
複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、
前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定されたことを特徴とする半導体装置。
【０１３７】
（付記２） 前記第１の基板に複数の第１の孔が形成され、かつ、前記第２の基板に複数の第２の孔が形成され、
複数の前記第１の孔の各々に埋め込まれた複数の第１の導体と、
複数の前記第２の孔の各々に埋め込まれた複数の第２の導体と、
複数の前記第１の導体と複数の前記第２の導体の各々とを接続する複数のはんだバンプとを更に備え、
複数の前記第１の導体と複数の前記第２の導体が、複数の前記半導体チップのいずれかの間において、該半導体チップのいずれか一つと電気的に接続されたことを特徴とする付記１に記載の半導体装置。
【０１３８】
（付記３） 前記流路の外側における前記第１の基板と前記第２の基板との隙間を充填する樹脂を更に有することを特徴とする付記２に記載の半導体装置。
【０１３９】
（付記４） 複数の前記半導体チップの各々の主面に複数の接続端子が設けられ、
隣接する前記はんだバンプの間隔が、隣接する前記接続端子の間隔よりも広いことを特徴とする付記２又は付記３に記載の半導体装置。
【０１４０】
（付記５） 隣接する前記はんだバンプの間において、前記第１の溝と前記第２の溝の各々が複数形成されたことを特徴とする付記２乃至付記４のいずれかに記載の半導体装置。
【０１４１】
（付記６） 前記第１の溝と前記第２の溝の各々の前記開口端同士は、はんだによって接合されたことを特徴とする付記５に記載の半導体装置。
【０１４２】
（付記７） 前記第１の基板の他方の主面に形成された第１の多層配線層と、
前記第２の基板の他方の主面に形成された第２の多層配線層とを更に有し、
複数の前記半導体チップのいずれか一と前記第１の導体とが前記第１の多層配線に接続され、かつ、複数の前記半導体チップのいずれか一つと前記第２の導体とが前記第２の多層配線に接続されたことを特徴とする付記２乃至付記６のいずれかに記載の半導体装置。
【０１４３】
（付記８） 第１の基板の一方の主面に複数の第１の溝を形成する工程と、
第２の基板の一方の主面に複数の第２の溝を形成する工程と、
前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、
複数の半導体チップのうちの一つと前記インターポーザとを接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１４４】
（付記９） 前記第１の基板に複数の第１の孔を形成する工程と、
前記第２の基板に複数の第２の孔を形成する工程と、
複数の前記第１の孔の各々に複数の第１の導体を埋め込む工程と、
複数の前記第２の孔の各々に複数の第２の導体を埋め込む工程と、
前記第１の基板の前記一方の主面側に露出する前記第１の導体の表面と、前記第２の基板の前記一方の主面側に露出する前記第２の導体の表面とにはんだバンプを形成する工程と、
複数の前記半導体チップのいずれか一つに、複数の前記第１の導体と複数の前記第２の導体を電気的に接続する工程とを有し、
前記第１の基板の前記一方の主面と、前記第２の基板の前記他方の主面とを接合する工程は、加熱により前記はんだバンプを溶融し、該はんだバンプを介して前記第１の基板と前記第２の基板とを接続することにより行われることを特徴とする付記８に記載の半導体装置の製造方法。
【０１４５】
（付記１０） 前記はんだバンプを溶融する前に、前記第１の基板の前記一方の主面側と前記第２の基板の前記一方の主面側の少なくとも一方に樹脂を塗布する工程を更に有し、
前記第１の基板の前記一方の主面と、前記第２の基板の前記他方の主面とを接合する工程において、前記流路の外側における前記第１の基板と前記第２の基板との隙間を前記樹脂で充填することを特徴とする付記９に記載の半導体装置の製造方法。
【符号の説明】
【０１４６】
１、８０、９０…半導体装置、２…マザーボード、２ａ…第１の電極パッド、３…パッケージ基板、３ａ…第２の電極パッド、４…インターポーザ、５…半導体チップ、５ａ…貫通孔、６…放熱フィン、１０…マニフォルド、１１…接続端子、１２…外部接続端子、１４…銅めっき膜、２１…第１の基板、２１ａ…第１の溝、２１ｂ…第１の凹部、２１ｃ…第１の孔、２１ｘ…一方の主面、２１ｙ…他方の主面、２４…第１の貫通導体、２５…第１の上側アンダーバンプメタル、２５ａ…チタン膜、２５ｂ…銅膜、２５ｃ…ニッケル膜、２８…第１の多層配線層、２９…第１の下側アンダーバンプメタル、２９ａ…第１の銅膜、２９ｂ…チタン膜、２９ｃ…第２の銅膜、２９ｄ…ニッケル膜、３１…第２の基板、３１ａ…第２の溝、３１ｂ…第２の凹部、３１ｃ…第２の孔、３１ｘ…一方の主面、３１ｙ…他方の主面、３４…第２の貫通導体、３５…第２の上側アンダーバンプメタル、３８…第２の多層配線層、３９…第２の下側アンダーバンプメタル、４５…第１のレジストパターン、４６…第２のレジストパターン、４７…下地絶縁膜、４８…シード層、５０…接続媒体、５１…はんだバンプ、５５…第３のレジストパターン、５６…層間絶縁膜、５７…配線、６０…冷却系、６１…ポンプ、６２…ラジエタ、６３…配管、７０…基板、７１…第１の多層配線層、７２…第２の多層配線層、８１…樹脂、C…流路。
【特許請求の範囲】
【請求項１】
積層された複数の半導体チップと、
複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、
前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定されたことを特徴とする半導体装置。
【請求項２】
前記第１の基板に複数の第１の孔が形成され、かつ、前記第２の基板に複数の第２の孔が形成され、
複数の前記第１の孔の各々に埋め込まれた複数の第１の導体と、
複数の前記第２の孔の各々に埋め込まれた複数の第２の導体と、
複数の前記第１の導体と複数の前記第２の導体の各々とを接続する複数のはんだバンプとを更に備え、
複数の前記第１の導体と複数の前記第２の導体が、複数の前記半導体チップのいずれかの間において、該半導体チップのいずれか一つと電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記半導体チップの各々の主面に複数の接続端子が設けられ、
隣接する前記はんだバンプの間隔が、隣接する前記接続端子の間隔よりも広いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
隣接する前記はんだバンプの間において、前記第１の溝と前記第２の溝の各々が複数形成されたことを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
第１の基板の一方の主面に複数の第１の溝を形成する工程と、
第２の基板の一方の主面に複数の第２の溝を形成する工程と、
前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、
複数の半導体チップのうちの一つと前記インターポーザとを接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１】
積層された複数の半導体チップと、
複数の前記半導体チップのいずれかの間に設けられ、一方の主面同士が互いに接合された第１の基板と第２の基板とを備えたインターポーザとを有し、
前記第１の基板の前記一方の主面に形成された第１の溝と、前記第２の基板の前記一方の主面に形成された第２の溝の少なくとも一方の表面によって、冷媒が流れる流路が画定されたことを特徴とする半導体装置。
【請求項２】
前記第１の基板に複数の第１の孔が形成され、かつ、前記第２の基板に複数の第２の孔が形成され、
複数の前記第１の孔の各々に埋め込まれた複数の第１の導体と、
複数の前記第２の孔の各々に埋め込まれた複数の第２の導体と、
複数の前記第１の導体と複数の前記第２の導体の各々とを接続する複数のはんだバンプとを更に備え、
複数の前記第１の導体と複数の前記第２の導体が、複数の前記半導体チップのいずれかの間において、該半導体チップのいずれか一つと電気的に接続されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記半導体チップの各々の主面に複数の接続端子が設けられ、
隣接する前記はんだバンプの間隔が、隣接する前記接続端子の間隔よりも広いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
隣接する前記はんだバンプの間において、前記第１の溝と前記第２の溝の各々が複数形成されたことを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
第１の基板の一方の主面に複数の第１の溝を形成する工程と、
第２の基板の一方の主面に複数の第２の溝を形成する工程と、
前記第１の基板の前記一方の主面と、前記第２の基板の前記一方の主面とを接合することにより、複数の前記第１の溝と複数の前記第２の溝の少なくとも一方の表面によって冷媒が流れる複数の流路が画定されたインターポーザを形成する工程と、
複数の半導体チップのうちの一つと前記インターポーザとを接続する工程と、
を有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【公開番号】特開２０１３−９８２１２（Ｐ２０１３−９８２１２Ａ）
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願番号】特願２０１１−２３６９８５（Ｐ２０１１−２３６９８５）
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年５月２０日（２０１３．５．２０）
【国際特許分類】
【出願日】平成２３年１０月２８日（２０１１．１０．２８）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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