半導体装置
【課題】第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。
【解決手段】第１、第２素子形成領域２０、３０に形成された半導体素子のうち、第１素子形成領域２０に形成された半導体素子を外部機器と接続し、第１素子形成領域２０と第２素子形成領域３０との間に、第１導電型層６０と、当該第１導電型層６０に挟まれる第２導電型層６１とを配置し、第１、第２導電型層６０、６１の間に、オフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０との間を仕切る空乏層６３、６４を構成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１、第２素子形成領域を有し、第１、第２素子形成領域が絶縁分離トレンチにより絶縁分離された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体基板に形成された絶縁分離トレンチにより、第１、第２素子形成領域が互いに絶縁分離された半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
このような半導体装置は、例えば、支持基板と、支持基板の表面に配置された絶縁膜と、当該絶縁膜を挟んで支持基板と反対側に配置された半導体層とを有するＳＯＩ（Silicon on Insulator）基板を用いて構成される。そして、半導体層には、第１、第２素子形成領域を取り囲むトレンチが形成されると共にトレンチ内が絶縁体で埋め込まれることにより、第１、第２素子形成領域が互いに絶縁分離される絶縁分離トレンチが構成されている。また、第１、第２素子形成領域には、ダイオードやトランジスタ等の半導体素子が形成されている。
【０００４】
このような半導体装置は、例えば、第１、第２素子形成領域に形成された半導体素子のうち、第１素子形成領域に形成された半導体素子が外部機器と接続されることにより、外部機器との信号の送受信が可能になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−１３０２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような半導体装置では、第１素子形成領域に形成された半導体素子から所定の信号を外部機器に出力する場合であったり、外部機器に電位変動が発生したりした場合等に、第１素子形成領域に形成された半導体素子に対して、ノイズが印加されることがある。そして、当該ノイズは、第１、第２素子形成領域間が絶縁分離トレンチを介して容量結合してしまうため、第２素子形成領域に形成された半導体素子に伝播してしまうという問題がある。
【０００７】
このため、例えば、絶縁分離トレンチの幅を大きくする、言い換えるとトレンチに埋め込まれる絶縁体の厚さを厚くした半導体装置とすることにより、第１、第２素子形成領域間の容量を低減してノイズの伝播を抑制することが考えられる。しかしながら、このような半導体装置では、絶縁体の厚さを厚くすることにより、絶縁体から第１素子形成領域や第２素子形成領域に印加される応力が大きくなり、第１、第２素子形成領域に形成された半導体素子の特性が悪化してしまうという問題がある。
【０００８】
本発明は上記点に鑑みて、トレンチに埋め込まれる絶縁体の厚さを厚くすることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１、第２素子形成領域（２０、３０）に形成された半導体素子のうち、第１素子形成領域（２０）に形成された半導体素子は外部機器と接続されており、第１素子形成領域（２０）と第２素子形成領域（３０）との間には、第１導電型層（６０）と、第１導電型層（６０）に挟まれる第２導電型層（６１）とが配置されており、第１、第２導電型層（６０、６１）の間に、オフ時に半導体層（１２）の表面から埋込絶縁膜（１１）に達し、第１、第２素子形成領域（２０、３０）との間を仕切る空乏層（６３、６４）が構成されていることを特徴とする。
【００１０】
このような半導体装置では、例えば、第１導電型層（６０）をＰ型層とすると共に第２導電型層（６１）をＮ型層とした場合には、第１、第２素子形成領域（２０、３０）の間にＰＮＰ接合が構成されることになる。
【００１１】
このため、第１素子形成領域（２０）に正電圧のノイズが印加された場合には、第２素子形成領域（３０）側の第１導電型層（６０）と第２導電型層（６１）との間に逆バイアス電圧が印加されることになり、当該第１、第２導電型層（６０、６１）の間に構成される空乏層（６３）が広がることになる。このため、第１、第２素子形成領域（２０、３０）の間の容量が低減され、当該ノイズが第２素子形成領域（３０）に伝播することが抑制される。
【００１２】
また、第１素子形成領域（２０）に負電圧のノイズが印加された場合には、第１素子形成領域（２０）側の第１導電型層（６０）と第２導電型層（６１）との間に逆バイアス電圧が印加されることになり、当該第１、第２導電型層（６０、６１）の間に構成される空乏層（６４）が広がることになる。このため、第１、第２素子形成領域（２０、３０）の間の容量が低減され、当該ノイズが第２素子形成領域（３０）に伝播することが抑制される。
【００１３】
例えば、請求項２に記載の発明のように、半導体層（１２）に、絶縁分離トレンチ（４０）をそれぞれ取り囲むと共に、半導体層（１２）の表面から埋込絶縁膜（１１）に達し、互いに離間した状態とされている第１導電型層（６０）を形成し、これら第１導電型層（６０）の間に第２導電型層（６１）を配置することができる。
【００１４】
また、請求項３に記載の発明のように、 第１、第２素子形成領域（２０、３０）の間に、第１導電型層（６０）を配置すると共に、第１導電型層（６０）にトレンチ（７０）を形成し、トレンチ（７０）内に第２導電型層（６１）を埋め込むことができる。
【００１５】
さらに、請求項４に記載の発明のように、請求項３に記載の発明において、トレンチ（７０）の側壁に絶縁膜を配置すると共に、当該絶縁膜を介して第２導電型層（６１）を埋め込むことができる。
【００１６】
また、請求項５に記載の発明のように、請求項３および４に記載の発明において、第１、２素子形成領域（２０、３０）のうち少なくともいずれか一方に、トレンチゲート構造を有する半導体素子を形成することができる。
【００１７】
このような半導体装置では、トレンチゲート構造を構成するトレンチを形成する際に、第１、第２素子形成領域（２０、３０）の間に形成されるトレンチ（７０）を同時に形成することができ、第１、第２素子形成領域（２０、３０）に形成されるトレンチ（７０）のみを形成する工程を無くすことができる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】（ａ）は本発明の第１実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図２】（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。
【図３】（ａ）は本発明の第２実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図４】（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。
【図５】（ａ）は本発明の第３実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図６】（ａ）は本発明の第４実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す支持基板のうち埋込絶縁膜側と反対側の裏面図である。
【図７】（ａ）は本発明の第５実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図８】本発明の第６実施形態における半導体装置の概略平面図である。
【発明を実施するための形態】
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。図１（ａ）は、本実施形態における半導体装置の断面構成を示す図、図１（ｂ）は、図１（ａ）に示す半導体装置の概略平面図である。
【００２１】
図１に示されるように、本実施形態の半導体装置は、一面を有するＰ型の支持基板１０と、支持基板１０の一面に配置される埋込絶縁膜１１と、埋込絶縁膜１１を挟んで支持基板１０と反対側に配置されるＮ−型の半導体層１２と、を有するＳＯＩ基板１３を用いて構成されている。
【００２２】
そして、半導体層１２には、半導体層１２における第１、第２素子形成領域２０、３０をそれぞれ取り囲むと共に、第１、第２素子形成領域２０、３０を互いに絶縁分離する絶縁分離トレンチ４０が形成されている。本実施形態では、絶縁分離トレンチ４０は、半導体層１２の表面から埋込絶縁膜１１に達するトレンチ４１内に酸化物や窒化物等の絶縁体４２が埋め込まれることにより構成されている。
【００２３】
また、半導体層１２における第１、第２素子形成領域２０、３０には、それぞれ所定の半導体素子が形成されている。本実施形態では、第１素子形成領域２０には、ダイオードが形成されている。具体的には、このダイオードは、半導体層１２の表層部に選択的に形成されたＰ型層２１およびＮ＋型層２２と、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、Ｐ型層２１と電気的に接続されるアノード電極２３と、Ｎ＋型層２２と電気的に接続されるカソード電極２４とを備えた構成とされており、外部機器と電気的に接続されている。
【００２４】
第２素子形成領域３０には、ＮＰＮトランジスタが形成されている。具体的には、このＮＰＮトランジスタは、半導体層１２の表層部に形成されたＰ型ベース領域３１と、当該ベース領域３１の表層部に形成されたＮ＋型のエミッタ領域３２と、ベース領域３１と離間した位置に形成されたＮ＋型のコレクタ領域３３と、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、ベース領域３１と電気的に接続されるベース電極３４と、エミッタ領域３２と電気的に接続されるエミッタ電極３５と、コレクタ領域３３と電気的に接続されるコレクタ電極３６とを備えた構成とされている。
【００２５】
また、半導体層１２のうち第１素子形成領域２０と第２素子形成領域３０との間には、Ｐ型層６０と、Ｐ型層６０に挟まれるＮ−型層６１とが配置されており、ＰＮＰ接合が構成されている。そして、Ｐ型層６０とＮ−型層６１との間には、それぞれオフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０を仕切る空乏層が構成されている。なお、本実施形態では、Ｐ型層６０が本発明の第１導電型層に相当し、Ｎ−型層６１が本発明の第２導電型層に相当している。
【００２６】
本実施形態では、Ｐ型層６０は、第１、第２素子形成領域２０、３０、言い換えると絶縁分離トレンチ４０をそれぞれ取り囲むと共に、半導体層１２の表面から埋込絶縁膜１１に達する状態で形成されている。そして、各Ｐ型層６０は、それぞれ離間した状態とされており、各Ｐ型層６０の間にＮ−型層６１を構成する半導体層１２が位置する構成とされることにより、ＰＮＰ接合が構成されている。
【００２７】
さらに、本実施形態では、第１、第２素子形成領域２０、３０の間には、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、Ｎ−型層６１と電気的に接続される電極６２が備えられている。この電極６２は、第１素子形成領域２０にノイズが印加された際に、当該ノイズを外部に放出するためのものである。
【００２８】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。上記半導体装置では、第１素子形成領域２０に形成されているダイオードが外部機器に接続されており、当該ダイオードには、ダイオードから外部機器に所定の信号を出力したり、接続されている外部機器に電位変動が発生したりした場合等に、ノイズが印加されることになる。この場合、当該ノイズは以下のようにして第２素子形成領域３０に伝播することが抑制される。図２（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、図２（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。なお、図２中では、ＮＰＮトランジスタ側のＰ型層６０とＮ−型層６１との間に構成される空乏層を空乏層６３として破線で示しており、ダイオード側のＰ型層６０とＮ−型層６１との間に構成される空乏層を空乏層６４として破線で示している。
【００２９】
また、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されるとは、第２素子形成領域３０を取り囲む絶縁分離トレンチ４０の電位に対して、第１素子形成領域２０を取り囲む絶縁分離トレンチ４０の電位が高くなるノイズが印加されることである。同様に、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されるとは、第２素子形成領域３０を取り囲む絶縁分離トレンチ４０の電位に対して、第１素子形成領域２０を取り囲む絶縁分離トレンチ４０の電位が低くなるノイズが印加されることである。
【００３０】
図２（ａ）に示されるように、ダイオードに正電圧のノイズが印加されたとすると、ダイオードに印加されたノイズは、絶縁分離トレンチ４０を介してＮＰＮトランジスタに伝播しようとする。このとき、ＮＰＮトランジスタ側のＰ型層６０とＮ−型層６１との間には逆バイアス電圧が印加されることになり、当該Ｐ型層６０とＮ−型層６１との間に構成される空乏層６４が広がることになる。このため、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがダイオードからＮＰＮトランジスタに伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｎ−型層６１に残留するノイズが電極６２を介して放出される。
【００３１】
同様に、図２（ｂ）に示されるように、ダイオードに負電圧のノイズが印加されたとすると、ダイオード側のＰ型層６０とＮ−型層６１との間には逆バイアス電圧が印加されることになり、当該Ｐ型層６０とＮ−型層６１との間に構成される空乏層６４が広がることになる。このため、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがダイオードからＮＰＮトランジスタに伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｎ−型層６１に残留するノイズが電極６２を介して放出される。
【００３２】
このような半導体装置は、例えば、次のように製造される。すなわち、まず、ＳＯＩ基板１３を用意し、第１、第２素子形成領域２０、３０に上記のようなダイオードやＮＰＮトランジスタを形成する。その後、第１、第２素子形成領域２０、３０を取り囲むトレンチ４１をそれぞれエッチング等により形成する。続いて、気相拡散法やイオン注入等により、トレンチ４１を取り囲むＰ型層６０を形成する。その後、トレンチ４１内に絶縁体４２を埋め込むことにより絶縁分離トレンチ４０を構成し、絶縁膜５０や電極２３、２４、３４〜３６、６２を所定の半導体製造プロセスにて形成することにより、上記半導体装置が製造される。なお、もちろん、絶縁分離トレンチ４０を形成した後、第１、第２素子形成領域２０、３０にダイオードやＮＰＮトランジスタを形成することもできる。
【００３３】
以上説明したように、本実施形態の半導体装置では、半導体層１２に、第１、第２素子形成領域２０、３０をそれぞれ取り囲むと共に、半導体層１２の表面から埋込絶縁膜１１に達するＰ型層６０が形成されている。そして、各Ｐ型層６０の間にＮ−型層６１が位置する構成とされ、第１、第２素子形成領域２０、３０の間にＰＮＰ接合が構成されている。
【００３４】
このため、ダイオードに正電圧のノイズが印加された場合には、ＮＰＮトランジスタ側のＰ型層６０とＮ−型層６１との間に逆バイアス電圧が印加されることになり、Ｐ型層６０とＮ−型層６１との間に構成される空乏層６３が広がることになる。したがって、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがＮＰＮトランジスタに伝播することが抑制される。また、ダイオードに負電圧のノイズが印加された場合には、ダイオード側のＰ型層６０とＮ−型層６１との間に逆バイアス電圧が印加されることになり、Ｐ型層６０とＮ−型層６１との間に構成される空乏層６４が広がることになる。したがって、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがＮＰＮトランジスタに伝播することが抑制される。以上より、本実施形態の半導体装置では、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００３５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、第１、第２素子形成領域２０、３０の間にトレンチを形成し、当該トレンチに側壁絶縁膜を配置すると共にトレンチ内にＰ型層を埋め込んだものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図３（ａ）は、本実施形態における半導体装置の断面構成を示す図、図３（ｂ）は図３（ａ）に示す半導体装置の概略平面図である。
【００３６】
図３に示されるように、本実施形態の半導体装置は、第１、第２素子形成領域２０、３０の間に、Ｎ−型層６０が配置されていると共に、Ｎ−型層６０にトレンチ７０が形成されている。本実施形態では、このトレンチ７０は、第１素子形成領域２０を取り囲むように形成されており、埋込絶縁膜１１に達しない、つまり、Ｎ−型層６０内にトレンチ７０の底面が位置する構成とされている。そして、トレンチ７０には、側壁に図示しない側壁絶縁膜が配置されていると共に、内部に側壁絶縁膜を介してＰ型層６１が埋め込まれている。
【００３７】
すなわち、第１、第２素子形成領域２０、３０の間では、トレンチ７０が形成されている部分において、ＮＩＰＩＮ接合が構成されている。そして、半導体装置のオフ時において、ＰＩＮ接合の間に構成される空乏層が埋込絶縁膜１１に達する構成とされている。また、半導体層１２の表面には、絶縁膜５０のコンタクトホール５１を介して、Ｐ型層６１と電気的に接続される電極６２が備えられている。
【００３８】
なお、Ｐ型層６１の深さ、つまりトレンチ７０の深さは、ＰＩＮ接合の間に構成される空乏層が埋込絶縁膜１１に達するものであればよく、Ｐ型層６１およびＮ−型層６１の不純物濃度等との関係において適宜変更可能である。また、本実施形態では、Ｎ−型層６０が本発明の第１導電型層に相当し、Ｐ型層６１が本発明の第２導電型層に相当している。
【００３９】
このような半導体装置としても、ダイオードにノイズが印加されたときに、当該ノイズがＮＰＮトランジスタに伝播することを抑制することができる。図４（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、図４（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。
【００４０】
図４（ａ）に示されるように、ダイオードに正電圧のノイズが印加されたとすると、ダイオードに印加されたノイズは、ＮＰＮトランジスタ側のＮ−型層６１とＰ型層６０との間に逆バイアス電圧が印加されることになり、空乏層６３が広がることになる。このため、ダイオードからＮＰＮトランジスタにノイズが伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｐ型層６１に残留するノイズは、電極６２を介して放出される。
【００４１】
同様に、図４（ｂ）に示されるように、ダイオードに負電圧のノイズが印加されたとすると、ダイオード側のＮ−型層６１とＰ型層６０との間に逆バイアス電圧が印加されることになり、空乏層６４が広がることになる。このため、ダイオードからＮＰＮトランジスタにノイズが伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｐ型層６１に残留するノイズが電極６２を介して放出される。
【００４２】
このような半導体装置としても、第１、第２素子形成領域２０、３０の間にＮＩＰＩＮ接合が構成されるので、上記第１実施形態と同様の効果を得ることができる。
【００４３】
さらに、本実施形態では、トレンチ７０を埋込絶縁膜１１に達しない半導体装置とすることにより、トレンチを埋込絶縁膜まで達するものとした半導体装置と比較して、次の効果がある。すなわち、埋込絶縁膜まで達するトレンチを形成した場合には、トレンチにより埋込絶縁膜に応力が印加されることになるため埋込絶縁膜の寿命が低下することになる。しかしながら、本実施形態では、トレンチ７０を埋込絶縁膜１１に達しない構造とし、ＰＩＮ接合の間に構成される空乏層のみを埋込絶縁膜１１に達するようにしているので、埋込絶縁膜１１の寿命が低下することを抑制しつつ、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００４４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第２素子形成領域３０にトレンチゲート構造を有する半導体素子を形成したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図５（ａ）は、本実施形態における半導体装置の断面構成を示す図、図５（ｂ）は図５（ａ）に示す半導体装置の概略平面図である。
【００４５】
図５に示されるように、本実施形態の半導体装置は、第１素子形成領域２０を挟んでダイオードが形成されている第２素子形成領域３０と反対側の第２素子形成領域３０にトレンチゲート構造を有する半導体素子を形成したものである。本実施形態では、この半導体素子は、次のように構成されている。
【００４６】
すなわち、半導体層１２には、表層部にＰ型のチャネル形成領域８１が形成されており、チャネル形成領域８１内の表層部にＮ＋型ソース領域８２と、当該Ｎ＋型ソース領域８２と隣接して形成されるＰ＋型コンタクト領域８３が形成されている。また、半導体層１２の表層部には、チャネル形成領域８１とは離間した位置にＮ＋型ドレイン領域８４が形成されている。さらに、半導体層１２には、Ｎ＋型ソース領域８２と、Ｎ＋型ドレイン領域８４との間に位置するチャネル形成領域８１を貫通するトレンチ８５が形成されており、トレンチの側壁に図示しないゲート絶縁膜が配置されていると共に、ゲート絶縁膜を介してゲート電極８６が形成されている。
【００４７】
半導体層１２の表面には、絶縁膜５０に形成されたコンタクトホール５１を介して、Ｎ＋型ソース領域８２と電気的に接続される図示しないソース電極、Ｐ＋型コンタクト領域８３と電気的に接続される電極８７、Ｎ＋型ドレイン領域８４と電気的に接続されるドレイン電極８８が備えられている。また、半導体層１２の表面には、図示しないゲート絶縁膜を介して、ゲート電極８６と接続されているプレーナゲート電極８９が備えられている。そして、チャネル形成領域８１とＮ＋型ドレイン領域８４との間にはＬＯＣＯＳ酸化膜９０が形成されている。
【００４８】
このような半導体素子は、ゲート電極８６、８９に正電圧を印加したとき、Ｐ型のチャネル形成領域８１におけるゲート電極８６に対向する部位およびプレーナゲート電極８９に対向する部位に反転層が形成され、当該反転層を介してＮ＋型ドレイン領域８４とＮ＋型ソース領域８２との間に電流が流れる。
【００４９】
このような半導体装置では、トレンチゲート構造を構成するトレンチ８６を形成する際に、第１、第２素子形成領域２０、３０の間に形成されるトレンチ７０を同時に形成することができ、トレンチ７０のみを形成する工程を無くすことができつつ、上記第２実施形態と同様の効果を得ることができる。
【００５０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、支持基板１０にＰＮＰ接合を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図６（ａ）は、本実施形態における半導体装置の断面構成を示す図、図６（ｂ）は図６（ａ）に示す支持基板１０のうち埋込絶縁膜１１側と反対側の裏面模式図である。なお、図６（ｂ）は断面ではないが、理解をし易くするために、Ｐ型層１０ａにハッチングを施してある。
【００５１】
図６に示されるように、本実施形態の半導体装置は、支持基板１０にＰＮＰ接合が構成されている。具体的には、支持基板１０には、裏面から埋込絶縁膜１１に達するＰ型層１０ａと、裏面から埋込絶縁膜１１に達するＮ型層１０ｂとが交互に配置されている。そして、Ｐ型層１０ａおよびＮ型層１０ｂの平面パターンはそれぞれ正方形状とされており、Ｐ型層１０ａおよびＮ型層１０ｂにより市松模様が構成されている。また、Ｐ型層１０ａおよびＮ型層１０ｂの一辺は、第１、第２素子形成領域２０、３０をそれぞれ取り囲む絶縁分離トレンチ４０の間の間隔以下とされている。すなわち、支持基板１０のうち第１、第２素子形成領域２０、３０の間の部分と対向する位置にＰＮＰ接合が構成されるようになっている。
【００５２】
このような半導体装置では、例えば、ダイオードに正電圧のノイズが印加されると、当該ノイズが埋込絶縁膜１１を介して支持基板１０に伝播することがあるが、支持基板１０に伝播したノイズは、Ｎ型層１０ｂとＰ型層１０ａとの間に構成される空乏層によりＮ型層１０ｂからＰ型層１０ａに伝播することが抑制される。同様に、ダイオードに負電圧のノイズが印加されると、支持基板１０に伝播したノイズは、Ｐ型層１０ａとＮ型層１０ｂとの間に構成される空乏層によりＰ型層１０ａからＮ型層１０ｂに伝播することが抑制される。したがって、このような半導体装置では、ダイオードにノイズが印加されたとき、当該ノイズが支持基板１０を介してＮＰＮトランジスタに伝播すること、言い換えると、ノイズが第１素子形成領域２０から支持基板１０を介して第２素子形成領域３０に伝播することを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００５３】
なお、このような半導体装置の支持基板１０は、例えば、支持基板１０にイオン注入によりＮ型層１０ｂを形成したり、支持基板１０にトレンチを形成すると共に当該トレンチ内にＮ型層１０ｂを埋め込むこと等により製造される。
【００５４】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、パッドを第１素子形成領域２０に隣接する位置に備えたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図７（ａ）は、本実施形態における半導体装置の断面構成を示す図、図７（ｂ）は図７（ａ）に示す半導体装置の概略平面図である。
【００５５】
図７に示されるように、本実施形態の半導体装置は、第１素子形成領域２０に隣接する位置にパッド１００が備えられている。そして、第１素子形成領域２０とパッド１００との間には、ＰＮＰ接合が存在しない構成とされている。具体的には、Ｐ型層６０は、絶縁分離トレンチ４０のうちパッド１００側に位置する部分の外側に形成されていない構成とされている。本実施形態の半導体装置のように、第１素子形成領域２０に隣接する位置にパッド１００が配置される場合には、第１素子形成領域２０とパッド１００との間にＰＮＰ接合を構成しないこともできる。
【００５６】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、複数の第１素子形成領域２０が隣接して備えられていると共に複数の第２素子形成領域３０が隣接して備えられているものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図８は、本実施形態における半導体装置の概略平面図である。
【００５７】
図８に示されるように、本実施形態の半導体装置は、複数の第１素子形成領域２０が隣接して備えられていると共に、複数の第２素子形成領域３０が隣接して備えられている。そして、半導体層１２には、複数の第１素子形成領域２０の全体を囲むＰ型層６０が形成されていると共に、複数の第２素子形成領域３０の全体を囲むＰ型層６０が形成されており、これらＰ型層６０の間にＮ−型層６１が配置されている。
【００５８】
このような半導体装置としても、第１素子形成領域２０と第２素子形成領域３０との間にＰＮＰ接合が構成されるため、上記第１実施形態と同様の効果を得ることができる。
【００５９】
（他の実施形態）
上記各実施形態では、第１素子形成領域２０にダイオードが形成されていると共に第２素子形成領域３０にＮＰＮトランジスタが形成されている例について説明したが、もちろん第１、第２素子形成領域２０、３０に形成される素子はこれに限定されるものではなく、例えば、第１、第２素子形成領域２０、３０にＬＤＭＯＳや抵抗、キャパシタ等の素子を形成することもできる。
【００６０】
また、上記第１、４〜６実施形態では、第１導電型層をＰ型層６０とすると共に第２導電型層をＮ−型層６１として説明したが、もちろん第１導電型をＮ型層（Ｎ−型層）とする共に第２導電型をＰ型層とすることもできる。同様に、上記第２、第３実施形態では、第１導電型層をＮ−型層６０とすると共に第２導電型層をＰ型層６１として説明したが、もちろん第１導電型層をＰ型層とする共に第２導電型層をＮ型層（Ｎ−型層）とすることもできる。
【００６１】
さらに、上記各実施形態では、第１、第２素子形成領域２０、３０の間に電極６２が備えられている例について説明したが、もちろん電極６２が備えられていない構成とすることもできる。
【００６２】
また、上記第２実施形態では、第１素子形成領域２０を取り囲むトレンチ７０が形成されている例について説明したが、例えば、第２素子形成領域２０を取り囲むトレンチ７０が形成されていてもよい。このような半導体装置としても、第１、第２素子形成領域２０、３０の間にＮＩＰＩＮ接合が構成されるため、第２実施形態と同様の効果を得ることができる。
【００６３】
さらに、上記第２実施形態において、トレンチ７０の側壁に側壁絶縁膜を配置せず、直接トレンチ７０の内部にＰ型層６１を埋め込むこともできる。このような半導体装置としても、第１、第２素子形成領域２０、３０の間にＮＰＮ接合が構成されるため、第２実施形態と同様の効果を得ることができる。
【００６４】
また、上記第３実施形態では、第２素子形成領域３０にトレンチゲート構造を有する半導体素子を形成した例について説明したが、もちろん第１素子形成領域２０にトレンチゲート構造を有する半導体素子を形成することもできる。
【００６５】
さらに、上記第５実施形態では、第１素子形成領域２０に隣接して配置されるものとしてパッド１００を例に挙げて説明したが、例えば、半導体層１２の表面にポリキャパシタ等を備えた場合についても、第１素子形成領域２０とポリキャパシタとの間の部分にＰＮＰ接合を構成しないこともできる。すなわち、半導体層１２の表面にパッド１００や素子等が配置される場合には、第１素子形成領域２０のうちパッド１００や素子等が配置される側の部分にＰＮＰ接合が構成されていないものとすることができる。
【００６６】
そして、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、第２実施形態を第４〜第６実施形態に組み合わせて、第１、第２素子形成領域２０、３０の間にトレンチ７０を形成すると共に、トレンチ７０の側壁に側壁絶縁膜を配置し、当該側壁絶縁膜を介してＰ型層６０を埋め込むことができる。また、第３実施形態を第４〜６実施形態に組み合わせて、半導体層１２にトレンチゲート構造を有する半導体素子を形成することができる。さらに、第４実施形態を第２、３、５、６実施形態に組み合わせて支持基板１０にＰＮＰ接合を形成することができる。そして、第５実施形態を第２〜４、６実施形態に組み合わせて、パッド１００が第１素子形成領域２０と隣接して配置されている場合には、第１素子形成領域２０とパッド１００との間にＰＮＰ接合を構成しないこともできる。また、第６実施形態を第２、３実施形態に組み合わせて、複数の第１素子形成領域２０が隣接して配置されていると共に、複数の第２素子形成領域３０が隣接して配置されている場合には、複数の第１素子形成領域２０を取り囲むトレンチ７０を形成すると共に、当該トレンチ７０の側壁に側壁絶縁膜を配置し、当該側壁絶縁膜を介してＰ型層６０を埋め込むことができる。同様に、第６実施形態を第４、５実施形態に組み合わせて、複数の第１素子形成領域２０が隣接して配置されていると共に、複数の第２素子形成領域３０が隣接して配置されている場合には、複数の第１素子形成領域２０を取り囲むＰ型層６０を形成すると共に、複数の第２素子形成領域３０を取り囲むＰ型層６０を形成することもできる。
【００６７】
また、上記各実施形態では、第１、第２素子形成領域２０、３０の間にＰＮＰ接合を構成するものを説明したが、例えば、第１素子形成領域２０同士の間にＰＮＰ接合を構成してもよいし、第２素子形成領域３０同士の間にＰＮＰ接合を構成してもよい。すなわち、隣接する二つの素子形成領域の間にＰＮＰ接合を構成することもできる。
【符号の説明】
【００６８】
１３ ＳＯＩ基板
２０ 第１素子形成領域
３０ 第２素子形成領域
４０ 絶縁分離トレンチ
６０ Ｐ型層
６１ Ｎ−型層
６３、６４ 空乏層
【技術分野】
【０００１】
本発明は、第１、第２素子形成領域を有し、第１、第２素子形成領域が絶縁分離トレンチにより絶縁分離された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、半導体基板に形成された絶縁分離トレンチにより、第１、第２素子形成領域が互いに絶縁分離された半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
このような半導体装置は、例えば、支持基板と、支持基板の表面に配置された絶縁膜と、当該絶縁膜を挟んで支持基板と反対側に配置された半導体層とを有するＳＯＩ（Silicon on Insulator）基板を用いて構成される。そして、半導体層には、第１、第２素子形成領域を取り囲むトレンチが形成されると共にトレンチ内が絶縁体で埋め込まれることにより、第１、第２素子形成領域が互いに絶縁分離される絶縁分離トレンチが構成されている。また、第１、第２素子形成領域には、ダイオードやトランジスタ等の半導体素子が形成されている。
【０００４】
このような半導体装置は、例えば、第１、第２素子形成領域に形成された半導体素子のうち、第１素子形成領域に形成された半導体素子が外部機器と接続されることにより、外部機器との信号の送受信が可能になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平０８−１３０２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような半導体装置では、第１素子形成領域に形成された半導体素子から所定の信号を外部機器に出力する場合であったり、外部機器に電位変動が発生したりした場合等に、第１素子形成領域に形成された半導体素子に対して、ノイズが印加されることがある。そして、当該ノイズは、第１、第２素子形成領域間が絶縁分離トレンチを介して容量結合してしまうため、第２素子形成領域に形成された半導体素子に伝播してしまうという問題がある。
【０００７】
このため、例えば、絶縁分離トレンチの幅を大きくする、言い換えるとトレンチに埋め込まれる絶縁体の厚さを厚くした半導体装置とすることにより、第１、第２素子形成領域間の容量を低減してノイズの伝播を抑制することが考えられる。しかしながら、このような半導体装置では、絶縁体の厚さを厚くすることにより、絶縁体から第１素子形成領域や第２素子形成領域に印加される応力が大きくなり、第１、第２素子形成領域に形成された半導体素子の特性が悪化してしまうという問題がある。
【０００８】
本発明は上記点に鑑みて、トレンチに埋め込まれる絶縁体の厚さを厚くすることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１に記載の発明では、第１、第２素子形成領域（２０、３０）に形成された半導体素子のうち、第１素子形成領域（２０）に形成された半導体素子は外部機器と接続されており、第１素子形成領域（２０）と第２素子形成領域（３０）との間には、第１導電型層（６０）と、第１導電型層（６０）に挟まれる第２導電型層（６１）とが配置されており、第１、第２導電型層（６０、６１）の間に、オフ時に半導体層（１２）の表面から埋込絶縁膜（１１）に達し、第１、第２素子形成領域（２０、３０）との間を仕切る空乏層（６３、６４）が構成されていることを特徴とする。
【００１０】
このような半導体装置では、例えば、第１導電型層（６０）をＰ型層とすると共に第２導電型層（６１）をＮ型層とした場合には、第１、第２素子形成領域（２０、３０）の間にＰＮＰ接合が構成されることになる。
【００１１】
このため、第１素子形成領域（２０）に正電圧のノイズが印加された場合には、第２素子形成領域（３０）側の第１導電型層（６０）と第２導電型層（６１）との間に逆バイアス電圧が印加されることになり、当該第１、第２導電型層（６０、６１）の間に構成される空乏層（６３）が広がることになる。このため、第１、第２素子形成領域（２０、３０）の間の容量が低減され、当該ノイズが第２素子形成領域（３０）に伝播することが抑制される。
【００１２】
また、第１素子形成領域（２０）に負電圧のノイズが印加された場合には、第１素子形成領域（２０）側の第１導電型層（６０）と第２導電型層（６１）との間に逆バイアス電圧が印加されることになり、当該第１、第２導電型層（６０、６１）の間に構成される空乏層（６４）が広がることになる。このため、第１、第２素子形成領域（２０、３０）の間の容量が低減され、当該ノイズが第２素子形成領域（３０）に伝播することが抑制される。
【００１３】
例えば、請求項２に記載の発明のように、半導体層（１２）に、絶縁分離トレンチ（４０）をそれぞれ取り囲むと共に、半導体層（１２）の表面から埋込絶縁膜（１１）に達し、互いに離間した状態とされている第１導電型層（６０）を形成し、これら第１導電型層（６０）の間に第２導電型層（６１）を配置することができる。
【００１４】
また、請求項３に記載の発明のように、 第１、第２素子形成領域（２０、３０）の間に、第１導電型層（６０）を配置すると共に、第１導電型層（６０）にトレンチ（７０）を形成し、トレンチ（７０）内に第２導電型層（６１）を埋め込むことができる。
【００１５】
さらに、請求項４に記載の発明のように、請求項３に記載の発明において、トレンチ（７０）の側壁に絶縁膜を配置すると共に、当該絶縁膜を介して第２導電型層（６１）を埋め込むことができる。
【００１６】
また、請求項５に記載の発明のように、請求項３および４に記載の発明において、第１、２素子形成領域（２０、３０）のうち少なくともいずれか一方に、トレンチゲート構造を有する半導体素子を形成することができる。
【００１７】
このような半導体装置では、トレンチゲート構造を構成するトレンチを形成する際に、第１、第２素子形成領域（２０、３０）の間に形成されるトレンチ（７０）を同時に形成することができ、第１、第２素子形成領域（２０、３０）に形成されるトレンチ（７０）のみを形成する工程を無くすことができる。
【００１８】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１９】
【図１】（ａ）は本発明の第１実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図２】（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。
【図３】（ａ）は本発明の第２実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図４】（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。
【図５】（ａ）は本発明の第３実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図６】（ａ）は本発明の第４実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す支持基板のうち埋込絶縁膜側と反対側の裏面図である。
【図７】（ａ）は本発明の第５実施形態における半導体装置の断面構成を示す図であり、（ｂ）は（ａ）に示す半導体装置の概略平面図である。
【図８】本発明の第６実施形態における半導体装置の概略平面図である。
【発明を実施するための形態】
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。図１（ａ）は、本実施形態における半導体装置の断面構成を示す図、図１（ｂ）は、図１（ａ）に示す半導体装置の概略平面図である。
【００２１】
図１に示されるように、本実施形態の半導体装置は、一面を有するＰ型の支持基板１０と、支持基板１０の一面に配置される埋込絶縁膜１１と、埋込絶縁膜１１を挟んで支持基板１０と反対側に配置されるＮ−型の半導体層１２と、を有するＳＯＩ基板１３を用いて構成されている。
【００２２】
そして、半導体層１２には、半導体層１２における第１、第２素子形成領域２０、３０をそれぞれ取り囲むと共に、第１、第２素子形成領域２０、３０を互いに絶縁分離する絶縁分離トレンチ４０が形成されている。本実施形態では、絶縁分離トレンチ４０は、半導体層１２の表面から埋込絶縁膜１１に達するトレンチ４１内に酸化物や窒化物等の絶縁体４２が埋め込まれることにより構成されている。
【００２３】
また、半導体層１２における第１、第２素子形成領域２０、３０には、それぞれ所定の半導体素子が形成されている。本実施形態では、第１素子形成領域２０には、ダイオードが形成されている。具体的には、このダイオードは、半導体層１２の表層部に選択的に形成されたＰ型層２１およびＮ＋型層２２と、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、Ｐ型層２１と電気的に接続されるアノード電極２３と、Ｎ＋型層２２と電気的に接続されるカソード電極２４とを備えた構成とされており、外部機器と電気的に接続されている。
【００２４】
第２素子形成領域３０には、ＮＰＮトランジスタが形成されている。具体的には、このＮＰＮトランジスタは、半導体層１２の表層部に形成されたＰ型ベース領域３１と、当該ベース領域３１の表層部に形成されたＮ＋型のエミッタ領域３２と、ベース領域３１と離間した位置に形成されたＮ＋型のコレクタ領域３３と、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、ベース領域３１と電気的に接続されるベース電極３４と、エミッタ領域３２と電気的に接続されるエミッタ電極３５と、コレクタ領域３３と電気的に接続されるコレクタ電極３６とを備えた構成とされている。
【００２５】
また、半導体層１２のうち第１素子形成領域２０と第２素子形成領域３０との間には、Ｐ型層６０と、Ｐ型層６０に挟まれるＮ−型層６１とが配置されており、ＰＮＰ接合が構成されている。そして、Ｐ型層６０とＮ−型層６１との間には、それぞれオフ時に半導体層１２の表面から埋込絶縁膜１１に達し、第１、第２素子形成領域２０、３０を仕切る空乏層が構成されている。なお、本実施形態では、Ｐ型層６０が本発明の第１導電型層に相当し、Ｎ−型層６１が本発明の第２導電型層に相当している。
【００２６】
本実施形態では、Ｐ型層６０は、第１、第２素子形成領域２０、３０、言い換えると絶縁分離トレンチ４０をそれぞれ取り囲むと共に、半導体層１２の表面から埋込絶縁膜１１に達する状態で形成されている。そして、各Ｐ型層６０は、それぞれ離間した状態とされており、各Ｐ型層６０の間にＮ−型層６１を構成する半導体層１２が位置する構成とされることにより、ＰＮＰ接合が構成されている。
【００２７】
さらに、本実施形態では、第１、第２素子形成領域２０、３０の間には、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、Ｎ−型層６１と電気的に接続される電極６２が備えられている。この電極６２は、第１素子形成領域２０にノイズが印加された際に、当該ノイズを外部に放出するためのものである。
【００２８】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。上記半導体装置では、第１素子形成領域２０に形成されているダイオードが外部機器に接続されており、当該ダイオードには、ダイオードから外部機器に所定の信号を出力したり、接続されている外部機器に電位変動が発生したりした場合等に、ノイズが印加されることになる。この場合、当該ノイズは以下のようにして第２素子形成領域３０に伝播することが抑制される。図２（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、図２（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。なお、図２中では、ＮＰＮトランジスタ側のＰ型層６０とＮ−型層６１との間に構成される空乏層を空乏層６３として破線で示しており、ダイオード側のＰ型層６０とＮ−型層６１との間に構成される空乏層を空乏層６４として破線で示している。
【００２９】
また、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されるとは、第２素子形成領域３０を取り囲む絶縁分離トレンチ４０の電位に対して、第１素子形成領域２０を取り囲む絶縁分離トレンチ４０の電位が高くなるノイズが印加されることである。同様に、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されるとは、第２素子形成領域３０を取り囲む絶縁分離トレンチ４０の電位に対して、第１素子形成領域２０を取り囲む絶縁分離トレンチ４０の電位が低くなるノイズが印加されることである。
【００３０】
図２（ａ）に示されるように、ダイオードに正電圧のノイズが印加されたとすると、ダイオードに印加されたノイズは、絶縁分離トレンチ４０を介してＮＰＮトランジスタに伝播しようとする。このとき、ＮＰＮトランジスタ側のＰ型層６０とＮ−型層６１との間には逆バイアス電圧が印加されることになり、当該Ｐ型層６０とＮ−型層６１との間に構成される空乏層６４が広がることになる。このため、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがダイオードからＮＰＮトランジスタに伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｎ−型層６１に残留するノイズが電極６２を介して放出される。
【００３１】
同様に、図２（ｂ）に示されるように、ダイオードに負電圧のノイズが印加されたとすると、ダイオード側のＰ型層６０とＮ−型層６１との間には逆バイアス電圧が印加されることになり、当該Ｐ型層６０とＮ−型層６１との間に構成される空乏層６４が広がることになる。このため、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがダイオードからＮＰＮトランジスタに伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｎ−型層６１に残留するノイズが電極６２を介して放出される。
【００３２】
このような半導体装置は、例えば、次のように製造される。すなわち、まず、ＳＯＩ基板１３を用意し、第１、第２素子形成領域２０、３０に上記のようなダイオードやＮＰＮトランジスタを形成する。その後、第１、第２素子形成領域２０、３０を取り囲むトレンチ４１をそれぞれエッチング等により形成する。続いて、気相拡散法やイオン注入等により、トレンチ４１を取り囲むＰ型層６０を形成する。その後、トレンチ４１内に絶縁体４２を埋め込むことにより絶縁分離トレンチ４０を構成し、絶縁膜５０や電極２３、２４、３４〜３６、６２を所定の半導体製造プロセスにて形成することにより、上記半導体装置が製造される。なお、もちろん、絶縁分離トレンチ４０を形成した後、第１、第２素子形成領域２０、３０にダイオードやＮＰＮトランジスタを形成することもできる。
【００３３】
以上説明したように、本実施形態の半導体装置では、半導体層１２に、第１、第２素子形成領域２０、３０をそれぞれ取り囲むと共に、半導体層１２の表面から埋込絶縁膜１１に達するＰ型層６０が形成されている。そして、各Ｐ型層６０の間にＮ−型層６１が位置する構成とされ、第１、第２素子形成領域２０、３０の間にＰＮＰ接合が構成されている。
【００３４】
このため、ダイオードに正電圧のノイズが印加された場合には、ＮＰＮトランジスタ側のＰ型層６０とＮ−型層６１との間に逆バイアス電圧が印加されることになり、Ｐ型層６０とＮ−型層６１との間に構成される空乏層６３が広がることになる。したがって、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがＮＰＮトランジスタに伝播することが抑制される。また、ダイオードに負電圧のノイズが印加された場合には、ダイオード側のＰ型層６０とＮ−型層６１との間に逆バイアス電圧が印加されることになり、Ｐ型層６０とＮ−型層６１との間に構成される空乏層６４が広がることになる。したがって、第１、第２素子形成領域２０、３０の間の容量が低減され、ノイズがＮＰＮトランジスタに伝播することが抑制される。以上より、本実施形態の半導体装置では、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００３５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、第１、第２素子形成領域２０、３０の間にトレンチを形成し、当該トレンチに側壁絶縁膜を配置すると共にトレンチ内にＰ型層を埋め込んだものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図３（ａ）は、本実施形態における半導体装置の断面構成を示す図、図３（ｂ）は図３（ａ）に示す半導体装置の概略平面図である。
【００３６】
図３に示されるように、本実施形態の半導体装置は、第１、第２素子形成領域２０、３０の間に、Ｎ−型層６０が配置されていると共に、Ｎ−型層６０にトレンチ７０が形成されている。本実施形態では、このトレンチ７０は、第１素子形成領域２０を取り囲むように形成されており、埋込絶縁膜１１に達しない、つまり、Ｎ−型層６０内にトレンチ７０の底面が位置する構成とされている。そして、トレンチ７０には、側壁に図示しない側壁絶縁膜が配置されていると共に、内部に側壁絶縁膜を介してＰ型層６１が埋め込まれている。
【００３７】
すなわち、第１、第２素子形成領域２０、３０の間では、トレンチ７０が形成されている部分において、ＮＩＰＩＮ接合が構成されている。そして、半導体装置のオフ時において、ＰＩＮ接合の間に構成される空乏層が埋込絶縁膜１１に達する構成とされている。また、半導体層１２の表面には、絶縁膜５０のコンタクトホール５１を介して、Ｐ型層６１と電気的に接続される電極６２が備えられている。
【００３８】
なお、Ｐ型層６１の深さ、つまりトレンチ７０の深さは、ＰＩＮ接合の間に構成される空乏層が埋込絶縁膜１１に達するものであればよく、Ｐ型層６１およびＮ−型層６１の不純物濃度等との関係において適宜変更可能である。また、本実施形態では、Ｎ−型層６０が本発明の第１導電型層に相当し、Ｐ型層６１が本発明の第２導電型層に相当している。
【００３９】
このような半導体装置としても、ダイオードにノイズが印加されたときに、当該ノイズがＮＰＮトランジスタに伝播することを抑制することができる。図４（ａ）は、ＮＰＮトランジスタに対して、ダイオードに正電圧のノイズが印加されたときの半導体装置の状態を示す図であり、図４（ｂ）は、ＮＰＮトランジスタに対して、ダイオードに負電圧のノイズが印加されたときの半導体装置の状態を示す図である。
【００４０】
図４（ａ）に示されるように、ダイオードに正電圧のノイズが印加されたとすると、ダイオードに印加されたノイズは、ＮＰＮトランジスタ側のＮ−型層６１とＰ型層６０との間に逆バイアス電圧が印加されることになり、空乏層６３が広がることになる。このため、ダイオードからＮＰＮトランジスタにノイズが伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｐ型層６１に残留するノイズは、電極６２を介して放出される。
【００４１】
同様に、図４（ｂ）に示されるように、ダイオードに負電圧のノイズが印加されたとすると、ダイオード側のＮ−型層６１とＰ型層６０との間に逆バイアス電圧が印加されることになり、空乏層６４が広がることになる。このため、ダイオードからＮＰＮトランジスタにノイズが伝播することが抑制される。すなわち、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。そして、Ｐ型層６１に残留するノイズが電極６２を介して放出される。
【００４２】
このような半導体装置としても、第１、第２素子形成領域２０、３０の間にＮＩＰＩＮ接合が構成されるので、上記第１実施形態と同様の効果を得ることができる。
【００４３】
さらに、本実施形態では、トレンチ７０を埋込絶縁膜１１に達しない半導体装置とすることにより、トレンチを埋込絶縁膜まで達するものとした半導体装置と比較して、次の効果がある。すなわち、埋込絶縁膜まで達するトレンチを形成した場合には、トレンチにより埋込絶縁膜に応力が印加されることになるため埋込絶縁膜の寿命が低下することになる。しかしながら、本実施形態では、トレンチ７０を埋込絶縁膜１１に達しない構造とし、ＰＩＮ接合の間に構成される空乏層のみを埋込絶縁膜１１に達するようにしているので、埋込絶縁膜１１の寿命が低下することを抑制しつつ、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００４４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第２実施形態に対して、第２素子形成領域３０にトレンチゲート構造を有する半導体素子を形成したものであり、その他に関しては第２実施形態と同様であるため、ここでは説明を省略する。図５（ａ）は、本実施形態における半導体装置の断面構成を示す図、図５（ｂ）は図５（ａ）に示す半導体装置の概略平面図である。
【００４５】
図５に示されるように、本実施形態の半導体装置は、第１素子形成領域２０を挟んでダイオードが形成されている第２素子形成領域３０と反対側の第２素子形成領域３０にトレンチゲート構造を有する半導体素子を形成したものである。本実施形態では、この半導体素子は、次のように構成されている。
【００４６】
すなわち、半導体層１２には、表層部にＰ型のチャネル形成領域８１が形成されており、チャネル形成領域８１内の表層部にＮ＋型ソース領域８２と、当該Ｎ＋型ソース領域８２と隣接して形成されるＰ＋型コンタクト領域８３が形成されている。また、半導体層１２の表層部には、チャネル形成領域８１とは離間した位置にＮ＋型ドレイン領域８４が形成されている。さらに、半導体層１２には、Ｎ＋型ソース領域８２と、Ｎ＋型ドレイン領域８４との間に位置するチャネル形成領域８１を貫通するトレンチ８５が形成されており、トレンチの側壁に図示しないゲート絶縁膜が配置されていると共に、ゲート絶縁膜を介してゲート電極８６が形成されている。
【００４７】
半導体層１２の表面には、絶縁膜５０に形成されたコンタクトホール５１を介して、Ｎ＋型ソース領域８２と電気的に接続される図示しないソース電極、Ｐ＋型コンタクト領域８３と電気的に接続される電極８７、Ｎ＋型ドレイン領域８４と電気的に接続されるドレイン電極８８が備えられている。また、半導体層１２の表面には、図示しないゲート絶縁膜を介して、ゲート電極８６と接続されているプレーナゲート電極８９が備えられている。そして、チャネル形成領域８１とＮ＋型ドレイン領域８４との間にはＬＯＣＯＳ酸化膜９０が形成されている。
【００４８】
このような半導体素子は、ゲート電極８６、８９に正電圧を印加したとき、Ｐ型のチャネル形成領域８１におけるゲート電極８６に対向する部位およびプレーナゲート電極８９に対向する部位に反転層が形成され、当該反転層を介してＮ＋型ドレイン領域８４とＮ＋型ソース領域８２との間に電流が流れる。
【００４９】
このような半導体装置では、トレンチゲート構造を構成するトレンチ８６を形成する際に、第１、第２素子形成領域２０、３０の間に形成されるトレンチ７０を同時に形成することができ、トレンチ７０のみを形成する工程を無くすことができつつ、上記第２実施形態と同様の効果を得ることができる。
【００５０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、支持基板１０にＰＮＰ接合を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図６（ａ）は、本実施形態における半導体装置の断面構成を示す図、図６（ｂ）は図６（ａ）に示す支持基板１０のうち埋込絶縁膜１１側と反対側の裏面模式図である。なお、図６（ｂ）は断面ではないが、理解をし易くするために、Ｐ型層１０ａにハッチングを施してある。
【００５１】
図６に示されるように、本実施形態の半導体装置は、支持基板１０にＰＮＰ接合が構成されている。具体的には、支持基板１０には、裏面から埋込絶縁膜１１に達するＰ型層１０ａと、裏面から埋込絶縁膜１１に達するＮ型層１０ｂとが交互に配置されている。そして、Ｐ型層１０ａおよびＮ型層１０ｂの平面パターンはそれぞれ正方形状とされており、Ｐ型層１０ａおよびＮ型層１０ｂにより市松模様が構成されている。また、Ｐ型層１０ａおよびＮ型層１０ｂの一辺は、第１、第２素子形成領域２０、３０をそれぞれ取り囲む絶縁分離トレンチ４０の間の間隔以下とされている。すなわち、支持基板１０のうち第１、第２素子形成領域２０、３０の間の部分と対向する位置にＰＮＰ接合が構成されるようになっている。
【００５２】
このような半導体装置では、例えば、ダイオードに正電圧のノイズが印加されると、当該ノイズが埋込絶縁膜１１を介して支持基板１０に伝播することがあるが、支持基板１０に伝播したノイズは、Ｎ型層１０ｂとＰ型層１０ａとの間に構成される空乏層によりＮ型層１０ｂからＰ型層１０ａに伝播することが抑制される。同様に、ダイオードに負電圧のノイズが印加されると、支持基板１０に伝播したノイズは、Ｐ型層１０ａとＮ型層１０ｂとの間に構成される空乏層によりＰ型層１０ａからＮ型層１０ｂに伝播することが抑制される。したがって、このような半導体装置では、ダイオードにノイズが印加されたとき、当該ノイズが支持基板１０を介してＮＰＮトランジスタに伝播すること、言い換えると、ノイズが第１素子形成領域２０から支持基板１０を介して第２素子形成領域３０に伝播することを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００５３】
なお、このような半導体装置の支持基板１０は、例えば、支持基板１０にイオン注入によりＮ型層１０ｂを形成したり、支持基板１０にトレンチを形成すると共に当該トレンチ内にＮ型層１０ｂを埋め込むこと等により製造される。
【００５４】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、パッドを第１素子形成領域２０に隣接する位置に備えたものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図７（ａ）は、本実施形態における半導体装置の断面構成を示す図、図７（ｂ）は図７（ａ）に示す半導体装置の概略平面図である。
【００５５】
図７に示されるように、本実施形態の半導体装置は、第１素子形成領域２０に隣接する位置にパッド１００が備えられている。そして、第１素子形成領域２０とパッド１００との間には、ＰＮＰ接合が存在しない構成とされている。具体的には、Ｐ型層６０は、絶縁分離トレンチ４０のうちパッド１００側に位置する部分の外側に形成されていない構成とされている。本実施形態の半導体装置のように、第１素子形成領域２０に隣接する位置にパッド１００が配置される場合には、第１素子形成領域２０とパッド１００との間にＰＮＰ接合を構成しないこともできる。
【００５６】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、複数の第１素子形成領域２０が隣接して備えられていると共に複数の第２素子形成領域３０が隣接して備えられているものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図８は、本実施形態における半導体装置の概略平面図である。
【００５７】
図８に示されるように、本実施形態の半導体装置は、複数の第１素子形成領域２０が隣接して備えられていると共に、複数の第２素子形成領域３０が隣接して備えられている。そして、半導体層１２には、複数の第１素子形成領域２０の全体を囲むＰ型層６０が形成されていると共に、複数の第２素子形成領域３０の全体を囲むＰ型層６０が形成されており、これらＰ型層６０の間にＮ−型層６１が配置されている。
【００５８】
このような半導体装置としても、第１素子形成領域２０と第２素子形成領域３０との間にＰＮＰ接合が構成されるため、上記第１実施形態と同様の効果を得ることができる。
【００５９】
（他の実施形態）
上記各実施形態では、第１素子形成領域２０にダイオードが形成されていると共に第２素子形成領域３０にＮＰＮトランジスタが形成されている例について説明したが、もちろん第１、第２素子形成領域２０、３０に形成される素子はこれに限定されるものではなく、例えば、第１、第２素子形成領域２０、３０にＬＤＭＯＳや抵抗、キャパシタ等の素子を形成することもできる。
【００６０】
また、上記第１、４〜６実施形態では、第１導電型層をＰ型層６０とすると共に第２導電型層をＮ−型層６１として説明したが、もちろん第１導電型をＮ型層（Ｎ−型層）とする共に第２導電型をＰ型層とすることもできる。同様に、上記第２、第３実施形態では、第１導電型層をＮ−型層６０とすると共に第２導電型層をＰ型層６１として説明したが、もちろん第１導電型層をＰ型層とする共に第２導電型層をＮ型層（Ｎ−型層）とすることもできる。
【００６１】
さらに、上記各実施形態では、第１、第２素子形成領域２０、３０の間に電極６２が備えられている例について説明したが、もちろん電極６２が備えられていない構成とすることもできる。
【００６２】
また、上記第２実施形態では、第１素子形成領域２０を取り囲むトレンチ７０が形成されている例について説明したが、例えば、第２素子形成領域２０を取り囲むトレンチ７０が形成されていてもよい。このような半導体装置としても、第１、第２素子形成領域２０、３０の間にＮＩＰＩＮ接合が構成されるため、第２実施形態と同様の効果を得ることができる。
【００６３】
さらに、上記第２実施形態において、トレンチ７０の側壁に側壁絶縁膜を配置せず、直接トレンチ７０の内部にＰ型層６１を埋め込むこともできる。このような半導体装置としても、第１、第２素子形成領域２０、３０の間にＮＰＮ接合が構成されるため、第２実施形態と同様の効果を得ることができる。
【００６４】
また、上記第３実施形態では、第２素子形成領域３０にトレンチゲート構造を有する半導体素子を形成した例について説明したが、もちろん第１素子形成領域２０にトレンチゲート構造を有する半導体素子を形成することもできる。
【００６５】
さらに、上記第５実施形態では、第１素子形成領域２０に隣接して配置されるものとしてパッド１００を例に挙げて説明したが、例えば、半導体層１２の表面にポリキャパシタ等を備えた場合についても、第１素子形成領域２０とポリキャパシタとの間の部分にＰＮＰ接合を構成しないこともできる。すなわち、半導体層１２の表面にパッド１００や素子等が配置される場合には、第１素子形成領域２０のうちパッド１００や素子等が配置される側の部分にＰＮＰ接合が構成されていないものとすることができる。
【００６６】
そして、上記各実施形態を組み合わせた半導体装置とすることもできる。例えば、第２実施形態を第４〜第６実施形態に組み合わせて、第１、第２素子形成領域２０、３０の間にトレンチ７０を形成すると共に、トレンチ７０の側壁に側壁絶縁膜を配置し、当該側壁絶縁膜を介してＰ型層６０を埋め込むことができる。また、第３実施形態を第４〜６実施形態に組み合わせて、半導体層１２にトレンチゲート構造を有する半導体素子を形成することができる。さらに、第４実施形態を第２、３、５、６実施形態に組み合わせて支持基板１０にＰＮＰ接合を形成することができる。そして、第５実施形態を第２〜４、６実施形態に組み合わせて、パッド１００が第１素子形成領域２０と隣接して配置されている場合には、第１素子形成領域２０とパッド１００との間にＰＮＰ接合を構成しないこともできる。また、第６実施形態を第２、３実施形態に組み合わせて、複数の第１素子形成領域２０が隣接して配置されていると共に、複数の第２素子形成領域３０が隣接して配置されている場合には、複数の第１素子形成領域２０を取り囲むトレンチ７０を形成すると共に、当該トレンチ７０の側壁に側壁絶縁膜を配置し、当該側壁絶縁膜を介してＰ型層６０を埋め込むことができる。同様に、第６実施形態を第４、５実施形態に組み合わせて、複数の第１素子形成領域２０が隣接して配置されていると共に、複数の第２素子形成領域３０が隣接して配置されている場合には、複数の第１素子形成領域２０を取り囲むＰ型層６０を形成すると共に、複数の第２素子形成領域３０を取り囲むＰ型層６０を形成することもできる。
【００６７】
また、上記各実施形態では、第１、第２素子形成領域２０、３０の間にＰＮＰ接合を構成するものを説明したが、例えば、第１素子形成領域２０同士の間にＰＮＰ接合を構成してもよいし、第２素子形成領域３０同士の間にＰＮＰ接合を構成してもよい。すなわち、隣接する二つの素子形成領域の間にＰＮＰ接合を構成することもできる。
【符号の説明】
【００６８】
１３ ＳＯＩ基板
２０ 第１素子形成領域
３０ 第２素子形成領域
４０ 絶縁分離トレンチ
６０ Ｐ型層
６１ Ｎ−型層
６３、６４ 空乏層
【特許請求の範囲】
【請求項１】
一面を有する支持基板（１０）と、前記支持基板（１０）の前記一面に配置される埋込絶縁膜（１１）と、前記埋込絶縁膜（１１）を挟んで前記支持基板（１０）と反対側に配置される半導体層（１２）と、を有する半導体基板（１３）のうち、前記半導体層（１２）には、前記半導体層（１２）における第１、第２素子形成領域（２０、３０）をそれぞれ取り囲むと共に、前記第１、第２素子形成領域（２０、３０）を互いに絶縁分離する絶縁分離トレンチ（４０）が形成され、前記第１、第２素子形成領域（２０、３０）にそれぞれ半導体素子が形成された半導体装置において、
前記第１、第２素子形成領域（２０、３０）に形成された半導体素子のうち、前記第１素子形成領域（２０）に形成された半導体素子は外部機器と接続されており、
前記第１素子形成領域（２０）と第２素子形成領域（３０）との間には、第１導電型層（６０）と、前記第１導電型層（６０）に挟まれる第２導電型層（６１）とが配置されており、前記第１、第２導電型層（６０、６１）の間に、オフ時に前記半導体層（１２）の表面から前記埋込絶縁膜（１１）に達し、前記第１、第２素子形成領域（２０、３０）との間を仕切る空乏層（６３、６４）が構成されていることを特徴とする半導体装置。
【請求項２】
前記半導体層（１２）には、前記絶縁分離トレンチ（４０）をそれぞれ取り囲むと共に、前記半導体層（１２）の表面から前記埋込絶縁膜（１１）に達し、互いに離間した状態とされている前記第１導電型層（６０）が形成されており、前記第１導電型層（６０）の間に前記第２導電型層（６１）が配置されている請求項１に記載の半導体装置。
【請求項３】
前記第１、第２素子形成領域（２０、３０）の間には、前記第１導電型層（６０）が配置されていると共に、前記第１導電型層（６０）にトレンチ（７０）が形成されており、前記トレンチ（７０）内に前記第２導電型層（６１）が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチ（７０）には、側壁に絶縁膜が配置されていると共に、当該絶縁膜を介して前記第２導電型層（６１）が埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１、２素子形成領域（２０、３０）のうち少なくともいずれか一方には、トレンチゲート構造を有する半導体素子が形成されていることを特徴とする請求項３または４に記載の半導体装置。
【請求項１】
一面を有する支持基板（１０）と、前記支持基板（１０）の前記一面に配置される埋込絶縁膜（１１）と、前記埋込絶縁膜（１１）を挟んで前記支持基板（１０）と反対側に配置される半導体層（１２）と、を有する半導体基板（１３）のうち、前記半導体層（１２）には、前記半導体層（１２）における第１、第２素子形成領域（２０、３０）をそれぞれ取り囲むと共に、前記第１、第２素子形成領域（２０、３０）を互いに絶縁分離する絶縁分離トレンチ（４０）が形成され、前記第１、第２素子形成領域（２０、３０）にそれぞれ半導体素子が形成された半導体装置において、
前記第１、第２素子形成領域（２０、３０）に形成された半導体素子のうち、前記第１素子形成領域（２０）に形成された半導体素子は外部機器と接続されており、
前記第１素子形成領域（２０）と第２素子形成領域（３０）との間には、第１導電型層（６０）と、前記第１導電型層（６０）に挟まれる第２導電型層（６１）とが配置されており、前記第１、第２導電型層（６０、６１）の間に、オフ時に前記半導体層（１２）の表面から前記埋込絶縁膜（１１）に達し、前記第１、第２素子形成領域（２０、３０）との間を仕切る空乏層（６３、６４）が構成されていることを特徴とする半導体装置。
【請求項２】
前記半導体層（１２）には、前記絶縁分離トレンチ（４０）をそれぞれ取り囲むと共に、前記半導体層（１２）の表面から前記埋込絶縁膜（１１）に達し、互いに離間した状態とされている前記第１導電型層（６０）が形成されており、前記第１導電型層（６０）の間に前記第２導電型層（６１）が配置されている請求項１に記載の半導体装置。
【請求項３】
前記第１、第２素子形成領域（２０、３０）の間には、前記第１導電型層（６０）が配置されていると共に、前記第１導電型層（６０）にトレンチ（７０）が形成されており、前記トレンチ（７０）内に前記第２導電型層（６１）が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチ（７０）には、側壁に絶縁膜が配置されていると共に、当該絶縁膜を介して前記第２導電型層（６１）が埋め込まれていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１、２素子形成領域（２０、３０）のうち少なくともいずれか一方には、トレンチゲート構造を有する半導体素子が形成されていることを特徴とする請求項３または４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−２４３６５４（Ｐ２０１１−２４３６５４Ａ）
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願番号】特願２０１０−１１２４１９（Ｐ２０１０−１１２４１９）
【出願日】平成２２年５月１４日（２０１０．５．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２３年１２月１日（２０１１．１２．１）
【国際特許分類】
【出願日】平成２２年５月１４日（２０１０．５．１４）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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