半導体記憶装置
【課題】メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供すること。
【解決手段】所定の方向に配列した第１ヒューズ群１１と、第１ヒューズ群１１のヒューズ数よりも少なく第１ヒューズ群１１の配列数よりも少ない配列数で所定の方向に配列した第２ヒューズ群１２と、第１ヒューズ群１１及び第２ヒューズ群１２ごとに第１ヒューズ群１１及び第２ヒューズ群１２に基づく所定の信号を伝送する複数の信号線２４と、を備え、第１ヒューズ群１１に基づく信号線２４は、第１ヒューズ群１１付近から第２ヒューズ群１２を迂回して第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線され、第２ヒューズ群１２に基づく信号線２４は、第２ヒューズ群１２付近から第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線されている。
【解決手段】所定の方向に配列した第１ヒューズ群１１と、第１ヒューズ群１１のヒューズ数よりも少なく第１ヒューズ群１１の配列数よりも少ない配列数で所定の方向に配列した第２ヒューズ群１２と、第１ヒューズ群１１及び第２ヒューズ群１２ごとに第１ヒューズ群１１及び第２ヒューズ群１２に基づく所定の信号を伝送する複数の信号線２４と、を備え、第１ヒューズ群１１に基づく信号線２４は、第１ヒューズ群１１付近から第２ヒューズ群１２を迂回して第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線され、第２ヒューズ群１２に基づく信号線２４は、第２ヒューズ群１２付近から第２ヒューズ群１２の第１ヒューズ群１１側とは反対側に配線されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを利用して冗長メモリセルの選択を行う半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、メモリセルに故障が生じても装置全体として正しく動作し続けるようにするため、冗長回路を有する。冗長回路では、テスト工程において、正規のメモリセルに不良が検出された場合に冗長メモリセルの選択（置換）を行うためのヒューズ領域を有する。ヒューズ領域においては、不良メモリセルに係るアドレスをプログラムするためにアドレスのビット毎にヒューズが設けられるが、チップサイズを増加させる要因となるため、ヒューズ領域においてプログラムされた不良アドレスに応じてメモリセルを切り替える（選択する）回路が設けられるようになっている。
【０００３】
例えば、特許文献１では、メモリセルおよびメモリセルに接続されたワード線、ビット線を有するセルアレイと、複数の不良アドレスがそれぞれプログラムされる複数の冗長ヒューズ回路と、前記冗長ヒューズ回路に共通に設けられ、不良を救済するためのリザーブ冗長線と、前記冗長ヒューズ回路にそれぞれ対応して設けられ、前記冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号をそれぞれ出力する複数のアドレス比較回路と、前記冗長信号に応答して、対応するレギュラー冗長線または前記リザーブ冗長線のいずれかを有効にするスイッチ回路と、前記スイッチ回路の切替を制御するための冗長選択信号を出力する選択ヒューズ回路とを備えた半導体メモリが開示されている。この半導体メモリによれば、冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができるとされている。
【０００４】
ところで、ヒューズ領域においては、メモリセルマトリックス単位で必要な本数のヒューズが均一に配置されたヒューズ群を有する。各ヒューズ群の大きさは、全て同一サイズとなっている。さらに、ヒューズ群は、ヒューズ領域において、通常、１列に並んで配置されているが、近年、メモリ容量が大きくなるにつれて、ヒューズ領域において、ヒューズ群が一方向（列方向）だけでなく他方向（行方向）にも配置されるようになっている。このようなヒューズ領域では、各ヒューズ群の周辺にアドレス比較回路が配置されており、アドレス比較回路から出力された信号が信号線を通じてスイッチ回路に入力される。ヒューズ群におけるヒューズはレーザビーム等を用いて切断されるため、ヒューズ群上に信号線を配置することができない。そのため、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間に他のヒューズ群が配置される場合、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間の信号線は、他のヒューズ群を迂回するように配線される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開２００７／１１０９２７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間の信号線を、他のヒューズ群を迂回するように配線すると、他のヒューズ群の周辺（特に幅方向（チップ最外周端部の方向））に当該信号線を配線するためのエリアを確保しなければならず、ヒューズ領域のレイアウト面積が増大し、チップサイズが大きくなってしまうおそれがある。
【０００７】
本発明の主な課題は、メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一視点においては、半導体記憶装置においては、複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群と、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線と、を備え、前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする。
【０００９】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、入力されたアドレス信号と対応する前記第１ヒューズ群及び前記第２ヒューズ群からのヒューズ信号とを比較し、かつ、比較結果が一致するときに冗長メモリセル使用信号を出力する複数の比較判定回路と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、かつ、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力する複数の冗長メモリセル使用判定回路群と、対応する前記冗長メモリセル使用判定回路群から対応する前記信号線を通じて入力された前記冗長メモリセル使用信号に基づいてメモリセルの選択制御を行う複数のメモリセル選択制御回路と、を備え、前記第１ヒューズ群及び前記第２ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向に対し直角方向の前記メモリセル選択制御回路側に隣接して配置され、前記メモリセル選択制御回路は、前記第２ヒューズ群よりも前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置に配置されていることが好ましい。
【００１０】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第１ヒューズ群の１個分ごとに対応し、前記第２ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第２ヒューズ群の１．５個分のユニットごとに対応することが好ましい。
【００１１】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第２ヒューズ群から前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置において前記第２ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第３ヒューズ群を備え、前記信号線は、前記第３ヒューズ群ごとにも前記第３ヒューズ群に基づく所定の信号を伝送し、前記第１ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して配線され、前記第２ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第３ヒューズ群に基づく前記信号線は、前記第３ヒューズ群付近から前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることが好ましい。
【００１２】
本発明の前記半導体記憶装置においては、前記第３ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第３ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第３ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第３ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第３ヒューズ群の前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側に隣接して配置され、前記第１ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群の前記所定の方向の一方又は両方に配置され、前記第２ヒューズ群及び前記第３ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群よりも前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置に配置されていることが好ましい。
【００１３】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第３ヒューズ群から前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置において前記第３ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第４ヒューズ群を備え、前記信号線は、前記第４ヒューズ群ごとにも前記第４ヒューズ群に基づく所定の信号を伝送し、前記第２ヒューズ群及び前記第３ヒューズ群に基づく前記信号線は、前記第４ヒューズ群を迂回して配線されていることが好ましい。
【００１４】
本発明の前記半導体記憶装置においては、前記第４ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第４ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第４ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第４ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第４ヒューズ群の前記所定の方向に対し直角方向の前記第３ヒューズ群側とは反対側に隣接して配置され、前記第２ヒューズ群、前記第３ヒューズ群、及び前記第４ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群の前記所定の方向の一方又は両方に配置されていることが好ましい。
【００１５】
本発明の前記半導体記憶装置においては、前記第３ヒューズ群に対応する前記メモリセル選択制御回路と前記第４ヒューズ群に対応する前記メモリセル選択制御回路とは、共通化されており、前記第３ヒューズ群及び前記第４ヒューズ群に対応する共通の１つの前記メモリセル選択制御回路は、前記第３ヒューズ群の１個分、及び前記第４ヒューズ群の０．５個分のユニットごとに対応していることが好ましい。
【発明の効果】
【００１６】
本発明によれば、第１ヒューズ群及び第２ヒューズ群におけるヒューズ数、及び第１ヒューズ群及び第２ヒューズ群の配置位置、１段あたりに配置する第１ヒューズ群１１及び第２ヒューズ群１２の個数、及び通過する信号線の本数に応じて変更することで、信号線を配線するためのエリアを、チップ最外周端部の方向に増大することなく、第１段目の左右方向の回路の幅の範囲内で確保することが可能になり、メモリ容量が大きくなり信号線の本数が多くなっても、ヒューズ領域のレイアウト面積の増大が抑えられ、チップサイズの増大を抑えることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【図２】本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の第１ヒューズ群の周辺の構成を模式的に示したレイアウト図である。
【図３】本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の回路構成を模式的に示したブロック図である。
【図４】本発明の実施例２に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【図５】比較例に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態に係る半導体記憶装置では、複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群（図１の１１）と、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群（図１の１２）と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線（図１の２４）と、を備え、前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されている。
【実施例１】
【００１９】
本発明の実施例１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。図２は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の第１ヒューズ群の周辺の構成を模式的に示したレイアウト図である。図３は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の回路構成を模式的に示したブロック図である。
【００２０】
半導体記憶装置は、半導体チップのチップ最外周端部１付近において、ヒューズを利用して冗長メモリセルの選択を行うためのヒューズ領域２を有する（図１参照）。ヒューズ領域２は、主な構成部として、第１ヒューズ群１１（ＦＵＳＥ１）と、第２ヒューズ群１２（ＦＵＳＥ２）と、アドレスヒューズ比較回路群１３（ＲＥＤ）と、冗長メモリセル使用判定回路群１４（ＲＥＤＨＩＴ）と、メモリセル選択制御回路１５（ＣＯＮＴ）と、アドレス信号線２１（ＡＤ）と、ヒューズ信号線２２（ＲＤＤ）と、アドレスヒューズ比較信号線２３（ＲＤＤＨＩＴ）と、冗長メモリセル使用信号２４（ＨＩＴ）と、メモリセル選択信号２５（ＡＤＤ）と、冗長メモリセル選択信号２６（ＲＥＤＡＤＤ）と、を有する。
【００２１】
第１ヒューズ群１１（ＦＵＳＥ１）は、複数のヒューズ１１ａを有するユニットである（図２参照）。第１ヒューズ群１１は、チップ最外周端部１側から第１段目にチップ最外周端部１と同じ方向に複数（図１では４つ）配列されている。各第１ヒューズ群１１の両側（図の左右両側）には、アドレスヒューズ比較回路群１３が隣接して配置されている。第１ヒューズ群１１のチップ中央側（図の下側）には、冗長メモリセル使用判定回路群１４が配置されている。各第１ヒューズ群１１は、不良メモリセル（図示せず；チップ中央側に配置）に係るアドレスをプログラムするための複数のヒューズ１１ａを有する。ヒューズ１１ａは、第１ヒューズ群１１の領域において、チップ最外周端部１の方向に２列になって複数段配置されている（図２参照）。ヒューズ１１ａは、レーザビーム等を用いて切断され、切断されていない状態では導体として振る舞い、切断されている状態では回路に流れる電流を断つ。第１ヒューズ群１１における図の左側のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の図の左側にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。第１ヒューズ群１１における図の右側のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の図の右側にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。ヒューズ信号（ＲＤＤ）は、ヒューズ１１ａにおいて導通しているときに出力する信号である。第１ヒューズ群１１の領域上には、ヒューズ１１ａがレーザビーム等を用いて切断されるので、ヒューズ信号線２２以外の信号線は配線されない。
【００２２】
第２ヒューズ群１２（ＦＵＳＥ２）は、複数のヒューズ（図２の１１ａと同様なもの）を有するユニットである。第２ヒューズ群１２のヒューズ数は、第１ヒューズ群１１のヒューズ数よりも少なく構成されている（図１では第１ヒューズ群１１のヒューズ数の３分の２を想定）。第２ヒューズ群１２は、第１ヒューズ群１１よりも多く存在する。第２ヒューズ群１２は、チップ最外周端部１側から第２段目〜第４段目（チップ最外周端部１の方向に対し直角方向にずれた位置）にチップ最外周端部１と同じ方向に配されている（図１参照）。第２段目の第２ヒューズ群１２（特許請求の範囲の第２ヒューズ群に相当）の配列数は、第１段目の第１ヒューズ群１１の配列数よりも少ない（図１では３個）。第３段目の第２ヒューズ群１２（特許請求の範囲の第３ヒューズ群に相当）の配列数は、第２段目の第２ヒューズ群１２の配列数よりも少ない（図１では２個）。第４段目の第２ヒューズ群１２（特許請求の範囲の第４ヒューズ群に相当）の配列数は、第３段目の第２ヒューズ群１２の配列数よりも少ない（図１では１個）。各第２ヒューズ群１２の両側（図の左右両側）には、アドレスヒューズ比較回路群１３が隣接して配置されている。各第２ヒューズ群１２のチップ中央側（図の下側）には、冗長メモリセル使用判定回路群１４が配置されている。第２ヒューズ群１２は、不良メモリセル（図示せず；チップ中央側に配置）に係るアドレスをプログラムするための複数のヒューズを有する。ヒューズは、第２ヒューズ群１２の領域において、チップ最外周端部１の方向に２列になって複数段配置されている。ヒューズは、レーザビーム等を用いて切断され、切断されていない状態では導体として振る舞い、切断されている状態では回路に流れる電流を断つ。第２ヒューズ群１２における左側（図の左側）のヒューズは、対応するヒューズ信号線２２を通じて、第２ヒューズ群１２の左側（図の左側）にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。第２ヒューズ群１２における右側（図の右側）のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の右側（図の右側）にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。ヒューズ信号（ＲＤＤ）は、ヒューズにおいて導通しているときに出力する信号である。第２ヒューズ群１２の領域上には、ヒューズ１１ａがレーザビーム等を用いて切断されるので、ヒューズ信号線２２以外の信号線は配線されない。
【００２３】
アドレスヒューズ比較回路群１３（ＲＥＤ）は、アドレス信号（ＡＤ）とヒューズ信号（ＲＤＤ）とを比較するアドレスヒューズ比較回路１３ａを複数有するユニット（比較判定回路の一部）である（図１〜図３参照）。アドレスヒューズ比較回路群１３は、各第１ヒューズ群１１及び各第２ヒューズ群１２の両側（図の左右両側）に配置されている。チップ最外周端部１側から第１段目にある第１ヒューズ群１１に係るアドレスヒューズ比較回路群１３は、隣り合う他の第１ヒューズ群１１に係る他のアドレスヒューズ比較回路群１３と隣接している。チップ最外周端部１側から第２段目にある第２ヒューズ群１２に係るアドレスヒューズ比較回路群１３は、隣り合う他の第２ヒューズ群１２の他のアドレスヒューズ比較回路群１３と離間して配置されている。チップ最外周端部１側から第３段目にある第２ヒューズ群１２に係るアドレスヒューズ比較回路群１３は、隣り合う他の第２ヒューズ群１２の他のアドレスヒューズ比較回路群１３と隣接している。チップ最外周端部１側から第３段目及び第４段目にある所定のアドレスヒューズ比較回路群１３は、メモリセル選択制御回路１５と隣接している。アドレスヒューズ比較回路１３ａは、対応するヒューズ信号線２２を通じて、対応する第１ヒューズ群１１又は第２ヒューズ群１２の所定数（図２では８個）のヒューズ（図２の１１ａに相当）からのヒューズ信号（ＲＤＤ）が入力される。アドレスヒューズ比較回路１３ａは、各アドレス信号線２１を通じてアドレス信号（ＡＤＤ）が入力される。アドレスヒューズ比較回路１３ａは、入力されたヒューズ信号（ＲＤＤ）とアドレス信号（ＡＤＤ）を比較し、比較結果が一致するときにアドレスヒューズ比較信号（ＲＤＤＨＩＴ）を、アドレスヒューズ比較信号線２３を通じて冗長メモリセル使用判定回路群１４に向けて出力する。
【００２４】
冗長メモリセル使用判定回路群１４（ＲＥＤＨＩＴ）は、アドレスヒューズ比較回路群１３からのアドレスヒューズ比較信号（ＲＤＤＨＩＴ）に基づいて冗長メモリセルを使用するかどうかを判定する冗長メモリセル使用判定回路１４ａを複数（図２では２個）有するユニット（比較判定回路の一部）である（図１〜図３参照）。冗長メモリセル使用判定回路群１４は、各第１ヒューズ群１１及び各第２ヒューズ群１２のチップ中央側（図の下側）に隣接して配置されている。冗長メモリセル使用判定回路１４ａは、対応するアドレスヒューズ比較信号線２３を通じて、対応する１つのアドレスヒューズ比較回路群１３における各アドレスヒューズ比較回路１３ａからアドレスヒューズ比較信号（ＲＤＤＨＩＴ）が入力される。冗長メモリセル使用判定回路１４ａは、入力された各アドレスヒューズ比較信号（ＲＤＤＨＩＴ）に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号（ＨＩＴ）を、冗長メモリセル使用信号線２４を通じてメモリセル選択制御回路１５に向けて出力する。
【００２５】
メモリセル選択制御回路１５（ＣＯＮＴ）は、アドレス信号（ＡＤ）と対応する冗長メモリセル使用判定回路群１４からの冗長メモリセル使用信号（ＨＩＴ）とに基づいてメモリセルの選択制御を行う回路である。メモリセル選択制御回路１５は、チップ最外周端部１側から第３段目及び第４段目の左右（左右の一方でも可）に２段づつ隣接して配置されており、所定のアドレスヒューズ比較回路群１３と隣接している。メモリセル選択制御回路１５は、第１ヒューズ群１１について、１個分の第１ヒューズ群１１ごとに１つのメモリセル選択制御回路１５が対応している。一方、メモリセル選択制御回路１５は、第２ヒューズ群１２について、１．５個分の第２ヒューズ群１２ごとに１つのメモリセル選択制御回路１５が対応しており、図１では第２段目の中間の第２ヒューズ群１２、及び第４段目の第２ヒューズ群１２については２つのメモリセル選択制御回路１５に跨って半々に対応している。例えば、第２段目の左の第２ヒューズ群１２から出力される冗長メモリセル使用信号（ＨＩＴ）の全てと、第２段目の中央の第２ヒューズ群１２のうちの左半分の冗長メモリセル使用信号（ＨＩＴ：赤色）とが同一のメモリセル選択制御回路（ＣＯＮＴ）に入力されている。メモリセル選択制御回路１５は、冗長メモリセル使用信号（ＨＩＴ）が入力されたときに冗長メモリセルを選択制御するための冗長メモリセル選択信号（ＲＥＤＡＤＤ）を冗長メモリセル選択信号線２６を通じて冗長メモリセルアレイ制御部（図示せず）に向けて出力し、冗長メモリセル使用信号（ＨＩＴ）が入力されないときに通常のメモリセルを選択制御するためのメモリセル選択信号線（ＡＤＤ）をメモリセル選択信号線２５を通じてメモリセルアレイ制御部（図示せず）に向けて出力する。
【００２６】
アドレス信号線２１は、アドレス入力部（図示せず）から出力されたアドレス信号（ＡＤ）を、各アドレスヒューズ比較回路群１３及び各メモリセル選択制御回路１５に向けて伝送するための信号線である。アドレス信号線２１は、アドレスヒューズ比較回路群１３、冗長メモリセル使用判定回路群１４、メモリセル選択制御回路１５、及び回路のない配線スペースの領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００２７】
ヒューズ信号線２２は、各第１ヒューズ群１１及び各第２ヒューズ群１２のヒューズにおいて導通しているときに出力されるヒューズ信号（ＲＤＤ）を、対応するアドレスヒューズ比較回路群１３のアドレスヒューズ比較回路１３ａに向けて伝送するための信号線である。ヒューズ信号線２２は、第１ヒューズ群１１及び第２ヒューズ群１２と、対応するアドレスヒューズ比較回路群１３との領域上に配線されている。
【００２８】
アドレスヒューズ比較信号線２３は、アドレスヒューズ比較回路群１３において比較結果が一致するときに出力されるアドレスヒューズ比較信号（ＲＤＤＨＩＴ）を、対応する冗長メモリセル使用判定回路群１４の冗長メモリセル使用判定回路１４ａに向けて伝送するための信号線である。アドレスヒューズ比較信号線２３は、アドレスヒューズ比較回路群１３と、対応する冗長メモリセル使用判定回路群１４との領域上に配線されている。
【００２９】
冗長メモリセル使用信号線２４は、冗長メモリセル使用判定回路群１４の冗長メモリセル使用判定回路１４ａにおいて冗長メモリセルを使用する場合に出力される冗長メモリセル使用信号（ＨＩＴ）を、対応するメモリセル選択制御回路１５に向けて伝送するための信号線である。冗長メモリセル使用信号線２４は、冗長メモリセル使用判定回路群１４、回路のない配線スペース、及び対応するメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００３０】
メモリセル選択信号線２５は、メモリセル選択制御回路１５において冗長メモリセル使用信号（ＨＩＴ）が入力されないときに出力されるメモリセル選択信号線（ＡＤＤ）を、対応するメモリセルアレイ制御部（図示せず）に向けて伝送するための信号線である。メモリセル選択信号線２５は、回路のない配線スペース、及びメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００３１】
冗長メモリセル選択信号線２６は、メモリセル選択制御回路１５において冗長メモリセル使用信号（ＨＩＴ）が入力されたときに出力される冗長メモリセル選択信号（ＲＥＤＡＤＤ）を、対応する冗長メモリセルアレイ制御部（図示せず）に向けて伝送するための信号線である。冗長メモリセル選択信号線２６は、回路のない配線スペース、及びメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００３２】
次に、本発明の実施例１に係る半導体記憶装置の作用効果について比較例（従来例）と比較しながら図面を用いて説明する。図５は、比較例に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【００３３】
図５を参照すると、比較例（従来例）に係る半導体記憶装置のヒューズ領域１０２では、図１のような第１ヒューズ群１とサイズが異なる第２ヒューズ群２がなく、各第１ヒューズ群１１１の大きさは全て同一サイズとなっている。第１ヒューズ群１１１は、ヒューズ領域１０２において２段配置されており、第１段目及び第２段目にある第１ヒューズ群１１１に係るアドレスヒューズ比較回路群１１３は、隣り合う他の第１ヒューズ群１１１に係る他のアドレスヒューズ比較回路群１１３と隣接している。第１段目にある各第１ヒューズ群１１１に係る冗長メモリセル使用判定回路群１４から対応するメモリセル選択制御回路１１５に通ずる冗長メモリセル使用信号線１２４は、レーザビーム等を用いて切断される可能性のある第２段目にある第１ヒューズ群１１１の領域上には配線されず、第２段目に係る第１ヒューズ群１１１、アドレスヒューズ比較回路群１１３、及び冗長メモリセル使用判定回路群１４を迂回するように配線されている。第１段目の第１ヒューズ群１１１に係る冗長メモリセル使用判定回路群１１４とメモリセル選択制御回路１１５との間の冗長メモリセル使用信号線１２４を、第２段目に係る第１ヒューズ群１１１、アドレスヒューズ比較回路群１１３、及び冗長メモリセル使用判定回路群１４を迂回するように配線すると、第２段目に係る第１ヒューズ群１１１の周辺、特にチップ最外周端部の方向に当該冗長メモリセル使用信号線１２４を配線するためのエリアを確保しなければならない。当該冗長メモリセル使用信号線１２４の本数が多くなると、当該冗長メモリセル使用信号線１２４を配線するためのエリアが飛躍的に増大し、ヒューズ領域１０２のレイアウト面積が飛躍的に増大する。
【００３４】
一方、実施例１（図１参照）のように、第１ヒューズ群１１及び第２ヒューズ群１２におけるヒューズ数、及び第１ヒューズ群１１及び第２ヒューズ群１２の配置位置、１段あたりに配置する第１ヒューズ群１１及び第２ヒューズ群１２の個数、及び通過する信号線（特に冗長メモリセル使用信号線２４）の本数に応じて変更し、ヒューズ数の少ない方の第２ヒューズ群１２をチップ中央側に配置することで、冗長メモリセル使用信号線２４を配線するためのエリアを、チップ最外周端部の方向に増大することなく、第１段目の左右方向の回路（第１ヒューズ群１１、アドレスヒューズ比較回路群１３）の幅の範囲内で確保することが可能になり、メモリ容量が大きくなり冗長メモリセル使用信号線２４の本数が多くなっても、ヒューズ領域２のレイアウト面積の増大が抑えられ、チップサイズの増大を抑えることができる。
【実施例２】
【００３５】
本発明の実施例２に係る半導体記憶装置について図面を用いて説明する。図４は、本発明の実施例２に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【００３６】
実施例２では、チップ最外周端部１側から第２段目の隣り合う第２ヒューズ群１２（ＦＵＳＥ２）の間隔を実施例１（図１参照）のときよりも広げ、第２段目の隣り合う第２ヒューズ群１２間のスペースの冗長メモリセル使用信号線２４の本数（図２では３本）を実施例１（図１では２本）のときよりも多くし、左右両外側の冗長メモリセル使用信号線２４の本数（図２では１本）を実施例１（図１では２本）のときよりも少なくしたものである。その他の構成は、実施例１と同様である。
【００３７】
実施例２によれば、実施例１と同様な効果を奏する。
【符号の説明】
【００３８】
１、１０１ チップ最外周端部
２、１０２ ヒューズ領域
１１、１１１ 第１ヒューズ群（ＦＵＳＥ１）
１１ａ ヒューズ
１２ 第２ヒューズ群（ＦＵＳＥ２；第２〜第４ヒューズ群）
１３、１１３ アドレスヒューズ比較回路群（ＲＥＤ；比較回路群）
１３ａ アドレスヒューズ比較回路
１４、１１４ 冗長メモリセル使用判定回路群（ＲＥＤＨＩＴ）
１４ａ 冗長メモリセル使用判定回路
１５、１１５ メモリセル選択制御回路（ＣＯＮＴ）
２１、１２１ アドレス信号線（ＡＤ）
２２、１２２ ヒューズ信号線（ＲＤＤ）
２３、１２３ アドレスヒューズ比較信号線（ＲＤＤＨＩＴ）
２４、１２４ 冗長メモリセル使用信号線（ＨＩＴ；信号線）
２５、１２５ メモリセル選択信号線（ＡＤＤ）
２６、１２６ 冗長メモリセル選択信号線（ＲＥＤＡＤＤ）
【技術分野】
【０００１】
本発明は、ヒューズを利用して冗長メモリセルの選択を行う半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置においては、メモリセルに故障が生じても装置全体として正しく動作し続けるようにするため、冗長回路を有する。冗長回路では、テスト工程において、正規のメモリセルに不良が検出された場合に冗長メモリセルの選択（置換）を行うためのヒューズ領域を有する。ヒューズ領域においては、不良メモリセルに係るアドレスをプログラムするためにアドレスのビット毎にヒューズが設けられるが、チップサイズを増加させる要因となるため、ヒューズ領域においてプログラムされた不良アドレスに応じてメモリセルを切り替える（選択する）回路が設けられるようになっている。
【０００３】
例えば、特許文献１では、メモリセルおよびメモリセルに接続されたワード線、ビット線を有するセルアレイと、複数の不良アドレスがそれぞれプログラムされる複数の冗長ヒューズ回路と、前記冗長ヒューズ回路に共通に設けられ、不良を救済するためのリザーブ冗長線と、前記冗長ヒューズ回路にそれぞれ対応して設けられ、前記冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号をそれぞれ出力する複数のアドレス比較回路と、前記冗長信号に応答して、対応するレギュラー冗長線または前記リザーブ冗長線のいずれかを有効にするスイッチ回路と、前記スイッチ回路の切替を制御するための冗長選択信号を出力する選択ヒューズ回路とを備えた半導体メモリが開示されている。この半導体メモリによれば、冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができるとされている。
【０００４】
ところで、ヒューズ領域においては、メモリセルマトリックス単位で必要な本数のヒューズが均一に配置されたヒューズ群を有する。各ヒューズ群の大きさは、全て同一サイズとなっている。さらに、ヒューズ群は、ヒューズ領域において、通常、１列に並んで配置されているが、近年、メモリ容量が大きくなるにつれて、ヒューズ領域において、ヒューズ群が一方向（列方向）だけでなく他方向（行方向）にも配置されるようになっている。このようなヒューズ領域では、各ヒューズ群の周辺にアドレス比較回路が配置されており、アドレス比較回路から出力された信号が信号線を通じてスイッチ回路に入力される。ヒューズ群におけるヒューズはレーザビーム等を用いて切断されるため、ヒューズ群上に信号線を配置することができない。そのため、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間に他のヒューズ群が配置される場合、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間の信号線は、他のヒューズ群を迂回するように配線される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】国際公開２００７／１１０９２７号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、あるヒューズ群に係るアドレス比較回路とスイッチ回路との間の信号線を、他のヒューズ群を迂回するように配線すると、他のヒューズ群の周辺（特に幅方向（チップ最外周端部の方向））に当該信号線を配線するためのエリアを確保しなければならず、ヒューズ領域のレイアウト面積が増大し、チップサイズが大きくなってしまうおそれがある。
【０００７】
本発明の主な課題は、メモリ容量が大きくなってもヒューズ領域のレイアウト面積の増大を抑えることができる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一視点においては、半導体記憶装置においては、複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群と、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線と、を備え、前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする。
【０００９】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、入力されたアドレス信号と対応する前記第１ヒューズ群及び前記第２ヒューズ群からのヒューズ信号とを比較し、かつ、比較結果が一致するときに冗長メモリセル使用信号を出力する複数の比較判定回路と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、かつ、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力する複数の冗長メモリセル使用判定回路群と、対応する前記冗長メモリセル使用判定回路群から対応する前記信号線を通じて入力された前記冗長メモリセル使用信号に基づいてメモリセルの選択制御を行う複数のメモリセル選択制御回路と、を備え、前記第１ヒューズ群及び前記第２ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向に対し直角方向の前記メモリセル選択制御回路側に隣接して配置され、前記メモリセル選択制御回路は、前記第２ヒューズ群よりも前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置に配置されていることが好ましい。
【００１０】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第１ヒューズ群の１個分ごとに対応し、前記第２ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第２ヒューズ群の１．５個分のユニットごとに対応することが好ましい。
【００１１】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第２ヒューズ群から前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置において前記第２ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第３ヒューズ群を備え、前記信号線は、前記第３ヒューズ群ごとにも前記第３ヒューズ群に基づく所定の信号を伝送し、前記第１ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して配線され、前記第２ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第３ヒューズ群に基づく前記信号線は、前記第３ヒューズ群付近から前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることが好ましい。
【００１２】
本発明の前記半導体記憶装置においては、前記第３ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第３ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第３ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第３ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第３ヒューズ群の前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側に隣接して配置され、前記第１ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群の前記所定の方向の一方又は両方に配置され、前記第２ヒューズ群及び前記第３ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群よりも前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置に配置されていることが好ましい。
【００１３】
本発明の前記半導体記憶装置においては、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第３ヒューズ群から前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置において前記第３ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第４ヒューズ群を備え、前記信号線は、前記第４ヒューズ群ごとにも前記第４ヒューズ群に基づく所定の信号を伝送し、前記第２ヒューズ群及び前記第３ヒューズ群に基づく前記信号線は、前記第４ヒューズ群を迂回して配線されていることが好ましい。
【００１４】
本発明の前記半導体記憶装置においては、前記第４ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、前記比較判定回路は、前記第４ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第４ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第４ヒューズ群の前記所定の方向の両側に隣接して配置され、前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第４ヒューズ群の前記所定の方向に対し直角方向の前記第３ヒューズ群側とは反対側に隣接して配置され、前記第２ヒューズ群、前記第３ヒューズ群、及び前記第４ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群の前記所定の方向の一方又は両方に配置されていることが好ましい。
【００１５】
本発明の前記半導体記憶装置においては、前記第３ヒューズ群に対応する前記メモリセル選択制御回路と前記第４ヒューズ群に対応する前記メモリセル選択制御回路とは、共通化されており、前記第３ヒューズ群及び前記第４ヒューズ群に対応する共通の１つの前記メモリセル選択制御回路は、前記第３ヒューズ群の１個分、及び前記第４ヒューズ群の０．５個分のユニットごとに対応していることが好ましい。
【発明の効果】
【００１６】
本発明によれば、第１ヒューズ群及び第２ヒューズ群におけるヒューズ数、及び第１ヒューズ群及び第２ヒューズ群の配置位置、１段あたりに配置する第１ヒューズ群１１及び第２ヒューズ群１２の個数、及び通過する信号線の本数に応じて変更することで、信号線を配線するためのエリアを、チップ最外周端部の方向に増大することなく、第１段目の左右方向の回路の幅の範囲内で確保することが可能になり、メモリ容量が大きくなり信号線の本数が多くなっても、ヒューズ領域のレイアウト面積の増大が抑えられ、チップサイズの増大を抑えることができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【図２】本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の第１ヒューズ群の周辺の構成を模式的に示したレイアウト図である。
【図３】本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の回路構成を模式的に示したブロック図である。
【図４】本発明の実施例２に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【図５】比較例に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態に係る半導体記憶装置では、複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群（図１の１１）と、前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群（図１の１２）と、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線（図１の２４）と、を備え、前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されている。
【実施例１】
【００１９】
本発明の実施例１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。図２は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の第１ヒューズ群の周辺の構成を模式的に示したレイアウト図である。図３は、本発明の実施例１に係る半導体記憶装置におけるヒューズ領域の回路構成を模式的に示したブロック図である。
【００２０】
半導体記憶装置は、半導体チップのチップ最外周端部１付近において、ヒューズを利用して冗長メモリセルの選択を行うためのヒューズ領域２を有する（図１参照）。ヒューズ領域２は、主な構成部として、第１ヒューズ群１１（ＦＵＳＥ１）と、第２ヒューズ群１２（ＦＵＳＥ２）と、アドレスヒューズ比較回路群１３（ＲＥＤ）と、冗長メモリセル使用判定回路群１４（ＲＥＤＨＩＴ）と、メモリセル選択制御回路１５（ＣＯＮＴ）と、アドレス信号線２１（ＡＤ）と、ヒューズ信号線２２（ＲＤＤ）と、アドレスヒューズ比較信号線２３（ＲＤＤＨＩＴ）と、冗長メモリセル使用信号２４（ＨＩＴ）と、メモリセル選択信号２５（ＡＤＤ）と、冗長メモリセル選択信号２６（ＲＥＤＡＤＤ）と、を有する。
【００２１】
第１ヒューズ群１１（ＦＵＳＥ１）は、複数のヒューズ１１ａを有するユニットである（図２参照）。第１ヒューズ群１１は、チップ最外周端部１側から第１段目にチップ最外周端部１と同じ方向に複数（図１では４つ）配列されている。各第１ヒューズ群１１の両側（図の左右両側）には、アドレスヒューズ比較回路群１３が隣接して配置されている。第１ヒューズ群１１のチップ中央側（図の下側）には、冗長メモリセル使用判定回路群１４が配置されている。各第１ヒューズ群１１は、不良メモリセル（図示せず；チップ中央側に配置）に係るアドレスをプログラムするための複数のヒューズ１１ａを有する。ヒューズ１１ａは、第１ヒューズ群１１の領域において、チップ最外周端部１の方向に２列になって複数段配置されている（図２参照）。ヒューズ１１ａは、レーザビーム等を用いて切断され、切断されていない状態では導体として振る舞い、切断されている状態では回路に流れる電流を断つ。第１ヒューズ群１１における図の左側のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の図の左側にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。第１ヒューズ群１１における図の右側のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の図の右側にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。ヒューズ信号（ＲＤＤ）は、ヒューズ１１ａにおいて導通しているときに出力する信号である。第１ヒューズ群１１の領域上には、ヒューズ１１ａがレーザビーム等を用いて切断されるので、ヒューズ信号線２２以外の信号線は配線されない。
【００２２】
第２ヒューズ群１２（ＦＵＳＥ２）は、複数のヒューズ（図２の１１ａと同様なもの）を有するユニットである。第２ヒューズ群１２のヒューズ数は、第１ヒューズ群１１のヒューズ数よりも少なく構成されている（図１では第１ヒューズ群１１のヒューズ数の３分の２を想定）。第２ヒューズ群１２は、第１ヒューズ群１１よりも多く存在する。第２ヒューズ群１２は、チップ最外周端部１側から第２段目〜第４段目（チップ最外周端部１の方向に対し直角方向にずれた位置）にチップ最外周端部１と同じ方向に配されている（図１参照）。第２段目の第２ヒューズ群１２（特許請求の範囲の第２ヒューズ群に相当）の配列数は、第１段目の第１ヒューズ群１１の配列数よりも少ない（図１では３個）。第３段目の第２ヒューズ群１２（特許請求の範囲の第３ヒューズ群に相当）の配列数は、第２段目の第２ヒューズ群１２の配列数よりも少ない（図１では２個）。第４段目の第２ヒューズ群１２（特許請求の範囲の第４ヒューズ群に相当）の配列数は、第３段目の第２ヒューズ群１２の配列数よりも少ない（図１では１個）。各第２ヒューズ群１２の両側（図の左右両側）には、アドレスヒューズ比較回路群１３が隣接して配置されている。各第２ヒューズ群１２のチップ中央側（図の下側）には、冗長メモリセル使用判定回路群１４が配置されている。第２ヒューズ群１２は、不良メモリセル（図示せず；チップ中央側に配置）に係るアドレスをプログラムするための複数のヒューズを有する。ヒューズは、第２ヒューズ群１２の領域において、チップ最外周端部１の方向に２列になって複数段配置されている。ヒューズは、レーザビーム等を用いて切断され、切断されていない状態では導体として振る舞い、切断されている状態では回路に流れる電流を断つ。第２ヒューズ群１２における左側（図の左側）のヒューズは、対応するヒューズ信号線２２を通じて、第２ヒューズ群１２の左側（図の左側）にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。第２ヒューズ群１２における右側（図の右側）のヒューズ１１ａは、対応するヒューズ信号線２２を通じて、第１ヒューズ群１１の右側（図の右側）にある対応するアドレスヒューズ比較回路１３ａに向けてヒューズ信号（ＲＤＤ）を出力する。ヒューズ信号（ＲＤＤ）は、ヒューズにおいて導通しているときに出力する信号である。第２ヒューズ群１２の領域上には、ヒューズ１１ａがレーザビーム等を用いて切断されるので、ヒューズ信号線２２以外の信号線は配線されない。
【００２３】
アドレスヒューズ比較回路群１３（ＲＥＤ）は、アドレス信号（ＡＤ）とヒューズ信号（ＲＤＤ）とを比較するアドレスヒューズ比較回路１３ａを複数有するユニット（比較判定回路の一部）である（図１〜図３参照）。アドレスヒューズ比較回路群１３は、各第１ヒューズ群１１及び各第２ヒューズ群１２の両側（図の左右両側）に配置されている。チップ最外周端部１側から第１段目にある第１ヒューズ群１１に係るアドレスヒューズ比較回路群１３は、隣り合う他の第１ヒューズ群１１に係る他のアドレスヒューズ比較回路群１３と隣接している。チップ最外周端部１側から第２段目にある第２ヒューズ群１２に係るアドレスヒューズ比較回路群１３は、隣り合う他の第２ヒューズ群１２の他のアドレスヒューズ比較回路群１３と離間して配置されている。チップ最外周端部１側から第３段目にある第２ヒューズ群１２に係るアドレスヒューズ比較回路群１３は、隣り合う他の第２ヒューズ群１２の他のアドレスヒューズ比較回路群１３と隣接している。チップ最外周端部１側から第３段目及び第４段目にある所定のアドレスヒューズ比較回路群１３は、メモリセル選択制御回路１５と隣接している。アドレスヒューズ比較回路１３ａは、対応するヒューズ信号線２２を通じて、対応する第１ヒューズ群１１又は第２ヒューズ群１２の所定数（図２では８個）のヒューズ（図２の１１ａに相当）からのヒューズ信号（ＲＤＤ）が入力される。アドレスヒューズ比較回路１３ａは、各アドレス信号線２１を通じてアドレス信号（ＡＤＤ）が入力される。アドレスヒューズ比較回路１３ａは、入力されたヒューズ信号（ＲＤＤ）とアドレス信号（ＡＤＤ）を比較し、比較結果が一致するときにアドレスヒューズ比較信号（ＲＤＤＨＩＴ）を、アドレスヒューズ比較信号線２３を通じて冗長メモリセル使用判定回路群１４に向けて出力する。
【００２４】
冗長メモリセル使用判定回路群１４（ＲＥＤＨＩＴ）は、アドレスヒューズ比較回路群１３からのアドレスヒューズ比較信号（ＲＤＤＨＩＴ）に基づいて冗長メモリセルを使用するかどうかを判定する冗長メモリセル使用判定回路１４ａを複数（図２では２個）有するユニット（比較判定回路の一部）である（図１〜図３参照）。冗長メモリセル使用判定回路群１４は、各第１ヒューズ群１１及び各第２ヒューズ群１２のチップ中央側（図の下側）に隣接して配置されている。冗長メモリセル使用判定回路１４ａは、対応するアドレスヒューズ比較信号線２３を通じて、対応する１つのアドレスヒューズ比較回路群１３における各アドレスヒューズ比較回路１３ａからアドレスヒューズ比較信号（ＲＤＤＨＩＴ）が入力される。冗長メモリセル使用判定回路１４ａは、入力された各アドレスヒューズ比較信号（ＲＤＤＨＩＴ）に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号（ＨＩＴ）を、冗長メモリセル使用信号線２４を通じてメモリセル選択制御回路１５に向けて出力する。
【００２５】
メモリセル選択制御回路１５（ＣＯＮＴ）は、アドレス信号（ＡＤ）と対応する冗長メモリセル使用判定回路群１４からの冗長メモリセル使用信号（ＨＩＴ）とに基づいてメモリセルの選択制御を行う回路である。メモリセル選択制御回路１５は、チップ最外周端部１側から第３段目及び第４段目の左右（左右の一方でも可）に２段づつ隣接して配置されており、所定のアドレスヒューズ比較回路群１３と隣接している。メモリセル選択制御回路１５は、第１ヒューズ群１１について、１個分の第１ヒューズ群１１ごとに１つのメモリセル選択制御回路１５が対応している。一方、メモリセル選択制御回路１５は、第２ヒューズ群１２について、１．５個分の第２ヒューズ群１２ごとに１つのメモリセル選択制御回路１５が対応しており、図１では第２段目の中間の第２ヒューズ群１２、及び第４段目の第２ヒューズ群１２については２つのメモリセル選択制御回路１５に跨って半々に対応している。例えば、第２段目の左の第２ヒューズ群１２から出力される冗長メモリセル使用信号（ＨＩＴ）の全てと、第２段目の中央の第２ヒューズ群１２のうちの左半分の冗長メモリセル使用信号（ＨＩＴ：赤色）とが同一のメモリセル選択制御回路（ＣＯＮＴ）に入力されている。メモリセル選択制御回路１５は、冗長メモリセル使用信号（ＨＩＴ）が入力されたときに冗長メモリセルを選択制御するための冗長メモリセル選択信号（ＲＥＤＡＤＤ）を冗長メモリセル選択信号線２６を通じて冗長メモリセルアレイ制御部（図示せず）に向けて出力し、冗長メモリセル使用信号（ＨＩＴ）が入力されないときに通常のメモリセルを選択制御するためのメモリセル選択信号線（ＡＤＤ）をメモリセル選択信号線２５を通じてメモリセルアレイ制御部（図示せず）に向けて出力する。
【００２６】
アドレス信号線２１は、アドレス入力部（図示せず）から出力されたアドレス信号（ＡＤ）を、各アドレスヒューズ比較回路群１３及び各メモリセル選択制御回路１５に向けて伝送するための信号線である。アドレス信号線２１は、アドレスヒューズ比較回路群１３、冗長メモリセル使用判定回路群１４、メモリセル選択制御回路１５、及び回路のない配線スペースの領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００２７】
ヒューズ信号線２２は、各第１ヒューズ群１１及び各第２ヒューズ群１２のヒューズにおいて導通しているときに出力されるヒューズ信号（ＲＤＤ）を、対応するアドレスヒューズ比較回路群１３のアドレスヒューズ比較回路１３ａに向けて伝送するための信号線である。ヒューズ信号線２２は、第１ヒューズ群１１及び第２ヒューズ群１２と、対応するアドレスヒューズ比較回路群１３との領域上に配線されている。
【００２８】
アドレスヒューズ比較信号線２３は、アドレスヒューズ比較回路群１３において比較結果が一致するときに出力されるアドレスヒューズ比較信号（ＲＤＤＨＩＴ）を、対応する冗長メモリセル使用判定回路群１４の冗長メモリセル使用判定回路１４ａに向けて伝送するための信号線である。アドレスヒューズ比較信号線２３は、アドレスヒューズ比較回路群１３と、対応する冗長メモリセル使用判定回路群１４との領域上に配線されている。
【００２９】
冗長メモリセル使用信号線２４は、冗長メモリセル使用判定回路群１４の冗長メモリセル使用判定回路１４ａにおいて冗長メモリセルを使用する場合に出力される冗長メモリセル使用信号（ＨＩＴ）を、対応するメモリセル選択制御回路１５に向けて伝送するための信号線である。冗長メモリセル使用信号線２４は、冗長メモリセル使用判定回路群１４、回路のない配線スペース、及び対応するメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００３０】
メモリセル選択信号線２５は、メモリセル選択制御回路１５において冗長メモリセル使用信号（ＨＩＴ）が入力されないときに出力されるメモリセル選択信号線（ＡＤＤ）を、対応するメモリセルアレイ制御部（図示せず）に向けて伝送するための信号線である。メモリセル選択信号線２５は、回路のない配線スペース、及びメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００３１】
冗長メモリセル選択信号線２６は、メモリセル選択制御回路１５において冗長メモリセル使用信号（ＨＩＴ）が入力されたときに出力される冗長メモリセル選択信号（ＲＥＤＡＤＤ）を、対応する冗長メモリセルアレイ制御部（図示せず）に向けて伝送するための信号線である。冗長メモリセル選択信号線２６は、回路のない配線スペース、及びメモリセル選択制御回路１５の領域上に配線され、第１ヒューズ群１１及び第２ヒューズ群１２の領域上には配線されていない。
【００３２】
次に、本発明の実施例１に係る半導体記憶装置の作用効果について比較例（従来例）と比較しながら図面を用いて説明する。図５は、比較例に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【００３３】
図５を参照すると、比較例（従来例）に係る半導体記憶装置のヒューズ領域１０２では、図１のような第１ヒューズ群１とサイズが異なる第２ヒューズ群２がなく、各第１ヒューズ群１１１の大きさは全て同一サイズとなっている。第１ヒューズ群１１１は、ヒューズ領域１０２において２段配置されており、第１段目及び第２段目にある第１ヒューズ群１１１に係るアドレスヒューズ比較回路群１１３は、隣り合う他の第１ヒューズ群１１１に係る他のアドレスヒューズ比較回路群１１３と隣接している。第１段目にある各第１ヒューズ群１１１に係る冗長メモリセル使用判定回路群１４から対応するメモリセル選択制御回路１１５に通ずる冗長メモリセル使用信号線１２４は、レーザビーム等を用いて切断される可能性のある第２段目にある第１ヒューズ群１１１の領域上には配線されず、第２段目に係る第１ヒューズ群１１１、アドレスヒューズ比較回路群１１３、及び冗長メモリセル使用判定回路群１４を迂回するように配線されている。第１段目の第１ヒューズ群１１１に係る冗長メモリセル使用判定回路群１１４とメモリセル選択制御回路１１５との間の冗長メモリセル使用信号線１２４を、第２段目に係る第１ヒューズ群１１１、アドレスヒューズ比較回路群１１３、及び冗長メモリセル使用判定回路群１４を迂回するように配線すると、第２段目に係る第１ヒューズ群１１１の周辺、特にチップ最外周端部の方向に当該冗長メモリセル使用信号線１２４を配線するためのエリアを確保しなければならない。当該冗長メモリセル使用信号線１２４の本数が多くなると、当該冗長メモリセル使用信号線１２４を配線するためのエリアが飛躍的に増大し、ヒューズ領域１０２のレイアウト面積が飛躍的に増大する。
【００３４】
一方、実施例１（図１参照）のように、第１ヒューズ群１１及び第２ヒューズ群１２におけるヒューズ数、及び第１ヒューズ群１１及び第２ヒューズ群１２の配置位置、１段あたりに配置する第１ヒューズ群１１及び第２ヒューズ群１２の個数、及び通過する信号線（特に冗長メモリセル使用信号線２４）の本数に応じて変更し、ヒューズ数の少ない方の第２ヒューズ群１２をチップ中央側に配置することで、冗長メモリセル使用信号線２４を配線するためのエリアを、チップ最外周端部の方向に増大することなく、第１段目の左右方向の回路（第１ヒューズ群１１、アドレスヒューズ比較回路群１３）の幅の範囲内で確保することが可能になり、メモリ容量が大きくなり冗長メモリセル使用信号線２４の本数が多くなっても、ヒューズ領域２のレイアウト面積の増大が抑えられ、チップサイズの増大を抑えることができる。
【実施例２】
【００３５】
本発明の実施例２に係る半導体記憶装置について図面を用いて説明する。図４は、本発明の実施例２に係る半導体記憶装置におけるヒューズ領域の構成を模式的に示したレイアウト図である。
【００３６】
実施例２では、チップ最外周端部１側から第２段目の隣り合う第２ヒューズ群１２（ＦＵＳＥ２）の間隔を実施例１（図１参照）のときよりも広げ、第２段目の隣り合う第２ヒューズ群１２間のスペースの冗長メモリセル使用信号線２４の本数（図２では３本）を実施例１（図１では２本）のときよりも多くし、左右両外側の冗長メモリセル使用信号線２４の本数（図２では１本）を実施例１（図１では２本）のときよりも少なくしたものである。その他の構成は、実施例１と同様である。
【００３７】
実施例２によれば、実施例１と同様な効果を奏する。
【符号の説明】
【００３８】
１、１０１ チップ最外周端部
２、１０２ ヒューズ領域
１１、１１１ 第１ヒューズ群（ＦＵＳＥ１）
１１ａ ヒューズ
１２ 第２ヒューズ群（ＦＵＳＥ２；第２〜第４ヒューズ群）
１３、１１３ アドレスヒューズ比較回路群（ＲＥＤ；比較回路群）
１３ａ アドレスヒューズ比較回路
１４、１１４ 冗長メモリセル使用判定回路群（ＲＥＤＨＩＴ）
１４ａ 冗長メモリセル使用判定回路
１５、１１５ メモリセル選択制御回路（ＣＯＮＴ）
２１、１２１ アドレス信号線（ＡＤ）
２２、１２２ ヒューズ信号線（ＲＤＤ）
２３、１２３ アドレスヒューズ比較信号線（ＲＤＤＨＩＴ）
２４、１２４ 冗長メモリセル使用信号線（ＨＩＴ；信号線）
２５、１２５ メモリセル選択信号線（ＡＤＤ）
２６、１２６ 冗長メモリセル選択信号線（ＲＥＤＡＤＤ）
【特許請求の範囲】
【請求項１】
複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群と、
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群と、
前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線と、
を備え、
前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、
前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、入力されたアドレス信号と対応する前記第１ヒューズ群及び前記第２ヒューズ群からのヒューズ信号とを比較し、かつ、比較結果が一致するときに冗長メモリセル使用信号を出力する複数の比較判定回路群と、
前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、かつ、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力する複数の冗長メモリセル使用判定回路群と、
対応する前記冗長メモリセル使用判定回路群から対応する前記信号線を通じて入力された前記冗長メモリセル使用信号に基づいてメモリセルの選択制御を行う複数のメモリセル選択制御回路と、
を備え、
前記第１ヒューズ群及び前記第２ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向に対し直角方向の前記メモリセル選択制御回路側に隣接して配置され、
前記メモリセル選択制御回路は、前記第２ヒューズ群よりも前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第１ヒューズ群の１個分ごとに対応し、
前記第２ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第２ヒューズ群の１．５個分のユニットごとに対応することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第２ヒューズ群から前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置において前記第２ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第３ヒューズ群を備え、
前記信号線は、前記第３ヒューズ群ごとにも前記第３ヒューズ群に基づく所定の信号を伝送し、
前記第１ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して配線され、
前記第２ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、
前記第３ヒューズ群に基づく前記信号線は、前記第３ヒューズ群付近から前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
【請求項５】
前記第３ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第３ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第３ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第３ヒューズ群の前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側に隣接して配置され、
前記第１ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群の前記所定の方向の一方又は両方に配置され、
前記第２ヒューズ群及び前記第３ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群よりも前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置に配置されていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第３ヒューズ群から前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置において前記第３ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第４ヒューズ群を備え、
前記信号線は、前記第４ヒューズ群ごとにも前記第４ヒューズ群に基づく所定の信号を伝送し、
前記第２ヒューズ群及び前記第３ヒューズ群に基づく前記信号線は、前記第４ヒューズ群を迂回して配線されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項７】
前記第４ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第４ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第４ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第４ヒューズ群の前記所定の方向に対し直角方向の前記第３ヒューズ群側とは反対側に隣接して配置され、
前記第２ヒューズ群、前記第３ヒューズ群、及び前記第４ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群の前記所定の方向の一方又は両方に配置されていることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第３ヒューズ群に対応する前記メモリセル選択制御回路と前記第４ヒューズ群に対応する前記メモリセル選択制御回路とは、共通化されており、
前記第３ヒューズ群及び前記第４ヒューズ群に対応する共通の１つの前記メモリセル選択制御回路は、前記第３ヒューズ群の１個分、及び前記第４ヒューズ群の０．５個分のユニットごとに対応していることを特徴とする請求項７記載の半導体記憶装置。
【請求項１】
複数のヒューズを有するとともに所定の方向に配列した複数の第１ヒューズ群と、
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第１ヒューズ群から前記所定の方向に対し直角方向にずれた位置において前記第１ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第２ヒューズ群と、
前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群に基づく所定の信号を伝送する複数の信号線と、
を備え、
前記第１ヒューズ群に基づく前記信号線は、前記第１ヒューズ群付近から前記第２ヒューズ群を迂回して前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、
前記第２ヒューズ群に基づく前記信号線は、前記第２ヒューズ群付近から前記第２ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする半導体記憶装置。
【請求項２】
前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、入力されたアドレス信号と対応する前記第１ヒューズ群及び前記第２ヒューズ群からのヒューズ信号とを比較し、かつ、比較結果が一致するときに冗長メモリセル使用信号を出力する複数の比較判定回路群と、
前記第１ヒューズ群及び前記第２ヒューズ群ごとに配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、かつ、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力する複数の冗長メモリセル使用判定回路群と、
対応する前記冗長メモリセル使用判定回路群から対応する前記信号線を通じて入力された前記冗長メモリセル使用信号に基づいてメモリセルの選択制御を行う複数のメモリセル選択制御回路と、
を備え、
前記第１ヒューズ群及び前記第２ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第１ヒューズ群及び前記第２ヒューズ群ごとに前記第１ヒューズ群及び前記第２ヒューズ群の前記所定の方向に対し直角方向の前記メモリセル選択制御回路側に隣接して配置され、
前記メモリセル選択制御回路は、前記第２ヒューズ群よりも前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置に配置されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第１ヒューズ群の１個分ごとに対応し、
前記第２ヒューズ群に対応する１つの前記メモリセル選択制御回路は、前記第２ヒューズ群の１．５個分のユニットごとに対応することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第２ヒューズ群から前記所定の方向に対し直角方向の前記第１ヒューズ群側とは反対側にずれた位置において前記第２ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第３ヒューズ群を備え、
前記信号線は、前記第３ヒューズ群ごとにも前記第３ヒューズ群に基づく所定の信号を伝送し、
前記第１ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して配線され、
前記第２ヒューズ群に基づく前記信号線は、前記第３ヒューズ群を迂回して前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線され、
前記第３ヒューズ群に基づく前記信号線は、前記第３ヒューズ群付近から前記第３ヒューズ群の前記第１ヒューズ群側とは反対側に配線されていることを特徴とする請求項１乃至３のいずれか一に記載の半導体記憶装置。
【請求項５】
前記第３ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第３ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第３ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第３ヒューズ群の前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側に隣接して配置され、
前記第１ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群の前記所定の方向の一方又は両方に配置され、
前記第２ヒューズ群及び前記第３ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第３ヒューズ群よりも前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置に配置されていることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１ヒューズ群のヒューズ数よりも少ない複数のヒューズを有するとともに、前記第３ヒューズ群から前記所定の方向に対し直角方向の前記第２ヒューズ群側とは反対側にずれた位置において前記第３ヒューズ群の配列数よりも少ない配列数で前記所定の方向に配列した複数の第４ヒューズ群を備え、
前記信号線は、前記第４ヒューズ群ごとにも前記第４ヒューズ群に基づく所定の信号を伝送し、
前記第２ヒューズ群及び前記第３ヒューズ群に基づく前記信号線は、前記第４ヒューズ群を迂回して配線されていることを特徴とする請求項１乃至５のいずれか一に記載の半導体記憶装置。
【請求項７】
前記第４ヒューズ群は、前記所定の方向に対し直角方向にヒューズが並んで２列に配列しており、
前記比較判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、入力されたアドレス信号と対応する前記第４ヒューズ群からのヒューズ信号とを比較し、比較結果が一致するときに冗長メモリセル使用信号を出力し、かつ、対応する前記第４ヒューズ群の前記所定の方向の両側に隣接して配置され、
前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群ごとにも配設されるとともに、対応する前記比較判定回路群からの前記冗長メモリセル使用信号に基づいて冗長メモリセルを使用するかどうかを判定し、冗長メモリセルを使用する場合には冗長メモリセル使用信号を出力し、かつ、前記第４ヒューズ群の前記所定の方向に対し直角方向の前記第３ヒューズ群側とは反対側に隣接して配置され、
前記第２ヒューズ群、前記第３ヒューズ群、及び前記第４ヒューズ群に対応する前記冗長メモリセル使用判定回路群は、前記第４ヒューズ群の前記所定の方向の一方又は両方に配置されていることを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
前記第３ヒューズ群に対応する前記メモリセル選択制御回路と前記第４ヒューズ群に対応する前記メモリセル選択制御回路とは、共通化されており、
前記第３ヒューズ群及び前記第４ヒューズ群に対応する共通の１つの前記メモリセル選択制御回路は、前記第３ヒューズ群の１個分、及び前記第４ヒューズ群の０．５個分のユニットごとに対応していることを特徴とする請求項７記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１５５２０８（Ｐ２０１１−１５５２０８Ａ）
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願番号】特願２０１０−１７０６６（Ｐ２０１０−１７０６６）
【出願日】平成２２年１月２８日（２０１０．１．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年８月１１日（２０１１．８．１１）
【国際特許分類】
【出願日】平成２２年１月２８日（２０１０．１．２８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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