半導体集積回路およびその動作方法
【課題】応答性に問題のあるＰＬＬ回路を使用せず、受信ミキサに供給するローカル信号を生成する。
【解決手段】集積回路は受信ミキサ２と信号生成器３を具備し、多段遅延回路３２はＲＦ受信キャリア信号に応答して複数のクロックパルスｔａｐ０、１〜８を生成する。位相検出部３３は特定クロックパルスｔａｐ８とそれ以前に生成される所定数のクロックパルスｔａｐ０、１〜７の電圧レベルの相違を検出して、特定クロックパルスの所定の位相１８０°を検出する。クロック生成部３４の選択器３４は複数のクロックパルス信号から複数の位相０°、４５°、９０°、１３５°を有する複数の選択クロックパルス信号ｔａｐ０、２、４、６を出力する。第１信号合成論理回路３４２、３４３は複数の選択クロックパルスの論理演算ＥＸ−ＯＲを実行して、受信ミキサ２に供給されるローカル信号ＬＯ＿Ｉ、Ｑを生成する。
【解決手段】集積回路は受信ミキサ２と信号生成器３を具備し、多段遅延回路３２はＲＦ受信キャリア信号に応答して複数のクロックパルスｔａｐ０、１〜８を生成する。位相検出部３３は特定クロックパルスｔａｐ８とそれ以前に生成される所定数のクロックパルスｔａｐ０、１〜７の電圧レベルの相違を検出して、特定クロックパルスの所定の位相１８０°を検出する。クロック生成部３４の選択器３４は複数のクロックパルス信号から複数の位相０°、４５°、９０°、１３５°を有する複数の選択クロックパルス信号ｔａｐ０、２、４、６を出力する。第１信号合成論理回路３４２、３４３は複数の選択クロックパルスの論理演算ＥＸ−ＯＲを実行して、受信ミキサ２に供給されるローカル信号ＬＯ＿Ｉ、Ｑを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路およびその動作方法に関するもので、特に応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成するのに有効な技術である。
【背景技術】
【０００２】
カード内に半導体集積回路およびアンテナを搭載したいわゆるＩＣカードは、リーダ・ライタ装置と半導体集積回路との間で情報の交換を行い、ＩＣカードが保持しているデータの送信、リーダ・ライタ装置から送信されたデータの保持など様々な機能を実現する。
【０００３】
国際規格ＩＳＯ／ＩＥＣ１４４４３によれば、非接触インターフェースを有するＩＣカードはＰＩＣＣと呼ばれ、ＰＣＤと呼ばれるリーダー／ライター装置とＲＦ通信を行うものである。尚、ＩＳＯはInternational Organization for Standardizationの略であり、ＩＥＣはInternational Electrical Commissionの略である。また、ＰＩＣＣはProximity Cardの略であり、ＰＣＤはProximity Coupling Deviceの略である。
【０００４】
例えば、国際規格ＩＳＯ／ＩＥＣ１４４４３のタイプＡでは、ＰＣＤからＰＩＣＣへの通信は、ＡＳＫ１００％の変調度の変調方式で変形ミラー方式による符号化方式とされている。しかし、国際規格ＩＳＯ／ＩＥＣ１４４４３のタイプＢではＰＣＤからＰＩＣＣへの通信はＡＳＫ１０％の変調率の変調方式でＮＲＺ−Ｌ方式による符号化方式とされている。尚、ＮＲＺ−Ｌは、Non Return to Zero-Levelの略であり、ＡＳＫは、デジタル変調方式の１つである振幅偏移変調(Amplitude Shift Keying)である。
【０００５】
近年、短距離無線通信技術(ＮＦＣ)と呼ばれ、家電製品、デジタルメディア、消費者向けの無線通信接続、コンテンツ、ビジネス上の取引を簡略化して、かつ拡大させる通信技術が普及している。このＮＦＣ技術は既存の種々の通信方式と互換性を持ち、１３．５６ＭＨｚのＲＦ周波数を使用して、１０ｃｍ程度で最大通信レート８４７Ｋｂｐｓの短距離通信を可能とする。特に、電子決済機能を有するＩＣカードマイコン(セキュアチップ)を内蔵する携帯電話端末にＮＦＣ技術が搭載されて、非接触による店舗での商品購入の支払い、駅での交通費の支払い等の種々の非接触電子決済への活用によりエンドユーザの利便性を向上させることを狙っている。尚、ＮＦＣは、Near Field Communicationの略である。
【０００６】
このＮＦＣ技術を採用する非接触ＩＣカードとリーダ・ライタ装置との間のＡＳＫ変調を使用する通信は、リーダ・ライタ装置の比較的大きなループアンテナと非接触ＩＣカードの比較的小さなループアンテナとの電磁結合を利用するものである。
【０００７】
一方、下記非特許文献１には、非接触ＩＣカードとリーダ・ライタ装置のループアンテナの角度や距離等によってコミュニケーションホールが発生することが記載されている。この現象は、リーダ・ライタ装置の動作磁界範囲内に非接触ＩＣカードが存在してリーダ・ライタ装置から非接触ＩＣカードに十分なＲＦ電力が供給されているはずにもかかわらず、負荷変調のＡＳＫ変調振幅がほとんど得られないと言うものである。
【０００８】
コミュニケーションホールが発生する原因は、リーダ・ライタ装置の大きなループアンテナの周辺部分に非接触ＩＣカードのループアンテナが略平行に配置された場合には、非接触ＩＣカードのループアンテナの内部でリーダ・ライタ装置のループアンテナの内部と外部とから生成される２本の磁界線の方向が反対方向となってＲＦ受信信号が相殺されてしまうためである。更に、下記非特許文献１には、コミュニケーションホールの解決策として、実数の振幅だけでなく虚数軸方向の振幅と位相とを含む合成ベクトルとする提案も記載されている。
【０００９】
また更に下記非特許文献２には、ＲＦＩＤシステム用リーダ・ライタ(ＲＷ)装置にホモダイン検波を適用した場合に、受信信号とローカル信号(ＬＯ)波との位相関係によって検波信号が得られないと言うヌル点を回避するヌル点回避回路が記載されている。このヌル点回避回路は、異なった位相のＬＯ波によって受信信号を検波して検波レベルの大きいチャンネルを選択受信するものである。更に、ヌル点回避回路では、ＲＦ受信信号は２個の受信ミキサの一方の入力端子に供給され、ＬＯ信号とπ／２(９０°)分だけ位相シフトされた位相シフトＬＯ信号とは一方の受信ミキサの他方の入力端子と他方の受信ミキサの他方の入力端子とにそれぞれ供給される。一方の受信ミキサの出力からのＩチャンネルベースバンド信号と他方の受信ミキサの出力からのＱチャンネルベースバンド信号とはそれぞれＩチャンネルベースバンド増幅器とＱチャンネルベースバンド増幅器とを介して選択器の一方の入力端子と他方の入力端子とに供給される。選択器によってＩチャンネルとＱチャンネルのいずれか一方の大きな検波レベルのベースバンド信号が受信データとして選択され、制御部に供給される。尚、ヌル点は、上述したコミュニケーションホールと略同様な現象と思われる。
【００１０】
また下記特許文献１には、上記非特許文献２に記載されたホモダイン受信機と原理的に同一の受信動作を実行するダイレクトコンバージョン受信機が記載され、電圧制御発振器(ＶＣＯ)を含んだフェーズロツクドループ(ＰＬＬ)から２個の受信ミキサに供給されるローカル信号と９０°の分位相の異なる位相シフトローカル信号とが生成される。伝統的なスーパーへテロダイン受信機は周波数変換に伴うイメージ周波数の妨害波除去のためのイメージ除去フィルタが必要であるのに対して、下記特許文献１に記載のダイレクトコンバージョン受信機においては外部部品のイメージ除去フィルタが不必要であると言う利点を有している。
【００１１】
更に、下記非特許文献３には、デジタルコードレスホンに使用されるダイレクトコンバージョン受信機が記載され、ダイレクトコンバージョン受信機の受信ミキサにはギルバート型ミキサとも呼ばれるダブルバランス型クロスカップルドクアッドミキサが一般的に使用されることも記載されている。この受信ミキサでは、電源電圧と接地電位との間に負荷抵抗と２個の差動対トランジスタと定電流源とが直列接続されたアナログ回路構成が採用されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２１１０９８号 公報
【非特許文献】
【００１３】
【非特許文献１】苅部 浩 「非接触ＩＣカード設計入門」、 日刊工業新聞社 ＰＰ．４６−５０．２００５年１０月３１日 発行
【非特許文献２】高山 直久 他 「ＵＨＦ帯ＲＦＩＤリーダライタ装置のヌル点回避回路の効果」、 ２００５年電子通信学会通信ソサイエティ大会、 講演番号Ｂ−５−１６６、 ページ５６６．
【非特許文献３】Ｃｈｒｉｓｔｏｐｈｅｒ Ｄｅｎｎｉｓ Ｈｕｌｌ， ｅｔ ａｌ， “Ａ Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ Ｒｅｃｅｉｖｅｒ ｆｏｒ ９００ＭＨｚ（ＩＳＭ Ｂａｎｄ） Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ Ｄｉｇｉｔａｌ Ｃｏｒｄｒｅｓｓ Ｔｅｌｅｐｈｏｎｅ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３１， ＮＯ．１２， ＤＣＥＭＢＥＲ １９９６． ＰＰ．１９５５−１９６３．
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明者等は本発明に先立って、１３．５６ＭＨｚのＲＦ周波数を使用するＮＦＣ技術搭載のＩＣカードマイコンの半導体集積回路のＲＦ受信部の開発に従事した。
【００１５】
本発明者等は本発明に先立って、半導体集積回路のコストと外部部品数を削減するためにＲＦ受信周波数からベースバンド信号周波数へのダウンコンバートに外部部品であるイメージ除去フィルタが不必要なダイレクトコンバージョン受信機の採用を決定した。
【００１６】
そこで本発明者等は本発明に先立って、上記特許文献１に記載されたダイレクトコンバージョン受信機の受信ミキサに供給されるローカル信号を生成するフェーズロツクドループ(ＰＬＬ)回路に関して検討を行った。一般的にＰＬＬ回路は、温度変化等に対して安定な基準周波数を生成するための水晶発振器と、基準分周器と、位相周波数比較器(ＰＦＤ)と、チャージポンプ回路と、ＲＦ電圧制御発振器(ＲＦＶＣＯ)と、ＶＣＯ分周器とによって構成される。基準周波数と２個の分周器の分周数によって、正確な周波数を有するローカル信号がＰＬＬ回路から生成されることが可能となる。
【００１７】
しかし、本発明者等が更に検討したところ、基準周波数の生成ための水晶発振器は、非接触ＩＣカードとリーダ・ライタ装置の間の通信開始時の起動速度が遅いと言う問題が明らかとされた。この問題を解消するために、基準周波数生成用水晶発振器を使用しない代わりに、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号を使用する他の方式も本発明に先立って本発明者等によって検討された。しかし、国際規格ＩＳＯ／ＩＥＣ１４４４３のタイプＡの通信ではＡＳＫ１００％の変調度の変調方式が採用されているので、１００％の変調度のタイミングでは、位相周波数比較器(ＰＦＤ)に供給される基準周波数信号としての１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値がゼロとなる。従って、キャリア信号の振幅値がゼロの期間にＰＬＬ回路がアンロック状態となるので、キャリア信号の振幅値がゼロから所定値に回復した後にＰＬＬ回路が再びロック状態となるまでの回復時間が長いと言う他の問題も本発明者等による検討により明らかとされた。
【００１８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することにある。
【００２０】
更に本発明の他の目的とするところは、ＡＳＫ１００％の変調度のＲＦ周波数のキャリア信号からローカル信号を生成する際の応答性を改善することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２３】
すなわち、本発明の代表的な実施の形態は、受信ミキサ(２)と、前記受信ミキサに供給されるローカル信号(ＬＯ＿Ｉ、ＬＯ＿Ｑ)を生成する信号生成器(３)とを具備する半導体集積回路である。
【００２４】
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給され、前記受信ミキサは受信ミキサ出力信号を生成する。
【００２５】
前記信号生成器(３)は、多段遅延回路(３２)と、位相検出部(３３)と、クロック生成部(３４)とを有する。
【００２６】
前記多段遅延回路(３２)は、前記ＲＦ受信信号に含まれるキャリア信号(Ｃｒ)に応答して所定の遅延時間(τ)の分、相互に位相タイミングが相違した複数のクロックパルス信号(ｔａｐ０、１、２〜８)を含むパルス列を生成する。
【００２７】
前記位相検出部(３３)は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号(ｔａｐ８)の電圧レベル(“Ｌ”)と前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号(ｔａｐ０、１、２〜７)の電圧レベル(“Ｈ”)とが相違することを検出して、前記特定クロックパルス信号が所定の位相(１８０°)を有することを検出して検出出力信号を生成する。
【００２８】
前記クロック生成部(３４)は、選択器(３４１)と第１信号合成論理回路(３４２、３４３)とを含む。
【００２９】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相(０°、４５°、９０°、１３５°)を有する複数の選択クロックパルス信号(ｔａｐ０、２、４、６)を出力する。
【００３０】
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とする(図２、図３、図４参照)。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、本発明によれば、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の実施の形態１による半導体集積回路および非接触型ＩＣカードの基本的な構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の回路構成を示す図である。
【図３】図３は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３の多段遅延回路３２の回路動作を示す波形図である。
【図４】図４は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３のクロック生成部３４の２個の排他的論理和回路３４２、排他的論理和回路３４３の回路動作を示す波形図である。
【図５】図５は、図２に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２の具体的な回路の構成を示す図である。
【図６】図６は、図５に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な回路の構成を示す図である。
【図７】図７は、図６に示した本発明の実施の形態１による多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な半導体周期回路の部分デバイスレイアウトの構成を示す図である。
【図８】図８は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの回路動作を示す波形図である。
【図９】図９は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のＡ／Ｄ変換器７２に使用される非線型Ａ／Ｄ変換器の入出力特性を示す図である。
【図１０】図１０は、図９に示すＡ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態１によるフラッシュ非線型Ａ／Ｄ変換器７２の構成を示す図である。
【図１１】図１１は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の構成を示す図である。
【図１２】図１２は、図１１に示す本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の非線型バイナリーサーチのアルゴリズムを説明するための図であり、逐次比較型非線型Ａ／Ｄ変換器７２の入出力特性を示す図である。
【図１３】図１３は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態３によるパイプライン非線型Ａ／Ｄ変換器７２の構成を示す図である。
【図１４】図１４は、図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２のＡ／Ｄ変換動作と入出力特性を示す図である。
【発明を実施するための形態】
【００３４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３５】
〔１〕本発明の代表的な実施の形態は、受信ミキサ(２)と、前記受信ミキサに供給されるローカル信号(ＬＯ＿Ｉ、ＬＯ＿Ｑ)を生成する信号生成器(３)とを具備する半導体集積回路である。
【００３６】
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものである。
【００３７】
前記信号生成器(３)は、多段遅延回路(３２)と、位相検出部(３３)と、クロック生成部(３４)とを有するものである。
【００３８】
前記多段遅延回路(３２)は、前記ＲＦ受信信号に含まれるキャリア信号(Ｃｒ)に応答して所定の遅延時間(τ)の分、相互に位相タイミングが相違した複数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ８)を含むパルス列を生成するものである。
【００３９】
前記位相検出部(３３)は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号(ｔａｐ８)の電圧レベル(“Ｌ”)と前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ７)の電圧レベル(“Ｈ”)とが相違することを検出することによって、前記特定クロックパルス信号が所定の位相(１８０°)を有することを検出して検出出力信号を生成するものである。
【００４０】
前記クロック生成部(３４)は、選択器(３４１)と第１信号合成論理回路(３４２、３４３)とを含む。
【００４１】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相(０°、４５°、９０°、１３５°)を有する複数の選択クロックパルス信号(ｔａｐ０、ｔａｐ２、ｔａｐ４、ｔａｐ６)を出力する。
【００４２】
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とするものである(図２、図３、図４参照)。
【００４３】
前記実施の形態によれば、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することができる。
【００４４】
好適な実施の形態では、前記多段遅延回路(３２)は、直列接続された複数の遅延回路(３２０、３２１、３２２〜３２７)を含むものである。
【００４５】
前記位相検出部は、複数のフリップフロップ(３３０、３３１、３３２〜３３７)と位相検出回路(３３Ｐ)とを含むものである。
【００４６】
前記多段遅延回路の前記複数の遅延回路は前記パルス列の前記複数のクロックパルス信号を生成して、前記選択器と前記位相検出部の前記複数のフリップフロップとに供給するものである。
【００４７】
前記複数のフリップフロップの複数の出力信号は前記位相検出回路に供給され、前記位相検出回路は前記検出出力信号を生成して前記選択器に供給することを特徴とするものである(図２参照)。
【００４８】
他の好適な実施の形態では、前記複数のフリップフロップの複数のトリガ入力端子に、前記多段遅延回路から生成される前記パルス列で最初に生成される開始クロックパルス信号(ｔａｐ０)が共通に供給されることを特徴とするものである(図２参照)。
【００４９】
更に他の好適な実施の形態では、前記受信ミキサは、第１受信ミキサ(２Ｉ)と第２受信ミキサ(２Ｑ)とを含むものである。
【００５０】
前記位相検出部(３３)は、前記特定クロックパルス信号が略１８０°である前記所定の位相を有することを検出して、前記検出出力信号を生成するものである。
【００５１】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記複数のクロックパルス信号から略０°の位相を有する第１選択クロックパルス信号(ｔａｐ０)と略４５°の位相を有する第２選択クロックパルス信号(ｔａｐ２)と略９０°の位相を有する第３選択クロックパルス信号(ｔａｐ４)と略１３５°の位相を有する第４選択クロックパルス信号(ｔａｐ６)とを出力するものである。
【００５２】
前記第１信号合成論理回路の第１論理回路(３４２)は、前記第１選択クロックパルス信号と前記第３選択クロックパルス信号の第１論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１受信ミキサに供給される第１ＲＦローカル信号(ＬＯ＿Ｉ)を生成するものである。
【００５３】
前記第１信号合成論理回路の第２論理回路(３４３)は、前記第２選択クロックパルス信号と前記第４選択クロックパルス信号の第２論理演算(ＥＸ−ＯＲ)を実行することによって、前記第２受信ミキサに供給される第２ＲＦローカル信号(ＬＯ＿Ｑ)を生成するものである。
【００５４】
より好適な実施の形態では、前記クロック生成部(３４)は、前記第１ＲＦローカル信号と前記第２ＲＦローカル信号とに応答して、第１非反転デジタルクロック信号(Ｓ０＿Ｉ)と第１反転デジタルクロック信号(Ｓ１＿Ｉ)と第２非反転デジタルクロック信号(Ｓ０＿Ｑ)と第２反転デジタルクロック信号(Ｓ１＿Ｑ)を生成する第２信号合成論理回路(３４４)を更に含む。
【００５５】
前記第１受信ミキサは、前記第１ＲＦローカル信号と前記第１非反転デジタルクロック信号と前記第１反転デジタルクロック信号とに応答して動作する第１ダイレクトサンプリングミキサによって構成される。
【００５６】
前記第２受信ミキサは、前記第２ＲＦローカル信号と前記第２非反転デジタルクロック信号と前記第２反転デジタルクロック信号とに応答して動作する第２ダイレクトサンプリングミキサによって構成されたことを特徴とすることを特徴とするものである(図２参照)。
【００５７】
他のより好適な実施の形態による半導体集積回路は、キャリア検出器(９)と第１リセットスイッチトランジスタ(Ｑ６)と第２リセットスイッチトランジスタ(Ｑ６)とを更に具備する。
【００５８】
前記第１リセットスイッチトランジスタは前記第１ダイレクトサンプリングミキサの出力端子と接地電位の間に接続され、前記第２リセットスイッチトランジスタは前記第２ダイレクトサンプリングミキサの出力端子と接地電位の間に接続されたものである。
【００５９】
前記キャリア検出器(９)は前記ＲＦ受信信号に含まれる前記キャリア信号(Ｃｒ)の振幅レベルを検出して、前記キャリア信号の前記振幅レベルが所定の振幅レベル以下に低下すると前記キャリア検出器は前記第１リセットスイッチトランジスタと前記第２リセットスイッチトランジスタとを非導通状態から導通状態に制御することを特徴とするものである(図２参照)。
【００６０】
更に他のより好適な実施の形態による半導体集積回路は、前記第１ダイレクトサンプリングミキサの入力端子と前記第２ダイレクトサンプリングミキサの入力端子とに接続されたローノイズ増幅器(１)を更に具備する。
【００６１】
前記ローノイズ増幅器は、前記ＲＦ受信信号の電圧を電流に変換するローノイズトランスコンダクタンス増幅器により構成され、前記ローノイズトランスコンダクタンス増幅器と前記第１ダイレクトサンプリングミキサと前記第２ダイレクトサンプリングミキサとはダイレクトコンバージョン受信機を構成して、前記第１ダイレクトサンプリングミキサから第１受信ベースバンド信号が生成され、前記第２ダイレクトサンプリングミキサから第２受信ベースバンド信号が生成されることを特徴とするものである(図２参照)。
【００６２】
別のより好適な実施の形態では、前記ローノイズトランスコンダクタンス増幅器は、短距離無線通信技術(ＮＦＣ)に準拠した前記ＲＦ受信信号を増幅可能とされたことを特徴とするものである(図２参照)。
【００６３】
更に別のより好適な実施の形態による半導体集積回路は、第１ハイパスフィルタ(５Ｉ)と第２ハイパスフィルタ(５Ｑ)と第１ベースバンド増幅器(６Ｉ)と第２ベースバンド増幅器(６Ｑ)とＡ／Ｄ変換部(７)とを更に具備する。
【００６４】
前記第１ダイレクトサンプリングミキサの出力端子と前記第２ダイレクトサンプリングミキサの出力端子にそれぞれ第１ハイパスフィルタの入力端子と前記第２ハイパスフィルタの入力端子が接続され、前記第１ハイパスフィルタの出力端子と前記第２ハイパスフィルタの出力端子にそれぞれ第１ベースバンド増幅器の入力端子と前記第２ベースバンド増幅器の入力端子が接続され、第１ベースバンド増幅器の出力端子と前記第２ベースバンド増幅器の出力端子に前記Ａ／Ｄ変換部の入力端子が接続されたものである。
【００６５】
前記Ａ／Ｄ変換部は、前記短距離無線通信技術に準拠した前記ＲＦ受信信号の小振幅から大振幅への振幅変動による前記第１ハイパスフィルタの前記出力端子と前記第２ハイパスフィルタの前記出力端子との過渡応答による電圧変動に対応するための非線型の入出力特性を有した非線型Ａ／Ｄ変換器(７２)によって構成されたことを特徴とするものである。
【００６６】
具体的な実施の形態では、前記非線型Ａ／Ｄ変換器は、フラッシュ型非線型Ａ／Ｄ変換器と逐次比較型非線型Ａ／Ｄ変換器とパイプライン型非線型Ａ／Ｄ変換器とのいずれかによって構成されたことを特徴とするものである(図１０、図１１、図１３参照)。
【００６７】
〔２〕本発明の別の観点の代表的な実施の形態は、受信ミキサ(２)と、前記受信ミキサに供給されるローカル信号(ＬＯ＿Ｉ、ＬＯ＿Ｑ)を生成する信号生成器(３)とを具備する半導体集積回路の動作方法である。
【００６８】
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものである。
【００６９】
前記信号生成器(３)は、多段遅延回路(３２)と、位相検出部(３３)と、クロック生成部(３４)とを有するものである。
【００７０】
前記多段遅延回路(３２)は、前記ＲＦ受信信号に含まれるキャリア信号(Ｃｒ)に応答して所定の遅延時間(τ)の分、相互に位相タイミングが相違した複数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ８)を含むパルス列を生成するものである。
【００７１】
前記位相検出部(３３)は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号(ｔａｐ８)の電圧レベル(“Ｌ”)と前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ７)の電圧レベル(“Ｈ”)とが相違することを検出することによって、前記特定クロックパルス信号が所定の位相(１８０°)を有することを検出して検出出力信号を生成するものである。
【００７２】
前記クロック生成部(３４)は、選択器(３４１)と第１信号合成論理回路(３４２、３４３)とを含む。
【００７３】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相(０°、４５°、９０°、１３５°)を有する複数の選択クロックパルス信号(ｔａｐ０、ｔａｐ２、ｔａｐ４、ｔａｐ６)を出力する。
【００７４】
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とするものである(図２、図３、図４参照)。
【００７５】
前記実施の形態によれば、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することができる。
【００７６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７７】
［実施の形態１］
《半導体集積回路および非接触型ＩＣカード》
図１は、本発明の実施の形態１による半導体集積回路および非接触型ＩＣカードの基本的な構成を示す図である。
【００７８】
図１に示すように非接触型ＩＣカードＢ１は、ループコイル・アンテナＬ１と容量Ｃ０と半導体集積回路Ｂ２とを含んでいる。また半導体集積回路Ｂ２は、電源回路Ｂ３、内部回路Ｂ４およびアンテナＬ１を接続するためのアンテナ端子ＬＡ、ＬＢを有している。
【００７９】
リーダ・ライタ装置からの電磁波としての１３．５６ＭＨｚのＲＦ周波数を受けたアンテナＬ１は、アンテナ端子ＬＡ、ＬＢに高周波の交流信号を出力する。ＩＣカードＢ１からリーダ・ライタ装置への通信時には、アンテナ端子ＬＡ、ＬＢの交流信号は送信情報信号(データ)によって変調される。
【００８０】
《電源回路》
電源回路Ｂ３は、整流回路と平滑容量とから構成される。整流回路は、ＩＣカードに搭載されたアンテナＬ１が受信した交流信号を整流および平滑して、出力電源電圧ＶDDを得るものである。また、出力電源電圧ＶDDが所定の電圧以上にならないように、電圧レギュレータが電源回路Ｂ３に内蔵されることも可能である。電源回路Ｂ３から出力される電源電圧ＶDDが、内部回路Ｂ４の動作電源電圧として供給される。
【００８１】
《内部回路》
内部回路Ｂ４は、受信回路Ｂ５、送信回路Ｂ６、信号処理回路Ｂ７、メモリＢ８から構成される。
【００８２】
《受信回路》
受信回路Ｂ５は、ＩＣカードに内蔵されたアンテナＬ１の受信交流信号に重畳した情報信号を復調して、デジタル受信情報信号ＳＲとして信号処理回路Ｂ７に供給する。
【００８３】
《送信回路》
送信回路Ｂ６は信号処理回路Ｂ７から出力されるデジタル送信情報信号ＳＴを受信して、アンテナＬ１が受信している交流信号をこの送信情報信号ＳＴによって変調する。従ってリーダ・ライタ装置は、アンテナＬ１からの電磁波の反射がこの変調によって変化するのに応答して、信号処理回路Ｂ７からの送信情報信号を受信する。
【００８４】
《受信回路の回路構成》
図２は、図１に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の回路構成を示す図である。
【００８５】
図２に示したように、受信回路Ｂ５は、ローノイズトランスコンダクタンス増幅器(ＬＮＡＴ)１と、ダイレクトサンプリングミキサ２と、クロック発生器３と、第１フィルタ４Ｉおよび第２フィルタ４Ｑと、第１ハイパスフィルタ５Ｉおよび第２ハイパスフィルタ５Ｑと、第１ベースバンド増幅器６Ｉおよび第２ベースバンド増幅器６Ｑと、Ａ／Ｄ変換部７と、デジタルシグナルプロセッサ(ＤＳＰ)８と、キャリア検出器９とを含むダイレクトコンバージョン受信機によって構成されている。
【００８６】
《ローノイズトランスコンダクタンス増幅器》
ローノイズトランスコンダクタンス増幅器１は、ループコイル・アンテナＬ１であるアンテナＡＮＴでのＲＦ受信電圧信号を電流に変換するトランスコンダクタンス増幅器によって構成されたローノイズ増幅器である。例えば、ローノイズトランスコンダクタンス増幅器１は、ゲートにＲＦ受信電圧信号が供給されて、ソースが接地電位に接続され、ドレインからＲＦ変換電流が生成されるＮチャンネルＭＯＳトランジスタによって構成される。
【００８７】
《ダイレクトサンプリングミキサ》
ダイレクトサンプリングミキサ２は、第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑと２個のリセットスイッチＱ６、Ｑ６とを含んでいる。
【００８８】
第１ダイレクトサンプリングミキサ２Ｉはローノイズトランスコンダクタンス増幅器１のＲＦ変換電流とクロック発生器３から生成される第１ＲＦローカル信号ＬＯ＿Ｉと第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉが供給されることによって、同相成分(Ｉ)の受信ベースバンド信号を生成する周波数ダウンコンバータとして動作する。
【００８９】
第２ダイレクトサンプリングミキサ２Ｑはローノイズトランスコンダクタンス増幅器１のＲＦ変換電流とクロック発生器３から生成される第２ＲＦローカル信号ＬＯ＿Ｑと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑが供給されることによって、直交成分(Ｑ)の受信ベースバンド信号を生成する周波数ダウンコンバータとして動作する。
【００９０】
このダイレクトサンプリングミキサは、下記２件の文献に記載されたものである。
【００９１】
文献１：Ｋｈｕｒｒａｍ Ｍｕｈａｍｍａｄ ｅｔ ａｌ， “ＤＩＲＥＣＴ ＲＦ ＳＡＭＰＬＩＮＧ ＭＩＸＥＲ ＷＩＴＨ ＲＥＣＵＲＳＩＶＥ ＦＩＬＴＥＲＩＮＧ ＩＮ ＣＨＡＲＧＥ ＤＯＭＥＩＮ”， ２００４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ＣＩＲＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ，ＰＰ．Ｉ−５７７−Ｉ−５８０．
文献２：Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ， “Ａｌｌ−Ｄｉｇｉｔａｌ ＴＸ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ａｎｄ Ｄｉｓｃｒｅｔｅ−Ｔｉｍｅ Ｒｅｃｅｉｖｅｒ ｆｏｒ Ｂｌｕｅｔｏｏｔｈ Ｒａｄｉｏ ｉｎ １３０−ｎｍ ＣＭＯＳ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９， ＮＯ．１２． ＤＥＣＥＭＢＥＲ ２００４， ＰＰ．２２７８−２２９１．
【００９２】
図２に示したように、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの各ミキサは、５個のＮチャンネルＭＯＳトランジスタＱ１〜Ｑ５と、３個の容量ＣH、ＣR、ＣRとを含んでいる。トランジスタＱ１のソースドレイン経路はローノイズトランスコンダクタンス増幅器１の出力と容量ＣHの一端の間に接続され、容量ＣHの他端は接地電位に接続されている。トランジスタＱ１のソースドレイン経路には、ローノイズトランスコンダクタンス増幅器１の出力からのＲＦ変換電流が供給される。
【００９３】
容量ＣHの一端はトランジスタＱ２のソースドレイン経路を介して容量ＣRの一端に接続され、容量ＣRの他端は接地電位に接続されて、容量ＣHの一端はトランジスタＱ３のソースドレイン経路を介して容量ＣRの一端に接続され、容量ＣRの他端は接地電位に接続されている。
【００９４】
容量ＣRの一端はトランジスタＱ４のソースドレイン経路を介してミキサ２の出力端子に接続され、容量ＣRの一端はトランジスタＱ５のソースドレイン経路を介してミキサ２の出力端子に接続されている。
【００９５】
トランジスタＱ１のゲートにはクロック発生器３から生成されるＲＦローカル信号ＬＯが供給され、トランジスタＱ２のゲートとトランジスタＱ５のゲートとにはクロック発生器３から生成される非反転デジタルクロック信号Ｓ０が供給され、トランジスタＱ３のゲートとトランジスタＱ４のゲートとにはクロック発生器３から生成される反転デジタルクロック信号Ｓ１が供給される。
【００９６】
ＲＦローカル信号ＬＯと非反転デジタルクロック信号Ｓ０が同時にハイレベルとなるタイミングでは容量ＣHと上側の容量ＣRとで電荷が共有され、ＲＦローカル信号ＬＯと反転デジタルクロック信号Ｓ１とが同時にハイレベルとなるタイミングでは容量ＣHと下側の容量ＣRで電荷が共有されるので、無限インパルス応答(ＩＩＲ：Infinite Impulse Response)フィルタの特性が得られる。
【００９７】
また非反転デジタルクロック信号Ｓ０と反転デジタルクロック信号Ｓ１のハイレベル期間をＲＦローカル信号ＬＯの周期のＮ倍に設定すると、Ｎサンプル分で平均化されるので、デシメーション比Ｎの有限インパルス応答(ＦＩＲ：Finite Impulse Response)フィルタの特性が得られる。
【００９８】
図２に示すダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの出力端子に接続された第１フィルタ４Ｉおよび第２フィルタ４Ｑとは、上述した有限インパルス応答フィルタの特性と無限インパルス応答フィルタの特性とを模式的に示したものである。
【００９９】
従来からＲＦ受信部の受信ミキサは、上記非特許文献１にも記載されているように、ギルバート型ミキサとも呼ばれるダブルバランス型クロスカップルドクアッドミキサが伝統的に使用されていた。しかし、この型の受信ミキサでは、電源電圧と接地電位との間に負荷抵抗と２個の差動対トランジスタと定電流源とが直列接続されたアナログ回路構成を採用しているので、低電源電圧の動作が困難であり、消費電力も大きいと言う問題を有していた。
【０１００】
それに対して、図２に示したダイレクトサンプリングミキサ２は、デジタルＲＦアーキテクチャーが採用されているので、低電源電圧の動作が可能となり、消費電力の削減も可能となる。更に、このデジタルＲＦアーキテクチャーは、微細化ＣＭＯＳ半導体製造プロセスが適用可能であるので、微細化ＣＭＯＳによって更なる消費電力の削減も可能となる。
【０１０１】
《クロック発生器》
クロック発生器３は、一般的なＰＬＬ回路で構成されるのではなく、本発明の実施の形態１では特に多段遅延回路３２を使用したものである。
【０１０２】
図２に示すように、クロック発生器３は、リミッタ増幅器３０と、分周器３１と、多段遅延回路３２と、位相検出部３３と、クロック生成部３４とを含んでいる。
【０１０３】
リミッタ増幅器３０の入力端子にローノイズトランスコンダクタンス増幅器１の出力端子から生成されるＲＦ増幅信号が供給ことによって、リミッタ増幅器３０が大きな増幅率でＲＦ増幅信号を増幅してリミッタ増幅器３０の出力端子から生成されるＲＦ増幅出力信号をそれぞれ所定の最大リミット値と所定の最小リミット値とに振幅制限動作するものである。
【０１０４】
リミッタ増幅器３０のＲＦ増幅出力信号にハイレベル期間とローレベル期間との不一致(デューティーの不一致)が存在する可能性を考慮して、分周器３１は１／２分周を実行する。例えば、リミッタ増幅器３０のＲＦ増幅出力信号のローレベルからハイレベルへの波形変化にのみ応答して分周器３１が出力信号レベルをローレベルからハイレベルへまたはハイレベルからローレベルへ変化させ、分周器３１は１／２分周を実行する。
【０１０５】
多段遅延回路３２は、複数の直列接続された遅延回路３２０、３２１、３２２〜３２Ｎによって構成されている。複数の遅延回路３２０、３２１、３２２〜３２Ｎは、略同一の伝播遅延時間τを有している。
【０１０６】
分周器３１の出力信号によって駆動される初段の遅延回路３２０の入力端子ｔａｐ０は、クロック生成部３４の選択器３４１の第１入力端子に接続される。初段遅延回路３２０の出力信号によって駆動される２段目遅延回路３２１の入力端子ｔａｐ１は、クロック生成部３４の選択器３４１の第２入力端子に接続される。２段目遅延回路３２１の出力信号によって駆動される３段目の遅延回路３２２の入力端子ｔａｐ２は、クロック生成部３４の選択器３４１の第３入力端子に接続される。以下同様にして、Ｎ−１段目遅延回路の出力信号によって駆動されるＮ段目の遅延回路３２Ｎの入力端子ｔａｐＮ−１はクロック生成部３４の選択器３４１の第Ｎ入力端子に接続され、Ｎ段目の遅延回路３２Ｎの出力端子ｔａｐＮはクロック生成部３４の選択器３４１の第Ｎ＋１入力端子に接続される。
【０１０７】
位相検出部３３は、複数のフリップフロップ３３０、３３１、３３２〜３３Ｎと位相検出回路３３Ｐによって構成されている。丸い記号と三角'記号で示された複数のフリップフロップ３３０、３３１、３３２〜３３Ｎのトリガ入力端子は、分周器３１からの分周出力信号が供給される初段の遅延回路３２０の入力端子ｔａｐ０に共通に接続される。１個目のフリップフロップ３３０のデータ入力端子Ｄとデータ出力端子Ｑとは、２段目遅延回路３２１の入力端子ｔａｐ１と位相検出回路３３Ｐの第１入力端子とに接続される。２個目のフリップフロップ３３１のデータ入力端子Ｄとデータ出力端子Ｑとは、３段目遅延回路３２２の入力端子ｔａｐ２と位相検出回路３３Ｐの第２入力端子とに接続される。以下同様にして、Ｎ−１個目のフリップフロップ３３Ｎ−１のデータ入力端子Ｄとデータ出力端子Ｑとは、Ｎ＋１段目遅延回路３２Ｎの入力端子ｔａｐＮ−１と位相検出回路３３Ｐの第Ｎ入力端子とに接続される。最後に、Ｎ個目のフリップフロップ３３Ｎのデータ入力端子Ｄとデータ出力端子Ｑとは、Ｎ＋１段目遅延回路３２Ｎの出力端子ｔａｐＮと位相検出回路３３Ｐの第Ｎ＋１入力端子とに接続される。
【０１０８】
クロック生成部３４は、選択器３４１と２個の排他的論理和(ＥＸ−ＯＲ)回路３４２、３４３とロジック回路３４４とによって構成されている。選択器３４１の第１入力端子と第２入力端子と第３入力端子と第Ｎ端子と第Ｎ＋１入力端子は、それぞれ多段遅延回路３２の初段の遅延回路３２０の入力端子ｔａｐ０と２段目遅延回路３２１の入力端子ｔａｐ１と３段目の遅延回路３２２の入力端子ｔａｐ２とＮ段目の遅延回路３２Ｎの入力端子ｔａｐＮ−１とＮ段目の遅延回路３２Ｎの出力端子ｔａｐＮに接続される。また更に選択器３４１の制御入力端子には、位相検出回路３３Ｐから生成される位相検出出力信号が供給される。
【０１０９】
位相検出回路３３Ｐから供給される位相検出出力信号に応答して、選択器３４１は第１入力端子と第２入力端子と第３入力端子と第Ｎ端子と第Ｎ＋１入力端子の合計Ｎ＋１個の入力信号から位相０°の入力信号と位相４５°の入力信号と位相９０°の入力信号と位相１３５°の入力信号の合計４個の入力信号を選択して２個の排他的論理和(ＥＸ−ＯＲ)回路３４２、３４３の入力端子に供給する。すなわち、排他的論理和回路３４２の２個の入力端子には位相０°の入力信号と位相９０°の入力信号とが供給され、排他的論理和回路３４３の２個の入力端子には位相４５°の入力信号と位相１３５°の入力信号とが供給される。その結果、排他的論理和回路３４２の出力端子から第１ＲＦローカル信号ＬＯ＿Ｉが生成され、排他的論理和回路３４３の出力端子から第２ＲＦローカル信号ＬＯ＿Ｑが生成される。最後に、第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑとがロジック回路３４４に供給されることによって、ロジック回路３４４の出力端子から第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑとが生成される。
【０１１０】
図３は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３の多段遅延回路３２の回路動作を示す波形図である。
【０１１１】
図３には、最初にループコイル・アンテナＬ１のアンテナＡＮＴによって受信される１３．５６ＭＨｚのＲＦ周波数のキャリア信号Ｃｒの波形が示されている。しかし、図３に実際に示されたキャリア信号Ｃｒの波形は、リミッタ増幅器３０によって振幅制限されたＲＦ増幅出力信号である。
【０１１２】
更に図３には、多段遅延回路３２の初段の遅延回路３２０の入力端子ｔａｐ０の信号波形と、２段目遅延回路３２１の入力端子ｔａｐ１の信号波形と、３段目遅延回路３２２の入力端子ｔａｐ２の信号波形と、４段目遅延回路３２３(図示せず)の入力端子ｔａｐ３の信号波形と、５段目遅延回路３２４(図示せず)の入力端子ｔａｐ４の信号波形と、６段目遅延回路３２５(図示せず)の入力端子ｔａｐ５の信号波形と、７段目遅延回路３２６(図示せず)の入力端子ｔａｐ６の信号波形と、８段目遅延回路３２７(図示せず)の入力端子ｔａｐ７の信号波形と、９段目遅延回路３２８(図示せず)の入力端子ｔａｐ８の信号波形とが示されている。
【０１１３】
図３に示したように、リミッタ増幅器３０のＲＦ増幅出力信号のＲＦ周波数のキャリア信号Ｃｒのローレベルからハイレベルへの波形変化にのみ応答して分周器３１が出力信号レベルをローレベルからハイレベルへまたはハイレベルからローレベルへ変化するので、分周器３１が出力信号により駆動される初段の遅延回路３２０の入力端子ｔａｐ０の信号はＲＦ周波数のキャリア信号Ｃｒの１／２分周信号となる。
【０１１４】
多段遅延回路３２の複数の遅延回路３２０、３２１、３２２〜３２Ｎは略同一の伝播遅延時間τを有しているので、初段の遅延回路３２０の入力端子ｔａｐ０の信号波形の変化よりも伝播遅延時間τの分遅延して、２段目遅延回路３２１の入力端子ｔａｐ１の信号波形が変化するものとなる。以下同様にして、８段目遅延回路３２７(図示せず)の入力端子ｔａｐ７の信号波形の変化よりも伝播遅延時間τの分遅延して、９段目遅延回路３２８(図示せず)の入力端子ｔａｐ８の信号波形が変化するものとなる。
【０１１５】
図３に示した例では、初段の遅延回路３２０の入力端子ｔａｐ０の信号はＲＦ周波数のキャリア信号Ｃｒがローレベルからハイレベルに変化したタイミングで、入力端子ｔａｐ０の信号波形はハイレベルからローレベルに変化して、入力端子ｔａｐ１の信号波形はハイレベル“Ｈ”であり、入力端子ｔａｐ２の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ３の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ４の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ５の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ６の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ７の信号波形もハイレベル“Ｈ”であり、次の入力端子ｔａｐ８の信号波形から始めてローレベル“Ｌ”となっている。
【０１１６】
すなわち、このタイミングでは、フリップフロップ３３０、３３１、３３２、３３３、３３４、３３５、３３６、３３７のデータ入力端子Ｄにそれぞれ供給されているハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ローレベル“Ｌ”が、フリップフロップ３３０、３３１、３３２〜３３７のトリガ入力端子に供給される入力端子ｔａｐ０の信号波形のハイからローの変化をトリガとして、フリップフロップ３３０、３３１、３３２〜３３７の内部にラッチされる。その結果、このタイミングでは、フリップフロップ３３０、３３１、３３２、３３３、３３４、３３５、３３６、３３７、３３８のデータ出力端子Ｄからは、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ローレベル“Ｌのデータが生成される。
【０１１７】
すなわち、ＲＦ周波数のキャリア信号Ｃｒがローレベルからハイレベルに変化したタイミングにおいて、入力端子ｔａｐ０の信号波形はハイレベルからローレベルに変化したのに対して、入力端子ｔａｐ８の信号波形がローレベルからハイレベルに変化する直前の状態である。従って、図３の例では、入力端子ｔａｐ０の信号波形の位相と比較して、入力端子ｔａｐ８の信号波形の位相は略１８０°(π)の分遅延している。
【０１１８】
従って、この１８０°(π)の分の位相遅延の発生は、このタイミングで位相検出回路３３Ｐに供給されるフリップフロップ３３０、３３１、３３２、３３３、３３４、３３５、３３６、３３７の８ビットのデータ出力信号“ＨＨＨＨＨＨＨＬ”を位相検出回路３３Ｐが検出することで判断可能となる。位相検出回路３３Ｐによって入力端子ｔａｐ０と入力端子ｔａｐ８の信号波形の１８０°(π)の分の位相遅延の発生が検出されると、位相検出回路３３Ｐからの位相検出出力信号が選択器３４１の制御入力端子に供給される。
【０１１９】
選択器３４１は、位相検出回路３３Ｐから供給される位相検出出力信号に応答して、入力端子ｔａｐ０の位相０°の入力信号と入力端子ｔａｐ４の位相９０°の入力信号とを選択して排他的論理和回路３４２の２個の入力端子に供給して、入力端子ｔａｐ２の位相４５°の入力信号と入力端子ｔａｐ６の位相１３５°の入力信号とを選択して排他的論理和回路３４３の２個の入力端子に供給する。
【０１２０】
図４は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３のクロック生成部３４の２個の排他的論理和回路３４２、排他的論理和回路３４３の回路動作を示す波形図である。
【０１２１】
図４に示すように、排他的論理和回路３４２は入力端子ｔａｐ０の位相０°の入力信号と入力端子ｔａｐ４の位相９０°の入力信号の排他的論理和(ＥＸ−ＯＲ)の演算を実行することによって第１ＲＦローカル信号ＬＯ＿Ｉを生成する一方、排他的論理和回路３４３は入力端子ｔａｐ２の位相４５°の入力信号と入力端子ｔａｐ６の位相１３５°との入力信号の排他的論理和(ＥＸ−ＯＲ)の演算を実行することによって第２ＲＦローカル信号ＬＯ＿Ｑを生成するものである。
【０１２２】
更に図３に示したクロック生成部３４のロジック回路３４４に第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑとが供給され、ロジック回路３４４の出力端子からＲＦローカル信号の周波数よりも低い周波数を有する第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑとが生成される。
【０１２３】
従って、クロック発生器３のクロック生成部３４から生成される第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑと第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑが、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑに供給されるものとなる。その結果、ダイレクトサンプリングミキサ２では、第１ダイレクトサンプリングミキサ２Ｉの出力からは同相成分(Ｉ)の受信ベースバンド信号が生成されて、第２ダイレクトサンプリングミキサ２Ｑの出力からは直交成分(Ｑ)の受信ベースバンド信号が生成されるものである。
【０１２４】
その結果、図１から図４を使用して説明した本発明の実施の形態１のクロック発生器３によれば、ループコイル・アンテナＬ１のアンテナＡＮＴによって受信される１３．５６ＭＨｚのＲＦ周波数のキャリア信号Ｃｒの振幅値がゼロから所定値に回復した後に、ＲＦ周波数のキャリア信号Ｃｒの位相および周波数と同期する第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑと第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑとを早期に生成して、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑとに早期に供給することが可能となる。
【０１２５】
従って、図１から図４を使用して説明した本発明の実施の形態１のクロック発生器３によれば、ダイレクトコンバージョン受信機の受信ミキサに供給されるローカル信号をＰＬＬ回路から生成する場合に、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値がゼロとなりＰＬＬ回路がアンロック状態となった後に振幅値が所定値に回復してからＰＬＬ回路が再びロック状態となるまでの回復時間が長いと言う問題を解消することが可能となる。
【０１２６】
《キャリア検出器》
キャリア検出器９は、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値が１００％の変調度によって略ゼロとなることを検出する。
【０１２７】
一方、ＲＦ周波数のキャリア信号の振幅値が略ゼロとなると、クロック発生器３の動作は停止されるので、この動作停止期間ではＲＦローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑとデジタルクロック信号Ｓ０＿Ｉ、Ｓ１＿Ｉ、Ｓ０＿Ｑ、Ｓ１＿Ｑとがクロック発生器３から生成されなくなる。従って、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの受信ミキサの動作も、停止される。
【０１２８】
本発明の実施の形態１によるキャリア検出器９と２個のリセットスイッチＱ６、Ｑ６とが受信回路Ｂ５に配置されていない場合には、ＲＦ周波数のキャリア信号の振幅値が略ゼロとなり、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの受信ミキサの動作が停止しても第１ダイレクトサンプリングミキサ２Ｉの出力端子の容量電荷と第２ダイレクトサンプリングミキサ２Ｑの出力端子の容量電荷とが放電されずに維持されてしまう。従って、第１ダイレクトサンプリングミキサ２Ｉの出力端子の出力電圧と第２ダイレクトサンプリングミキサ２Ｑの出力端子の出力電圧とが低下しないので、ＡＳＫ復調出力が正確な包落線を示さなくなるので、非接触ＩＣカードとリーダ・ライタ装置との間の正確なデータ通信が不可能となる。
【０１２９】
それに対して、本発明の実施の形態１によれば、特にキャリア検出器９と２個のリセットスイッチＱ６、Ｑ６が受信回路Ｂ５に配置されているので、ＲＦ周波数のキャリア信号の振幅値が略ゼロとなるとキャリア検出器９はＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値が１００％の変調度によって所定値以下の略ゼロとなることを検出する。従って、この場合には、キャリア検出器９のハイレベルの検出出力信号により２個のリセットスイッチＱ６、Ｑ６のＮチャンネルＭＯＳトランジスタがオン状態に制御されるので、第１ダイレクトサンプリングミキサ２Ｉの出力端子の容量電荷と第２ダイレクトサンプリングミキサ２Ｑの出力端子の容量電荷とが接地電位に放電され、非接触ＩＣカードとリーダ・ライタ装置との間の正確なデータ通信が可能となるものとなる。
【０１３０】
《多段遅延回路》
図５は、図２に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２の具体的な回路の構成を示す図である。
【０１３１】
図５に示すように、初段のバッファ回路３２ＸはＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１とを含み、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子と他方の入力端子とにはそれぞれ電源電圧ＶDDと分周器３１の出力信号ＤＩＶ−Ｃｒが供給される。インバータＩｎｖ１の入力端子にＮＡＮＤ回路ＮＡＮＤ１の出力信号が供給され、初段のバッファ回路３２Ｘの出力端子としてのインバータＩｎｖ１の出力端子からは位相０°の信号波形ｔａｐ０が生成される。
【０１３２】
初段の遅延回路３２０は、所定の伝播遅延時間τを生成するために直列接続された２個のインバータＩｎｖ２、Ｉｎｖ３とＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１を含んでいる。インバータＩｎｖ２の入力端子に分周器３１の出力信号ＤＩＶ−Ｃｒが供給され、インバータＩｎｖ２の出力信号がインバータＩｎｖ３の入力端子に供給され、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子と他方の入力端子とにはそれぞれ電源電圧ＶDDとインバータＩｎｖ３の出力信号が供給される。インバータＩｎｖ１の入力端子にはＮＡＮＤ回路ＮＡＮＤ１の出力信号が供給され、初段の遅延回路３２０の出力端子としてのインバータＩｎｖ１の出力端子からは位相２２．５°の信号波形ｔａｐ１が生成される。
【０１３３】
２段目遅延回路３２１も、初段の遅延回路３２０と同一の回路構成によって構成され、２段目遅延回路３２１の出力端子としてのインバータＩｎｖ１の出力端子からは位相４５°の信号波形ｔａｐ２が生成される。
【０１３４】
以下同様にして、Ｎ段目の遅延回路３２Ｎも、初段の遅延回路３２０と同一の回路構成によって構成され、Ｎ段目の遅延回路３２Ｎの出力端子としてのインバータＩｎｖ１の出力端子からは所定の位相値の信号波形ｔａｐＮが生成される。
【０１３５】
図６は、図５に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な回路の構成を示す図である。
【０１３６】
図６に示すように、ＮＡＮＤ回路ＮＡＮＤ１は接地電位ＶSSと出力端子ｏｕｔとの間にソース・ドレイン電流経路が直列接続された２個のＮチャンネルＭＯＳトランジスタＱn1、Ｑn2と電源電圧ＶDDと出力端子ｏｕｔとの間にソース・ドレイン電流経路が並列接続された２個のＰチャンネルＭＯＳトランジスタＱp1、Ｑp2とを含んでいる。第１入力端子ｉｎ１はトランジスタＱn1のゲート電極とトランジスタＱp1のゲート電極に接続され、第２入力端子ｉｎ２はトランジスタＱn2のゲート電極とトランジスタＱp2のゲート電極に接続されている。インバータＩｎｖ１は、接地電位ＶSSと出力端子ｏｕｔの間にソース・ドレイン電流経路が接続されたＮチャンネルＭＯＳトランジスタＱn3と電源電圧ＶDDと出力端子ｏｕｔの間にソース・ドレイン電流経路が接続されたＰチャンネルＭＯＳトランジスタＱp3とを含んでいる。入力端子ｉｎはトランジスタＱn3のゲート電極とトランジスタＱp3のゲート電極に接続されている。他のインバータＩｎｖ２、Ｉｎｖ３も、インバータＩｎｖ１と全く同様に、トランジスタＱn3、Ｑp3によって構成されている。
【０１３７】
図７は、図６に示した本発明の実施の形態１による多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な半導体周期回路の部分デバイスレイアウトの構成を示す図である。
【０１３８】
図７に示すように、図の横方向に電源電圧ＶDDと接地電位ＶSSとの電源・接地配線が形成され、電源電圧ＶDDの電源配線に沿ってＮ型ウェル領域Ｎ−Ｗｅｌｌが形成されて、接地電位ＶSSの接地配線に沿ってＰ型ウェル領域Ｐ−Ｗｅｌｌが形成されて、Ｎ型ウェル領域Ｎ−Ｗｅｌｌには電源電圧ＶDDが給電されて、Ｐ型ウェル領域Ｐ−Ｗｅｌｌには接地電位ＶSSが給電される。
【０１３９】
更にＮ型ウェル領域Ｎ−Ｗｅｌｌの内部には、電源電圧ＶDDの電源配線に沿ってＮＡＮＤ回路ＮＡＮＤ１を構成する２個のＰチャンネルＭＯＳトランジスタＱp1、Ｑp2とインバータＩｎｖ１、Ｉｎｖ２を構成する２個のＰチャンネルＭＯＳトランジスタＱp3、Ｑp4が形成されている。またＰ型ウェル領域Ｐ−Ｗｅｌｌの内部には、接地電位ＶSSの接地配線に沿ってＮＡＮＤ回路ＮＡＮＤ１を構成する２個のＮチャンネルＭＯＳトランジスタＱn1、Ｑn2とインバータＩｎｖ１、Ｉｎｖ２を構成する２個のＮチャンネルＭＯＳトランジスタＱn3、Ｑn4が形成されている。図７に示されてはいないが、図５に示すクロック発生器３の多段遅延回路３２の初段のバッファ回路３２Ｘと初段の遅延回路３２０と２段目遅延回路３２１と以下同様にしてＮ段目の遅延回路３２Ｎの全てを構成するＣＭＯＳ論理回路の全てのＰチャンネルＭＯＳトランジスタと全てのＮチャンネルＭＯＳトランジスタが、略平行に配置された電源電圧ＶDDの電源配線と接地電位ＶSSの接地配線との間のＮ型ウェル領域Ｎ−Ｗｅｌｌの内部とＰ型ウェル領域Ｐ−Ｗｅｌｌの内部にそれぞれ形成されている。
【０１４０】
《ハイパスフィルタ》
図２に示したように、ダイレクトサンプリングミキサ２では、第１ダイレクトサンプリングミキサ２Ｉの出力と第２ダイレクトサンプリングミキサ２Ｑの出力とからそれぞれ生成される同相成分(Ｉ)の受信ベースバンド信号と直交成分(Ｑ)の受信ベースバンド信号とは、第１フィルタ４Ｉと第２フィルタ４Ｑとを介して第１ハイパスフィルタ５Ｉの入力端子と第２ハイパスフィルタ５Ｑの入力端子とに供給される。
【０１４１】
更に、第１ハイパスフィルタ５Ｉの出力端子と第２ハイパスフィルタ５Ｑの出力端子とは、それぞれ第１ベースバンド増幅器６Ｉの入力端子と第２ベースバンド増幅器６Ｑの入力端子とに接続される。第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子の直流バイアス電圧レベルは、第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの出力端子および第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子の直流電圧レベルが不一致の場合が多い。従って、この直流バイアス電圧レベルと直流電圧レベルと電圧差を吸収するために、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑとが第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子と第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子との間に接続されている。
【０１４２】
第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの各ハイパスフィルタは、一端が第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子に接続され他端が第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子に接続された容量Ｃと、一端が容量Ｃの他端と接続され他端が接地電位に接続された抵抗Ｒとによって基本的に構成されている。具体的な第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの各ハイパスフィルタは、容量Ｃと抵抗Ｒと演算増幅器とによって構成され、演算増幅器の反転入力端子に容量Ｃを介して受信ベースバンド信号が供給され、演算増幅器の反転入力端子と出力端子の間に抵抗Ｒが接続され、演算増幅器の非反転入力端子に基準電圧が供給される。
【０１４３】
《ベースバンド増幅器》
図２に示したように、第１ハイパスフィルタ５Ｉの出力端子と第２ハイパスフィルタ５Ｑの出力端子からそれぞれ生成される同相成分(Ｉ)の受信ベースバンド信号と直交成分(Ｑ)の受信ベースバンド信号とは、それぞれ第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑとによって増幅される。第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの各ベースバンド増幅器は、直列接続された２段の多段増幅回路によって構成されている。
【０１４４】
《Ａ／Ｄ変換部とＤＳＰ》
図２に示すように、Ａ／Ｄ変換部７は、一方の入力端子と他方の入力端子と出力端子とを有する切り換えスイッチ７１と、Ａ／Ｄ変換器７２とを含んでいる。切り換えスイッチ７１の一方の入力端子と他方の入力端子とに第１ハイパスフィルタ５Ｉの出力端子の同相成分(Ｉ)の受信ベースバンド信号と第２ハイパスフィルタ５Ｑの出力端子の直交成分(Ｑ)の受信ベースバンド信号とがそれぞれ供給され、切り換えスイッチ７１の出力端子に両方の受信ベースバンド信号から選択された受信ベースバンド信号が生成されることが可能とされている。切り換えスイッチ７１の出力端子に生成される選択受信ベースバンド信号はＡ／Ｄ変換器７２のアナログ入力端子に供給され、Ａ／Ｄ変換器７２のデジタル出力端子から生成される受信デジタルベースバンド信号はデジタルシグナルプロセッサ(ＤＳＰ)８の入力端子に供給される。
【０１４５】
切り換えスイッチ７１によって交互に選択される同相成分(Ｉ)の受信ベースバンド信号と直交成分(Ｑ)の受信ベースバンド信号とをＡ／Ｄ変換器７２が交互にＡ／Ｄ変換するので、デジタルシグナルプロセッサ８には同相成分(Ｉ)の受信デジタルベースバンド信号と直交成分(Ｑ)の受信デジタルベースバンド信号が交互に供給される。デジタルシグナルプロセッサ８は両者の受信デジタルベースバンド信号から信号レベルの大きい信号を選択してＡＳＫ復調処理を実行するので、コミュニケーションホールまたはヌル点の問題を解消することが可能となる。
【０１４６】
《非線型Ａ／Ｄ変換器》
一方、図２に示すように、第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子の直流バイアス電圧レベルと第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの出力端子および第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子の直流電圧レベルの電圧差を吸収するために、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑが第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子と第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子との間に接続されている。
【０１４７】
しかし、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの採用によって、下記の問題が本発明者等の検討によって明らかとされた。
【０１４８】
すなわち、ＮＦＣ技術の１３．５６ＭＨｚのＲＦ周波数信号の振幅値が１００％の変調度によって略ゼロの状態から大振幅のＲＦ周波数信号が図２のアンテナＡＮＴにより受信されたとする。このような場合には、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力端子に大振幅入力信号に応答する過渡応答による大きな出力電圧変動が発生するものである。
【０１４９】
図８は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの回路動作を示す波形図である。
【０１５０】
図８に示すように、ＮＦＣ技術の１３．５６ＭＨｚのＲＦ受信周波数入力信号の電圧振幅値Ｖinが略ゼロの状態から大振幅に変化することによって、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力電圧Ｖoutには過渡応答によって大きな出力電圧変動が発生する。これは、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの各ハイパスフィルタが容量Ｃと抵抗Ｒと演算増幅器とによって構成される場合には、演算増幅器の電圧増幅機能によって更に大きな出力電圧変動が第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力に発生する。また更に、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力の大きな出力電圧変動は、第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑとによってまた更に大きな出力電圧変動に増幅されることになる。
【０１５１】
このような大きな出力電圧変動が切換スイッチ７１を介してＡ／Ｄ変換器７２のアナログ入力端子に供給されると、大きな出力電圧変動のアナログ入力電圧がＡ／Ｄ変換器７２のアナログ入力ダイナミックレンジを超過する可能性がある。大きな出力電圧変動のアナログ入力電圧がＡ／Ｄ変換器７２のアナログ入力ダイナミックレンジを超過すると、大振幅期間のアナログ入力電圧に正確に比例するデジタル出力信号がＡ／Ｄ変換器７２の出力端子から生成されないので、非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が不可能となる。
【０１５２】
一方、この問題を解消するために、Ａ／Ｄ変換器７２のアナログ入力ダイナミックレンジを極めて大きなレンジに拡大すると、図２のアンテナＡＮＴによって受信されるＮＦＣ技術の１３．５６ＭＨｚのＲＦ受信周波数入力信号の電圧振幅値Ｖinが微小振幅となった際にＡ／Ｄ変換器７２の入力感度が不足して、正確なデジタル出力信号がＡ／Ｄ変換器７２の出力端子から生成されずに非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が不可能となる。
【０１５３】
従って、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５では、この相互に相反する問題を解消するために、特にＡ／Ｄ変換器７２に非線型Ａ／Ｄ変換器が使用されたものである。
【０１５４】
図９は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のＡ／Ｄ変換器７２に使用される非線型Ａ／Ｄ変換器の入出力特性を示す図である。
【０１５５】
図９に示すように、Ａ／Ｄ変換器７２のアナログ入力端子に供給されるアナログ入力電圧がアナログ入力ダイナミックレンジの略中央の部分では、デジタル出力信号がワンステップ分変化するのに必要なアナログ入力電圧の変化が小さく設定されている。それに対して、アナログ入力電圧が図９の横軸の右側のアナログ入力ダイナミックレンジの最大値付近または図９の横軸の左側のアナログ入力ダイナミックレンジの最小値付近の部分では、デジタル出力信号がワンステップ分変化するのに必要なアナログ入力電圧の変化が大きく設定されている。
【０１５６】
従って、図９に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性によれば、アナログ入力電圧が微小振幅でありアナログ入力ダイナミックレンジの略中央の部分で変化する場合には、Ａ／Ｄ変換器７２が高い入力感度で動作するのでアナログ入力電圧が微小振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が可能となる。一方、アナログ入力電圧が大振幅となってアナログ入力ダイナミックレンジの最大値付近または最小値付近の部分で変化する場合には、Ａ／Ｄ変換器７２が低い入力感度で動作する。その結果、アナログ入力電圧がアナログ入力ダイナミックレンジを容易に超過することが解消されて、アナログ入力電圧が大振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が可能となる。
【０１５７】
《フラッシュ型非線型Ａ／Ｄ変換器》
図１０は、図９に示すＡ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態１によるフラッシュ非線型Ａ／Ｄ変換器７２の構成を示す図である。
【０１５８】
図１０に示したように、フラッシュ非線型Ａ／Ｄ変換器７２は、抵抗ラダー部７２１と、コンパレータ部７２２と、エンコーダ７２３によって構成されている。抵抗ラダー部７２１は基準電圧Ｖrefと接地電位の間に直列接続された複数の抵抗を含み、コンパレータ部７２２は非反転入力端子と反転入力端子と出力端子とを有する複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９を含んでいる。コンパレータ部７２２の複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９の非反転入力端子にアナログ入力電圧Ｖinが共通に供給され、複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９の反転入力端子に抵抗ラダー部７２１の複数の抵抗の接続ノードの複数の比較基準電圧が供給される。
【０１５９】
図１０に示す非線型Ａ／Ｄ変換器７２では、入力ダイナミックレンジの略中央の部分で高入力感度とするために抵抗ラダー部７２１の中央部分の５個の抵抗器はＲ−ΔＲの低抵抗に設定される一方、入力ダイナミックレンジの最大値付近と最小値付近の部分で低入力感度とするために抵抗ラダー部７２１の上部の２個と下部の２個の抵抗器はＲの高抵抗に設定されたものである。
【０１６０】
コンパレータ部７２２の複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９の出力から生成される温度計コードのコンパレータ出力信号は、エンコーダ７２３によってバイナリーコードのＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1に変換されて、デジタルシグナルプロセッサ(ＤＳＰ)８に供給される。
【０１６１】
デジタルシグナルプロセッサ(ＤＳＰ)８は、Ａ／Ｄ変換器７２から供給されるデジタル出力信号Ｄ0〜ＤN-1を使用してＡＳＫ復調する以前に、図９に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理を実行する。このデジタル補正処理のデジタルシグナルプロセッサ(ＤＳＰ)８による実行によって、図９に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性が補償されることが可能となる。
【０１６２】
［実施の形態２］
《逐次比較型非線型Ａ／Ｄ変換器》
図１１は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の構成を示す図である。
【０１６３】
図１１に示したように、逐次比較非線型Ａ／Ｄ変換器７２は、コンパレータ７２４と、逐次変換レジスタ７２５と、局部Ｄ／Ａ変換器７２６によって構成されている。コンパレータ７２４は非反転入力端子に供給されるアナログ入力電圧Ｖinと局部Ｄ／Ａ変換器７２６から反転入力端子に供給されるフィードバックアナログ出力電圧のアナログ電圧比較を実行する。逐次変換レジスタ７２５は比較初期値を保持する一方、コンパレータ７２４の電圧比較出力信号のハイレベルとローレベルの比較結果に応答して所定のアルゴリズムに従って保持値を更新する。更に、コンパレータ７２４の比較出力信号はＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1として逐次比較非線型Ａ／Ｄ変換器７２から出力される一方、局部Ｄ／Ａ変換器７２６の入力端子に供給される。従って、局部Ｄ／Ａ変換器７２６は、逐次変換レジスタ７２５に保持されたデジタル更新保持値に対応するフィードバックアナログ出力電圧を生成してコンパレータ７２４の反転入力端子に供給する。
【０１６４】
従来の一般的な逐次比較型Ａ／Ｄ変換器では、バイナリーサーチと呼ばれる所定のアルゴリズムに従って逐次変換レジスタの保持値を更新することで、逐次比較型のＡ／Ｄ変換を実行するものである。すなわち、逐次変換レジスタの比較初期値はアナログ入力ダイナミックレンジの略中央の電圧レベルに対応するものとされる。この中央の電圧レベルに設定されたフィードバックアナログ出力電圧とアナログ入力電圧とがコンパレータによって比較されて、前者よりも後者が高レベルの場合には更新保持値はダイナミックレンジの略３／４の電圧レベルに対応するように更新され、前者よりも後者が低レベルの場合には更新保持値はダイナミックレンジの略１／４の電圧レベルに対応するように更新される。上述のようなバイナリーサーチアルゴリズムに従って電圧比較と逐次変換レジスタの保持値の更新を逐次に実行することによって、アナログ入力電圧に対応する最終更新保持値が逐次変換レジスタに格納され、逐次変換レジスタの出力からＡ／Ｄ変換のデジタル出力信号が生成されるものである。
【０１６５】
図１１に示した本発明の実施の形態２による逐次比較非線型Ａ／Ｄ変換器７２では、非線型バイナリーサーチのアルゴリズムに従って逐次変換レジスタの保持値を更新することで、図９に示したＡ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するものである。
【０１６６】
図１２は、図１１に示す本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の非線型バイナリーサーチのアルゴリズムを説明するための図であり、逐次比較型非線型Ａ／Ｄ変換器７２の入出力特性を示す図である。
【０１６７】
図１２に示すように、図１１に示す本発明の実施の形態２による非線型バイナリーサーチのアルゴリズムによれば、逐次変換レジスタ７２５の比較初期値Ｐ１は、従来の一般的なアナログ入力ダイナミックレンジの略中央の電圧レベルに設定されるのではなく、アナログ入力ダイナミックレンジの最大値Ｍａｘ(Ａ)の略１／４の電圧レベルの付近に設定されている。この略１／４の電圧レベルの付近に設定された初期値フィードバックアナログ出力電圧(比較初期値Ｐ１)とアナログ入力電圧Ｖinとがコンパレータ７２４によって比較されて、前者よりも後者が高レベルの場合には次の更新保持値Ｐ２はダイナミックレンジの略２／３の電圧レベルに対応するように更新され、前者より後者が低レベルの場合には次の更新保持値Ｐ３はダイナミックレンジの略１／５の電圧レベルに対応するように更新される。
【０１６８】
比較初期値Ｐ１を使用した第１回目の電圧比較の結果、次の更新保持値Ｐ２に更新された場合には、第２回目の電圧比較ではダイナミックレンジの略２／３の電圧レベルに設定されたフィードバックアナログ出力電圧(更新保持値Ｐ２)とアナログ入力電圧Ｖinがコンパレータ７２４によって比較されて、前者よりも後者が高レベルの場合には次の更新保持値は更新保持値Ｐ２と最大値Ｍａｘ(Ａ)に対応する更新保持値Ｐ５の略中間に対応するように更新され、前者よりも後者が低レベルの場合には次の更新保持値は更新保持値Ｐ２とゲイン切り換え線ＣＬに対応する更新保持値Ｐ４の略中間に対応するように更新される。
【０１６９】
比較初期値Ｐ１を使用した第１回目の電圧比較の結果、次の更新保持値Ｐ３に更新された場合には、第２回目の電圧比較ではダイナミックレンジの略１／５の電圧レベルに設定されたフィードバックアナログ出力電圧(更新保持値Ｐ３)とアナログ入力電圧Ｖinがコンパレータ７２４によって比較されて、前者よりも後者が低レベルの場合には次の更新保持値は更新保持値Ｐ３と最小値Ｍｉｎｉ(Ａ)に対応する更新保持値Ｐ８の略中間Ｐ７に対応するように更新され、前者よりも後者が高レベルの場合には次の更新保持値は更新保持値Ｐ３と比較初期値Ｐ１の略中間Ｐ６に対応するように更新される。
【０１７０】
すなわち、図１１に示す本発明の実施の形態２による逐次比較非線型Ａ／Ｄ変換器７２は、コンパレータ７２４の出力から逐次生成される電圧比較結果に応答して、図１２に示した非線型入出力特性に従った更新保持値Ｐ２、Ｐ３…Ｐ８を生成するように構成されている。すなわち、逐次変換レジスタ７２５はその内部にコンパレータ７２４の出力から逐次生成される電圧比較結果に応答するステートマシンを含み、逐次生成される電圧比較結果に応答して、図１２に示した非線型入出力特性に従った更新保持値Ｐ２、Ｐ３…Ｐ８を生成するものである。
【０１７１】
逐次変換レジスタ７２５から生成されるＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1は、デジタルシグナルプロセッサ(ＤＳＰ)８に供給される。デジタルシグナルプロセッサ(ＤＳＰ)８は、Ａ／Ｄ変換器７２から供給されるデジタル出力信号Ｄ0〜ＤN-1を使用してＡＳＫ復調する以前に、図１２に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理を実行する。このデジタル補正処理のデジタルシグナルプロセッサ(ＤＳＰ)８による実行によって、図１２に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性が補償されることが可能となる。
【０１７２】
［実施の形態３］
《パイプライン型非線型Ａ／Ｄ変換器》
図１３は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態３によるパイプライン非線型Ａ／Ｄ変換器７２の構成を示す図である。
【０１７３】
図１３に示したように、パイプライン非線型Ａ／Ｄ変換器７２は、パイプライン処理ステージ部７２７と、遅延処理・デジタル補正部７２８によって構成されている。パイプライン処理ステージ部７２７は、複数のパイプラインステージＰＳ０、ＰＳ１、ＰＳ２…ＰＳＮ−１により構成され、複数のパイプラインステージＰＳ０、ＰＳ１、ＰＳ２…ＰＳＮ−１の各ステージはサンプルホールド回路１０とサブＡ／Ｄ変換器１１とサブＤ／Ａ変換器１２と減算器１３と増幅器１４とを基本要素として含んでいる。更に初段のパイプラインステージＰＳ０には、電圧レベル補正回路１５が追加されている。また更に２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１までの各ステージには、基準電圧スイッチ回路１６が追加されている。
【０１７４】
初段のパイプラインステージＰＳ０のサンプルホールド回路１０の入力端子にパイプライン非線型Ａ／Ｄ変換器７２のアナログ入力端子のアナログ入力電圧Ｖinが供給され、サンプルホールド回路１０の出力端子はサブＡ／Ｄ変換器１１の入力端子と減算器１３の一方の入力端子に接続されている。初段のパイプラインステージＰＳ０の電圧レベル補正回路１５の入力端子にＡ／Ｄ変換動作のための基準電圧Ｖrefが供給され、電圧レベル補正回路１５の出力端子から基準電圧Ｖrefよりも所定の電圧分低下された補正基準電圧が生成されサブＡ／Ｄ変換器１１の入力端子に供給される。
【０１７５】
初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１からの最上位ビット(ＭＳＢ)のデジタル出力信号ｄ０は、遅延処理・デジタル補正部７２８の第１入力端子とサブＤ／Ａ変換器１２の入力端子とに供給される。更に、この最上位ビット(ＭＳＢ)のデジタル出力信号ｄ０は、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１までの各ステージ中に含まれた基準電圧スイッチ回路１６と初段のパイプラインステージＰＳ０から最終段のパイプラインステージＰＳＮ−１までの各ステージ中に含まれた増幅器１４に供給されている。
【０１７６】
更に、初段のパイプラインステージＰＳ０のサブＤ／Ａ変換器１２は、この最上位ビットのデジタル出力信号ｄ０に対応するサブＤ／Ａアナログ電圧信号を生成して減算器１３の他方の入力端子に供給する。その結果、減算器１３はアナログ入力電圧ＶinとサブＤ／Ａアナログ電圧信号の差電圧の量子化誤差を生成して、この差電圧の量子化誤差は増幅器１４の入力端子に供給される。
【０１７７】
初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１から生成される最上位ビットのデジタル出力信号ｄ０がローレベル“０”の場合には、ローレベルのデジタル出力信号ｄ０によって増幅器１４の増幅率は２に設定され、プラス側の基準電圧＋Ｖrefが増幅器１４によって選択されて、Ｖout＝２Ｖin＋Ｖrefの関係で示される残差信号が増幅器１４の出力から生成されて２段目のパイプラインステージＰＳ１の入力端子に供給される。このように、最上位ビットのデジタル出力信号ｄ０がローレベル“０”の場合には、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１までの各ステージ中に含まれた基準電圧スイッチ回路１６と増幅器１４とはそれぞれ基準電圧Ｖrefの選択状態と増幅率が２の増幅状態とにそれぞれ設定されている。その結果、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各パイプラインステージでは、前段のパイプラインステージから供給される残差信号をＶin´とすると、Ｖout＝２Ｖin´＋Ｖrefの関係で示される残差信号を生成して次段パイプラインステージの入力に供給する。
【０１７８】
初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１から生成される最上位ビットのデジタル出力信号ｄ０がハイレベル“１”の場合には、ローレベルのデジタル出力信号ｄ０によって増幅器１４の増幅率は１に設定され、マイナス側の基準電圧−Ｖrefが増幅器１４によって選択されて、Ｖout＝Ｖin−Ｖref／２の関係で示される残差信号が増幅器１４の出力から生成されて２段目のパイプラインステージＰＳ１の入力端子に供給される。このように最上位ビットのデジタル出力信号ｄ０がハイレベル“１”の場合には、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各ステージ中に含まれた基準電圧スイッチ回路１６と増幅器１４とはそれぞれ半分の基準電圧Ｖref／２の選択状態と増幅率が１の増幅状態とにそれぞれ設定されている。従って、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各パイプラインステージでは、前段パイプラインステージから供給される残差信号をＶin´とするとＶout＝Ｖin´−Ｖref／２の関係で示される残差信号を生成して次段のパイプラインステージの入力に供給する。
【０１７９】
図１４は、図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２のＡ／Ｄ変換動作と入出力特性を示す図である。
【０１８０】
図１４に示したゲイン切り換え線ＣＬのアナログ入力電圧は、初段のパイプラインステージＰＳ０の電圧レベル補正回路１５の出力端子から生成される補正基準電圧である。この補正基準電圧は、電圧レベル補正回路１５によって基準電圧Ｖrefよりも所定の電圧分低下されたものである。その結果、初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１は基準電圧Ｖrefより低レベルである補正基準電圧(ＣＬ)とパイプライン非線型Ａ／Ｄ変換器７２のアナログ入力端子のアナログ入力電圧Ｖinとを比較して、その比較結果を最上位ビット(ＭＳＢ)のデジタル出力信号ｄ０として出力する。
【０１８１】
補正基準電圧(ＣＬ)よりもアナログ入力電圧Ｖinが低レベルの場合には、初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１からローレベル“０”の最上位ビットのデジタル出力信号ｄ０が生成される。従って、初段のパイプラインステージＰＳ０はＶout＝２Ｖin＋Ｖrefの関係で示される残差信号を生成する一方、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各ステージはＶout＝２Ｖin´＋Ｖrefの関係にて示される残差信号を生成する。従って、この場合には、図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２は、図１４に示したゲイン切り換え線ＣＬの動作点Ｐ１とその左側に位置する動作点Ｐ４〜Ｐ８にて動作するものとなる。その結果、このようにアナログ入力電圧Ｖinが微小振幅であってアナログ入力ダイナミックレンジの最大値Ｍａｘ(Ａ)に到底到達しない部分で変化する場合には、Ａ／Ｄ変換器７２が高い入力感度で動作するのでアナログ入力電圧が微小振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が可能となる。
【０１８２】
一方、補正基準電圧(ＣＬ)よりもアナログ入力電圧Ｖinが高レベルの場合には、初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１からはハイレベル“１”の最上位ビットのデジタル出力信号ｄ０が生成される。従って、初段のパイプラインステージＰＳ０はＶout＝Ｖin−Ｖref／２の関係で示される残差信号を生成する一方、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各ステージはＶout＝Ｖin´−Ｖref／２の関係で示される残差信号を生成する。従って、この場合には図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２は、図１４に示したゲイン切り換え線ＣＬの動作点Ｐ１とその右側に位置する動作点Ｐ２、Ｐ３で動作するものとなる。その結果、アナログ入力電圧が大振幅となってアナログ入力ダイナミックレンジの最大値Ｍａｘ(Ａ)に到達する直前の部分で変化する場合には、Ａ／Ｄ変換器７２が低い入力感度で動作するので、アナログ入力電圧がアナログ入力ダイナミックレンジを容易に超過することが解消されてアナログ入力電圧が大振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置との間の正確なデータ通信が可能となる。
【０１８３】
遅延処理・デジタル補正部７２８は、パイプライン処理ステージ部７２７の内部の初段のパイプラインステージＰＳ０から最終段のパイプラインステージＰＳＮ−１より生成される複数のデジタル出力信号ｄ０、ｄ1、ｄ2…ｄN-1の遅延時間の相違を補償した後に、生成タイミングが整列されたＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1を出力して、デジタルシグナルプロセッサ(ＤＳＰ)８に供給する。
【０１８４】
デジタルシグナルプロセッサ(ＤＳＰ)８はパイプライン型非線型Ａ／Ｄ変換器７２の遅延処理・デジタル補正部７２８から供給されるデジタル出力信号Ｄ0〜ＤN-1を使用してＡＳＫ復調する以前に、図１４に示す非線型Ａ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理を実行する。その結果、このデジタル補正処理のデジタルシグナルプロセッサ(ＤＳＰ)８による実行によって、図１４に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性が補償されることが可能となる。他の実施の形態として、図１４に示した非線型Ａ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理は、デジタルシグナルプロセッサ８ではなく、パイプライン型非線型Ａ／Ｄ変換器７２の遅延処理・デジタル補正部７２８で実行することも可能である。
【０１８５】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１８６】
例えば、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５は、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数信号を使用する非接触ＩＣカードにのみ限定されるものではなく、例えばバッテリー動作の携帯情報端末(ＰＤＡ：Personal Digital Assistant、Personal Data Assistance)、携帯電話や無線ＬＡＮ(Local Area Network)等の受信回路として使用することも可能である。
【符号の説明】
【０１８７】
Ｌ１…ループコイル・アンテナ１
Ｃ０…容量
ＬＡ、ＬＢ…アンテナ端子
Ｂ１…非接触型ＩＣカード
Ｂ２…半導体集積回路
Ｂ３…電源回路
Ｂ４…内部回路
Ｂ５…受信回路
Ｂ６…送信回路
Ｂ７…信号処理回路
Ｂ８…メモリ
１…ローノイズトランスコンダクタンス増幅器
２…ダイレクトサンプリングミキサ
２Ｉ…第１ダイレクトサンプリングミキサ
２Ｑ…第２ダイレクトサンプリングミキサ
３…クロック発生器
３０…リミッタ増幅器
３１…分周器
３２…多段遅延回路
３３…位相検出部
３４…クロック生成部
３２０、３２１、３２２〜３２Ｎ…遅延回路
３３０、３３１、３３２〜３３Ｎ…フリップフロップ
３３Ｐ…位相検出回路
３４１…選択器
３４２、３４３…排他的論理和(ＥＸ−ＯＲ)回路
３４４…ロジック回路４…有限インパルス応答フィルタ／無限インパルス応答フィルタ
５…ハイパスフィルタ
６…ベースバンド増幅器
７…Ａ／Ｄ変換部
７１…切り換えスイッチ
７２…非線型Ａ／Ｄ変換器
８…デジタルシグナルプロセッサ
【技術分野】
【０００１】
本発明は半導体集積回路およびその動作方法に関するもので、特に応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成するのに有効な技術である。
【背景技術】
【０００２】
カード内に半導体集積回路およびアンテナを搭載したいわゆるＩＣカードは、リーダ・ライタ装置と半導体集積回路との間で情報の交換を行い、ＩＣカードが保持しているデータの送信、リーダ・ライタ装置から送信されたデータの保持など様々な機能を実現する。
【０００３】
国際規格ＩＳＯ／ＩＥＣ１４４４３によれば、非接触インターフェースを有するＩＣカードはＰＩＣＣと呼ばれ、ＰＣＤと呼ばれるリーダー／ライター装置とＲＦ通信を行うものである。尚、ＩＳＯはInternational Organization for Standardizationの略であり、ＩＥＣはInternational Electrical Commissionの略である。また、ＰＩＣＣはProximity Cardの略であり、ＰＣＤはProximity Coupling Deviceの略である。
【０００４】
例えば、国際規格ＩＳＯ／ＩＥＣ１４４４３のタイプＡでは、ＰＣＤからＰＩＣＣへの通信は、ＡＳＫ１００％の変調度の変調方式で変形ミラー方式による符号化方式とされている。しかし、国際規格ＩＳＯ／ＩＥＣ１４４４３のタイプＢではＰＣＤからＰＩＣＣへの通信はＡＳＫ１０％の変調率の変調方式でＮＲＺ−Ｌ方式による符号化方式とされている。尚、ＮＲＺ−Ｌは、Non Return to Zero-Levelの略であり、ＡＳＫは、デジタル変調方式の１つである振幅偏移変調(Amplitude Shift Keying)である。
【０００５】
近年、短距離無線通信技術(ＮＦＣ)と呼ばれ、家電製品、デジタルメディア、消費者向けの無線通信接続、コンテンツ、ビジネス上の取引を簡略化して、かつ拡大させる通信技術が普及している。このＮＦＣ技術は既存の種々の通信方式と互換性を持ち、１３．５６ＭＨｚのＲＦ周波数を使用して、１０ｃｍ程度で最大通信レート８４７Ｋｂｐｓの短距離通信を可能とする。特に、電子決済機能を有するＩＣカードマイコン(セキュアチップ)を内蔵する携帯電話端末にＮＦＣ技術が搭載されて、非接触による店舗での商品購入の支払い、駅での交通費の支払い等の種々の非接触電子決済への活用によりエンドユーザの利便性を向上させることを狙っている。尚、ＮＦＣは、Near Field Communicationの略である。
【０００６】
このＮＦＣ技術を採用する非接触ＩＣカードとリーダ・ライタ装置との間のＡＳＫ変調を使用する通信は、リーダ・ライタ装置の比較的大きなループアンテナと非接触ＩＣカードの比較的小さなループアンテナとの電磁結合を利用するものである。
【０００７】
一方、下記非特許文献１には、非接触ＩＣカードとリーダ・ライタ装置のループアンテナの角度や距離等によってコミュニケーションホールが発生することが記載されている。この現象は、リーダ・ライタ装置の動作磁界範囲内に非接触ＩＣカードが存在してリーダ・ライタ装置から非接触ＩＣカードに十分なＲＦ電力が供給されているはずにもかかわらず、負荷変調のＡＳＫ変調振幅がほとんど得られないと言うものである。
【０００８】
コミュニケーションホールが発生する原因は、リーダ・ライタ装置の大きなループアンテナの周辺部分に非接触ＩＣカードのループアンテナが略平行に配置された場合には、非接触ＩＣカードのループアンテナの内部でリーダ・ライタ装置のループアンテナの内部と外部とから生成される２本の磁界線の方向が反対方向となってＲＦ受信信号が相殺されてしまうためである。更に、下記非特許文献１には、コミュニケーションホールの解決策として、実数の振幅だけでなく虚数軸方向の振幅と位相とを含む合成ベクトルとする提案も記載されている。
【０００９】
また更に下記非特許文献２には、ＲＦＩＤシステム用リーダ・ライタ(ＲＷ)装置にホモダイン検波を適用した場合に、受信信号とローカル信号(ＬＯ)波との位相関係によって検波信号が得られないと言うヌル点を回避するヌル点回避回路が記載されている。このヌル点回避回路は、異なった位相のＬＯ波によって受信信号を検波して検波レベルの大きいチャンネルを選択受信するものである。更に、ヌル点回避回路では、ＲＦ受信信号は２個の受信ミキサの一方の入力端子に供給され、ＬＯ信号とπ／２(９０°)分だけ位相シフトされた位相シフトＬＯ信号とは一方の受信ミキサの他方の入力端子と他方の受信ミキサの他方の入力端子とにそれぞれ供給される。一方の受信ミキサの出力からのＩチャンネルベースバンド信号と他方の受信ミキサの出力からのＱチャンネルベースバンド信号とはそれぞれＩチャンネルベースバンド増幅器とＱチャンネルベースバンド増幅器とを介して選択器の一方の入力端子と他方の入力端子とに供給される。選択器によってＩチャンネルとＱチャンネルのいずれか一方の大きな検波レベルのベースバンド信号が受信データとして選択され、制御部に供給される。尚、ヌル点は、上述したコミュニケーションホールと略同様な現象と思われる。
【００１０】
また下記特許文献１には、上記非特許文献２に記載されたホモダイン受信機と原理的に同一の受信動作を実行するダイレクトコンバージョン受信機が記載され、電圧制御発振器(ＶＣＯ)を含んだフェーズロツクドループ(ＰＬＬ)から２個の受信ミキサに供給されるローカル信号と９０°の分位相の異なる位相シフトローカル信号とが生成される。伝統的なスーパーへテロダイン受信機は周波数変換に伴うイメージ周波数の妨害波除去のためのイメージ除去フィルタが必要であるのに対して、下記特許文献１に記載のダイレクトコンバージョン受信機においては外部部品のイメージ除去フィルタが不必要であると言う利点を有している。
【００１１】
更に、下記非特許文献３には、デジタルコードレスホンに使用されるダイレクトコンバージョン受信機が記載され、ダイレクトコンバージョン受信機の受信ミキサにはギルバート型ミキサとも呼ばれるダブルバランス型クロスカップルドクアッドミキサが一般的に使用されることも記載されている。この受信ミキサでは、電源電圧と接地電位との間に負荷抵抗と２個の差動対トランジスタと定電流源とが直列接続されたアナログ回路構成が採用されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００１−２１１０９８号 公報
【非特許文献】
【００１３】
【非特許文献１】苅部 浩 「非接触ＩＣカード設計入門」、 日刊工業新聞社 ＰＰ．４６−５０．２００５年１０月３１日 発行
【非特許文献２】高山 直久 他 「ＵＨＦ帯ＲＦＩＤリーダライタ装置のヌル点回避回路の効果」、 ２００５年電子通信学会通信ソサイエティ大会、 講演番号Ｂ−５−１６６、 ページ５６６．
【非特許文献３】Ｃｈｒｉｓｔｏｐｈｅｒ Ｄｅｎｎｉｓ Ｈｕｌｌ， ｅｔ ａｌ， “Ａ Ｄｉｒｅｃｔ−Ｃｏｎｖｅｒｓｉｏｎ Ｒｅｃｅｉｖｅｒ ｆｏｒ ９００ＭＨｚ（ＩＳＭ Ｂａｎｄ） Ｓｐｒｅａｄ−Ｓｐｅｃｔｒｕｍ Ｄｉｇｉｔａｌ Ｃｏｒｄｒｅｓｓ Ｔｅｌｅｐｈｏｎｅ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３１， ＮＯ．１２， ＤＣＥＭＢＥＲ １９９６． ＰＰ．１９５５−１９６３．
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明者等は本発明に先立って、１３．５６ＭＨｚのＲＦ周波数を使用するＮＦＣ技術搭載のＩＣカードマイコンの半導体集積回路のＲＦ受信部の開発に従事した。
【００１５】
本発明者等は本発明に先立って、半導体集積回路のコストと外部部品数を削減するためにＲＦ受信周波数からベースバンド信号周波数へのダウンコンバートに外部部品であるイメージ除去フィルタが不必要なダイレクトコンバージョン受信機の採用を決定した。
【００１６】
そこで本発明者等は本発明に先立って、上記特許文献１に記載されたダイレクトコンバージョン受信機の受信ミキサに供給されるローカル信号を生成するフェーズロツクドループ(ＰＬＬ)回路に関して検討を行った。一般的にＰＬＬ回路は、温度変化等に対して安定な基準周波数を生成するための水晶発振器と、基準分周器と、位相周波数比較器(ＰＦＤ)と、チャージポンプ回路と、ＲＦ電圧制御発振器(ＲＦＶＣＯ)と、ＶＣＯ分周器とによって構成される。基準周波数と２個の分周器の分周数によって、正確な周波数を有するローカル信号がＰＬＬ回路から生成されることが可能となる。
【００１７】
しかし、本発明者等が更に検討したところ、基準周波数の生成ための水晶発振器は、非接触ＩＣカードとリーダ・ライタ装置の間の通信開始時の起動速度が遅いと言う問題が明らかとされた。この問題を解消するために、基準周波数生成用水晶発振器を使用しない代わりに、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号を使用する他の方式も本発明に先立って本発明者等によって検討された。しかし、国際規格ＩＳＯ／ＩＥＣ１４４４３のタイプＡの通信ではＡＳＫ１００％の変調度の変調方式が採用されているので、１００％の変調度のタイミングでは、位相周波数比較器(ＰＦＤ)に供給される基準周波数信号としての１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値がゼロとなる。従って、キャリア信号の振幅値がゼロの期間にＰＬＬ回路がアンロック状態となるので、キャリア信号の振幅値がゼロから所定値に回復した後にＰＬＬ回路が再びロック状態となるまでの回復時間が長いと言う他の問題も本発明者等による検討により明らかとされた。
【００１８】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１９】
従って、本発明の目的とするところは、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することにある。
【００２０】
更に本発明の他の目的とするところは、ＡＳＫ１００％の変調度のＲＦ周波数のキャリア信号からローカル信号を生成する際の応答性を改善することにある。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２３】
すなわち、本発明の代表的な実施の形態は、受信ミキサ(２)と、前記受信ミキサに供給されるローカル信号(ＬＯ＿Ｉ、ＬＯ＿Ｑ)を生成する信号生成器(３)とを具備する半導体集積回路である。
【００２４】
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給され、前記受信ミキサは受信ミキサ出力信号を生成する。
【００２５】
前記信号生成器(３)は、多段遅延回路(３２)と、位相検出部(３３)と、クロック生成部(３４)とを有する。
【００２６】
前記多段遅延回路(３２)は、前記ＲＦ受信信号に含まれるキャリア信号(Ｃｒ)に応答して所定の遅延時間(τ)の分、相互に位相タイミングが相違した複数のクロックパルス信号(ｔａｐ０、１、２〜８)を含むパルス列を生成する。
【００２７】
前記位相検出部(３３)は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号(ｔａｐ８)の電圧レベル(“Ｌ”)と前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号(ｔａｐ０、１、２〜７)の電圧レベル(“Ｈ”)とが相違することを検出して、前記特定クロックパルス信号が所定の位相(１８０°)を有することを検出して検出出力信号を生成する。
【００２８】
前記クロック生成部(３４)は、選択器(３４１)と第１信号合成論理回路(３４２、３４３)とを含む。
【００２９】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相(０°、４５°、９０°、１３５°)を有する複数の選択クロックパルス信号(ｔａｐ０、２、４、６)を出力する。
【００３０】
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とする(図２、図３、図４参照)。
【発明の効果】
【００３１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、本発明によれば、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することができる。
【図面の簡単な説明】
【００３３】
【図１】図１は、本発明の実施の形態１による半導体集積回路および非接触型ＩＣカードの基本的な構成を示す図である。
【図２】図２は、図１に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の回路構成を示す図である。
【図３】図３は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３の多段遅延回路３２の回路動作を示す波形図である。
【図４】図４は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３のクロック生成部３４の２個の排他的論理和回路３４２、排他的論理和回路３４３の回路動作を示す波形図である。
【図５】図５は、図２に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２の具体的な回路の構成を示す図である。
【図６】図６は、図５に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な回路の構成を示す図である。
【図７】図７は、図６に示した本発明の実施の形態１による多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な半導体周期回路の部分デバイスレイアウトの構成を示す図である。
【図８】図８は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの回路動作を示す波形図である。
【図９】図９は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のＡ／Ｄ変換器７２に使用される非線型Ａ／Ｄ変換器の入出力特性を示す図である。
【図１０】図１０は、図９に示すＡ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態１によるフラッシュ非線型Ａ／Ｄ変換器７２の構成を示す図である。
【図１１】図１１は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の構成を示す図である。
【図１２】図１２は、図１１に示す本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の非線型バイナリーサーチのアルゴリズムを説明するための図であり、逐次比較型非線型Ａ／Ｄ変換器７２の入出力特性を示す図である。
【図１３】図１３は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態３によるパイプライン非線型Ａ／Ｄ変換器７２の構成を示す図である。
【図１４】図１４は、図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２のＡ／Ｄ変換動作と入出力特性を示す図である。
【発明を実施するための形態】
【００３４】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３５】
〔１〕本発明の代表的な実施の形態は、受信ミキサ(２)と、前記受信ミキサに供給されるローカル信号(ＬＯ＿Ｉ、ＬＯ＿Ｑ)を生成する信号生成器(３)とを具備する半導体集積回路である。
【００３６】
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものである。
【００３７】
前記信号生成器(３)は、多段遅延回路(３２)と、位相検出部(３３)と、クロック生成部(３４)とを有するものである。
【００３８】
前記多段遅延回路(３２)は、前記ＲＦ受信信号に含まれるキャリア信号(Ｃｒ)に応答して所定の遅延時間(τ)の分、相互に位相タイミングが相違した複数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ８)を含むパルス列を生成するものである。
【００３９】
前記位相検出部(３３)は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号(ｔａｐ８)の電圧レベル(“Ｌ”)と前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ７)の電圧レベル(“Ｈ”)とが相違することを検出することによって、前記特定クロックパルス信号が所定の位相(１８０°)を有することを検出して検出出力信号を生成するものである。
【００４０】
前記クロック生成部(３４)は、選択器(３４１)と第１信号合成論理回路(３４２、３４３)とを含む。
【００４１】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相(０°、４５°、９０°、１３５°)を有する複数の選択クロックパルス信号(ｔａｐ０、ｔａｐ２、ｔａｐ４、ｔａｐ６)を出力する。
【００４２】
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とするものである(図２、図３、図４参照)。
【００４３】
前記実施の形態によれば、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することができる。
【００４４】
好適な実施の形態では、前記多段遅延回路(３２)は、直列接続された複数の遅延回路(３２０、３２１、３２２〜３２７)を含むものである。
【００４５】
前記位相検出部は、複数のフリップフロップ(３３０、３３１、３３２〜３３７)と位相検出回路(３３Ｐ)とを含むものである。
【００４６】
前記多段遅延回路の前記複数の遅延回路は前記パルス列の前記複数のクロックパルス信号を生成して、前記選択器と前記位相検出部の前記複数のフリップフロップとに供給するものである。
【００４７】
前記複数のフリップフロップの複数の出力信号は前記位相検出回路に供給され、前記位相検出回路は前記検出出力信号を生成して前記選択器に供給することを特徴とするものである(図２参照)。
【００４８】
他の好適な実施の形態では、前記複数のフリップフロップの複数のトリガ入力端子に、前記多段遅延回路から生成される前記パルス列で最初に生成される開始クロックパルス信号(ｔａｐ０)が共通に供給されることを特徴とするものである(図２参照)。
【００４９】
更に他の好適な実施の形態では、前記受信ミキサは、第１受信ミキサ(２Ｉ)と第２受信ミキサ(２Ｑ)とを含むものである。
【００５０】
前記位相検出部(３３)は、前記特定クロックパルス信号が略１８０°である前記所定の位相を有することを検出して、前記検出出力信号を生成するものである。
【００５１】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記複数のクロックパルス信号から略０°の位相を有する第１選択クロックパルス信号(ｔａｐ０)と略４５°の位相を有する第２選択クロックパルス信号(ｔａｐ２)と略９０°の位相を有する第３選択クロックパルス信号(ｔａｐ４)と略１３５°の位相を有する第４選択クロックパルス信号(ｔａｐ６)とを出力するものである。
【００５２】
前記第１信号合成論理回路の第１論理回路(３４２)は、前記第１選択クロックパルス信号と前記第３選択クロックパルス信号の第１論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１受信ミキサに供給される第１ＲＦローカル信号(ＬＯ＿Ｉ)を生成するものである。
【００５３】
前記第１信号合成論理回路の第２論理回路(３４３)は、前記第２選択クロックパルス信号と前記第４選択クロックパルス信号の第２論理演算(ＥＸ−ＯＲ)を実行することによって、前記第２受信ミキサに供給される第２ＲＦローカル信号(ＬＯ＿Ｑ)を生成するものである。
【００５４】
より好適な実施の形態では、前記クロック生成部(３４)は、前記第１ＲＦローカル信号と前記第２ＲＦローカル信号とに応答して、第１非反転デジタルクロック信号(Ｓ０＿Ｉ)と第１反転デジタルクロック信号(Ｓ１＿Ｉ)と第２非反転デジタルクロック信号(Ｓ０＿Ｑ)と第２反転デジタルクロック信号(Ｓ１＿Ｑ)を生成する第２信号合成論理回路(３４４)を更に含む。
【００５５】
前記第１受信ミキサは、前記第１ＲＦローカル信号と前記第１非反転デジタルクロック信号と前記第１反転デジタルクロック信号とに応答して動作する第１ダイレクトサンプリングミキサによって構成される。
【００５６】
前記第２受信ミキサは、前記第２ＲＦローカル信号と前記第２非反転デジタルクロック信号と前記第２反転デジタルクロック信号とに応答して動作する第２ダイレクトサンプリングミキサによって構成されたことを特徴とすることを特徴とするものである(図２参照)。
【００５７】
他のより好適な実施の形態による半導体集積回路は、キャリア検出器(９)と第１リセットスイッチトランジスタ(Ｑ６)と第２リセットスイッチトランジスタ(Ｑ６)とを更に具備する。
【００５８】
前記第１リセットスイッチトランジスタは前記第１ダイレクトサンプリングミキサの出力端子と接地電位の間に接続され、前記第２リセットスイッチトランジスタは前記第２ダイレクトサンプリングミキサの出力端子と接地電位の間に接続されたものである。
【００５９】
前記キャリア検出器(９)は前記ＲＦ受信信号に含まれる前記キャリア信号(Ｃｒ)の振幅レベルを検出して、前記キャリア信号の前記振幅レベルが所定の振幅レベル以下に低下すると前記キャリア検出器は前記第１リセットスイッチトランジスタと前記第２リセットスイッチトランジスタとを非導通状態から導通状態に制御することを特徴とするものである(図２参照)。
【００６０】
更に他のより好適な実施の形態による半導体集積回路は、前記第１ダイレクトサンプリングミキサの入力端子と前記第２ダイレクトサンプリングミキサの入力端子とに接続されたローノイズ増幅器(１)を更に具備する。
【００６１】
前記ローノイズ増幅器は、前記ＲＦ受信信号の電圧を電流に変換するローノイズトランスコンダクタンス増幅器により構成され、前記ローノイズトランスコンダクタンス増幅器と前記第１ダイレクトサンプリングミキサと前記第２ダイレクトサンプリングミキサとはダイレクトコンバージョン受信機を構成して、前記第１ダイレクトサンプリングミキサから第１受信ベースバンド信号が生成され、前記第２ダイレクトサンプリングミキサから第２受信ベースバンド信号が生成されることを特徴とするものである(図２参照)。
【００６２】
別のより好適な実施の形態では、前記ローノイズトランスコンダクタンス増幅器は、短距離無線通信技術(ＮＦＣ)に準拠した前記ＲＦ受信信号を増幅可能とされたことを特徴とするものである(図２参照)。
【００６３】
更に別のより好適な実施の形態による半導体集積回路は、第１ハイパスフィルタ(５Ｉ)と第２ハイパスフィルタ(５Ｑ)と第１ベースバンド増幅器(６Ｉ)と第２ベースバンド増幅器(６Ｑ)とＡ／Ｄ変換部(７)とを更に具備する。
【００６４】
前記第１ダイレクトサンプリングミキサの出力端子と前記第２ダイレクトサンプリングミキサの出力端子にそれぞれ第１ハイパスフィルタの入力端子と前記第２ハイパスフィルタの入力端子が接続され、前記第１ハイパスフィルタの出力端子と前記第２ハイパスフィルタの出力端子にそれぞれ第１ベースバンド増幅器の入力端子と前記第２ベースバンド増幅器の入力端子が接続され、第１ベースバンド増幅器の出力端子と前記第２ベースバンド増幅器の出力端子に前記Ａ／Ｄ変換部の入力端子が接続されたものである。
【００６５】
前記Ａ／Ｄ変換部は、前記短距離無線通信技術に準拠した前記ＲＦ受信信号の小振幅から大振幅への振幅変動による前記第１ハイパスフィルタの前記出力端子と前記第２ハイパスフィルタの前記出力端子との過渡応答による電圧変動に対応するための非線型の入出力特性を有した非線型Ａ／Ｄ変換器(７２)によって構成されたことを特徴とするものである。
【００６６】
具体的な実施の形態では、前記非線型Ａ／Ｄ変換器は、フラッシュ型非線型Ａ／Ｄ変換器と逐次比較型非線型Ａ／Ｄ変換器とパイプライン型非線型Ａ／Ｄ変換器とのいずれかによって構成されたことを特徴とするものである(図１０、図１１、図１３参照)。
【００６７】
〔２〕本発明の別の観点の代表的な実施の形態は、受信ミキサ(２)と、前記受信ミキサに供給されるローカル信号(ＬＯ＿Ｉ、ＬＯ＿Ｑ)を生成する信号生成器(３)とを具備する半導体集積回路の動作方法である。
【００６８】
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものである。
【００６９】
前記信号生成器(３)は、多段遅延回路(３２)と、位相検出部(３３)と、クロック生成部(３４)とを有するものである。
【００７０】
前記多段遅延回路(３２)は、前記ＲＦ受信信号に含まれるキャリア信号(Ｃｒ)に応答して所定の遅延時間(τ)の分、相互に位相タイミングが相違した複数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ８)を含むパルス列を生成するものである。
【００７１】
前記位相検出部(３３)は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号(ｔａｐ８)の電圧レベル(“Ｌ”)と前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号(ｔａｐ０、ｔａｐ１、ｔａｐ２〜ｔａｐ７)の電圧レベル(“Ｈ”)とが相違することを検出することによって、前記特定クロックパルス信号が所定の位相(１８０°)を有することを検出して検出出力信号を生成するものである。
【００７２】
前記クロック生成部(３４)は、選択器(３４１)と第１信号合成論理回路(３４２、３４３)とを含む。
【００７３】
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相(０°、４５°、９０°、１３５°)を有する複数の選択クロックパルス信号(ｔａｐ０、ｔａｐ２、ｔａｐ４、ｔａｐ６)を出力する。
【００７４】
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算(ＥＸ−ＯＲ)を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とするものである(図２、図３、図４参照)。
【００７５】
前記実施の形態によれば、応答性に問題のあるＰＬＬ回路を使用することなく、受信ミキサに供給するローカル信号を生成することができる。
【００７６】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７７】
［実施の形態１］
《半導体集積回路および非接触型ＩＣカード》
図１は、本発明の実施の形態１による半導体集積回路および非接触型ＩＣカードの基本的な構成を示す図である。
【００７８】
図１に示すように非接触型ＩＣカードＢ１は、ループコイル・アンテナＬ１と容量Ｃ０と半導体集積回路Ｂ２とを含んでいる。また半導体集積回路Ｂ２は、電源回路Ｂ３、内部回路Ｂ４およびアンテナＬ１を接続するためのアンテナ端子ＬＡ、ＬＢを有している。
【００７９】
リーダ・ライタ装置からの電磁波としての１３．５６ＭＨｚのＲＦ周波数を受けたアンテナＬ１は、アンテナ端子ＬＡ、ＬＢに高周波の交流信号を出力する。ＩＣカードＢ１からリーダ・ライタ装置への通信時には、アンテナ端子ＬＡ、ＬＢの交流信号は送信情報信号(データ)によって変調される。
【００８０】
《電源回路》
電源回路Ｂ３は、整流回路と平滑容量とから構成される。整流回路は、ＩＣカードに搭載されたアンテナＬ１が受信した交流信号を整流および平滑して、出力電源電圧ＶDDを得るものである。また、出力電源電圧ＶDDが所定の電圧以上にならないように、電圧レギュレータが電源回路Ｂ３に内蔵されることも可能である。電源回路Ｂ３から出力される電源電圧ＶDDが、内部回路Ｂ４の動作電源電圧として供給される。
【００８１】
《内部回路》
内部回路Ｂ４は、受信回路Ｂ５、送信回路Ｂ６、信号処理回路Ｂ７、メモリＢ８から構成される。
【００８２】
《受信回路》
受信回路Ｂ５は、ＩＣカードに内蔵されたアンテナＬ１の受信交流信号に重畳した情報信号を復調して、デジタル受信情報信号ＳＲとして信号処理回路Ｂ７に供給する。
【００８３】
《送信回路》
送信回路Ｂ６は信号処理回路Ｂ７から出力されるデジタル送信情報信号ＳＴを受信して、アンテナＬ１が受信している交流信号をこの送信情報信号ＳＴによって変調する。従ってリーダ・ライタ装置は、アンテナＬ１からの電磁波の反射がこの変調によって変化するのに応答して、信号処理回路Ｂ７からの送信情報信号を受信する。
【００８４】
《受信回路の回路構成》
図２は、図１に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の回路構成を示す図である。
【００８５】
図２に示したように、受信回路Ｂ５は、ローノイズトランスコンダクタンス増幅器(ＬＮＡＴ)１と、ダイレクトサンプリングミキサ２と、クロック発生器３と、第１フィルタ４Ｉおよび第２フィルタ４Ｑと、第１ハイパスフィルタ５Ｉおよび第２ハイパスフィルタ５Ｑと、第１ベースバンド増幅器６Ｉおよび第２ベースバンド増幅器６Ｑと、Ａ／Ｄ変換部７と、デジタルシグナルプロセッサ(ＤＳＰ)８と、キャリア検出器９とを含むダイレクトコンバージョン受信機によって構成されている。
【００８６】
《ローノイズトランスコンダクタンス増幅器》
ローノイズトランスコンダクタンス増幅器１は、ループコイル・アンテナＬ１であるアンテナＡＮＴでのＲＦ受信電圧信号を電流に変換するトランスコンダクタンス増幅器によって構成されたローノイズ増幅器である。例えば、ローノイズトランスコンダクタンス増幅器１は、ゲートにＲＦ受信電圧信号が供給されて、ソースが接地電位に接続され、ドレインからＲＦ変換電流が生成されるＮチャンネルＭＯＳトランジスタによって構成される。
【００８７】
《ダイレクトサンプリングミキサ》
ダイレクトサンプリングミキサ２は、第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑと２個のリセットスイッチＱ６、Ｑ６とを含んでいる。
【００８８】
第１ダイレクトサンプリングミキサ２Ｉはローノイズトランスコンダクタンス増幅器１のＲＦ変換電流とクロック発生器３から生成される第１ＲＦローカル信号ＬＯ＿Ｉと第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉが供給されることによって、同相成分(Ｉ)の受信ベースバンド信号を生成する周波数ダウンコンバータとして動作する。
【００８９】
第２ダイレクトサンプリングミキサ２Ｑはローノイズトランスコンダクタンス増幅器１のＲＦ変換電流とクロック発生器３から生成される第２ＲＦローカル信号ＬＯ＿Ｑと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑが供給されることによって、直交成分(Ｑ)の受信ベースバンド信号を生成する周波数ダウンコンバータとして動作する。
【００９０】
このダイレクトサンプリングミキサは、下記２件の文献に記載されたものである。
【００９１】
文献１：Ｋｈｕｒｒａｍ Ｍｕｈａｍｍａｄ ｅｔ ａｌ， “ＤＩＲＥＣＴ ＲＦ ＳＡＭＰＬＩＮＧ ＭＩＸＥＲ ＷＩＴＨ ＲＥＣＵＲＳＩＶＥ ＦＩＬＴＥＲＩＮＧ ＩＮ ＣＨＡＲＧＥ ＤＯＭＥＩＮ”， ２００４ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ＣＩＲＵＩＴＳ ＡＮＤ ＳＹＳＴＥＭＳ，ＰＰ．Ｉ−５７７−Ｉ−５８０．
文献２：Ｒｏｂｅｒｔ Ｂｏｇｄａｎ Ｓｔａｓｚｅｗｓｋｉ ｅｔ ａｌ， “Ａｌｌ−Ｄｉｇｉｔａｌ ＴＸ Ｆｒｅｑｕｅｎｃｙ Ｓｙｎｔｈｅｓｉｚｅｒ ａｎｄ Ｄｉｓｃｒｅｔｅ−Ｔｉｍｅ Ｒｅｃｅｉｖｅｒ ｆｏｒ Ｂｌｕｅｔｏｏｔｈ Ｒａｄｉｏ ｉｎ １３０−ｎｍ ＣＭＯＳ”， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３９， ＮＯ．１２． ＤＥＣＥＭＢＥＲ ２００４， ＰＰ．２２７８−２２９１．
【００９２】
図２に示したように、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの各ミキサは、５個のＮチャンネルＭＯＳトランジスタＱ１〜Ｑ５と、３個の容量ＣH、ＣR、ＣRとを含んでいる。トランジスタＱ１のソースドレイン経路はローノイズトランスコンダクタンス増幅器１の出力と容量ＣHの一端の間に接続され、容量ＣHの他端は接地電位に接続されている。トランジスタＱ１のソースドレイン経路には、ローノイズトランスコンダクタンス増幅器１の出力からのＲＦ変換電流が供給される。
【００９３】
容量ＣHの一端はトランジスタＱ２のソースドレイン経路を介して容量ＣRの一端に接続され、容量ＣRの他端は接地電位に接続されて、容量ＣHの一端はトランジスタＱ３のソースドレイン経路を介して容量ＣRの一端に接続され、容量ＣRの他端は接地電位に接続されている。
【００９４】
容量ＣRの一端はトランジスタＱ４のソースドレイン経路を介してミキサ２の出力端子に接続され、容量ＣRの一端はトランジスタＱ５のソースドレイン経路を介してミキサ２の出力端子に接続されている。
【００９５】
トランジスタＱ１のゲートにはクロック発生器３から生成されるＲＦローカル信号ＬＯが供給され、トランジスタＱ２のゲートとトランジスタＱ５のゲートとにはクロック発生器３から生成される非反転デジタルクロック信号Ｓ０が供給され、トランジスタＱ３のゲートとトランジスタＱ４のゲートとにはクロック発生器３から生成される反転デジタルクロック信号Ｓ１が供給される。
【００９６】
ＲＦローカル信号ＬＯと非反転デジタルクロック信号Ｓ０が同時にハイレベルとなるタイミングでは容量ＣHと上側の容量ＣRとで電荷が共有され、ＲＦローカル信号ＬＯと反転デジタルクロック信号Ｓ１とが同時にハイレベルとなるタイミングでは容量ＣHと下側の容量ＣRで電荷が共有されるので、無限インパルス応答(ＩＩＲ：Infinite Impulse Response)フィルタの特性が得られる。
【００９７】
また非反転デジタルクロック信号Ｓ０と反転デジタルクロック信号Ｓ１のハイレベル期間をＲＦローカル信号ＬＯの周期のＮ倍に設定すると、Ｎサンプル分で平均化されるので、デシメーション比Ｎの有限インパルス応答(ＦＩＲ：Finite Impulse Response)フィルタの特性が得られる。
【００９８】
図２に示すダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの出力端子に接続された第１フィルタ４Ｉおよび第２フィルタ４Ｑとは、上述した有限インパルス応答フィルタの特性と無限インパルス応答フィルタの特性とを模式的に示したものである。
【００９９】
従来からＲＦ受信部の受信ミキサは、上記非特許文献１にも記載されているように、ギルバート型ミキサとも呼ばれるダブルバランス型クロスカップルドクアッドミキサが伝統的に使用されていた。しかし、この型の受信ミキサでは、電源電圧と接地電位との間に負荷抵抗と２個の差動対トランジスタと定電流源とが直列接続されたアナログ回路構成を採用しているので、低電源電圧の動作が困難であり、消費電力も大きいと言う問題を有していた。
【０１００】
それに対して、図２に示したダイレクトサンプリングミキサ２は、デジタルＲＦアーキテクチャーが採用されているので、低電源電圧の動作が可能となり、消費電力の削減も可能となる。更に、このデジタルＲＦアーキテクチャーは、微細化ＣＭＯＳ半導体製造プロセスが適用可能であるので、微細化ＣＭＯＳによって更なる消費電力の削減も可能となる。
【０１０１】
《クロック発生器》
クロック発生器３は、一般的なＰＬＬ回路で構成されるのではなく、本発明の実施の形態１では特に多段遅延回路３２を使用したものである。
【０１０２】
図２に示すように、クロック発生器３は、リミッタ増幅器３０と、分周器３１と、多段遅延回路３２と、位相検出部３３と、クロック生成部３４とを含んでいる。
【０１０３】
リミッタ増幅器３０の入力端子にローノイズトランスコンダクタンス増幅器１の出力端子から生成されるＲＦ増幅信号が供給ことによって、リミッタ増幅器３０が大きな増幅率でＲＦ増幅信号を増幅してリミッタ増幅器３０の出力端子から生成されるＲＦ増幅出力信号をそれぞれ所定の最大リミット値と所定の最小リミット値とに振幅制限動作するものである。
【０１０４】
リミッタ増幅器３０のＲＦ増幅出力信号にハイレベル期間とローレベル期間との不一致(デューティーの不一致)が存在する可能性を考慮して、分周器３１は１／２分周を実行する。例えば、リミッタ増幅器３０のＲＦ増幅出力信号のローレベルからハイレベルへの波形変化にのみ応答して分周器３１が出力信号レベルをローレベルからハイレベルへまたはハイレベルからローレベルへ変化させ、分周器３１は１／２分周を実行する。
【０１０５】
多段遅延回路３２は、複数の直列接続された遅延回路３２０、３２１、３２２〜３２Ｎによって構成されている。複数の遅延回路３２０、３２１、３２２〜３２Ｎは、略同一の伝播遅延時間τを有している。
【０１０６】
分周器３１の出力信号によって駆動される初段の遅延回路３２０の入力端子ｔａｐ０は、クロック生成部３４の選択器３４１の第１入力端子に接続される。初段遅延回路３２０の出力信号によって駆動される２段目遅延回路３２１の入力端子ｔａｐ１は、クロック生成部３４の選択器３４１の第２入力端子に接続される。２段目遅延回路３２１の出力信号によって駆動される３段目の遅延回路３２２の入力端子ｔａｐ２は、クロック生成部３４の選択器３４１の第３入力端子に接続される。以下同様にして、Ｎ−１段目遅延回路の出力信号によって駆動されるＮ段目の遅延回路３２Ｎの入力端子ｔａｐＮ−１はクロック生成部３４の選択器３４１の第Ｎ入力端子に接続され、Ｎ段目の遅延回路３２Ｎの出力端子ｔａｐＮはクロック生成部３４の選択器３４１の第Ｎ＋１入力端子に接続される。
【０１０７】
位相検出部３３は、複数のフリップフロップ３３０、３３１、３３２〜３３Ｎと位相検出回路３３Ｐによって構成されている。丸い記号と三角'記号で示された複数のフリップフロップ３３０、３３１、３３２〜３３Ｎのトリガ入力端子は、分周器３１からの分周出力信号が供給される初段の遅延回路３２０の入力端子ｔａｐ０に共通に接続される。１個目のフリップフロップ３３０のデータ入力端子Ｄとデータ出力端子Ｑとは、２段目遅延回路３２１の入力端子ｔａｐ１と位相検出回路３３Ｐの第１入力端子とに接続される。２個目のフリップフロップ３３１のデータ入力端子Ｄとデータ出力端子Ｑとは、３段目遅延回路３２２の入力端子ｔａｐ２と位相検出回路３３Ｐの第２入力端子とに接続される。以下同様にして、Ｎ−１個目のフリップフロップ３３Ｎ−１のデータ入力端子Ｄとデータ出力端子Ｑとは、Ｎ＋１段目遅延回路３２Ｎの入力端子ｔａｐＮ−１と位相検出回路３３Ｐの第Ｎ入力端子とに接続される。最後に、Ｎ個目のフリップフロップ３３Ｎのデータ入力端子Ｄとデータ出力端子Ｑとは、Ｎ＋１段目遅延回路３２Ｎの出力端子ｔａｐＮと位相検出回路３３Ｐの第Ｎ＋１入力端子とに接続される。
【０１０８】
クロック生成部３４は、選択器３４１と２個の排他的論理和(ＥＸ−ＯＲ)回路３４２、３４３とロジック回路３４４とによって構成されている。選択器３４１の第１入力端子と第２入力端子と第３入力端子と第Ｎ端子と第Ｎ＋１入力端子は、それぞれ多段遅延回路３２の初段の遅延回路３２０の入力端子ｔａｐ０と２段目遅延回路３２１の入力端子ｔａｐ１と３段目の遅延回路３２２の入力端子ｔａｐ２とＮ段目の遅延回路３２Ｎの入力端子ｔａｐＮ−１とＮ段目の遅延回路３２Ｎの出力端子ｔａｐＮに接続される。また更に選択器３４１の制御入力端子には、位相検出回路３３Ｐから生成される位相検出出力信号が供給される。
【０１０９】
位相検出回路３３Ｐから供給される位相検出出力信号に応答して、選択器３４１は第１入力端子と第２入力端子と第３入力端子と第Ｎ端子と第Ｎ＋１入力端子の合計Ｎ＋１個の入力信号から位相０°の入力信号と位相４５°の入力信号と位相９０°の入力信号と位相１３５°の入力信号の合計４個の入力信号を選択して２個の排他的論理和(ＥＸ−ＯＲ)回路３４２、３４３の入力端子に供給する。すなわち、排他的論理和回路３４２の２個の入力端子には位相０°の入力信号と位相９０°の入力信号とが供給され、排他的論理和回路３４３の２個の入力端子には位相４５°の入力信号と位相１３５°の入力信号とが供給される。その結果、排他的論理和回路３４２の出力端子から第１ＲＦローカル信号ＬＯ＿Ｉが生成され、排他的論理和回路３４３の出力端子から第２ＲＦローカル信号ＬＯ＿Ｑが生成される。最後に、第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑとがロジック回路３４４に供給されることによって、ロジック回路３４４の出力端子から第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑとが生成される。
【０１１０】
図３は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３の多段遅延回路３２の回路動作を示す波形図である。
【０１１１】
図３には、最初にループコイル・アンテナＬ１のアンテナＡＮＴによって受信される１３．５６ＭＨｚのＲＦ周波数のキャリア信号Ｃｒの波形が示されている。しかし、図３に実際に示されたキャリア信号Ｃｒの波形は、リミッタ増幅器３０によって振幅制限されたＲＦ増幅出力信号である。
【０１１２】
更に図３には、多段遅延回路３２の初段の遅延回路３２０の入力端子ｔａｐ０の信号波形と、２段目遅延回路３２１の入力端子ｔａｐ１の信号波形と、３段目遅延回路３２２の入力端子ｔａｐ２の信号波形と、４段目遅延回路３２３(図示せず)の入力端子ｔａｐ３の信号波形と、５段目遅延回路３２４(図示せず)の入力端子ｔａｐ４の信号波形と、６段目遅延回路３２５(図示せず)の入力端子ｔａｐ５の信号波形と、７段目遅延回路３２６(図示せず)の入力端子ｔａｐ６の信号波形と、８段目遅延回路３２７(図示せず)の入力端子ｔａｐ７の信号波形と、９段目遅延回路３２８(図示せず)の入力端子ｔａｐ８の信号波形とが示されている。
【０１１３】
図３に示したように、リミッタ増幅器３０のＲＦ増幅出力信号のＲＦ周波数のキャリア信号Ｃｒのローレベルからハイレベルへの波形変化にのみ応答して分周器３１が出力信号レベルをローレベルからハイレベルへまたはハイレベルからローレベルへ変化するので、分周器３１が出力信号により駆動される初段の遅延回路３２０の入力端子ｔａｐ０の信号はＲＦ周波数のキャリア信号Ｃｒの１／２分周信号となる。
【０１１４】
多段遅延回路３２の複数の遅延回路３２０、３２１、３２２〜３２Ｎは略同一の伝播遅延時間τを有しているので、初段の遅延回路３２０の入力端子ｔａｐ０の信号波形の変化よりも伝播遅延時間τの分遅延して、２段目遅延回路３２１の入力端子ｔａｐ１の信号波形が変化するものとなる。以下同様にして、８段目遅延回路３２７(図示せず)の入力端子ｔａｐ７の信号波形の変化よりも伝播遅延時間τの分遅延して、９段目遅延回路３２８(図示せず)の入力端子ｔａｐ８の信号波形が変化するものとなる。
【０１１５】
図３に示した例では、初段の遅延回路３２０の入力端子ｔａｐ０の信号はＲＦ周波数のキャリア信号Ｃｒがローレベルからハイレベルに変化したタイミングで、入力端子ｔａｐ０の信号波形はハイレベルからローレベルに変化して、入力端子ｔａｐ１の信号波形はハイレベル“Ｈ”であり、入力端子ｔａｐ２の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ３の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ４の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ５の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ６の信号波形もハイレベル“Ｈ”であり、入力端子ｔａｐ７の信号波形もハイレベル“Ｈ”であり、次の入力端子ｔａｐ８の信号波形から始めてローレベル“Ｌ”となっている。
【０１１６】
すなわち、このタイミングでは、フリップフロップ３３０、３３１、３３２、３３３、３３４、３３５、３３６、３３７のデータ入力端子Ｄにそれぞれ供給されているハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ローレベル“Ｌ”が、フリップフロップ３３０、３３１、３３２〜３３７のトリガ入力端子に供給される入力端子ｔａｐ０の信号波形のハイからローの変化をトリガとして、フリップフロップ３３０、３３１、３３２〜３３７の内部にラッチされる。その結果、このタイミングでは、フリップフロップ３３０、３３１、３３２、３３３、３３４、３３５、３３６、３３７、３３８のデータ出力端子Ｄからは、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ハイレベル“Ｈ”、ローレベル“Ｌのデータが生成される。
【０１１７】
すなわち、ＲＦ周波数のキャリア信号Ｃｒがローレベルからハイレベルに変化したタイミングにおいて、入力端子ｔａｐ０の信号波形はハイレベルからローレベルに変化したのに対して、入力端子ｔａｐ８の信号波形がローレベルからハイレベルに変化する直前の状態である。従って、図３の例では、入力端子ｔａｐ０の信号波形の位相と比較して、入力端子ｔａｐ８の信号波形の位相は略１８０°(π)の分遅延している。
【０１１８】
従って、この１８０°(π)の分の位相遅延の発生は、このタイミングで位相検出回路３３Ｐに供給されるフリップフロップ３３０、３３１、３３２、３３３、３３４、３３５、３３６、３３７の８ビットのデータ出力信号“ＨＨＨＨＨＨＨＬ”を位相検出回路３３Ｐが検出することで判断可能となる。位相検出回路３３Ｐによって入力端子ｔａｐ０と入力端子ｔａｐ８の信号波形の１８０°(π)の分の位相遅延の発生が検出されると、位相検出回路３３Ｐからの位相検出出力信号が選択器３４１の制御入力端子に供給される。
【０１１９】
選択器３４１は、位相検出回路３３Ｐから供給される位相検出出力信号に応答して、入力端子ｔａｐ０の位相０°の入力信号と入力端子ｔａｐ４の位相９０°の入力信号とを選択して排他的論理和回路３４２の２個の入力端子に供給して、入力端子ｔａｐ２の位相４５°の入力信号と入力端子ｔａｐ６の位相１３５°の入力信号とを選択して排他的論理和回路３４３の２個の入力端子に供給する。
【０１２０】
図４は、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のクロック発生器３のクロック生成部３４の２個の排他的論理和回路３４２、排他的論理和回路３４３の回路動作を示す波形図である。
【０１２１】
図４に示すように、排他的論理和回路３４２は入力端子ｔａｐ０の位相０°の入力信号と入力端子ｔａｐ４の位相９０°の入力信号の排他的論理和(ＥＸ−ＯＲ)の演算を実行することによって第１ＲＦローカル信号ＬＯ＿Ｉを生成する一方、排他的論理和回路３４３は入力端子ｔａｐ２の位相４５°の入力信号と入力端子ｔａｐ６の位相１３５°との入力信号の排他的論理和(ＥＸ−ＯＲ)の演算を実行することによって第２ＲＦローカル信号ＬＯ＿Ｑを生成するものである。
【０１２２】
更に図３に示したクロック生成部３４のロジック回路３４４に第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑとが供給され、ロジック回路３４４の出力端子からＲＦローカル信号の周波数よりも低い周波数を有する第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑとが生成される。
【０１２３】
従って、クロック発生器３のクロック生成部３４から生成される第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑと第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑが、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑに供給されるものとなる。その結果、ダイレクトサンプリングミキサ２では、第１ダイレクトサンプリングミキサ２Ｉの出力からは同相成分(Ｉ)の受信ベースバンド信号が生成されて、第２ダイレクトサンプリングミキサ２Ｑの出力からは直交成分(Ｑ)の受信ベースバンド信号が生成されるものである。
【０１２４】
その結果、図１から図４を使用して説明した本発明の実施の形態１のクロック発生器３によれば、ループコイル・アンテナＬ１のアンテナＡＮＴによって受信される１３．５６ＭＨｚのＲＦ周波数のキャリア信号Ｃｒの振幅値がゼロから所定値に回復した後に、ＲＦ周波数のキャリア信号Ｃｒの位相および周波数と同期する第１ＲＦローカル信号ＬＯ＿Ｉと第２ＲＦローカル信号ＬＯ＿Ｑと第１非反転デジタルクロック信号Ｓ０＿Ｉと第１反転デジタルクロック信号Ｓ１＿Ｉと第２非反転デジタルクロック信号Ｓ０＿Ｑと第２反転デジタルクロック信号Ｓ１＿Ｑとを早期に生成して、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑとに早期に供給することが可能となる。
【０１２５】
従って、図１から図４を使用して説明した本発明の実施の形態１のクロック発生器３によれば、ダイレクトコンバージョン受信機の受信ミキサに供給されるローカル信号をＰＬＬ回路から生成する場合に、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値がゼロとなりＰＬＬ回路がアンロック状態となった後に振幅値が所定値に回復してからＰＬＬ回路が再びロック状態となるまでの回復時間が長いと言う問題を解消することが可能となる。
【０１２６】
《キャリア検出器》
キャリア検出器９は、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値が１００％の変調度によって略ゼロとなることを検出する。
【０１２７】
一方、ＲＦ周波数のキャリア信号の振幅値が略ゼロとなると、クロック発生器３の動作は停止されるので、この動作停止期間ではＲＦローカル信号ＬＯ＿Ｉ、ＬＯ＿Ｑとデジタルクロック信号Ｓ０＿Ｉ、Ｓ１＿Ｉ、Ｓ０＿Ｑ、Ｓ１＿Ｑとがクロック発生器３から生成されなくなる。従って、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの受信ミキサの動作も、停止される。
【０１２８】
本発明の実施の形態１によるキャリア検出器９と２個のリセットスイッチＱ６、Ｑ６とが受信回路Ｂ５に配置されていない場合には、ＲＦ周波数のキャリア信号の振幅値が略ゼロとなり、ダイレクトサンプリングミキサ２の第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの受信ミキサの動作が停止しても第１ダイレクトサンプリングミキサ２Ｉの出力端子の容量電荷と第２ダイレクトサンプリングミキサ２Ｑの出力端子の容量電荷とが放電されずに維持されてしまう。従って、第１ダイレクトサンプリングミキサ２Ｉの出力端子の出力電圧と第２ダイレクトサンプリングミキサ２Ｑの出力端子の出力電圧とが低下しないので、ＡＳＫ復調出力が正確な包落線を示さなくなるので、非接触ＩＣカードとリーダ・ライタ装置との間の正確なデータ通信が不可能となる。
【０１２９】
それに対して、本発明の実施の形態１によれば、特にキャリア検出器９と２個のリセットスイッチＱ６、Ｑ６が受信回路Ｂ５に配置されているので、ＲＦ周波数のキャリア信号の振幅値が略ゼロとなるとキャリア検出器９はＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数のキャリア信号の振幅値が１００％の変調度によって所定値以下の略ゼロとなることを検出する。従って、この場合には、キャリア検出器９のハイレベルの検出出力信号により２個のリセットスイッチＱ６、Ｑ６のＮチャンネルＭＯＳトランジスタがオン状態に制御されるので、第１ダイレクトサンプリングミキサ２Ｉの出力端子の容量電荷と第２ダイレクトサンプリングミキサ２Ｑの出力端子の容量電荷とが接地電位に放電され、非接触ＩＣカードとリーダ・ライタ装置との間の正確なデータ通信が可能となるものとなる。
【０１３０】
《多段遅延回路》
図５は、図２に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２の具体的な回路の構成を示す図である。
【０１３１】
図５に示すように、初段のバッファ回路３２ＸはＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１とを含み、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子と他方の入力端子とにはそれぞれ電源電圧ＶDDと分周器３１の出力信号ＤＩＶ−Ｃｒが供給される。インバータＩｎｖ１の入力端子にＮＡＮＤ回路ＮＡＮＤ１の出力信号が供給され、初段のバッファ回路３２Ｘの出力端子としてのインバータＩｎｖ１の出力端子からは位相０°の信号波形ｔａｐ０が生成される。
【０１３２】
初段の遅延回路３２０は、所定の伝播遅延時間τを生成するために直列接続された２個のインバータＩｎｖ２、Ｉｎｖ３とＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１を含んでいる。インバータＩｎｖ２の入力端子に分周器３１の出力信号ＤＩＶ−Ｃｒが供給され、インバータＩｎｖ２の出力信号がインバータＩｎｖ３の入力端子に供給され、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端子と他方の入力端子とにはそれぞれ電源電圧ＶDDとインバータＩｎｖ３の出力信号が供給される。インバータＩｎｖ１の入力端子にはＮＡＮＤ回路ＮＡＮＤ１の出力信号が供給され、初段の遅延回路３２０の出力端子としてのインバータＩｎｖ１の出力端子からは位相２２．５°の信号波形ｔａｐ１が生成される。
【０１３３】
２段目遅延回路３２１も、初段の遅延回路３２０と同一の回路構成によって構成され、２段目遅延回路３２１の出力端子としてのインバータＩｎｖ１の出力端子からは位相４５°の信号波形ｔａｐ２が生成される。
【０１３４】
以下同様にして、Ｎ段目の遅延回路３２Ｎも、初段の遅延回路３２０と同一の回路構成によって構成され、Ｎ段目の遅延回路３２Ｎの出力端子としてのインバータＩｎｖ１の出力端子からは所定の位相値の信号波形ｔａｐＮが生成される。
【０１３５】
図６は、図５に示した本発明の実施の形態１によるクロック発生器３の多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な回路の構成を示す図である。
【０１３６】
図６に示すように、ＮＡＮＤ回路ＮＡＮＤ１は接地電位ＶSSと出力端子ｏｕｔとの間にソース・ドレイン電流経路が直列接続された２個のＮチャンネルＭＯＳトランジスタＱn1、Ｑn2と電源電圧ＶDDと出力端子ｏｕｔとの間にソース・ドレイン電流経路が並列接続された２個のＰチャンネルＭＯＳトランジスタＱp1、Ｑp2とを含んでいる。第１入力端子ｉｎ１はトランジスタＱn1のゲート電極とトランジスタＱp1のゲート電極に接続され、第２入力端子ｉｎ２はトランジスタＱn2のゲート電極とトランジスタＱp2のゲート電極に接続されている。インバータＩｎｖ１は、接地電位ＶSSと出力端子ｏｕｔの間にソース・ドレイン電流経路が接続されたＮチャンネルＭＯＳトランジスタＱn3と電源電圧ＶDDと出力端子ｏｕｔの間にソース・ドレイン電流経路が接続されたＰチャンネルＭＯＳトランジスタＱp3とを含んでいる。入力端子ｉｎはトランジスタＱn3のゲート電極とトランジスタＱp3のゲート電極に接続されている。他のインバータＩｎｖ２、Ｉｎｖ３も、インバータＩｎｖ１と全く同様に、トランジスタＱn3、Ｑp3によって構成されている。
【０１３７】
図７は、図６に示した本発明の実施の形態１による多段遅延回路３２に含まれたＮＡＮＤ回路ＮＡＮＤ１とインバータＩｎｖ１の具体的な半導体周期回路の部分デバイスレイアウトの構成を示す図である。
【０１３８】
図７に示すように、図の横方向に電源電圧ＶDDと接地電位ＶSSとの電源・接地配線が形成され、電源電圧ＶDDの電源配線に沿ってＮ型ウェル領域Ｎ−Ｗｅｌｌが形成されて、接地電位ＶSSの接地配線に沿ってＰ型ウェル領域Ｐ−Ｗｅｌｌが形成されて、Ｎ型ウェル領域Ｎ−Ｗｅｌｌには電源電圧ＶDDが給電されて、Ｐ型ウェル領域Ｐ−Ｗｅｌｌには接地電位ＶSSが給電される。
【０１３９】
更にＮ型ウェル領域Ｎ−Ｗｅｌｌの内部には、電源電圧ＶDDの電源配線に沿ってＮＡＮＤ回路ＮＡＮＤ１を構成する２個のＰチャンネルＭＯＳトランジスタＱp1、Ｑp2とインバータＩｎｖ１、Ｉｎｖ２を構成する２個のＰチャンネルＭＯＳトランジスタＱp3、Ｑp4が形成されている。またＰ型ウェル領域Ｐ−Ｗｅｌｌの内部には、接地電位ＶSSの接地配線に沿ってＮＡＮＤ回路ＮＡＮＤ１を構成する２個のＮチャンネルＭＯＳトランジスタＱn1、Ｑn2とインバータＩｎｖ１、Ｉｎｖ２を構成する２個のＮチャンネルＭＯＳトランジスタＱn3、Ｑn4が形成されている。図７に示されてはいないが、図５に示すクロック発生器３の多段遅延回路３２の初段のバッファ回路３２Ｘと初段の遅延回路３２０と２段目遅延回路３２１と以下同様にしてＮ段目の遅延回路３２Ｎの全てを構成するＣＭＯＳ論理回路の全てのＰチャンネルＭＯＳトランジスタと全てのＮチャンネルＭＯＳトランジスタが、略平行に配置された電源電圧ＶDDの電源配線と接地電位ＶSSの接地配線との間のＮ型ウェル領域Ｎ−Ｗｅｌｌの内部とＰ型ウェル領域Ｐ−Ｗｅｌｌの内部にそれぞれ形成されている。
【０１４０】
《ハイパスフィルタ》
図２に示したように、ダイレクトサンプリングミキサ２では、第１ダイレクトサンプリングミキサ２Ｉの出力と第２ダイレクトサンプリングミキサ２Ｑの出力とからそれぞれ生成される同相成分(Ｉ)の受信ベースバンド信号と直交成分(Ｑ)の受信ベースバンド信号とは、第１フィルタ４Ｉと第２フィルタ４Ｑとを介して第１ハイパスフィルタ５Ｉの入力端子と第２ハイパスフィルタ５Ｑの入力端子とに供給される。
【０１４１】
更に、第１ハイパスフィルタ５Ｉの出力端子と第２ハイパスフィルタ５Ｑの出力端子とは、それぞれ第１ベースバンド増幅器６Ｉの入力端子と第２ベースバンド増幅器６Ｑの入力端子とに接続される。第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子の直流バイアス電圧レベルは、第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの出力端子および第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子の直流電圧レベルが不一致の場合が多い。従って、この直流バイアス電圧レベルと直流電圧レベルと電圧差を吸収するために、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑとが第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子と第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子との間に接続されている。
【０１４２】
第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの各ハイパスフィルタは、一端が第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子に接続され他端が第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子に接続された容量Ｃと、一端が容量Ｃの他端と接続され他端が接地電位に接続された抵抗Ｒとによって基本的に構成されている。具体的な第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの各ハイパスフィルタは、容量Ｃと抵抗Ｒと演算増幅器とによって構成され、演算増幅器の反転入力端子に容量Ｃを介して受信ベースバンド信号が供給され、演算増幅器の反転入力端子と出力端子の間に抵抗Ｒが接続され、演算増幅器の非反転入力端子に基準電圧が供給される。
【０１４３】
《ベースバンド増幅器》
図２に示したように、第１ハイパスフィルタ５Ｉの出力端子と第２ハイパスフィルタ５Ｑの出力端子からそれぞれ生成される同相成分(Ｉ)の受信ベースバンド信号と直交成分(Ｑ)の受信ベースバンド信号とは、それぞれ第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑとによって増幅される。第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの各ベースバンド増幅器は、直列接続された２段の多段増幅回路によって構成されている。
【０１４４】
《Ａ／Ｄ変換部とＤＳＰ》
図２に示すように、Ａ／Ｄ変換部７は、一方の入力端子と他方の入力端子と出力端子とを有する切り換えスイッチ７１と、Ａ／Ｄ変換器７２とを含んでいる。切り換えスイッチ７１の一方の入力端子と他方の入力端子とに第１ハイパスフィルタ５Ｉの出力端子の同相成分(Ｉ)の受信ベースバンド信号と第２ハイパスフィルタ５Ｑの出力端子の直交成分(Ｑ)の受信ベースバンド信号とがそれぞれ供給され、切り換えスイッチ７１の出力端子に両方の受信ベースバンド信号から選択された受信ベースバンド信号が生成されることが可能とされている。切り換えスイッチ７１の出力端子に生成される選択受信ベースバンド信号はＡ／Ｄ変換器７２のアナログ入力端子に供給され、Ａ／Ｄ変換器７２のデジタル出力端子から生成される受信デジタルベースバンド信号はデジタルシグナルプロセッサ(ＤＳＰ)８の入力端子に供給される。
【０１４５】
切り換えスイッチ７１によって交互に選択される同相成分(Ｉ)の受信ベースバンド信号と直交成分(Ｑ)の受信ベースバンド信号とをＡ／Ｄ変換器７２が交互にＡ／Ｄ変換するので、デジタルシグナルプロセッサ８には同相成分(Ｉ)の受信デジタルベースバンド信号と直交成分(Ｑ)の受信デジタルベースバンド信号が交互に供給される。デジタルシグナルプロセッサ８は両者の受信デジタルベースバンド信号から信号レベルの大きい信号を選択してＡＳＫ復調処理を実行するので、コミュニケーションホールまたはヌル点の問題を解消することが可能となる。
【０１４６】
《非線型Ａ／Ｄ変換器》
一方、図２に示すように、第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子の直流バイアス電圧レベルと第１ダイレクトサンプリングミキサ２Ｉと第２ダイレクトサンプリングミキサ２Ｑの出力端子および第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子の直流電圧レベルの電圧差を吸収するために、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑが第１フィルタ４Ｉと第２フィルタ４Ｑの出力端子と第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑの入力端子との間に接続されている。
【０１４７】
しかし、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの採用によって、下記の問題が本発明者等の検討によって明らかとされた。
【０１４８】
すなわち、ＮＦＣ技術の１３．５６ＭＨｚのＲＦ周波数信号の振幅値が１００％の変調度によって略ゼロの状態から大振幅のＲＦ周波数信号が図２のアンテナＡＮＴにより受信されたとする。このような場合には、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力端子に大振幅入力信号に応答する過渡応答による大きな出力電圧変動が発生するものである。
【０１４９】
図８は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５の第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの回路動作を示す波形図である。
【０１５０】
図８に示すように、ＮＦＣ技術の１３．５６ＭＨｚのＲＦ受信周波数入力信号の電圧振幅値Ｖinが略ゼロの状態から大振幅に変化することによって、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力電圧Ｖoutには過渡応答によって大きな出力電圧変動が発生する。これは、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの各ハイパスフィルタが容量Ｃと抵抗Ｒと演算増幅器とによって構成される場合には、演算増幅器の電圧増幅機能によって更に大きな出力電圧変動が第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力に発生する。また更に、第１ハイパスフィルタ５Ｉと第２ハイパスフィルタ５Ｑの出力の大きな出力電圧変動は、第１ベースバンド増幅器６Ｉと第２ベースバンド増幅器６Ｑとによってまた更に大きな出力電圧変動に増幅されることになる。
【０１５１】
このような大きな出力電圧変動が切換スイッチ７１を介してＡ／Ｄ変換器７２のアナログ入力端子に供給されると、大きな出力電圧変動のアナログ入力電圧がＡ／Ｄ変換器７２のアナログ入力ダイナミックレンジを超過する可能性がある。大きな出力電圧変動のアナログ入力電圧がＡ／Ｄ変換器７２のアナログ入力ダイナミックレンジを超過すると、大振幅期間のアナログ入力電圧に正確に比例するデジタル出力信号がＡ／Ｄ変換器７２の出力端子から生成されないので、非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が不可能となる。
【０１５２】
一方、この問題を解消するために、Ａ／Ｄ変換器７２のアナログ入力ダイナミックレンジを極めて大きなレンジに拡大すると、図２のアンテナＡＮＴによって受信されるＮＦＣ技術の１３．５６ＭＨｚのＲＦ受信周波数入力信号の電圧振幅値Ｖinが微小振幅となった際にＡ／Ｄ変換器７２の入力感度が不足して、正確なデジタル出力信号がＡ／Ｄ変換器７２の出力端子から生成されずに非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が不可能となる。
【０１５３】
従って、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５では、この相互に相反する問題を解消するために、特にＡ／Ｄ変換器７２に非線型Ａ／Ｄ変換器が使用されたものである。
【０１５４】
図９は、図２に示す本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５のＡ／Ｄ変換器７２に使用される非線型Ａ／Ｄ変換器の入出力特性を示す図である。
【０１５５】
図９に示すように、Ａ／Ｄ変換器７２のアナログ入力端子に供給されるアナログ入力電圧がアナログ入力ダイナミックレンジの略中央の部分では、デジタル出力信号がワンステップ分変化するのに必要なアナログ入力電圧の変化が小さく設定されている。それに対して、アナログ入力電圧が図９の横軸の右側のアナログ入力ダイナミックレンジの最大値付近または図９の横軸の左側のアナログ入力ダイナミックレンジの最小値付近の部分では、デジタル出力信号がワンステップ分変化するのに必要なアナログ入力電圧の変化が大きく設定されている。
【０１５６】
従って、図９に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性によれば、アナログ入力電圧が微小振幅でありアナログ入力ダイナミックレンジの略中央の部分で変化する場合には、Ａ／Ｄ変換器７２が高い入力感度で動作するのでアナログ入力電圧が微小振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が可能となる。一方、アナログ入力電圧が大振幅となってアナログ入力ダイナミックレンジの最大値付近または最小値付近の部分で変化する場合には、Ａ／Ｄ変換器７２が低い入力感度で動作する。その結果、アナログ入力電圧がアナログ入力ダイナミックレンジを容易に超過することが解消されて、アナログ入力電圧が大振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が可能となる。
【０１５７】
《フラッシュ型非線型Ａ／Ｄ変換器》
図１０は、図９に示すＡ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態１によるフラッシュ非線型Ａ／Ｄ変換器７２の構成を示す図である。
【０１５８】
図１０に示したように、フラッシュ非線型Ａ／Ｄ変換器７２は、抵抗ラダー部７２１と、コンパレータ部７２２と、エンコーダ７２３によって構成されている。抵抗ラダー部７２１は基準電圧Ｖrefと接地電位の間に直列接続された複数の抵抗を含み、コンパレータ部７２２は非反転入力端子と反転入力端子と出力端子とを有する複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９を含んでいる。コンパレータ部７２２の複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９の非反転入力端子にアナログ入力電圧Ｖinが共通に供給され、複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９の反転入力端子に抵抗ラダー部７２１の複数の抵抗の接続ノードの複数の比較基準電圧が供給される。
【０１５９】
図１０に示す非線型Ａ／Ｄ変換器７２では、入力ダイナミックレンジの略中央の部分で高入力感度とするために抵抗ラダー部７２１の中央部分の５個の抵抗器はＲ−ΔＲの低抵抗に設定される一方、入力ダイナミックレンジの最大値付近と最小値付近の部分で低入力感度とするために抵抗ラダー部７２１の上部の２個と下部の２個の抵抗器はＲの高抵抗に設定されたものである。
【０１６０】
コンパレータ部７２２の複数のコンパレータＣＰ０、ＣＰ１、ＣＰ２〜ＣＰ９の出力から生成される温度計コードのコンパレータ出力信号は、エンコーダ７２３によってバイナリーコードのＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1に変換されて、デジタルシグナルプロセッサ(ＤＳＰ)８に供給される。
【０１６１】
デジタルシグナルプロセッサ(ＤＳＰ)８は、Ａ／Ｄ変換器７２から供給されるデジタル出力信号Ｄ0〜ＤN-1を使用してＡＳＫ復調する以前に、図９に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理を実行する。このデジタル補正処理のデジタルシグナルプロセッサ(ＤＳＰ)８による実行によって、図９に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性が補償されることが可能となる。
【０１６２】
［実施の形態２］
《逐次比較型非線型Ａ／Ｄ変換器》
図１１は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の構成を示す図である。
【０１６３】
図１１に示したように、逐次比較非線型Ａ／Ｄ変換器７２は、コンパレータ７２４と、逐次変換レジスタ７２５と、局部Ｄ／Ａ変換器７２６によって構成されている。コンパレータ７２４は非反転入力端子に供給されるアナログ入力電圧Ｖinと局部Ｄ／Ａ変換器７２６から反転入力端子に供給されるフィードバックアナログ出力電圧のアナログ電圧比較を実行する。逐次変換レジスタ７２５は比較初期値を保持する一方、コンパレータ７２４の電圧比較出力信号のハイレベルとローレベルの比較結果に応答して所定のアルゴリズムに従って保持値を更新する。更に、コンパレータ７２４の比較出力信号はＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1として逐次比較非線型Ａ／Ｄ変換器７２から出力される一方、局部Ｄ／Ａ変換器７２６の入力端子に供給される。従って、局部Ｄ／Ａ変換器７２６は、逐次変換レジスタ７２５に保持されたデジタル更新保持値に対応するフィードバックアナログ出力電圧を生成してコンパレータ７２４の反転入力端子に供給する。
【０１６４】
従来の一般的な逐次比較型Ａ／Ｄ変換器では、バイナリーサーチと呼ばれる所定のアルゴリズムに従って逐次変換レジスタの保持値を更新することで、逐次比較型のＡ／Ｄ変換を実行するものである。すなわち、逐次変換レジスタの比較初期値はアナログ入力ダイナミックレンジの略中央の電圧レベルに対応するものとされる。この中央の電圧レベルに設定されたフィードバックアナログ出力電圧とアナログ入力電圧とがコンパレータによって比較されて、前者よりも後者が高レベルの場合には更新保持値はダイナミックレンジの略３／４の電圧レベルに対応するように更新され、前者よりも後者が低レベルの場合には更新保持値はダイナミックレンジの略１／４の電圧レベルに対応するように更新される。上述のようなバイナリーサーチアルゴリズムに従って電圧比較と逐次変換レジスタの保持値の更新を逐次に実行することによって、アナログ入力電圧に対応する最終更新保持値が逐次変換レジスタに格納され、逐次変換レジスタの出力からＡ／Ｄ変換のデジタル出力信号が生成されるものである。
【０１６５】
図１１に示した本発明の実施の形態２による逐次比較非線型Ａ／Ｄ変換器７２では、非線型バイナリーサーチのアルゴリズムに従って逐次変換レジスタの保持値を更新することで、図９に示したＡ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するものである。
【０１６６】
図１２は、図１１に示す本発明の実施の形態２による逐次比較型非線型Ａ／Ｄ変換器７２の非線型バイナリーサーチのアルゴリズムを説明するための図であり、逐次比較型非線型Ａ／Ｄ変換器７２の入出力特性を示す図である。
【０１６７】
図１２に示すように、図１１に示す本発明の実施の形態２による非線型バイナリーサーチのアルゴリズムによれば、逐次変換レジスタ７２５の比較初期値Ｐ１は、従来の一般的なアナログ入力ダイナミックレンジの略中央の電圧レベルに設定されるのではなく、アナログ入力ダイナミックレンジの最大値Ｍａｘ(Ａ)の略１／４の電圧レベルの付近に設定されている。この略１／４の電圧レベルの付近に設定された初期値フィードバックアナログ出力電圧(比較初期値Ｐ１)とアナログ入力電圧Ｖinとがコンパレータ７２４によって比較されて、前者よりも後者が高レベルの場合には次の更新保持値Ｐ２はダイナミックレンジの略２／３の電圧レベルに対応するように更新され、前者より後者が低レベルの場合には次の更新保持値Ｐ３はダイナミックレンジの略１／５の電圧レベルに対応するように更新される。
【０１６８】
比較初期値Ｐ１を使用した第１回目の電圧比較の結果、次の更新保持値Ｐ２に更新された場合には、第２回目の電圧比較ではダイナミックレンジの略２／３の電圧レベルに設定されたフィードバックアナログ出力電圧(更新保持値Ｐ２)とアナログ入力電圧Ｖinがコンパレータ７２４によって比較されて、前者よりも後者が高レベルの場合には次の更新保持値は更新保持値Ｐ２と最大値Ｍａｘ(Ａ)に対応する更新保持値Ｐ５の略中間に対応するように更新され、前者よりも後者が低レベルの場合には次の更新保持値は更新保持値Ｐ２とゲイン切り換え線ＣＬに対応する更新保持値Ｐ４の略中間に対応するように更新される。
【０１６９】
比較初期値Ｐ１を使用した第１回目の電圧比較の結果、次の更新保持値Ｐ３に更新された場合には、第２回目の電圧比較ではダイナミックレンジの略１／５の電圧レベルに設定されたフィードバックアナログ出力電圧(更新保持値Ｐ３)とアナログ入力電圧Ｖinがコンパレータ７２４によって比較されて、前者よりも後者が低レベルの場合には次の更新保持値は更新保持値Ｐ３と最小値Ｍｉｎｉ(Ａ)に対応する更新保持値Ｐ８の略中間Ｐ７に対応するように更新され、前者よりも後者が高レベルの場合には次の更新保持値は更新保持値Ｐ３と比較初期値Ｐ１の略中間Ｐ６に対応するように更新される。
【０１７０】
すなわち、図１１に示す本発明の実施の形態２による逐次比較非線型Ａ／Ｄ変換器７２は、コンパレータ７２４の出力から逐次生成される電圧比較結果に応答して、図１２に示した非線型入出力特性に従った更新保持値Ｐ２、Ｐ３…Ｐ８を生成するように構成されている。すなわち、逐次変換レジスタ７２５はその内部にコンパレータ７２４の出力から逐次生成される電圧比較結果に応答するステートマシンを含み、逐次生成される電圧比較結果に応答して、図１２に示した非線型入出力特性に従った更新保持値Ｐ２、Ｐ３…Ｐ８を生成するものである。
【０１７１】
逐次変換レジスタ７２５から生成されるＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1は、デジタルシグナルプロセッサ(ＤＳＰ)８に供給される。デジタルシグナルプロセッサ(ＤＳＰ)８は、Ａ／Ｄ変換器７２から供給されるデジタル出力信号Ｄ0〜ＤN-1を使用してＡＳＫ復調する以前に、図１２に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理を実行する。このデジタル補正処理のデジタルシグナルプロセッサ(ＤＳＰ)８による実行によって、図１２に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性が補償されることが可能となる。
【０１７２】
［実施の形態３］
《パイプライン型非線型Ａ／Ｄ変換器》
図１３は、Ａ／Ｄ変換器のアナログ入力電圧対デジタル出力信号の非線型特性を実現するための本発明の実施の形態３によるパイプライン非線型Ａ／Ｄ変換器７２の構成を示す図である。
【０１７３】
図１３に示したように、パイプライン非線型Ａ／Ｄ変換器７２は、パイプライン処理ステージ部７２７と、遅延処理・デジタル補正部７２８によって構成されている。パイプライン処理ステージ部７２７は、複数のパイプラインステージＰＳ０、ＰＳ１、ＰＳ２…ＰＳＮ−１により構成され、複数のパイプラインステージＰＳ０、ＰＳ１、ＰＳ２…ＰＳＮ−１の各ステージはサンプルホールド回路１０とサブＡ／Ｄ変換器１１とサブＤ／Ａ変換器１２と減算器１３と増幅器１４とを基本要素として含んでいる。更に初段のパイプラインステージＰＳ０には、電圧レベル補正回路１５が追加されている。また更に２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１までの各ステージには、基準電圧スイッチ回路１６が追加されている。
【０１７４】
初段のパイプラインステージＰＳ０のサンプルホールド回路１０の入力端子にパイプライン非線型Ａ／Ｄ変換器７２のアナログ入力端子のアナログ入力電圧Ｖinが供給され、サンプルホールド回路１０の出力端子はサブＡ／Ｄ変換器１１の入力端子と減算器１３の一方の入力端子に接続されている。初段のパイプラインステージＰＳ０の電圧レベル補正回路１５の入力端子にＡ／Ｄ変換動作のための基準電圧Ｖrefが供給され、電圧レベル補正回路１５の出力端子から基準電圧Ｖrefよりも所定の電圧分低下された補正基準電圧が生成されサブＡ／Ｄ変換器１１の入力端子に供給される。
【０１７５】
初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１からの最上位ビット(ＭＳＢ)のデジタル出力信号ｄ０は、遅延処理・デジタル補正部７２８の第１入力端子とサブＤ／Ａ変換器１２の入力端子とに供給される。更に、この最上位ビット(ＭＳＢ)のデジタル出力信号ｄ０は、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１までの各ステージ中に含まれた基準電圧スイッチ回路１６と初段のパイプラインステージＰＳ０から最終段のパイプラインステージＰＳＮ−１までの各ステージ中に含まれた増幅器１４に供給されている。
【０１７６】
更に、初段のパイプラインステージＰＳ０のサブＤ／Ａ変換器１２は、この最上位ビットのデジタル出力信号ｄ０に対応するサブＤ／Ａアナログ電圧信号を生成して減算器１３の他方の入力端子に供給する。その結果、減算器１３はアナログ入力電圧ＶinとサブＤ／Ａアナログ電圧信号の差電圧の量子化誤差を生成して、この差電圧の量子化誤差は増幅器１４の入力端子に供給される。
【０１７７】
初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１から生成される最上位ビットのデジタル出力信号ｄ０がローレベル“０”の場合には、ローレベルのデジタル出力信号ｄ０によって増幅器１４の増幅率は２に設定され、プラス側の基準電圧＋Ｖrefが増幅器１４によって選択されて、Ｖout＝２Ｖin＋Ｖrefの関係で示される残差信号が増幅器１４の出力から生成されて２段目のパイプラインステージＰＳ１の入力端子に供給される。このように、最上位ビットのデジタル出力信号ｄ０がローレベル“０”の場合には、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１までの各ステージ中に含まれた基準電圧スイッチ回路１６と増幅器１４とはそれぞれ基準電圧Ｖrefの選択状態と増幅率が２の増幅状態とにそれぞれ設定されている。その結果、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各パイプラインステージでは、前段のパイプラインステージから供給される残差信号をＶin´とすると、Ｖout＝２Ｖin´＋Ｖrefの関係で示される残差信号を生成して次段パイプラインステージの入力に供給する。
【０１７８】
初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１から生成される最上位ビットのデジタル出力信号ｄ０がハイレベル“１”の場合には、ローレベルのデジタル出力信号ｄ０によって増幅器１４の増幅率は１に設定され、マイナス側の基準電圧−Ｖrefが増幅器１４によって選択されて、Ｖout＝Ｖin−Ｖref／２の関係で示される残差信号が増幅器１４の出力から生成されて２段目のパイプラインステージＰＳ１の入力端子に供給される。このように最上位ビットのデジタル出力信号ｄ０がハイレベル“１”の場合には、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各ステージ中に含まれた基準電圧スイッチ回路１６と増幅器１４とはそれぞれ半分の基準電圧Ｖref／２の選択状態と増幅率が１の増幅状態とにそれぞれ設定されている。従って、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各パイプラインステージでは、前段パイプラインステージから供給される残差信号をＶin´とするとＶout＝Ｖin´−Ｖref／２の関係で示される残差信号を生成して次段のパイプラインステージの入力に供給する。
【０１７９】
図１４は、図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２のＡ／Ｄ変換動作と入出力特性を示す図である。
【０１８０】
図１４に示したゲイン切り換え線ＣＬのアナログ入力電圧は、初段のパイプラインステージＰＳ０の電圧レベル補正回路１５の出力端子から生成される補正基準電圧である。この補正基準電圧は、電圧レベル補正回路１５によって基準電圧Ｖrefよりも所定の電圧分低下されたものである。その結果、初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１は基準電圧Ｖrefより低レベルである補正基準電圧(ＣＬ)とパイプライン非線型Ａ／Ｄ変換器７２のアナログ入力端子のアナログ入力電圧Ｖinとを比較して、その比較結果を最上位ビット(ＭＳＢ)のデジタル出力信号ｄ０として出力する。
【０１８１】
補正基準電圧(ＣＬ)よりもアナログ入力電圧Ｖinが低レベルの場合には、初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１からローレベル“０”の最上位ビットのデジタル出力信号ｄ０が生成される。従って、初段のパイプラインステージＰＳ０はＶout＝２Ｖin＋Ｖrefの関係で示される残差信号を生成する一方、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各ステージはＶout＝２Ｖin´＋Ｖrefの関係にて示される残差信号を生成する。従って、この場合には、図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２は、図１４に示したゲイン切り換え線ＣＬの動作点Ｐ１とその左側に位置する動作点Ｐ４〜Ｐ８にて動作するものとなる。その結果、このようにアナログ入力電圧Ｖinが微小振幅であってアナログ入力ダイナミックレンジの最大値Ｍａｘ(Ａ)に到底到達しない部分で変化する場合には、Ａ／Ｄ変換器７２が高い入力感度で動作するのでアナログ入力電圧が微小振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置の間の正確なデータ通信が可能となる。
【０１８２】
一方、補正基準電圧(ＣＬ)よりもアナログ入力電圧Ｖinが高レベルの場合には、初段のパイプラインステージＰＳ０のサブＡ／Ｄ変換器１１からはハイレベル“１”の最上位ビットのデジタル出力信号ｄ０が生成される。従って、初段のパイプラインステージＰＳ０はＶout＝Ｖin−Ｖref／２の関係で示される残差信号を生成する一方、２段目のパイプラインステージＰＳ１から最終段のパイプラインステージＰＳＮ−１の各ステージはＶout＝Ｖin´−Ｖref／２の関係で示される残差信号を生成する。従って、この場合には図１３に示した本発明の実施の形態３によるパイプライン型非線型Ａ／Ｄ変換器７２は、図１４に示したゲイン切り換え線ＣＬの動作点Ｐ１とその右側に位置する動作点Ｐ２、Ｐ３で動作するものとなる。その結果、アナログ入力電圧が大振幅となってアナログ入力ダイナミックレンジの最大値Ｍａｘ(Ａ)に到達する直前の部分で変化する場合には、Ａ／Ｄ変換器７２が低い入力感度で動作するので、アナログ入力電圧がアナログ入力ダイナミックレンジを容易に超過することが解消されてアナログ入力電圧が大振幅でも正確なデジタル出力信号がＡ／Ｄ変換器７２から生成され非接触ＩＣカードとリーダ・ライタ装置との間の正確なデータ通信が可能となる。
【０１８３】
遅延処理・デジタル補正部７２８は、パイプライン処理ステージ部７２７の内部の初段のパイプラインステージＰＳ０から最終段のパイプラインステージＰＳＮ−１より生成される複数のデジタル出力信号ｄ０、ｄ1、ｄ2…ｄN-1の遅延時間の相違を補償した後に、生成タイミングが整列されたＡ／Ｄ変換のデジタル出力信号Ｄ0〜ＤN-1を出力して、デジタルシグナルプロセッサ(ＤＳＰ)８に供給する。
【０１８４】
デジタルシグナルプロセッサ(ＤＳＰ)８はパイプライン型非線型Ａ／Ｄ変換器７２の遅延処理・デジタル補正部７２８から供給されるデジタル出力信号Ｄ0〜ＤN-1を使用してＡＳＫ復調する以前に、図１４に示す非線型Ａ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理を実行する。その結果、このデジタル補正処理のデジタルシグナルプロセッサ(ＤＳＰ)８による実行によって、図１４に示したＡ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性が補償されることが可能となる。他の実施の形態として、図１４に示した非線型Ａ／Ｄ変換器７２のアナログ入力電圧対デジタル出力信号の非線型特性と反対の特性のデジタル入力信号対デジタル出力信号の非線型特性のデジタル補正処理は、デジタルシグナルプロセッサ８ではなく、パイプライン型非線型Ａ／Ｄ変換器７２の遅延処理・デジタル補正部７２８で実行することも可能である。
【０１８５】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１８６】
例えば、図２に示した本発明の実施の形態１による半導体集積回路Ｂ２の受信回路Ｂ５は、ＮＦＣ技術で使用される１３．５６ＭＨｚのＲＦ周波数信号を使用する非接触ＩＣカードにのみ限定されるものではなく、例えばバッテリー動作の携帯情報端末(ＰＤＡ：Personal Digital Assistant、Personal Data Assistance)、携帯電話や無線ＬＡＮ(Local Area Network)等の受信回路として使用することも可能である。
【符号の説明】
【０１８７】
Ｌ１…ループコイル・アンテナ１
Ｃ０…容量
ＬＡ、ＬＢ…アンテナ端子
Ｂ１…非接触型ＩＣカード
Ｂ２…半導体集積回路
Ｂ３…電源回路
Ｂ４…内部回路
Ｂ５…受信回路
Ｂ６…送信回路
Ｂ７…信号処理回路
Ｂ８…メモリ
１…ローノイズトランスコンダクタンス増幅器
２…ダイレクトサンプリングミキサ
２Ｉ…第１ダイレクトサンプリングミキサ
２Ｑ…第２ダイレクトサンプリングミキサ
３…クロック発生器
３０…リミッタ増幅器
３１…分周器
３２…多段遅延回路
３３…位相検出部
３４…クロック生成部
３２０、３２１、３２２〜３２Ｎ…遅延回路
３３０、３３１、３３２〜３３Ｎ…フリップフロップ
３３Ｐ…位相検出回路
３４１…選択器
３４２、３４３…排他的論理和(ＥＸ−ＯＲ)回路
３４４…ロジック回路４…有限インパルス応答フィルタ／無限インパルス応答フィルタ
５…ハイパスフィルタ
６…ベースバンド増幅器
７…Ａ／Ｄ変換部
７１…切り換えスイッチ
７２…非線型Ａ／Ｄ変換器
８…デジタルシグナルプロセッサ
【特許請求の範囲】
【請求項１】
受信ミキサと、前記受信ミキサに供給されるローカル信号を生成する信号生成器とを具備する半導体集積回路であって、
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものであり、
前記信号生成器は、多段遅延回路と、位相検出部と、クロック生成部とを有するものであり、
前記多段遅延回路は、前記ＲＦ受信信号に含まれるキャリア信号に応答して所定の遅延時間の分、相互に位相タイミングが相違した複数のクロックパルス信号を含むパルス列を生成するものであり、
前記位相検出部は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号の電圧レベルと前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号の電圧レベルとが相違することを検出することによって、前記特定クロックパルス信号が所定の位相を有することを検出して検出出力信号を生成するものであり、
前記クロック生成部は、選択器と第１信号合成論理回路とを含み、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相を有する複数の選択クロックパルス信号を出力して、
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記多段遅延回路は、直列接続された複数の遅延回路を含むものであり、
前記位相検出部は、複数のフリップフロップと位相検出回路とを含むものであり、
前記多段遅延回路の前記複数の遅延回路は前記パルス列の前記複数のクロックパルス信号を生成して、前記選択器と前記位相検出部の前記複数のフリップフロップとに供給するものであり、
前記複数のフリップフロップの複数の出力信号は前記位相検出回路に供給され、前記位相検出回路は前記検出出力信号を生成して前記選択器に供給することを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記複数のフリップフロップの複数のトリガ入力端子に、前記多段遅延回路から生成される前記パルス列で最初に生成される開始クロックパルス信号が共通に供給されることを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記受信ミキサは、第１受信ミキサと第２受信ミキサとを含むものであり、
前記位相検出部は、前記特定クロックパルス信号が略１８０°である前記所定の位相を有することを検出して、前記検出出力信号を生成するものであり、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記複数のクロックパルス信号から略０°の位相を有する第１選択クロックパルス信号と略４５°の位相を有する第２選択クロックパルス信号と略９０°の位相を有する第３選択クロックパルス信号と略１３５°の位相を有する第４選択クロックパルス信号とを出力するものであり、
前記第１信号合成論理回路の第１論理回路は、前記第１選択クロックパルス信号と前記第３選択クロックパルス信号の第１論理演算を実行することによって、前記第１受信ミキサに供給される第１ＲＦローカル信号を生成するものであり、
前記第１信号合成論理回路の第２論理回路は、前記第２選択クロックパルス信号と前記第４選択クロックパルス信号の第２論理演算を実行することによって、前記第２受信ミキサに供給される第２ＲＦローカル信号を生成する半導体集積回路。
【請求項５】
請求項４において、
前記クロック生成部は、前記第１ＲＦローカル信号と前記第２ＲＦローカル信号とに応答して、第１非反転デジタルクロック信号と第１反転デジタルクロック信号と第２非反転デジタルクロック信号と第２反転デジタルクロック信号を生成する第２信号合成論理回路を更に含み、
前記第１受信ミキサは、前記第１ＲＦローカル信号と前記第１非反転デジタルクロック信号と前記第１反転デジタルクロック信号とに応答して動作する第１ダイレクトサンプリングミキサによって構成され、
前記第２受信ミキサは、前記第２ＲＦローカル信号と前記第２非反転デジタルクロック信号と前記第２反転デジタルクロック信号とに応答して動作する第２ダイレクトサンプリングミキサによって構成されたことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記半導体集積回路は、キャリア検出器と第１リセットスイッチトランジスタと第２リセットスイッチトランジスタとを更に具備して、
前記第１リセットスイッチトランジスタは前記第１ダイレクトサンプリングミキサの出力端子と接地電位の間に接続され、前記第２リセットスイッチトランジスタは前記第２ダイレクトサンプリングミキサの出力端子と接地電位の間に接続されたものであり、
前記キャリア検出器は前記ＲＦ受信信号に含まれる前記キャリア信号の振幅レベルを検出して、前記キャリア信号の前記振幅レベルが所定の振幅レベル以下に低下すると前記キャリア検出器は前記第１リセットスイッチトランジスタと前記第２リセットスイッチトランジスタとを非導通状態から導通状態に制御することを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記半導体集積回路は、前記第１ダイレクトサンプリングミキサの入力端子と前記第２ダイレクトサンプリングミキサの入力端子とに接続されたローノイズ増幅器を更に具備して、
前記ローノイズ増幅器は、前記ＲＦ受信信号の電圧を電流に変換するローノイズトランスコンダクタンス増幅器により構成され、前記ローノイズトランスコンダクタンス増幅器と前記第１ダイレクトサンプリングミキサと前記第２ダイレクトサンプリングミキサとはダイレクトコンバージョン受信機を構成して、前記第１ダイレクトサンプリングミキサから第１受信ベースバンド信号が生成され、前記第２ダイレクトサンプリングミキサから第２受信ベースバンド信号が生成されることを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記ローノイズトランスコンダクタンス増幅器は、短距離無線通信技術に準拠した前記ＲＦ受信信号を増幅可能とされたことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記半導体集積回路は、第１ハイパスフィルタと第２ハイパスフィルタと第１ベースバンド増幅器と第２ベースバンド増幅器とＡ／Ｄ変換部とを更に具備して、
前記第１ダイレクトサンプリングミキサの出力端子と前記第２ダイレクトサンプリングミキサの出力端子にそれぞれ第１ハイパスフィルタの入力端子と前記第２ハイパスフィルタの入力端子が接続され、前記第１ハイパスフィルタの出力端子と前記第２ハイパスフィルタの出力端子にそれぞれ第１ベースバンド増幅器の入力端子と前記第２ベースバンド増幅器の入力端子が接続され、第１ベースバンド増幅器の出力端子と前記第２ベースバンド増幅器の出力端子に前記Ａ／Ｄ変換部の入力端子が接続されたものであり、
前記Ａ／Ｄ変換部は、前記短距離無線通信技術に準拠した前記ＲＦ受信信号の小振幅から大振幅への振幅変動による前記第１ハイパスフィルタの前記出力端子と前記第２ハイパスフィルタの前記出力端子との過渡応答による電圧変動に対応するための非線型の入出力特性を有した非線型Ａ／Ｄ変換器によって構成されたことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記非線型Ａ／Ｄ変換器は、フラッシュ型非線型Ａ／Ｄ変換器と逐次比較型非線型Ａ／Ｄ変換器とパイプライン型非線型Ａ／Ｄ変換器とのいずれかによって構成されたことを特徴とする半導体集積回路。
【請求項１１】
受信ミキサと、前記受信ミキサに供給されるローカル信号を生成する信号生成器とを具備する半導体集積回路の動作方法であって、
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものであり、
前記信号生成器は、多段遅延回路と、位相検出部と、クロック生成部とを有するものであり、
前記多段遅延回路は、前記ＲＦ受信信号に含まれるキャリア信号に応答して所定の遅延時間の分、相互に位相タイミングが相違した複数のクロックパルス信号を含むパルス列を生成するものであり、
前記位相検出部は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号の電圧レベルと前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号の電圧レベルとが相違することを検出することによって、前記特定クロックパルス信号が所定の位相を有することを検出して検出出力信号を生成するものであり、
前記クロック生成部は、選択器と第１信号合成論理回路とを含み、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相を有する複数の選択クロックパルス信号を出力して、
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記多段遅延回路は、直列接続された複数の遅延回路を含むものであり、
前記位相検出部は、複数のフリップフロップと位相検出回路とを含むものであり、
前記多段遅延回路の前記複数の遅延回路は前記パルス列の前記複数のクロックパルス信号を生成して、前記選択器と前記位相検出部の前記複数のフリップフロップとに供給するものであり、
前記複数のフリップフロップの複数の出力信号は前記位相検出回路に供給され、前記位相検出回路は前記検出出力信号を生成して前記選択器に供給することを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記複数のフリップフロップの複数のトリガ入力端子に、前記多段遅延回路から生成される前記パルス列で最初に生成される開始クロックパルス信号が共通に供給されることを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１０において、
前記受信ミキサは、第１受信ミキサと第２受信ミキサとを含むものであり、
前記位相検出部は、前記特定クロックパルス信号が略１８０°である前記所定の位相を有することを検出して、前記検出出力信号を生成するものであり、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記複数のクロックパルス信号から略０°の位相を有する第１選択クロックパルス信号と略４５°の位相を有する第２選択クロックパルス信号と略９０°の位相を有する第３選択クロックパルス信号と略１３５°の位相を有する第４選択クロックパルス信号とを出力するものであり、
前記第１信号合成論理回路の第１論理回路は、前記第１選択クロックパルス信号と前記第３選択クロックパルス信号の第１論理演算を実行することによって、前記第１受信ミキサに供給される第１ＲＦローカル信号を生成するものであり、
前記第１信号合成論理回路の第２論理回路は、前記第２選択クロックパルス信号と前記第４選択クロックパルス信号の第２論理演算を実行することによって、前記第２受信ミキサに供給される第２ＲＦローカル信号を生成する半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記クロック生成部は、前記第１ＲＦローカル信号と前記第２ＲＦローカル信号とに応答して、第１非反転デジタルクロック信号と第１反転デジタルクロック信号と第２非反転デジタルクロック信号と第２反転デジタルクロック信号を生成する第２信号合成論理回路を更に含み、
前記第１受信ミキサは、前記第１ＲＦローカル信号と前記第１非反転デジタルクロック信号と前記第１反転デジタルクロック信号とに応答して動作する第１ダイレクトサンプリングミキサによって構成され、
前記第２受信ミキサは、前記第２ＲＦローカル信号と前記第２非反転デジタルクロック信号と前記第２反転デジタルクロック信号とに応答して動作する第２ダイレクトサンプリングミキサによって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記半導体集積回路は、キャリア検出器と第１リセットスイッチトランジスタと第２リセットスイッチトランジスタとを更に具備して、
前記第１リセットスイッチトランジスタは前記第１ダイレクトサンプリングミキサの出力端子と接地電位の間に接続され、前記第２リセットスイッチトランジスタは前記第２ダイレクトサンプリングミキサの出力端子と接地電位の間に接続されたものであり、
前記キャリア検出器は前記ＲＦ受信信号に含まれる前記キャリア信号の振幅レベルを検出して、前記キャリア信号の前記振幅レベルが所定の振幅レベル以下に低下すると前記キャリア検出器は前記第１リセットスイッチトランジスタと前記第２リセットスイッチトランジスタとを非導通状態から導通状態に制御することを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記半導体集積回路は、前記第１ダイレクトサンプリングミキサの入力端子と前記第２ダイレクトサンプリングミキサの入力端子とに接続されたローノイズ増幅器を更に具備して、
前記ローノイズ増幅器は、前記ＲＦ受信信号の電圧を電流に変換するローノイズトランスコンダクタンス増幅器により構成され、前記ローノイズトランスコンダクタンス増幅器と前記第１ダイレクトサンプリングミキサと前記第２ダイレクトサンプリングミキサとはダイレクトコンバージョン受信機を構成して、前記第１ダイレクトサンプリングミキサから第１受信ベースバンド信号が生成され、前記第２ダイレクトサンプリングミキサから第２受信ベースバンド信号が生成されることを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記ローノイズトランスコンダクタンス増幅器は、短距離無線通信技術に準拠した前記ＲＦ受信信号を増幅可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記半導体集積回路は、第１ハイパスフィルタと第２ハイパスフィルタと第１ベースバンド増幅器と第２ベースバンド増幅器とＡ／Ｄ変換部とを更に具備して、
前記第１ダイレクトサンプリングミキサの出力端子と前記第２ダイレクトサンプリングミキサの出力端子にそれぞれ第１ハイパスフィルタの入力端子と前記第２ハイパスフィルタの入力端子が接続され、前記第１ハイパスフィルタの出力端子と前記第２ハイパスフィルタの出力端子にそれぞれ第１ベースバンド増幅器の入力端子と前記第２ベースバンド増幅器の入力端子が接続され、第１ベースバンド増幅器の出力端子と前記第２ベースバンド増幅器の出力端子に前記Ａ／Ｄ変換部の入力端子が接続されたものであり、
前記Ａ／Ｄ変換部は、前記短距離無線通信技術に準拠した前記ＲＦ受信信号の小振幅から大振幅への振幅変動による前記第１ハイパスフィルタの前記出力端子と前記第２ハイパスフィルタの前記出力端子との過渡応答による電圧変動に対応するための非線型の入出力特性を有した非線型Ａ／Ｄ変換器によって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１８において、
前記非線型Ａ／Ｄ変換器は、フラッシュ型非線型Ａ／Ｄ変換器と逐次比較型非線型Ａ／Ｄ変換器とパイプライン型非線型Ａ／Ｄ変換器とのいずれかによって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項１】
受信ミキサと、前記受信ミキサに供給されるローカル信号を生成する信号生成器とを具備する半導体集積回路であって、
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものであり、
前記信号生成器は、多段遅延回路と、位相検出部と、クロック生成部とを有するものであり、
前記多段遅延回路は、前記ＲＦ受信信号に含まれるキャリア信号に応答して所定の遅延時間の分、相互に位相タイミングが相違した複数のクロックパルス信号を含むパルス列を生成するものであり、
前記位相検出部は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号の電圧レベルと前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号の電圧レベルとが相違することを検出することによって、前記特定クロックパルス信号が所定の位相を有することを検出して検出出力信号を生成するものであり、
前記クロック生成部は、選択器と第１信号合成論理回路とを含み、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相を有する複数の選択クロックパルス信号を出力して、
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記多段遅延回路は、直列接続された複数の遅延回路を含むものであり、
前記位相検出部は、複数のフリップフロップと位相検出回路とを含むものであり、
前記多段遅延回路の前記複数の遅延回路は前記パルス列の前記複数のクロックパルス信号を生成して、前記選択器と前記位相検出部の前記複数のフリップフロップとに供給するものであり、
前記複数のフリップフロップの複数の出力信号は前記位相検出回路に供給され、前記位相検出回路は前記検出出力信号を生成して前記選択器に供給することを特徴とする半導体集積回路。
【請求項３】
請求項２において、
前記複数のフリップフロップの複数のトリガ入力端子に、前記多段遅延回路から生成される前記パルス列で最初に生成される開始クロックパルス信号が共通に供給されることを特徴とする半導体集積回路。
【請求項４】
請求項１において、
前記受信ミキサは、第１受信ミキサと第２受信ミキサとを含むものであり、
前記位相検出部は、前記特定クロックパルス信号が略１８０°である前記所定の位相を有することを検出して、前記検出出力信号を生成するものであり、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記複数のクロックパルス信号から略０°の位相を有する第１選択クロックパルス信号と略４５°の位相を有する第２選択クロックパルス信号と略９０°の位相を有する第３選択クロックパルス信号と略１３５°の位相を有する第４選択クロックパルス信号とを出力するものであり、
前記第１信号合成論理回路の第１論理回路は、前記第１選択クロックパルス信号と前記第３選択クロックパルス信号の第１論理演算を実行することによって、前記第１受信ミキサに供給される第１ＲＦローカル信号を生成するものであり、
前記第１信号合成論理回路の第２論理回路は、前記第２選択クロックパルス信号と前記第４選択クロックパルス信号の第２論理演算を実行することによって、前記第２受信ミキサに供給される第２ＲＦローカル信号を生成する半導体集積回路。
【請求項５】
請求項４において、
前記クロック生成部は、前記第１ＲＦローカル信号と前記第２ＲＦローカル信号とに応答して、第１非反転デジタルクロック信号と第１反転デジタルクロック信号と第２非反転デジタルクロック信号と第２反転デジタルクロック信号を生成する第２信号合成論理回路を更に含み、
前記第１受信ミキサは、前記第１ＲＦローカル信号と前記第１非反転デジタルクロック信号と前記第１反転デジタルクロック信号とに応答して動作する第１ダイレクトサンプリングミキサによって構成され、
前記第２受信ミキサは、前記第２ＲＦローカル信号と前記第２非反転デジタルクロック信号と前記第２反転デジタルクロック信号とに応答して動作する第２ダイレクトサンプリングミキサによって構成されたことを特徴とする半導体集積回路。
【請求項６】
請求項５において、
前記半導体集積回路は、キャリア検出器と第１リセットスイッチトランジスタと第２リセットスイッチトランジスタとを更に具備して、
前記第１リセットスイッチトランジスタは前記第１ダイレクトサンプリングミキサの出力端子と接地電位の間に接続され、前記第２リセットスイッチトランジスタは前記第２ダイレクトサンプリングミキサの出力端子と接地電位の間に接続されたものであり、
前記キャリア検出器は前記ＲＦ受信信号に含まれる前記キャリア信号の振幅レベルを検出して、前記キャリア信号の前記振幅レベルが所定の振幅レベル以下に低下すると前記キャリア検出器は前記第１リセットスイッチトランジスタと前記第２リセットスイッチトランジスタとを非導通状態から導通状態に制御することを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記半導体集積回路は、前記第１ダイレクトサンプリングミキサの入力端子と前記第２ダイレクトサンプリングミキサの入力端子とに接続されたローノイズ増幅器を更に具備して、
前記ローノイズ増幅器は、前記ＲＦ受信信号の電圧を電流に変換するローノイズトランスコンダクタンス増幅器により構成され、前記ローノイズトランスコンダクタンス増幅器と前記第１ダイレクトサンプリングミキサと前記第２ダイレクトサンプリングミキサとはダイレクトコンバージョン受信機を構成して、前記第１ダイレクトサンプリングミキサから第１受信ベースバンド信号が生成され、前記第２ダイレクトサンプリングミキサから第２受信ベースバンド信号が生成されることを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記ローノイズトランスコンダクタンス増幅器は、短距離無線通信技術に準拠した前記ＲＦ受信信号を増幅可能とされたことを特徴とする半導体集積回路。
【請求項９】
請求項８において、
前記半導体集積回路は、第１ハイパスフィルタと第２ハイパスフィルタと第１ベースバンド増幅器と第２ベースバンド増幅器とＡ／Ｄ変換部とを更に具備して、
前記第１ダイレクトサンプリングミキサの出力端子と前記第２ダイレクトサンプリングミキサの出力端子にそれぞれ第１ハイパスフィルタの入力端子と前記第２ハイパスフィルタの入力端子が接続され、前記第１ハイパスフィルタの出力端子と前記第２ハイパスフィルタの出力端子にそれぞれ第１ベースバンド増幅器の入力端子と前記第２ベースバンド増幅器の入力端子が接続され、第１ベースバンド増幅器の出力端子と前記第２ベースバンド増幅器の出力端子に前記Ａ／Ｄ変換部の入力端子が接続されたものであり、
前記Ａ／Ｄ変換部は、前記短距離無線通信技術に準拠した前記ＲＦ受信信号の小振幅から大振幅への振幅変動による前記第１ハイパスフィルタの前記出力端子と前記第２ハイパスフィルタの前記出力端子との過渡応答による電圧変動に対応するための非線型の入出力特性を有した非線型Ａ／Ｄ変換器によって構成されたことを特徴とする半導体集積回路。
【請求項１０】
請求項９において、
前記非線型Ａ／Ｄ変換器は、フラッシュ型非線型Ａ／Ｄ変換器と逐次比較型非線型Ａ／Ｄ変換器とパイプライン型非線型Ａ／Ｄ変換器とのいずれかによって構成されたことを特徴とする半導体集積回路。
【請求項１１】
受信ミキサと、前記受信ミキサに供給されるローカル信号を生成する信号生成器とを具備する半導体集積回路の動作方法であって、
前記受信ミキサにＲＦ受信信号と前記ローカル信号とが供給されることによって、前記受信ミキサは受信ミキサ出力信号を生成するものであり、
前記信号生成器は、多段遅延回路と、位相検出部と、クロック生成部とを有するものであり、
前記多段遅延回路は、前記ＲＦ受信信号に含まれるキャリア信号に応答して所定の遅延時間の分、相互に位相タイミングが相違した複数のクロックパルス信号を含むパルス列を生成するものであり、
前記位相検出部は前記多段遅延回路から生成される前記パルス列で生成される特定クロックパルス信号の電圧レベルと前記特定クロックパルス信号よりも以前に生成される所定数のクロックパルス信号の電圧レベルとが相違することを検出することによって、前記特定クロックパルス信号が所定の位相を有することを検出して検出出力信号を生成するものであり、
前記クロック生成部は、選択器と第１信号合成論理回路とを含み、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記多段遅延回路から生成される前記複数のクロックパルス信号から複数の事前に選択された位相を有する複数の選択クロックパルス信号を出力して、
前記第１信号合成論理回路は前記選択器から出力される前記複数の選択クロックパルス信号の論理演算を実行することによって、前記第１信号合成論理回路は前記受信ミキサに供給される前記ローカル信号を生成することを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１において、
前記多段遅延回路は、直列接続された複数の遅延回路を含むものであり、
前記位相検出部は、複数のフリップフロップと位相検出回路とを含むものであり、
前記多段遅延回路の前記複数の遅延回路は前記パルス列の前記複数のクロックパルス信号を生成して、前記選択器と前記位相検出部の前記複数のフリップフロップとに供給するものであり、
前記複数のフリップフロップの複数の出力信号は前記位相検出回路に供給され、前記位相検出回路は前記検出出力信号を生成して前記選択器に供給することを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２において、
前記複数のフリップフロップの複数のトリガ入力端子に、前記多段遅延回路から生成される前記パルス列で最初に生成される開始クロックパルス信号が共通に供給されることを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１０において、
前記受信ミキサは、第１受信ミキサと第２受信ミキサとを含むものであり、
前記位相検出部は、前記特定クロックパルス信号が略１８０°である前記所定の位相を有することを検出して、前記検出出力信号を生成するものであり、
前記選択器は前記位相検出部から生成される前記検出出力信号に応答して前記複数のクロックパルス信号から略０°の位相を有する第１選択クロックパルス信号と略４５°の位相を有する第２選択クロックパルス信号と略９０°の位相を有する第３選択クロックパルス信号と略１３５°の位相を有する第４選択クロックパルス信号とを出力するものであり、
前記第１信号合成論理回路の第１論理回路は、前記第１選択クロックパルス信号と前記第３選択クロックパルス信号の第１論理演算を実行することによって、前記第１受信ミキサに供給される第１ＲＦローカル信号を生成するものであり、
前記第１信号合成論理回路の第２論理回路は、前記第２選択クロックパルス信号と前記第４選択クロックパルス信号の第２論理演算を実行することによって、前記第２受信ミキサに供給される第２ＲＦローカル信号を生成する半導体集積回路の動作方法。
【請求項１５】
請求項１４において、
前記クロック生成部は、前記第１ＲＦローカル信号と前記第２ＲＦローカル信号とに応答して、第１非反転デジタルクロック信号と第１反転デジタルクロック信号と第２非反転デジタルクロック信号と第２反転デジタルクロック信号を生成する第２信号合成論理回路を更に含み、
前記第１受信ミキサは、前記第１ＲＦローカル信号と前記第１非反転デジタルクロック信号と前記第１反転デジタルクロック信号とに応答して動作する第１ダイレクトサンプリングミキサによって構成され、
前記第２受信ミキサは、前記第２ＲＦローカル信号と前記第２非反転デジタルクロック信号と前記第２反転デジタルクロック信号とに応答して動作する第２ダイレクトサンプリングミキサによって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５において、
前記半導体集積回路は、キャリア検出器と第１リセットスイッチトランジスタと第２リセットスイッチトランジスタとを更に具備して、
前記第１リセットスイッチトランジスタは前記第１ダイレクトサンプリングミキサの出力端子と接地電位の間に接続され、前記第２リセットスイッチトランジスタは前記第２ダイレクトサンプリングミキサの出力端子と接地電位の間に接続されたものであり、
前記キャリア検出器は前記ＲＦ受信信号に含まれる前記キャリア信号の振幅レベルを検出して、前記キャリア信号の前記振幅レベルが所定の振幅レベル以下に低下すると前記キャリア検出器は前記第１リセットスイッチトランジスタと前記第２リセットスイッチトランジスタとを非導通状態から導通状態に制御することを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６において、
前記半導体集積回路は、前記第１ダイレクトサンプリングミキサの入力端子と前記第２ダイレクトサンプリングミキサの入力端子とに接続されたローノイズ増幅器を更に具備して、
前記ローノイズ増幅器は、前記ＲＦ受信信号の電圧を電流に変換するローノイズトランスコンダクタンス増幅器により構成され、前記ローノイズトランスコンダクタンス増幅器と前記第１ダイレクトサンプリングミキサと前記第２ダイレクトサンプリングミキサとはダイレクトコンバージョン受信機を構成して、前記第１ダイレクトサンプリングミキサから第１受信ベースバンド信号が生成され、前記第２ダイレクトサンプリングミキサから第２受信ベースバンド信号が生成されることを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７において、
前記ローノイズトランスコンダクタンス増幅器は、短距離無線通信技術に準拠した前記ＲＦ受信信号を増幅可能とされたことを特徴とする半導体集積回路の動作方法。
【請求項１９】
請求項１８において、
前記半導体集積回路は、第１ハイパスフィルタと第２ハイパスフィルタと第１ベースバンド増幅器と第２ベースバンド増幅器とＡ／Ｄ変換部とを更に具備して、
前記第１ダイレクトサンプリングミキサの出力端子と前記第２ダイレクトサンプリングミキサの出力端子にそれぞれ第１ハイパスフィルタの入力端子と前記第２ハイパスフィルタの入力端子が接続され、前記第１ハイパスフィルタの出力端子と前記第２ハイパスフィルタの出力端子にそれぞれ第１ベースバンド増幅器の入力端子と前記第２ベースバンド増幅器の入力端子が接続され、第１ベースバンド増幅器の出力端子と前記第２ベースバンド増幅器の出力端子に前記Ａ／Ｄ変換部の入力端子が接続されたものであり、
前記Ａ／Ｄ変換部は、前記短距離無線通信技術に準拠した前記ＲＦ受信信号の小振幅から大振幅への振幅変動による前記第１ハイパスフィルタの前記出力端子と前記第２ハイパスフィルタの前記出力端子との過渡応答による電圧変動に対応するための非線型の入出力特性を有した非線型Ａ／Ｄ変換器によって構成されたことを特徴とする半導体集積回路の動作方法。
【請求項２０】
請求項１８において、
前記非線型Ａ／Ｄ変換器は、フラッシュ型非線型Ａ／Ｄ変換器と逐次比較型非線型Ａ／Ｄ変換器とパイプライン型非線型Ａ／Ｄ変換器とのいずれかによって構成されたことを特徴とする半導体集積回路の動作方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−１０９６４７（Ｐ２０１２−１０９６４７Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５４６３１（Ｐ２０１０−２５４６３１）
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｂｌｕｅｔｏｏｔｈ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１５日（２０１０．１１．１５）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．Ｂｌｕｅｔｏｏｔｈ
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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