半導体集積回路
【課題】多ビットのデータに基づいて複数の信号を連続的に出力する際にデータの履歴を各ビットについて保持する機能を有する半導体集積回路において、回路面積を低減する。
【解決手段】この半導体集積回路は、クロック信号が第１のレベルにあるときに入力データを出力し、クロック信号が第２のレベルにあるときに出力データを保持することにより、複数のビットを有するデータの履歴を各ビットについて保持する複数群のハーフラッチ回路ＨＬ１〜ＨＬ５と、各群のハーフラッチ回路に保持されているデータを順次シフトさせるために、各群のハーフラッチ回路に１群のクロック信号を供給するクロック信号供給回路１０と、複数群のハーフラッチ回路に保持されているデータの履歴に基づいて、出力すべき信号の特性をそれぞれ制御する複数の制御回路１３とを具備する。
【解決手段】この半導体集積回路は、クロック信号が第１のレベルにあるときに入力データを出力し、クロック信号が第２のレベルにあるときに出力データを保持することにより、複数のビットを有するデータの履歴を各ビットについて保持する複数群のハーフラッチ回路ＨＬ１〜ＨＬ５と、各群のハーフラッチ回路に保持されているデータを順次シフトさせるために、各群のハーフラッチ回路に１群のクロック信号を供給するクロック信号供給回路１０と、複数群のハーフラッチ回路に保持されているデータの履歴に基づいて、出力すべき信号の特性をそれぞれ制御する複数の制御回路１３とを具備する。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プリンタに用いられるサーマルヘッドを駆動するドライバＩＣのように、多ビットのデータに基づいて複数の信号を連続的に出力する半導体集積回路に関し、特に、データの履歴を各ビットについて保持する機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
例えば、プリンタに用いられるサーマルヘッドを駆動する半導体集積回路（ドライバＩＣ）においては、入力される印字データに応じて複数の出力電流が生成され、これらの出力電流が、サーマルヘッドに含まれる複数の発熱素子に供給される。そのような従来の半導体集積回路の構成を図１１に示す。
【０００３】
図１１に示すように、この半導体集積回路１００は、各ビットの印字データについて最新データ及び履歴データを保持する複数のシフトレジスタ１０１と、これらのシフトレジスタ１０１に印字データを供給するシフトレジスタ１０２と、半導体集積回路１００の外部に配置されたサーマルヘッド１０５を駆動するための電流を供給する複数のドライバ回路１０４と、それぞれのシフトレジスタ１０１から出力された最新データ及び履歴データに基づいてそれぞれのドライバ回路１０４を制御する複数の履歴制御回路１０３とを含んでいる。ここで、シフトレジスタ１０１は、複数のフリップフロップＦＦ１〜ＦＦ５によって構成され、シフトレジスタ１０２も、複数のフリップフロップＦＦ６、ＦＦ７、・・・によって構成されている。
【０００４】
次に、半導体集積回路１００の動作について説明する。シフトレジスタ１０２は、シリアル入力された印字データＳＩを、サーマルヘッド１０５に含まれている複数の発熱素子に供給するために、パラレルデータに変換する。シフトレジスタ１０２のフリップフロップＦＦ６は、クロック信号ＣＬＫに同期して印字データＳＩをラッチし、これを次段のフリップフロップＦＦ７及び図中上側のシフトレジスタ１０１に出力する。また、フリップフロップＦＦ７は、クロック信号ＣＬＫに同期して印字データをラッチし、これを次段のフリップフロップ及び図中上側のシフトレジスタ１０１に出力する。同様の動作を印字データのビット数分だけ繰り返すことにより、印字データが図中右側の方に順次シフトされ、シフトレジスタ１０２のフリップフロップＦＦ６、ＦＦ７、・・・に各ビットの最新の印字データがセットされる。
【０００５】
シフトレジスタ１０１は、シフトレジスタ１０２から出力された印字データの履歴を保持する。シフトレジスタ１０１のフリップフロップＦＦ１〜ＦＦ５は、ラッチクロック信号ＬＡＴに同期して、前段のフリップフロップにラッチされている印字データをラッチする。また、フリップフロップＦＦ１〜ＦＦ５は、ラッチした印字データを履歴制御回路１０３に出力する。このようにして、シフトレジスタ１０１においては、最新データをフリップフロップＦＦ１が保持し、順に古くなる履歴データをフリップフロップＦＦ２〜ＦＦ５が保持している。
【０００６】
履歴制御回路１０３は、フリップフロップＦＦ１が出力する最新データ及びフリップフロップＦＦ２〜ＦＦ５が出力する履歴データに基づいて、ドライバ回路１０４がオンするタイミングを制御している。ドライバ回路１０４は、サーマルヘッド１０５の発熱素子に電流を流すことにより、サーマルヘッド１０５を駆動する。このようにして、履歴データに基づいてサーマルヘッドを駆動することができる。
【０００７】
しかしながら、このような従来の半導体集積回路は、印字データの履歴を保持するために複数のフリップフロップを含むシフトレジスタを用いているため、この機能を実現するための回路が占める面積が大きく、特に、ドライバ出力端子のピッチが狭いドライバＩＣにおいては、非常にレイアウト効率が悪く、コストアップを招くという問題があった。
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、多ビットのデータに基づいて複数の信号を連続的に出力する際にデータの履歴を各ビットについて保持する機能を有する半導体集積回路において、回路面積を低減することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、複数のビットを有するデータに基づいて複数の信号をパラレルに出力する半導体集積回路であって、クロック信号が第１のレベルにあるときに入力データを出力し、クロック信号が第２のレベルにあるときに出力データを保持することにより、複数のビットを有するデータの履歴を各ビットについて保持する複数群のハーフラッチ回路と、各群のハーフラッチ回路に保持されているデータを順次シフトさせるために、各群のハーフラッチ回路に１群のクロック信号を供給するクロック信号供給回路と、複数群のハーフラッチ回路に保持されているデータの履歴に基づいて、出力すべき信号の特性をそれぞれ制御する複数の制御回路とを具備する。
【００１０】
この半導体集積回路は、シリアルデータを入力し、入力されたシリアルデータを複数群のハーフラッチ回路にパラレルに供給するシフトレジスタをさらに具備するようにしても良い。また、この半導体集積回路は、複数の制御回路の制御の下で複数の信号をパラレルに出力する複数のドライバ回路をさらに具備するようにしても良い。
【００１１】
また、クロック信号供給回路が、供給されたクロック信号を順次遅延させることにより１群のクロック信号を生成する複数のディレイ手段を含むようにしても良い。
【００１２】
あるいは、クロック信号供給回路が、供給されたクロック信号をカウントすることにより１群のクロック信号を生成するカウンタ回路を含むようにしても良いし、供給されたクロック信号を遅延させて得られた複数のクロック信号に同期して動作する複数のラッチ回路と、複数のラッチ回路の出力信号に基づいて論理演算を行うことにより１群のクロック信号を生成する複数の論理回路とを含むようにしても良い。その場合には、クロック信号供給回路が、供給されるリセット信号によってリセットされるようにしても良い。
【００１３】
以上において、複数の制御回路が、複数群のハーフラッチ回路からそれぞれ供給されるデータを、所定の期間においてマスクするようにしても良い。
【００１４】
このように構成した本発明によれば、多ビットのデータに基づいて複数の信号を連続的に出力する際に、回路素子の少ないハーフラッチ回路を用いてデータの履歴を保持するので、従来よりも小さい回路面積でデータの履歴を各ビットについて保持することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路の構成を示す。図１に示すように、この半導体集積回路１は、各ビットの印字データについて最新データ及び履歴データを保持する複数の履歴保持回路１１と、印字データを更新するタイミングを与えるクロック信号ＣＬ１〜ＣＬ５を生成して履歴保持回路１１に供給するディレイ回路１０と、これらの履歴保持回路１１に印字データを供給するシフトレジスタ１２と、半導体集積回路１の外部に配置されたサーマルヘッド１５を駆動するための電流を供給する複数のドライバ回路１４と、それぞれの履歴保持回路１１から出力された最新データ及び履歴データに基づいてそれぞれのドライバ回路１４を制御する複数の履歴制御回路１３とを含んでいる。ここで、履歴保持回路１１は、複数のハーフラッチ回路ＨＬ１〜ＨＬ５によって構成され、シフトレジスタ１２は、複数のフリップフロップＦＦ１、ＦＦ２、・・・によって構成されている。
【００１６】
図２は、図１に示すディレイ回路の構成を示す図である。図２に示すように、ディレイ回路１０は、直列に接続されたディレイ素子Ｄｅｌａｙ１〜Ｄｅｌａｙ４を含み、ラッチクロック信号ＬＡＴを順に遅延させてクロック信号ＣＬ５〜ＣＬ１を出力する。ディレイ素子Ｄｅｌａｙ１〜Ｄｅｌａｙ４の各々は、例えば、直列に接続された複数のバッファ回路によって構成される。
【００１７】
次に、半導体集積回路１の動作について説明する。シフトレジスタ１２は、シリアル入力された印字データＳＩを、サーマルヘッド１５に含まれている複数の発熱素子に供給するために、パラレルデータに変換する。シフトレジスタ１２のフリップフロップＦＦ１は、クロック信号ＣＬＫに同期して印字データＳＩをラッチし、次段のフリップフロップＦＦ２及び図中上側の履歴保持回路１１に印字データを出力する。また、フリップフロップＦＦ２は、クロック信号ＣＬＫに同期して印字データをラッチし、次段のフリップフロップ及び図中上側の履歴保持回路１１に印字データを出力する。同様の動作を印字データのビット数分だけ繰り返すことにより、印字データが図中右側の方に順次シフトされ、シフトレジスタ１２のフリップフロップＦＦ１、ＦＦ２、・・・に各ビットの最新の印字データがセットされる。
【００１８】
シフトレジスタ１２に印字データがセットされると、ディレイ回路１０にラッチクロック信号ＬＡＴが供給される。ディレイ回路１０は、ラッチクロック信号ＬＡＴをクロック信号ＣＬ５として、履歴保持回路１１のハーフラッチ回路ＨＬ５に出力する。また、ディレイ回路１０は、ディレイ素子Ｄｅｌａｙ１〜Ｄｅｌａｙ４によって順に遅延させたクロック信号ＣＬ４〜ＣＬ１を、履歴保持回路１１のハーフラッチ回路ＨＬ４〜ＨＬ１に出力する。
【００１９】
履歴保持回路１１は、シフトレジスタ１２から出力された印字データの履歴を保持する。履歴保持回路１１のハーフラッチ回路ＨＬ５は、クロック信号ＣＬ５に同期して、前段のハーフラッチ回路ＨＬ４にラッチされている印字データをラッチする。ハーフラッチ回路ＨＬ４〜ＨＬ１も、順に同様の動作を行う。また、ハーフラッチ回路ＨＬ５〜ＨＬ１は、ラッチしたデータを履歴制御回路１３に出力する。このようにして、履歴保持回路１１は、保持している５ビットの印字データを１ビット分シフトさせる。その結果、最新データをハーフラッチ回路ＨＬ１が保持し、順に古くなる履歴データをハーフラッチ回路ＨＬ２〜ＨＬ５が保持することになる。
【００２０】
履歴制御回路１３は、ハーフラッチ回路ＨＬ１が出力する最新データ及びハーフラッチ回路ＨＬ２〜ＨＬ５が出力する履歴データに基づいて、ドライバ回路１４がオンするタイミングを制御している。ドライバ回路１４は、サーマルヘッド１５の発熱素子に電流を流すことにより、サーマルヘッド１５を駆動する。このようにして、履歴データに基づいてサーマルヘッドを駆動することができる。
【００２１】
次に、従来の半導体集積回路において用いるフリップフロップ（フルラッチ回路）と本実施形態に係る半導体集積回路において用いるハーフラッチ回路との比較を行う。図３に、フルラッチ回路の構成を示し、図４にハーフラッチ回路の構成を示す。図３に示すように、フルラッチ回路を構成するためにはトランジスタ２０個を要するのに対し、図４に示すように、ハーフラッチ回路を構成するためにはトランジスタ１０個で足りる。従って、ハーフラッチ回路が占める面積は、フルラッチ回路が占める面積のほぼ半分となる。
【００２２】
また、複数の履歴保持回路１１に対して１個のディレイ回路１０があれば良いので、図１１R>１に示す従来の半導体集積回路における複数のシフトレジスタ１０１が占める面積よりも、図１に示す本実施形態に係る半導体集積回路におけるディレイ回路１０と複数の履歴保持回路１１とが占める面積の方が小さくなる。従って、レイアウトのスペース効率が向上し、チップサイズを小さくすることができる。
【００２３】
次に、本発明の第２の実施形態について説明する。
図５に、本発明の第２の実施形態に係る半導体集積回路の構成を示す。この半導体集積回路２は、第１の実施形態におけるディレイ回路１０の替わりに、カウンタ回路２０を含んでいる。また、ＲＥＳＥＴバー信号が、カウンタ回路２０及び履歴制御回路２７に入力される。その他の点に関しては、第１の実施形態と同様である。
【００２４】
図６は、図５に示すカウンタ回路の構成を示す図である。図６に示すように、カウンタ回路２０は、ラッチクロック信号ＬＡＴに同期してローレベルのデータを順にラッチする複数のラッチ回路２１〜２６と、それぞれのラッチ回路のハーフラッチ出力と反転フルラッチ出力との論理積を求める複数のＡＮＤ回路とを有している。ラッチ回路２１〜２６の各々は、図３に示すような回路構成を一部に含んでいる。
【００２５】
図７に、カウンタ回路２０の各部における動作を示す。ラッチ回路２１は、ＲＥＳＥＴバー信号がローレベルの場合には、反転フルラッチ出力端子（Ｑバー）からハイレベルのＱ０バー信号を出力し、ＲＥＳＥＴバー信号がハイレベルになってから最初にラッチクロック信号ＬＡＴが立ち下がるタイミングで、Ｑ０バー信号をローレベルとする。また、ラッチ回路２２は、同じタイミングで、反転フルラッチ出力端子（Ｑバー）からハイレベルのＱ５バー信号を出力し、次にラッチクロック信号ＬＡＴが立ち上がるタイミングで、ハーフラッチ出力端子（Ｍ）からハイレベルのＭ５信号を出力する。従って、ラッチ回路２２に接続されているＡＮＤ回路は、ラッチ回路２２のハーフラッチ出力と反転フルラッチ出力とが共にハイレベルとなる期間においてハイレベルとなるクロック信号ＣＬ５を出力する。同様に、ラッチ回路２３〜２６に接続されているＡＮＤ回路は、順にハイレベルのパルスを有するクロック信号ＣＬ４〜ＣＬ１を出力する。
【００２６】
本実施形態によれば、クロック信号ＣＬ１〜ＣＬ５の正確なタイミングを得ることができる。なお、図６に示すように、ＲＥＳＥＴバー信号を履歴制御回路２７に入力して、履歴制御の入力をマスクするようにしても良い。これにより、履歴保持回路１１のハーフラッチ回路ＨＬ１〜Ｈ５の出力が未確定となっている期間において、ショート電流を抑えることができる。
【００２７】
次に、本発明の第３の実施形態について説明する。
図８に、本発明の第３の実施形態に係る半導体集積回路の構成を示す。この半導体集積回路３は、第２の実施形態におけるカウンタ回路２０の替わりに、クロック信号生成回路３０を含んでいる。その他の点に関しては、第２の実施形態と同様である。
【００２８】
図９は、図８に示すクロック信号生成回路の構成を示す図である。図９に示すように、クロック信号生成回路３０は、ラッチ回路３１〜３４と、反転ディレイ回路３５と、ディレイ回路３６と、ＡＮＤ回路３７及び３８と、ＮＯＲ回路３９及び４０とを有している。
【００２９】
図１０に、ディレイ素子３０の各部における動作を示す。ラッチクロック生成回路３０は、ラッチクロック信号ＬＡＴ１をクロック信号ＣＬ５として出力する。また、ラッチ回路３１は、ＲＥＳＥＴバー信号がローレベルの場合には、出力端子（Ｑ）からローレベルのＱ４信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ラッチクロック信号ＬＡＴ１が立ち下がるタイミングで、Ｑ４信号をハイレベルとする。
【００３０】
ラッチクロック信号ＬＡＴ１は、反転ディレイ回路３５によって所定の時間遅延され、ＬＡＴ２バー信号として出力される。ラッチ回路３２は、ＲＥＳＥＴバー信号がローレベルの場合には、反転出力端子（Ｑバー）からハイレベルのＱ３バー信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ＬＡＴ２バー信号が立ち下がるタイミングで、Ｑ３バー信号をローレベルとする。
【００３１】
従って、ＡＮＤ回路３７は、Ｑ４信号の立ち上がりのタイミングと同期して立ち上がり、Ｑ３バー信号の立ち下がりのタイミングと同期して立ち下がるクロック信号ＣＬ４を出力する。また、ＮＯＲ回路３９は、クロック信号ＣＬ４の立ち下がりのタイミングと同期して立ち上がり、ＬＡＴ２バー信号の立ち上がりのタイミングと同期して立ち下がるクロック信号ＣＬ３を出力する。
【００３２】
ラッチ回路３３は、ＲＥＳＥＴバー信号がローレベルの場合には、出力端子（Ｑ）からローレベルのＱ２信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ＬＡＴ２バー信号が立ち上がるタイミングで、Ｑ２信号をハイレベルとする。
【００３３】
ＬＡＴ２バー信号は、ディレイ回路３６によって所定の時間遅延され、ＬＡＴ３バー信号として出力される。ラッチ回路３４は、ＲＥＳＥＴバー信号がローレベルの場合には、反転出力端子（Ｑバー）からハイレベルのＱ１バー信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ＬＡＴ３バー信号が立ち下がるタイミングで、Ｑ１バー信号をローレベルとする。
【００３４】
従って、ＡＮＤ回路３８は、Ｑ２信号の立ち上がりのタイミングと同期して立ち上がり、Ｑ１バー信号の立ち下がりのタイミングと同期して立ち下がるクロック信号ＣＬ２を出力する。また、ＮＯＲ回路４０は、クロック信号ＣＬ２の立ち下がりのタイミングと同期して立ち上がり、ＬＡＴ３バー信号の立ち上がりのタイミングと同期して立ち下がるクロック信号ＣＬ１を出力する。
【００３５】
本実施形態によれば、ラッチクロック信号ＬＡＴ１に含まれるパルスの数を減らしつつ、クロック信号ＣＬ１〜ＣＬ５の正確なタイミングを得ることができる。なお、図８に示すように、ＲＥＳＥＴバー信号を履歴制御回路２７に入力して、履歴制御の入力をマスクするようにしても良い。これにより、履歴保持回路１１のハーフラッチ回路ＨＬ１〜Ｈ５の出力が未確定となっている期間において、ショート電流を抑えることができる。
【００３６】
【発明の効果】
以上述べたように、本発明によれば、多ビットのデータに基づいて複数の信号を連続的に出力する際にデータの履歴を各ビットについて保持する機能を有する半導体集積回路において、回路面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】図１に示すディレイ回路の構成を示す図である。
【図３】比較のためにフルラッチ回路の構成を示す図である。
【図４】図１に示すハーフラッチ回路の構成を示す図である。
【図５】本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図６】図５に示すカウンタ回路の構成を示す図である。
【図７】図５に示すカウンタ回路の動作を示すタイミングチャートである。
【図８】本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図９】図８に示すクロック信号生成回路の構成を示す図である。
【図１０】８に示すクロック信号生成回路の動作を示すタイミングチャートである。
【図１１】従来の半導体集積回路の構成を示す図である。
【符号の説明】
１、２、３ 半導体集積回路
１０ ディレイ回路
１１ 履歴保持回路
１２ シフトレジスタ
１３、２７ 履歴制御回路
１４ ドライバ回路
１５ サーマルヘッド
２０ カウンタ回路
３０ クロック信号生成回路
２１〜２６ ラッチ回路
３１〜３４ ラッチ回路
３５ 反転ディレイ回路
３６ ディレイ回路
３７、３８ ＡＮＤ回路
３９、４０ ＮＯＲ回路
【０００１】
【発明の属する技術分野】
本発明は、プリンタに用いられるサーマルヘッドを駆動するドライバＩＣのように、多ビットのデータに基づいて複数の信号を連続的に出力する半導体集積回路に関し、特に、データの履歴を各ビットについて保持する機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】
例えば、プリンタに用いられるサーマルヘッドを駆動する半導体集積回路（ドライバＩＣ）においては、入力される印字データに応じて複数の出力電流が生成され、これらの出力電流が、サーマルヘッドに含まれる複数の発熱素子に供給される。そのような従来の半導体集積回路の構成を図１１に示す。
【０００３】
図１１に示すように、この半導体集積回路１００は、各ビットの印字データについて最新データ及び履歴データを保持する複数のシフトレジスタ１０１と、これらのシフトレジスタ１０１に印字データを供給するシフトレジスタ１０２と、半導体集積回路１００の外部に配置されたサーマルヘッド１０５を駆動するための電流を供給する複数のドライバ回路１０４と、それぞれのシフトレジスタ１０１から出力された最新データ及び履歴データに基づいてそれぞれのドライバ回路１０４を制御する複数の履歴制御回路１０３とを含んでいる。ここで、シフトレジスタ１０１は、複数のフリップフロップＦＦ１〜ＦＦ５によって構成され、シフトレジスタ１０２も、複数のフリップフロップＦＦ６、ＦＦ７、・・・によって構成されている。
【０００４】
次に、半導体集積回路１００の動作について説明する。シフトレジスタ１０２は、シリアル入力された印字データＳＩを、サーマルヘッド１０５に含まれている複数の発熱素子に供給するために、パラレルデータに変換する。シフトレジスタ１０２のフリップフロップＦＦ６は、クロック信号ＣＬＫに同期して印字データＳＩをラッチし、これを次段のフリップフロップＦＦ７及び図中上側のシフトレジスタ１０１に出力する。また、フリップフロップＦＦ７は、クロック信号ＣＬＫに同期して印字データをラッチし、これを次段のフリップフロップ及び図中上側のシフトレジスタ１０１に出力する。同様の動作を印字データのビット数分だけ繰り返すことにより、印字データが図中右側の方に順次シフトされ、シフトレジスタ１０２のフリップフロップＦＦ６、ＦＦ７、・・・に各ビットの最新の印字データがセットされる。
【０００５】
シフトレジスタ１０１は、シフトレジスタ１０２から出力された印字データの履歴を保持する。シフトレジスタ１０１のフリップフロップＦＦ１〜ＦＦ５は、ラッチクロック信号ＬＡＴに同期して、前段のフリップフロップにラッチされている印字データをラッチする。また、フリップフロップＦＦ１〜ＦＦ５は、ラッチした印字データを履歴制御回路１０３に出力する。このようにして、シフトレジスタ１０１においては、最新データをフリップフロップＦＦ１が保持し、順に古くなる履歴データをフリップフロップＦＦ２〜ＦＦ５が保持している。
【０００６】
履歴制御回路１０３は、フリップフロップＦＦ１が出力する最新データ及びフリップフロップＦＦ２〜ＦＦ５が出力する履歴データに基づいて、ドライバ回路１０４がオンするタイミングを制御している。ドライバ回路１０４は、サーマルヘッド１０５の発熱素子に電流を流すことにより、サーマルヘッド１０５を駆動する。このようにして、履歴データに基づいてサーマルヘッドを駆動することができる。
【０００７】
しかしながら、このような従来の半導体集積回路は、印字データの履歴を保持するために複数のフリップフロップを含むシフトレジスタを用いているため、この機能を実現するための回路が占める面積が大きく、特に、ドライバ出力端子のピッチが狭いドライバＩＣにおいては、非常にレイアウト効率が悪く、コストアップを招くという問題があった。
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、多ビットのデータに基づいて複数の信号を連続的に出力する際にデータの履歴を各ビットについて保持する機能を有する半導体集積回路において、回路面積を低減することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、複数のビットを有するデータに基づいて複数の信号をパラレルに出力する半導体集積回路であって、クロック信号が第１のレベルにあるときに入力データを出力し、クロック信号が第２のレベルにあるときに出力データを保持することにより、複数のビットを有するデータの履歴を各ビットについて保持する複数群のハーフラッチ回路と、各群のハーフラッチ回路に保持されているデータを順次シフトさせるために、各群のハーフラッチ回路に１群のクロック信号を供給するクロック信号供給回路と、複数群のハーフラッチ回路に保持されているデータの履歴に基づいて、出力すべき信号の特性をそれぞれ制御する複数の制御回路とを具備する。
【００１０】
この半導体集積回路は、シリアルデータを入力し、入力されたシリアルデータを複数群のハーフラッチ回路にパラレルに供給するシフトレジスタをさらに具備するようにしても良い。また、この半導体集積回路は、複数の制御回路の制御の下で複数の信号をパラレルに出力する複数のドライバ回路をさらに具備するようにしても良い。
【００１１】
また、クロック信号供給回路が、供給されたクロック信号を順次遅延させることにより１群のクロック信号を生成する複数のディレイ手段を含むようにしても良い。
【００１２】
あるいは、クロック信号供給回路が、供給されたクロック信号をカウントすることにより１群のクロック信号を生成するカウンタ回路を含むようにしても良いし、供給されたクロック信号を遅延させて得られた複数のクロック信号に同期して動作する複数のラッチ回路と、複数のラッチ回路の出力信号に基づいて論理演算を行うことにより１群のクロック信号を生成する複数の論理回路とを含むようにしても良い。その場合には、クロック信号供給回路が、供給されるリセット信号によってリセットされるようにしても良い。
【００１３】
以上において、複数の制御回路が、複数群のハーフラッチ回路からそれぞれ供給されるデータを、所定の期間においてマスクするようにしても良い。
【００１４】
このように構成した本発明によれば、多ビットのデータに基づいて複数の信号を連続的に出力する際に、回路素子の少ないハーフラッチ回路を用いてデータの履歴を保持するので、従来よりも小さい回路面積でデータの履歴を各ビットについて保持することができる。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１に、本発明の第１の実施形態に係る半導体集積回路の構成を示す。図１に示すように、この半導体集積回路１は、各ビットの印字データについて最新データ及び履歴データを保持する複数の履歴保持回路１１と、印字データを更新するタイミングを与えるクロック信号ＣＬ１〜ＣＬ５を生成して履歴保持回路１１に供給するディレイ回路１０と、これらの履歴保持回路１１に印字データを供給するシフトレジスタ１２と、半導体集積回路１の外部に配置されたサーマルヘッド１５を駆動するための電流を供給する複数のドライバ回路１４と、それぞれの履歴保持回路１１から出力された最新データ及び履歴データに基づいてそれぞれのドライバ回路１４を制御する複数の履歴制御回路１３とを含んでいる。ここで、履歴保持回路１１は、複数のハーフラッチ回路ＨＬ１〜ＨＬ５によって構成され、シフトレジスタ１２は、複数のフリップフロップＦＦ１、ＦＦ２、・・・によって構成されている。
【００１６】
図２は、図１に示すディレイ回路の構成を示す図である。図２に示すように、ディレイ回路１０は、直列に接続されたディレイ素子Ｄｅｌａｙ１〜Ｄｅｌａｙ４を含み、ラッチクロック信号ＬＡＴを順に遅延させてクロック信号ＣＬ５〜ＣＬ１を出力する。ディレイ素子Ｄｅｌａｙ１〜Ｄｅｌａｙ４の各々は、例えば、直列に接続された複数のバッファ回路によって構成される。
【００１７】
次に、半導体集積回路１の動作について説明する。シフトレジスタ１２は、シリアル入力された印字データＳＩを、サーマルヘッド１５に含まれている複数の発熱素子に供給するために、パラレルデータに変換する。シフトレジスタ１２のフリップフロップＦＦ１は、クロック信号ＣＬＫに同期して印字データＳＩをラッチし、次段のフリップフロップＦＦ２及び図中上側の履歴保持回路１１に印字データを出力する。また、フリップフロップＦＦ２は、クロック信号ＣＬＫに同期して印字データをラッチし、次段のフリップフロップ及び図中上側の履歴保持回路１１に印字データを出力する。同様の動作を印字データのビット数分だけ繰り返すことにより、印字データが図中右側の方に順次シフトされ、シフトレジスタ１２のフリップフロップＦＦ１、ＦＦ２、・・・に各ビットの最新の印字データがセットされる。
【００１８】
シフトレジスタ１２に印字データがセットされると、ディレイ回路１０にラッチクロック信号ＬＡＴが供給される。ディレイ回路１０は、ラッチクロック信号ＬＡＴをクロック信号ＣＬ５として、履歴保持回路１１のハーフラッチ回路ＨＬ５に出力する。また、ディレイ回路１０は、ディレイ素子Ｄｅｌａｙ１〜Ｄｅｌａｙ４によって順に遅延させたクロック信号ＣＬ４〜ＣＬ１を、履歴保持回路１１のハーフラッチ回路ＨＬ４〜ＨＬ１に出力する。
【００１９】
履歴保持回路１１は、シフトレジスタ１２から出力された印字データの履歴を保持する。履歴保持回路１１のハーフラッチ回路ＨＬ５は、クロック信号ＣＬ５に同期して、前段のハーフラッチ回路ＨＬ４にラッチされている印字データをラッチする。ハーフラッチ回路ＨＬ４〜ＨＬ１も、順に同様の動作を行う。また、ハーフラッチ回路ＨＬ５〜ＨＬ１は、ラッチしたデータを履歴制御回路１３に出力する。このようにして、履歴保持回路１１は、保持している５ビットの印字データを１ビット分シフトさせる。その結果、最新データをハーフラッチ回路ＨＬ１が保持し、順に古くなる履歴データをハーフラッチ回路ＨＬ２〜ＨＬ５が保持することになる。
【００２０】
履歴制御回路１３は、ハーフラッチ回路ＨＬ１が出力する最新データ及びハーフラッチ回路ＨＬ２〜ＨＬ５が出力する履歴データに基づいて、ドライバ回路１４がオンするタイミングを制御している。ドライバ回路１４は、サーマルヘッド１５の発熱素子に電流を流すことにより、サーマルヘッド１５を駆動する。このようにして、履歴データに基づいてサーマルヘッドを駆動することができる。
【００２１】
次に、従来の半導体集積回路において用いるフリップフロップ（フルラッチ回路）と本実施形態に係る半導体集積回路において用いるハーフラッチ回路との比較を行う。図３に、フルラッチ回路の構成を示し、図４にハーフラッチ回路の構成を示す。図３に示すように、フルラッチ回路を構成するためにはトランジスタ２０個を要するのに対し、図４に示すように、ハーフラッチ回路を構成するためにはトランジスタ１０個で足りる。従って、ハーフラッチ回路が占める面積は、フルラッチ回路が占める面積のほぼ半分となる。
【００２２】
また、複数の履歴保持回路１１に対して１個のディレイ回路１０があれば良いので、図１１R>１に示す従来の半導体集積回路における複数のシフトレジスタ１０１が占める面積よりも、図１に示す本実施形態に係る半導体集積回路におけるディレイ回路１０と複数の履歴保持回路１１とが占める面積の方が小さくなる。従って、レイアウトのスペース効率が向上し、チップサイズを小さくすることができる。
【００２３】
次に、本発明の第２の実施形態について説明する。
図５に、本発明の第２の実施形態に係る半導体集積回路の構成を示す。この半導体集積回路２は、第１の実施形態におけるディレイ回路１０の替わりに、カウンタ回路２０を含んでいる。また、ＲＥＳＥＴバー信号が、カウンタ回路２０及び履歴制御回路２７に入力される。その他の点に関しては、第１の実施形態と同様である。
【００２４】
図６は、図５に示すカウンタ回路の構成を示す図である。図６に示すように、カウンタ回路２０は、ラッチクロック信号ＬＡＴに同期してローレベルのデータを順にラッチする複数のラッチ回路２１〜２６と、それぞれのラッチ回路のハーフラッチ出力と反転フルラッチ出力との論理積を求める複数のＡＮＤ回路とを有している。ラッチ回路２１〜２６の各々は、図３に示すような回路構成を一部に含んでいる。
【００２５】
図７に、カウンタ回路２０の各部における動作を示す。ラッチ回路２１は、ＲＥＳＥＴバー信号がローレベルの場合には、反転フルラッチ出力端子（Ｑバー）からハイレベルのＱ０バー信号を出力し、ＲＥＳＥＴバー信号がハイレベルになってから最初にラッチクロック信号ＬＡＴが立ち下がるタイミングで、Ｑ０バー信号をローレベルとする。また、ラッチ回路２２は、同じタイミングで、反転フルラッチ出力端子（Ｑバー）からハイレベルのＱ５バー信号を出力し、次にラッチクロック信号ＬＡＴが立ち上がるタイミングで、ハーフラッチ出力端子（Ｍ）からハイレベルのＭ５信号を出力する。従って、ラッチ回路２２に接続されているＡＮＤ回路は、ラッチ回路２２のハーフラッチ出力と反転フルラッチ出力とが共にハイレベルとなる期間においてハイレベルとなるクロック信号ＣＬ５を出力する。同様に、ラッチ回路２３〜２６に接続されているＡＮＤ回路は、順にハイレベルのパルスを有するクロック信号ＣＬ４〜ＣＬ１を出力する。
【００２６】
本実施形態によれば、クロック信号ＣＬ１〜ＣＬ５の正確なタイミングを得ることができる。なお、図６に示すように、ＲＥＳＥＴバー信号を履歴制御回路２７に入力して、履歴制御の入力をマスクするようにしても良い。これにより、履歴保持回路１１のハーフラッチ回路ＨＬ１〜Ｈ５の出力が未確定となっている期間において、ショート電流を抑えることができる。
【００２７】
次に、本発明の第３の実施形態について説明する。
図８に、本発明の第３の実施形態に係る半導体集積回路の構成を示す。この半導体集積回路３は、第２の実施形態におけるカウンタ回路２０の替わりに、クロック信号生成回路３０を含んでいる。その他の点に関しては、第２の実施形態と同様である。
【００２８】
図９は、図８に示すクロック信号生成回路の構成を示す図である。図９に示すように、クロック信号生成回路３０は、ラッチ回路３１〜３４と、反転ディレイ回路３５と、ディレイ回路３６と、ＡＮＤ回路３７及び３８と、ＮＯＲ回路３９及び４０とを有している。
【００２９】
図１０に、ディレイ素子３０の各部における動作を示す。ラッチクロック生成回路３０は、ラッチクロック信号ＬＡＴ１をクロック信号ＣＬ５として出力する。また、ラッチ回路３１は、ＲＥＳＥＴバー信号がローレベルの場合には、出力端子（Ｑ）からローレベルのＱ４信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ラッチクロック信号ＬＡＴ１が立ち下がるタイミングで、Ｑ４信号をハイレベルとする。
【００３０】
ラッチクロック信号ＬＡＴ１は、反転ディレイ回路３５によって所定の時間遅延され、ＬＡＴ２バー信号として出力される。ラッチ回路３２は、ＲＥＳＥＴバー信号がローレベルの場合には、反転出力端子（Ｑバー）からハイレベルのＱ３バー信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ＬＡＴ２バー信号が立ち下がるタイミングで、Ｑ３バー信号をローレベルとする。
【００３１】
従って、ＡＮＤ回路３７は、Ｑ４信号の立ち上がりのタイミングと同期して立ち上がり、Ｑ３バー信号の立ち下がりのタイミングと同期して立ち下がるクロック信号ＣＬ４を出力する。また、ＮＯＲ回路３９は、クロック信号ＣＬ４の立ち下がりのタイミングと同期して立ち上がり、ＬＡＴ２バー信号の立ち上がりのタイミングと同期して立ち下がるクロック信号ＣＬ３を出力する。
【００３２】
ラッチ回路３３は、ＲＥＳＥＴバー信号がローレベルの場合には、出力端子（Ｑ）からローレベルのＱ２信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ＬＡＴ２バー信号が立ち上がるタイミングで、Ｑ２信号をハイレベルとする。
【００３３】
ＬＡＴ２バー信号は、ディレイ回路３６によって所定の時間遅延され、ＬＡＴ３バー信号として出力される。ラッチ回路３４は、ＲＥＳＥＴバー信号がローレベルの場合には、反転出力端子（Ｑバー）からハイレベルのＱ１バー信号を出力し、ＲＥＳＥＴバー信号がハイレベルの場合には、ＬＡＴ３バー信号が立ち下がるタイミングで、Ｑ１バー信号をローレベルとする。
【００３４】
従って、ＡＮＤ回路３８は、Ｑ２信号の立ち上がりのタイミングと同期して立ち上がり、Ｑ１バー信号の立ち下がりのタイミングと同期して立ち下がるクロック信号ＣＬ２を出力する。また、ＮＯＲ回路４０は、クロック信号ＣＬ２の立ち下がりのタイミングと同期して立ち上がり、ＬＡＴ３バー信号の立ち上がりのタイミングと同期して立ち下がるクロック信号ＣＬ１を出力する。
【００３５】
本実施形態によれば、ラッチクロック信号ＬＡＴ１に含まれるパルスの数を減らしつつ、クロック信号ＣＬ１〜ＣＬ５の正確なタイミングを得ることができる。なお、図８に示すように、ＲＥＳＥＴバー信号を履歴制御回路２７に入力して、履歴制御の入力をマスクするようにしても良い。これにより、履歴保持回路１１のハーフラッチ回路ＨＬ１〜Ｈ５の出力が未確定となっている期間において、ショート電流を抑えることができる。
【００３６】
【発明の効果】
以上述べたように、本発明によれば、多ビットのデータに基づいて複数の信号を連続的に出力する際にデータの履歴を各ビットについて保持する機能を有する半導体集積回路において、回路面積を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図２】図１に示すディレイ回路の構成を示す図である。
【図３】比較のためにフルラッチ回路の構成を示す図である。
【図４】図１に示すハーフラッチ回路の構成を示す図である。
【図５】本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図６】図５に示すカウンタ回路の構成を示す図である。
【図７】図５に示すカウンタ回路の動作を示すタイミングチャートである。
【図８】本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図９】図８に示すクロック信号生成回路の構成を示す図である。
【図１０】８に示すクロック信号生成回路の動作を示すタイミングチャートである。
【図１１】従来の半導体集積回路の構成を示す図である。
【符号の説明】
１、２、３ 半導体集積回路
１０ ディレイ回路
１１ 履歴保持回路
１２ シフトレジスタ
１３、２７ 履歴制御回路
１４ ドライバ回路
１５ サーマルヘッド
２０ カウンタ回路
３０ クロック信号生成回路
２１〜２６ ラッチ回路
３１〜３４ ラッチ回路
３５ 反転ディレイ回路
３６ ディレイ回路
３７、３８ ＡＮＤ回路
３９、４０ ＮＯＲ回路
【特許請求の範囲】
【請求項１】
複数のビットを有するデータに基づいて複数の信号をパラレルに出力する半導体集積回路であって、
クロック信号が第１のレベルにあるときに入力データを出力し、クロック信号が第２のレベルにあるときに出力データを保持することにより、複数のビットを有するデータの履歴を各ビットについて保持する複数群のハーフラッチ回路と、各群のハーフラッチ回路に保持されているデータを順次シフトさせるために、各群のハーフラッチ回路に１群のクロック信号を供給するクロック信号供給回路と、
前記複数群のハーフラッチ回路に保持されているデータの履歴に基づいて、出力すべき信号の特性をそれぞれ制御する複数の制御回路と、
を具備する半導体集積回路。
【請求項２】
シリアルデータを入力し、入力されたシリアルデータを前記複数群のハーフラッチ回路にパラレルに供給するシフトレジスタをさらに具備する請求項１記載の半導体集積回路。
【請求項３】
前記複数の制御回路の制御の下で複数の信号をパラレルに出力する複数のドライバ回路をさらに具備する請求項１又は２記載の半導体集積回路。
【請求項４】
前記クロック信号供給回路が、供給されたクロック信号を順次遅延させることにより１群のクロック信号を生成する複数のディレイ手段を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記クロック信号供給回路が、供給されたクロック信号をカウントすることにより１群のクロック信号を生成するカウンタ回路を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項６】
前記クロック信号供給回路が、
供給されたクロック信号を遅延させて得られた複数のクロック信号に同期して動作する複数のラッチ回路と、
前記複数のラッチ回路の出力信号に基づいて論理演算を行うことにより１群のクロック信号を生成する複数の論理回路と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項７】
前記クロック信号供給回路が、供給されるリセット信号によってリセットされることを特徴とする請求項５又は６記載の半導体集積回路。
【請求項８】
前記複数の制御回路が、前記複数群のハーフラッチ回路からそれぞれ供給されるデータを所定の期間においてマスクすることを特徴とする請求項１〜７のいずれか１項記載の半導体集積回路。
【請求項１】
複数のビットを有するデータに基づいて複数の信号をパラレルに出力する半導体集積回路であって、
クロック信号が第１のレベルにあるときに入力データを出力し、クロック信号が第２のレベルにあるときに出力データを保持することにより、複数のビットを有するデータの履歴を各ビットについて保持する複数群のハーフラッチ回路と、各群のハーフラッチ回路に保持されているデータを順次シフトさせるために、各群のハーフラッチ回路に１群のクロック信号を供給するクロック信号供給回路と、
前記複数群のハーフラッチ回路に保持されているデータの履歴に基づいて、出力すべき信号の特性をそれぞれ制御する複数の制御回路と、
を具備する半導体集積回路。
【請求項２】
シリアルデータを入力し、入力されたシリアルデータを前記複数群のハーフラッチ回路にパラレルに供給するシフトレジスタをさらに具備する請求項１記載の半導体集積回路。
【請求項３】
前記複数の制御回路の制御の下で複数の信号をパラレルに出力する複数のドライバ回路をさらに具備する請求項１又は２記載の半導体集積回路。
【請求項４】
前記クロック信号供給回路が、供給されたクロック信号を順次遅延させることにより１群のクロック信号を生成する複数のディレイ手段を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記クロック信号供給回路が、供給されたクロック信号をカウントすることにより１群のクロック信号を生成するカウンタ回路を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項６】
前記クロック信号供給回路が、
供給されたクロック信号を遅延させて得られた複数のクロック信号に同期して動作する複数のラッチ回路と、
前記複数のラッチ回路の出力信号に基づいて論理演算を行うことにより１群のクロック信号を生成する複数の論理回路と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項７】
前記クロック信号供給回路が、供給されるリセット信号によってリセットされることを特徴とする請求項５又は６記載の半導体集積回路。
【請求項８】
前記複数の制御回路が、前記複数群のハーフラッチ回路からそれぞれ供給されるデータを所定の期間においてマスクすることを特徴とする請求項１〜７のいずれか１項記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００４−５０７１０（Ｐ２００４−５０７１０Ａ）
【公開日】平成１６年２月１９日（２００４．２．１９）
【国際特許分類】
【出願番号】特願２００２−２１３３６４（Ｐ２００２−２１３３６４）
【出願日】平成１４年７月２３日（２００２．７．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１６年２月１９日（２００４．２．１９）
【国際特許分類】
【出願日】平成１４年７月２３日（２００２．７．２３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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