周波数計測装置及び周波数位相差比較装置
【課題】デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる、高分解能の周波数計測装置及び周波数位相差比較装置を提供する。
【解決手段】ベースクロックの周期を等間隔に細分化するディレイ手段２０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子２０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ１０５によって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【解決手段】ベースクロックの周期を等間隔に細分化するディレイ手段２０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子２０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ１０５によって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は周波数計測装置及び周波数位相差比較装置に関する。
より詳細には、被計測信号の周期などを計測するベースクロックの周波数を高くせずとも、周期計測のために必要な任意の高分解能を得る周波数計測装置及び周波数位相差比較装置に関する。
【背景技術】
【０００２】
工場や実験施設等の様々な産業分野において、周波数及び／又は周期を継続的に計測し、その値を表示し、またその情報によりシステムを制御する需要は常に存在する。出願人はそのような需要に応えるべく、周期・周波数計測装置を製造販売している。
なお、本発明に関係すると思われる先行技術文献を特許文献１として示す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１８０４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、周波数を計測する目的で計測応答性を良くするためにその逆数である周期から計測する技術が知られている。このためには、計測対象となる信号より、充分に高い周波数のベースクロックとカウンタを用意して、計測対象となる信号のエッジを捉え、エッジとエッジの間にベースクロックが何個含まれるのかをカウンタで計数することで、周期を計測する。したがって、周期及び／又は周波数の計測分解能は、ベースクロックの周波数に依存する。
一般的に、分解能を向上させるには、ベースクロックの周波数を高くする必要がある。しかし、ベースクロックの周波数が高くなると、その高い周波数を取り扱うことのできる半導体デバイスは高価なものになり、また基板設計も難しくなるほか、おのずとその周波数の取扱いに技術的限界が存在する。
【０００５】
本発明はかかる課題を解決し、デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる高分解能の周波数計測装置及び周波数位相差比較装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の周波数計測装置は、ベースクロック周期の中に細分化するディレイ手段を1個以上備えることを特徴とする。
【０００７】
ベースクロックのトリガ時点から要求される分解能にほぼ等しいディレイを有するディレイ手段に次いで、その整数Ｎ倍のディレイ手段をＮ個備えた多段ディレイを用いることにより、入力信号到来時点を夫々のディレイ手段から得られるタイミングでカウンタの値をレジスタで取得し、各々のレジスタの値を比較することで、入力信号のエッジがベースクロックの１クロックの間のどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタによって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【発明の効果】
【０００８】
本発明により、デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる高分解能の周波数計測装置及び周波数位相差比較装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る周期・周波数計測装置のブロック図である。
【図２】時間幅計測部のブロック図である。
【図３】判定部のブロック図である。
【図４】第一判定ユニット、第二判定ユニット、第三判定ユニット及び第四判定ユニットの回路図である。
【図５】一致判定回路及び不一致判定回路の回路図である。
【図６】時間幅計測部の動作を説明するタイムチャートである。
【図７】時間幅計測部の動作を説明するタイムチャートである。
【図８】本実施形態の周期・周波数計測装置の応用例である、拡張演算部のブロック図である。
【図９】本実施形態の周期・周波数計測装置の応用例である、周波数位相差計測装置のブロック図である。
【発明を実施するための形態】
【００１０】
図１は本実施形態に係る周期・周波数計測装置のブロック図である。
周期・周波数計測装置１０１は、マイコン或はＡＳＩＣ等で構成されるデジタル機器である。この周期・周波数計測装置１０１は、計測対象である、外部の矩形波信号源１０２から出力される矩形波信号を入力されると、矩形波信号の周期を計測し、周期から周波数を算出して、周期及び／又は周波数を表示部１０３に表示すると共に、外部出力端子１０４を通じて外部の様々な機器に対して計測結果である周期情報及び／又は周波数情報を出力する。
【００１１】
外部の矩形波信号源１０２が発生する矩形波信号は、それぞれ周期カウンタ１０５と時間幅計測部１０６に入力される。
周期カウンタ１０５は、ベースクロック発振器１０７から出力されるベースクロックを用いて、入力される矩形波信号の周期を計測して、計数値を出力する。この周期カウンタ１０５は、矩形波信号の周期を計測するために必要な桁数の数を計数可能である。例えば、ベースクロックが２０ｎｓｅｃ（５０ＭＨｚ）の場合、１００ｋＨｚ以上の周波数の矩形波信号の周期を計測するためには、周期カウンタ１０５は最低でも以下の式（１）より、５００以上を計数できる必要がある。
【００１２】
５０ＭＨｚ÷（１００ＫＨｚ）＝５００ （１）
【００１３】
本実施形態の周期・周波数計測装置１０１の場合、周期カウンタ１０５は規定状態として３２ビット幅のカウンタである。したがって、ベースクロックが５０ＭＨｚの場合、約０．０１Ｈｚまで計測が可能である。
【００１４】
時間幅計測部１０６は、ベースクロックの周期以上の分解能を以て、ベースクロックに対する矩形波信号のずれに相当する時間情報を出力する。
演算部１０８は、周期カウンタ１０５が出力する計数値と、時間幅計測部１０６が出力する時間情報を演算して、矩形波信号の立ち上がりの相対時間を算出して、周期を算出すると共に、数値「１」を周期で除算して、周波数を算出する。
演算部１０８の演算結果である周期情報及び周波数情報は、ＬＣＤ等の表示部１０３に表示されると共に、外部出力端子１０４を通じて外部の機器に供給される。
なお、図１では図示を省略しているが、演算部１０８を制御する制御部と、キーボード等の操作部が別途設けられ、表示部１０３及び外部出力端子１０４に出力される情報を選択することができる。
【００１５】
本実施形態の周期・周波数計測装置１０１は、ベースクロックの周期以上の分解能を得るために、時間幅計測部１０６を新たに設けている。これより、この時間幅計測部１０６の詳細を順を追って説明する。
図２は、時間幅計測部１０６のブロック図である。
矩形波信号は多段ディレイ２０１に供給される。多段ディレイ２０１はディレイ素子２０２が複数直列接続されている。各々のディレイ素子２０２は等しい遅延時間を実現する。また、多段ディレイ２０１内のディレイ素子２０２の遅延時間は、ディレイ素子２０２の数に１を加えた数で逓倍すると、ベースクロックの周期と一致するように設計されている。図２では、第一のディレイ素子２０２ａ、第二のディレイ素子２０２ｂ及び第三のディレイ素子２０２ｃと、三つのディレイ素子が多段ディレイ２０１に収められており、各々のディレイ素子２０２はベースクロックの周期の１／４の時間だけ遅延する構成となっている。
【００１６】
一方、ベースクロックはカウンタ２０３に供給される。カウンタ２０３はベースクロックを計数して所定のビット数の数値を出力する。カウンタ２０３の出力データは、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７にそれぞれ供給される。第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７にはデータ記憶指令端子（以下「Ｃｐ端子」と略）が設けられており、これらレジスタはＣｐ端子に入力される信号のアップエッジで、データを記憶する。
【００１７】
第一レジスタ２０４のＣｐ端子には、矩形波信号が直接供給される。次に、第二レジスタ２０５のＣｐ端子には、多段ディレイ２０１の第一のディレイ素子２０２ａの出力信号が供給される。同様に、第三レジスタ２０６のＣｐ端子には、多段ディレイ２０１の第二のディレイ素子２０２ｂの出力信号が供給される。同様に、第四レジスタ２０７のＣｐ端子には、多段ディレイ２０１の第三のディレイ素子２０２ｃの出力信号が供給される。
これら第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７は、各々のＣｐ端子に入力される信号のタイミングで、カウンタ２０３の値を保持する。
【００１８】
第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７は、それぞれ判定部２０８に接続される。判定部２０８は、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の値を比較して、その結果に応じた時間情報を出力する。
【００１９】
図３は、判定部２０８のブロック図である。
第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の出力データは、それぞれ第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４に供給される。
【００２０】
第一判定ユニット３０１は、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の出力データが全て同じ値であるときに、論理の「真」を示す信号を出力する。
第二判定ユニット３０２は、第一レジスタ２０４、第二レジスタ２０５及び第三レジスタ２０６の出力データが同じで、第四レジスタ２０７の出力データが他のレジスタの値と異なる値であるときに、論理の「真」を示す信号を出力する。
【００２１】
第三判定ユニット３０３は、第一レジスタ２０４及び第二レジスタ２０５の出力データが同じで、第三レジスタ２０６及び第四レジスタ２０７の出力データが同じで、第二レジスタ２０５と第三レジスタ２０６の値が異なる値であるときに、論理の「真」を示す信号を出力する。
第四判定ユニット３０４は、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の出力データが同じで、第一レジスタ２０４の値が他のレジスタの値と異なる値であるときに、論理の「真」を示す信号を出力する。
【００２２】
第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の出力信号は、時間幅データ出力部３０５に供給される。時間幅データ出力部３０５は周知のＲＯＭを有し、入力された信号に応じたデータを出力する。
【００２３】
図４（ａ）、（ｂ）、（ｃ）及び（ｄ）は、第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の回路図である。
図４（ａ）は第一判定ユニット３０１の回路図である。
第一判定ユニット３０１は、三つの一致判定回路４０１ａ、４０１ｂ及び４０１ｃと、ＡＮＤゲート４０２ａよりなる。
【００２４】
一致判定回路は、二つの入力データが一致しているときに論理の真を出力する。
一致判定回路４０１ａには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
一致判定回路４０１ｂには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
一致判定回路４０１ｃには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致し、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致し、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致している時に、ＡＮＤゲート４０２ａは論理の真を出力する。
【００２５】
図４（ｂ）は第二判定ユニット３０２の回路図である。
第二判定ユニット３０２は、二つの一致判定回路４０１ｄ及び４０１ｅと、一つの不一致判定回路４０３ａと、ＡＮＤゲート４０２ｂよりなる。
一致判定回路４０１ｄには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
一致判定回路４０１ｅには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
【００２６】
不一致判定回路は、二つの入力データが一致していないときに論理の真を出力する。
不一致判定回路４０３ａには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致し、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致し、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致していない時に、ＡＮＤゲート４０２ｂは論理の真を出力する。
【００２７】
図４（ｃ）は第三判定ユニット３０３の回路図である。
第三判定ユニット３０３は、二つの一致判定回路４０１ｆ及び４０１ｇと、一つの不一致判定回路４０３ｂと、ＡＮＤゲート４０２ｃよりなる。
一致判定回路４０１ｆには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
不一致判定回路４０３ｂには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
一致判定回路４０１ｇには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致し、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致しておらず、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致している時に、ＡＮＤゲート４０２ｃは論理の真を出力する。
【００２８】
図４（ｄ）は第四判定ユニット３０４の回路図である。
第二判定ユニット３０２は、二つの一致判定回路４０１ｈ及び４０１ｉと、一つの不一致判定回路４０３ｃと、ＡＮＤゲート４０２ｄよりなる。
不一致判定回路４０３ｃには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
一致判定回路４０１ｈには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
一致判定回路４０１ｉには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
【００２９】
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致しておらず、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致し、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致している時に、ＡＮＤゲート４０２ｄは論理の真を出力する。
【００３０】
図５（ａ）及び（ｂ）は、一致判定回路４０１及び不一致判定回路４０３の回路図である。なお、図４（ａ）、（ｂ）、（ｃ）及び（ｄ）の一致判定回路４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ、４０１ｅ、４０１ｆ、４０１ｇ、４０１ｈ及び４０１ｉを総称して、一致判定回路４０１として定義する。同様に、不一致判定回路４０３ａ、４０３ｂ及び４０３ｃを総称して、不一致判定回路４０３として定義する。
【００３１】
図５（ａ）は一致判定回路４０１の回路図である。図４（ａ）、（ｂ）、（ｃ）及び（ｄ）に示される一致判定回路４０１は、二つの同じビット数のデータ列の一致を判定する。図５（ａ）に示す一致判定回路４０１は、この一致判定回路４０１がどのように二つのデータ列の一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。
一致判定回路４０１は、二つの入力データの、夫々のビット毎にエクスクルーシブＮＯＲゲート５０１を接続し、各々のエクスクルーシブＮＯＲゲート５０１の出力をＡＮＤゲート５０２で受ける構成である。
エクスクルーシブＮＯＲゲート５０１は、二つの入力信号が同一論理のときに論理の真を出力する。したがって、二つのデータの全てのビットが一致していれば、ＡＮＤゲート５０２は論理の真を出力する。
【００３２】
図５（ｂ）は不一致判定回路４０３の回路図である。図４（ａ）、（ｂ）、（ｃ）及び（ｄ）に示される不一致判定回路４０３は、二つの同じビット数のデータ列の不一致を判定する。図５（ｂ）に示す不一致判定回路４０３は、この不一致判定回路４０３がどのように二つのデータ列の不一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。
不一致判定回路４０３は、二つの入力データの、夫々のビット毎にエクスクルーシブＯＲゲート５０３を接続し、各々のエクスクルーシブＯＲゲート５０３の出力をＯＲゲート５０４で受ける構成である。
エクスクルーシブＯＲゲート５０３は、二つの入力信号の論理が異なるときに論理の真を出力する。したがって、二つのデータのいずれか一つ以上のビットが一致していなければ、ＯＲゲート５０４は論理の真を出力する。
【００３３】
図６（ａ）及び（ｂ）、図７（ｃ）及び（ｄ）は、時間幅計測部１０６の動作を説明するタイムチャートである。
図６及び図７では、ベースクロックの周期が２０ｎｓｅｃ（５０ＭＨｚ）であり、ディレイ素子２０２の遅延時間は５ｎｓｅｃ（２００ＭＨｚ）であるとする。
【００３４】
図６（ａ）は、矩形波信号のアップエッジがベースクロックのアップエッジから５ｎｓｅｃの範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００３５】
今、カウンタ２０３はベースクロックを計数し、時点ｔ６２１の時点でカウンタ２０３の値はｎであり、時点ｔ６２２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ６０１）。
以上のような状態において、時点ｔ６２３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ６０２）。時点ｔ６２３のカウンタ２０３の値はｎである。
【００３６】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６２４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ６０３）。時点ｔ６２４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６２５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ６０４）。時点ｔ６２５のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６２６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ６０５）。時点ｔ６２６のカウンタ２０３の値はｎである。
【００３７】
すなわち、時点ｔ６２３、ｔ６２４、ｔ６２５及びｔ６２６の全ての時点において、カウンタ２０３の値はｎであるので、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７には全てｎが記憶される。このように、全てのレジスタが等しい値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、全てのレジスタが等しい値を示す状態を判定するために、第一判定ユニット３０１は三つの一致判定回路４０１ａ、４０１ｂ及び４０１ｃとＡＮＤゲート４０２ａを用いてこれを実現している。
【００３８】
図６（ｂ）は、矩形波信号のアップエッジがベースクロックのアップエッジから５ｎｓｅｃ以降１０ｎｓｅｃ以内の範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００３９】
今、カウンタ２０３はベースクロックを計数し、時点ｔ６２１の時点でカウンタ２０３の値はｎであり、時点ｔ６２２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ６０６）。
以上のような状態において、時点ｔ６３３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ６０７）。時点ｔ６３３のカウンタ２０３の値はｎである。
【００４０】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６３４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ６０８）。時点ｔ６３４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６３５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ６０９）。時点ｔ６３５のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６３６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ６１０）。時点ｔ６３６のカウンタ２０３の値はｎ＋１である。
【００４１】
すなわち、時点ｔ６３３、ｔ６３４及びｔ６３５の全ての時点において、カウンタ２０３の値はｎである一方、時点ｔ６３６のカウンタ２０３の値はｎ＋１である。このため、第一レジスタ２０４、第二レジスタ２０５及び第三レジスタ２０６にはｎが記憶され、第四レジスタ２０７にはｎ＋１が記憶される。
このように、第四レジスタ２０７のみ他のレジスタと異なる値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から５〜１０ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第四レジスタ２０７のみ異なる値を示す状態を判定するために、第二判定ユニット３０２は二つの一致判定回路４０１ｄ及び４０１ｅと一つの不一致判定回路４０３ａとＡＮＤゲート４０２ｂを用いてこれを実現している。
【００４２】
図７（ｃ）は、矩形波信号のアップエッジがベースクロックのアップエッジから１０ｎｓｅｃ以降１５ｎｓｅｃ以内の範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４３】
今、カウンタ２０３はベースクロックを計数し、時点ｔ６２１の時点でカウンタ２０３の値はｎであり、時点ｔ６２２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ７０１）。
以上のような状態において、時点ｔ７２３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ７０２）。時点ｔ７２３のカウンタ２０３の値はｎである。
【００４４】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ７０３）。時点ｔ７２４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ７０４）。時点ｔ７２５のカウンタ２０３の値はｎ＋１である。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ７０５）。時点ｔ７２６のカウンタ２０３の値はｎ＋１である。
【００４５】
すなわち、時点ｔ７２３及びｔ７２４の時点において、カウンタ２０３の値はｎである一方、時点ｔ７２５及びｔ７２６のカウンタ２０３の値はｎ＋１である。このため、第一レジスタ２０４及び第二レジスタ２０５にはｎが記憶され、第三レジスタ２０６及び第四レジスタ２０７にはｎ＋１が記憶される。
このように、第一レジスタ２０４及び第二レジスタ２０５が等しく、第三レジスタ２０６及び第四レジスタ２０７が等しく、且つ第二レジスタ２０５と第三レジスタ２０６が異なる値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から１０〜１５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第一レジスタ２０４及び第二レジスタ２０５が等しく、第三レジスタ２０６及び第四レジスタ２０７が等しく、且つ第二レジスタ２０５と第三レジスタ２０６が異なる値を示す状態を判定するために、第二判定ユニット３０２は二つの一致判定回路４０１ｆ及び４０１ｇと一つの不一致判定回路４０３ｂとＡＮＤゲート４０２ｃを用いてこれを実現している。
【００４６】
図７（ｄ）は、矩形波信号のアップエッジがベースクロックのアップエッジから１５ｎｓｅｃ以降２０ｎｓｅｃ以内の範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４７】
今、カウンタ２０３はベースクロックを計数し、時点ｔ７３１の時点でカウンタ２０３の値はｎであり、時点ｔ７３２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ７０６）。
以上のような状態において、時点ｔ７３３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ７０７）。時点ｔ７３３のカウンタ２０３の値はｎである。
【００４８】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ７０８）。時点ｔ７３４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ７０９）。時点ｔ７３５のカウンタ２０３の値はｎ＋１である。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ７１０）。時点ｔ７３６のカウンタ２０３の値はｎ＋１である。
【００４９】
すなわち、時点ｔ７３３の時点においてカウンタ２０３の値はｎである一方、時点ｔ７３４、ｔ７２５及びｔ７２６のカウンタ２０３の値はｎ＋１である。このため、第一レジスタ２０４にはｎが記憶され、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７にはｎ＋１が記憶される。
このように、第一レジスタ２０４のみ他のレジスタと異なる値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から１０〜１５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第一レジスタ２０４のみ他のレジスタと異なる値を示す状態を判定するために、第二判定ユニット３０２は二つの一致判定回路４０１ｈ及び４０１ｉと一つの不一致判定回路４０３ｃとＡＮＤゲート４０２ｄを用いてこれを実現している。
【００５０】
時間幅データ出力部３０５は、第一判定ユニット３０１が論理の真を示したとき、値「０」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して０ｎｓｅｃのオフセットを有することを意味する。
一方、時間幅データ出力部３０５は、第二判定ユニット３０２が論理の真を示したとき、値「５」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して５ｎｓｅｃのオフセットを有することを意味する。
同様に、時間幅データ出力部３０５は、第三判定ユニット３０３が論理の真を示したとき、値「１０」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して１０ｎｓｅｃのオフセットを有することを意味する。
同様に、時間幅データ出力部３０５は、第四判定ユニット３０４が論理の真を示したとき、値「１５」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して１５ｎｓｅｃのオフセットを有することを意味する。
【００５１】
このように、ベースクロックの周期を等間隔に細分化するディレイ素子２０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子２０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ１０５によって得られる周期の値に与えることで、周期計測及び周波数計測の分解能を向上させることができる。
例えば、ベースクロックが５０ＭＨｚ（周期は２０ｎｓｅｃ）で、ディレイ素子２０２の遅延時間が５ｎｓｅｃ（周波数２００ＭＨｚ相当）である場合、計測可能な周波数は最大で５０ＭＨｚではあるものの、その分解能は５ｎｓｅｃ、つまり２００ＭＨｚ相当の分解能を付与することができる。
【００５２】
ここで改めて、図４（ａ）、（ｂ）、（ｃ）及び（ｄ）に示す、第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４を見ると、これらの判定ユニットが何を検出しているのかが理解できるだろう。
【００５３】
第一判定ユニット３０１は、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の全てのレジスタの値が等しい状態を検出する。このために、一致判定回路４０１ａ、４０１ｂ及び４０１ｃが隣り合うレジスタ同士の一致を判定する。
第二判定ユニット３０２は、第一レジスタ２０４、第二レジスタ２０５及び第三レジスタ２０６の値が一致していると共に、第三レジスタ２０６と第四レジスタ２０７の値が等しくない状態を検出する。このために、不一致判定回路４０３ａは第三レジスタ２０６と第四レジスタ２０７の不一致を判定する。
【００５４】
第三判定ユニット３０３は、第一レジスタ２０４及び第二レジスタ２０５の値が一致し、第三レジスタ２０６及び第四レジスタ２０７の値が一致していると共に、第二レジスタ２０５と第三レジスタ２０６の値が等しくない状態を検出する。このために、不一致判定回路４０３ｂは第二レジスタ２０５と第三レジスタ２０６の不一致を判定する。
第四判定ユニット３０４は、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の値が一致していると共に、第一レジスタ２０４と第二レジスタ２０５の値が等しくない状態を検出する。このために、不一致判定回路４０３ｃは第二レジスタ２０５と第三レジスタ２０６の不一致を判定する。
【００５５】
第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４を俯瞰して見ると、不一致判定回路４０３ａは第三レジスタ２０６と第四レジスタ２０７の不一致を判定し、不一致判定回路４０３ｂは第二レジスタ２０５と第三レジスタ２０６の不一致を判定し、不一致判定回路４０３ｃは第一レジスタ２０４と第二レジスタ２０５の不一致を判定する。つまり、不一致判定回路４０３ａ、４０３ｂ及び４０３ｃは、カウンタ２０３の値がどのレジスタで変わったのかを捉える。
したがって、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の、一致判定回路４０１ｄ、４０１ｅ、４０１ｆ、４０１ｇ、４０１ｈ及び４０１ｉと、ＡＮＤゲート４０２ｂ、４０２ｃ及び４０２ｄは、カウンタ２０３の桁あふれに起因する不具合を防ぐことができれば、なくてもよい。
【００５６】
上述の実施形態の他、以下のような応用例が考えられる。
（１）上述の実施形態の周期・周波数計測装置１０１では、矩形波信号のアップエッジを装置の動作の基準にしていたが、ダウンエッジを基準にしてもよい。エッジをアップエッジとダウンエッジのどちらで取得するかは設計的事項である。
【００５７】
（２）本実施形態の周期・周波数計測装置１０１の場合、判定部２０８には第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の、四つの判定ユニットが設けられている。判定ユニットの個数は、ベースクロックを細分化するディレイ素子２０２の遅延時間と個数によって変化する。
本実施形態の周期・周波数計測装置１０１では、ディレイ素子２０２はベースクロックの周期を四分割する遅延時間であったが、五分割、十分割の遅延時間に設計してもよい。その場合、判定部２０８の内部に設ける判定ユニットは、全てのレジスタの一致を判定する判定ユニットが一つと、一つの不一致判定回路４０３を含む判定ユニットとの合計数が、レジスタの数だけ必要になる。
不一致判定回路４０３は、隣り合うレジスタの不一致を判定するので一個だけあれば良い。
なお、図４及び図５に開示した判定ユニットは一例であり、全てのレジスタの一致の判定と、隣り合うレジスタの不一致の判定を実現する構成であれば手段は問わない。特に、プログラムで構成する場合、図４のような構成ではなく、変数に格納された値の一致又は不一致を判定することとなる。
【００５８】
（３）図８は、本実施形態の周期・周波数計測装置１０１の応用例である、拡張演算部のブロック図である。
拡張演算部８０１は、図１の演算部１０８に微分器８０２を追加した構成であり、図１の演算部１０８を置換する。
周期カウンタ１０５から出力される計数値は、加算器８０３によって時間情報に変換された上で、時間幅計測部１０６から出力される時間情報と加算される。加算器８０３が出力するデータは矩形波信号の周期情報である。
【００５９】
除算器８０４は「１」の数値データ８０５を加算器８０３が出力する時間情報で除算する。除算器８０４が出力するデータは矩形波信号の周波数情報である。
この周波数情報を微分器８０２で微分すると、周波数の増減の度合い、つまり加速度を得ることができる。
このように、本実施形態の周期・周波数計測装置１０１の場合、計測した周期情報及び／又は周波数情報を微分する微分器８０２を設けると、任意のタコパルスの加速度を計測する加速度計測装置としても機能させることができる。
なお、微分器８０２は周期を微分しても良い。この場合、除算器８０４及び数値データ８０５は不要になる。
【００６０】
（４）本実施形態の周期・周波数計測装置１０１を二つ並列に設けて、夫々の周波数計測値を比較すると、周波数及び位相差を検出することができる。その際、二つの周期・周波数計測装置１０１を同一のベースクロックで駆動させることで、高い精度の周波数及び位相差を検出できる。
図９は、周波数位相差計測装置のブロック図である。図９では、周波数位相差計測装置９０１に入力される計測対象の一例として、モータから二つの矩形波信号源が設けられている具体例を示している。
【００６１】
モータ９０２には二つの遮蔽円盤９０３及び９０４とフォトインタラプタ９０５及び９０６が設けられている。遮蔽円盤９０３及び９０４は夫々図示しない駆動対象に連動して回転する。モータ９０２の軸９０７と駆動対象との間に生じる捩れや滑り等の要因で、遮蔽円盤９０３及び９０４同士に回転のずれが生じる。周波数位相差計測装置９０１は、フォトインタラプタ９０５から得られる第一の矩形波信号と、フォトインタラプタ９０６から得られる第二の矩形波信号とを夫々入力され、周波数及び位相差を検出し、表示部１０３に表示する。
【００６２】
第一周波数計測部９０８は、第一周期カウンタ９０９、第一時間幅計測部９１０及び第一演算部９１１よりなる。
第二周波数計測部９１２は、第二周期カウンタ９１３、第二時間幅計測部９１４及び第二演算部９１５よりなる。
第一周期カウンタ９０９及び第二周期カウンタ９１３は、図１の周期カウンタ１０５と同一の構成である。
第一時間幅計測部９１０及び第二時間幅計測部９１４は、図１の時間幅計測部１０６と同一の構成である。
第一演算部９１１及び第二演算部９１５は、図１の演算部１０８と同一の構成である。
ベースクロック発振器１０７は、第一周期カウンタ９０９と第一時間幅計測部９１０、及び第二周期カウンタ９１３と第二時間幅計測部９１４に、ベースクロックを供給する。
比較演算部９１６は、第一演算部９１１から出力される第一の矩形波信号の周波数計測値と、第二演算部９１５から出力される第二の矩形波信号の周波数計測値との差を算出し、周波数差と位相差の値として表示部１０３に出力する。
【００６３】
（５）また、本実施形態に係る周期計測装置、加速度計測装置及び周波数位相差計測装置は、以下のような構成を取ることもできる。
《１》
本実施形態の周期計測装置は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、
前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、
前記ベースクロックを計数するカウンタと、
前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、
前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、
前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出する演算部と
を具備する。
《２》
本実施形態の加速度計測装置は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、
前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、
前記ベースクロックを計数するカウンタと、
前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、
前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、
前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出した後、前記周期又は前記周期から算出した周波数を微分する演算部と
を具備する。
《３》
本実施形態の周波数位相差計測装置は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、前記ベースクロックを計数するカウンタと、前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周波数を算出する演算部とを具備する第一周波数計測部と、
前記第一周波数計測部と同一の構成を有する第二周波数計測部と、
前記第一周波数計測部が出力する第一の周波数計測値と、前記第二周波数計測部が出力する第二の周波数計測値との差を算出する比較演算部と
を具備する。
【００６４】
本実施形態では、周期・周波数計測装置１０１、加速度計測装置、そして周波数位相差計測装置を開示した。
ベースクロックの周期を等間隔に細分化するディレイ素子２０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子２０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ１０５によって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【００６５】
以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
【符号の説明】
【００６６】
１０１…周期・周波数計測装置、１０２…矩形波信号源、１０３…表示部、１０４…外部出力端子、１０５…周期カウンタ、１０６…時間幅計測部、１０７…ベースクロック発振器、１０８…演算部、２０１…多段ディレイ、２０２、２０２ａ、２０２ｂ、２０２ｃ…ディレイ素子、２０３…カウンタ、２０４…第一レジスタ、２０５…第二レジスタ、２０６…第三レジスタ、２０７…第四レジスタ、２０８…判定部、３０１…第一判定ユニット、３０２…第二判定ユニット、３０３…第三判定ユニット、３０４…第四判定ユニット、３０５…時間幅データ出力部、４０１、４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ、４０１ｅ、４０１ｆ、４０１ｇ、４０１ｈ、４０１ｉ…一致判定回路、４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ…ＡＮＤゲート、４０３、４０３ａ、４０３ｂ、４０３ｃ…不一致判定回路、５０１…エクスクルーシブＮＯＲゲート、５０２…ＡＮＤゲート、５０３…エクスクルーシブＯＲゲート、５０４…ＯＲゲート、８０１…拡張演算部、８０２…微分器、８０３…加算器、８０４…除算器、８０５…数値データ、９０１…周波数位相差計測装置、９０２…モータ、９０３…遮蔽円盤、９０５…フォトインタラプタ、９０６…フォトインタラプタ、９０７…軸、９０８…第一周波数計測部、９０９…第一周期カウンタ、９１０…第一時間幅計測部、９１１…第一演算部、９１２…第二周波数計測部、９１３…第二周期カウンタ、９１４…第二時間幅計測部、９１５…第二演算部、９１６…比較演算部
【技術分野】
【０００１】
本発明は周波数計測装置及び周波数位相差比較装置に関する。
より詳細には、被計測信号の周期などを計測するベースクロックの周波数を高くせずとも、周期計測のために必要な任意の高分解能を得る周波数計測装置及び周波数位相差比較装置に関する。
【背景技術】
【０００２】
工場や実験施設等の様々な産業分野において、周波数及び／又は周期を継続的に計測し、その値を表示し、またその情報によりシステムを制御する需要は常に存在する。出願人はそのような需要に応えるべく、周期・周波数計測装置を製造販売している。
なお、本発明に関係すると思われる先行技術文献を特許文献１として示す。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１８０４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
通常、周波数を計測する目的で計測応答性を良くするためにその逆数である周期から計測する技術が知られている。このためには、計測対象となる信号より、充分に高い周波数のベースクロックとカウンタを用意して、計測対象となる信号のエッジを捉え、エッジとエッジの間にベースクロックが何個含まれるのかをカウンタで計数することで、周期を計測する。したがって、周期及び／又は周波数の計測分解能は、ベースクロックの周波数に依存する。
一般的に、分解能を向上させるには、ベースクロックの周波数を高くする必要がある。しかし、ベースクロックの周波数が高くなると、その高い周波数を取り扱うことのできる半導体デバイスは高価なものになり、また基板設計も難しくなるほか、おのずとその周波数の取扱いに技術的限界が存在する。
【０００５】
本発明はかかる課題を解決し、デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる高分解能の周波数計測装置及び周波数位相差比較装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の周波数計測装置は、ベースクロック周期の中に細分化するディレイ手段を1個以上備えることを特徴とする。
【０００７】
ベースクロックのトリガ時点から要求される分解能にほぼ等しいディレイを有するディレイ手段に次いで、その整数Ｎ倍のディレイ手段をＮ個備えた多段ディレイを用いることにより、入力信号到来時点を夫々のディレイ手段から得られるタイミングでカウンタの値をレジスタで取得し、各々のレジスタの値を比較することで、入力信号のエッジがベースクロックの１クロックの間のどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタによって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【発明の効果】
【０００８】
本発明により、デジタル回路に供給するベースクロックの周波数を高くせずとも、必要な周期計測のための分解能を得ることができる高分解能の周波数計測装置及び周波数位相差比較装置を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態に係る周期・周波数計測装置のブロック図である。
【図２】時間幅計測部のブロック図である。
【図３】判定部のブロック図である。
【図４】第一判定ユニット、第二判定ユニット、第三判定ユニット及び第四判定ユニットの回路図である。
【図５】一致判定回路及び不一致判定回路の回路図である。
【図６】時間幅計測部の動作を説明するタイムチャートである。
【図７】時間幅計測部の動作を説明するタイムチャートである。
【図８】本実施形態の周期・周波数計測装置の応用例である、拡張演算部のブロック図である。
【図９】本実施形態の周期・周波数計測装置の応用例である、周波数位相差計測装置のブロック図である。
【発明を実施するための形態】
【００１０】
図１は本実施形態に係る周期・周波数計測装置のブロック図である。
周期・周波数計測装置１０１は、マイコン或はＡＳＩＣ等で構成されるデジタル機器である。この周期・周波数計測装置１０１は、計測対象である、外部の矩形波信号源１０２から出力される矩形波信号を入力されると、矩形波信号の周期を計測し、周期から周波数を算出して、周期及び／又は周波数を表示部１０３に表示すると共に、外部出力端子１０４を通じて外部の様々な機器に対して計測結果である周期情報及び／又は周波数情報を出力する。
【００１１】
外部の矩形波信号源１０２が発生する矩形波信号は、それぞれ周期カウンタ１０５と時間幅計測部１０６に入力される。
周期カウンタ１０５は、ベースクロック発振器１０７から出力されるベースクロックを用いて、入力される矩形波信号の周期を計測して、計数値を出力する。この周期カウンタ１０５は、矩形波信号の周期を計測するために必要な桁数の数を計数可能である。例えば、ベースクロックが２０ｎｓｅｃ（５０ＭＨｚ）の場合、１００ｋＨｚ以上の周波数の矩形波信号の周期を計測するためには、周期カウンタ１０５は最低でも以下の式（１）より、５００以上を計数できる必要がある。
【００１２】
５０ＭＨｚ÷（１００ＫＨｚ）＝５００ （１）
【００１３】
本実施形態の周期・周波数計測装置１０１の場合、周期カウンタ１０５は規定状態として３２ビット幅のカウンタである。したがって、ベースクロックが５０ＭＨｚの場合、約０．０１Ｈｚまで計測が可能である。
【００１４】
時間幅計測部１０６は、ベースクロックの周期以上の分解能を以て、ベースクロックに対する矩形波信号のずれに相当する時間情報を出力する。
演算部１０８は、周期カウンタ１０５が出力する計数値と、時間幅計測部１０６が出力する時間情報を演算して、矩形波信号の立ち上がりの相対時間を算出して、周期を算出すると共に、数値「１」を周期で除算して、周波数を算出する。
演算部１０８の演算結果である周期情報及び周波数情報は、ＬＣＤ等の表示部１０３に表示されると共に、外部出力端子１０４を通じて外部の機器に供給される。
なお、図１では図示を省略しているが、演算部１０８を制御する制御部と、キーボード等の操作部が別途設けられ、表示部１０３及び外部出力端子１０４に出力される情報を選択することができる。
【００１５】
本実施形態の周期・周波数計測装置１０１は、ベースクロックの周期以上の分解能を得るために、時間幅計測部１０６を新たに設けている。これより、この時間幅計測部１０６の詳細を順を追って説明する。
図２は、時間幅計測部１０６のブロック図である。
矩形波信号は多段ディレイ２０１に供給される。多段ディレイ２０１はディレイ素子２０２が複数直列接続されている。各々のディレイ素子２０２は等しい遅延時間を実現する。また、多段ディレイ２０１内のディレイ素子２０２の遅延時間は、ディレイ素子２０２の数に１を加えた数で逓倍すると、ベースクロックの周期と一致するように設計されている。図２では、第一のディレイ素子２０２ａ、第二のディレイ素子２０２ｂ及び第三のディレイ素子２０２ｃと、三つのディレイ素子が多段ディレイ２０１に収められており、各々のディレイ素子２０２はベースクロックの周期の１／４の時間だけ遅延する構成となっている。
【００１６】
一方、ベースクロックはカウンタ２０３に供給される。カウンタ２０３はベースクロックを計数して所定のビット数の数値を出力する。カウンタ２０３の出力データは、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７にそれぞれ供給される。第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７にはデータ記憶指令端子（以下「Ｃｐ端子」と略）が設けられており、これらレジスタはＣｐ端子に入力される信号のアップエッジで、データを記憶する。
【００１７】
第一レジスタ２０４のＣｐ端子には、矩形波信号が直接供給される。次に、第二レジスタ２０５のＣｐ端子には、多段ディレイ２０１の第一のディレイ素子２０２ａの出力信号が供給される。同様に、第三レジスタ２０６のＣｐ端子には、多段ディレイ２０１の第二のディレイ素子２０２ｂの出力信号が供給される。同様に、第四レジスタ２０７のＣｐ端子には、多段ディレイ２０１の第三のディレイ素子２０２ｃの出力信号が供給される。
これら第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７は、各々のＣｐ端子に入力される信号のタイミングで、カウンタ２０３の値を保持する。
【００１８】
第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７は、それぞれ判定部２０８に接続される。判定部２０８は、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の値を比較して、その結果に応じた時間情報を出力する。
【００１９】
図３は、判定部２０８のブロック図である。
第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の出力データは、それぞれ第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４に供給される。
【００２０】
第一判定ユニット３０１は、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の出力データが全て同じ値であるときに、論理の「真」を示す信号を出力する。
第二判定ユニット３０２は、第一レジスタ２０４、第二レジスタ２０５及び第三レジスタ２０６の出力データが同じで、第四レジスタ２０７の出力データが他のレジスタの値と異なる値であるときに、論理の「真」を示す信号を出力する。
【００２１】
第三判定ユニット３０３は、第一レジスタ２０４及び第二レジスタ２０５の出力データが同じで、第三レジスタ２０６及び第四レジスタ２０７の出力データが同じで、第二レジスタ２０５と第三レジスタ２０６の値が異なる値であるときに、論理の「真」を示す信号を出力する。
第四判定ユニット３０４は、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の出力データが同じで、第一レジスタ２０４の値が他のレジスタの値と異なる値であるときに、論理の「真」を示す信号を出力する。
【００２２】
第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の出力信号は、時間幅データ出力部３０５に供給される。時間幅データ出力部３０５は周知のＲＯＭを有し、入力された信号に応じたデータを出力する。
【００２３】
図４（ａ）、（ｂ）、（ｃ）及び（ｄ）は、第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の回路図である。
図４（ａ）は第一判定ユニット３０１の回路図である。
第一判定ユニット３０１は、三つの一致判定回路４０１ａ、４０１ｂ及び４０１ｃと、ＡＮＤゲート４０２ａよりなる。
【００２４】
一致判定回路は、二つの入力データが一致しているときに論理の真を出力する。
一致判定回路４０１ａには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
一致判定回路４０１ｂには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
一致判定回路４０１ｃには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致し、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致し、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致している時に、ＡＮＤゲート４０２ａは論理の真を出力する。
【００２５】
図４（ｂ）は第二判定ユニット３０２の回路図である。
第二判定ユニット３０２は、二つの一致判定回路４０１ｄ及び４０１ｅと、一つの不一致判定回路４０３ａと、ＡＮＤゲート４０２ｂよりなる。
一致判定回路４０１ｄには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
一致判定回路４０１ｅには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
【００２６】
不一致判定回路は、二つの入力データが一致していないときに論理の真を出力する。
不一致判定回路４０３ａには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致し、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致し、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致していない時に、ＡＮＤゲート４０２ｂは論理の真を出力する。
【００２７】
図４（ｃ）は第三判定ユニット３０３の回路図である。
第三判定ユニット３０３は、二つの一致判定回路４０１ｆ及び４０１ｇと、一つの不一致判定回路４０３ｂと、ＡＮＤゲート４０２ｃよりなる。
一致判定回路４０１ｆには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
不一致判定回路４０３ｂには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
一致判定回路４０１ｇには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致し、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致しておらず、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致している時に、ＡＮＤゲート４０２ｃは論理の真を出力する。
【００２８】
図４（ｄ）は第四判定ユニット３０４の回路図である。
第二判定ユニット３０２は、二つの一致判定回路４０１ｈ及び４０１ｉと、一つの不一致判定回路４０３ｃと、ＡＮＤゲート４０２ｄよりなる。
不一致判定回路４０３ｃには、第一レジスタ２０４及び第二レジスタ２０５の出力データが供給される。
一致判定回路４０１ｈには、第二レジスタ２０５及び第三レジスタ２０６の出力データが供給される。
一致判定回路４０１ｉには、第三レジスタ２０６及び第四レジスタ２０７の出力データが供給される。
【００２９】
したがって、第一レジスタ２０４及び第二レジスタ２０５の出力データが一致しておらず、且つ第二レジスタ２０５及び第三レジスタ２０６の出力データが一致し、且つ第三レジスタ２０６及び第四レジスタ２０７の出力データが一致している時に、ＡＮＤゲート４０２ｄは論理の真を出力する。
【００３０】
図５（ａ）及び（ｂ）は、一致判定回路４０１及び不一致判定回路４０３の回路図である。なお、図４（ａ）、（ｂ）、（ｃ）及び（ｄ）の一致判定回路４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ、４０１ｅ、４０１ｆ、４０１ｇ、４０１ｈ及び４０１ｉを総称して、一致判定回路４０１として定義する。同様に、不一致判定回路４０３ａ、４０３ｂ及び４０３ｃを総称して、不一致判定回路４０３として定義する。
【００３１】
図５（ａ）は一致判定回路４０１の回路図である。図４（ａ）、（ｂ）、（ｃ）及び（ｄ）に示される一致判定回路４０１は、二つの同じビット数のデータ列の一致を判定する。図５（ａ）に示す一致判定回路４０１は、この一致判定回路４０１がどのように二つのデータ列の一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。
一致判定回路４０１は、二つの入力データの、夫々のビット毎にエクスクルーシブＮＯＲゲート５０１を接続し、各々のエクスクルーシブＮＯＲゲート５０１の出力をＡＮＤゲート５０２で受ける構成である。
エクスクルーシブＮＯＲゲート５０１は、二つの入力信号が同一論理のときに論理の真を出力する。したがって、二つのデータの全てのビットが一致していれば、ＡＮＤゲート５０２は論理の真を出力する。
【００３２】
図５（ｂ）は不一致判定回路４０３の回路図である。図４（ａ）、（ｂ）、（ｃ）及び（ｄ）に示される不一致判定回路４０３は、二つの同じビット数のデータ列の不一致を判定する。図５（ｂ）に示す不一致判定回路４０３は、この不一致判定回路４０３がどのように二つのデータ列の不一致を判定しているのかを、具体的にビット毎の論理回路の構成で開示する。
不一致判定回路４０３は、二つの入力データの、夫々のビット毎にエクスクルーシブＯＲゲート５０３を接続し、各々のエクスクルーシブＯＲゲート５０３の出力をＯＲゲート５０４で受ける構成である。
エクスクルーシブＯＲゲート５０３は、二つの入力信号の論理が異なるときに論理の真を出力する。したがって、二つのデータのいずれか一つ以上のビットが一致していなければ、ＯＲゲート５０４は論理の真を出力する。
【００３３】
図６（ａ）及び（ｂ）、図７（ｃ）及び（ｄ）は、時間幅計測部１０６の動作を説明するタイムチャートである。
図６及び図７では、ベースクロックの周期が２０ｎｓｅｃ（５０ＭＨｚ）であり、ディレイ素子２０２の遅延時間は５ｎｓｅｃ（２００ＭＨｚ）であるとする。
【００３４】
図６（ａ）は、矩形波信号のアップエッジがベースクロックのアップエッジから５ｎｓｅｃの範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００３５】
今、カウンタ２０３はベースクロックを計数し、時点ｔ６２１の時点でカウンタ２０３の値はｎであり、時点ｔ６２２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ６０１）。
以上のような状態において、時点ｔ６２３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ６０２）。時点ｔ６２３のカウンタ２０３の値はｎである。
【００３６】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６２４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ６０３）。時点ｔ６２４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６２５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ６０４）。時点ｔ６２５のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６２６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ６０５）。時点ｔ６２６のカウンタ２０３の値はｎである。
【００３７】
すなわち、時点ｔ６２３、ｔ６２４、ｔ６２５及びｔ６２６の全ての時点において、カウンタ２０３の値はｎであるので、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７には全てｎが記憶される。このように、全てのレジスタが等しい値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、全てのレジスタが等しい値を示す状態を判定するために、第一判定ユニット３０１は三つの一致判定回路４０１ａ、４０１ｂ及び４０１ｃとＡＮＤゲート４０２ａを用いてこれを実現している。
【００３８】
図６（ｂ）は、矩形波信号のアップエッジがベースクロックのアップエッジから５ｎｓｅｃ以降１０ｎｓｅｃ以内の範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００３９】
今、カウンタ２０３はベースクロックを計数し、時点ｔ６２１の時点でカウンタ２０３の値はｎであり、時点ｔ６２２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ６０６）。
以上のような状態において、時点ｔ６３３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ６０７）。時点ｔ６３３のカウンタ２０３の値はｎである。
【００４０】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６３４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ６０８）。時点ｔ６３４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６３５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ６０９）。時点ｔ６３５のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ６３６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ６１０）。時点ｔ６３６のカウンタ２０３の値はｎ＋１である。
【００４１】
すなわち、時点ｔ６３３、ｔ６３４及びｔ６３５の全ての時点において、カウンタ２０３の値はｎである一方、時点ｔ６３６のカウンタ２０３の値はｎ＋１である。このため、第一レジスタ２０４、第二レジスタ２０５及び第三レジスタ２０６にはｎが記憶され、第四レジスタ２０７にはｎ＋１が記憶される。
このように、第四レジスタ２０７のみ他のレジスタと異なる値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から５〜１０ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第四レジスタ２０７のみ異なる値を示す状態を判定するために、第二判定ユニット３０２は二つの一致判定回路４０１ｄ及び４０１ｅと一つの不一致判定回路４０３ａとＡＮＤゲート４０２ｂを用いてこれを実現している。
【００４２】
図７（ｃ）は、矩形波信号のアップエッジがベースクロックのアップエッジから１０ｎｓｅｃ以降１５ｎｓｅｃ以内の範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４３】
今、カウンタ２０３はベースクロックを計数し、時点ｔ６２１の時点でカウンタ２０３の値はｎであり、時点ｔ６２２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ７０１）。
以上のような状態において、時点ｔ７２３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ７０２）。時点ｔ７２３のカウンタ２０３の値はｎである。
【００４４】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ７０３）。時点ｔ７２４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ７０４）。時点ｔ７２５のカウンタ２０３の値はｎ＋１である。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７２６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ７０５）。時点ｔ７２６のカウンタ２０３の値はｎ＋１である。
【００４５】
すなわち、時点ｔ７２３及びｔ７２４の時点において、カウンタ２０３の値はｎである一方、時点ｔ７２５及びｔ７２６のカウンタ２０３の値はｎ＋１である。このため、第一レジスタ２０４及び第二レジスタ２０５にはｎが記憶され、第三レジスタ２０６及び第四レジスタ２０７にはｎ＋１が記憶される。
このように、第一レジスタ２０４及び第二レジスタ２０５が等しく、第三レジスタ２０６及び第四レジスタ２０７が等しく、且つ第二レジスタ２０５と第三レジスタ２０６が異なる値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から１０〜１５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第一レジスタ２０４及び第二レジスタ２０５が等しく、第三レジスタ２０６及び第四レジスタ２０７が等しく、且つ第二レジスタ２０５と第三レジスタ２０６が異なる値を示す状態を判定するために、第二判定ユニット３０２は二つの一致判定回路４０１ｆ及び４０１ｇと一つの不一致判定回路４０３ｂとＡＮＤゲート４０２ｃを用いてこれを実現している。
【００４６】
図７（ｄ）は、矩形波信号のアップエッジがベースクロックのアップエッジから１５ｎｓｅｃ以降２０ｎｓｅｃ以内の範囲内にあるときの、カウンタ２０３の値と、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７のＣｐ端子に入力されるパルスの波形を示すタイムチャートである。
【００４７】
今、カウンタ２０３はベースクロックを計数し、時点ｔ７３１の時点でカウンタ２０３の値はｎであり、時点ｔ７３２の時点でカウンタ２０３の値はｎ＋１であるとする（Ｐ７０６）。
以上のような状態において、時点ｔ７３３の時点で、矩形波信号のアップエッジが生じる。このアップエッジはそのまま第一レジスタ２０４のＣｐ端子に入力される（Ｐ７０７）。時点ｔ７３３のカウンタ２０３の値はｎである。
【００４８】
次に、ディレイ素子２０２によって５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３４の時点で第二レジスタ２０５のＣｐ端子に入力される（Ｐ７０８）。時点ｔ７３４のカウンタ２０３の値はｎである。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３５の時点で第三レジスタ２０６のＣｐ端子に入力される（Ｐ７０９）。時点ｔ７３５のカウンタ２０３の値はｎ＋１である。
同様に、ディレイ素子２０２によって更に５ｎｓｅｃ遅延された矩形波信号のアップエッジは、時点ｔ７３６の時点で第四レジスタ２０７のＣｐ端子に入力される（Ｐ７１０）。時点ｔ７３６のカウンタ２０３の値はｎ＋１である。
【００４９】
すなわち、時点ｔ７３３の時点においてカウンタ２０３の値はｎである一方、時点ｔ７３４、ｔ７２５及びｔ７２６のカウンタ２０３の値はｎ＋１である。このため、第一レジスタ２０４にはｎが記憶され、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７にはｎ＋１が記憶される。
このように、第一レジスタ２０４のみ他のレジスタと異なる値を示す状態を判定部２０８が判定すれば、矩形波信号のアップエッジは、ベースクロックのアップエッジの時点から１０〜１５ｎｓｅｃ以内の範囲に存在することが明らかになる。
この、第一レジスタ２０４のみ他のレジスタと異なる値を示す状態を判定するために、第二判定ユニット３０２は二つの一致判定回路４０１ｈ及び４０１ｉと一つの不一致判定回路４０３ｃとＡＮＤゲート４０２ｄを用いてこれを実現している。
【００５０】
時間幅データ出力部３０５は、第一判定ユニット３０１が論理の真を示したとき、値「０」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して０ｎｓｅｃのオフセットを有することを意味する。
一方、時間幅データ出力部３０５は、第二判定ユニット３０２が論理の真を示したとき、値「５」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して５ｎｓｅｃのオフセットを有することを意味する。
同様に、時間幅データ出力部３０５は、第三判定ユニット３０３が論理の真を示したとき、値「１０」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して１０ｎｓｅｃのオフセットを有することを意味する。
同様に、時間幅データ出力部３０５は、第四判定ユニット３０４が論理の真を示したとき、値「１５」を出力する。これは矩形波信号のアップエッジがベースクロックのアップエッジに対して１５ｎｓｅｃのオフセットを有することを意味する。
【００５１】
このように、ベースクロックの周期を等間隔に細分化するディレイ素子２０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子２０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ１０５によって得られる周期の値に与えることで、周期計測及び周波数計測の分解能を向上させることができる。
例えば、ベースクロックが５０ＭＨｚ（周期は２０ｎｓｅｃ）で、ディレイ素子２０２の遅延時間が５ｎｓｅｃ（周波数２００ＭＨｚ相当）である場合、計測可能な周波数は最大で５０ＭＨｚではあるものの、その分解能は５ｎｓｅｃ、つまり２００ＭＨｚ相当の分解能を付与することができる。
【００５２】
ここで改めて、図４（ａ）、（ｂ）、（ｃ）及び（ｄ）に示す、第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４を見ると、これらの判定ユニットが何を検出しているのかが理解できるだろう。
【００５３】
第一判定ユニット３０１は、第一レジスタ２０４、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の全てのレジスタの値が等しい状態を検出する。このために、一致判定回路４０１ａ、４０１ｂ及び４０１ｃが隣り合うレジスタ同士の一致を判定する。
第二判定ユニット３０２は、第一レジスタ２０４、第二レジスタ２０５及び第三レジスタ２０６の値が一致していると共に、第三レジスタ２０６と第四レジスタ２０７の値が等しくない状態を検出する。このために、不一致判定回路４０３ａは第三レジスタ２０６と第四レジスタ２０７の不一致を判定する。
【００５４】
第三判定ユニット３０３は、第一レジスタ２０４及び第二レジスタ２０５の値が一致し、第三レジスタ２０６及び第四レジスタ２０７の値が一致していると共に、第二レジスタ２０５と第三レジスタ２０６の値が等しくない状態を検出する。このために、不一致判定回路４０３ｂは第二レジスタ２０５と第三レジスタ２０６の不一致を判定する。
第四判定ユニット３０４は、第二レジスタ２０５、第三レジスタ２０６及び第四レジスタ２０７の値が一致していると共に、第一レジスタ２０４と第二レジスタ２０５の値が等しくない状態を検出する。このために、不一致判定回路４０３ｃは第二レジスタ２０５と第三レジスタ２０６の不一致を判定する。
【００５５】
第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４を俯瞰して見ると、不一致判定回路４０３ａは第三レジスタ２０６と第四レジスタ２０７の不一致を判定し、不一致判定回路４０３ｂは第二レジスタ２０５と第三レジスタ２０６の不一致を判定し、不一致判定回路４０３ｃは第一レジスタ２０４と第二レジスタ２０５の不一致を判定する。つまり、不一致判定回路４０３ａ、４０３ｂ及び４０３ｃは、カウンタ２０３の値がどのレジスタで変わったのかを捉える。
したがって、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の、一致判定回路４０１ｄ、４０１ｅ、４０１ｆ、４０１ｇ、４０１ｈ及び４０１ｉと、ＡＮＤゲート４０２ｂ、４０２ｃ及び４０２ｄは、カウンタ２０３の桁あふれに起因する不具合を防ぐことができれば、なくてもよい。
【００５６】
上述の実施形態の他、以下のような応用例が考えられる。
（１）上述の実施形態の周期・周波数計測装置１０１では、矩形波信号のアップエッジを装置の動作の基準にしていたが、ダウンエッジを基準にしてもよい。エッジをアップエッジとダウンエッジのどちらで取得するかは設計的事項である。
【００５７】
（２）本実施形態の周期・周波数計測装置１０１の場合、判定部２０８には第一判定ユニット３０１、第二判定ユニット３０２、第三判定ユニット３０３及び第四判定ユニット３０４の、四つの判定ユニットが設けられている。判定ユニットの個数は、ベースクロックを細分化するディレイ素子２０２の遅延時間と個数によって変化する。
本実施形態の周期・周波数計測装置１０１では、ディレイ素子２０２はベースクロックの周期を四分割する遅延時間であったが、五分割、十分割の遅延時間に設計してもよい。その場合、判定部２０８の内部に設ける判定ユニットは、全てのレジスタの一致を判定する判定ユニットが一つと、一つの不一致判定回路４０３を含む判定ユニットとの合計数が、レジスタの数だけ必要になる。
不一致判定回路４０３は、隣り合うレジスタの不一致を判定するので一個だけあれば良い。
なお、図４及び図５に開示した判定ユニットは一例であり、全てのレジスタの一致の判定と、隣り合うレジスタの不一致の判定を実現する構成であれば手段は問わない。特に、プログラムで構成する場合、図４のような構成ではなく、変数に格納された値の一致又は不一致を判定することとなる。
【００５８】
（３）図８は、本実施形態の周期・周波数計測装置１０１の応用例である、拡張演算部のブロック図である。
拡張演算部８０１は、図１の演算部１０８に微分器８０２を追加した構成であり、図１の演算部１０８を置換する。
周期カウンタ１０５から出力される計数値は、加算器８０３によって時間情報に変換された上で、時間幅計測部１０６から出力される時間情報と加算される。加算器８０３が出力するデータは矩形波信号の周期情報である。
【００５９】
除算器８０４は「１」の数値データ８０５を加算器８０３が出力する時間情報で除算する。除算器８０４が出力するデータは矩形波信号の周波数情報である。
この周波数情報を微分器８０２で微分すると、周波数の増減の度合い、つまり加速度を得ることができる。
このように、本実施形態の周期・周波数計測装置１０１の場合、計測した周期情報及び／又は周波数情報を微分する微分器８０２を設けると、任意のタコパルスの加速度を計測する加速度計測装置としても機能させることができる。
なお、微分器８０２は周期を微分しても良い。この場合、除算器８０４及び数値データ８０５は不要になる。
【００６０】
（４）本実施形態の周期・周波数計測装置１０１を二つ並列に設けて、夫々の周波数計測値を比較すると、周波数及び位相差を検出することができる。その際、二つの周期・周波数計測装置１０１を同一のベースクロックで駆動させることで、高い精度の周波数及び位相差を検出できる。
図９は、周波数位相差計測装置のブロック図である。図９では、周波数位相差計測装置９０１に入力される計測対象の一例として、モータから二つの矩形波信号源が設けられている具体例を示している。
【００６１】
モータ９０２には二つの遮蔽円盤９０３及び９０４とフォトインタラプタ９０５及び９０６が設けられている。遮蔽円盤９０３及び９０４は夫々図示しない駆動対象に連動して回転する。モータ９０２の軸９０７と駆動対象との間に生じる捩れや滑り等の要因で、遮蔽円盤９０３及び９０４同士に回転のずれが生じる。周波数位相差計測装置９０１は、フォトインタラプタ９０５から得られる第一の矩形波信号と、フォトインタラプタ９０６から得られる第二の矩形波信号とを夫々入力され、周波数及び位相差を検出し、表示部１０３に表示する。
【００６２】
第一周波数計測部９０８は、第一周期カウンタ９０９、第一時間幅計測部９１０及び第一演算部９１１よりなる。
第二周波数計測部９１２は、第二周期カウンタ９１３、第二時間幅計測部９１４及び第二演算部９１５よりなる。
第一周期カウンタ９０９及び第二周期カウンタ９１３は、図１の周期カウンタ１０５と同一の構成である。
第一時間幅計測部９１０及び第二時間幅計測部９１４は、図１の時間幅計測部１０６と同一の構成である。
第一演算部９１１及び第二演算部９１５は、図１の演算部１０８と同一の構成である。
ベースクロック発振器１０７は、第一周期カウンタ９０９と第一時間幅計測部９１０、及び第二周期カウンタ９１３と第二時間幅計測部９１４に、ベースクロックを供給する。
比較演算部９１６は、第一演算部９１１から出力される第一の矩形波信号の周波数計測値と、第二演算部９１５から出力される第二の矩形波信号の周波数計測値との差を算出し、周波数差と位相差の値として表示部１０３に出力する。
【００６３】
（５）また、本実施形態に係る周期計測装置、加速度計測装置及び周波数位相差計測装置は、以下のような構成を取ることもできる。
《１》
本実施形態の周期計測装置は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、
前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、
前記ベースクロックを計数するカウンタと、
前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、
前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、
前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出する演算部と
を具備する。
《２》
本実施形態の加速度計測装置は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、
前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、
前記ベースクロックを計数するカウンタと、
前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、
前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、
前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周期を算出した後、前記周期又は前記周期から算出した周波数を微分する演算部と
を具備する。
《３》
本実施形態の周波数位相差計測装置は、
ベースクロックを発振するベースクロック発振器と、
前記ベースクロックを用いて入力信号の周期を計測する周期カウンタと、前記ベースクロックの周期を等間隔に細分化するディレイ素子を複数備える多段ディレイと、前記ベースクロックを計数するカウンタと、前記入力信号及び前記多段ディレイの前記ディレイ素子の各出力信号のタイミングで前記カウンタの計数値を取得する複数のレジスタと、前記複数のレジスタの値を比較して、前記入力信号のエッジと前記ベースクロックのエッジとの時間差を判定する判定部と、前記判定部が出力する時間情報と前記周期カウンタの値を用いて前記入力信号の周波数を算出する演算部とを具備する第一周波数計測部と、
前記第一周波数計測部と同一の構成を有する第二周波数計測部と、
前記第一周波数計測部が出力する第一の周波数計測値と、前記第二周波数計測部が出力する第二の周波数計測値との差を算出する比較演算部と
を具備する。
【００６４】
本実施形態では、周期・周波数計測装置１０１、加速度計測装置、そして周波数位相差計測装置を開示した。
ベースクロックの周期を等間隔に細分化するディレイ素子２０２を複数備える多段ディレイ２０１を用いて、入力される矩形波信号を遅延させ、夫々のディレイ素子２０２から得られるタイミングでカウンタ２０３の値をレジスタで取得し、各々のレジスタの値を比較することで、矩形波信号のアップエッジがベースクロックのどのタイミングに位置しているのかが判定できる。そして、その判定結果に応じた時間軸上のずれの値を、周期カウンタ１０５によって得られる周期の値に与えることで、周期計測の分解能を向上させることができる。
【００６５】
以上、本発明の実施形態例について説明したが、本発明は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
【符号の説明】
【００６６】
１０１…周期・周波数計測装置、１０２…矩形波信号源、１０３…表示部、１０４…外部出力端子、１０５…周期カウンタ、１０６…時間幅計測部、１０７…ベースクロック発振器、１０８…演算部、２０１…多段ディレイ、２０２、２０２ａ、２０２ｂ、２０２ｃ…ディレイ素子、２０３…カウンタ、２０４…第一レジスタ、２０５…第二レジスタ、２０６…第三レジスタ、２０７…第四レジスタ、２０８…判定部、３０１…第一判定ユニット、３０２…第二判定ユニット、３０３…第三判定ユニット、３０４…第四判定ユニット、３０５…時間幅データ出力部、４０１、４０１ａ、４０１ｂ、４０１ｃ、４０１ｄ、４０１ｅ、４０１ｆ、４０１ｇ、４０１ｈ、４０１ｉ…一致判定回路、４０２ａ、４０２ｂ、４０２ｃ、４０２ｄ…ＡＮＤゲート、４０３、４０３ａ、４０３ｂ、４０３ｃ…不一致判定回路、５０１…エクスクルーシブＮＯＲゲート、５０２…ＡＮＤゲート、５０３…エクスクルーシブＯＲゲート、５０４…ＯＲゲート、８０１…拡張演算部、８０２…微分器、８０３…加算器、８０４…除算器、８０５…数値データ、９０１…周波数位相差計測装置、９０２…モータ、９０３…遮蔽円盤、９０５…フォトインタラプタ、９０６…フォトインタラプタ、９０７…軸、９０８…第一周波数計測部、９０９…第一周期カウンタ、９１０…第一時間幅計測部、９１１…第一演算部、９１２…第二周波数計測部、９１３…第二周期カウンタ、９１４…第二時間幅計測部、９１５…第二演算部、９１６…比較演算部
【特許請求の範囲】
【請求項１】
ベースクロック周期の中に細分化するディレイ手段を1個以上備えることを特徴とする周期計測方式による周波数計測装置。
【請求項２】
1個のベースクロック発生手段から駆動される2系統の周波数計測装置において請求項１の手段を講じたことを特徴とする周波数位相差比較装置。
【請求項１】
ベースクロック周期の中に細分化するディレイ手段を1個以上備えることを特徴とする周期計測方式による周波数計測装置。
【請求項２】
1個のベースクロック発生手段から駆動される2系統の周波数計測装置において請求項１の手段を講じたことを特徴とする周波数位相差比較装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１５４８５６（Ｐ２０１２−１５４８５６Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１５６５７（Ｐ２０１１−１５６５７）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（０００１０５５０１）ココリサーチ株式会社 (5)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（０００１０５５０１）ココリサーチ株式会社 (5)
【Ｆターム（参考）】
[ Back to top ]