炭素/トンネル障壁/炭素・ダイオード
炭素/トンネル障壁/炭素・ダイオード及び炭素/トンネル障壁/炭素・ダイオードの形成方法を開示する。炭素/トンネル障壁/炭素はメモリアレイ内でステアリング素子として用いられてもよい。メモリアレイ内の各メモリセルは可逆的抵抗性スイッチング素子、及びステアリング素子として炭素/トンネル障壁/炭素・ダイオードを含んでいてもよい。トンネル障壁は半導体又は絶縁体を含んでいてもよい。従って、ダイオードは炭素/半導体/炭素・ダイオードであってもよい。ダイオード内の半導体は真性であってもよいし、ドープされていてもよい。ダイオードが平衡状態にある場合は、半導体が空乏化されることがある。例えば、空乏領域が半導体領域の一端から他端まで延びるように、半導体が低濃度にドープされてもよい。ダイオードは炭素/絶縁体/炭素・ダイオードであってもよい。
【発明の詳細な説明】
【技術分野】
【0001】
本出願は、ダイオードのための技術に関する。
【背景技術】
【0002】
様々な材料が可逆的抵抗性スイッチングを行う性質を有する。そのため、それらの材料はメモリ素子としての使用に適している。可逆的抵抗性スイッチングを行う性質を有する材料の一つは、抵抗変化メモリ(ReRAM)と称される。ReRAMには遷移金属酸化物が提案されている。可逆的抵抗性スイッチングを行う性質を有する材料の他の一つは、相変化メモリ(PCRAM)と称される。PCRAMには、結晶状態(低抵抗)と非晶質状態(高抵抗)の間で変化するカルコゲニドが提案されている。炭素重合体、ぺロブスカイト、及び窒化物のような他の材料も、可逆的抵抗性スイッチングを行う性質を有するメモリ素子として提案されている。
【0003】
十分な電圧、電流、あるいはその他の刺激が印加されると、可逆的抵抗性スイッチング材料は安定した低抵抗状態に切り替わる。この抵抗性スイッチングは、上記の電圧、電流、あるいはその他の刺激を印加した後で、適切な電圧、電流、あるいはその他の刺激を印加することで、可逆的抵抗性スイッチング材料を安定した高抵抗状態に戻すことができる点において、可逆的であってもよい。この転換は、何度も繰り返すことができる。一部のスイッチング材料では、初期状態は高抵抗ではなく低抵抗である。
【0004】
これらのスイッチング材料の、不揮発性メモリアレイでの使用が注目されている。メモリアレイの一種に、クロスポイントアレイと称されるメモリアレイがある。クロスポイントアレイは、典型的にはx軸(例えばワードライン)とy軸(例えばビットライン)に沿って配列されるメモリ素子のマトリックスである。デジタル値は、メモリ抵抗(高抵抗あるいは低抵抗)として格納することができる。
メモリセルのメモリ状態は、選択したメモリ素子に接続されるワードラインに電圧を供給することにより読み出すことができる。抵抗状態あるいはメモリ状態は、選択したメモリセルに接続されるビットラインの出力電圧又は出力電流として読み出すことができる。例えば、一方の抵抗状態はデータ「0」に相当し、他方の抵抗状態はデータ「1」に相当する。一部のスイッチング材料は、2つ以上の安定した抵抗状態を有することもありうる。
【0005】
可逆的抵抗性スイッチング素子から形成される不揮発性メモリが知られている。例えば、「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING MATERIAL,」と題された、2005年5月9日出願の米国特許出願公開公報2006/0250836号は、参照することによって本明細書に組み込まれるものであるが、その公開公報では、金属酸化物や金属窒化物のような可逆的抵抗性スイッチング材料に直列に接続されているダイオードを備える、書き込み可能な不揮発性メモリセルが記載されている。そのようなメモリセルは、可逆的抵抗性スイッチングを低抵抗状態から高抵抗状態へと変化させるために、1つ以上のプログラミングシグナルを印加することによってプログラムされることができる。このことを、メモリセルを「リセットする」(RESETTING)と称する場合がある。同様に、可逆的抵抗性スイッチングを高抵抗状態から低抵抗状態へと変化させるために1つ以上のプログラミングシグナルを印加することによって、メモリセルはプログラムされることができる。このことを、メモリセルを「セットする」(SETTING)と称する場合がある。
【0006】
ユニポーラモードでクロスポイントメモリアレイを動作させること、及びバイポーラモードでクロスポイントメモリアレイを動作させること、の両方が提案されている。バイポーラ動作では、一方の極性を有する電圧を印加することにより高抵抗状態を確立し、それとは反対の極性を有する電圧を印加することにより低抵抗状態を確立する。ユニポーラ動作では、高抵抗状態及び低抵抗状態は、同じ極性を有する電圧を印加することにより確立される。
【発明の概要】
【発明が解決しようとする課題】
【0007】
一部のメモリアレイは、セット動作及びリセット動作のために電流の流れを制御する目的で、可逆的抵抗性スイッチング素子に直列に接続されるステアリング装置を用いる。即ち、クロスポイントメモリアレイを用いる場合、プログラムあるいは読み出しをするために一部のメモリセルが選択される一方で、その他多数のメモリセルは選択されない。そのため、その他多数のメモリセルは、その時点における動作中はプログラムあるいは読み出しがされるべきではない。ステアリング素子は、所定の動作中に、何れのメモリセルがプログラムされたり読み出されたりするかを制御する一助となる。ステアリング素子の一例として、各可逆的抵抗性スイッチング素子と直列に配置されるp−i−nダイオードがある。ビットライン及びワードラインに適切な電圧を印加することにより、各メモリ素子は単独でプログラムされたり読み出されたりすることができる。しかしながら、p−i−nダイオードを用いる場合は、逆動作はp−i−nダイオードを損傷させることがあるため、ユニポーラスイッチングのほうが好ましい。また、ユニポーラ動作は、高いリセット電流を必要とするなどの問題が生じることがある。
【0008】
また、ユニポーラ動作のスイッチング歩留りは、バイポーラ動作のスイッチング歩留りよりも低いことがある。スイッチング歩留りとは、適切なスイッチングを行う性質を有するメモリセルの割合のことをいう。スイッチング歩留りは高い方が望ましいため、メモリセルは、バイポーラスイッチングでも適切に動作することが望ましい。
【0009】
クロスポイントメモリアレイをバイポーラ動作するために、金属/絶縁体/金属(metal/insulator/metal)(MIM)ダイオードを抵抗メモリセルに直列に配置する方法が提案されている。しかしながら、十分に高い順バイアス電流などの所望の性質を有するMIMダイオードを製造することは困難な場合がある。
【図面の簡単な説明】
【0010】
【図1A】炭素/トンネル障壁/炭素・ダイオード(carbon/ tunneling-barrier/carbon diode)の模式図である。
【0011】
【図1B】炭素/トンネル障壁/炭素・ダイオードの一実施形態の電流−電圧曲線の一例を示す。
【0012】
【図1C】炭素/トンネル障壁/炭素・ダイオードの一実施形態である。
【図1D】炭素/トンネル障壁/炭素・ダイオードの一実施形態である。
【図1E】炭素/トンネル障壁/炭素・ダイオードの一実施形態である。
【0013】
【図2A】熱平衡状態の炭素/シリコン接合面のエネルギーバンド図の一例を示す。
【0014】
【図2B】順バイアス電圧(Vf)印加時の炭素/シリコン接合面の一実施形態のエネルギーバンド図の一例を示す。
【0015】
【図2C】逆バイアス電圧(Vr)印加時の炭素/シリコン接合面の一実施形態のエネルギーバンド図の一例を示す。
【0016】
【図3A】炭素/トンネル障壁/炭素・ダイオードの一実施形態のエネルギーバンド図の一例を示す。
【図3B】炭素/トンネル障壁/炭素・ダイオードの一実施形態のエネルギーバンド図の一例を示す。
【0017】
【図4A】メモリセルの一実施形態の簡易斜視図である。
【0018】
【図4B】図4Aの複数のメモリセルから形成された第1のメモリレベルの一部の簡易斜視図である。
【0019】
【図4C】第2のメモリレベルの下方に位置する第1のメモリレベルを備えるモノリシックの3次元アレイの一部の簡易斜視図である。
【0020】
【図4D】第2のメモリレベルの下方に位置する第1のメモリレベルを備える3次元アレイの一部の簡易斜視図である。
【0021】
【図4E】メモリシステムの一実施形態のブロック図である。
【0022】
【図5】炭素/トンネル障壁/炭素・ダイオードを形成する一実施形態のプロセスを示す。
【0023】
【図6】ステアリング素子として炭素/トンネル障壁/炭素・ダイオードを用いるメモリアレイを形成するためのプロセスの一実施形態のフローチャートである。
【0024】
【図7A】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7B】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7C】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7D】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7E】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7F】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【発明を実施するための形態】
【0025】
炭素/トンネル障壁/炭素・ダイオード及び炭素/トンネル障壁/炭素・ダイオードの形成方法を開示する。一実施形態では、炭素/トンネル障壁/炭素・ダイオードはメモリアレイ内でステアリング素子として用いられる。メモリアレイ内の各メモリセルは、可逆的抵抗性スイッチング素子、及びステアリング素子として炭素/トンネル障壁/炭素・ダイオードを含んでいてもよい。一実施形態では、メモリセルの状態はバイポーラスイッチングを用いて切り替えられる。しかしながら、ユニポーラスイッチングを用いてもよい。
【0026】
トンネル障壁は半導体又は絶縁体を含んでいてもよい。従って、一実施形態では、ダイオードは炭素/半導体/炭素・ダイオード(carbon/semiconductor/carbon diode)である。ダイオード内の半導体は、真性であってもよいし、ドープされていてもよい。一実施形態では、ダイオードが平衡状態にあると、半導体が空乏化する。例えば、空乏領域が、平衡状態下で半導体領域の一方の端から他方の端まで延びるように、半導体が低濃度にドープされてもよい。別の実施形態では、半導体は平衡状態のときに完全には空乏化しない。例えば、バイアスが全くかけられていない場合や選択されていない状態では、半導体は完全には空乏化しない。しかしながら、半導体は、選択された状態でフルバイアスがかけられている場合には空乏化する。一実施形態では、ダイオードは炭素/絶縁体/炭素・ダイオード(carbon/insulator/carbon diode)である。
【0027】
ダイオード内の炭素は低抵抗率を有することが望ましい。一実施形態では、炭素は主にsp2結合炭素であり、そのため低抵抗である。主にsp2結合炭素であるということは、少なくとも50%の炭素が、1つ以上の他の炭素原子とsp2混成結合を形成するということを意味する。一実施形態では、炭素は黒鉛炭素であり、そのためやはり低抵抗である。一実施形態では、炭素はドープされる。炭素にドープすることで炭素の抵抗を下げることも行われる。
【0028】
図1Aは電極を備えた炭素/トンネル障壁/炭素・ダイオード204の模式図である。ダイオード204は、第1炭素領域242と第2炭素領域246との間にトンネル障壁244を備える。図1Aにはさらに、ダイオード204の下方に下部電極213が示されており、ダイオード204の上方に上部電極234が示されている。一実施形態では、トンネル障壁244は少なくとも1つの半導体を含む。一実施形態では、トンネル障壁244は少なくとも1つの絶縁体を含む。
【0029】
第1炭素領域242及び第2炭素領域246内の炭素は元素状炭素を含む。一実施形態では、第1領域242及び第2領域246は主に元素状炭素を含む。主に元素状炭素であるということは、第1炭素領域242及び第2炭素領域246内の少なくとも50%の原子が元素状炭素であることを意味する。炭素領域242、246内には、ドーパントなどの不純物が存在してもよいが、不純物はドーパントに限定されないことに留意されたい。元素状炭素の一例に黒鉛が挙げられるが、炭素領域242、246は黒鉛炭素に限定されない。一実施形態では、炭素領域242、246は、主にsp2結合炭素である元素状炭素を含む。本明細書で用いられる「sp2結合炭素」という用語は、他の炭素原子とsp2結合を形成する炭素を指す。例えば、1つのs軌道と2つのp軌道がsp2混成を経てsp2結合炭素を形成してもよい。「主にsp2結合炭素である」ということは、少なくとも50%の炭素がsp2結合炭素であることを意味する。一部の炭素はsp3結合炭素になりうることに留意されたい。
【0030】
ダイオード内の炭素は低抵抗であることが望ましい。前述したように、一部の実施形態では、炭素は主にsp2結合炭素であり、そのため低抵抗率を有する。一実施形態では、炭素はドープされている。炭素にドープすると炭素の抵抗が下がる場合がある。ドーパントの例としてホウ素や窒素が挙げられるが、これらに限定されない。
【0031】
上部電極234と下部電極213は、ダイオード204と他の素子とを物理的及び電気的に接触させる。例えば、ダイオード204はメモリ素子に直列に配置されてもよい。この場合、電極213と電極234のどちらかは、ダイオード204とメモリ素子との間に存在する。下部電極213と上部電極234の材料として、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、銅、及びアルミニウムが挙げられるが、これらに限定されない。
【0032】
一例として、ダイオード領域の厚さは以下の通りである。即ち、炭素領域242は10ナノメートル(nm)、トンネル障壁244は50ナノメートル(nm)、炭素領域246は10ナノメートル(nm)である。
【0033】
図1Bは炭素/トンネル障壁/炭素・ダイオード204の一実施形態の電流−電圧曲線の一例を示す。この例では、電流−電圧曲線は高度に非線形であることに留意されたい。一部の適用においては、高度な非線形性が望ましい場合もある。重要な一つのパラメータに「kファクター」がある。kファクターは、公称電圧の50%の電圧時の電流に対する、公称電圧時の電流の比として定義される。一部の適用においては、kファクターが高い(高度な非線形性に相当する)方が望ましい場合もある。一例として、高度な非線形性(即ち高いkファクター)は、ダイオードをクロスポイントメモリアレイ内でステアリング素子として用いるときに望ましい場合がある。トンネル障壁244の厚さは、調整できるパラメータであり、パラメータを調整することで、ダイオードの電流−電圧曲線の形状を変化させることができる。厚さを調整してダイオードの電流−電圧曲線の形状を変化させることについては後述する。
【0034】
図1C、1D、1Eは炭素/トンネル障壁/炭素・ダイオードの異なる実施形態である。具体的には、図1Aは一般的なトンネル障壁244を示す一方、図1C、1D、1Eではトンネル障壁244に異なる種類の材料を用いている。図1Cは炭素/半導体/炭素・ダイオードの一実施形態の模式図である。この実施形態では、半導体244aがトンネル障壁244として機能してもよい。半導体の例としてシリコンやゲルマニウムが挙げられるが、これらに限定されない。半導体244aは、1種類以上の半導体を含んでいてもよい。例えば、半導体244aは、多結晶シリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム、あるいは他の好適な半導体の組み合わせから形成されてもよい。
【0035】
一実施形態では、半導体244aは意図的にドープされていない(例えば、半導体は真性である)。一実施形態では、半導体244aはドープされている。ドーピングは比較的に低濃度でもよい。例えば、ドーピング濃度はおよそ7.0×1017/cm3である。一実施形態では、ドーピング濃度は、半導体244aが平衡状態において一端から他端まで空乏化されるような濃度である。即ち、半導体244aは、一方の炭素/半導体接合面(carbon/semiconductor junction)から他方の炭素/半導体接合面まで空乏化される。
【0036】
半導体244aのドーピングは均一でなくてもよい。一部の実施形態では、ドーピング濃度は傾斜される。傾斜されるとは、ドーパントの濃度が半導体領域244a内の位置により異なっていることを意味する。典型的には、炭素領域242、246からの距離により異なっている。一方の炭素領域(例えば炭素領域246)の近傍の方が高濃度で、他方の炭素領域(例えば炭素領域242)の近傍の方が低濃度でもよいことに留意されたい。一実施形態では、半導体244aにはn型ドナーとp型ドナーの両方がドープされる。例えば、n型のドーパントは炭素領域242の近傍で用いられてもよいし、一方、p型のドーパントは炭素領域246の近傍で用いられてもよい。
【0037】
一実施形態では、トンネル障壁244は、異なる種類の半導体を含む領域に分割される。例えば、1つの領域はシリコンを含み、別の領域はゲルマニウムを含む。図1Dの実施例では、トンネル障壁244は第1ゲルマニウム領域244a(1)、シリコン領域244a(2)、及び第2ゲルマニウム領域244a(3)を含む。半導体の他の組み合わせが用いられてもよい。
【0038】
図1Eは炭素/絶縁体/炭素・ダイオードの一実施形態の図である。一実施形態では、絶縁体244bがトンネル障壁244として機能してもよい。絶縁体には、例えば、二酸化シリコン、窒化シリコン、炭化ケイ素、酸化アルミニウム、アルミニウムシリコン酸化物、酸化ハフニウム、ハフニウムシリコン酸化物、及び酸化チタンが挙げられるが、これらに限定されない。一部の材料は半導体又は絶縁体のいずれかであるとみなされうることに留意されたい。例えば、炭化ケイ素は半導体又は絶縁体のいずれかであるとみなされうる。
【0039】
前述したように、トンネル障壁244はシリコンあるいは1つ以上の他の半導体を含んでいてもよい。従って、一部の実施形態では、ダイオード204は炭素/シリコン接合面を有する。炭素/シリコン接合面の性質のいくつかを図2A〜2Cと関連付けて説明する。図2A〜2Cの例では、シリコンは低濃度にn型ドープされている。ドーピングは必ずしも必要ではなく、また、p型ドーピングが用いられてもよいことに留意されたい。図2Aは熱平衡状態における炭素/シリコン接合面のエネルギーバンド図の一例を示す。図2Aでは、真空準位のシリコン(EOS)と真空準位の炭素(EOC)、伝導レベル(EC)のシリコン、価電子レベル(EV)のシリコン、及びフェルミレベルの炭素(EFC)とフェルミレベルのシリコン(EFS)が示されている。熱平衡状態では、フェルミレベルのシリコン(EFS)とフェルミレベルの炭素(EFC)は等しい。炭素はシリコンより仕事関数が高いため、熱平衡状態では、シリコンの空乏領域に示されているようにある程度のバンドバンディング(band banding)が生じる。また、平衡状態では、内蔵電位Φbiがあることに留意されたい。この例における内蔵電位は、シリコンの伝導帯(EC)がどれほど曲げられているかを指す。後述するように、内蔵電位は電荷キャリアの流れに影響を与える。従って、内蔵電位はダイオード電流に影響を与える。
【0040】
図2Aでは、空乏領域は、シリコン領域に部分的に延びた領域として示される。図1Cに示される実施形態などのダイオード204は、半導体領域244aの両側が炭素領域242、246と接触面を有することに留意されたい。従って、各接触面に空乏領域が生じうる。一実施形態では、ダイオード204が熱平衡状態にあるときは、空乏領域が半導体領域の全体に延びる。別言すれば、炭素/シリコンの各接触面に生じる空乏領域は互いに接触する。一部の実施形態では、空乏領域が半導体の一端から他端まで延びるように、半導体は低濃度にドープされる。前述したように、ドーピング濃度は例えばおよそ7.0×1017/cm3である。
【0041】
図2Bは順バイアス電圧(Vf)下における炭素/シリコン接触面の一実施形態のエネルギーバンド図の一例を示す。順バイアス下では、電子は低濃度にn型ドープされたシリコンから炭素まで流れることができる。一般に、電流の流れはシリコンからの大量のキャリア注入に起因する。炭素及びシリコンの仕事関数が等価でないために生成される障壁(q(Φb−Vf))は電流の流れに影響を与える。一部の実施形態では順方向の電流の流れは、障壁を越えて熱電子を放射することで統制される。
【0042】
図2Cは逆バイアス電圧(Vr)下における炭素/シリコン接触面の一実施形態のエネルギーバンド図の一例を示す。逆バイアスの場合の障壁高さ(q(Φb−Vr))は順バイアスの場合の障壁高さよりも大きいことに留意されたい。逆バイアス下では、電子は炭素から低濃度にn型ドープされたシリコンに流れることがある。一般に、逆電流の流れは、漏洩電荷の発生、及び障壁を超えることが可能なそれらの電荷キャリアによるトンネル現象に起因する。空乏領域の長さは、逆バイアス下の接合部では伸びることがあるが、順バイアス下の接合部では縮むことがあることに留意されたい。
【0043】
前述したように、各炭素/シリコン接合部の空乏領域は重なる場合がある。一部の実施形態では、空乏化シリコン領域により、炭素/シリコン/炭素ダイオード204が、以下のトンネル接合、即ち、ダイオード204のシリコンがトンネル障壁として機能し、ダイオード204の両側の炭素接点が金属接点として機能するトンネル接合、と類似した性質を有するようになる。シリコンから形成されるトンネル障壁244は、電流の流れに対して比較的に低い障壁となる。例えば、炭素/シリコン接合面の障壁はおよそ0.5eVである。しかしながら材料の選択によっては、障壁がより高くなる場合もあるし、より低くなる場合もある。例えば、多岐にわたる半導体や絶縁体をトンネル障壁244に用いることができる。従って、説明を進めるに際し、シリコン/炭素接合の一例を用いたが、ダイオード204は、トンネル障壁244がシリコンである場合に限定されないことに留意されたい。また、シリコン以外の半導体、あるいは絶縁体をトンネル障壁244として備えるダイオード204の実施形態においても、ダイオード204はトンネル接合と類似した性質を有することがあることに留意されたい。
【0044】
一部の実施形態ではダイオード204がトンネル接合として機能することを考えると、ダイオード204の電流は、トンネル障壁244を通過する直接トンネリングに起因する第1電流成分、及びトンネル障壁244を通過するファラー・ノルドハイム放出に起因する第2電流成分を含んでいてもよい。直接トンネリング電流は、トンネル障壁244の厚さにかなり影響を受けやすい。例えば、トンネル障壁244の厚さが大きくなると、直接トンネリング電流は低くなる。一方、トンネル障壁244の厚さを変化させても、ファラー・ノルドハイム放出に起因する電流の大きさにはそれほど影響を与えない。しかしながら、ダイオード204に印加される電圧はファラー・ノルドハイム放出に影響を与える場合がある。例えば、印加電圧が増加するとファラー・ノルドハイム放出に起因する電流が大きくなる場合がある。従って、電圧を低くすると、ダイオード電流は主に直接トンネリング電流によって影響を受ける。一方、電圧を高くすると、ダイオード電流は主にファラー・ノルドハイム放出に影響を受ける。
【0045】
図3A及び3Bは、炭素/トンネル障壁/炭素・ダイオードの一実施形態のエネルギーバンド図の一例を示す。この場合、トンネル障壁244は半導体でもよいし絶縁体でもよいことに留意されたい。図3A及び3Bではダイオード204内の電流の流れについて、1つの考えられうる説明をする。しかしながら、図3A及び3Bのエネルギーバンド図は例示が目的であり、ダイオード204がそのようなエネルギーバンドを有する必要はない。図3Aは電圧が印加されていない一例を示す。フェルミレベル(EF)の上方の障壁高さはqΦbiで表される。障壁高さは電流の流れに影響を及ぼす。
【0046】
図3Bは、印加された電圧が仕事関数Φbiよりも大きい場合を示す。障壁領域の有効厚さ(d´)が電圧(V)の印加によりどのように低減するかに留意されたい。一実施形態では、印加電圧が仕事関数Φbi未満のときは、ダイオード電流は主に直接トンネリングに起因するものであり、印加電圧が仕事関数Φbiより大きいときは、ダイオード電流は主にファラー・ノルドハイム放出に起因するものである。
【0047】
前述したように、トンネル障壁244の厚さを調整することにより、直接トンネリング電流とファラー・ノルドハイム放出との相対的な寄与割合は調整することができる。従って、非線形性(即ちkファクター)の量を調整することができる。例えば、トンネル障壁244を厚くすると、直接トンネリング起因の電流は減少する。従って、電流−電圧曲線の形はトンネル障壁244の厚さを調整することにより制御することができる。
【0048】
(メモリセルとシステムの一例)
前述したように、炭素/トンネル障壁/炭素・ダイオード204のいくつかの実施形態の1つの用途として、メモリアレイのステアリング素子がある。典型的には、ステアリング素子として機能するために、1つのダイオード204は1つのメモリ素子に電気的に直列に接続される。図4Aは、メモリセル200の一実施形態の、簡易斜視図である。メモリセル200は、第1導体206と第2導体208との間に、ステアリング素子204に直列に接続されている、可逆的抵抗性スイッチング素子202を備えている。メモリ素子202は、可逆的抵抗性スイッチング材料230、メモリ素子上部電極232、及びメモリ素子下部電極234を含む。メモリ素子下部電極234は、ダイオード204の上部電極として機能してもよいことに留意されたい。メモリセル200は図4Aに示されていない他の複数の層を有していてもよい。
【0049】
本明細書で説明される炭素/トンネル障壁/炭素・ダイオード204の何れの例も、ステアリング素子204に用いることができる。当然のことながら、本明細書で説明される炭素/トンネル障壁/炭素・ダイオード204は例示の目的で用意されたものである。従って、ステアリング素子204は本明細書で説明される炭素/トンネル障壁/炭素・ダイオード204の例に限定されない。
【0050】
可逆的抵抗性スイッチング素子202は、2以上の状態を可逆的にスイッチングすることが可能な抵抗を有する可逆的抵抗性スイッチング材料230を備える。一実施形態では、可逆的抵抗性スイッチング材料230は抵抗変化メモリ(ReRAM)である。一実施形態では、可逆的抵抗性スイッチング材料230は相変化メモリ(PCRAM)である。しかしながら、可逆的抵抗性スイッチング材料230はReRAMやPCRAMに限定されない。
【0051】
可逆的抵抗性スイッチング材料230は、製造時には初期高抵抗状態であってもよく、この状態は、第1の物理的信号を印加すると低抵抗状態にスイッチング可能である。例えばデバイスは、エネルギー、電荷、熱、電圧、電流、または他の物理現象の第1の量を印加することに応じて、状態を切り替えることができる。エネルギー、電荷、熱、電圧、電流、または他の物理現象の第2の量を印加すると、可逆的抵抗性スイッチング材料230は、高抵抗状態に戻ってもよい。あるいは、可逆的抵抗性スイッチング材料230は、製造時には初期低抵抗状態であってもよく、この状態は、適切なエネルギー、電荷、熱、電圧、電流、または他の物理現象を印加すると、高抵抗状態に可逆的にスイッチング可能である。メモリセルに使用される場合、1つの抵抗状態は、2進の「0」を表し、別の抵抗状態は2進の「1」を表してもよい。しかしながら、2以上のデータ/抵抗状態が使用されてもよい。多数の可逆的抵抗性スイッチング素子及び可逆的抵抗性スイッチング材料を使用するメモリセルの動作は、例えば、上記で組み込まれた米国特許出願公開公報2006/0250836号に記載されている。
【0052】
1つの実施形態では、高抵抗状態から低抵抗状態に抵抗をスイッチングするプロセスは、可逆的抵抗性スイッチング素子202を「セットする」(SETTING)と称される。低抵抗状態から高抵抗状態に抵抗をスイッチングするプロセスは、可逆的抵抗性スイッチング素子202を「リセットする」(RESETTING)と称される。高抵抗状態は2進のデータ「0」に関連しており、低抵抗状態は2進のデータ「1」に関連している。他の実施形態では、「セットする」と「リセットする」及び/又はデータの符号化は、逆であってもよい。
【0053】
ある実施形態では、可逆的抵抗性スイッチング材料230は、金属酸化物から形成されてもよい。様々な他の金属酸化物を用いることもできる。可逆的抵抗性スイッチング材料を用いるメモリセルの製造についてのさらなる情報は、「Memory Cell that Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming the Same,」と題された、2007年6月29日に出願の米国特許出願公開公報2009/0001343号に記載されている。これは、参照することによってその全体が本明細書に組み込まれる。可逆的抵抗性スイッチング材料230は金属酸化物に限定されないことに留意されたい。
【0054】
可逆的抵抗性スイッチング素子202は、電極232,234を有する。電極232は、可逆的抵抗性スイッチング材料230と導体208の間に位置している。ダイオード204とメモリ素子202の相対的な位置は逆であってもよいことに留意されたい。例えば、ダイオード204がメモリ素子202の上方に位置してもよい。電極234は、可逆的抵抗性スイッチング材料230とダイオード204の間に位置している。メモリ素子上部電極232とメモリ素子下部電極234は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、及び窒化タングステン、を含む材料から形成されてもよいが、これらに限定されない。
【0055】
導体206および208は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性のシリサイド、導電性のシリサイド−ゲルマニド(a conductive silicide-germanide)、導電性のゲルマニドなどの、何らかの好適な導電性材料を含んでいてもよい。図4Aの実施形態では、導体206および208はレール形状であり、異なる方向(例えば、互いに実質垂直な方向)に伸びている。他の導体の形状および/または構造を用いることもできる。一部の実施形態では、バリア層、接着層、反射防止コーティング、および/または同種のもの(不図示)を、デバイス性能を改善するため、および/またはデバイス製造の支援をするために、導体206および208に用いることができる。
【0056】
図4Bは、図4Aのメモリセル200の複数個から形成される第1のメモリレベル218の一部の簡易斜視図である。簡略化のために、可逆的抵抗性スイッチング素子202及びダイオードステアリング素子204は別々に示されていない。メモリアレイ214は、複数の第1導体206(例えばビットライン)及び複数の第2導体208(例えばワードライン)を含む「クロスポイント」アレイである。複数の第1導体206と複数の第2導体208との間には(図に示されるように)複数のメモリセルが接続される。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。
【0057】
図4Cは、第2のメモリレベル220の下に配置される第1のメモリレベル218を含むモノリシックな3次元アレイ216の一部の簡易斜視図である。図4Cの実施形態では、各メモリレベル218、220は、クロスポイントアレイ内に複数のメモリセル200を含んでいる。当然ながら、第1のメモリレベル218と第2のメモリレベル220との間に、追加の層(例えば、中間誘電体)が存在してもよいが、簡単にするために図4Cでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。
【0058】
一部の実施形態では、メモリレベルは、「High-Density Three-Dimensional Memory Cell」という米国特許第6,952,030号に記載されているように形成されてもよい。当該文献は、参照することによってその全体が本明細書に組み込まれる。例えば、第1のメモリレベルの上側導体は、図4Dに示すように、第1のメモリレベルの上方に位置している第2のメモリレベルの下側導体として使用されてもよい。
【0059】
モノリシックな3次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。1つのメモリレベルを形成する層は、(単数または複数の)既存のレベルの層の上に、直接に堆積または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第4,915,167号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな3次元メモリアレイではない。
【0060】
図4A−4Dは、開示された配置に関連して、円筒形状のメモリセルおよびレール形状の導体を示している。しかしながら、本明細書で開示された技術は、メモリセルについてのある特定の構造に限定されない。可逆的抵抗性スイッチング材料を含んでいるメモリセルを形成するために、他の構造を用いることもできる。例えば、以下の特許は、可逆的抵抗性スイッチング材料を使用するように構成することができるメモリセルの構造の例を提供している。米国特許6,952,043号、米国特許6,951,780号、米国特許6,034,882号、米国特許6,420,215号、米国特許6,525,953号、および米国特許7,081,377号。
【0061】
図4Eは、ここで開示される技術を実行可能なメモリシステム300の一例を示すブロック図である。上記したように、メモリシステム300は、メモリセルが二次元または三次元のアレイとなったメモリアレイ302を含む。一実施形態では、メモリアレイ302は、モノシリックの三次元メモリアレイである。メモリアレイ302のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。
【0062】
メモリシステム300は、出力308がメモリアレイ302の各々のワード線に接続されている行制御回路320を含む。行制御回路320は、M個の行アドレス信号の集合と1つ以上の様々な制御信号を、システム制御ロジック回路330から受信している。行制御回路320は、典型的には、読み取り及びプログラミング(例えば、セット及びリセット)動作の双方のために、行デコーダ322、アレイ端子ドライバ324及びブロック選択回路326としての回路を含んでいる。メモリシステム300はまた、入力/出力306がメモリアレイ302の各々のビット線に接続される列制御回路310を含む。列制御回路306は、N個の列アドレス信号の集合と1つ以上の様々な制御信号を、システム制御論理330から受信している。列制御回路306は、典型的には、列デコーダ312、アレイ端子レシーバまたはドライバ314、ブロック選択回路316、に加え、増幅器318を含む読み取り/書き込み回路、及びI/Oマルチプレクサとしての回路を含んでいる。システム制御論理回路330は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理330は、データ及び命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理330は、メモリシステム300の動作を制御するために、1つ以上の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。
【0063】
一実施形態では、図4Eに示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御ロジック330と列制御回路310と行制御回路320は、基板の表面に形成し、メモリアレイ302は、基板の上(そして、システム制御ロジック330と列制御回路310と行制御回路320との上)に形成されたモノリシック3次元メモリアレイとすることができる。一部の場合、制御回路の一部分は、一部のメモリアレイと同じ層に形成することができる。
【0064】
通常、メモリアレイを組み込んだ集積回路では、アレイが多数の副アレイあるいはブロックにさらに分割される。複数のブロックは、16又は32その他の数のブロックを含むベイにグループ化される。よく利用されるものとして、副アレイは、一般的にデコーダ、ドライバ、センス増幅器及び入力/出力回路によって連続された隣接するワード及びビット線を有する隣接したメモリセルのグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線及びビット線を横切るときにそのワード線及びビット線の抵抗及び容量によって生じる信号遅れ(即ちRC遅れ)がとても大きいことがある。これらのRC遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線及び/またはビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電力は、メモリサイクルにおいて同時にアクセスし得るメモリセルの数の上限を決定し得る。結果として、大きなメモリアレイは、しばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは、副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、及び入力/出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループと称される。集積回路は、1つ以上のメモリアレイを含んでもよい。
【0065】
図5は炭素/トンネル障壁/炭素・ダイオード204を形成する一実施形態のプロセス500を示す。プロセス500は、図1A、1C、1D又は1Eに示される何れのダイオード204を形成するために用いてもよいが、それらの実施形態に限定されない。ステップ502では、第1炭素領域242が形成される。一実施形態では、第1領域は主に5元素状炭素を含む。主に元素状炭素であるということは、第1領域の少なくとも50%の原子が元素状炭素であることを意味する。一実施形態では、第1領域の元素状炭素は主にsp2結合炭素を含む。主にsp2結合炭素であるということは、第1領域の少なくとも50%の炭素がsp2結合炭素であることを意味する。一実施形態では、第1領域の炭素にはホウ素や窒素などの不純物がドープされる。炭素には、インサイチュまたは注入によりドープすることができる。
【0066】
一実施形態では、第1炭素領域242を形成するステップは、非晶質の炭素を堆積させるステップと、その後で熱アニールを実行して非晶質の炭素が主にsp2結合炭素を含むようにするステップを有する。熱アニールのパラメータの例には、60秒間700℃で処理する急熱アニール(RTA)がある。一実施形態では、プラズマ強化化学気相成長(PECVD)により、C2H2ガスを用いたチャンバで、550℃、5トル(Torr)の圧力で非晶質の炭素を堆積させる。堆積してすぐの状態では、非晶質の炭素は比較的に高抵抗率を有してもよい。炭素の抵抗はsp2結合炭素の量が増えるにつれて低くなることがある。抵抗は炭素の厚さにより変わりうることに留意されたい。一実施形態では炭素の厚さはおよそ100オングストロームであり、この厚みにより好適な抵抗率と再現性のある膜厚が実現する。炭素膜は100オングストロームより厚くてもいいし、薄くてもよいことに留意されたい。例えば、炭素膜は抵抗率を下げるために100オングストロームより薄く生成されることもある。熱アニールはプロセス500のその他のステップの後で実行してもよいことに留意されたい。
【0067】
ステップ504では、炭素を含む第2領域が形成される。ステップ504はステップ502と同様である。一実施形態では、第2領域は主に元素状炭素を含む。一実施形態では、第2領域の元素状炭素は主にsp2結合炭素を含む。一実施形態では、第2炭素領域242を形成するステップは、非晶質の炭素を堆積させるステップと、その後で熱アニールを実行して非晶質の炭素が主にsp2結合炭素を形成するようにするステップを有する。一実施形態では、第2領域の炭素にはホウ素や窒素などの不純物がドープされる。ステップ504は必ずしもステップ502の直後のステップでなくてもよいことに留意されたい。
【0068】
ステップ506では、第1領域と第2領域との間でトンネル障壁を与える少なくとも1つの材料を含む第3領域が形成される。第3領域は第2炭素領域246の形成に先立って形成されてもよいことに留意されたい。第3領域の物質は、シリコン、ゲルマニウム、あるいはシリコンとゲルマニウムの組み合わせといった、少なくとも1つの半導体を含んでいてもよい。第3領域はシリコン−ゲルマニウム合金を含んでいてもよいし、シリコン領域とゲルマニウム領域に分かれていてもよい。半導体は、ドープされていなくてもよいし、低濃度にドープされていてもよい。一実施形態では、平衡状態において少なくとも1つの半導体が空乏化される。一実施形態では、少なくとも1つの半導体が、p型ドーパントを含む第1領域の近傍に第1部分を、n型ドーパントを含む第2領域の近傍に第2部分を有する。一実施形態では、トンネル障壁を与える少なくとも1つの材料は、絶縁体を含む。例えば、トンネル障壁を与える少なくとも1つの材料は、炭化ケイ素、二酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、ハフニウムシリコン酸化物、アルミニウムシリコン酸化物、あるいは酸化チタンのうち1つ以上を含んでいてもよい。
【0069】
プロセス500のステップが列挙される順番はこの通りである必要はない。また、プロセス500のいくつかのステップは、別のステップの一部が他のステップ完了に先立って開始するように、異なる回数行われてもよい。
【0070】
図6は炭素/トンネル障壁/炭素・ダイオード204をステアリング素子として用いるメモリアレイを形成するプロセス600の一実施形態のフローチャートである。プロセス600は図4Bに示されるメモリアレイ214などのメモリアレイを形成するために用いられてもよい。メモリアレイ214の形成は、ステップ602で基板を準備するところから始まる。基板は、単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−カーボンのようなIV−IV族化合物、III−V族化合物、II−VII族化合物、これらの基板上のエピタキシャル層、または何らかの他の半導体材料などの、従来知られている任意の半導体基板とすることができる。基板は、その中に製造された集積回路を含んでいてもよい。例えば基板は、メモリアレイを読み出すためにおよびメモリアレイをプログラムするために、導体206および208に電気的に接続されている回路を含んでいてもよい。ステップ604では、基板上に絶縁層が形成される。絶縁層は、酸化シリコン、シリコン窒化物、または他の好適な絶縁材料とすることができる。
【0071】
ステップ606では、複数の第1(下側)導体206が絶縁体上に形成される。ステップ606は、絶縁体上の複数の第1導体に材料を堆積させるステップを含んでいてもよい。導電層の絶縁層への接着を支援するために、絶縁層と導電層との間に接着層が含まれていてもよい。上を覆う導電層がタングステンである場合には、接着層として窒化チタンを用いることができる。導電層は、タングステン、または、タンタル、チタン、銅、コバルトを含む他の材料、またはそれらの合金など、従来知られている導電材料を備えていてもよい。導体レール206aを形成する全ての層が堆積されると、ステップ706において、実質平行で実質同一平面上にある複数の導体206a形成するために好適なマスキングプロセスおよびエッチングプロセスを用いて、それらの層はパターン形成されエッチングされる。一実施形態では、フォトレジストが堆積され、フォトリソグラフィによってパターン形成され、層がエッチングされ、その後通常のプロセス技術を用いてフォトレジストが除去される。
【0072】
次に、ステップ608において、複数の第1導体206の上および間に、誘電材料が堆積される。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物(silicon oxynitride)などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として、高密度プラズマ法によって堆積された二酸化シリコンが使用される。第1導体206の上面上の余分な誘電材料を除去し、誘電材料で分離された第1導体206の上面を露出させ、実質的に平面な表面を残してもよい。平面な表面を形成するための余分な誘電体の除去は、化学的機械的研磨(CMP)または平坦化エッチバックなどの、従来知られている何れかのプロセスによって実行することができる。別の実施形態では、ダマシン法によって第1導体206を形成することができる。図7A及び7Bはステップ608後の結果を示す。図7Aは、基板702上に存在する複数の第1(下側)導体206、及び複数の第1導体206の間にある誘電体706を備えた下部絶縁体704を示す。図7Bは図7AのA−A´線に沿った断面図を示す。
【0073】
ステップ610では、ダイオードの電極213に用いられる材料の層が、少なくとも複数の下側導体206上に堆積される。ステップ610は、下側導体206上、及び複数の導体206の間に存在する誘導体706上にTiN層を堆積させるステップを含んでいてもよい。しかしながら、ダイオード電極213は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、銅、及びアルミニウムなどの他の材料から形成されてもよい。
【0074】
ステップ612、614、及び618では、炭素/トンネル障壁/炭素・ダイオード204に使われる支柱にパターン形成される材料の層が堆積される。説明を進めるに際し、トンネル障壁領域244が低濃度にドープされた半導体である一例を用いて説明する。しかしながら、トンネル障壁が絶縁体であってもよい。また、トンネル障壁領域244がドープされていなくてもよい。
【0075】
ステップ612では、炭素領域242として機能する炭素の層が堆積される。一実施形態では、ステップ612は非晶質の炭素を堆積させるステップを含んでいる。一実施形態では、非晶質の炭素は、プラズマ強化化学気相成長(PECVD)により、C2H2ガスを用いたチャンバで、550℃、5トルの圧力で堆積される。一実施形態では炭素の厚さはおよそ100オングストロームであり、この厚みにより好適な抵抗率と再生産可能な膜厚が実現する。炭素膜は100オングストロームより厚くてもいいし、薄くてもよいことに留意されたい。一実施形態では、炭素の層にはホウ素や窒素などの材料がドープされる。炭素の層が堆積されてから、インサイチュまたは注入によりドープしてもよい。
【0076】
ステップ614では、トンネル障壁244として機能する少なくとも1つの半導体を備えた1つ以上の層が、炭素の層の上に形成される。説明を進めるに際し、半導体の例としてシリコンが用いられる。一実施形態では、シリコンを堆積させている間にインサイチュドーピングが実行される。例えば、シリコンを堆積させている間、n型及びp型のドーパント原子を供給するガスが供給される。しかしながら、インサイチュドーピングは必須ではない。一実施形態では、シリコンの層を堆積させた後でドーピングが実行される。例えば、シリコンの層を堆積させた後でイオン注入が実行されてもよい。ドーピング濃度は例えばおよそ7.0×1017/cm3である。シリコンの層を堆積し、ゲルマニウムの層を堆積し、さらにシリコンの層を堆積するといった、多層の半導体が堆積されてもよいことに留意されたい。また、シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の好適な半導体の組み合わせの層がステップ614において堆積されてもよいことに留意されたい。別の実施例では、トンネル障壁244として機能することになる絶縁体がステップ614において形成される。
【0077】
ステップ616では、炭素領域246として機能する炭素の別の層が堆積される。一実施形態では、ステップ616は非晶質の炭素を堆積させるステップを含む。一実施形態では、非晶質の炭素は、プラズマ強化化学気相成長(PECVD)により、C2H2ガスを用いたチャンバで、550℃、5トルの圧力で堆積される。一実施形態では炭素の厚さはおよそ100オングストロームであり、この厚みにより好適な抵抗率と再生産可能な膜厚が実現する。炭素膜は100オングストロームより厚くてもいいし、薄くてもよいことに留意されたい。一実施形態では、炭素の層にはホウ素や窒素などの材料がドープされる。炭素の層が堆積されてから、インサイチュまたは注入によりドープしてもよい。図7C〜7Fは、図7Bの構造の上面の追加の層の構成を示す。具体的には、図7C〜7Fは図7Aの断面図に垂直な視点から見たメモリアレイ214の断面図を示す。図7Cはステップ616後の結果を示す。
【0078】
ステップ618では、メモリセルの下部電極234の材料が堆積される。下部電極234はTiNによって形成されてもよい。しかしながら、ダイオード電極213はチタン、タンタル、窒化タンタル、タングステン、窒化タングステン、銅、及びアルミニウムなどの他の材料から形成されてもよい。下部電極234の材料は、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。
【0079】
ステップ620では、可逆的抵抗性スイッチング素子202の材料が堆積される。このステップでは多数の異なる種類の材料が堆積されてもよい。一実施形態では、可逆的抵抗性スイッチング素子202が金属酸化物(MeOX)から形成される。MeOXは、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。一実施形態では、可逆的抵抗性スイッチング素子202はGe2Sb2Te5(GST)である。一部の実施形態では、炭素材料から可逆的抵抗性スイッチング素子202が形成される。炭素から形成される可逆的抵抗性スイッチング素子202は、非晶質と黒鉛炭素の任意の組合せを備えていてもよい。一実施形態では、可逆的抵抗性スイッチング素子202はカーボンナノチューブ(CNT)である。
【0080】
ステップ622では、上部電極232の材料が堆積される。上部電極232は、白金、TiN、及びTaNなどを含む多種多様の材料から形成されてもよいが、これらの材料に限定されない。しかしながら、上部電極232はチタン、タンタル、タングステン、窒化タングステン、銅、及びアルミニウムなどの他の材料から形成されてもよい。上部電極232の材料は、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。図7Dはステップ622後の結果を示し、上部電極213がTiNから形成され、可逆的抵抗性スイッチング素子202が金属酸化物(MeOX)から形成される一例を示す。
【0081】
ステップ624では、熱アニールが実行される。一実施形態では、熱アニールは、ステップ612及び616で堆積された非晶質の炭素の少なくとも一部を、sp2炭素結合を有する炭素にさせる働きをする。一部の実施形態では、少なくとも50%の炭素がsp2炭素結合を有する。一実施形態では、熱アニールは、添加されたドーパント全てを活性化させる働きも有する。熱アニールはステップ614で堆積されたシリコンをポリシリコンに変化させることもある。しかしながら、ポリシリコンの形成は必須ではない。熱アニールのパラメータの例には、60秒間700℃で処理する急熱アニール(RTA)がある。しかしながら、他の温度や他の時間で処理が行われてもよい。
【0082】
ステップ626では、ステップ610〜622で堆積される材料から支柱が形成される。任意の好適なマスキングプロセスおよびエッチングプロセスを用いて、支柱を形成することができる。例えば、フォトレジストを堆積させ、通常のフォトリソグラフィ技術を用いてフォトレジストをパターン形成し、エッチングすることができる。その後、フォトレジストを除去することができる。または、例えば二酸化シリコンなどのある別の材料のハードマスクを、下部反射防止コーティング(BARC)を上面に有して、半導体層スタックの上面上に形成し、その後パターン形成してエッチングすることができる。同様に、ハードマスクとして、誘電体反射防止コーティング(DARC)を用いることができる。アドバンスドパターニングフィルム(APF)などの他のハードマスク材料が、BARCやDARCをハードマスクとして用いられてもよい。一部の実施形態では、各支柱が導体206の上に形成されるように、支柱は、下方の導体206とほぼ同一のピッチおよびほぼ同一の幅を有している。多少の位置ずれは許容することができる。図7Eは、ステップ624の後の結果を示している。図7Eでは、各支柱が、メモリ素子202に直列に接続された炭素/半導体/炭素・ダイオード204を有する1つのメモリセル200に対応している。
【0083】
ステップ628では、半導体支柱の上および間に誘電材料が堆積され、支柱間の間隙が埋められる。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として二酸化シリコンが使用される。支柱の上面上の誘電材料が除去され、誘電材料で分離された支柱の上面が露出され、実質的に平面な表面が残される。余分な誘電体の除去は、CMPまたはエッチバックなどの、従来知られている何れかのプロセスによって実行することができる。
【0084】
次に、複数の第2又は上側導体208がステップ630で形成される。複数の上側導体208の形成は、ステップ628で堆積された誘電材料の上、及び上部電極232の上面の上に、上側導体の材料を堆積させるステップを含んでいてもよい。導電層は、タングステン、または、タンタル、チタン、銅、コバルトを含む他の材料、またはそれらの合金など、従来知られている導電材料を備えていてもよい。材料はその後、実質平行で実質同一平面上にある複数の導体208を形成するために好適なマスキングプロセスおよびエッチングプロセスを用いて、パターン形成されエッチングされる。一実施形態では、フォトレジストが堆積され、フォトリソグラフィによってパターン形成され層がエッチングされ、その後通常のプロセス技術を用いてフォトレジストが除去される。複数の導体208の上および間に、誘電材料が堆積されてもよい。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物(silicon oxynitride)などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として、高密度プラズマ法によって堆積された二酸化シリコンが使用される。導体レール208の上面上の余分な誘電材料を除去し、誘電材料で分離された導体208の上面を露出させ、実質的に平面な表面を残してもよい。平面な表面を形成するための余分な誘電体の除去は、化学的機械的研磨(CMP)または平坦化エッチバックなどの、従来知られている何れかのプロセスによって実行することができる。図7Fは上側導体208を形成した後の結果を示す。
【0085】
本明細書で開示される一実施形態は、主に元素状炭素を含む第1領域と、主に元素状炭素を含む第2領域と、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域と、を備えるダイオードを含む。第1領域の元素状炭素は、主にsp2結合炭素を含んでいてもよい。同様に、第2領域の元素状炭素は、主にsp2結合炭素を含んでいてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、少なくとも1つの半導体を含んでいてもよい。その少なくとも1つの半導体は、ドープされていなくてもよいし、低濃度にドープされていてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、絶縁体を含んでいてもよい。
【0086】
本明細書で開示される一実施形態はダイオードを形成するステップを含む。その方法は、主に元素状炭素を含む第1領域を形成するステップと、主に元素状炭素を含む第2領域を形成するステップと、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域を形成するステップと、を含む。第1領域を形成するステップと第2領域を形成するステップは、第1領域と第2領域に非晶質の炭素を堆積させるステップと、第1領域と第2領域の非晶質の炭素から主にsp2結合炭素を形成するために熱アニールを実行するステップを含んでいてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、少なくとも1つの半導体を含んでいてもよい。その少なくとも1つの半導体はドープされていなくてもよいし、低濃度にドープされていてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、絶縁体を含んでいてもよい。
【0087】
一実施形態は、複数の第1導体と、複数の第2導体と、クロスポイントアレイ構造内で複数の第1導体と複数の第2導体との間に構成される複数のメモリセルと、を備える不揮発性の記憶装置を含む。複数のメモリセルの各々は可逆的抵抗性スイッチング素子、及び可逆的抵抗性スイッチング素子に直列に接続されるダイオードを含む。ダイオードは、主にsp2結合炭素を含む第1領域と、主にsp2結合炭素を含む第2領域と、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域と、を含む。
【0088】
一実施形態は不揮発性の記憶装置を形成する方法を含む。その方法は複数の第1導体を形成するステップと、複数の第2導体を形成するステップと、クロスポイントアレイ構造内で複数の第1導体と複数の第2導体との間に構成される複数のメモリセルを形成するステップと、を備える。複数のメモリセルの個々を形成するステップは、可逆的抵抗性スイッチング素子を形成するステップと、可逆的抵抗性スイッチング素子に直列に接続されるダイオードを形成するステップを含む。ダイオードを形成するステップは、主にsp2結合炭素を含む第1領域を形成するステップと、主にsp2結合炭素を含む第2領域を形成するステップと、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域を形成するステップと、を含む。
【0089】
一実施形態は、主にsp2結合炭素を含む第1領域と、主にsp2結合炭素を含む第2領域と、第1領域と第2領域との間に少なくとも1つの半導体を含む第3領域と、を備えるダイオードを含む。
【0090】
一実施形態は、主にsp2結合炭素を含む第1領域を形成するステップと、主にsp2結合炭素を含む第2領域を形成するステップと、第1領域と第2領域との間に少なくとも1つの半導体を含む第3領域を形成するステップと、を備えるダイオードを形成する方法を含む。
【0091】
上述の本発明に係る詳細な記載は、実例及び描写を目的として用意されたものであり、本発明を開示した詳細な形態に限定又は制限することを意図したものではない。上記教示において多くの改良や変形例が可能である。開示される実施形態は、本技術の本質を最も良く表すために選ばれたものであり、当業者であれば、実用上の変形例において、本技術を様々な実施形態において最適に利用し、特定の用途に合致するように様々な改良を加えることができる。本技術の範囲は、添付される特許請求の範囲によって定義されるものである。
【技術分野】
【0001】
本出願は、ダイオードのための技術に関する。
【背景技術】
【0002】
様々な材料が可逆的抵抗性スイッチングを行う性質を有する。そのため、それらの材料はメモリ素子としての使用に適している。可逆的抵抗性スイッチングを行う性質を有する材料の一つは、抵抗変化メモリ(ReRAM)と称される。ReRAMには遷移金属酸化物が提案されている。可逆的抵抗性スイッチングを行う性質を有する材料の他の一つは、相変化メモリ(PCRAM)と称される。PCRAMには、結晶状態(低抵抗)と非晶質状態(高抵抗)の間で変化するカルコゲニドが提案されている。炭素重合体、ぺロブスカイト、及び窒化物のような他の材料も、可逆的抵抗性スイッチングを行う性質を有するメモリ素子として提案されている。
【0003】
十分な電圧、電流、あるいはその他の刺激が印加されると、可逆的抵抗性スイッチング材料は安定した低抵抗状態に切り替わる。この抵抗性スイッチングは、上記の電圧、電流、あるいはその他の刺激を印加した後で、適切な電圧、電流、あるいはその他の刺激を印加することで、可逆的抵抗性スイッチング材料を安定した高抵抗状態に戻すことができる点において、可逆的であってもよい。この転換は、何度も繰り返すことができる。一部のスイッチング材料では、初期状態は高抵抗ではなく低抵抗である。
【0004】
これらのスイッチング材料の、不揮発性メモリアレイでの使用が注目されている。メモリアレイの一種に、クロスポイントアレイと称されるメモリアレイがある。クロスポイントアレイは、典型的にはx軸(例えばワードライン)とy軸(例えばビットライン)に沿って配列されるメモリ素子のマトリックスである。デジタル値は、メモリ抵抗(高抵抗あるいは低抵抗)として格納することができる。
メモリセルのメモリ状態は、選択したメモリ素子に接続されるワードラインに電圧を供給することにより読み出すことができる。抵抗状態あるいはメモリ状態は、選択したメモリセルに接続されるビットラインの出力電圧又は出力電流として読み出すことができる。例えば、一方の抵抗状態はデータ「0」に相当し、他方の抵抗状態はデータ「1」に相当する。一部のスイッチング材料は、2つ以上の安定した抵抗状態を有することもありうる。
【0005】
可逆的抵抗性スイッチング素子から形成される不揮発性メモリが知られている。例えば、「REWRITEABLE MEMORY CELL COMPRISING A DIODE AND A RESISTIVITY-SWITCHING MATERIAL,」と題された、2005年5月9日出願の米国特許出願公開公報2006/0250836号は、参照することによって本明細書に組み込まれるものであるが、その公開公報では、金属酸化物や金属窒化物のような可逆的抵抗性スイッチング材料に直列に接続されているダイオードを備える、書き込み可能な不揮発性メモリセルが記載されている。そのようなメモリセルは、可逆的抵抗性スイッチングを低抵抗状態から高抵抗状態へと変化させるために、1つ以上のプログラミングシグナルを印加することによってプログラムされることができる。このことを、メモリセルを「リセットする」(RESETTING)と称する場合がある。同様に、可逆的抵抗性スイッチングを高抵抗状態から低抵抗状態へと変化させるために1つ以上のプログラミングシグナルを印加することによって、メモリセルはプログラムされることができる。このことを、メモリセルを「セットする」(SETTING)と称する場合がある。
【0006】
ユニポーラモードでクロスポイントメモリアレイを動作させること、及びバイポーラモードでクロスポイントメモリアレイを動作させること、の両方が提案されている。バイポーラ動作では、一方の極性を有する電圧を印加することにより高抵抗状態を確立し、それとは反対の極性を有する電圧を印加することにより低抵抗状態を確立する。ユニポーラ動作では、高抵抗状態及び低抵抗状態は、同じ極性を有する電圧を印加することにより確立される。
【発明の概要】
【発明が解決しようとする課題】
【0007】
一部のメモリアレイは、セット動作及びリセット動作のために電流の流れを制御する目的で、可逆的抵抗性スイッチング素子に直列に接続されるステアリング装置を用いる。即ち、クロスポイントメモリアレイを用いる場合、プログラムあるいは読み出しをするために一部のメモリセルが選択される一方で、その他多数のメモリセルは選択されない。そのため、その他多数のメモリセルは、その時点における動作中はプログラムあるいは読み出しがされるべきではない。ステアリング素子は、所定の動作中に、何れのメモリセルがプログラムされたり読み出されたりするかを制御する一助となる。ステアリング素子の一例として、各可逆的抵抗性スイッチング素子と直列に配置されるp−i−nダイオードがある。ビットライン及びワードラインに適切な電圧を印加することにより、各メモリ素子は単独でプログラムされたり読み出されたりすることができる。しかしながら、p−i−nダイオードを用いる場合は、逆動作はp−i−nダイオードを損傷させることがあるため、ユニポーラスイッチングのほうが好ましい。また、ユニポーラ動作は、高いリセット電流を必要とするなどの問題が生じることがある。
【0008】
また、ユニポーラ動作のスイッチング歩留りは、バイポーラ動作のスイッチング歩留りよりも低いことがある。スイッチング歩留りとは、適切なスイッチングを行う性質を有するメモリセルの割合のことをいう。スイッチング歩留りは高い方が望ましいため、メモリセルは、バイポーラスイッチングでも適切に動作することが望ましい。
【0009】
クロスポイントメモリアレイをバイポーラ動作するために、金属/絶縁体/金属(metal/insulator/metal)(MIM)ダイオードを抵抗メモリセルに直列に配置する方法が提案されている。しかしながら、十分に高い順バイアス電流などの所望の性質を有するMIMダイオードを製造することは困難な場合がある。
【図面の簡単な説明】
【0010】
【図1A】炭素/トンネル障壁/炭素・ダイオード(carbon/ tunneling-barrier/carbon diode)の模式図である。
【0011】
【図1B】炭素/トンネル障壁/炭素・ダイオードの一実施形態の電流−電圧曲線の一例を示す。
【0012】
【図1C】炭素/トンネル障壁/炭素・ダイオードの一実施形態である。
【図1D】炭素/トンネル障壁/炭素・ダイオードの一実施形態である。
【図1E】炭素/トンネル障壁/炭素・ダイオードの一実施形態である。
【0013】
【図2A】熱平衡状態の炭素/シリコン接合面のエネルギーバンド図の一例を示す。
【0014】
【図2B】順バイアス電圧(Vf)印加時の炭素/シリコン接合面の一実施形態のエネルギーバンド図の一例を示す。
【0015】
【図2C】逆バイアス電圧(Vr)印加時の炭素/シリコン接合面の一実施形態のエネルギーバンド図の一例を示す。
【0016】
【図3A】炭素/トンネル障壁/炭素・ダイオードの一実施形態のエネルギーバンド図の一例を示す。
【図3B】炭素/トンネル障壁/炭素・ダイオードの一実施形態のエネルギーバンド図の一例を示す。
【0017】
【図4A】メモリセルの一実施形態の簡易斜視図である。
【0018】
【図4B】図4Aの複数のメモリセルから形成された第1のメモリレベルの一部の簡易斜視図である。
【0019】
【図4C】第2のメモリレベルの下方に位置する第1のメモリレベルを備えるモノリシックの3次元アレイの一部の簡易斜視図である。
【0020】
【図4D】第2のメモリレベルの下方に位置する第1のメモリレベルを備える3次元アレイの一部の簡易斜視図である。
【0021】
【図4E】メモリシステムの一実施形態のブロック図である。
【0022】
【図5】炭素/トンネル障壁/炭素・ダイオードを形成する一実施形態のプロセスを示す。
【0023】
【図6】ステアリング素子として炭素/トンネル障壁/炭素・ダイオードを用いるメモリアレイを形成するためのプロセスの一実施形態のフローチャートである。
【0024】
【図7A】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7B】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7C】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7D】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7E】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【図7F】図6のプロセスにおける様々なステップ後のメモリアレイを形成する結果を示す。
【発明を実施するための形態】
【0025】
炭素/トンネル障壁/炭素・ダイオード及び炭素/トンネル障壁/炭素・ダイオードの形成方法を開示する。一実施形態では、炭素/トンネル障壁/炭素・ダイオードはメモリアレイ内でステアリング素子として用いられる。メモリアレイ内の各メモリセルは、可逆的抵抗性スイッチング素子、及びステアリング素子として炭素/トンネル障壁/炭素・ダイオードを含んでいてもよい。一実施形態では、メモリセルの状態はバイポーラスイッチングを用いて切り替えられる。しかしながら、ユニポーラスイッチングを用いてもよい。
【0026】
トンネル障壁は半導体又は絶縁体を含んでいてもよい。従って、一実施形態では、ダイオードは炭素/半導体/炭素・ダイオード(carbon/semiconductor/carbon diode)である。ダイオード内の半導体は、真性であってもよいし、ドープされていてもよい。一実施形態では、ダイオードが平衡状態にあると、半導体が空乏化する。例えば、空乏領域が、平衡状態下で半導体領域の一方の端から他方の端まで延びるように、半導体が低濃度にドープされてもよい。別の実施形態では、半導体は平衡状態のときに完全には空乏化しない。例えば、バイアスが全くかけられていない場合や選択されていない状態では、半導体は完全には空乏化しない。しかしながら、半導体は、選択された状態でフルバイアスがかけられている場合には空乏化する。一実施形態では、ダイオードは炭素/絶縁体/炭素・ダイオード(carbon/insulator/carbon diode)である。
【0027】
ダイオード内の炭素は低抵抗率を有することが望ましい。一実施形態では、炭素は主にsp2結合炭素であり、そのため低抵抗である。主にsp2結合炭素であるということは、少なくとも50%の炭素が、1つ以上の他の炭素原子とsp2混成結合を形成するということを意味する。一実施形態では、炭素は黒鉛炭素であり、そのためやはり低抵抗である。一実施形態では、炭素はドープされる。炭素にドープすることで炭素の抵抗を下げることも行われる。
【0028】
図1Aは電極を備えた炭素/トンネル障壁/炭素・ダイオード204の模式図である。ダイオード204は、第1炭素領域242と第2炭素領域246との間にトンネル障壁244を備える。図1Aにはさらに、ダイオード204の下方に下部電極213が示されており、ダイオード204の上方に上部電極234が示されている。一実施形態では、トンネル障壁244は少なくとも1つの半導体を含む。一実施形態では、トンネル障壁244は少なくとも1つの絶縁体を含む。
【0029】
第1炭素領域242及び第2炭素領域246内の炭素は元素状炭素を含む。一実施形態では、第1領域242及び第2領域246は主に元素状炭素を含む。主に元素状炭素であるということは、第1炭素領域242及び第2炭素領域246内の少なくとも50%の原子が元素状炭素であることを意味する。炭素領域242、246内には、ドーパントなどの不純物が存在してもよいが、不純物はドーパントに限定されないことに留意されたい。元素状炭素の一例に黒鉛が挙げられるが、炭素領域242、246は黒鉛炭素に限定されない。一実施形態では、炭素領域242、246は、主にsp2結合炭素である元素状炭素を含む。本明細書で用いられる「sp2結合炭素」という用語は、他の炭素原子とsp2結合を形成する炭素を指す。例えば、1つのs軌道と2つのp軌道がsp2混成を経てsp2結合炭素を形成してもよい。「主にsp2結合炭素である」ということは、少なくとも50%の炭素がsp2結合炭素であることを意味する。一部の炭素はsp3結合炭素になりうることに留意されたい。
【0030】
ダイオード内の炭素は低抵抗であることが望ましい。前述したように、一部の実施形態では、炭素は主にsp2結合炭素であり、そのため低抵抗率を有する。一実施形態では、炭素はドープされている。炭素にドープすると炭素の抵抗が下がる場合がある。ドーパントの例としてホウ素や窒素が挙げられるが、これらに限定されない。
【0031】
上部電極234と下部電極213は、ダイオード204と他の素子とを物理的及び電気的に接触させる。例えば、ダイオード204はメモリ素子に直列に配置されてもよい。この場合、電極213と電極234のどちらかは、ダイオード204とメモリ素子との間に存在する。下部電極213と上部電極234の材料として、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、銅、及びアルミニウムが挙げられるが、これらに限定されない。
【0032】
一例として、ダイオード領域の厚さは以下の通りである。即ち、炭素領域242は10ナノメートル(nm)、トンネル障壁244は50ナノメートル(nm)、炭素領域246は10ナノメートル(nm)である。
【0033】
図1Bは炭素/トンネル障壁/炭素・ダイオード204の一実施形態の電流−電圧曲線の一例を示す。この例では、電流−電圧曲線は高度に非線形であることに留意されたい。一部の適用においては、高度な非線形性が望ましい場合もある。重要な一つのパラメータに「kファクター」がある。kファクターは、公称電圧の50%の電圧時の電流に対する、公称電圧時の電流の比として定義される。一部の適用においては、kファクターが高い(高度な非線形性に相当する)方が望ましい場合もある。一例として、高度な非線形性(即ち高いkファクター)は、ダイオードをクロスポイントメモリアレイ内でステアリング素子として用いるときに望ましい場合がある。トンネル障壁244の厚さは、調整できるパラメータであり、パラメータを調整することで、ダイオードの電流−電圧曲線の形状を変化させることができる。厚さを調整してダイオードの電流−電圧曲線の形状を変化させることについては後述する。
【0034】
図1C、1D、1Eは炭素/トンネル障壁/炭素・ダイオードの異なる実施形態である。具体的には、図1Aは一般的なトンネル障壁244を示す一方、図1C、1D、1Eではトンネル障壁244に異なる種類の材料を用いている。図1Cは炭素/半導体/炭素・ダイオードの一実施形態の模式図である。この実施形態では、半導体244aがトンネル障壁244として機能してもよい。半導体の例としてシリコンやゲルマニウムが挙げられるが、これらに限定されない。半導体244aは、1種類以上の半導体を含んでいてもよい。例えば、半導体244aは、多結晶シリコン、多結晶シリコンゲルマニウム合金、ポリゲルマニウム、あるいは他の好適な半導体の組み合わせから形成されてもよい。
【0035】
一実施形態では、半導体244aは意図的にドープされていない(例えば、半導体は真性である)。一実施形態では、半導体244aはドープされている。ドーピングは比較的に低濃度でもよい。例えば、ドーピング濃度はおよそ7.0×1017/cm3である。一実施形態では、ドーピング濃度は、半導体244aが平衡状態において一端から他端まで空乏化されるような濃度である。即ち、半導体244aは、一方の炭素/半導体接合面(carbon/semiconductor junction)から他方の炭素/半導体接合面まで空乏化される。
【0036】
半導体244aのドーピングは均一でなくてもよい。一部の実施形態では、ドーピング濃度は傾斜される。傾斜されるとは、ドーパントの濃度が半導体領域244a内の位置により異なっていることを意味する。典型的には、炭素領域242、246からの距離により異なっている。一方の炭素領域(例えば炭素領域246)の近傍の方が高濃度で、他方の炭素領域(例えば炭素領域242)の近傍の方が低濃度でもよいことに留意されたい。一実施形態では、半導体244aにはn型ドナーとp型ドナーの両方がドープされる。例えば、n型のドーパントは炭素領域242の近傍で用いられてもよいし、一方、p型のドーパントは炭素領域246の近傍で用いられてもよい。
【0037】
一実施形態では、トンネル障壁244は、異なる種類の半導体を含む領域に分割される。例えば、1つの領域はシリコンを含み、別の領域はゲルマニウムを含む。図1Dの実施例では、トンネル障壁244は第1ゲルマニウム領域244a(1)、シリコン領域244a(2)、及び第2ゲルマニウム領域244a(3)を含む。半導体の他の組み合わせが用いられてもよい。
【0038】
図1Eは炭素/絶縁体/炭素・ダイオードの一実施形態の図である。一実施形態では、絶縁体244bがトンネル障壁244として機能してもよい。絶縁体には、例えば、二酸化シリコン、窒化シリコン、炭化ケイ素、酸化アルミニウム、アルミニウムシリコン酸化物、酸化ハフニウム、ハフニウムシリコン酸化物、及び酸化チタンが挙げられるが、これらに限定されない。一部の材料は半導体又は絶縁体のいずれかであるとみなされうることに留意されたい。例えば、炭化ケイ素は半導体又は絶縁体のいずれかであるとみなされうる。
【0039】
前述したように、トンネル障壁244はシリコンあるいは1つ以上の他の半導体を含んでいてもよい。従って、一部の実施形態では、ダイオード204は炭素/シリコン接合面を有する。炭素/シリコン接合面の性質のいくつかを図2A〜2Cと関連付けて説明する。図2A〜2Cの例では、シリコンは低濃度にn型ドープされている。ドーピングは必ずしも必要ではなく、また、p型ドーピングが用いられてもよいことに留意されたい。図2Aは熱平衡状態における炭素/シリコン接合面のエネルギーバンド図の一例を示す。図2Aでは、真空準位のシリコン(EOS)と真空準位の炭素(EOC)、伝導レベル(EC)のシリコン、価電子レベル(EV)のシリコン、及びフェルミレベルの炭素(EFC)とフェルミレベルのシリコン(EFS)が示されている。熱平衡状態では、フェルミレベルのシリコン(EFS)とフェルミレベルの炭素(EFC)は等しい。炭素はシリコンより仕事関数が高いため、熱平衡状態では、シリコンの空乏領域に示されているようにある程度のバンドバンディング(band banding)が生じる。また、平衡状態では、内蔵電位Φbiがあることに留意されたい。この例における内蔵電位は、シリコンの伝導帯(EC)がどれほど曲げられているかを指す。後述するように、内蔵電位は電荷キャリアの流れに影響を与える。従って、内蔵電位はダイオード電流に影響を与える。
【0040】
図2Aでは、空乏領域は、シリコン領域に部分的に延びた領域として示される。図1Cに示される実施形態などのダイオード204は、半導体領域244aの両側が炭素領域242、246と接触面を有することに留意されたい。従って、各接触面に空乏領域が生じうる。一実施形態では、ダイオード204が熱平衡状態にあるときは、空乏領域が半導体領域の全体に延びる。別言すれば、炭素/シリコンの各接触面に生じる空乏領域は互いに接触する。一部の実施形態では、空乏領域が半導体の一端から他端まで延びるように、半導体は低濃度にドープされる。前述したように、ドーピング濃度は例えばおよそ7.0×1017/cm3である。
【0041】
図2Bは順バイアス電圧(Vf)下における炭素/シリコン接触面の一実施形態のエネルギーバンド図の一例を示す。順バイアス下では、電子は低濃度にn型ドープされたシリコンから炭素まで流れることができる。一般に、電流の流れはシリコンからの大量のキャリア注入に起因する。炭素及びシリコンの仕事関数が等価でないために生成される障壁(q(Φb−Vf))は電流の流れに影響を与える。一部の実施形態では順方向の電流の流れは、障壁を越えて熱電子を放射することで統制される。
【0042】
図2Cは逆バイアス電圧(Vr)下における炭素/シリコン接触面の一実施形態のエネルギーバンド図の一例を示す。逆バイアスの場合の障壁高さ(q(Φb−Vr))は順バイアスの場合の障壁高さよりも大きいことに留意されたい。逆バイアス下では、電子は炭素から低濃度にn型ドープされたシリコンに流れることがある。一般に、逆電流の流れは、漏洩電荷の発生、及び障壁を超えることが可能なそれらの電荷キャリアによるトンネル現象に起因する。空乏領域の長さは、逆バイアス下の接合部では伸びることがあるが、順バイアス下の接合部では縮むことがあることに留意されたい。
【0043】
前述したように、各炭素/シリコン接合部の空乏領域は重なる場合がある。一部の実施形態では、空乏化シリコン領域により、炭素/シリコン/炭素ダイオード204が、以下のトンネル接合、即ち、ダイオード204のシリコンがトンネル障壁として機能し、ダイオード204の両側の炭素接点が金属接点として機能するトンネル接合、と類似した性質を有するようになる。シリコンから形成されるトンネル障壁244は、電流の流れに対して比較的に低い障壁となる。例えば、炭素/シリコン接合面の障壁はおよそ0.5eVである。しかしながら材料の選択によっては、障壁がより高くなる場合もあるし、より低くなる場合もある。例えば、多岐にわたる半導体や絶縁体をトンネル障壁244に用いることができる。従って、説明を進めるに際し、シリコン/炭素接合の一例を用いたが、ダイオード204は、トンネル障壁244がシリコンである場合に限定されないことに留意されたい。また、シリコン以外の半導体、あるいは絶縁体をトンネル障壁244として備えるダイオード204の実施形態においても、ダイオード204はトンネル接合と類似した性質を有することがあることに留意されたい。
【0044】
一部の実施形態ではダイオード204がトンネル接合として機能することを考えると、ダイオード204の電流は、トンネル障壁244を通過する直接トンネリングに起因する第1電流成分、及びトンネル障壁244を通過するファラー・ノルドハイム放出に起因する第2電流成分を含んでいてもよい。直接トンネリング電流は、トンネル障壁244の厚さにかなり影響を受けやすい。例えば、トンネル障壁244の厚さが大きくなると、直接トンネリング電流は低くなる。一方、トンネル障壁244の厚さを変化させても、ファラー・ノルドハイム放出に起因する電流の大きさにはそれほど影響を与えない。しかしながら、ダイオード204に印加される電圧はファラー・ノルドハイム放出に影響を与える場合がある。例えば、印加電圧が増加するとファラー・ノルドハイム放出に起因する電流が大きくなる場合がある。従って、電圧を低くすると、ダイオード電流は主に直接トンネリング電流によって影響を受ける。一方、電圧を高くすると、ダイオード電流は主にファラー・ノルドハイム放出に影響を受ける。
【0045】
図3A及び3Bは、炭素/トンネル障壁/炭素・ダイオードの一実施形態のエネルギーバンド図の一例を示す。この場合、トンネル障壁244は半導体でもよいし絶縁体でもよいことに留意されたい。図3A及び3Bではダイオード204内の電流の流れについて、1つの考えられうる説明をする。しかしながら、図3A及び3Bのエネルギーバンド図は例示が目的であり、ダイオード204がそのようなエネルギーバンドを有する必要はない。図3Aは電圧が印加されていない一例を示す。フェルミレベル(EF)の上方の障壁高さはqΦbiで表される。障壁高さは電流の流れに影響を及ぼす。
【0046】
図3Bは、印加された電圧が仕事関数Φbiよりも大きい場合を示す。障壁領域の有効厚さ(d´)が電圧(V)の印加によりどのように低減するかに留意されたい。一実施形態では、印加電圧が仕事関数Φbi未満のときは、ダイオード電流は主に直接トンネリングに起因するものであり、印加電圧が仕事関数Φbiより大きいときは、ダイオード電流は主にファラー・ノルドハイム放出に起因するものである。
【0047】
前述したように、トンネル障壁244の厚さを調整することにより、直接トンネリング電流とファラー・ノルドハイム放出との相対的な寄与割合は調整することができる。従って、非線形性(即ちkファクター)の量を調整することができる。例えば、トンネル障壁244を厚くすると、直接トンネリング起因の電流は減少する。従って、電流−電圧曲線の形はトンネル障壁244の厚さを調整することにより制御することができる。
【0048】
(メモリセルとシステムの一例)
前述したように、炭素/トンネル障壁/炭素・ダイオード204のいくつかの実施形態の1つの用途として、メモリアレイのステアリング素子がある。典型的には、ステアリング素子として機能するために、1つのダイオード204は1つのメモリ素子に電気的に直列に接続される。図4Aは、メモリセル200の一実施形態の、簡易斜視図である。メモリセル200は、第1導体206と第2導体208との間に、ステアリング素子204に直列に接続されている、可逆的抵抗性スイッチング素子202を備えている。メモリ素子202は、可逆的抵抗性スイッチング材料230、メモリ素子上部電極232、及びメモリ素子下部電極234を含む。メモリ素子下部電極234は、ダイオード204の上部電極として機能してもよいことに留意されたい。メモリセル200は図4Aに示されていない他の複数の層を有していてもよい。
【0049】
本明細書で説明される炭素/トンネル障壁/炭素・ダイオード204の何れの例も、ステアリング素子204に用いることができる。当然のことながら、本明細書で説明される炭素/トンネル障壁/炭素・ダイオード204は例示の目的で用意されたものである。従って、ステアリング素子204は本明細書で説明される炭素/トンネル障壁/炭素・ダイオード204の例に限定されない。
【0050】
可逆的抵抗性スイッチング素子202は、2以上の状態を可逆的にスイッチングすることが可能な抵抗を有する可逆的抵抗性スイッチング材料230を備える。一実施形態では、可逆的抵抗性スイッチング材料230は抵抗変化メモリ(ReRAM)である。一実施形態では、可逆的抵抗性スイッチング材料230は相変化メモリ(PCRAM)である。しかしながら、可逆的抵抗性スイッチング材料230はReRAMやPCRAMに限定されない。
【0051】
可逆的抵抗性スイッチング材料230は、製造時には初期高抵抗状態であってもよく、この状態は、第1の物理的信号を印加すると低抵抗状態にスイッチング可能である。例えばデバイスは、エネルギー、電荷、熱、電圧、電流、または他の物理現象の第1の量を印加することに応じて、状態を切り替えることができる。エネルギー、電荷、熱、電圧、電流、または他の物理現象の第2の量を印加すると、可逆的抵抗性スイッチング材料230は、高抵抗状態に戻ってもよい。あるいは、可逆的抵抗性スイッチング材料230は、製造時には初期低抵抗状態であってもよく、この状態は、適切なエネルギー、電荷、熱、電圧、電流、または他の物理現象を印加すると、高抵抗状態に可逆的にスイッチング可能である。メモリセルに使用される場合、1つの抵抗状態は、2進の「0」を表し、別の抵抗状態は2進の「1」を表してもよい。しかしながら、2以上のデータ/抵抗状態が使用されてもよい。多数の可逆的抵抗性スイッチング素子及び可逆的抵抗性スイッチング材料を使用するメモリセルの動作は、例えば、上記で組み込まれた米国特許出願公開公報2006/0250836号に記載されている。
【0052】
1つの実施形態では、高抵抗状態から低抵抗状態に抵抗をスイッチングするプロセスは、可逆的抵抗性スイッチング素子202を「セットする」(SETTING)と称される。低抵抗状態から高抵抗状態に抵抗をスイッチングするプロセスは、可逆的抵抗性スイッチング素子202を「リセットする」(RESETTING)と称される。高抵抗状態は2進のデータ「0」に関連しており、低抵抗状態は2進のデータ「1」に関連している。他の実施形態では、「セットする」と「リセットする」及び/又はデータの符号化は、逆であってもよい。
【0053】
ある実施形態では、可逆的抵抗性スイッチング材料230は、金属酸化物から形成されてもよい。様々な他の金属酸化物を用いることもできる。可逆的抵抗性スイッチング材料を用いるメモリセルの製造についてのさらなる情報は、「Memory Cell that Employs a Selectively Deposited Reversible Resistance Switching Element and Methods of Forming the Same,」と題された、2007年6月29日に出願の米国特許出願公開公報2009/0001343号に記載されている。これは、参照することによってその全体が本明細書に組み込まれる。可逆的抵抗性スイッチング材料230は金属酸化物に限定されないことに留意されたい。
【0054】
可逆的抵抗性スイッチング素子202は、電極232,234を有する。電極232は、可逆的抵抗性スイッチング材料230と導体208の間に位置している。ダイオード204とメモリ素子202の相対的な位置は逆であってもよいことに留意されたい。例えば、ダイオード204がメモリ素子202の上方に位置してもよい。電極234は、可逆的抵抗性スイッチング材料230とダイオード204の間に位置している。メモリ素子上部電極232とメモリ素子下部電極234は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、及び窒化タングステン、を含む材料から形成されてもよいが、これらに限定されない。
【0055】
導体206および208は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性のシリサイド、導電性のシリサイド−ゲルマニド(a conductive silicide-germanide)、導電性のゲルマニドなどの、何らかの好適な導電性材料を含んでいてもよい。図4Aの実施形態では、導体206および208はレール形状であり、異なる方向(例えば、互いに実質垂直な方向)に伸びている。他の導体の形状および/または構造を用いることもできる。一部の実施形態では、バリア層、接着層、反射防止コーティング、および/または同種のもの(不図示)を、デバイス性能を改善するため、および/またはデバイス製造の支援をするために、導体206および208に用いることができる。
【0056】
図4Bは、図4Aのメモリセル200の複数個から形成される第1のメモリレベル218の一部の簡易斜視図である。簡略化のために、可逆的抵抗性スイッチング素子202及びダイオードステアリング素子204は別々に示されていない。メモリアレイ214は、複数の第1導体206(例えばビットライン)及び複数の第2導体208(例えばワードライン)を含む「クロスポイント」アレイである。複数の第1導体206と複数の第2導体208との間には(図に示されるように)複数のメモリセルが接続される。他のメモリアレイ構造が、マルチレベルのメモリとして使用されてもよい。
【0057】
図4Cは、第2のメモリレベル220の下に配置される第1のメモリレベル218を含むモノリシックな3次元アレイ216の一部の簡易斜視図である。図4Cの実施形態では、各メモリレベル218、220は、クロスポイントアレイ内に複数のメモリセル200を含んでいる。当然ながら、第1のメモリレベル218と第2のメモリレベル220との間に、追加の層(例えば、中間誘電体)が存在してもよいが、簡単にするために図4Cでは示されない。他のメモリアレイ構造が、メモリの追加レベルとして使用されてもよい。
【0058】
一部の実施形態では、メモリレベルは、「High-Density Three-Dimensional Memory Cell」という米国特許第6,952,030号に記載されているように形成されてもよい。当該文献は、参照することによってその全体が本明細書に組み込まれる。例えば、第1のメモリレベルの上側導体は、図4Dに示すように、第1のメモリレベルの上方に位置している第2のメモリレベルの下側導体として使用されてもよい。
【0059】
モノリシックな3次元メモリアレイは、複数のメモリレベルが、中間基板を用いないでウェハなどの単一の基板上に形成されるアレイである。1つのメモリレベルを形成する層は、(単数または複数の)既存のレベルの層の上に、直接に堆積または成長される。これに対して、積層メモリは、Leedyによる「Three dimensional structure memory」と題する米国特許第4,915,167号の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが個別の基板上に最初に形成されるので、このようなメモリは、本当のモノリシックな3次元メモリアレイではない。
【0060】
図4A−4Dは、開示された配置に関連して、円筒形状のメモリセルおよびレール形状の導体を示している。しかしながら、本明細書で開示された技術は、メモリセルについてのある特定の構造に限定されない。可逆的抵抗性スイッチング材料を含んでいるメモリセルを形成するために、他の構造を用いることもできる。例えば、以下の特許は、可逆的抵抗性スイッチング材料を使用するように構成することができるメモリセルの構造の例を提供している。米国特許6,952,043号、米国特許6,951,780号、米国特許6,034,882号、米国特許6,420,215号、米国特許6,525,953号、および米国特許7,081,377号。
【0061】
図4Eは、ここで開示される技術を実行可能なメモリシステム300の一例を示すブロック図である。上記したように、メモリシステム300は、メモリセルが二次元または三次元のアレイとなったメモリアレイ302を含む。一実施形態では、メモリアレイ302は、モノシリックの三次元メモリアレイである。メモリアレイ302のアレイ端子線は、行として構成されたワード線の様々な層と、列として構成されたビット線の様々な層とを有する。しかしながら、他の方向でも実施可能である。
【0062】
メモリシステム300は、出力308がメモリアレイ302の各々のワード線に接続されている行制御回路320を含む。行制御回路320は、M個の行アドレス信号の集合と1つ以上の様々な制御信号を、システム制御ロジック回路330から受信している。行制御回路320は、典型的には、読み取り及びプログラミング(例えば、セット及びリセット)動作の双方のために、行デコーダ322、アレイ端子ドライバ324及びブロック選択回路326としての回路を含んでいる。メモリシステム300はまた、入力/出力306がメモリアレイ302の各々のビット線に接続される列制御回路310を含む。列制御回路306は、N個の列アドレス信号の集合と1つ以上の様々な制御信号を、システム制御論理330から受信している。列制御回路306は、典型的には、列デコーダ312、アレイ端子レシーバまたはドライバ314、ブロック選択回路316、に加え、増幅器318を含む読み取り/書き込み回路、及びI/Oマルチプレクサとしての回路を含んでいる。システム制御論理回路330は、データ及び命令をホストから受信し、データをホストに提供する。他の実施形態では、システム制御論理330は、データ及び命令を個別の制御回路から受信し、データをその制御回路に提供することができ、その制御回路はホストと通信している。システム制御論理330は、メモリシステム300の動作を制御するために、1つ以上の状態マシン、レジスタ及び他の制御ロジックを含んでもよい。
【0063】
一実施形態では、図4Eに示されたコンポーネントの全てを、単独の集積回路に配置することができる。例えば、システム制御ロジック330と列制御回路310と行制御回路320は、基板の表面に形成し、メモリアレイ302は、基板の上(そして、システム制御ロジック330と列制御回路310と行制御回路320との上)に形成されたモノリシック3次元メモリアレイとすることができる。一部の場合、制御回路の一部分は、一部のメモリアレイと同じ層に形成することができる。
【0064】
通常、メモリアレイを組み込んだ集積回路では、アレイが多数の副アレイあるいはブロックにさらに分割される。複数のブロックは、16又は32その他の数のブロックを含むベイにグループ化される。よく利用されるものとして、副アレイは、一般的にデコーダ、ドライバ、センス増幅器及び入力/出力回路によって連続された隣接するワード及びビット線を有する隣接したメモリセルのグループである。これは、様々な理由のために行われる。例えば、大きなアレイでは、ワード線及びビット線を横切るときにそのワード線及びビット線の抵抗及び容量によって生じる信号遅れ(即ちRC遅れ)がとても大きいことがある。これらのRC遅れは、大きなアレイを小さな副アレイのグループに分割し、各々のワード線及び/またはビット線の長さを短くすることによって低下させることができる。他の例では、メモリセルのグループへのアクセスに関連する電力は、メモリサイクルにおいて同時にアクセスし得るメモリセルの数の上限を決定し得る。結果として、大きなメモリアレイは、しばしば小さな副アレイに分割され、同時にアクセスされるメモリセルの数が減らされる。ただし、記述を簡単化するために、アレイは、副アレイと同意語で用いられ、デコーダ、ドライバ、センス増幅器、及び入力/出力回路によって通常は連続している隣接したワード及びビット線を有するメモリセルの隣接したグループと称される。集積回路は、1つ以上のメモリアレイを含んでもよい。
【0065】
図5は炭素/トンネル障壁/炭素・ダイオード204を形成する一実施形態のプロセス500を示す。プロセス500は、図1A、1C、1D又は1Eに示される何れのダイオード204を形成するために用いてもよいが、それらの実施形態に限定されない。ステップ502では、第1炭素領域242が形成される。一実施形態では、第1領域は主に5元素状炭素を含む。主に元素状炭素であるということは、第1領域の少なくとも50%の原子が元素状炭素であることを意味する。一実施形態では、第1領域の元素状炭素は主にsp2結合炭素を含む。主にsp2結合炭素であるということは、第1領域の少なくとも50%の炭素がsp2結合炭素であることを意味する。一実施形態では、第1領域の炭素にはホウ素や窒素などの不純物がドープされる。炭素には、インサイチュまたは注入によりドープすることができる。
【0066】
一実施形態では、第1炭素領域242を形成するステップは、非晶質の炭素を堆積させるステップと、その後で熱アニールを実行して非晶質の炭素が主にsp2結合炭素を含むようにするステップを有する。熱アニールのパラメータの例には、60秒間700℃で処理する急熱アニール(RTA)がある。一実施形態では、プラズマ強化化学気相成長(PECVD)により、C2H2ガスを用いたチャンバで、550℃、5トル(Torr)の圧力で非晶質の炭素を堆積させる。堆積してすぐの状態では、非晶質の炭素は比較的に高抵抗率を有してもよい。炭素の抵抗はsp2結合炭素の量が増えるにつれて低くなることがある。抵抗は炭素の厚さにより変わりうることに留意されたい。一実施形態では炭素の厚さはおよそ100オングストロームであり、この厚みにより好適な抵抗率と再現性のある膜厚が実現する。炭素膜は100オングストロームより厚くてもいいし、薄くてもよいことに留意されたい。例えば、炭素膜は抵抗率を下げるために100オングストロームより薄く生成されることもある。熱アニールはプロセス500のその他のステップの後で実行してもよいことに留意されたい。
【0067】
ステップ504では、炭素を含む第2領域が形成される。ステップ504はステップ502と同様である。一実施形態では、第2領域は主に元素状炭素を含む。一実施形態では、第2領域の元素状炭素は主にsp2結合炭素を含む。一実施形態では、第2炭素領域242を形成するステップは、非晶質の炭素を堆積させるステップと、その後で熱アニールを実行して非晶質の炭素が主にsp2結合炭素を形成するようにするステップを有する。一実施形態では、第2領域の炭素にはホウ素や窒素などの不純物がドープされる。ステップ504は必ずしもステップ502の直後のステップでなくてもよいことに留意されたい。
【0068】
ステップ506では、第1領域と第2領域との間でトンネル障壁を与える少なくとも1つの材料を含む第3領域が形成される。第3領域は第2炭素領域246の形成に先立って形成されてもよいことに留意されたい。第3領域の物質は、シリコン、ゲルマニウム、あるいはシリコンとゲルマニウムの組み合わせといった、少なくとも1つの半導体を含んでいてもよい。第3領域はシリコン−ゲルマニウム合金を含んでいてもよいし、シリコン領域とゲルマニウム領域に分かれていてもよい。半導体は、ドープされていなくてもよいし、低濃度にドープされていてもよい。一実施形態では、平衡状態において少なくとも1つの半導体が空乏化される。一実施形態では、少なくとも1つの半導体が、p型ドーパントを含む第1領域の近傍に第1部分を、n型ドーパントを含む第2領域の近傍に第2部分を有する。一実施形態では、トンネル障壁を与える少なくとも1つの材料は、絶縁体を含む。例えば、トンネル障壁を与える少なくとも1つの材料は、炭化ケイ素、二酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、ハフニウムシリコン酸化物、アルミニウムシリコン酸化物、あるいは酸化チタンのうち1つ以上を含んでいてもよい。
【0069】
プロセス500のステップが列挙される順番はこの通りである必要はない。また、プロセス500のいくつかのステップは、別のステップの一部が他のステップ完了に先立って開始するように、異なる回数行われてもよい。
【0070】
図6は炭素/トンネル障壁/炭素・ダイオード204をステアリング素子として用いるメモリアレイを形成するプロセス600の一実施形態のフローチャートである。プロセス600は図4Bに示されるメモリアレイ214などのメモリアレイを形成するために用いられてもよい。メモリアレイ214の形成は、ステップ602で基板を準備するところから始まる。基板は、単結晶シリコン、シリコン−ゲルマニウムやシリコン−ゲルマニウム−カーボンのようなIV−IV族化合物、III−V族化合物、II−VII族化合物、これらの基板上のエピタキシャル層、または何らかの他の半導体材料などの、従来知られている任意の半導体基板とすることができる。基板は、その中に製造された集積回路を含んでいてもよい。例えば基板は、メモリアレイを読み出すためにおよびメモリアレイをプログラムするために、導体206および208に電気的に接続されている回路を含んでいてもよい。ステップ604では、基板上に絶縁層が形成される。絶縁層は、酸化シリコン、シリコン窒化物、または他の好適な絶縁材料とすることができる。
【0071】
ステップ606では、複数の第1(下側)導体206が絶縁体上に形成される。ステップ606は、絶縁体上の複数の第1導体に材料を堆積させるステップを含んでいてもよい。導電層の絶縁層への接着を支援するために、絶縁層と導電層との間に接着層が含まれていてもよい。上を覆う導電層がタングステンである場合には、接着層として窒化チタンを用いることができる。導電層は、タングステン、または、タンタル、チタン、銅、コバルトを含む他の材料、またはそれらの合金など、従来知られている導電材料を備えていてもよい。導体レール206aを形成する全ての層が堆積されると、ステップ706において、実質平行で実質同一平面上にある複数の導体206a形成するために好適なマスキングプロセスおよびエッチングプロセスを用いて、それらの層はパターン形成されエッチングされる。一実施形態では、フォトレジストが堆積され、フォトリソグラフィによってパターン形成され、層がエッチングされ、その後通常のプロセス技術を用いてフォトレジストが除去される。
【0072】
次に、ステップ608において、複数の第1導体206の上および間に、誘電材料が堆積される。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物(silicon oxynitride)などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として、高密度プラズマ法によって堆積された二酸化シリコンが使用される。第1導体206の上面上の余分な誘電材料を除去し、誘電材料で分離された第1導体206の上面を露出させ、実質的に平面な表面を残してもよい。平面な表面を形成するための余分な誘電体の除去は、化学的機械的研磨(CMP)または平坦化エッチバックなどの、従来知られている何れかのプロセスによって実行することができる。別の実施形態では、ダマシン法によって第1導体206を形成することができる。図7A及び7Bはステップ608後の結果を示す。図7Aは、基板702上に存在する複数の第1(下側)導体206、及び複数の第1導体206の間にある誘電体706を備えた下部絶縁体704を示す。図7Bは図7AのA−A´線に沿った断面図を示す。
【0073】
ステップ610では、ダイオードの電極213に用いられる材料の層が、少なくとも複数の下側導体206上に堆積される。ステップ610は、下側導体206上、及び複数の導体206の間に存在する誘導体706上にTiN層を堆積させるステップを含んでいてもよい。しかしながら、ダイオード電極213は、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、窒化タングステン、銅、及びアルミニウムなどの他の材料から形成されてもよい。
【0074】
ステップ612、614、及び618では、炭素/トンネル障壁/炭素・ダイオード204に使われる支柱にパターン形成される材料の層が堆積される。説明を進めるに際し、トンネル障壁領域244が低濃度にドープされた半導体である一例を用いて説明する。しかしながら、トンネル障壁が絶縁体であってもよい。また、トンネル障壁領域244がドープされていなくてもよい。
【0075】
ステップ612では、炭素領域242として機能する炭素の層が堆積される。一実施形態では、ステップ612は非晶質の炭素を堆積させるステップを含んでいる。一実施形態では、非晶質の炭素は、プラズマ強化化学気相成長(PECVD)により、C2H2ガスを用いたチャンバで、550℃、5トルの圧力で堆積される。一実施形態では炭素の厚さはおよそ100オングストロームであり、この厚みにより好適な抵抗率と再生産可能な膜厚が実現する。炭素膜は100オングストロームより厚くてもいいし、薄くてもよいことに留意されたい。一実施形態では、炭素の層にはホウ素や窒素などの材料がドープされる。炭素の層が堆積されてから、インサイチュまたは注入によりドープしてもよい。
【0076】
ステップ614では、トンネル障壁244として機能する少なくとも1つの半導体を備えた1つ以上の層が、炭素の層の上に形成される。説明を進めるに際し、半導体の例としてシリコンが用いられる。一実施形態では、シリコンを堆積させている間にインサイチュドーピングが実行される。例えば、シリコンを堆積させている間、n型及びp型のドーパント原子を供給するガスが供給される。しかしながら、インサイチュドーピングは必須ではない。一実施形態では、シリコンの層を堆積させた後でドーピングが実行される。例えば、シリコンの層を堆積させた後でイオン注入が実行されてもよい。ドーピング濃度は例えばおよそ7.0×1017/cm3である。シリコンの層を堆積し、ゲルマニウムの層を堆積し、さらにシリコンの層を堆積するといった、多層の半導体が堆積されてもよいことに留意されたい。また、シリコン−ゲルマニウム合金、ポリゲルマニウム、または他の好適な半導体の組み合わせの層がステップ614において堆積されてもよいことに留意されたい。別の実施例では、トンネル障壁244として機能することになる絶縁体がステップ614において形成される。
【0077】
ステップ616では、炭素領域246として機能する炭素の別の層が堆積される。一実施形態では、ステップ616は非晶質の炭素を堆積させるステップを含む。一実施形態では、非晶質の炭素は、プラズマ強化化学気相成長(PECVD)により、C2H2ガスを用いたチャンバで、550℃、5トルの圧力で堆積される。一実施形態では炭素の厚さはおよそ100オングストロームであり、この厚みにより好適な抵抗率と再生産可能な膜厚が実現する。炭素膜は100オングストロームより厚くてもいいし、薄くてもよいことに留意されたい。一実施形態では、炭素の層にはホウ素や窒素などの材料がドープされる。炭素の層が堆積されてから、インサイチュまたは注入によりドープしてもよい。図7C〜7Fは、図7Bの構造の上面の追加の層の構成を示す。具体的には、図7C〜7Fは図7Aの断面図に垂直な視点から見たメモリアレイ214の断面図を示す。図7Cはステップ616後の結果を示す。
【0078】
ステップ618では、メモリセルの下部電極234の材料が堆積される。下部電極234はTiNによって形成されてもよい。しかしながら、ダイオード電極213はチタン、タンタル、窒化タンタル、タングステン、窒化タングステン、銅、及びアルミニウムなどの他の材料から形成されてもよい。下部電極234の材料は、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。
【0079】
ステップ620では、可逆的抵抗性スイッチング素子202の材料が堆積される。このステップでは多数の異なる種類の材料が堆積されてもよい。一実施形態では、可逆的抵抗性スイッチング素子202が金属酸化物(MeOX)から形成される。MeOXは、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。一実施形態では、可逆的抵抗性スイッチング素子202はGe2Sb2Te5(GST)である。一部の実施形態では、炭素材料から可逆的抵抗性スイッチング素子202が形成される。炭素から形成される可逆的抵抗性スイッチング素子202は、非晶質と黒鉛炭素の任意の組合せを備えていてもよい。一実施形態では、可逆的抵抗性スイッチング素子202はカーボンナノチューブ(CNT)である。
【0080】
ステップ622では、上部電極232の材料が堆積される。上部電極232は、白金、TiN、及びTaNなどを含む多種多様の材料から形成されてもよいが、これらの材料に限定されない。しかしながら、上部電極232はチタン、タンタル、タングステン、窒化タングステン、銅、及びアルミニウムなどの他の材料から形成されてもよい。上部電極232の材料は、化学気相成長(CVD)、物理気相成長(PVD)、原子層堆積(ALD)およびスパッタリングを含む、様々な技術を用いて堆積させることができるが、これらの方法に限定されない。図7Dはステップ622後の結果を示し、上部電極213がTiNから形成され、可逆的抵抗性スイッチング素子202が金属酸化物(MeOX)から形成される一例を示す。
【0081】
ステップ624では、熱アニールが実行される。一実施形態では、熱アニールは、ステップ612及び616で堆積された非晶質の炭素の少なくとも一部を、sp2炭素結合を有する炭素にさせる働きをする。一部の実施形態では、少なくとも50%の炭素がsp2炭素結合を有する。一実施形態では、熱アニールは、添加されたドーパント全てを活性化させる働きも有する。熱アニールはステップ614で堆積されたシリコンをポリシリコンに変化させることもある。しかしながら、ポリシリコンの形成は必須ではない。熱アニールのパラメータの例には、60秒間700℃で処理する急熱アニール(RTA)がある。しかしながら、他の温度や他の時間で処理が行われてもよい。
【0082】
ステップ626では、ステップ610〜622で堆積される材料から支柱が形成される。任意の好適なマスキングプロセスおよびエッチングプロセスを用いて、支柱を形成することができる。例えば、フォトレジストを堆積させ、通常のフォトリソグラフィ技術を用いてフォトレジストをパターン形成し、エッチングすることができる。その後、フォトレジストを除去することができる。または、例えば二酸化シリコンなどのある別の材料のハードマスクを、下部反射防止コーティング(BARC)を上面に有して、半導体層スタックの上面上に形成し、その後パターン形成してエッチングすることができる。同様に、ハードマスクとして、誘電体反射防止コーティング(DARC)を用いることができる。アドバンスドパターニングフィルム(APF)などの他のハードマスク材料が、BARCやDARCをハードマスクとして用いられてもよい。一部の実施形態では、各支柱が導体206の上に形成されるように、支柱は、下方の導体206とほぼ同一のピッチおよびほぼ同一の幅を有している。多少の位置ずれは許容することができる。図7Eは、ステップ624の後の結果を示している。図7Eでは、各支柱が、メモリ素子202に直列に接続された炭素/半導体/炭素・ダイオード204を有する1つのメモリセル200に対応している。
【0083】
ステップ628では、半導体支柱の上および間に誘電材料が堆積され、支柱間の間隙が埋められる。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として二酸化シリコンが使用される。支柱の上面上の誘電材料が除去され、誘電材料で分離された支柱の上面が露出され、実質的に平面な表面が残される。余分な誘電体の除去は、CMPまたはエッチバックなどの、従来知られている何れかのプロセスによって実行することができる。
【0084】
次に、複数の第2又は上側導体208がステップ630で形成される。複数の上側導体208の形成は、ステップ628で堆積された誘電材料の上、及び上部電極232の上面の上に、上側導体の材料を堆積させるステップを含んでいてもよい。導電層は、タングステン、または、タンタル、チタン、銅、コバルトを含む他の材料、またはそれらの合金など、従来知られている導電材料を備えていてもよい。材料はその後、実質平行で実質同一平面上にある複数の導体208を形成するために好適なマスキングプロセスおよびエッチングプロセスを用いて、パターン形成されエッチングされる。一実施形態では、フォトレジストが堆積され、フォトリソグラフィによってパターン形成され層がエッチングされ、その後通常のプロセス技術を用いてフォトレジストが除去される。複数の導体208の上および間に、誘電材料が堆積されてもよい。誘電材料は、酸化シリコン、シリコン窒化物、またはシリコン酸窒化物(silicon oxynitride)などの、既知の電気絶縁材料とすることができる。一実施形態では、誘電材料として、高密度プラズマ法によって堆積された二酸化シリコンが使用される。導体レール208の上面上の余分な誘電材料を除去し、誘電材料で分離された導体208の上面を露出させ、実質的に平面な表面を残してもよい。平面な表面を形成するための余分な誘電体の除去は、化学的機械的研磨(CMP)または平坦化エッチバックなどの、従来知られている何れかのプロセスによって実行することができる。図7Fは上側導体208を形成した後の結果を示す。
【0085】
本明細書で開示される一実施形態は、主に元素状炭素を含む第1領域と、主に元素状炭素を含む第2領域と、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域と、を備えるダイオードを含む。第1領域の元素状炭素は、主にsp2結合炭素を含んでいてもよい。同様に、第2領域の元素状炭素は、主にsp2結合炭素を含んでいてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、少なくとも1つの半導体を含んでいてもよい。その少なくとも1つの半導体は、ドープされていなくてもよいし、低濃度にドープされていてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、絶縁体を含んでいてもよい。
【0086】
本明細書で開示される一実施形態はダイオードを形成するステップを含む。その方法は、主に元素状炭素を含む第1領域を形成するステップと、主に元素状炭素を含む第2領域を形成するステップと、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域を形成するステップと、を含む。第1領域を形成するステップと第2領域を形成するステップは、第1領域と第2領域に非晶質の炭素を堆積させるステップと、第1領域と第2領域の非晶質の炭素から主にsp2結合炭素を形成するために熱アニールを実行するステップを含んでいてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、少なくとも1つの半導体を含んでいてもよい。その少なくとも1つの半導体はドープされていなくてもよいし、低濃度にドープされていてもよい。第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料は、絶縁体を含んでいてもよい。
【0087】
一実施形態は、複数の第1導体と、複数の第2導体と、クロスポイントアレイ構造内で複数の第1導体と複数の第2導体との間に構成される複数のメモリセルと、を備える不揮発性の記憶装置を含む。複数のメモリセルの各々は可逆的抵抗性スイッチング素子、及び可逆的抵抗性スイッチング素子に直列に接続されるダイオードを含む。ダイオードは、主にsp2結合炭素を含む第1領域と、主にsp2結合炭素を含む第2領域と、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域と、を含む。
【0088】
一実施形態は不揮発性の記憶装置を形成する方法を含む。その方法は複数の第1導体を形成するステップと、複数の第2導体を形成するステップと、クロスポイントアレイ構造内で複数の第1導体と複数の第2導体との間に構成される複数のメモリセルを形成するステップと、を備える。複数のメモリセルの個々を形成するステップは、可逆的抵抗性スイッチング素子を形成するステップと、可逆的抵抗性スイッチング素子に直列に接続されるダイオードを形成するステップを含む。ダイオードを形成するステップは、主にsp2結合炭素を含む第1領域を形成するステップと、主にsp2結合炭素を含む第2領域を形成するステップと、第1領域と第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域を形成するステップと、を含む。
【0089】
一実施形態は、主にsp2結合炭素を含む第1領域と、主にsp2結合炭素を含む第2領域と、第1領域と第2領域との間に少なくとも1つの半導体を含む第3領域と、を備えるダイオードを含む。
【0090】
一実施形態は、主にsp2結合炭素を含む第1領域を形成するステップと、主にsp2結合炭素を含む第2領域を形成するステップと、第1領域と第2領域との間に少なくとも1つの半導体を含む第3領域を形成するステップと、を備えるダイオードを形成する方法を含む。
【0091】
上述の本発明に係る詳細な記載は、実例及び描写を目的として用意されたものであり、本発明を開示した詳細な形態に限定又は制限することを意図したものではない。上記教示において多くの改良や変形例が可能である。開示される実施形態は、本技術の本質を最も良く表すために選ばれたものであり、当業者であれば、実用上の変形例において、本技術を様々な実施形態において最適に利用し、特定の用途に合致するように様々な改良を加えることができる。本技術の範囲は、添付される特許請求の範囲によって定義されるものである。
【特許請求の範囲】
【請求項1】
主に元素状炭素を含む第1領域と(242)、
主に元素状炭素を含む第2領域と(246)、
前記第1領域と前記第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域と(244)、
を備えるダイオード。
【請求項2】
前記第1領域内の前記元素状炭素は主にsp2結合炭素を含み、前記第2領域内の前記元素状炭素は主にsp2結合炭素を含む、請求項1に記載のダイオード。
【請求項3】
前記第1領域内の前記炭素の少なくとも50%がsp2結合炭素であり、前記第2領域内の前記炭素の少なくとも50%がsp2結合炭素である、請求項1または2に記載のダイオード。
【請求項4】
前記第1領域内の原子の少なくとも50%が元素状炭素であり、前記第2領域内の原子の少なくとも50%が元素状炭素である、請求項1〜3の何れか1項に記載のダイオード。
【請求項5】
前記第1領域と前記第2領域との間にトンネル障壁を与える前記少なくとも1つの材料は、少なくとも1つの半導体を含む、請求項1〜4のいずれか1項に記載のダイオード。
【請求項6】
トンネル障壁を与える前記少なくとも1つの材料は、少なくとも1つの空乏化された半導体を含む、請求項1〜5のいずれか1項に記載のダイオード。
【請求項7】
前記第1領域は、不純物がドープされた元素状炭素を主に含む領域であり、前記第2領域は、不純物がドープされた元素状炭素を主に含む領域である、請求項1〜6のいずれか1項に記載のダイオード。
【請求項8】
前記ダイオードはメモリ装置内でステアリング素子として用いられ、前記メモリ装置は、
第1の複数の導体と(206)、
第2の複数の導体と(208)、
クロスポイントアレイ構造内において、前記第1の複数の導体と前記第2の複数の導体との間に構成される複数のメモリセルと(200)、を備え、
前記複数のメモリセルの各々が、
可逆的抵抗性スイッチング素子と(202)、
前記可逆的抵抗性スイッチング素子と直列に接続され、ステアリング素子(204)として用いられる前記ダイオードと、を含む、請求項1〜7のいずれか1項に記載のダイオード。
【請求項9】
トンネル障壁を与える前記少なくとも1つの材料は絶縁体を含んでいる、請求項1〜4,7,8の何れかに記載のダイオード。
【請求項10】
主に元素状炭素を含む第1領域を形成するステップと(502)、
主に元素状炭素を含む第2領域を形成するステップと(504)、
前記第1領域と前記第2領域との間にトンネル障壁を与える材料を少なくとも1つ含む第3領域を形成するステップと(506)、
を備える、ダイオードを形成する方法。
【請求項11】
前記第1領域内の前記炭素の少なくとも50%がsp2結合炭素であり、前記第2領域内の前記炭素の少なくとも50%がsp2結合炭素である、請求項10に記載の方法。
【請求項12】
前記第1領域を形成するステップと前記第2領域を形成するステップは、
前記第1領域と前記第2領域に非晶質の炭素を堆積させるステップと、
前記第1領域と前記第2領域内の前記非晶質の炭素から主にsp2結合炭素を形成する熱アニールを行うステップと、を備える、請求項10または11に記載の方法。
【請求項13】
前記第1領域内の前記原子の少なくとも50%が元素状炭素であり、前記第2領域内の前記原子の少なくとも50%が元素状炭素である、請求項10〜12の何れか1項に記載の方法。
【請求項14】
前記第3領域を形成するステップは、前記第3領域に少なくとも1つの半導体を形成するステップを含む、請求項10〜13の何れか1項に記載の方法。
【請求項15】
前記第3領域を形成するステップは、前記第3領域に少なくとも1つの絶縁体を形成するステップを含む、請求項10〜13の何れか1項に記載の方法。
【請求項16】
主に元素状炭素を含む第1領域を形成する手段と(502)、
主に元素状炭素を含む第2領域を形成する手段と(504)、
前記第1領域と前記第2領域との間にトンネル障壁を与える材料を少なくとも1つ含む第3領域を形成する手段と(506)、
を備える、ダイオードを形成する手段。
【請求項1】
主に元素状炭素を含む第1領域と(242)、
主に元素状炭素を含む第2領域と(246)、
前記第1領域と前記第2領域との間にトンネル障壁を与える少なくとも1つの材料を含む第3領域と(244)、
を備えるダイオード。
【請求項2】
前記第1領域内の前記元素状炭素は主にsp2結合炭素を含み、前記第2領域内の前記元素状炭素は主にsp2結合炭素を含む、請求項1に記載のダイオード。
【請求項3】
前記第1領域内の前記炭素の少なくとも50%がsp2結合炭素であり、前記第2領域内の前記炭素の少なくとも50%がsp2結合炭素である、請求項1または2に記載のダイオード。
【請求項4】
前記第1領域内の原子の少なくとも50%が元素状炭素であり、前記第2領域内の原子の少なくとも50%が元素状炭素である、請求項1〜3の何れか1項に記載のダイオード。
【請求項5】
前記第1領域と前記第2領域との間にトンネル障壁を与える前記少なくとも1つの材料は、少なくとも1つの半導体を含む、請求項1〜4のいずれか1項に記載のダイオード。
【請求項6】
トンネル障壁を与える前記少なくとも1つの材料は、少なくとも1つの空乏化された半導体を含む、請求項1〜5のいずれか1項に記載のダイオード。
【請求項7】
前記第1領域は、不純物がドープされた元素状炭素を主に含む領域であり、前記第2領域は、不純物がドープされた元素状炭素を主に含む領域である、請求項1〜6のいずれか1項に記載のダイオード。
【請求項8】
前記ダイオードはメモリ装置内でステアリング素子として用いられ、前記メモリ装置は、
第1の複数の導体と(206)、
第2の複数の導体と(208)、
クロスポイントアレイ構造内において、前記第1の複数の導体と前記第2の複数の導体との間に構成される複数のメモリセルと(200)、を備え、
前記複数のメモリセルの各々が、
可逆的抵抗性スイッチング素子と(202)、
前記可逆的抵抗性スイッチング素子と直列に接続され、ステアリング素子(204)として用いられる前記ダイオードと、を含む、請求項1〜7のいずれか1項に記載のダイオード。
【請求項9】
トンネル障壁を与える前記少なくとも1つの材料は絶縁体を含んでいる、請求項1〜4,7,8の何れかに記載のダイオード。
【請求項10】
主に元素状炭素を含む第1領域を形成するステップと(502)、
主に元素状炭素を含む第2領域を形成するステップと(504)、
前記第1領域と前記第2領域との間にトンネル障壁を与える材料を少なくとも1つ含む第3領域を形成するステップと(506)、
を備える、ダイオードを形成する方法。
【請求項11】
前記第1領域内の前記炭素の少なくとも50%がsp2結合炭素であり、前記第2領域内の前記炭素の少なくとも50%がsp2結合炭素である、請求項10に記載の方法。
【請求項12】
前記第1領域を形成するステップと前記第2領域を形成するステップは、
前記第1領域と前記第2領域に非晶質の炭素を堆積させるステップと、
前記第1領域と前記第2領域内の前記非晶質の炭素から主にsp2結合炭素を形成する熱アニールを行うステップと、を備える、請求項10または11に記載の方法。
【請求項13】
前記第1領域内の前記原子の少なくとも50%が元素状炭素であり、前記第2領域内の前記原子の少なくとも50%が元素状炭素である、請求項10〜12の何れか1項に記載の方法。
【請求項14】
前記第3領域を形成するステップは、前記第3領域に少なくとも1つの半導体を形成するステップを含む、請求項10〜13の何れか1項に記載の方法。
【請求項15】
前記第3領域を形成するステップは、前記第3領域に少なくとも1つの絶縁体を形成するステップを含む、請求項10〜13の何れか1項に記載の方法。
【請求項16】
主に元素状炭素を含む第1領域を形成する手段と(502)、
主に元素状炭素を含む第2領域を形成する手段と(504)、
前記第1領域と前記第2領域との間にトンネル障壁を与える材料を少なくとも1つ含む第3領域を形成する手段と(506)、
を備える、ダイオードを形成する手段。
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図1B】
【図1C】
【図1D】
【図1E】
【図2A】
【図2B】
【図2C】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【公表番号】特表2013−514667(P2013−514667A)
【公表日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願番号】特願2012−544632(P2012−544632)
【出願日】平成22年12月8日(2010.12.8)
【国際出願番号】PCT/US2010/059555
【国際公開番号】WO2011/084334
【国際公開日】平成23年7月14日(2011.7.14)
【出願人】(507318624)サンディスク スリーディー,エルエルシー (86)
【Fターム(参考)】
【公表日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願日】平成22年12月8日(2010.12.8)
【国際出願番号】PCT/US2010/059555
【国際公開番号】WO2011/084334
【国際公開日】平成23年7月14日(2011.7.14)
【出願人】(507318624)サンディスク スリーディー,エルエルシー (86)
【Fターム(参考)】
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