疑似ランダムビット列発生器
【課題】高速動作可能な疑似ランダムビット列発生器を提供する。
【解決手段】疑似ランダムビット列発生器は、ハーフレート・クロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）のＤＦＦ１−３，・・・，１−Ｎと、ハーフレート・クロック信号によって決定される動作タイミングがＤＦＦ１−３，・・・，１−Ｎの動作タイミングと１８０度位相が異なるタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個のＤＦＦ１−２，・・・，１−Ｎ−１と、排他的論理和回路２と、ハーフレート・クロック信号の２倍の周波数のフルレート・クロック信号により排他的論理和回路２の出力信号を識別再生するＤＦＦ１−１とを備える。
【解決手段】疑似ランダムビット列発生器は、ハーフレート・クロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）のＤＦＦ１−３，・・・，１−Ｎと、ハーフレート・クロック信号によって決定される動作タイミングがＤＦＦ１−３，・・・，１−Ｎの動作タイミングと１８０度位相が異なるタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個のＤＦＦ１−２，・・・，１−Ｎ−１と、排他的論理和回路２と、ハーフレート・クロック信号の２倍の周波数のフルレート・クロック信号により排他的論理和回路２の出力信号を識別再生するＤＦＦ１−１とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速動作のデジタル集積回路もしくはアナログ集積回路のテスト用信号源に用いられる、高速動作可能な疑似ランダムビット列発生器に関するものである。
【背景技術】
【０００２】
疑似ランダムビット列発生器（Pseudo Random Bit Sequence Generator、以下ＰＲＢＳ発生器と略）は、様々なデジタル回路及びアナログ回路のテスト用信号源として幅広く用いられている。ＰＲＢＳ発生器は、シフトレジスタを含んだフィードバックループで構成される。シフトレジスタの数、タップの数、及びタップの取り出し位置によってビット列の長さとパターンが決まってくる。多くの場合、タップの数は２個であり、タップから取り出された複数の信号の排他的論理和（Exclusive OR、以下ＸＯＲと略）を取り、そのＸＯＲの出力をシフトレジスタの先頭入口に戻してフィードバックループが構成される。
【０００３】
図９は従来のビット列長２7−１のＰＲＢＳ発生器（以下、２7−１ＰＲＢＳ発生器と略）の構成を示すブロック図である。従来の２7−１ＰＲＢＳ発生器は、シフトレジスタである７個の遅延フリップフロップ（Delayed Flip-Flop、以下ＤＦＦと略）１００−１〜１００−７と、１個のＸＯＲ回路１０１とからなる１つのフィードバックループで構成されている。図９において、１０２はＤＦＦ１００−１〜１００−７にクロック信号を供給するクロックバッファ、１０３はＤＦＦ１００−４の出力を２7−１ＰＲＢＳ発生器の出力として取り出す出力バッファである。
【０００４】
各々のビットは、周波数がＦ１で、周期がＴ１（Ｔ１＝１／Ｆ１）のクロック信号で駆動される７個のＤＦＦ１００−１〜１００−７の間を順次移動していき、７個のＤＦＦ１００−１〜１００−７のトータルでは７×Ｔ１の遅延時間が与えられる。ＤＦＦ１００−６に存在するビットは、ＸＯＲ回路１０１の１入力としてＸＯＲ回路１０１に与えられる。また、ＤＦＦ１００−７に存在するビットは、ＸＯＲ回路１０１のもうひとつの入力としてＸＯＲ回路１０１に与えられる。ここで、ＤＦＦ１００−７に存在しているビットは、１周期前すなわちＴ１の時間だけ前の時点ではＤＦＦ１００−６に存在していたビットと同一である。図１０に７個のＤＦＦ１００−１〜１００−７すべての出力のタイミングチャートを示す。図１０の縦軸は電圧である。図１０によれば、ビット列長２7−１＝１２７ビットのビット列が、繰り返し出力されている様子が分かる。
【０００５】
図９に示した従来の２7−１ＰＲＢＳ発生器とほぼ同一の回路構成が非特許文献１に開示されている。
図１１、図１２は、エミッタ長０．５μｍのＩｎＰ ＨＢＴ（ヘテロ接合バイポーラトランジスタ）技術により作成した従来の２7−１ＰＲＢＳ発生器の動作シミュレーション結果を示す図である。図１１はＤＦＦ１００−１の出力信号の波形及びＤＦＦ１００−１の出力信号と相補な信号の波形を示す図であり、図１２は図１１に示した信号の波形を、動作速度７０Ｇｂｉｔ／ｓの逆数である時間の３倍（＝１４．３ｐｓ×３＝４２．９ｐｓ）で繰り返し折り返して重書きしたアイパターンを示す図である。図１１、図１２によれば、最大動作速度として７０Ｇｂｉｔ／ｓまで得られていることが分かる。
【０００６】
図１３に従来のビット列長２N−１のＰＲＢＳ発生器（以下、２N−１ＰＲＢＳ発生器と略）の構成を示す。ここで、Ｎは３以上の整数である。２N−１ＰＲＢＳ発生器においては、Ｎ個のＤＦＦ１００−１，１００−２，・・・，１００−Ｎと１個のＸＯＲ回路１０１とからフィードバックループが構成されている。ＸＯＲ回路１０１は、ＤＦＦ１００−Ｎの出力、及び１個乃至３個の他のＤＦＦの出力を取り出して入力とし、出力をＤＦＦ１００−１の入力に戻す。ＸＯＲ回路１０１がｔａｐ１〜ｔａｐ４として取り出すＤＦＦの番号を、表１、表２にまとめて示す。
【０００７】
【表１】
【０００８】
【表２】
【０００９】
表１、表２は、非特許文献２に記載されたものを元としている。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】F.Schumann and J.Bock，“Silicon Bipolar IC for PRBS testing generates adjustable bit rates up to 25Gbit/s”，IEE Electronics Letters，vol.33，no.24，pp.2022-2023，1997
【非特許文献２】Peter Alfke，“Efficient Shift Registers，LFSR Counters，and Long Pseudo-Random Sequence Generators”，XILIX Application Note，XAPP 052，July 7，1996，Version1.1
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のＰＲＢＳ発生器をさらに高速動作化するにあたって、以下の問題が発生する。
（Ａ）高速クロックツリーの実現の必要性。
クロック同期高速回路の開発において、高速クロックツリーの実現は大きな問題の一つである。回路動作のために、クロックツリーの全ての末端において、必要な出力振幅、十分に抑えられた時間ジッタ、良好な時間同期性が得なければならない。更に、クロックツリーが扱う動作周波数が高くなればなるほど、その消費電力は一般的には増大していく。
【００１２】
（Ｂ）ＰＲＢＳ発生器内フィードバックループにおける配線及びバッファが起因の遅延時間による誤動作。
フィードバックループ内に配線及びバッファが起因の遅延時間が存在しても、その遅延時間が、ＤＦＦが識別再生可能なビット時間の範囲（いわゆるＤＦＦの動作位相余裕）内であれば、フィードバックループ内のビット列は正しく識別再生されていく。しかしながら、動作速度が速くなってＤＦＦの動作位相余裕が狭まり、遅延時間がＤＦＦの動作位相余裕の範囲外となってしまうと、ＤＦＦはビット列を誤って再生するので、ＰＲＢＳ発生器そのものが誤動作してしまう。
【００１３】
（Ｃ）高い消費電力。
一般的には動作速度が速くなるにつれて、より大きな消費電力が各要素回路に必要となる。
【００１４】
本発明は、上記の問題を緩和し、高速動作可能なＰＲＢＳ発生器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の疑似ランダムビット列発生器は、第１のクロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）の第１の遅延フリップフロップと、前記第１のクロック信号によって決定される動作タイミングが前記第１の遅延フリップフロップの動作タイミングと１８０度位相が異なるタイミングで前記入力信号を識別再生する、縦続接続された（Ｎ−１）／２個の第２の遅延フリップフロップと、前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の最終段の遅延フリップフロップの出力と前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の最終段の遅延フリップフロップの出力との排他的論理和をとる排他的論理和回路と、前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記排他的論理和回路の出力信号を識別再生し、この識別再生によって得られた出力信号を前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の初段の遅延フリップフロップ及び前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の初段の遅延フリップフロップに入力する第３の遅延フリップフロップとを備え、前記第３の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とするものである。
【００１６】
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記排他的論理和回路と接続される第１の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第１のセレクタと、前記排他的論理和回路と接続される第２の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第２のセレクタとを備えることを特徴とするものである。
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記第１のクロック信号の周波数を２倍にして前記第２のクロック信号を生成すると同時に、当該前記第２のクロック信号を前記第３の遅延フリップフロップへ供給する周波数逓倍器を備えることを特徴とするものである。
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記第２のクロック信号の周波数を１／２にして前記第１のクロック信号を生成すると同時に、当該前記第１のクロック信号を前記第１、第２の遅延フリップフロップへ供給する周波数分周器を備えることを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、高速クロックツリーの大部分における動作速度を半減することができる。本発明では、疑似ランダムビット列発生器内の遅延フリップフロップの大多数を占める第１、第２の遅延フリップフロップの動作速度が第３の遅延フリップフロップの動作速度の半分で良いことから、第１、第２の遅延フリップフロップの動作位相余裕が狭まることはなく、フィードバックループ内の配線及びバッファによる遅延時間が動作に影響を与える可能性を低減することができるので、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。また、本発明では、第１、第２の遅延フリップフロップの動作速度が第３の遅延フリップフロップの動作速度の半分で良いことから、消費電力を削減することができる。また、従来の疑似ランダムビット列発生器では、排他的論理和回路の２つの入力がクロック信号の各周期の始めで同時に変わってしまう場合があるが、本発明では、排他的論理和回路の２つの入力のうち一方だけが第２のクロック信号の各周期の始めで変化するので、誤動作を減らすことができる。
【００１８】
また、本発明では、排他的論理和回路と接続される第１の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第１のセレクタと、排他的論理和回路と接続される第２の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第２のセレクタとを設けることにより、ビット列長２N−１の異なる疑似ランダムビット列を発生させることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図２】従来の疑似ランダムビット列発生器及び本発明の第１の実施の形態に係る疑似ランダムビット列発生器における遅延フリップフロップの出力ビットの時間変化を示す図である。
【図３】本発明の第１の実施の形態に係る疑似ランダムビット列発生器における各遅延フリップフロップの出力を示すタイミングチャートである。
【図４】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図５】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図６】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図７】本発明の第３の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図８】本発明の第４の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図９】従来のビット列長２7−１の疑似ランダムビット列発生器の構成を示すブロック図である。
【図１０】図９の疑似ランダムビット列発生器における各遅延フリップフロップの出力を示すタイミングチャートである。
【図１１】図９の疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図１２】図９の疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図１３】従来のビット列長２N−１の疑似ランダムビット列発生器の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図である。
本実施の形態のＰＲＢＳ発生器は、７個のＤＦＦ１−１〜１−７と、１個のＸＯＲ回路２と、クロックバッファ（Clock Buffer）３と、周波数逓倍器４と、出力バッファ（Output Buffer）５とから構成される。
【００２１】
ＤＦＦ１−３はＤＦＦ１−１の出力を入力とし、ＤＦＦ１−５はＤＦＦ１−３の出力を入力とし、ＤＦＦ１−７はＤＦＦ１−５の出力を入力とするというように、奇数番目のＤＦＦ１−３，１−５，１−７は縦続接続されている。また、ＤＦＦ１−２はＤＦＦ１−１の出力を入力とし、ＤＦＦ１−４はＤＦＦ１−２の出力を入力とし、ＤＦＦ１−６はＤＦＦ１−４の出力を入力とするというように、偶数番目のＤＦＦ１−２，１−４，１−６は縦続接続されている。
【００２２】
ＸＯＲ回路２は、縦続接続された奇数番目のＤＦＦ１−３，１−５，１−７の内の最終段のＤＦＦ１−７の出力と、縦続接続された偶数番目のＤＦＦ１−２，１−４，１−６の内の最終段のＤＦＦ１−６の出力との排他的論理和をとる。
ＤＦＦ１−１は、周波数逓倍器４から供給されるクロック信号の立ち上がりでＸＯＲ回路２の出力ビットをリタイミングして識別再生し、クロック信号の周期分だけビットを保持する。
【００２３】
ＤＦＦ１−１の出力は、縦続接続された奇数番目のＤＦＦ１−３，１−５，１−７の内の初段のＤＦＦ１−３の入力及び縦続接続された偶数番目のＤＦＦ１−２，１−４，１−６の内の初段のＤＦＦ１−２の入力に戻される。
また、ＤＦＦ１の出力ビット列は、出力バッファ５を介してＰＲＢＳ発生器の出力ビット列として外部に出力される。
【００２４】
本実施の形態では、１個のＤＦＦ１−１は周波数がＦ１で周期がＴ１（Ｔ１＝１／Ｆ１）のクロック信号（以下、フルレート・クロック信号と略）で駆動され、他の６個のＤＦＦ１−２〜１−７は周波数がＦ１／２で周期が２×Ｔ１のクロック信号（以下、ハーフレート・クロック信号と略）で駆動される。一方、図９、図１３に示した従来のＰＲＢＳ発生器では、全ての要素回路がフルレート・クロック信号で駆動されている。一般的にＤＦＦを含めた各要素回路は、動作速度、すなわちクロック信号の速度が速いほど、大きな消費電力が必要である。本実施の形態では、ＰＲＢＳ発生器の一部の要素回路でハーフレート・クロック信号を用いることにより、従来のＰＲＢＳ発生器と比べて大幅に消費電力を削減することができる。
【００２５】
但し、フルレート・クロック信号に加えて、ハーフレート・クロック信号を生成するために、本実施の形態では周波数逓倍器もしくは周波数分周器が必要となる。図１の構成では、クロックバッファ３に対してハーフレート・クロック信号が入力され、クロックバッファ３からＤＦＦ１−２〜１−７と周波数逓倍器４に対してハーフレート・クロック信号が供給される。周波数逓倍器４は、ハーフレート・クロック信号の２倍の周波数のフルレート・クロック信号をＤＦＦ１−１に供給する。
【００２６】
周波数逓倍器４に代えて、周波数分周器を使うことはもちろん可能である。この場合は、クロックバッファ３への入力をフルレート・クロック信号とし、周波数逓倍器４を削除して、クロックバッファ３からＤＦＦ１−１にフルレート・クロック信号を直接供給する。そして、クロックバッファ３の出力端子とＤＦＦ１−２〜１−７のクロック入力端子との間に周波数分周器を挿入し、周波数分周器で周波数を１／２にしたハーフレート・クロック信号をＤＦＦ１−２〜１−７に供給する。
【００２７】
本実施の形態におけるクロックツリーの作成については、フルレート・クロック信号の末端分配先がＤＦＦ１−１の１個だけとなり、ハーフレート・クロック信号の分配先がＤＦＦ１−２〜１−７の６個となるので、フルレート・クロック信号を全てのＤＦＦへ分配しなければならない従来のＰＲＢＳ発生器と比べて、高速動作化に伴う問題を大幅に緩和することができる。
【００２８】
本実施の形態では、ＸＯＲすなわち排他的論理和の入力可換性も利用して従来のＰＲＢＳ発生器と等価な論理動作が実現されている。この様子を以下、図１及び図２を用いながら説明する。図２は図９に示した従来のＰＲＢＳ発生器におけるＤＦＦ１００−６，１００−７，１００−１の出力ビットの時間変化、及び本実施の形態のＰＲＢＳ発生器におけるＤＦＦ１−６，１−７，１−１の出力ビットの時間変化を示す図である。図２の例では、ビットＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８の順にビット列が発生するものとする。また、ＸＯＲ回路１０１，２で排他的論理和がとられた結果、ＤＦＦ１００−１，１−１から出力されるビットをＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７としている。各ビットの時間間隔は言うまでもなくＴ１である。
【００２９】
本実施の形態では、縦続接続された奇数番目のＤＦＦ１−３，１−５，１−７とＸＯＲ回路２とＤＦＦ１−１とからなる第１のフィードバックループと、縦続接続された偶数番目のＤＦＦ１−２，１−４，１−６とＸＯＲ回路２とＤＦＦ１−１とからなる第２のフィードバックループの２つのフィードバックループを用いている。これらの２つのフィードバックループは、周波数がＦ１／２で周期が２×Ｔ１のハーフレート・クロック信号で駆動され、且つその動作タイミングについてクロックの位相で１８０度ずれるように動作する。
【００３０】
動作タイミングがクロックの位相で１８０度ずれるとは、フィードバックループを構成する内部のＤＦＦの識別再生のタイミングが、クロック周期２×Ｔ１の半分すなわちＴ１の時間だけずれているということである。例えば奇数番目のＤＦＦ１−３，１−５，１−７は、ハーフレート・クロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持し、偶数番目のＤＦＦ１−２，１−４，１−６は、ハーフレート・クロック信号の立ち下がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持する。
【００３１】
この結果、各々のフィードバックループは、偶数番目もしくは奇数番目のビット列のいずれか一方をそれぞれが識別再生するようになる。例えば偶数番目のＤＦＦ１−２，１−４，１−６を含む第２のフィードバックループが偶数番目のビット列だけを識別再生する場合、奇数番目のＤＦＦ１−３，１−５，１−７を含む第１のフィードバックループは奇数番目のビット列だけを識別再生するという具合である。また、ＤＦＦ１−１がフルレート・クロック信号の周期Ｔ１分だけビットを保持するのに対して、奇数番目のＤＦＦ１−３，１−５，１−７及び偶数番目のＤＦＦ１−２，１−４，１−６はハーフレート・クロック信号の周期２×Ｔ１分だけ、すなわちフルレート・クロック信号の２周期分だけビットを保持する。
【００３２】
以上の結果、２つのフィードバックループからＸＯＲ回路２へ入力される信号であるＤＦＦ１−６，１−７の出力信号の時間変化、及びこれら２つの出力信号を受けて決まるＤＦＦ１−１の出力信号の時間変化は図２に示されるようになる。図２に示した従来のＰＲＢＳ発生器におけるＤＦＦ１００−１の出力信号と比較して、本実施の形態のＤＦＦ１−１の信号は同一であることから、本実施の形態では、従来のＰＲＢＳ発生器とは異なる回路構成ながら、従来のＰＲＢＳ発生器と同一の疑似ランダムビット列が得られることが分かる。
【００３３】
図３に７個のＤＦＦ１−１〜１−７すべての出力のタイミングチャートを示す。図３の縦軸は電圧である。図３によれば、ＤＦＦ１−１において、従来のＰＲＢＳ発生器と同様のビット列長２7−１＝１２７ビットのビット列が得られていることが分かる。
また、本実施の形態では、ハーフレート・クロック信号で動作するＤＦＦが６個と多く、これらのＤＦＦはフィードバックループ内の配線及びバッファに起因する遅延時間の問題を緩和する。
【００３４】
さらに、本実施の形態では、図２から明らかなようにＸＯＲ回路２の２つの入力のうち一方だけがフルレート・クロック信号の各周期の始めで変化する。この特性により、ＸＯＲ回路２の２つの入力が各周期の始めで同時に変わってしまう場合と比較して、誤動作を減じることができる。
また、奇数番目のＤＦＦ１−３，１−５，１−７を含む第１のフィードバックループ、及び偶数番目のＤＦＦ１−２，１−４，１−６を含む第２のフィードバックループは、それぞれＤＦＦ１−１から出力されるビット列のビットレートの半分のビットレートを有し、且つお互いに２7−１ＰＲＢＳ周期の半分だけずれた（本実施の形態では６３ビットずれた）ビット列を内包している。
【００３５】
図４、図５（Ａ）、図５（Ｂ）は、エミッタ長０．５μｍのＩｎＰ ＨＢＴ（ヘテロ接合バイポーラトランジスタ）技術により作成した本実施の形態の２7−１ＰＲＢＳ発生器の動作シミュレーション結果を示す図である。図４はＤＦＦ１−６，１−７，１−１の各出力信号の波形及びＤＦＦ１−１の出力信号と相補な信号の波形を示す図である。図５（Ａ）は図４に示したＤＦＦ１−６，１−７の出力信号の波形を、動作速度９４Ｇｂｉｔ／ｓの逆数である時間の６倍（＝１０．６ｐｓ×６＝６３．６ｐｓ）で繰り返し折り返して重書きしたアイパターンを示す図、図５（Ｂ）は図４に示したＤＦＦ１−１の出力信号の波形及びＤＦＦ１−１の出力信号と相補な信号の波形を、動作速度９４Ｇｂｉｔ／ｓの逆数である時間の３倍（＝１０．６ｐｓ×３＝３１．８ｐｓ）で繰り返し折り返して重書きしたアイパターンを示す図である。
【００３６】
図９に示した従来の２7−１ＰＲＢＳ発生器で７０Ｇｂｉｔ／ｓが最高動作速度であったのに対し、本実施の形態では９４Ｇｂｉｔ／ｓが最高動作速度となっており、本実施の形態の回路構成により３４％の動作速度伸長が実現できた。一方、消費電力については、従来のＰＲＢＳ発生器と比較して９％増えているが、動作速度の伸長分に比較して十分に抑えられている。
【００３７】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態を拡張した一般例を示すものである。
本実施の形態のＰＲＢＳ発生器は、Ｎ個（Ｎは奇数）のＤＦＦ１−１〜１−Ｎと、ＸＯＲ回路２と、クロックバッファ３と、周波数逓倍器４と、出力バッファ５とから構成される。
【００３８】
奇数番目の（Ｎ−１）／２個のＤＦＦ１−３，・・・，１−Ｎは第１の実施の形態と同様に縦続接続され、偶数番目の（Ｎ−１）／２個のＤＦＦ１−２，・・・，１−Ｎ−１も縦続接続されている。
ＸＯＲ回路２は、縦続接続された奇数番目のＤＦＦ１−３，・・・，１−Ｎの内の最終段のＤＦＦ１−Ｎの出力と、縦続接続された偶数番目のＤＦＦ１−２，・・・，１−Ｎ−１の内の最終段のＤＦＦ１−Ｎ−１の出力との排他的論理和をとる。
【００３９】
ＸＯＲ回路２の出力はＤＦＦ１−１によって識別再生され、ＤＦＦ１−１の出力は縦続接続された奇数番目のＤＦＦ１−３，・・・，１−Ｎの内の初段のＤＦＦ１−３の入力及び縦続接続された偶数番目のＤＦＦ１−２，・・・，１−Ｎ−１の内の初段のＤＦＦ１−２の入力に戻される。
【００４０】
第１の実施の形態と同様に、奇数番目のＤＦＦ１−３，・・・，１−Ｎは、クロックバッファ３から供給されるハーフレート・クロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持し、偶数番目のＤＦＦ１−２，・・・，１−Ｎ−１は、ハーフレート・クロック信号の立ち下がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持する。
ＤＦＦ１−１、クロックバッファ３、周波数逓倍器４及び出力バッファ５の動作は、第１の実施の形態で説明したとおりである。
【００４１】
こうして、本実施の形態では、ビット列長２N−１のＰＲＢＳ発生器を実現することができる。第１の実施の形態は、本実施の形態においてＮ＝７の場合を示したものである。本実施の形態が適用可能なＮ＝７以外のＮとしては、Ｎ＝１５，６３，１２７，１５３などが挙げられる。すなわち、ビット列長が２7−１、２15−１、２63−１、２127−１、２153−１の場合は本実施の形態を適用することができる。Ｎ＝１５，６３，１２７，１５３では、表１，２に示されているように、Ｎ＝７と同様、隣接する２つのＤＦＦの出力をＸＯＲ回路の入力として取りだすことで従来のＰＲＢＳ発生器が構成される。よって第１の実施の形態であるＮ＝７と同様に、Ｎ＝１５，６３，１２７，１５３でも２つのループで構成される図６の構成、すなわち本第２の実施の形態が可能であることが理解される。
【００４２】
なお、第１の実施の形態と同様に、周波数逓倍器４に代えて、周波数分周器を使う場合には、クロックバッファ３への入力をフルレート・クロック信号とし、周波数逓倍器４を削除して、クロックバッファ３からＤＦＦ１−１にフルレート・クロック信号を直接供給し、クロックバッファ３の出力端子とＤＦＦ１−２〜１−Ｎのクロック入力端子との間に周波数分周器を挿入し、周波数分周器で周波数を１／２にしたハーフレート・クロック信号をＤＦＦ１−２〜１−Ｎに供給すればよい。
【００４３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図７は本発明の第３の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図であり、図１、図６と同一の構成には同一の符号を付してある。
本実施の形態のＰＲＢＳ発生器は、１５個のＤＦＦ１−１〜１−１５と、ＸＯＲ回路２と、クロックバッファ３と、周波数逓倍器４と、出力バッファ５と、セレクタ６−１，６−２とから構成される。
【００４４】
本実施の形態は第２の実施の形態においてＮ＝１５とした場合に相当するが、更に、２つのフィードバックループの各々の中にセレクタ６−１，６−２を付加設置している。セレクタ６−１は、ＤＦＦ１−７の出力端子及びＤＦＦ１−１５の出力端子とＸＯＲ回路２の一方の入力端子との間に挿入され、セレクタ６−２は、ＤＦＦ１−６の出力端子及びＤＦＦ１−１４の出力端子とＸＯＲ回路２の他方の入力端子との間に挿入されている。セレクタ６−１は、外部から入力される選択指示信号に応じてＤＦＦ１−７の出力またはＤＦＦ１−１５の出力のどちらか一方を選択してＸＯＲ回路２に入力し、セレクタ６−２は、選択指示信号に応じてＤＦＦ１−６の出力またはＤＦＦ１−１４の出力のどちらか一方を選択してＸＯＲ回路２に入力する。このとき、セレクタ６−１，６−２は、ＸＯＲ回路２と縦続接続されるＤＦＦの個数が２つのフィードバックループで同一となるように動作する。
【００４５】
図７の構成において、セレクタ６−１がＤＦＦ１−７の出力を選択し、セレクタ６−２がＤＦＦ１−６の出力を選択すると、ビット列は各々のフィードバックループで縦続接続された３個のＤＦＦを通過するので、回路構成は第１の実施の形態のＰＲＢＳ発生器（第２の実施の形態においてＮ＝７としたＰＲＢＳ発生器）に相当するものとなり、ＰＲＢＳのビット列長は２7−１となる。また、セレクタ６−１がＤＦＦ１−１５の出力を選択し、セレクタ６−２がＤＦＦ１−１４の出力を選択すると、ビット列は各々のフィードバックループで縦続接続された７個のＤＦＦを通過するので、回路構成は第２の実施の形態においてＮ＝１５としたＰＲＢＳ発生器に相当するものとなり、ＰＲＢＳのビット列長は２15−１となる。
【００４６】
このように、本実施の形態では、ビット列が通過するＤＦＦの個数をセレクタ６−１，６−２によって切り替えることにより、ＰＲＢＳのビット列長として２7−１と２15−１のどちらかを自由に選択することができる。
【００４７】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図８は本発明の第４の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図であり、図１、図６、図７と同一の構成には同一の符号を付してある。
本実施の形態は、第３の実施の形態においてセレクタ６−１，６−２の取り付け位置を変更したものに相当する。
【００４８】
本実施の形態のセレクタ６−１は、ＤＦＦ１−３の出力端子及びＤＦＦ１−１１の出力端子とＤＦＦ１−１３の入力端子との間に挿入され、セレクタ６−２は、ＤＦＦ１−２の出力端子及びＤＦＦ１−１０の出力端子とＤＦＦ１−１２の入力端子との間に挿入されている。セレクタ６−１は、外部から入力される選択指示信号に応じてＤＦＦ１−３の出力またはＤＦＦ１−１１の出力のどちらか一方を選択してＤＦＦ１−１３に入力し、セレクタ６−２は、選択指示信号に応じてＤＦＦ１−２の出力またはＤＦＦ１−１０の出力のどちらか一方を選択してＤＦＦ１−１２に入力する。
【００４９】
本実施の形態のように、各々のフィードバックループで縦続接続されたＤＦＦの個数が３又は７に切り替えられるようにセレクタ６−１，６−２を設ける限り、セレクタ６−１，６−２は任意の位置に設けることが可能である。
【００５０】
なお、第３、第４の実施の形態では、２種類のビット列長を切り替えられるようにしているが、３種類以上のビット列長を切り替えられるようにすることも可能である。例えばＮ＝６３とし、セレクタ６−１はＤＦＦ１−７の出力、ＤＦＦ１−１５の出力またはＤＦＦ１−６３の出力のいずれか１つを選択してＸＯＲ回路２に入力し、セレクタ６−２はＤＦＦ１−６の出力、ＤＦＦ１−１４の出力またはＤＦＦ１−６２の出力のいずれか１つを選択してＸＯＲ回路２に入力するようにすれば、ＰＲＢＳのビット列長として２7−１と２15−１と２63−１のいずれかを自由に選択することができる。
【産業上の利用可能性】
【００５１】
本発明は、疑似ランダムビット列を生成する技術に適用することができる。
【符号の説明】
【００５２】
１−１〜１−Ｎ…遅延フリップフロップ、２…排他的論理和回路、３…クロックバッファ、４…周波数逓倍器、５…出力バッファ，６−１，６−２…セレクタ。
【技術分野】
【０００１】
本発明は、高速動作のデジタル集積回路もしくはアナログ集積回路のテスト用信号源に用いられる、高速動作可能な疑似ランダムビット列発生器に関するものである。
【背景技術】
【０００２】
疑似ランダムビット列発生器（Pseudo Random Bit Sequence Generator、以下ＰＲＢＳ発生器と略）は、様々なデジタル回路及びアナログ回路のテスト用信号源として幅広く用いられている。ＰＲＢＳ発生器は、シフトレジスタを含んだフィードバックループで構成される。シフトレジスタの数、タップの数、及びタップの取り出し位置によってビット列の長さとパターンが決まってくる。多くの場合、タップの数は２個であり、タップから取り出された複数の信号の排他的論理和（Exclusive OR、以下ＸＯＲと略）を取り、そのＸＯＲの出力をシフトレジスタの先頭入口に戻してフィードバックループが構成される。
【０００３】
図９は従来のビット列長２7−１のＰＲＢＳ発生器（以下、２7−１ＰＲＢＳ発生器と略）の構成を示すブロック図である。従来の２7−１ＰＲＢＳ発生器は、シフトレジスタである７個の遅延フリップフロップ（Delayed Flip-Flop、以下ＤＦＦと略）１００−１〜１００−７と、１個のＸＯＲ回路１０１とからなる１つのフィードバックループで構成されている。図９において、１０２はＤＦＦ１００−１〜１００−７にクロック信号を供給するクロックバッファ、１０３はＤＦＦ１００−４の出力を２7−１ＰＲＢＳ発生器の出力として取り出す出力バッファである。
【０００４】
各々のビットは、周波数がＦ１で、周期がＴ１（Ｔ１＝１／Ｆ１）のクロック信号で駆動される７個のＤＦＦ１００−１〜１００−７の間を順次移動していき、７個のＤＦＦ１００−１〜１００−７のトータルでは７×Ｔ１の遅延時間が与えられる。ＤＦＦ１００−６に存在するビットは、ＸＯＲ回路１０１の１入力としてＸＯＲ回路１０１に与えられる。また、ＤＦＦ１００−７に存在するビットは、ＸＯＲ回路１０１のもうひとつの入力としてＸＯＲ回路１０１に与えられる。ここで、ＤＦＦ１００−７に存在しているビットは、１周期前すなわちＴ１の時間だけ前の時点ではＤＦＦ１００−６に存在していたビットと同一である。図１０に７個のＤＦＦ１００−１〜１００−７すべての出力のタイミングチャートを示す。図１０の縦軸は電圧である。図１０によれば、ビット列長２7−１＝１２７ビットのビット列が、繰り返し出力されている様子が分かる。
【０００５】
図９に示した従来の２7−１ＰＲＢＳ発生器とほぼ同一の回路構成が非特許文献１に開示されている。
図１１、図１２は、エミッタ長０．５μｍのＩｎＰ ＨＢＴ（ヘテロ接合バイポーラトランジスタ）技術により作成した従来の２7−１ＰＲＢＳ発生器の動作シミュレーション結果を示す図である。図１１はＤＦＦ１００−１の出力信号の波形及びＤＦＦ１００−１の出力信号と相補な信号の波形を示す図であり、図１２は図１１に示した信号の波形を、動作速度７０Ｇｂｉｔ／ｓの逆数である時間の３倍（＝１４．３ｐｓ×３＝４２．９ｐｓ）で繰り返し折り返して重書きしたアイパターンを示す図である。図１１、図１２によれば、最大動作速度として７０Ｇｂｉｔ／ｓまで得られていることが分かる。
【０００６】
図１３に従来のビット列長２N−１のＰＲＢＳ発生器（以下、２N−１ＰＲＢＳ発生器と略）の構成を示す。ここで、Ｎは３以上の整数である。２N−１ＰＲＢＳ発生器においては、Ｎ個のＤＦＦ１００−１，１００−２，・・・，１００−Ｎと１個のＸＯＲ回路１０１とからフィードバックループが構成されている。ＸＯＲ回路１０１は、ＤＦＦ１００−Ｎの出力、及び１個乃至３個の他のＤＦＦの出力を取り出して入力とし、出力をＤＦＦ１００−１の入力に戻す。ＸＯＲ回路１０１がｔａｐ１〜ｔａｐ４として取り出すＤＦＦの番号を、表１、表２にまとめて示す。
【０００７】
【表１】
【０００８】
【表２】
【０００９】
表１、表２は、非特許文献２に記載されたものを元としている。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】F.Schumann and J.Bock，“Silicon Bipolar IC for PRBS testing generates adjustable bit rates up to 25Gbit/s”，IEE Electronics Letters，vol.33，no.24，pp.2022-2023，1997
【非特許文献２】Peter Alfke，“Efficient Shift Registers，LFSR Counters，and Long Pseudo-Random Sequence Generators”，XILIX Application Note，XAPP 052，July 7，1996，Version1.1
【発明の概要】
【発明が解決しようとする課題】
【００１１】
従来のＰＲＢＳ発生器をさらに高速動作化するにあたって、以下の問題が発生する。
（Ａ）高速クロックツリーの実現の必要性。
クロック同期高速回路の開発において、高速クロックツリーの実現は大きな問題の一つである。回路動作のために、クロックツリーの全ての末端において、必要な出力振幅、十分に抑えられた時間ジッタ、良好な時間同期性が得なければならない。更に、クロックツリーが扱う動作周波数が高くなればなるほど、その消費電力は一般的には増大していく。
【００１２】
（Ｂ）ＰＲＢＳ発生器内フィードバックループにおける配線及びバッファが起因の遅延時間による誤動作。
フィードバックループ内に配線及びバッファが起因の遅延時間が存在しても、その遅延時間が、ＤＦＦが識別再生可能なビット時間の範囲（いわゆるＤＦＦの動作位相余裕）内であれば、フィードバックループ内のビット列は正しく識別再生されていく。しかしながら、動作速度が速くなってＤＦＦの動作位相余裕が狭まり、遅延時間がＤＦＦの動作位相余裕の範囲外となってしまうと、ＤＦＦはビット列を誤って再生するので、ＰＲＢＳ発生器そのものが誤動作してしまう。
【００１３】
（Ｃ）高い消費電力。
一般的には動作速度が速くなるにつれて、より大きな消費電力が各要素回路に必要となる。
【００１４】
本発明は、上記の問題を緩和し、高速動作可能なＰＲＢＳ発生器を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の疑似ランダムビット列発生器は、第１のクロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）の第１の遅延フリップフロップと、前記第１のクロック信号によって決定される動作タイミングが前記第１の遅延フリップフロップの動作タイミングと１８０度位相が異なるタイミングで前記入力信号を識別再生する、縦続接続された（Ｎ−１）／２個の第２の遅延フリップフロップと、前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の最終段の遅延フリップフロップの出力と前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の最終段の遅延フリップフロップの出力との排他的論理和をとる排他的論理和回路と、前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記排他的論理和回路の出力信号を識別再生し、この識別再生によって得られた出力信号を前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の初段の遅延フリップフロップ及び前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の初段の遅延フリップフロップに入力する第３の遅延フリップフロップとを備え、前記第３の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とするものである。
【００１６】
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記排他的論理和回路と接続される第１の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第１のセレクタと、前記排他的論理和回路と接続される第２の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第２のセレクタとを備えることを特徴とするものである。
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記第１のクロック信号の周波数を２倍にして前記第２のクロック信号を生成すると同時に、当該前記第２のクロック信号を前記第３の遅延フリップフロップへ供給する周波数逓倍器を備えることを特徴とするものである。
また、本発明の疑似ランダムビット列発生器の１構成例は、さらに、前記第２のクロック信号の周波数を１／２にして前記第１のクロック信号を生成すると同時に、当該前記第１のクロック信号を前記第１、第２の遅延フリップフロップへ供給する周波数分周器を備えることを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、高速クロックツリーの大部分における動作速度を半減することができる。本発明では、疑似ランダムビット列発生器内の遅延フリップフロップの大多数を占める第１、第２の遅延フリップフロップの動作速度が第３の遅延フリップフロップの動作速度の半分で良いことから、第１、第２の遅延フリップフロップの動作位相余裕が狭まることはなく、フィードバックループ内の配線及びバッファによる遅延時間が動作に影響を与える可能性を低減することができるので、配線及びバッファが起因の遅延時間による誤動作を減らすことができる。また、本発明では、第１、第２の遅延フリップフロップの動作速度が第３の遅延フリップフロップの動作速度の半分で良いことから、消費電力を削減することができる。また、従来の疑似ランダムビット列発生器では、排他的論理和回路の２つの入力がクロック信号の各周期の始めで同時に変わってしまう場合があるが、本発明では、排他的論理和回路の２つの入力のうち一方だけが第２のクロック信号の各周期の始めで変化するので、誤動作を減らすことができる。
【００１８】
また、本発明では、排他的論理和回路と接続される第１の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第１のセレクタと、排他的論理和回路と接続される第２の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第２のセレクタとを設けることにより、ビット列長２N−１の異なる疑似ランダムビット列を発生させることが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図２】従来の疑似ランダムビット列発生器及び本発明の第１の実施の形態に係る疑似ランダムビット列発生器における遅延フリップフロップの出力ビットの時間変化を示す図である。
【図３】本発明の第１の実施の形態に係る疑似ランダムビット列発生器における各遅延フリップフロップの出力を示すタイミングチャートである。
【図４】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図５】本発明の第１の実施の形態に係る疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図６】本発明の第２の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図７】本発明の第３の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図８】本発明の第４の実施の形態に係る疑似ランダムビット列発生器の構成を示すブロック図である。
【図９】従来のビット列長２7−１の疑似ランダムビット列発生器の構成を示すブロック図である。
【図１０】図９の疑似ランダムビット列発生器における各遅延フリップフロップの出力を示すタイミングチャートである。
【図１１】図９の疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図１２】図９の疑似ランダムビット列発生器の動作シミュレーション結果を示す図である。
【図１３】従来のビット列長２N−１の疑似ランダムビット列発生器の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図である。
本実施の形態のＰＲＢＳ発生器は、７個のＤＦＦ１−１〜１−７と、１個のＸＯＲ回路２と、クロックバッファ（Clock Buffer）３と、周波数逓倍器４と、出力バッファ（Output Buffer）５とから構成される。
【００２１】
ＤＦＦ１−３はＤＦＦ１−１の出力を入力とし、ＤＦＦ１−５はＤＦＦ１−３の出力を入力とし、ＤＦＦ１−７はＤＦＦ１−５の出力を入力とするというように、奇数番目のＤＦＦ１−３，１−５，１−７は縦続接続されている。また、ＤＦＦ１−２はＤＦＦ１−１の出力を入力とし、ＤＦＦ１−４はＤＦＦ１−２の出力を入力とし、ＤＦＦ１−６はＤＦＦ１−４の出力を入力とするというように、偶数番目のＤＦＦ１−２，１−４，１−６は縦続接続されている。
【００２２】
ＸＯＲ回路２は、縦続接続された奇数番目のＤＦＦ１−３，１−５，１−７の内の最終段のＤＦＦ１−７の出力と、縦続接続された偶数番目のＤＦＦ１−２，１−４，１−６の内の最終段のＤＦＦ１−６の出力との排他的論理和をとる。
ＤＦＦ１−１は、周波数逓倍器４から供給されるクロック信号の立ち上がりでＸＯＲ回路２の出力ビットをリタイミングして識別再生し、クロック信号の周期分だけビットを保持する。
【００２３】
ＤＦＦ１−１の出力は、縦続接続された奇数番目のＤＦＦ１−３，１−５，１−７の内の初段のＤＦＦ１−３の入力及び縦続接続された偶数番目のＤＦＦ１−２，１−４，１−６の内の初段のＤＦＦ１−２の入力に戻される。
また、ＤＦＦ１の出力ビット列は、出力バッファ５を介してＰＲＢＳ発生器の出力ビット列として外部に出力される。
【００２４】
本実施の形態では、１個のＤＦＦ１−１は周波数がＦ１で周期がＴ１（Ｔ１＝１／Ｆ１）のクロック信号（以下、フルレート・クロック信号と略）で駆動され、他の６個のＤＦＦ１−２〜１−７は周波数がＦ１／２で周期が２×Ｔ１のクロック信号（以下、ハーフレート・クロック信号と略）で駆動される。一方、図９、図１３に示した従来のＰＲＢＳ発生器では、全ての要素回路がフルレート・クロック信号で駆動されている。一般的にＤＦＦを含めた各要素回路は、動作速度、すなわちクロック信号の速度が速いほど、大きな消費電力が必要である。本実施の形態では、ＰＲＢＳ発生器の一部の要素回路でハーフレート・クロック信号を用いることにより、従来のＰＲＢＳ発生器と比べて大幅に消費電力を削減することができる。
【００２５】
但し、フルレート・クロック信号に加えて、ハーフレート・クロック信号を生成するために、本実施の形態では周波数逓倍器もしくは周波数分周器が必要となる。図１の構成では、クロックバッファ３に対してハーフレート・クロック信号が入力され、クロックバッファ３からＤＦＦ１−２〜１−７と周波数逓倍器４に対してハーフレート・クロック信号が供給される。周波数逓倍器４は、ハーフレート・クロック信号の２倍の周波数のフルレート・クロック信号をＤＦＦ１−１に供給する。
【００２６】
周波数逓倍器４に代えて、周波数分周器を使うことはもちろん可能である。この場合は、クロックバッファ３への入力をフルレート・クロック信号とし、周波数逓倍器４を削除して、クロックバッファ３からＤＦＦ１−１にフルレート・クロック信号を直接供給する。そして、クロックバッファ３の出力端子とＤＦＦ１−２〜１−７のクロック入力端子との間に周波数分周器を挿入し、周波数分周器で周波数を１／２にしたハーフレート・クロック信号をＤＦＦ１−２〜１−７に供給する。
【００２７】
本実施の形態におけるクロックツリーの作成については、フルレート・クロック信号の末端分配先がＤＦＦ１−１の１個だけとなり、ハーフレート・クロック信号の分配先がＤＦＦ１−２〜１−７の６個となるので、フルレート・クロック信号を全てのＤＦＦへ分配しなければならない従来のＰＲＢＳ発生器と比べて、高速動作化に伴う問題を大幅に緩和することができる。
【００２８】
本実施の形態では、ＸＯＲすなわち排他的論理和の入力可換性も利用して従来のＰＲＢＳ発生器と等価な論理動作が実現されている。この様子を以下、図１及び図２を用いながら説明する。図２は図９に示した従来のＰＲＢＳ発生器におけるＤＦＦ１００−６，１００−７，１００−１の出力ビットの時間変化、及び本実施の形態のＰＲＢＳ発生器におけるＤＦＦ１−６，１−７，１−１の出力ビットの時間変化を示す図である。図２の例では、ビットＡ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８の順にビット列が発生するものとする。また、ＸＯＲ回路１０１，２で排他的論理和がとられた結果、ＤＦＦ１００−１，１−１から出力されるビットをＢ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７としている。各ビットの時間間隔は言うまでもなくＴ１である。
【００２９】
本実施の形態では、縦続接続された奇数番目のＤＦＦ１−３，１−５，１−７とＸＯＲ回路２とＤＦＦ１−１とからなる第１のフィードバックループと、縦続接続された偶数番目のＤＦＦ１−２，１−４，１−６とＸＯＲ回路２とＤＦＦ１−１とからなる第２のフィードバックループの２つのフィードバックループを用いている。これらの２つのフィードバックループは、周波数がＦ１／２で周期が２×Ｔ１のハーフレート・クロック信号で駆動され、且つその動作タイミングについてクロックの位相で１８０度ずれるように動作する。
【００３０】
動作タイミングがクロックの位相で１８０度ずれるとは、フィードバックループを構成する内部のＤＦＦの識別再生のタイミングが、クロック周期２×Ｔ１の半分すなわちＴ１の時間だけずれているということである。例えば奇数番目のＤＦＦ１−３，１−５，１−７は、ハーフレート・クロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持し、偶数番目のＤＦＦ１−２，１−４，１−６は、ハーフレート・クロック信号の立ち下がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持する。
【００３１】
この結果、各々のフィードバックループは、偶数番目もしくは奇数番目のビット列のいずれか一方をそれぞれが識別再生するようになる。例えば偶数番目のＤＦＦ１−２，１−４，１−６を含む第２のフィードバックループが偶数番目のビット列だけを識別再生する場合、奇数番目のＤＦＦ１−３，１−５，１−７を含む第１のフィードバックループは奇数番目のビット列だけを識別再生するという具合である。また、ＤＦＦ１−１がフルレート・クロック信号の周期Ｔ１分だけビットを保持するのに対して、奇数番目のＤＦＦ１−３，１−５，１−７及び偶数番目のＤＦＦ１−２，１−４，１−６はハーフレート・クロック信号の周期２×Ｔ１分だけ、すなわちフルレート・クロック信号の２周期分だけビットを保持する。
【００３２】
以上の結果、２つのフィードバックループからＸＯＲ回路２へ入力される信号であるＤＦＦ１−６，１−７の出力信号の時間変化、及びこれら２つの出力信号を受けて決まるＤＦＦ１−１の出力信号の時間変化は図２に示されるようになる。図２に示した従来のＰＲＢＳ発生器におけるＤＦＦ１００−１の出力信号と比較して、本実施の形態のＤＦＦ１−１の信号は同一であることから、本実施の形態では、従来のＰＲＢＳ発生器とは異なる回路構成ながら、従来のＰＲＢＳ発生器と同一の疑似ランダムビット列が得られることが分かる。
【００３３】
図３に７個のＤＦＦ１−１〜１−７すべての出力のタイミングチャートを示す。図３の縦軸は電圧である。図３によれば、ＤＦＦ１−１において、従来のＰＲＢＳ発生器と同様のビット列長２7−１＝１２７ビットのビット列が得られていることが分かる。
また、本実施の形態では、ハーフレート・クロック信号で動作するＤＦＦが６個と多く、これらのＤＦＦはフィードバックループ内の配線及びバッファに起因する遅延時間の問題を緩和する。
【００３４】
さらに、本実施の形態では、図２から明らかなようにＸＯＲ回路２の２つの入力のうち一方だけがフルレート・クロック信号の各周期の始めで変化する。この特性により、ＸＯＲ回路２の２つの入力が各周期の始めで同時に変わってしまう場合と比較して、誤動作を減じることができる。
また、奇数番目のＤＦＦ１−３，１−５，１−７を含む第１のフィードバックループ、及び偶数番目のＤＦＦ１−２，１−４，１−６を含む第２のフィードバックループは、それぞれＤＦＦ１−１から出力されるビット列のビットレートの半分のビットレートを有し、且つお互いに２7−１ＰＲＢＳ周期の半分だけずれた（本実施の形態では６３ビットずれた）ビット列を内包している。
【００３５】
図４、図５（Ａ）、図５（Ｂ）は、エミッタ長０．５μｍのＩｎＰ ＨＢＴ（ヘテロ接合バイポーラトランジスタ）技術により作成した本実施の形態の２7−１ＰＲＢＳ発生器の動作シミュレーション結果を示す図である。図４はＤＦＦ１−６，１−７，１−１の各出力信号の波形及びＤＦＦ１−１の出力信号と相補な信号の波形を示す図である。図５（Ａ）は図４に示したＤＦＦ１−６，１−７の出力信号の波形を、動作速度９４Ｇｂｉｔ／ｓの逆数である時間の６倍（＝１０．６ｐｓ×６＝６３．６ｐｓ）で繰り返し折り返して重書きしたアイパターンを示す図、図５（Ｂ）は図４に示したＤＦＦ１−１の出力信号の波形及びＤＦＦ１−１の出力信号と相補な信号の波形を、動作速度９４Ｇｂｉｔ／ｓの逆数である時間の３倍（＝１０．６ｐｓ×３＝３１．８ｐｓ）で繰り返し折り返して重書きしたアイパターンを示す図である。
【００３６】
図９に示した従来の２7−１ＰＲＢＳ発生器で７０Ｇｂｉｔ／ｓが最高動作速度であったのに対し、本実施の形態では９４Ｇｂｉｔ／ｓが最高動作速度となっており、本実施の形態の回路構成により３４％の動作速度伸長が実現できた。一方、消費電力については、従来のＰＲＢＳ発生器と比較して９％増えているが、動作速度の伸長分に比較して十分に抑えられている。
【００３７】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図であり、図１と同一の構成には同一の符号を付してある。本実施の形態は、第１の実施の形態を拡張した一般例を示すものである。
本実施の形態のＰＲＢＳ発生器は、Ｎ個（Ｎは奇数）のＤＦＦ１−１〜１−Ｎと、ＸＯＲ回路２と、クロックバッファ３と、周波数逓倍器４と、出力バッファ５とから構成される。
【００３８】
奇数番目の（Ｎ−１）／２個のＤＦＦ１−３，・・・，１−Ｎは第１の実施の形態と同様に縦続接続され、偶数番目の（Ｎ−１）／２個のＤＦＦ１−２，・・・，１−Ｎ−１も縦続接続されている。
ＸＯＲ回路２は、縦続接続された奇数番目のＤＦＦ１−３，・・・，１−Ｎの内の最終段のＤＦＦ１−Ｎの出力と、縦続接続された偶数番目のＤＦＦ１−２，・・・，１−Ｎ−１の内の最終段のＤＦＦ１−Ｎ−１の出力との排他的論理和をとる。
【００３９】
ＸＯＲ回路２の出力はＤＦＦ１−１によって識別再生され、ＤＦＦ１−１の出力は縦続接続された奇数番目のＤＦＦ１−３，・・・，１−Ｎの内の初段のＤＦＦ１−３の入力及び縦続接続された偶数番目のＤＦＦ１−２，・・・，１−Ｎ−１の内の初段のＤＦＦ１−２の入力に戻される。
【００４０】
第１の実施の形態と同様に、奇数番目のＤＦＦ１−３，・・・，１−Ｎは、クロックバッファ３から供給されるハーフレート・クロック信号の立ち上がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持し、偶数番目のＤＦＦ１−２，・・・，１−Ｎ−１は、ハーフレート・クロック信号の立ち下がりで前段のＤＦＦの出力ビットをリタイミングして識別再生し、ハーフレート・クロック信号の周期２×Ｔ１分だけビットを保持する。
ＤＦＦ１−１、クロックバッファ３、周波数逓倍器４及び出力バッファ５の動作は、第１の実施の形態で説明したとおりである。
【００４１】
こうして、本実施の形態では、ビット列長２N−１のＰＲＢＳ発生器を実現することができる。第１の実施の形態は、本実施の形態においてＮ＝７の場合を示したものである。本実施の形態が適用可能なＮ＝７以外のＮとしては、Ｎ＝１５，６３，１２７，１５３などが挙げられる。すなわち、ビット列長が２7−１、２15−１、２63−１、２127−１、２153−１の場合は本実施の形態を適用することができる。Ｎ＝１５，６３，１２７，１５３では、表１，２に示されているように、Ｎ＝７と同様、隣接する２つのＤＦＦの出力をＸＯＲ回路の入力として取りだすことで従来のＰＲＢＳ発生器が構成される。よって第１の実施の形態であるＮ＝７と同様に、Ｎ＝１５，６３，１２７，１５３でも２つのループで構成される図６の構成、すなわち本第２の実施の形態が可能であることが理解される。
【００４２】
なお、第１の実施の形態と同様に、周波数逓倍器４に代えて、周波数分周器を使う場合には、クロックバッファ３への入力をフルレート・クロック信号とし、周波数逓倍器４を削除して、クロックバッファ３からＤＦＦ１−１にフルレート・クロック信号を直接供給し、クロックバッファ３の出力端子とＤＦＦ１−２〜１−Ｎのクロック入力端子との間に周波数分周器を挿入し、周波数分周器で周波数を１／２にしたハーフレート・クロック信号をＤＦＦ１−２〜１−Ｎに供給すればよい。
【００４３】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図７は本発明の第３の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図であり、図１、図６と同一の構成には同一の符号を付してある。
本実施の形態のＰＲＢＳ発生器は、１５個のＤＦＦ１−１〜１−１５と、ＸＯＲ回路２と、クロックバッファ３と、周波数逓倍器４と、出力バッファ５と、セレクタ６−１，６−２とから構成される。
【００４４】
本実施の形態は第２の実施の形態においてＮ＝１５とした場合に相当するが、更に、２つのフィードバックループの各々の中にセレクタ６−１，６−２を付加設置している。セレクタ６−１は、ＤＦＦ１−７の出力端子及びＤＦＦ１−１５の出力端子とＸＯＲ回路２の一方の入力端子との間に挿入され、セレクタ６−２は、ＤＦＦ１−６の出力端子及びＤＦＦ１−１４の出力端子とＸＯＲ回路２の他方の入力端子との間に挿入されている。セレクタ６−１は、外部から入力される選択指示信号に応じてＤＦＦ１−７の出力またはＤＦＦ１−１５の出力のどちらか一方を選択してＸＯＲ回路２に入力し、セレクタ６−２は、選択指示信号に応じてＤＦＦ１−６の出力またはＤＦＦ１−１４の出力のどちらか一方を選択してＸＯＲ回路２に入力する。このとき、セレクタ６−１，６−２は、ＸＯＲ回路２と縦続接続されるＤＦＦの個数が２つのフィードバックループで同一となるように動作する。
【００４５】
図７の構成において、セレクタ６−１がＤＦＦ１−７の出力を選択し、セレクタ６−２がＤＦＦ１−６の出力を選択すると、ビット列は各々のフィードバックループで縦続接続された３個のＤＦＦを通過するので、回路構成は第１の実施の形態のＰＲＢＳ発生器（第２の実施の形態においてＮ＝７としたＰＲＢＳ発生器）に相当するものとなり、ＰＲＢＳのビット列長は２7−１となる。また、セレクタ６−１がＤＦＦ１−１５の出力を選択し、セレクタ６−２がＤＦＦ１−１４の出力を選択すると、ビット列は各々のフィードバックループで縦続接続された７個のＤＦＦを通過するので、回路構成は第２の実施の形態においてＮ＝１５としたＰＲＢＳ発生器に相当するものとなり、ＰＲＢＳのビット列長は２15−１となる。
【００４６】
このように、本実施の形態では、ビット列が通過するＤＦＦの個数をセレクタ６−１，６−２によって切り替えることにより、ＰＲＢＳのビット列長として２7−１と２15−１のどちらかを自由に選択することができる。
【００４７】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図８は本発明の第４の実施の形態に係るＰＲＢＳ発生器の構成を示すブロック図であり、図１、図６、図７と同一の構成には同一の符号を付してある。
本実施の形態は、第３の実施の形態においてセレクタ６−１，６−２の取り付け位置を変更したものに相当する。
【００４８】
本実施の形態のセレクタ６−１は、ＤＦＦ１−３の出力端子及びＤＦＦ１−１１の出力端子とＤＦＦ１−１３の入力端子との間に挿入され、セレクタ６−２は、ＤＦＦ１−２の出力端子及びＤＦＦ１−１０の出力端子とＤＦＦ１−１２の入力端子との間に挿入されている。セレクタ６−１は、外部から入力される選択指示信号に応じてＤＦＦ１−３の出力またはＤＦＦ１−１１の出力のどちらか一方を選択してＤＦＦ１−１３に入力し、セレクタ６−２は、選択指示信号に応じてＤＦＦ１−２の出力またはＤＦＦ１−１０の出力のどちらか一方を選択してＤＦＦ１−１２に入力する。
【００４９】
本実施の形態のように、各々のフィードバックループで縦続接続されたＤＦＦの個数が３又は７に切り替えられるようにセレクタ６−１，６−２を設ける限り、セレクタ６−１，６−２は任意の位置に設けることが可能である。
【００５０】
なお、第３、第４の実施の形態では、２種類のビット列長を切り替えられるようにしているが、３種類以上のビット列長を切り替えられるようにすることも可能である。例えばＮ＝６３とし、セレクタ６−１はＤＦＦ１−７の出力、ＤＦＦ１−１５の出力またはＤＦＦ１−６３の出力のいずれか１つを選択してＸＯＲ回路２に入力し、セレクタ６−２はＤＦＦ１−６の出力、ＤＦＦ１−１４の出力またはＤＦＦ１−６２の出力のいずれか１つを選択してＸＯＲ回路２に入力するようにすれば、ＰＲＢＳのビット列長として２7−１と２15−１と２63−１のいずれかを自由に選択することができる。
【産業上の利用可能性】
【００５１】
本発明は、疑似ランダムビット列を生成する技術に適用することができる。
【符号の説明】
【００５２】
１−１〜１−Ｎ…遅延フリップフロップ、２…排他的論理和回路、３…クロックバッファ、４…周波数逓倍器、５…出力バッファ，６−１，６−２…セレクタ。
【特許請求の範囲】
【請求項１】
第１のクロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）の第１の遅延フリップフロップと、
前記第１のクロック信号によって決定される動作タイミングが前記第１の遅延フリップフロップの動作タイミングと１８０度位相が異なるタイミングで前記入力信号を識別再生する、縦続接続された（Ｎ−１）／２個の第２の遅延フリップフロップと、
前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の最終段の遅延フリップフロップの出力と前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の最終段の遅延フリップフロップの出力との排他的論理和をとる排他的論理和回路と、
前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記排他的論理和回路の出力信号を識別再生し、この識別再生によって得られた出力信号を前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の初段の遅延フリップフロップ及び前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の初段の遅延フリップフロップに入力する第３の遅延フリップフロップとを備え、
前記第３の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とする疑似ランダムビット列発生器。
【請求項２】
請求項１記載の疑似ランダムビット列発生器において、
さらに、前記排他的論理和回路と接続される第１の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第１のセレクタと、
前記排他的論理和回路と接続される第２の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第２のセレクタとを備えることを特徴とする疑似ランダムビット列発生器。
【請求項３】
請求項１または２記載の疑似ランダムビット列発生器において、
さらに、前記第１のクロック信号の周波数を２倍にして前記第２のクロック信号を生成すると同時に、当該前記第２のクロック信号を前記第３の遅延フリップフロップへ供給する周波数逓倍器を備えることを特徴とする疑似ランダムビット列発生器。
【請求項４】
請求項１または２記載の疑似ランダムビット列発生器において、
さらに、前記第２のクロック信号の周波数を１／２にして前記第１のクロック信号を生成すると同時に、当該前記第１のクロック信号を前記第１、第２の遅延フリップフロップへ供給する周波数分周器を備えることを特徴とする疑似ランダムビット列発生器。
【請求項１】
第１のクロック信号の所定のタイミングで入力信号を識別再生する、縦続接続された（Ｎ−１）／２個（Ｎは奇数）の第１の遅延フリップフロップと、
前記第１のクロック信号によって決定される動作タイミングが前記第１の遅延フリップフロップの動作タイミングと１８０度位相が異なるタイミングで前記入力信号を識別再生する、縦続接続された（Ｎ−１）／２個の第２の遅延フリップフロップと、
前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の最終段の遅延フリップフロップの出力と前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の最終段の遅延フリップフロップの出力との排他的論理和をとる排他的論理和回路と、
前記第１のクロック信号の２倍の周波数の第２のクロック信号により前記排他的論理和回路の出力信号を識別再生し、この識別再生によって得られた出力信号を前記（Ｎ−１）／２個の第１の遅延フリップフロップの内の初段の遅延フリップフロップ及び前記（Ｎ−１）／２個の第２の遅延フリップフロップの内の初段の遅延フリップフロップに入力する第３の遅延フリップフロップとを備え、
前記第３の遅延フリップフロップからビット列長２N−１のビット列を出力することを特徴とする疑似ランダムビット列発生器。
【請求項２】
請求項１記載の疑似ランダムビット列発生器において、
さらに、前記排他的論理和回路と接続される第１の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第１のセレクタと、
前記排他的論理和回路と接続される第２の遅延フリップフロップの個数（Ｎ−１）／２を切り替え可能な第２のセレクタとを備えることを特徴とする疑似ランダムビット列発生器。
【請求項３】
請求項１または２記載の疑似ランダムビット列発生器において、
さらに、前記第１のクロック信号の周波数を２倍にして前記第２のクロック信号を生成すると同時に、当該前記第２のクロック信号を前記第３の遅延フリップフロップへ供給する周波数逓倍器を備えることを特徴とする疑似ランダムビット列発生器。
【請求項４】
請求項１または２記載の疑似ランダムビット列発生器において、
さらに、前記第２のクロック信号の周波数を１／２にして前記第１のクロック信号を生成すると同時に、当該前記第１のクロック信号を前記第１、第２の遅延フリップフロップへ供給する周波数分周器を備えることを特徴とする疑似ランダムビット列発生器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−１１５６１０（Ｐ２０１３−１１５６１０Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２５９９８３（Ｐ２０１１−２５９９８３）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
[ Back to top ]