絶縁型スイッチング電源
【課題】絶縁型スイッチング電源の誤動作を防止すること。
【解決手段】絶縁型スイッチング電源１は、ノーマルモードで動作させるモード切替信号が入力されると、フォトトランジスタＰＴ１をオン状態にして制御回路２の端子Ｐ１の電圧を低下させ、この端子Ｐ１の電圧に応じてスイッチ素子Ｑ１を制御する。制御回路２は、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、放電部１５により端子Ｐ１の電圧を低下させる。
【解決手段】絶縁型スイッチング電源１は、ノーマルモードで動作させるモード切替信号が入力されると、フォトトランジスタＰＴ１をオン状態にして制御回路２の端子Ｐ１の電圧を低下させ、この端子Ｐ１の電圧に応じてスイッチ素子Ｑ１を制御する。制御回路２は、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、放電部１５により端子Ｐ１の電圧を低下させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁型スイッチング電源に関する。
【背景技術】
【０００２】
従来より、絶縁型スイッチング電源は、スイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する（例えば、特許文献１参照）。
【０００３】
特許文献１に示されている絶縁型スイッチング電源には、出力電圧により動作する負荷の状態に応じて、マイコンといった外部回路から所定の信号が入力される。この絶縁型スイッチング電源は、所定の信号に応じてノーマルモードとスタンバイモードとを切り替えて、軽負荷時における消費電力を低減する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０６２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、入力電圧の瞬時停電が発生したり、出力が過負荷な状態になったりすると、出力電圧が低下する。このため、上述の外部回路が絶縁型スイッチング電源の出力電圧により動作する場合に、上述のように出力電圧が低下してしまうと、外部回路が所定の信号を出力できなくなってしまい、誤動作が生じるおそれがあった。
【０００６】
上述の課題に鑑み、本発明は、絶縁型スイッチング電源の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図１の絶縁型スイッチング電源１に相当）であって、予め定められた特定点（例えば、図３の端子Ｐ１に相当）の電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図３の制御回路２に相当）と、前記特定点の電圧を上昇させる電圧上昇部（例えば、図３の定電流供給部１３に相当）と、前記出力電圧により動作する状態切替制御部（例えば、図１のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力されると、前記特定点の電圧を低下させる第１の電圧低下部（例えば、図３のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図５の出力低下検出電圧ＶＳＥＮに相当）以下であれば、前記特定点の電圧を低下させる第２の電圧低下部（例えば、図３の放電部１５に相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【０００８】
この発明によれば、連続発振状態に移行させる状態切替信号が入力されると特定点の電圧を低下させ、この特定点の電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、第２の電圧低下部を設けた。そして、第２の電圧低下部により、連続発振状態において、出力電圧が予め定められた設定電圧以下であれば、特定点の電圧を低下させることとした。このため、連続発振状態において、状態切替制御部が動作できなくなるまで出力電圧が低下して、状態切替信号が入力されなくなってしまっても、状態切替信号が入力されている場合と同様に、特定点の電圧を低下させることができる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【０００９】
（２） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、後述の絶縁型スイッチング電源１Ａに相当）であって、予め定められた特定点（例えば、図６の端子Ｐ１に相当）の電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図６の制御回路２Ａに相当）と、前記特定点の電圧を上昇させる電圧上昇部（例えば、図６の定電流供給部１３Ａに相当）と、前記出力電圧により動作する状態切替制御部（例えば、図１のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力されると、前記特定点の電圧を低下させる電圧低下部（例えば、図６のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図５の出力低下検出電圧ＶＳＥＮに相当）以下であれば、前記電圧上昇部による前記特定点の電圧の上昇を停止させる電圧上昇停止部（例えば、図６の電圧上昇停止部１５Ａに相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１０】
この発明によれば、連続発振状態に移行させる状態切替信号が入力されると特定点の電圧を低下させ、この特定点の電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、電圧上昇停止部を設けた。そして、電圧上昇停止部により、連続発振状態において、出力電圧が予め定められた設定電圧以下であれば、電圧上昇部による特定点の電圧の上昇を停止させることとした。このため、連続発振状態において、状態切替制御部が動作できなくなるまで出力電圧が低下して、状態切替信号が入力されなくなってしまっても、状態切替信号が入力されている場合と同様に、特定点の電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【００１１】
（３） 本発明は、スイッチ素子（例えば、図７のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図７の絶縁型スイッチング電源１Ｂに相当）であって、前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタ（例えば、図８のキャパシタＣ５に相当）と、前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図８の制御回路２Ｂに相当）と、前記キャパシタに定電流を供給する定電流供給部（例えば、図８の定電流供給部１３Ｂに相当）と、前記出力電圧により動作し、前記出力電圧が下限電圧（例えば、図９の下限電圧ＶＬＯＷに相当）以下であれば下限検出信号が出力する出力電圧下限検出部（例えば、図７の出力電圧下限検出部８０に相当）と、前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部（例えば、図７のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力される場合と、において前記キャパシタを放電する第１の放電部（例えば、図８のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図９の上限電圧ＶＨＩや、後述の出力低下検出電圧ＶＳＥＮに相当）未満であれば、前記キャパシタを放電する第２の放電部（例えば、図８の放電部１５に相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１２】
この発明によれば、出力電圧が下限電圧以下であることを示す下限検出信号が入力されたり、連続発振状態に移行させる状態切替信号が入力されたりすると、キャパシタを放電し、このキャパシタの両端電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、第２の放電部を設けた。そして、第２の放電部により、連続発振状態において、出力電圧が予め定められた設定電圧未満であれば、キャパシタを放電することとした。このため、連続発振状態において、出力電圧下限検出部および状態切替制御部が動作できなくなるまで出力電圧が低下して、下限検出信号および状態切替信号が入力されなくなってしまっても、下限検出信号または状態切替信号が入力されている場合と同様に、キャパシタを放電することができる。したがって、連続発振状態において、出力電圧の低下により下限検出信号および状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【００１３】
（４） 本発明は、スイッチ素子（例えば、図７のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、後述の絶縁型スイッチング電源１Ｃに相当）であって、前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタ（例えば、図１１のキャパシタＣ５に相当）と、前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図１１の制御回路２Ｃに相当）と、前記キャパシタに定電流を供給する定電流供給部（例えば、図１１の定電流供給部１３Ｃに相当）と、前記出力電圧により動作し、前記出力電圧が下限電圧（例えば、図９の下限電圧ＶＬＯＷに相当）以下であれば下限検出信号を出力する出力電圧下限検出部（例えば、図７の出力電圧下限検出部８０に相当）と、前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部（例えば、図７のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力される場合と、において前記キャパシタを放電する放電部（例えば、図１１のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図９の上限電圧ＶＨＩや、後述の出力低下検出電圧ＶＳＥＮに相当）未満であれば、前記定電流供給部から前記キャパシタへの定電流供給を停止させる定電流供給停止部（例えば、図１１の電圧上昇停止部１５Ａに相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１４】
この発明によれば、出力電圧が下限電圧以下であることを示す下限検出信号が入力されたり、連続発振状態に移行させる状態切替信号が入力されたりすると、キャパシタを放電し、このキャパシタの両端電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、定電流供給停止部を設けた。そして、定電流供給停止部により、連続発振状態において、出力電圧が予め定められた設定電圧未満であれば、定電流供給部からキャパシタへの定電流供給を停止させることとした。このため、連続発振状態において、出力電圧下限検出部および状態切替制御部が動作できなくなるまで出力電圧が低下して、下限検出信号および状態切替信号が入力されなくなってしまっても、下限検出信号または状態切替信号が入力されている場合と同様に、キャパシタの両端電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により下限検出信号および状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【００１５】
（５） 本発明は、（３）または（４）の絶縁型スイッチング電源について、前記出力電圧が上限電圧（例えば、図９の上限電圧ＶＨＩに相当）以上であれば上限検出信号を出力する出力電圧上限検出部（例えば、図７の出力電圧上限検出部７０に相当）を備え、前記状態切替制御部は、前記連続発振状態において、前記出力電圧が前記上限電圧より低ければ、前記状態切替信号の出力を停止することを特徴とする絶縁型スイッチング電源を提案している。
【００１６】
この発明によれば、絶縁型スイッチング電源に、出力電圧が上限電圧以上であれば上限検出信号を出力する出力電圧上限検出部を設けた。そして、連続発振状態において、出力電圧が上限電圧より低ければ、状態切替制御部からの状態切替信号の出力を停止することとした。このため、連続発振状態において、状態切替制御部の動作期間を短くすることができるので、状態切替制御部の消費電力を低減でき、絶縁型スイッチング電源および状態切替制御部を含むシステムの高効率化を実現できる。
【００１７】
（６） 本発明は、（１）〜（５）のいずれかの絶縁型スイッチング電源について、前記設定電圧は、前記状態切替制御部の最低動作電圧（例えば、図５や図９の最低動作電圧Ｖ０に相当）以上であることを特徴とする絶縁型スイッチング電源を提案している。
【００１８】
この発明によれば、上述の設定電圧を、状態切替制御部の最低動作電圧以上に設定することとした。このため、連続発振状態において、出力電圧の低下によって状態切替制御部が動作できなくなるより前に、特定点の電圧の上昇や、キャパシタの両端電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を確実に防止できる。
【発明の効果】
【００１９】
本発明によれば、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る絶縁型スイッチング電源の回路図である。
【図２】前記絶縁型スイッチング電源のタイミングチャートである。
【図３】前記絶縁型スイッチング電源が備える制御回路の回路図である。
【図４】スタンバイモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図５】ノーマルモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図６】本発明の第２実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。
【図７】本発明の第３実施形態に係る絶縁型スイッチング電源の回路図である。
【図８】前記絶縁型スイッチング電源が備える制御回路の回路図である。
【図９】ノーマルモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図１０】スタンバイモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図１１】本発明の第４実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２２】
＜第１実施形態＞
［絶縁型スイッチング電源１の構成］
図１は、本発明の第１実施形態に係る絶縁型スイッチング電源１の回路図である。絶縁型スイッチング電源１は、トランスＴと、制御回路２と、出力電圧検出部５０と、モード切替信号生成部６０と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１と、キャパシタＣ１〜Ｃ４と、ダイオードＤ１、Ｄ２と、フォトトランジスタＰＴ１、ＰＴ２と、を備える。
【００２３】
まず、トランスＴの１次側の構成について説明する。制御回路２には、Ｐ１〜Ｐ６の６つの端子が設けられている。端子Ｐ３には、基準電位源ＧＮＤに接続された端子ＧＮＤ１が接続されるとともに、キャパシタＣ１を介して入力端子ＩＮが接続される。
【００２４】
端子Ｐ１には、フォトトランジスタＰＴ１を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ１は、モード切替信号生成部６０から出力される信号に応じてオンオフする。モード切替信号生成部６０は、出力端子ＯＵＴから出力される出力電圧ＶＯＵＴにより動作する。このモード切替信号生成部６０は、絶縁型スイッチング電源１をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタＰＴ１に出力して、フォトトランジスタＰＴ１をオン状態にする。一方、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には、モード切替信号の出力を停止して、フォトトランジスタＰＴ１をオフ状態にする。
【００２５】
端子Ｐ２には、フォトトランジスタＰＴ２を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ２は、出力電圧検出部５０から出力される信号に応じて、端子Ｐ２の電圧が出力電圧ＶＯＵＴに応じた電圧となるように、活性的にオンオフする。出力電圧検出部５０は、出力端子ＯＵＴに接続される。この出力電圧検出部５０は、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ（後述の図４参照）以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。
【００２６】
端子Ｐ４には、キャパシタＣ４を介して端子Ｐ３が接続されるとともに、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、トランスＴの制御巻線Ｔ２の他端が接続され、制御巻線Ｔ２の一端には、端子Ｐ３が接続される。
【００２７】
端子Ｐ５には、入力端子ＩＮが接続される。この入力端子ＩＮには、トランスＴの１次巻線Ｔ１の一端も接続される。１次巻線Ｔ１の他端には、キャパシタＣ２を介して端子Ｐ３が接続される。また、１次巻線Ｔ１の他端には、スイッチ素子Ｑ１のドレインも接続される。スイッチ素子Ｑ１のソースには、端子Ｐ３が接続され、スイッチ素子Ｑ１のゲートには、端子Ｐ６が接続される。
【００２８】
次に、トランスＴの２次側の構成について説明する。トランスＴの２次巻線Ｔ３の一端には、基準電位源ＧＮＤに接続された端子ＧＮＤ２が接続される。２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴが接続されるとともに、キャパシタＣ３を介して端子ＧＮＤ２が接続される。
【００２９】
出力端子ＯＵＴに接続された出力電圧検出部５０は、端子ＧＮＤ２にも接続される。
【００３０】
［絶縁型スイッチング電源１の動作］
以上の構成を備える絶縁型スイッチング電源１は、モード切替信号に応じて変化する端子Ｐ１の電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、に応じて、制御回路２によりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１は、スイッチ素子Ｑ１をバースト制御するものとする。
【００３１】
図２は、絶縁型スイッチング電源１のタイミングチャートである。ＶＣ４は、キャパシタＣ４の両端電圧を示し、ＶＰ１は、端子Ｐ１の電圧を示し、ＶＰ２は、端子Ｐ２の電圧を示す。
【００３２】
図２に示すように、ノーマルモードでは、スイッチ素子Ｑ１を発振させて、出力電圧ＶＯＵＴを略一定とする。一方、スタンバイモードでは、スイッチ素子Ｑ１を発振させる発振期間と、スイッチ素子Ｑ１の発振を停止させる発振停止期間と、を交互に繰り返すことにより、スイッチ素子Ｑ１を間欠発振させる。なお、スタンバイモードでは、スイッチ素子Ｑ１のドレイン電流のピーク値を発振期間において一定にしつつ、発振期間と停止期間との比率で出力電圧ＶＯＵＴを制御する。このため、スタンバイモードの場合には、ノーマルモードの場合と比べて、出力電圧ＶＯＵＴのリップルが大きくなる。
【００３３】
［制御回路２の構成］
図３は、制御回路２の回路図である。制御回路２は、起動回路部１１、低電圧誤動作防止回路部１２、定電流供給部１３、端子電圧検出部１４、放電部１５、発振制御部１６、発振停止制御部１７、制御電圧生成部１８、およびラッチ保護回路部１９を備える。
【００３４】
［起動回路部１１の構成］
起動回路部１１は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１１、Ｑ１２と、抵抗Ｒ１１、Ｒ１２と、を備える。
【００３５】
スイッチ素子Ｑ１１のソースには、接点Ａ１が接続され、スイッチ素子Ｑ１１のドレインには、抵抗Ｒ１１を介して接点Ａ２が接続される。スイッチ素子Ｑ１１のゲートには、抵抗Ｒ１２を介して接点Ａ２が接続されるとともに、スイッチ素子Ｑ１２のドレインが接続される。スイッチ素子Ｑ１２のゲートには、接点Ａ３が接続され、スイッチ素子Ｑ１２のソースには、基準電位源ＧＮＤが接続される。
【００３６】
［低電圧誤動作防止回路部１２の構成］
低電圧誤動作防止回路部１２は、比較器ＣＭＰ２１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２１と、抵抗Ｒ２１〜Ｒ２３と、を備える。
【００３７】
抵抗Ｒ２１と抵抗Ｒ２２とは、直列接続され、これら直列接続された抵抗Ｒ２１、Ｒ２２を介して、制御電圧源ＶＤＤと基準電位源ＧＮＤとが接続される。具体的には、制御電圧源ＶＤＤには抵抗Ｒ２１の一端が接続され、抵抗Ｒ２１の他端には抵抗Ｒ２２の一端が接続され、抵抗Ｒ２２の他端には基準電位源ＧＮＤが接続される。制御電圧源ＶＤＤからは、後述するように、制御電圧生成部１８から出力される電圧が供給される。抵抗Ｒ２２には、抵抗Ｒ２３とスイッチ素子Ｑ２１とを直列接続したものが、並列接続される。具体的には、抵抗Ｒ２２の一端には、抵抗Ｒ２３を介してスイッチ素子Ｑ２１のドレインが接続され、スイッチ素子Ｑ２１のソースには、抵抗Ｒ２２の他端が接続される。スイッチ素子Ｑ２１のゲートには、接点Ｂ３が接続される。また、抵抗Ｒ２２の一端には、比較器ＣＭＰ２１の反転入力端子も接続される。比較器ＣＭＰ２１の非反転入力端子には、接点Ｂ１が接続され、比較器ＣＭＰ２１の出力端子には、接点Ｂ２が接続される。
【００３８】
［定電流供給部１３の構成］
定電流供給部１３は、電流源Ｓ３１を備える。
【００３９】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、接点Ｃ１が接続される。
【００４０】
［端子電圧検出部１４の構成］
端子電圧検出部１４は、インバータＩＮＶ４１、ＩＮＶ４２を備える。
【００４１】
インバータＩＮＶ４１の入力端子には、接点Ｄ１が接続され、インバータＩＮＶ４１の出力端子には、接点Ｄ２と、インバータＩＮＶ４２の入力端子と、が接続される。インバータＩＮＶ４２の出力端子には、接点Ｄ３が接続される。
【００４２】
［放電部１５の構成］
放電部１５は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ５１と、論理積ＡＮＤ５１と、を備える。
【００４３】
論理積ＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続される。論理積ＡＮＤ５１の出力端子には、スイッチ素子Ｑ５１のゲートが接続される。スイッチ素子Ｑ５１のドレインには、接点Ｅ３が接続され、スイッチ素子Ｑ５１のソースには、基準電位源ＧＮＤが接続される。
【００４４】
［発振制御部１６の構成］
発振制御部１６は、出力電圧低下検出部１６１と、オントリガ発生部１６２と、オン幅制御部１６３と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ６１と、インバータＩＮＶ６１と、否定論理積ＮＡＮＤ６１、ＮＡＮＤ６２と、を備える。
【００４５】
出力電圧低下検出部１６１には、接点Ｆ５、Ｆ６と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｆ６と、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方と、も接続される。否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、接点Ｆ４が接続され、否定論理積ＮＡＮＤ６１の出力端子には、フリップフロップＦＦ６１の第２のリセット端子が接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続される。否定論理積ＮＡＮＤ６２の３つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６２の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ７が接続される。
【００４６】
［発振停止制御部１７の構成］
発振停止制御部１７は、スタンバイ制御部１７１と、スタンバイ時電流制限部１７２と、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２と、論理積ＡＮＤ７１と、を備える。
【００４７】
論理積ＡＮＤ７１の出力端子には、接点Ｇ３が接続され、論理積ＡＮＤ７１の２つの入力端子には、否定論理積ＮＡＮＤ７１の出力端子と、否定論理積ＮＡＮＤ７２の出力端子と、が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子には、接点Ｇ１と、接点Ｇ２に接続されたスタンバイ制御部１７１と、が接続される。否定論理積ＮＡＮＤ７２の２つの入力端子には、接点Ｇ１と、スタンバイ時電流制限部１７２と、が接続される。
【００４８】
［スタンバイモードにおける制御回路２の動作］
まず、スタンバイモードにおける制御回路２の動作について、図４を用いて以下に説明する。
【００４９】
図４は、スタンバイモードにおける絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示す図である。ＶＤＳＱ１は、スイッチ素子Ｑ１のドレイン−ソース間電圧を示し、Ｖ０は、モード切替信号生成部６０の最低動作電圧を示す。
【００５０】
時刻ｔ１〜ｔ２の期間と、時刻ｔ３〜ｔ４の期間と、時刻ｔ５〜ｔ６の期間とは、上述の発振期間である。一方、時刻ｔ２〜ｔ３の期間と、時刻ｔ４〜ｔ５の期間とは、上述の発振停止期間である。
【００５１】
ここで、図３の制御電圧源ＶＤＤの電圧は、制御電圧生成部１８から出力される電圧に等しい。制御電圧生成部１８は、端子Ｐ４を介して図１のキャパシタＣ４に接続されており、キャパシタＣ４の両端電圧が所定電圧未満の場合には、キャパシタＣ４の両端電圧に応じた電圧を出力し、キャパシタＣ４の両端電圧が所定電圧以上の場合には、所定電圧を出力する。キャパシタＣ４は、制御巻線Ｔ２の両端電圧、または、起動回路部１１により充電される。
【００５２】
図３の起動回路部１１では、スイッチ素子Ｑ１２がオフ状態である場合、スイッチ素子Ｑ１１のゲートに、抵抗Ｒ１２、接点Ａ２、および端子Ｐ５を介して、図１の入力端子ＩＮから入力電圧が印加され、スイッチ素子Ｑ１１がオン状態となる。すると、入力端子ＩＮとキャパシタＣ４とが、端子Ｐ５、接点Ａ２、抵抗Ｒ１１、オン状態のスイッチ素子Ｑ１１、接点Ａ１、および端子Ｐ４を介して導通する。これによれば、起動回路部１１が動作して、キャパシタＣ４が起動回路部１１により充電されることとなる。
【００５３】
一方、スイッチ素子Ｑ１２がオン状態である場合、スイッチ素子Ｑ１１のゲート電圧が引き抜かれ、スイッチ素子Ｑ１１がオフ状態となる。すると、入力端子ＩＮとキャパシタＣ４とが絶縁される。これによれば、起動回路部１１の動作が停止され、キャパシタＣ４が制御巻線Ｔ２の両端電圧により充電されることとなる。
【００５４】
スイッチ素子Ｑ１２は、低電圧誤動作防止回路部１２により、キャパシタＣ４の両端電圧に応じて制御される。低電圧誤動作防止回路部１２では、キャパシタＣ４の両端電圧が、端子Ｐ４および接点Ｂ１を介して比較器ＣＭＰ２１の非反転入力端子に印加される。この比較器ＣＭＰ２１は、ヒステリシス特性を有する。
【００５５】
ここで、まず、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合について説明する。キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合、比較器ＣＭＰ２１は、Ｌレベル電圧を出力する。このＬレベル電圧は、接点Ｂ２および接点Ａ３を介して、スイッチ素子Ｑ１２のゲートに印加される。これによれば、スイッチ素子Ｑ１２がオフ状態となり、上述のように起動回路部１１が動作することとなる。
【００５６】
また、上述の比較器ＣＭＰ２１から出力されるＬレベル電圧は、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加され、スイッチ素子Ｑ２１がオフ状態となる。これによれば、抵抗Ｒ２１と抵抗Ｒ２２とで制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。このため、比較器ＣＭＰ２１の閾値電圧は、第１の閾値電圧に固定されることとなる。
【００５７】
次に、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である場合について説明する。キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である場合、比較器ＣＭＰ２１は、Ｈレベル電圧を出力する。このＨレベル電圧は、接点Ｂ２および接点Ａ３を介して、スイッチ素子Ｑ１２のゲートに印加される。これによれば、スイッチ素子Ｑ１２がオン状態となり、上述のように起動回路部１１の動作が停止されることとなる。
【００５８】
また、上述の比較器ＣＭＰ２１から出力されるＨレベル電圧は、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加され、スイッチ素子Ｑ２１がオン状態となる。これによれば、抵抗Ｒ２２に抵抗Ｒ２３が並列接続されることとなり、抵抗Ｒ２１と、抵抗Ｒ２２および抵抗Ｒ２３を並列接続したものと、で制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。このため、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合と比べて、比較器ＣＭＰ２１の反転入力端子に印加される電圧が低下し、比較器ＣＭＰ２１の閾値電圧は、上述の第１の閾値電圧より低い第２の閾値電圧に固定されることとなる。
【００５９】
ところで、スタンバイモードでは、図１のモード切替信号生成部６０により、フォトトランジスタＰＴ１がオフ状態となる。このため、端子Ｐ１の電圧は、図３の定電流供給部１３により、Ｈレベル電圧となる。
【００６０】
この端子Ｐ１のＨレベル電圧は、インバータＩＮＶ４１でＬレベル電圧に変換され、接点Ｄ２および接点Ｅ２を介して、論理積ＡＮＤ５１の２つの入力端子のうち一方に印加される。このため、論理積ＡＮＤ５１の出力端子からスイッチ素子Ｑ５１のゲートにＬレベル電圧が印加され、スイッチ素子Ｑ５１がオフ状態となる。これによれば、端子Ｐ１は接地されず、端子Ｐ１の電圧は、Ｈレベル電圧で維持されることとなる。
【００６１】
また、上述の端子Ｐ１のＨレベル電圧は、接点Ｄ１、インバータＩＮＶ４１、ＩＮＶ４２、接点Ｄ３、および接点Ｇ１を介して、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ７２の２つの入力端子のうち一方と、に印加される。
【００６２】
否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に接続されたスタンバイ制御部１７１は、接点Ｇ２を介して接続された端子Ｐ２の電圧が第１電圧以上である場合には、Ｌレベル電圧を出力し、端子Ｐ２の電圧が第２電圧未満である場合には、Ｈレベル電圧を出力する。ここで、第２電圧は、第１電圧より低いものとし、端子Ｐ２は、出力電圧低下検出部１６１によりプルアップされているものとする。このため、図１のフォトトランジスタＰＴ２がオフ状態の場合、すなわち出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、端子Ｐ２の電圧が第１電圧以上となり、スタンバイ制御部１７１は、Ｌレベル電圧を出力する。一方、フォトトランジスタＰＴ２がオン状態の場合、すなわち出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、端子Ｐ２の電圧が第２電圧未満となり、スタンバイ制御部１７１は、Ｈレベル電圧を出力する。
【００６３】
以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｇ３および接点Ｆ３を介して、Ｌレベル電圧が印加される。フリップフロップＦＦ６１は、リセット優先であるため、第１のリセット端子にＬレベル電圧が印加されると、セット端子の状態にかかわらずＬレベル電圧を出力する。これによれば、否定論理積ＮＡＮＤ６２からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｆ７および端子Ｐ６を介して、図１のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となる。すると、発振停止期間となり、図４の時刻ｔ２〜ｔ３の期間や、時刻ｔ４〜ｔ５の期間のように、出力電圧ＶＯＵＴが低下することとなる。
【００６４】
一方、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｇ３および接点Ｆ３を介して、Ｈレベル電圧が印加される。
【００６５】
ここで、フリップフロップＦＦ６１の第２のリセット端子には、否定論理積ＮＡＮＤ６１の出力端子が接続され、否定論理積ＮＡＮＤ６１の２つの入力端子のそれぞれには、接点Ｆ４、Ｄ２、インバータＩＮＶ４１、および接点Ｄ１を介して端子Ｐ１が接続されるとともに、オン幅制御部１６３が接続される。スタンバイモードでは、端子Ｐ１の電圧が上述のようにＨレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、Ｌレベル電圧が印加される。このため、スタンバイモードでは、オン幅制御部１６３の動作によらず、否定論理積ＮＡＮＤ６１がＨレベル電圧を出力することとなり、その結果、フリップフロップＦＦ６１の第２のリセット端子には、Ｈレベル電圧が印加される。これによれば、フリップフロップＦＦ６１のセット端子および第１のリセット端子の状態によっては、スイッチ素子Ｑ１が発振動作の可能な状態となる。
【００６６】
フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続される。オントリガ発生部１６２は、予め定められた周期で、Ｈレベル電圧とＬレベル電圧とを交互に出力する。このため、フリップフロップＦＦ６１は、フリップフロップＦＦ６１の第１のリセット端子および第２のリセット端子にＨレベル電圧が印加されている状態において、オントリガ発生部１６２がＬレベル電圧を出力すると、Ｈレベル電圧を出力する。そして、フリップフロップＦＦ６１の第１のリセット端子にＬレベル電圧が印加されると、Ｌレベル電圧を出力する。
【００６７】
以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フリップフロップＦＦ６１は、オントリガ発生部１６２の出力に応じて、予め定められた周期でＨレベル電圧を出力する。そして、図１のスイッチ素子Ｑ１を流れる電流がスタンバイ時上限電流以上になると、スタンバイ時電流制限部１７２がＨレベル電圧を出力し、フリップフロップＦＦ６１の第１のリセット端子にＬレベル電圧が印加される。このため、比較器ＣＭＰ２１およびラッチ保護回路部１９からＨレベル電圧が出力される限り、予め定められた周期で、スイッチ素子Ｑ１のゲートにＨレベル電圧とＬレベル電圧とが交互に印加され、スイッチ素子Ｑ１がスイッチングする。すると、発振期間となり、図４の時刻ｔ１〜ｔ２の期間や、時刻ｔ３〜ｔ４の期間や、時刻ｔ５〜ｔ６の期間のように、出力電圧ＶＯＵＴが上昇することとなる。
【００６８】
なお、上述の比較器ＣＭＰ２１からＨレベル電圧が出力される限りとは、上述のように、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である限りということであり、定常動作状態である限りということである。また、ラッチ保護回路部１９は、電源の異常動作から回路を保護するためのものであり、定常動作状態ではＨレベル電圧を出力するが、異常状態を検出すると、Ｌレベル電圧を出力する。このため、上述のラッチ保護回路部１９からＨレベル電圧が出力される限りとは、定常動作状態である限りということである。
【００６９】
［ノーマルモードにおける制御回路２の動作］
次に、ノーマルモードにおける制御回路２の動作について、図５を用いて以下に説明する。
【００７０】
図５は、ノーマルモードにおける絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示す図である。ＶＳＥＮは、出力電圧低下検出部１６１の閾値電圧である出力低下検出電圧を示し、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、端子Ｐ２の電圧が所定電圧以上となり、出力電圧低下検出部１６１がＨレベル電圧を出力する。
【００７１】
時刻ｔ１１より前の期間は、定常動作状態を示し、この期間では、後述のようにスイッチ素子Ｑ１を発振させており、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。
【００７２】
具体的には、ノーマルモードであるため、時刻ｔ１１より前の期間では、図１のモード切替信号生成部６０により、フォトトランジスタＰＴ１がオン状態となる。このため、図３の端子Ｐ１が接地され、端子Ｐ１の電圧は、Ｌレベル電圧となる。
【００７３】
この端子Ｐ１のＬレベル電圧は、接点Ｄ１、インバータＩＮＶ４１、ＩＮＶ４２、接点Ｄ３、および接点Ｇ１を介して、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ７２の２つの入力端子のうち一方と、に印加される。このため、ノーマルモードでは、スタンバイ制御部１７１やスタンバイ時電流制限部１７２の動作によらず、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２がともにＨレベル電圧を出力することとなり、その結果、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されることとなる。
【００７４】
フリップフロップＦＦ６１の第２のリセット端子には、否定論理積ＮＡＮＤ６１の出力端子が接続され、否定論理積ＮＡＮＤ６１の２つの入力端子には、上述のように端子Ｐ１とオン幅制御部１６３とが接続される。ノーマルモードでは、端子Ｐ１の電圧がＬレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。一方、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方には、スイッチ素子Ｑ１のオン幅が端子Ｐ２の電圧に応じた幅になると、オン幅制御部１６３からＨレベル電圧が印加される。以上より、ノーマルモードでは、フリップフロップＦＦ６１の第２のリセット端子には、スイッチ素子Ｑ１のオン幅が端子Ｐ２の電圧に応じた幅になるたびに、Ｌレベル電圧が印加されることとなる。
【００７５】
フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２から、予め定められた周期で、Ｈレベル電圧とＬレベル電圧とが交互に印加される。
【００７６】
以上によれば、時刻ｔ１１より前の期間では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図１のスイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。
【００７７】
時刻ｔ１１において、入力電圧の瞬時停電が発生したものとする。これによれば、入力電圧の供給がなくなることで出力電圧ＶＯＵＴが低下し、出力電圧ＶＯＵＴの低下に伴って制御巻線Ｔ２の両端電圧も低下して、その結果、キャパシタＣ４の両端電圧が低下する。そして、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満にまで低下して、比較器ＣＭＰ２１がＬレベル電圧を出力するようになると、スイッチ素子Ｑ１の発振が停止されるため、出力電圧ＶＯＵＴがさらに低下し、時刻ｔ１２では出力低下検出電圧ＶＳＥＮとなり、時刻ｔ１３では最低動作電圧Ｖ０となる。なお、出力が過負荷な状態になった場合にも、入力電圧の瞬時停電が発生した場合と同様に、出力電圧ＶＯＵＴが低下する。
【００７８】
時刻ｔ１４において、上述の入力電圧の瞬時停電が解消されたものとする。ここで、時刻ｔ１１〜ｔ１４の期間では、上述のように制御巻線Ｔ２の両端電圧が低下するとともに、入力電圧の供給がないため起動回路部１１からの充電電流が供給されず、その結果、キャパシタＣ４の両端電圧がさらに低下する。
【００７９】
このため、時刻ｔ１４において上述の入力電圧の瞬時停電が解消されたとしても、起動回路部１１の動作が再開されてキャパシタＣ４の両端電圧が上昇し、比較器ＣＭＰ２１がＨレベル電圧を出力するようになるまでには、時間が掛かることとなる。したがって、時刻ｔ１４以降においても、スイッチ素子Ｑ１の発振の禁止が継続され、出力電圧ＶＯＵＴの低下が継続されることとなる。
【００８０】
時刻ｔ１５において、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されるものとする。ここで、時刻ｔ１５以降では、実線で、絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示し、一点鎖線で、絶縁型スイッチング電源１に放電部１５が設けられていない場合の出力電圧ＶＯＵＴを示すものとする。
【００８１】
まず、絶縁型スイッチング電源１に放電部１５が設けられていない場合の出力電圧ＶＯＵＴについて、以下に説明する。
【００８２】
時刻ｔ１３〜ｔ１６の期間では、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となるので、ノーマルモードであるにもかかわらず、出力電圧ＶＯＵＴにより動作するモード切替信号生成部６０がモード切替信号を出力できなくなり、フォトトランジスタＰＴ１がオフ状態となってしまう。このため、時刻ｔ１３〜ｔ１６の期間において、定電流供給部１３が動作してしまうと、端子Ｐ１の電圧が上昇してしまう。そして、時刻ｔ１５以降において、端子Ｐ１の電圧がＨレベル電圧であれば、上述のようにスタンバイモードとなる。ところが、スタンバイモードにおいて取り出すことのできる出力電力より重い出力電力を取り出そうとすると、出力電圧ＶＯＵＴが上昇できず、出力電力条件によっては、図５の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【００８３】
次に、絶縁型スイッチング電源１の出力電圧ＶＯＵＴについて、以下に説明する。
【００８４】
時刻ｔ１３より前の期間においては、フォトトランジスタＰＴ１がオン状態であるため、端子Ｐ１の電圧がＬレベル電圧である。このため、時刻ｔ１１〜ｔ１３の期間において、制御回路２が動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。一方、時刻ｔ１２〜ｔ１７の期間において、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であるため、制御回路２が動作可能であれば、上述のように出力電圧低下検出部１６１がＨレベル電圧を出力し、このＨレベル電圧が、接点Ｆ５および接点Ｅ１を介して、論理積ＡＮＤ５１の２つの入力端子のうち他方に印加される。以上より、時刻ｔ１２〜ｔ１７の期間において、制御回路２が動作可能であれば、論理積ＡＮＤ５１がＨレベル電圧を出力し、スイッチ素子Ｑ５１がオン状態となり、端子Ｐ１が接地されることとなり、その結果、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。
【００８５】
なお、時刻ｔ１１〜ｔ１４の期間において、制御回路２が動作不能であれば、制御回路２の動作は一旦停止するが、制御回路２が動作可能となった時点で、制御回路２は、上述の時刻ｔ１１〜ｔ１３において動作可能である場合と同様に、動作する。このため、制御回路２は、動作可能となった時点で、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。
【００８６】
このため、時刻ｔ１５において、スイッチ素子Ｑ１の発振の禁止が解除されると、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、時刻ｔ１１より前の期間と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図５の実線で示したように、時間が経過するに従って上昇し、時刻ｔ１８において出力設定電圧ＶＲＥＧとなる。
【００８７】
以上の絶縁型スイッチング電源１によれば、以下の効果を奏することができる。
【００８８】
絶縁型スイッチング電源１は、端子Ｐ１の電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にして、端子Ｐ１を接地する。そして、放電部１５により、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、放電部１５により端子Ｐ１を接地する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、端子Ｐ１の電圧を低下させることができる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１の誤動作を防止できる。
【００８９】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１をノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１は、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【００９０】
＜第２実施形態＞
［絶縁型スイッチング電源１Ａの構成］
本発明の第２実施形態に係る絶縁型スイッチング電源１Ａについて、以下に説明する。絶縁型スイッチング電源１Ａは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、制御回路２の代わりに制御回路２Ａを備える点が異なる。なお、絶縁型スイッチング電源１Ａにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。
【００９１】
［制御回路２Ａの構成］
図６は、制御回路２Ａの回路図である。制御回路２Ａは、図３に示した本発明の第１実施形態に係る制御回路２とは、定電流供給部１３の代わりに定電流供給部１３Ａを備える点と、放電部１５の代わりに電圧上昇停止部１５Ａを備える点と、が異なる。
【００９２】
［定電流供給部１３Ａの構成］
定電流供給部１３Ａは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、を備える。
【００９３】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、接点Ｃ２が接続される。
【００９４】
［電圧上昇停止部１５Ａの構成］
電圧上昇停止部１５Ａは、論理積ＡＮＤ５１を備える。
【００９５】
論理積ＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続され、論理積ＡＮＤ５１の出力端子には、接点Ｅ３が接続される。
【００９６】
［スタンバイモードにおける制御回路２Ａの動作］
まず、スタンバイモードにおける制御回路２Ａの動作について説明する。ノーマルモードからスタンバイモードに移行すると、図１のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、ノーマルモードにおいて、フォトトランジスタＰＴ１がオン状態であり、端子Ｐ１が接地されていたため、端子Ｐ１の電圧は、Ｌレベル電圧のままである。
【００９７】
この端子Ｐ１のＬレベル電圧は、インバータＩＮＶ４１でＨレベル電圧に変換され、接点Ｄ２および接点Ｅ２を介して、論理積ＡＮＤ５１の２つの入力端子のうち一方に印加される。一方、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧低下検出部１６１からＬレベル電圧が印加される。このため、論理積ＡＮＤ５１からＬレベル電圧が出力され、接点Ｅ３および接点Ｃ２を介してスイッチ素子Ｑ３１のゲートに印加され、スイッチ素子Ｑ３１がオン状態となる。したがって、スタンバイモードでは、制御回路２と同様に、端子Ｐ１の電圧は、定電流供給部１３ＡによりＨレベル電圧となる。
【００９８】
これによれば、スタンバイモードにおいて、制御回路２Ａは、制御回路２と同様にスイッチ素子Ｑ１を制御することとなり、絶縁型スイッチング電源１Ａの出力電圧ＶＯＵＴは、絶縁型スイッチング電源１の出力電圧ＶＯＵＴと同様に、図４に示したように変化することとなる。
【００９９】
［ノーマルモードにおける制御回路２Ａの動作］
次に、ノーマルモードにおける制御回路２Ａの動作について説明する。スタンバイモードからノーマルモードに移行すると、図１のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にするので、端子Ｐ１の電圧は、Ｌレベル電圧となる。
【０１００】
これによれば、ノーマルモードでかつ定常動作状態では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、図５の時刻ｔ１１より前の期間と同様に、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。
【０１０１】
ここで、まず、入力電圧の瞬時停電が発生したものとする。これによれば、制御回路２Ａでは、制御回路２と同様に比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、図５の時刻ｔ１１〜ｔ１４の期間と同様に、低下することとなる。
【０１０２】
次に、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となった後に、入力電圧の瞬時停電が解消されたものとする。これによれば、制御回路２Ａでは、制御回路２と同様にスイッチ素子Ｑ１の発振の禁止が継続され、図５の時刻ｔ１４〜ｔ１５の期間と同様に、出力電圧ＶＯＵＴの低下が継続されることとなる。
【０１０３】
次に、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。仮に、絶縁型スイッチング電源１Ａに電圧上昇停止部１５Ａが設けられていない場合には、絶縁型スイッチング電源１に放電部１５が設けられていない場合と同様に、スタンバイモードとなり、出力電力条件によっては、図５の一点鎖線で示したのと同様に出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【０１０４】
これに対して、絶縁型スイッチング電源１Ａでは、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満となった時点で、出力電圧検出部５０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２の電圧が所定電圧以上となる。このため、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点において、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧低下検出部１６１からＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となる直前では、ノーマルモードであるためフォトトランジスタＰＴ１がオン状態であり、端子Ｐ１の電圧がＬレベル電圧である。したがって、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点において、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち一方には、端子Ｐ１のＬレベル電圧がインバータＩＮＶ４１でＨレベル電圧に変換された後、印加される。
【０１０５】
以上によれば、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点では、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、接点Ｅ３および接点Ｃ２を介して、スイッチ素子Ｑ３１のゲートには、Ｈレベル電圧が印加されることとなる。これによれば、電流源Ｓ３１の出力端子と端子Ｐ１とが絶縁され、端子Ｐ１の電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。なお、制御回路２と同様に、制御回路２Ａが動作不能な電圧であれば、制御回路２Ａの動作は一旦停止するが、制御回路２Ａが動作可能となった時点で、制御回路２Ａは、上述の動作可能である場合と同様に、動作する。このため、制御回路２Ａは、動作可能となった時点において、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。
【０１０６】
このため、スイッチ素子Ｑ１の発振の禁止が解除されると、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて、スイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図５の実線で示したのと同様に、時間が経過するに従って上昇することとなる。
【０１０７】
以上の絶縁型スイッチング電源１Ａによれば、以下の効果を奏することができる。
【０１０８】
絶縁型スイッチング電源１Ａは、端子Ｐ１の電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にして端子Ｐ１の電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、定電流供給部１３Ａによる端子Ｐ１の電圧の上昇を電圧上昇停止部１５Ａにより防止する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、端子Ｐ１の電圧の上昇を防止できる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ａの誤動作を防止できる。
【０１０９】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ａをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ａをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ａは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【０１１０】
＜第３実施形態＞
［絶縁型スイッチング電源１Ｂの構成］
図７は、本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂの回路図である。絶縁型スイッチング電源１Ｂは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、抵抗Ｒ１およびキャパシタＣ５を備える点と、出力電圧検出部５０の代わりに出力電圧上限検出部７０および出力電圧下限検出部８０を備える点と、制御回路２の代わりに制御回路２Ｂを備える点と、が異なる。なお、絶縁型スイッチング電源１Ｂにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。
【０１１１】
キャパシタＣ５の一方の電極には、端子Ｐ１が接続され、キャパシタＣ５の他方の電極には、端子Ｐ３および端子ＧＮＤ１を介して基準電位源ＧＮＤが接続される。このキャパシタＣ５には、抵抗Ｒ１と、フォトトランジスタＰＴ１と、がそれぞれ並列接続される。
【０１１２】
出力電圧上限検出部７０には、出力端子ＯＵＴと、端子ＧＮＤ２と、が接続される。この出力電圧上限検出部７０は、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。
【０１１３】
出力電圧下限検出部８０には、出力端子ＯＵＴと、端子ＧＮＤ２と、が接続される。この出力電圧下限検出部８０は、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であれば、フォトトランジスタＰＴ１をオン状態にする。
【０１１４】
なお、Ｖ０について、上述の第１実施形態および第２実施形態では、モード切替信号生成部６０の最低動作電圧としたが、本実施形態では、モード切替信号生成部６０および出力電圧下限検出部８０の最低動作電圧とする。
【０１１５】
［絶縁型スイッチング電源１Ｂの動作］
以上の構成を備える絶縁型スイッチング電源１Ｂは、モード切替信号および出力電圧ＶＯＵＴに応じて変化するキャパシタＣ５の両端電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、に応じて、制御回路２Ｂによりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１Ｂは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１と同様に、スイッチ素子Ｑ１をバースト制御するものとする。
【０１１６】
［制御回路２Ｂの構成］
図８は、制御回路２Ｂの回路図である。制御回路２Ｂは、図３に示した本発明の第１実施形態に係る制御回路２とは、定電流供給部１３の代わりに定電流供給部１３Ｂを備える点と、端子電圧検出部１４の代わりに端子電圧検出部１４Ａを備える点と、発振制御部１６の代わりに発振制御部１６Ａを備える点と、発振停止制御部１７の代わりに発振停止制御部１７Ａを備える点と、が異なる。
【０１１７】
［定電流供給部１３Ｂの構成］
定電流供給部１３Ｂは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、インバータＩＮＶ３１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ３１と、を備える。
【０１１８】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、インバータＩＮＶ３１の出力端子が接続される。インバータＩＮＶ３１の入力端子には、フリップフロップＦＦ３１の出力端子が接続され、フリップフロップＦＦ３１のリセット端子には、接点Ｃ３が接続され、フリップフロップＦＦ３１のセット端子には、接点Ｃ２が接続される。
【０１１９】
［端子電圧検出部１４Ａの構成］
端子電圧検出部１４Ａは、インバータＩＮＶ４１と、抵抗Ｒ４１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ４１と、を備える。
【０１２０】
スイッチ素子Ｑ４１のゲートには、接点Ｄ１が接続され、スイッチ素子Ｑ４１のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ４１のドレインには、抵抗Ｒ４１を介して制御電圧源ＶＤＤが接続される。この制御電圧源ＶＤＤには、抵抗Ｒ４１を介してインバータＩＮＶ４１の入力端子および接点Ｄ２も接続される。インバータＩＮＶ４１の出力端子には、接点Ｄ３が接続される。
【０１２１】
［発振制御部１６Ａの構成］
発振制御部１６Ａは、図３に示した発振制御部１６とは、否定論理積ＮＡＮＤ６１を備えない点と、否定論理積ＮＡＮＤ６２の代わりに否定論理積ＮＡＮＤ６３を備える点と、出力電圧低下検出部１６１の代わりに出力電圧上限制御部１６１Ａを備える点と、が異なる。
【０１２２】
出力電圧上限制御部１６１Ａには、接点Ｆ６、Ｆ９と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｆ６と、フリップフロップＦＦ６１の第２のリセット端子と、が接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続される。否定論理積ＮＡＮＤ６３の４つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、Ｆ８、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６３の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ７が接続される。
【０１２３】
［発振停止制御部１７Ａの構成］
発振停止制御部１７Ａは、否定論理積ＮＡＮＤ７１と、インバータＩＮＶ７１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ７１と、を備える。
【０１２４】
フリップフロップＦＦ７１の反転出力端子には、接点Ｇ７、Ｇ８が接続され、フリップフロップＦＦ７１のリセット端子には、接点Ｇ５が接続される。フリップフロップＦＦ７１のセット端子には、否定論理積ＮＡＮＤ７１の出力端子が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方には、接点Ｇ４が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方には、インバータＩＮＶ７１の出力端子が接続され、インバータＩＮＶ７１の入力端子には、接点Ｇ６、Ｇ９が接続される。
【０１２５】
［ノーマルモードにおける制御回路２Ｂの動作］
まず、ノーマルモードにおける制御回路２Ｂの動作について、図９を用いて以下に説明する。
【０１２６】
図９は、ノーマルモードにおける絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴを示す図である。
【０１２７】
スタンバイモードからノーマルモードに移行すると、図７のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ５は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ５の両端電圧が略ゼロまで低下する。これによれば、図８に示すように、端子Ｐ１および接点Ｄ１を介してキャパシタＣ５にゲートが接続されるスイッチ素子Ｑ４１は、オフ状態となる。
【０１２８】
スイッチ素子Ｑ４１がオフ状態になると、インバータＩＮＶ４１からＬレベル電圧が出力され、接点Ｄ３および接点Ｇ５を介してフリップフロップＦＦ７１のリセット端子に印加される。このため、フリップフロップＦＦ７１の反転出力端子からＨレベル電圧が出力され、接点Ｇ７および接点Ｆ３を介してフリップフロップＦＦ６１の第１のリセット端子に印加されるとともに、接点Ｇ８および接点Ｆ８を介して否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。一方、定常動作状態では、比較器ＣＭＰ２１およびラッチ保護回路部１９から上述のようにＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ６３の４つの入力端子のうち、接点Ｆ１に接続されるものと、接点Ｆ２に接続されるものとには、Ｈレベル電圧が印加される。
【０１２９】
これによれば、ノーマルモードでかつ定常動作状態である時刻ｔ２１より前の期間では、図５の時刻ｔ１１より前の期間と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図７のスイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが上限電圧ＶＨＩで略一定となる。
【０１３０】
時刻ｔ２１において、入力電圧の瞬時停電が発生したものとする。これによれば、時刻ｔ２１〜ｔ２４の期間では、図５の時刻ｔ１１〜ｔ１４の期間と同様に、比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、時間が経過するに従って低下し、時刻ｔ２２では出力低下検出電圧ＶＳＥＮとなり、時刻ｔ２３では最低動作電圧Ｖ０となる。なお、出力が過負荷な状態になった場合にも、入力電圧の瞬時停電が発生した場合と同様に、出力電圧ＶＯＵＴが低下する。
【０１３１】
時刻ｔ２４において、上述の入力電圧の瞬時停電が解消されたものとする。これによれば、時刻ｔ２４〜ｔ２５の期間では、図５の時刻ｔ１４〜ｔ１５の期間と同様に、スイッチ素子Ｑ１の発振の禁止が継続され、出力電圧ＶＯＵＴの低下が継続されることとなる。
【０１３２】
時刻ｔ２５において、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。ここで、時刻ｔ２５以降では、実線で、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴを示し、一点鎖線で、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合の出力電圧ＶＯＵＴを示すものとする。
【０１３３】
まず、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合の出力電圧ＶＯＵＴについて、以下に説明する。
【０１３４】
時刻ｔ２３〜ｔ２６の期間では、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となるので、ノーマルモードであるにもかかわらず、出力電圧ＶＯＵＴにより動作するモード切替信号生成部６０がモード切替信号を出力できなくなるとともに、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であるにもかかわらず、出力電圧下限検出部８０がフォトトランジスタＰＴ１をオン状態にすることができなくなり、その結果、フォトトランジスタＰＴ１がオフ状態となってしまう。このため、時刻ｔ２３〜ｔ２６の期間において、キャパシタＣ５は抵抗Ｒ１でしか放電されないため、キャパシタＣ５の両端電圧が抵抗Ｒ１によりＬレベル電圧に低下するまで、スイッチ素子Ｑ１の発振を再開できなくなる。さらに、抵抗Ｒ１の抵抗値と、電流源Ｓ３１から出力される定電流値と、によっては、キャパシタＣ５の両端電圧がＬレベル電圧に低下できないためにスイッチ素子Ｑ１の発振を再開できず、図９の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【０１３５】
次に、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴについて、以下に説明する。
【０１３６】
時刻ｔ２１において出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点で、出力電圧上限検出部７０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２は出力電圧上限制御部１６１Ａによりプルアップされているため、制御回路２Ｂが動作可能であれば、端子Ｐ２の電圧が所定電圧以上に上昇する。ここで、端子Ｐ２の電圧が所定電圧以上になると、出力電圧上限制御部１６１ＡからＨレベル電圧が出力される。このため、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点において、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｅ１および接点Ｆ９を介して、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが最低動作電圧Ｖ０未満となるまでは、ノーマルモードとしてフォトトランジスタＰＴ１がオン状態であり、端子Ｐ１の電圧がＬレベル電圧である。この端子Ｐ１のＬレベル電圧は、接点Ｄ１を介してスイッチ素子Ｑ４１のゲートに印加され、制御回路２Ｂが動作可能であれば、スイッチ素子Ｑ４１がオフ状態となるので、時刻ｔ２３より前の期間では、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。
【０１３７】
以上によれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、制御回路２Ｂが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、スイッチ素子Ｑ５１がオン状態となり、端子Ｐ１が接地されることとなる。これによれば、キャパシタＣ５は、抵抗Ｒ１だけでなくスイッチ素子Ｑ５１によっても放電され、キャパシタＣ５の両端電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。なお、制御回路２と同様に、制御回路２Ｂが動作不能な電圧であれば、制御回路２Ｂの動作は一旦停止するが、制御回路２Ｂが動作可能となった時点で、制御回路２Ｂは、上述の動作可能である場合と同様に、動作する。このため、制御回路２Ａは、動作可能となった時点において、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。
【０１３８】
このため、時刻ｔ２５において、スイッチ素子Ｑ１の発振の禁止が解除されると、図５の時刻ｔ１５と同様に、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図９の実線に示したように、時間が経過するに従って上昇し、時刻ｔ２８において上限電圧ＶＨＩとなる。
【０１３９】
［スタンバイモードにおける制御回路２Ｂの動作］
次に、スタンバイモードにおける制御回路２Ｂの動作について、図１０を用いて以下に説明する。
【０１４０】
ノーマルモードからスタンバイモードに移行すると、図７のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。
【０１４１】
ここで、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下である場合、フォトトランジスタＰＴ１は、図７の出力電圧下限検出部８０によりオン状態となるので、キャパシタＣ５の両端電圧は、Ｌレベル電圧となる。すると、上述のノーマルモードの場合と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、発振期間となる。
【０１４２】
一方、発振期間となり、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めた場合、図７の出力電圧下限検出部８０も、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であった期間では、上述のようにフォトトランジスタＰＴ１がオン状態であったため、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めても、キャパシタＣ５の両端電圧はＬレベル電圧のままである。このため、スイッチ素子Ｑ４１はオフ状態のままであり、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。また、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。したがって、論理積ＡＮＤ５１からＨレベル電圧が出力され、スイッチ素子Ｑ５１がオン状態となり、キャパシタＣ５の両端電圧がＬレベル電圧で維持される。
【０１４３】
そして、出力電圧ＶＯＵＴがさらに上昇し、上限電圧ＶＨＩ以上になると、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｆ９および接点Ｅ１を介して、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、論理積ＡＮＤ５１はＬレベル電圧を出力し、スイッチ素子Ｑ５１がオフ状態となる。ここで、フリップフロップＦＦ３１のリセット端子には、接点Ｂ２および接点Ｃ３を介して、比較器ＣＭＰ２１からＨレベル電圧が印加される。一方、フリップフロップＦＦ３１のセット端子には、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上の場合、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、スイッチ素子Ｑ３１がオン状態となり、電流源Ｓ３１から出力される定電流によりキャパシタＣ５が充電され、キャパシタＣ５の両端電圧がＨレベル電圧となる。
【０１４４】
このキャパシタＣ５の両端電圧であるＨレベル電圧は、スイッチ素子Ｑ４１のゲートに印加され、スイッチ素子Ｑ４１がオン状態となる。このため、インバータＩＮＶ４１からＨレベル電圧が出力され、接点Ｄ３および接点Ｇ４を介して否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に印加されるとともに、接点Ｄ３および接点Ｇ５を介してフリップフロップＦＦ７１のリセット端子に印加される。一方、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上であるため、出力電圧上限制御部１６１ＡからＬレベル電圧が出力され、このＬレベル電圧は、インバータＩＮＶ７１でＨレベル電圧に変換された後、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方に印加される。したがって、フリップフロップＦＦ７１のセット端子には、Ｌレベル電圧が印加され、フリップフロップＦＦ７１の反転出力端子からＬレベル電圧が出力されることとなる。このＬレベル電圧は、フリップフロップＦＦ６１の第１のリセット端子に印加されるため、フリップフロップＦＦ６１からはＬレベル電圧が出力され、否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。これによれば、否定論理積ＮＡＮＤ６３からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、図７のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となり、発振停止期間となる。
【０１４５】
以上によれば、スタンバイモードにおいて、制御回路２Ｂは、スイッチ素子Ｑ１を間欠発振で制御することとなり、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴは、図１０に示すように変化することとなる。
【０１４６】
以上の絶縁型スイッチング電源１Ｂによれば、以下の効果を奏することができる。
【０１４７】
絶縁型スイッチング電源１Ｂは、キャパシタＣ５の両端電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にしてキャパシタＣ５の両端電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させる。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、キャパシタＣ５の両端電圧を低下させることができる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ｂの誤動作を防止できる。
【０１４８】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ｂをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ｂをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ｂは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【０１４９】
＜第４実施形態＞
［絶縁型スイッチング電源１Ｃの構成］
本発明の第４実施形態に係る絶縁型スイッチング電源１Ｃについて、以下に説明する。絶縁型スイッチング電源１Ｃは、図７に示した本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂとは、制御回路２Ｂの代わりに制御回路２Ｃを備える点が異なる。なお、絶縁型スイッチング電源１Ｃにおいて、絶縁型スイッチング電源１Ｂと同一構成要件については、同一符号を付し、その説明を省略する。
【０１５０】
［制御回路２Ｃの構成］
図１１は、制御回路２Ｃの回路図である。制御回路２Ｃは、図８に示した本発明の第３実施形態に係る制御回路２Ｂとは、定電流供給部１３Ｂの代わりに定電流供給部１３Ｃを備える点と、放電部１５の代わりに電圧上昇停止部１５Ａを備える点と、が異なる。
【０１５１】
［定電流供給部１３Ｃの構成］
定電流供給部１３Ｃは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、否定論理積ＮＡＮＤ３１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ３１と、を備える。
【０１５２】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、否定論理積ＮＡＮＤ３１の出力端子が接続される。否定論理積ＮＡＮＤ３１の２つの入力端子のうち、一方にはフリップフロップＦＦ３１の出力端子が接続され、他方には接点Ｃ４が接続される。フリップフロップＦＦ３１のセット端子には、接点Ｃ２が接続され、フリップフロップＦＦ３１のリセット端子には、接点Ｃ３が接続される。
【０１５３】
［電圧上昇停止部１５Ａの構成］
電圧上昇停止部１５Ａは、否定論理積ＮＡＮＤ５１を備える。
【０１５４】
否定論理積ＮＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続され、否定論理積ＮＡＮＤ５１の出力端子には、接点Ｅ３が接続される。
【０１５５】
［ノーマルモードにおける制御回路２Ｃの動作］
まず、ノーマルモードにおける制御回路２Ｃの動作について説明する。スタンバイモードからノーマルモードに移行すると、図７のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ５は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ５の両端電圧が略ゼロまで低下する。これによれば、図１１に示すように、端子Ｐ１および接点Ｄ１を介してキャパシタＣ５にゲートが接続されるスイッチ素子Ｑ４１は、オフ状態となる。
【０１５６】
スイッチ素子Ｑ４１がオフ状態になると、インバータＩＮＶ４１からＬレベル電圧が出力され、接点Ｄ３および接点Ｇ２を介してフリップフロップＦＦ７１のリセット端子に印加される。このため、フリップフロップＦＦ７１の反転出力端子からＨレベル電圧が出力され、接点Ｇ４および接点Ｆ３を介してフリップフロップＦＦ６１の第１のリセット端子に印加されるとともに、接点Ｇ５および接点Ｆ８を介して否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。一方、定常動作状態では、比較器ＣＭＰ２１およびラッチ保護回路部１９から上述のようにＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ６３の４つの入力端子のうち、接点Ｆ１に接続されるものと、接点Ｆ２に接続されるものとには、Ｈレベル電圧が印加される。
【０１５７】
これによれば、ノーマルモードでかつ定常動作状態では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図７のスイッチ素子Ｑ１が発振し、図９の時刻ｔ２１より前の期間と同様に、出力電圧ＶＯＵＴが上限電圧ＶＨＩで略一定となる。
【０１５８】
ここで、まず、入力電圧の瞬時停電が発生したものとする。これによれば、制御回路２Ｃでは、制御回路２Ｂと同様に比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、図９の時刻ｔ２１〜ｔ２４の期間と同様に、出力電圧ＶＯＵＴが低下することとなる。
【０１５９】
次に、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となった後に、入力電圧の瞬時停電が解消されたものとする。これによれば、制御回路２Ｃでは、制御回路２Ｂと同様にスイッチ素子Ｑ１の発振の禁止が継続され、図９の時刻ｔ２４〜ｔ２５の期間と同様に、出力電圧ＶＯＵＴの低下が継続されることとなる。
【０１６０】
次に、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。仮に、絶縁型スイッチング電源１Ｃに電圧上昇停止部１５Ａおよび否定論理積ＮＡＮＤ３１が設けられていない場合には、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合と同様に、キャパシタＣ５の両端電圧が抵抗Ｒ１によりＬレベル電圧に低下するまで、スイッチ素子Ｑ１の発振を再開できなくなる。さらに、抵抗Ｒ１の抵抗値と、電流源Ｓ３１から出力される定電流値と、によっては、キャパシタＣ５の両端電圧がＬレベル電圧に低下できないためにスイッチ素子Ｑ１の発振を再開できず、図９の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【０１６１】
これに対して、絶縁型スイッチング電源１Ｃでは、図９の時刻ｔ２１に示したように出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点で、出力電圧上限検出部７０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２は出力電圧上限制御部１６１Ａによりプルアップされているため、制御回路２Ｃが動作可能であれば、端子Ｐ２の電圧が所定電圧以上に上昇する。ここで、端子Ｐ２の電圧が所定電圧以上になると、出力電圧上限制御部１６１ＡからＨレベル電圧が出力される。このため、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点において、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｅ１および接点Ｆ４を介して、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが最低動作電圧Ｖ０未満となるまでは、ノーマルモードとしてフォトトランジスタＰＴ１がオン状態であり、キャパシタＣ５の両端電圧がＬレベル電圧である。このキャパシタＣ５の両端電圧であるＬレベル電圧は、端子Ｐ１および接点Ｄ１を介してスイッチ素子Ｑ４１のゲートに印加され、制御回路２Ｃが動作可能であれば、スイッチ素子Ｑ４１がオフ状態となるので、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。
【０１６２】
以上より、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、制御回路２Ｃが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方には、Ｌレベル電圧が印加される。
【０１６３】
以上によれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、否定論理積ＮＡＮＤ３１からＨレベル電圧が出力されるので、スイッチ素子Ｑ３１がオフ状態となる。これによれば、電流源Ｓ３１の出力端子とキャパシタＣ５とが絶縁され、キャパシタＣ５の両端電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。
【０１６４】
このため、スイッチ素子Ｑ１の発振の禁止が解除されると、図９の時刻ｔ２５と同様に、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図９の実線に示したように、時間が経過するに従って上昇することとなる。
【０１６５】
［スタンバイモードにおける制御回路２Ｃの動作］
次に、スタンバイモードにおける制御回路２Ｃの動作について説明する。ノーマルモードからスタンバイモードに移行すると、図７のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。
【０１６６】
ここで、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下である場合、フォトトランジスタＰＴ１は、図７の出力電圧下限検出部８０によりオン状態となるので、キャパシタＣ５の両端電圧は、Ｌレベル電圧となる。すると、上述のノーマルモードの場合と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、発振期間となる。
【０１６７】
一方、発振期間となり、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めた場合、図７の出力電圧下限検出部８０も、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であった期間では、上述のようにフォトトランジスタＰＴ１がオン状態であったため、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めても、キャパシタＣ５の両端電圧はＬレベル電圧のままである。このため、スイッチ素子Ｑ４１はオフ状態のままであり、否定論理積ＮＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。また、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方には、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。したがって、否定論理積ＮＡＮＤ５１からＬレベル電圧が出力され、接点Ｅ３および接点Ｃ４を介して、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方に印加される。よって、スイッチ素子Ｑ３１がオフ状態となる。
【０１６８】
そして、出力電圧ＶＯＵＴがさらに上昇し、上限電圧ＶＨＩ以上になると、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方には、接点Ｆ４および接点Ｅ１を介して、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、否定論理積ＮＡＮＤ５１はＨレベル電圧を出力し、接点Ｅ３および接点Ｃ４を介して、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方に印加される。ここで、フリップフロップＦＦ３１のリセット端子には、接点Ｂ２および接点Ｃ３を介して、比較器ＣＭＰ２１からＨレベル電圧が印加される。一方、フリップフロップＦＦ３１のセット端子には、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上の場合、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。したがって、否定論理積ＮＡＮＤ３１の２つの入力端子のうち一方には、フリップフロップＦＦ３１からＨレベル電圧が印加される。よって、スイッチ素子Ｑ３１がオン状態となり、電流源Ｓ３１の出力端子とキャパシタＣ５とが導通するので、キャパシタＣ５の両端電圧は、Ｈレベル電圧となり、フリップフロップＦＦ６１の第１のリセット端子には、Ｌレベル電圧が印加される。
【０１６９】
このため、フリップフロップＦＦ６１からはＬレベル電圧が出力され、否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。これによれば、否定論理積ＮＡＮＤ６３からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、図７のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となり、発振停止期間となる。
【０１７０】
以上によれば、スタンバイモードにおいて、制御回路２Ｃは、制御回路２Ｂと同様にスイッチ素子Ｑ１を間欠発振で制御することとなり、絶縁型スイッチング電源１Ｃの出力電圧ＶＯＵＴは、図７に示した本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴと同様に、図１０に示したように変化することとなる。
【０１７１】
以上の絶縁型スイッチング電源１Ｃによれば、以下の効果を奏することができる。
【０１７２】
絶縁型スイッチング電源１Ｃは、キャパシタＣ５の両端電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にしてキャパシタＣ５の両端電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、キャパシタＣ５の両端電圧の上昇を防止できる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ｃの誤動作を防止できる。
【０１７３】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ｃをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ｃをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ｃは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【０１７４】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【０１７５】
例えば、上述の第１実施形態では、モード切替信号生成部６０は、絶縁型スイッチング電源１に設けられるものとしたが、これに限らず、出力電圧ＶＯＵＴにより動作するのであれば、絶縁型スイッチング電源１の外部に設けられるものであってもよい。
【０１７６】
また、上述の第３実施形態では、ノーマルモードにおいて出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させることとした。しかし、これに限らず、例えば、ノーマルモードにおいて出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させることとしてもよい。
【０１７７】
また、上述の第４実施形態では、ノーマルモードにおいて出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止した。しかし、これに限らず、例えば、ノーマルモードにおいて出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止してもよい。
【符号の説明】
【０１７８】
１、１Ａ、１Ｂ、１Ｃ：絶縁型スイッチング電源
２、２Ａ、２Ｂ、２Ｃ；制御回路
１１；起動回路部
１２；低電圧誤動作防止回路部
１３、１３Ａ、１３Ｂ、１３Ｃ；定電流供給部
１４、１４Ａ；端子電圧検出部
１５；放電部
１５Ａ；電圧上昇停止部
１６、１６Ａ；発振制御部
１７、１７Ａ；発振停止制御部
１８；制御電圧生成部
１９；ラッチ保護回路部
５０；出力電圧検出部
６０；モード切替信号生成部
７０；出力電圧上限検出部
８０；出力電圧下限検出部
【技術分野】
【０００１】
本発明は、絶縁型スイッチング電源に関する。
【背景技術】
【０００２】
従来より、絶縁型スイッチング電源は、スイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する（例えば、特許文献１参照）。
【０００３】
特許文献１に示されている絶縁型スイッチング電源には、出力電圧により動作する負荷の状態に応じて、マイコンといった外部回路から所定の信号が入力される。この絶縁型スイッチング電源は、所定の信号に応じてノーマルモードとスタンバイモードとを切り替えて、軽負荷時における消費電力を低減する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０６２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、入力電圧の瞬時停電が発生したり、出力が過負荷な状態になったりすると、出力電圧が低下する。このため、上述の外部回路が絶縁型スイッチング電源の出力電圧により動作する場合に、上述のように出力電圧が低下してしまうと、外部回路が所定の信号を出力できなくなってしまい、誤動作が生じるおそれがあった。
【０００６】
上述の課題に鑑み、本発明は、絶縁型スイッチング電源の誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図１の絶縁型スイッチング電源１に相当）であって、予め定められた特定点（例えば、図３の端子Ｐ１に相当）の電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図３の制御回路２に相当）と、前記特定点の電圧を上昇させる電圧上昇部（例えば、図３の定電流供給部１３に相当）と、前記出力電圧により動作する状態切替制御部（例えば、図１のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力されると、前記特定点の電圧を低下させる第１の電圧低下部（例えば、図３のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図５の出力低下検出電圧ＶＳＥＮに相当）以下であれば、前記特定点の電圧を低下させる第２の電圧低下部（例えば、図３の放電部１５に相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【０００８】
この発明によれば、連続発振状態に移行させる状態切替信号が入力されると特定点の電圧を低下させ、この特定点の電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、第２の電圧低下部を設けた。そして、第２の電圧低下部により、連続発振状態において、出力電圧が予め定められた設定電圧以下であれば、特定点の電圧を低下させることとした。このため、連続発振状態において、状態切替制御部が動作できなくなるまで出力電圧が低下して、状態切替信号が入力されなくなってしまっても、状態切替信号が入力されている場合と同様に、特定点の電圧を低下させることができる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【０００９】
（２） 本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、後述の絶縁型スイッチング電源１Ａに相当）であって、予め定められた特定点（例えば、図６の端子Ｐ１に相当）の電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図６の制御回路２Ａに相当）と、前記特定点の電圧を上昇させる電圧上昇部（例えば、図６の定電流供給部１３Ａに相当）と、前記出力電圧により動作する状態切替制御部（例えば、図１のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力されると、前記特定点の電圧を低下させる電圧低下部（例えば、図６のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図５の出力低下検出電圧ＶＳＥＮに相当）以下であれば、前記電圧上昇部による前記特定点の電圧の上昇を停止させる電圧上昇停止部（例えば、図６の電圧上昇停止部１５Ａに相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１０】
この発明によれば、連続発振状態に移行させる状態切替信号が入力されると特定点の電圧を低下させ、この特定点の電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、電圧上昇停止部を設けた。そして、電圧上昇停止部により、連続発振状態において、出力電圧が予め定められた設定電圧以下であれば、電圧上昇部による特定点の電圧の上昇を停止させることとした。このため、連続発振状態において、状態切替制御部が動作できなくなるまで出力電圧が低下して、状態切替信号が入力されなくなってしまっても、状態切替信号が入力されている場合と同様に、特定点の電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【００１１】
（３） 本発明は、スイッチ素子（例えば、図７のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図７の絶縁型スイッチング電源１Ｂに相当）であって、前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタ（例えば、図８のキャパシタＣ５に相当）と、前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図８の制御回路２Ｂに相当）と、前記キャパシタに定電流を供給する定電流供給部（例えば、図８の定電流供給部１３Ｂに相当）と、前記出力電圧により動作し、前記出力電圧が下限電圧（例えば、図９の下限電圧ＶＬＯＷに相当）以下であれば下限検出信号が出力する出力電圧下限検出部（例えば、図７の出力電圧下限検出部８０に相当）と、前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部（例えば、図７のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力される場合と、において前記キャパシタを放電する第１の放電部（例えば、図８のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図９の上限電圧ＶＨＩや、後述の出力低下検出電圧ＶＳＥＮに相当）未満であれば、前記キャパシタを放電する第２の放電部（例えば、図８の放電部１５に相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１２】
この発明によれば、出力電圧が下限電圧以下であることを示す下限検出信号が入力されたり、連続発振状態に移行させる状態切替信号が入力されたりすると、キャパシタを放電し、このキャパシタの両端電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、第２の放電部を設けた。そして、第２の放電部により、連続発振状態において、出力電圧が予め定められた設定電圧未満であれば、キャパシタを放電することとした。このため、連続発振状態において、出力電圧下限検出部および状態切替制御部が動作できなくなるまで出力電圧が低下して、下限検出信号および状態切替信号が入力されなくなってしまっても、下限検出信号または状態切替信号が入力されている場合と同様に、キャパシタを放電することができる。したがって、連続発振状態において、出力電圧の低下により下限検出信号および状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【００１３】
（４） 本発明は、スイッチ素子（例えば、図７のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、後述の絶縁型スイッチング電源１Ｃに相当）であって、前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタ（例えば、図１１のキャパシタＣ５に相当）と、前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部（例えば、図１１の制御回路２Ｃに相当）と、前記キャパシタに定電流を供給する定電流供給部（例えば、図１１の定電流供給部１３Ｃに相当）と、前記出力電圧により動作し、前記出力電圧が下限電圧（例えば、図９の下限電圧ＶＬＯＷに相当）以下であれば下限検出信号を出力する出力電圧下限検出部（例えば、図７の出力電圧下限検出部８０に相当）と、前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部（例えば、図７のモード切替信号生成部６０に相当）から、前記連続発振状態に移行させる状態切替信号（例えば、後述のモード切替信号に相当）が入力される場合と、において前記キャパシタを放電する放電部（例えば、図１１のフォトトランジスタＰＴ１に相当）と、前記連続発振状態において、前記出力電圧が予め定められた設定電圧（例えば、図９の上限電圧ＶＨＩや、後述の出力低下検出電圧ＶＳＥＮに相当）未満であれば、前記定電流供給部から前記キャパシタへの定電流供給を停止させる定電流供給停止部（例えば、図１１の電圧上昇停止部１５Ａに相当）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１４】
この発明によれば、出力電圧が下限電圧以下であることを示す下限検出信号が入力されたり、連続発振状態に移行させる状態切替信号が入力されたりすると、キャパシタを放電し、このキャパシタの両端電圧に応じてスイッチ素子を制御する絶縁型スイッチング電源に、定電流供給停止部を設けた。そして、定電流供給停止部により、連続発振状態において、出力電圧が予め定められた設定電圧未満であれば、定電流供給部からキャパシタへの定電流供給を停止させることとした。このため、連続発振状態において、出力電圧下限検出部および状態切替制御部が動作できなくなるまで出力電圧が低下して、下限検出信号および状態切替信号が入力されなくなってしまっても、下限検出信号または状態切替信号が入力されている場合と同様に、キャパシタの両端電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により下限検出信号および状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【００１５】
（５） 本発明は、（３）または（４）の絶縁型スイッチング電源について、前記出力電圧が上限電圧（例えば、図９の上限電圧ＶＨＩに相当）以上であれば上限検出信号を出力する出力電圧上限検出部（例えば、図７の出力電圧上限検出部７０に相当）を備え、前記状態切替制御部は、前記連続発振状態において、前記出力電圧が前記上限電圧より低ければ、前記状態切替信号の出力を停止することを特徴とする絶縁型スイッチング電源を提案している。
【００１６】
この発明によれば、絶縁型スイッチング電源に、出力電圧が上限電圧以上であれば上限検出信号を出力する出力電圧上限検出部を設けた。そして、連続発振状態において、出力電圧が上限電圧より低ければ、状態切替制御部からの状態切替信号の出力を停止することとした。このため、連続発振状態において、状態切替制御部の動作期間を短くすることができるので、状態切替制御部の消費電力を低減でき、絶縁型スイッチング電源および状態切替制御部を含むシステムの高効率化を実現できる。
【００１７】
（６） 本発明は、（１）〜（５）のいずれかの絶縁型スイッチング電源について、前記設定電圧は、前記状態切替制御部の最低動作電圧（例えば、図５や図９の最低動作電圧Ｖ０に相当）以上であることを特徴とする絶縁型スイッチング電源を提案している。
【００１８】
この発明によれば、上述の設定電圧を、状態切替制御部の最低動作電圧以上に設定することとした。このため、連続発振状態において、出力電圧の低下によって状態切替制御部が動作できなくなるより前に、特定点の電圧の上昇や、キャパシタの両端電圧の上昇を防止できる。したがって、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を確実に防止できる。
【発明の効果】
【００１９】
本発明によれば、連続発振状態において、出力電圧の低下により状態切替信号が入力されなくなってしまっても、絶縁型スイッチング電源の誤動作を防止できる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る絶縁型スイッチング電源の回路図である。
【図２】前記絶縁型スイッチング電源のタイミングチャートである。
【図３】前記絶縁型スイッチング電源が備える制御回路の回路図である。
【図４】スタンバイモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図５】ノーマルモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図６】本発明の第２実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。
【図７】本発明の第３実施形態に係る絶縁型スイッチング電源の回路図である。
【図８】前記絶縁型スイッチング電源が備える制御回路の回路図である。
【図９】ノーマルモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図１０】スタンバイモードにおける前記絶縁型スイッチング電源の出力電圧を示す図である。
【図１１】本発明の第４実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２２】
＜第１実施形態＞
［絶縁型スイッチング電源１の構成］
図１は、本発明の第１実施形態に係る絶縁型スイッチング電源１の回路図である。絶縁型スイッチング電源１は、トランスＴと、制御回路２と、出力電圧検出部５０と、モード切替信号生成部６０と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１と、キャパシタＣ１〜Ｃ４と、ダイオードＤ１、Ｄ２と、フォトトランジスタＰＴ１、ＰＴ２と、を備える。
【００２３】
まず、トランスＴの１次側の構成について説明する。制御回路２には、Ｐ１〜Ｐ６の６つの端子が設けられている。端子Ｐ３には、基準電位源ＧＮＤに接続された端子ＧＮＤ１が接続されるとともに、キャパシタＣ１を介して入力端子ＩＮが接続される。
【００２４】
端子Ｐ１には、フォトトランジスタＰＴ１を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ１は、モード切替信号生成部６０から出力される信号に応じてオンオフする。モード切替信号生成部６０は、出力端子ＯＵＴから出力される出力電圧ＶＯＵＴにより動作する。このモード切替信号生成部６０は、絶縁型スイッチング電源１をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタＰＴ１に出力して、フォトトランジスタＰＴ１をオン状態にする。一方、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には、モード切替信号の出力を停止して、フォトトランジスタＰＴ１をオフ状態にする。
【００２５】
端子Ｐ２には、フォトトランジスタＰＴ２を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ２は、出力電圧検出部５０から出力される信号に応じて、端子Ｐ２の電圧が出力電圧ＶＯＵＴに応じた電圧となるように、活性的にオンオフする。出力電圧検出部５０は、出力端子ＯＵＴに接続される。この出力電圧検出部５０は、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ（後述の図４参照）以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。
【００２６】
端子Ｐ４には、キャパシタＣ４を介して端子Ｐ３が接続されるとともに、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、トランスＴの制御巻線Ｔ２の他端が接続され、制御巻線Ｔ２の一端には、端子Ｐ３が接続される。
【００２７】
端子Ｐ５には、入力端子ＩＮが接続される。この入力端子ＩＮには、トランスＴの１次巻線Ｔ１の一端も接続される。１次巻線Ｔ１の他端には、キャパシタＣ２を介して端子Ｐ３が接続される。また、１次巻線Ｔ１の他端には、スイッチ素子Ｑ１のドレインも接続される。スイッチ素子Ｑ１のソースには、端子Ｐ３が接続され、スイッチ素子Ｑ１のゲートには、端子Ｐ６が接続される。
【００２８】
次に、トランスＴの２次側の構成について説明する。トランスＴの２次巻線Ｔ３の一端には、基準電位源ＧＮＤに接続された端子ＧＮＤ２が接続される。２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴが接続されるとともに、キャパシタＣ３を介して端子ＧＮＤ２が接続される。
【００２９】
出力端子ＯＵＴに接続された出力電圧検出部５０は、端子ＧＮＤ２にも接続される。
【００３０】
［絶縁型スイッチング電源１の動作］
以上の構成を備える絶縁型スイッチング電源１は、モード切替信号に応じて変化する端子Ｐ１の電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、に応じて、制御回路２によりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１は、スイッチ素子Ｑ１をバースト制御するものとする。
【００３１】
図２は、絶縁型スイッチング電源１のタイミングチャートである。ＶＣ４は、キャパシタＣ４の両端電圧を示し、ＶＰ１は、端子Ｐ１の電圧を示し、ＶＰ２は、端子Ｐ２の電圧を示す。
【００３２】
図２に示すように、ノーマルモードでは、スイッチ素子Ｑ１を発振させて、出力電圧ＶＯＵＴを略一定とする。一方、スタンバイモードでは、スイッチ素子Ｑ１を発振させる発振期間と、スイッチ素子Ｑ１の発振を停止させる発振停止期間と、を交互に繰り返すことにより、スイッチ素子Ｑ１を間欠発振させる。なお、スタンバイモードでは、スイッチ素子Ｑ１のドレイン電流のピーク値を発振期間において一定にしつつ、発振期間と停止期間との比率で出力電圧ＶＯＵＴを制御する。このため、スタンバイモードの場合には、ノーマルモードの場合と比べて、出力電圧ＶＯＵＴのリップルが大きくなる。
【００３３】
［制御回路２の構成］
図３は、制御回路２の回路図である。制御回路２は、起動回路部１１、低電圧誤動作防止回路部１２、定電流供給部１３、端子電圧検出部１４、放電部１５、発振制御部１６、発振停止制御部１７、制御電圧生成部１８、およびラッチ保護回路部１９を備える。
【００３４】
［起動回路部１１の構成］
起動回路部１１は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１１、Ｑ１２と、抵抗Ｒ１１、Ｒ１２と、を備える。
【００３５】
スイッチ素子Ｑ１１のソースには、接点Ａ１が接続され、スイッチ素子Ｑ１１のドレインには、抵抗Ｒ１１を介して接点Ａ２が接続される。スイッチ素子Ｑ１１のゲートには、抵抗Ｒ１２を介して接点Ａ２が接続されるとともに、スイッチ素子Ｑ１２のドレインが接続される。スイッチ素子Ｑ１２のゲートには、接点Ａ３が接続され、スイッチ素子Ｑ１２のソースには、基準電位源ＧＮＤが接続される。
【００３６】
［低電圧誤動作防止回路部１２の構成］
低電圧誤動作防止回路部１２は、比較器ＣＭＰ２１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２１と、抵抗Ｒ２１〜Ｒ２３と、を備える。
【００３７】
抵抗Ｒ２１と抵抗Ｒ２２とは、直列接続され、これら直列接続された抵抗Ｒ２１、Ｒ２２を介して、制御電圧源ＶＤＤと基準電位源ＧＮＤとが接続される。具体的には、制御電圧源ＶＤＤには抵抗Ｒ２１の一端が接続され、抵抗Ｒ２１の他端には抵抗Ｒ２２の一端が接続され、抵抗Ｒ２２の他端には基準電位源ＧＮＤが接続される。制御電圧源ＶＤＤからは、後述するように、制御電圧生成部１８から出力される電圧が供給される。抵抗Ｒ２２には、抵抗Ｒ２３とスイッチ素子Ｑ２１とを直列接続したものが、並列接続される。具体的には、抵抗Ｒ２２の一端には、抵抗Ｒ２３を介してスイッチ素子Ｑ２１のドレインが接続され、スイッチ素子Ｑ２１のソースには、抵抗Ｒ２２の他端が接続される。スイッチ素子Ｑ２１のゲートには、接点Ｂ３が接続される。また、抵抗Ｒ２２の一端には、比較器ＣＭＰ２１の反転入力端子も接続される。比較器ＣＭＰ２１の非反転入力端子には、接点Ｂ１が接続され、比較器ＣＭＰ２１の出力端子には、接点Ｂ２が接続される。
【００３８】
［定電流供給部１３の構成］
定電流供給部１３は、電流源Ｓ３１を備える。
【００３９】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、接点Ｃ１が接続される。
【００４０】
［端子電圧検出部１４の構成］
端子電圧検出部１４は、インバータＩＮＶ４１、ＩＮＶ４２を備える。
【００４１】
インバータＩＮＶ４１の入力端子には、接点Ｄ１が接続され、インバータＩＮＶ４１の出力端子には、接点Ｄ２と、インバータＩＮＶ４２の入力端子と、が接続される。インバータＩＮＶ４２の出力端子には、接点Ｄ３が接続される。
【００４２】
［放電部１５の構成］
放電部１５は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ５１と、論理積ＡＮＤ５１と、を備える。
【００４３】
論理積ＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続される。論理積ＡＮＤ５１の出力端子には、スイッチ素子Ｑ５１のゲートが接続される。スイッチ素子Ｑ５１のドレインには、接点Ｅ３が接続され、スイッチ素子Ｑ５１のソースには、基準電位源ＧＮＤが接続される。
【００４４】
［発振制御部１６の構成］
発振制御部１６は、出力電圧低下検出部１６１と、オントリガ発生部１６２と、オン幅制御部１６３と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ６１と、インバータＩＮＶ６１と、否定論理積ＮＡＮＤ６１、ＮＡＮＤ６２と、を備える。
【００４５】
出力電圧低下検出部１６１には、接点Ｆ５、Ｆ６と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｆ６と、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方と、も接続される。否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、接点Ｆ４が接続され、否定論理積ＮＡＮＤ６１の出力端子には、フリップフロップＦＦ６１の第２のリセット端子が接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続される。否定論理積ＮＡＮＤ６２の３つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６２の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ７が接続される。
【００４６】
［発振停止制御部１７の構成］
発振停止制御部１７は、スタンバイ制御部１７１と、スタンバイ時電流制限部１７２と、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２と、論理積ＡＮＤ７１と、を備える。
【００４７】
論理積ＡＮＤ７１の出力端子には、接点Ｇ３が接続され、論理積ＡＮＤ７１の２つの入力端子には、否定論理積ＮＡＮＤ７１の出力端子と、否定論理積ＮＡＮＤ７２の出力端子と、が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子には、接点Ｇ１と、接点Ｇ２に接続されたスタンバイ制御部１７１と、が接続される。否定論理積ＮＡＮＤ７２の２つの入力端子には、接点Ｇ１と、スタンバイ時電流制限部１７２と、が接続される。
【００４８】
［スタンバイモードにおける制御回路２の動作］
まず、スタンバイモードにおける制御回路２の動作について、図４を用いて以下に説明する。
【００４９】
図４は、スタンバイモードにおける絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示す図である。ＶＤＳＱ１は、スイッチ素子Ｑ１のドレイン−ソース間電圧を示し、Ｖ０は、モード切替信号生成部６０の最低動作電圧を示す。
【００５０】
時刻ｔ１〜ｔ２の期間と、時刻ｔ３〜ｔ４の期間と、時刻ｔ５〜ｔ６の期間とは、上述の発振期間である。一方、時刻ｔ２〜ｔ３の期間と、時刻ｔ４〜ｔ５の期間とは、上述の発振停止期間である。
【００５１】
ここで、図３の制御電圧源ＶＤＤの電圧は、制御電圧生成部１８から出力される電圧に等しい。制御電圧生成部１８は、端子Ｐ４を介して図１のキャパシタＣ４に接続されており、キャパシタＣ４の両端電圧が所定電圧未満の場合には、キャパシタＣ４の両端電圧に応じた電圧を出力し、キャパシタＣ４の両端電圧が所定電圧以上の場合には、所定電圧を出力する。キャパシタＣ４は、制御巻線Ｔ２の両端電圧、または、起動回路部１１により充電される。
【００５２】
図３の起動回路部１１では、スイッチ素子Ｑ１２がオフ状態である場合、スイッチ素子Ｑ１１のゲートに、抵抗Ｒ１２、接点Ａ２、および端子Ｐ５を介して、図１の入力端子ＩＮから入力電圧が印加され、スイッチ素子Ｑ１１がオン状態となる。すると、入力端子ＩＮとキャパシタＣ４とが、端子Ｐ５、接点Ａ２、抵抗Ｒ１１、オン状態のスイッチ素子Ｑ１１、接点Ａ１、および端子Ｐ４を介して導通する。これによれば、起動回路部１１が動作して、キャパシタＣ４が起動回路部１１により充電されることとなる。
【００５３】
一方、スイッチ素子Ｑ１２がオン状態である場合、スイッチ素子Ｑ１１のゲート電圧が引き抜かれ、スイッチ素子Ｑ１１がオフ状態となる。すると、入力端子ＩＮとキャパシタＣ４とが絶縁される。これによれば、起動回路部１１の動作が停止され、キャパシタＣ４が制御巻線Ｔ２の両端電圧により充電されることとなる。
【００５４】
スイッチ素子Ｑ１２は、低電圧誤動作防止回路部１２により、キャパシタＣ４の両端電圧に応じて制御される。低電圧誤動作防止回路部１２では、キャパシタＣ４の両端電圧が、端子Ｐ４および接点Ｂ１を介して比較器ＣＭＰ２１の非反転入力端子に印加される。この比較器ＣＭＰ２１は、ヒステリシス特性を有する。
【００５５】
ここで、まず、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合について説明する。キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合、比較器ＣＭＰ２１は、Ｌレベル電圧を出力する。このＬレベル電圧は、接点Ｂ２および接点Ａ３を介して、スイッチ素子Ｑ１２のゲートに印加される。これによれば、スイッチ素子Ｑ１２がオフ状態となり、上述のように起動回路部１１が動作することとなる。
【００５６】
また、上述の比較器ＣＭＰ２１から出力されるＬレベル電圧は、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加され、スイッチ素子Ｑ２１がオフ状態となる。これによれば、抵抗Ｒ２１と抵抗Ｒ２２とで制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。このため、比較器ＣＭＰ２１の閾値電圧は、第１の閾値電圧に固定されることとなる。
【００５７】
次に、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である場合について説明する。キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である場合、比較器ＣＭＰ２１は、Ｈレベル電圧を出力する。このＨレベル電圧は、接点Ｂ２および接点Ａ３を介して、スイッチ素子Ｑ１２のゲートに印加される。これによれば、スイッチ素子Ｑ１２がオン状態となり、上述のように起動回路部１１の動作が停止されることとなる。
【００５８】
また、上述の比較器ＣＭＰ２１から出力されるＨレベル電圧は、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加され、スイッチ素子Ｑ２１がオン状態となる。これによれば、抵抗Ｒ２２に抵抗Ｒ２３が並列接続されることとなり、抵抗Ｒ２１と、抵抗Ｒ２２および抵抗Ｒ２３を並列接続したものと、で制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。このため、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満である場合と比べて、比較器ＣＭＰ２１の反転入力端子に印加される電圧が低下し、比較器ＣＭＰ２１の閾値電圧は、上述の第１の閾値電圧より低い第２の閾値電圧に固定されることとなる。
【００５９】
ところで、スタンバイモードでは、図１のモード切替信号生成部６０により、フォトトランジスタＰＴ１がオフ状態となる。このため、端子Ｐ１の電圧は、図３の定電流供給部１３により、Ｈレベル電圧となる。
【００６０】
この端子Ｐ１のＨレベル電圧は、インバータＩＮＶ４１でＬレベル電圧に変換され、接点Ｄ２および接点Ｅ２を介して、論理積ＡＮＤ５１の２つの入力端子のうち一方に印加される。このため、論理積ＡＮＤ５１の出力端子からスイッチ素子Ｑ５１のゲートにＬレベル電圧が印加され、スイッチ素子Ｑ５１がオフ状態となる。これによれば、端子Ｐ１は接地されず、端子Ｐ１の電圧は、Ｈレベル電圧で維持されることとなる。
【００６１】
また、上述の端子Ｐ１のＨレベル電圧は、接点Ｄ１、インバータＩＮＶ４１、ＩＮＶ４２、接点Ｄ３、および接点Ｇ１を介して、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ７２の２つの入力端子のうち一方と、に印加される。
【００６２】
否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に接続されたスタンバイ制御部１７１は、接点Ｇ２を介して接続された端子Ｐ２の電圧が第１電圧以上である場合には、Ｌレベル電圧を出力し、端子Ｐ２の電圧が第２電圧未満である場合には、Ｈレベル電圧を出力する。ここで、第２電圧は、第１電圧より低いものとし、端子Ｐ２は、出力電圧低下検出部１６１によりプルアップされているものとする。このため、図１のフォトトランジスタＰＴ２がオフ状態の場合、すなわち出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、端子Ｐ２の電圧が第１電圧以上となり、スタンバイ制御部１７１は、Ｌレベル電圧を出力する。一方、フォトトランジスタＰＴ２がオン状態の場合、すなわち出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、端子Ｐ２の電圧が第２電圧未満となり、スタンバイ制御部１７１は、Ｈレベル電圧を出力する。
【００６３】
以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ以上である場合には、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｇ３および接点Ｆ３を介して、Ｌレベル電圧が印加される。フリップフロップＦＦ６１は、リセット優先であるため、第１のリセット端子にＬレベル電圧が印加されると、セット端子の状態にかかわらずＬレベル電圧を出力する。これによれば、否定論理積ＮＡＮＤ６２からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｆ７および端子Ｐ６を介して、図１のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となる。すると、発振停止期間となり、図４の時刻ｔ２〜ｔ３の期間や、時刻ｔ４〜ｔ５の期間のように、出力電圧ＶＯＵＴが低下することとなる。
【００６４】
一方、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｇ３および接点Ｆ３を介して、Ｈレベル電圧が印加される。
【００６５】
ここで、フリップフロップＦＦ６１の第２のリセット端子には、否定論理積ＮＡＮＤ６１の出力端子が接続され、否定論理積ＮＡＮＤ６１の２つの入力端子のそれぞれには、接点Ｆ４、Ｄ２、インバータＩＮＶ４１、および接点Ｄ１を介して端子Ｐ１が接続されるとともに、オン幅制御部１６３が接続される。スタンバイモードでは、端子Ｐ１の電圧が上述のようにＨレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、Ｌレベル電圧が印加される。このため、スタンバイモードでは、オン幅制御部１６３の動作によらず、否定論理積ＮＡＮＤ６１がＨレベル電圧を出力することとなり、その結果、フリップフロップＦＦ６１の第２のリセット端子には、Ｈレベル電圧が印加される。これによれば、フリップフロップＦＦ６１のセット端子および第１のリセット端子の状態によっては、スイッチ素子Ｑ１が発振動作の可能な状態となる。
【００６６】
フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続される。オントリガ発生部１６２は、予め定められた周期で、Ｈレベル電圧とＬレベル電圧とを交互に出力する。このため、フリップフロップＦＦ６１は、フリップフロップＦＦ６１の第１のリセット端子および第２のリセット端子にＨレベル電圧が印加されている状態において、オントリガ発生部１６２がＬレベル電圧を出力すると、Ｈレベル電圧を出力する。そして、フリップフロップＦＦ６１の第１のリセット端子にＬレベル電圧が印加されると、Ｌレベル電圧を出力する。
【００６７】
以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満である場合には、フリップフロップＦＦ６１は、オントリガ発生部１６２の出力に応じて、予め定められた周期でＨレベル電圧を出力する。そして、図１のスイッチ素子Ｑ１を流れる電流がスタンバイ時上限電流以上になると、スタンバイ時電流制限部１７２がＨレベル電圧を出力し、フリップフロップＦＦ６１の第１のリセット端子にＬレベル電圧が印加される。このため、比較器ＣＭＰ２１およびラッチ保護回路部１９からＨレベル電圧が出力される限り、予め定められた周期で、スイッチ素子Ｑ１のゲートにＨレベル電圧とＬレベル電圧とが交互に印加され、スイッチ素子Ｑ１がスイッチングする。すると、発振期間となり、図４の時刻ｔ１〜ｔ２の期間や、時刻ｔ３〜ｔ４の期間や、時刻ｔ５〜ｔ６の期間のように、出力電圧ＶＯＵＴが上昇することとなる。
【００６８】
なお、上述の比較器ＣＭＰ２１からＨレベル電圧が出力される限りとは、上述のように、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧以上である限りということであり、定常動作状態である限りということである。また、ラッチ保護回路部１９は、電源の異常動作から回路を保護するためのものであり、定常動作状態ではＨレベル電圧を出力するが、異常状態を検出すると、Ｌレベル電圧を出力する。このため、上述のラッチ保護回路部１９からＨレベル電圧が出力される限りとは、定常動作状態である限りということである。
【００６９】
［ノーマルモードにおける制御回路２の動作］
次に、ノーマルモードにおける制御回路２の動作について、図５を用いて以下に説明する。
【００７０】
図５は、ノーマルモードにおける絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示す図である。ＶＳＥＮは、出力電圧低下検出部１６１の閾値電圧である出力低下検出電圧を示し、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、端子Ｐ２の電圧が所定電圧以上となり、出力電圧低下検出部１６１がＨレベル電圧を出力する。
【００７１】
時刻ｔ１１より前の期間は、定常動作状態を示し、この期間では、後述のようにスイッチ素子Ｑ１を発振させており、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。
【００７２】
具体的には、ノーマルモードであるため、時刻ｔ１１より前の期間では、図１のモード切替信号生成部６０により、フォトトランジスタＰＴ１がオン状態となる。このため、図３の端子Ｐ１が接地され、端子Ｐ１の電圧は、Ｌレベル電圧となる。
【００７３】
この端子Ｐ１のＬレベル電圧は、接点Ｄ１、インバータＩＮＶ４１、ＩＮＶ４２、接点Ｄ３、および接点Ｇ１を介して、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ７２の２つの入力端子のうち一方と、に印加される。このため、ノーマルモードでは、スタンバイ制御部１７１やスタンバイ時電流制限部１７２の動作によらず、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２がともにＨレベル電圧を出力することとなり、その結果、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されることとなる。
【００７４】
フリップフロップＦＦ６１の第２のリセット端子には、否定論理積ＮＡＮＤ６１の出力端子が接続され、否定論理積ＮＡＮＤ６１の２つの入力端子には、上述のように端子Ｐ１とオン幅制御部１６３とが接続される。ノーマルモードでは、端子Ｐ１の電圧がＬレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。一方、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方には、スイッチ素子Ｑ１のオン幅が端子Ｐ２の電圧に応じた幅になると、オン幅制御部１６３からＨレベル電圧が印加される。以上より、ノーマルモードでは、フリップフロップＦＦ６１の第２のリセット端子には、スイッチ素子Ｑ１のオン幅が端子Ｐ２の電圧に応じた幅になるたびに、Ｌレベル電圧が印加されることとなる。
【００７５】
フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２から、予め定められた周期で、Ｈレベル電圧とＬレベル電圧とが交互に印加される。
【００７６】
以上によれば、時刻ｔ１１より前の期間では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図１のスイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。
【００７７】
時刻ｔ１１において、入力電圧の瞬時停電が発生したものとする。これによれば、入力電圧の供給がなくなることで出力電圧ＶＯＵＴが低下し、出力電圧ＶＯＵＴの低下に伴って制御巻線Ｔ２の両端電圧も低下して、その結果、キャパシタＣ４の両端電圧が低下する。そして、キャパシタＣ４の両端電圧が比較器ＣＭＰ２１の閾値電圧未満にまで低下して、比較器ＣＭＰ２１がＬレベル電圧を出力するようになると、スイッチ素子Ｑ１の発振が停止されるため、出力電圧ＶＯＵＴがさらに低下し、時刻ｔ１２では出力低下検出電圧ＶＳＥＮとなり、時刻ｔ１３では最低動作電圧Ｖ０となる。なお、出力が過負荷な状態になった場合にも、入力電圧の瞬時停電が発生した場合と同様に、出力電圧ＶＯＵＴが低下する。
【００７８】
時刻ｔ１４において、上述の入力電圧の瞬時停電が解消されたものとする。ここで、時刻ｔ１１〜ｔ１４の期間では、上述のように制御巻線Ｔ２の両端電圧が低下するとともに、入力電圧の供給がないため起動回路部１１からの充電電流が供給されず、その結果、キャパシタＣ４の両端電圧がさらに低下する。
【００７９】
このため、時刻ｔ１４において上述の入力電圧の瞬時停電が解消されたとしても、起動回路部１１の動作が再開されてキャパシタＣ４の両端電圧が上昇し、比較器ＣＭＰ２１がＨレベル電圧を出力するようになるまでには、時間が掛かることとなる。したがって、時刻ｔ１４以降においても、スイッチ素子Ｑ１の発振の禁止が継続され、出力電圧ＶＯＵＴの低下が継続されることとなる。
【００８０】
時刻ｔ１５において、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されるものとする。ここで、時刻ｔ１５以降では、実線で、絶縁型スイッチング電源１の出力電圧ＶＯＵＴを示し、一点鎖線で、絶縁型スイッチング電源１に放電部１５が設けられていない場合の出力電圧ＶＯＵＴを示すものとする。
【００８１】
まず、絶縁型スイッチング電源１に放電部１５が設けられていない場合の出力電圧ＶＯＵＴについて、以下に説明する。
【００８２】
時刻ｔ１３〜ｔ１６の期間では、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となるので、ノーマルモードであるにもかかわらず、出力電圧ＶＯＵＴにより動作するモード切替信号生成部６０がモード切替信号を出力できなくなり、フォトトランジスタＰＴ１がオフ状態となってしまう。このため、時刻ｔ１３〜ｔ１６の期間において、定電流供給部１３が動作してしまうと、端子Ｐ１の電圧が上昇してしまう。そして、時刻ｔ１５以降において、端子Ｐ１の電圧がＨレベル電圧であれば、上述のようにスタンバイモードとなる。ところが、スタンバイモードにおいて取り出すことのできる出力電力より重い出力電力を取り出そうとすると、出力電圧ＶＯＵＴが上昇できず、出力電力条件によっては、図５の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【００８３】
次に、絶縁型スイッチング電源１の出力電圧ＶＯＵＴについて、以下に説明する。
【００８４】
時刻ｔ１３より前の期間においては、フォトトランジスタＰＴ１がオン状態であるため、端子Ｐ１の電圧がＬレベル電圧である。このため、時刻ｔ１１〜ｔ１３の期間において、制御回路２が動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。一方、時刻ｔ１２〜ｔ１７の期間において、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であるため、制御回路２が動作可能であれば、上述のように出力電圧低下検出部１６１がＨレベル電圧を出力し、このＨレベル電圧が、接点Ｆ５および接点Ｅ１を介して、論理積ＡＮＤ５１の２つの入力端子のうち他方に印加される。以上より、時刻ｔ１２〜ｔ１７の期間において、制御回路２が動作可能であれば、論理積ＡＮＤ５１がＨレベル電圧を出力し、スイッチ素子Ｑ５１がオン状態となり、端子Ｐ１が接地されることとなり、その結果、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。
【００８５】
なお、時刻ｔ１１〜ｔ１４の期間において、制御回路２が動作不能であれば、制御回路２の動作は一旦停止するが、制御回路２が動作可能となった時点で、制御回路２は、上述の時刻ｔ１１〜ｔ１３において動作可能である場合と同様に、動作する。このため、制御回路２は、動作可能となった時点で、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。
【００８６】
このため、時刻ｔ１５において、スイッチ素子Ｑ１の発振の禁止が解除されると、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、時刻ｔ１１より前の期間と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図５の実線で示したように、時間が経過するに従って上昇し、時刻ｔ１８において出力設定電圧ＶＲＥＧとなる。
【００８７】
以上の絶縁型スイッチング電源１によれば、以下の効果を奏することができる。
【００８８】
絶縁型スイッチング電源１は、端子Ｐ１の電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にして、端子Ｐ１を接地する。そして、放電部１５により、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、放電部１５により端子Ｐ１を接地する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、端子Ｐ１の電圧を低下させることができる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１の誤動作を防止できる。
【００８９】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１をノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１は、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【００９０】
＜第２実施形態＞
［絶縁型スイッチング電源１Ａの構成］
本発明の第２実施形態に係る絶縁型スイッチング電源１Ａについて、以下に説明する。絶縁型スイッチング電源１Ａは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、制御回路２の代わりに制御回路２Ａを備える点が異なる。なお、絶縁型スイッチング電源１Ａにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。
【００９１】
［制御回路２Ａの構成］
図６は、制御回路２Ａの回路図である。制御回路２Ａは、図３に示した本発明の第１実施形態に係る制御回路２とは、定電流供給部１３の代わりに定電流供給部１３Ａを備える点と、放電部１５の代わりに電圧上昇停止部１５Ａを備える点と、が異なる。
【００９２】
［定電流供給部１３Ａの構成］
定電流供給部１３Ａは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、を備える。
【００９３】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、接点Ｃ２が接続される。
【００９４】
［電圧上昇停止部１５Ａの構成］
電圧上昇停止部１５Ａは、論理積ＡＮＤ５１を備える。
【００９５】
論理積ＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続され、論理積ＡＮＤ５１の出力端子には、接点Ｅ３が接続される。
【００９６】
［スタンバイモードにおける制御回路２Ａの動作］
まず、スタンバイモードにおける制御回路２Ａの動作について説明する。ノーマルモードからスタンバイモードに移行すると、図１のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、ノーマルモードにおいて、フォトトランジスタＰＴ１がオン状態であり、端子Ｐ１が接地されていたため、端子Ｐ１の電圧は、Ｌレベル電圧のままである。
【００９７】
この端子Ｐ１のＬレベル電圧は、インバータＩＮＶ４１でＨレベル電圧に変換され、接点Ｄ２および接点Ｅ２を介して、論理積ＡＮＤ５１の２つの入力端子のうち一方に印加される。一方、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧低下検出部１６１からＬレベル電圧が印加される。このため、論理積ＡＮＤ５１からＬレベル電圧が出力され、接点Ｅ３および接点Ｃ２を介してスイッチ素子Ｑ３１のゲートに印加され、スイッチ素子Ｑ３１がオン状態となる。したがって、スタンバイモードでは、制御回路２と同様に、端子Ｐ１の電圧は、定電流供給部１３ＡによりＨレベル電圧となる。
【００９８】
これによれば、スタンバイモードにおいて、制御回路２Ａは、制御回路２と同様にスイッチ素子Ｑ１を制御することとなり、絶縁型スイッチング電源１Ａの出力電圧ＶＯＵＴは、絶縁型スイッチング電源１の出力電圧ＶＯＵＴと同様に、図４に示したように変化することとなる。
【００９９】
［ノーマルモードにおける制御回路２Ａの動作］
次に、ノーマルモードにおける制御回路２Ａの動作について説明する。スタンバイモードからノーマルモードに移行すると、図１のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にするので、端子Ｐ１の電圧は、Ｌレベル電圧となる。
【０１００】
これによれば、ノーマルモードでかつ定常動作状態では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、図５の時刻ｔ１１より前の期間と同様に、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧで略一定となる。
【０１０１】
ここで、まず、入力電圧の瞬時停電が発生したものとする。これによれば、制御回路２Ａでは、制御回路２と同様に比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、図５の時刻ｔ１１〜ｔ１４の期間と同様に、低下することとなる。
【０１０２】
次に、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となった後に、入力電圧の瞬時停電が解消されたものとする。これによれば、制御回路２Ａでは、制御回路２と同様にスイッチ素子Ｑ１の発振の禁止が継続され、図５の時刻ｔ１４〜ｔ１５の期間と同様に、出力電圧ＶＯＵＴの低下が継続されることとなる。
【０１０３】
次に、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。仮に、絶縁型スイッチング電源１Ａに電圧上昇停止部１５Ａが設けられていない場合には、絶縁型スイッチング電源１に放電部１５が設けられていない場合と同様に、スタンバイモードとなり、出力電力条件によっては、図５の一点鎖線で示したのと同様に出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【０１０４】
これに対して、絶縁型スイッチング電源１Ａでは、出力電圧ＶＯＵＴが出力設定電圧ＶＲＥＧ未満となった時点で、出力電圧検出部５０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２の電圧が所定電圧以上となる。このため、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点において、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧低下検出部１６１からＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となる直前では、ノーマルモードであるためフォトトランジスタＰＴ１がオン状態であり、端子Ｐ１の電圧がＬレベル電圧である。したがって、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点において、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子のうち一方には、端子Ｐ１のＬレベル電圧がインバータＩＮＶ４１でＨレベル電圧に変換された後、印加される。
【０１０５】
以上によれば、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下となった時点では、制御回路２Ａが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、接点Ｅ３および接点Ｃ２を介して、スイッチ素子Ｑ３１のゲートには、Ｈレベル電圧が印加されることとなる。これによれば、電流源Ｓ３１の出力端子と端子Ｐ１とが絶縁され、端子Ｐ１の電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。なお、制御回路２と同様に、制御回路２Ａが動作不能な電圧であれば、制御回路２Ａの動作は一旦停止するが、制御回路２Ａが動作可能となった時点で、制御回路２Ａは、上述の動作可能である場合と同様に、動作する。このため、制御回路２Ａは、動作可能となった時点において、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。
【０１０６】
このため、スイッチ素子Ｑ１の発振の禁止が解除されると、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて、スイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図５の実線で示したのと同様に、時間が経過するに従って上昇することとなる。
【０１０７】
以上の絶縁型スイッチング電源１Ａによれば、以下の効果を奏することができる。
【０１０８】
絶縁型スイッチング電源１Ａは、端子Ｐ１の電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にして端子Ｐ１の電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ以下であれば、定電流供給部１３Ａによる端子Ｐ１の電圧の上昇を電圧上昇停止部１５Ａにより防止する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、端子Ｐ１の電圧の上昇を防止できる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ａの誤動作を防止できる。
【０１０９】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ａをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ａをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ａは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【０１１０】
＜第３実施形態＞
［絶縁型スイッチング電源１Ｂの構成］
図７は、本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂの回路図である。絶縁型スイッチング電源１Ｂは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、抵抗Ｒ１およびキャパシタＣ５を備える点と、出力電圧検出部５０の代わりに出力電圧上限検出部７０および出力電圧下限検出部８０を備える点と、制御回路２の代わりに制御回路２Ｂを備える点と、が異なる。なお、絶縁型スイッチング電源１Ｂにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。
【０１１１】
キャパシタＣ５の一方の電極には、端子Ｐ１が接続され、キャパシタＣ５の他方の電極には、端子Ｐ３および端子ＧＮＤ１を介して基準電位源ＧＮＤが接続される。このキャパシタＣ５には、抵抗Ｒ１と、フォトトランジスタＰＴ１と、がそれぞれ並列接続される。
【０１１２】
出力電圧上限検出部７０には、出力端子ＯＵＴと、端子ＧＮＤ２と、が接続される。この出力電圧上限検出部７０は、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。
【０１１３】
出力電圧下限検出部８０には、出力端子ＯＵＴと、端子ＧＮＤ２と、が接続される。この出力電圧下限検出部８０は、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であれば、フォトトランジスタＰＴ１をオン状態にする。
【０１１４】
なお、Ｖ０について、上述の第１実施形態および第２実施形態では、モード切替信号生成部６０の最低動作電圧としたが、本実施形態では、モード切替信号生成部６０および出力電圧下限検出部８０の最低動作電圧とする。
【０１１５】
［絶縁型スイッチング電源１Ｂの動作］
以上の構成を備える絶縁型スイッチング電源１Ｂは、モード切替信号および出力電圧ＶＯＵＴに応じて変化するキャパシタＣ５の両端電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、に応じて、制御回路２Ｂによりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１Ｂは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１と同様に、スイッチ素子Ｑ１をバースト制御するものとする。
【０１１６】
［制御回路２Ｂの構成］
図８は、制御回路２Ｂの回路図である。制御回路２Ｂは、図３に示した本発明の第１実施形態に係る制御回路２とは、定電流供給部１３の代わりに定電流供給部１３Ｂを備える点と、端子電圧検出部１４の代わりに端子電圧検出部１４Ａを備える点と、発振制御部１６の代わりに発振制御部１６Ａを備える点と、発振停止制御部１７の代わりに発振停止制御部１７Ａを備える点と、が異なる。
【０１１７】
［定電流供給部１３Ｂの構成］
定電流供給部１３Ｂは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、インバータＩＮＶ３１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ３１と、を備える。
【０１１８】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、インバータＩＮＶ３１の出力端子が接続される。インバータＩＮＶ３１の入力端子には、フリップフロップＦＦ３１の出力端子が接続され、フリップフロップＦＦ３１のリセット端子には、接点Ｃ３が接続され、フリップフロップＦＦ３１のセット端子には、接点Ｃ２が接続される。
【０１１９】
［端子電圧検出部１４Ａの構成］
端子電圧検出部１４Ａは、インバータＩＮＶ４１と、抵抗Ｒ４１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ４１と、を備える。
【０１２０】
スイッチ素子Ｑ４１のゲートには、接点Ｄ１が接続され、スイッチ素子Ｑ４１のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ４１のドレインには、抵抗Ｒ４１を介して制御電圧源ＶＤＤが接続される。この制御電圧源ＶＤＤには、抵抗Ｒ４１を介してインバータＩＮＶ４１の入力端子および接点Ｄ２も接続される。インバータＩＮＶ４１の出力端子には、接点Ｄ３が接続される。
【０１２１】
［発振制御部１６Ａの構成］
発振制御部１６Ａは、図３に示した発振制御部１６とは、否定論理積ＮＡＮＤ６１を備えない点と、否定論理積ＮＡＮＤ６２の代わりに否定論理積ＮＡＮＤ６３を備える点と、出力電圧低下検出部１６１の代わりに出力電圧上限制御部１６１Ａを備える点と、が異なる。
【０１２２】
出力電圧上限制御部１６１Ａには、接点Ｆ６、Ｆ９と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｆ６と、フリップフロップＦＦ６１の第２のリセット端子と、が接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続される。否定論理積ＮＡＮＤ６３の４つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、Ｆ８、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６３の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ７が接続される。
【０１２３】
［発振停止制御部１７Ａの構成］
発振停止制御部１７Ａは、否定論理積ＮＡＮＤ７１と、インバータＩＮＶ７１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ７１と、を備える。
【０１２４】
フリップフロップＦＦ７１の反転出力端子には、接点Ｇ７、Ｇ８が接続され、フリップフロップＦＦ７１のリセット端子には、接点Ｇ５が接続される。フリップフロップＦＦ７１のセット端子には、否定論理積ＮＡＮＤ７１の出力端子が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方には、接点Ｇ４が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方には、インバータＩＮＶ７１の出力端子が接続され、インバータＩＮＶ７１の入力端子には、接点Ｇ６、Ｇ９が接続される。
【０１２５】
［ノーマルモードにおける制御回路２Ｂの動作］
まず、ノーマルモードにおける制御回路２Ｂの動作について、図９を用いて以下に説明する。
【０１２６】
図９は、ノーマルモードにおける絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴを示す図である。
【０１２７】
スタンバイモードからノーマルモードに移行すると、図７のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ５は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ５の両端電圧が略ゼロまで低下する。これによれば、図８に示すように、端子Ｐ１および接点Ｄ１を介してキャパシタＣ５にゲートが接続されるスイッチ素子Ｑ４１は、オフ状態となる。
【０１２８】
スイッチ素子Ｑ４１がオフ状態になると、インバータＩＮＶ４１からＬレベル電圧が出力され、接点Ｄ３および接点Ｇ５を介してフリップフロップＦＦ７１のリセット端子に印加される。このため、フリップフロップＦＦ７１の反転出力端子からＨレベル電圧が出力され、接点Ｇ７および接点Ｆ３を介してフリップフロップＦＦ６１の第１のリセット端子に印加されるとともに、接点Ｇ８および接点Ｆ８を介して否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。一方、定常動作状態では、比較器ＣＭＰ２１およびラッチ保護回路部１９から上述のようにＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ６３の４つの入力端子のうち、接点Ｆ１に接続されるものと、接点Ｆ２に接続されるものとには、Ｈレベル電圧が印加される。
【０１２９】
これによれば、ノーマルモードでかつ定常動作状態である時刻ｔ２１より前の期間では、図５の時刻ｔ１１より前の期間と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図７のスイッチ素子Ｑ１が発振し、出力電圧ＶＯＵＴが上限電圧ＶＨＩで略一定となる。
【０１３０】
時刻ｔ２１において、入力電圧の瞬時停電が発生したものとする。これによれば、時刻ｔ２１〜ｔ２４の期間では、図５の時刻ｔ１１〜ｔ１４の期間と同様に、比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、時間が経過するに従って低下し、時刻ｔ２２では出力低下検出電圧ＶＳＥＮとなり、時刻ｔ２３では最低動作電圧Ｖ０となる。なお、出力が過負荷な状態になった場合にも、入力電圧の瞬時停電が発生した場合と同様に、出力電圧ＶＯＵＴが低下する。
【０１３１】
時刻ｔ２４において、上述の入力電圧の瞬時停電が解消されたものとする。これによれば、時刻ｔ２４〜ｔ２５の期間では、図５の時刻ｔ１４〜ｔ１５の期間と同様に、スイッチ素子Ｑ１の発振の禁止が継続され、出力電圧ＶＯＵＴの低下が継続されることとなる。
【０１３２】
時刻ｔ２５において、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。ここで、時刻ｔ２５以降では、実線で、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴを示し、一点鎖線で、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合の出力電圧ＶＯＵＴを示すものとする。
【０１３３】
まず、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合の出力電圧ＶＯＵＴについて、以下に説明する。
【０１３４】
時刻ｔ２３〜ｔ２６の期間では、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となるので、ノーマルモードであるにもかかわらず、出力電圧ＶＯＵＴにより動作するモード切替信号生成部６０がモード切替信号を出力できなくなるとともに、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であるにもかかわらず、出力電圧下限検出部８０がフォトトランジスタＰＴ１をオン状態にすることができなくなり、その結果、フォトトランジスタＰＴ１がオフ状態となってしまう。このため、時刻ｔ２３〜ｔ２６の期間において、キャパシタＣ５は抵抗Ｒ１でしか放電されないため、キャパシタＣ５の両端電圧が抵抗Ｒ１によりＬレベル電圧に低下するまで、スイッチ素子Ｑ１の発振を再開できなくなる。さらに、抵抗Ｒ１の抵抗値と、電流源Ｓ３１から出力される定電流値と、によっては、キャパシタＣ５の両端電圧がＬレベル電圧に低下できないためにスイッチ素子Ｑ１の発振を再開できず、図９の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【０１３５】
次に、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴについて、以下に説明する。
【０１３６】
時刻ｔ２１において出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点で、出力電圧上限検出部７０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２は出力電圧上限制御部１６１Ａによりプルアップされているため、制御回路２Ｂが動作可能であれば、端子Ｐ２の電圧が所定電圧以上に上昇する。ここで、端子Ｐ２の電圧が所定電圧以上になると、出力電圧上限制御部１６１ＡからＨレベル電圧が出力される。このため、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点において、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｅ１および接点Ｆ９を介して、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが最低動作電圧Ｖ０未満となるまでは、ノーマルモードとしてフォトトランジスタＰＴ１がオン状態であり、端子Ｐ１の電圧がＬレベル電圧である。この端子Ｐ１のＬレベル電圧は、接点Ｄ１を介してスイッチ素子Ｑ４１のゲートに印加され、制御回路２Ｂが動作可能であれば、スイッチ素子Ｑ４１がオフ状態となるので、時刻ｔ２３より前の期間では、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。
【０１３７】
以上によれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、制御回路２Ｂが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、スイッチ素子Ｑ５１がオン状態となり、端子Ｐ１が接地されることとなる。これによれば、キャパシタＣ５は、抵抗Ｒ１だけでなくスイッチ素子Ｑ５１によっても放電され、キャパシタＣ５の両端電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。なお、制御回路２と同様に、制御回路２Ｂが動作不能な電圧であれば、制御回路２Ｂの動作は一旦停止するが、制御回路２Ｂが動作可能となった時点で、制御回路２Ｂは、上述の動作可能である場合と同様に、動作する。このため、制御回路２Ａは、動作可能となった時点において、誤動作によりスタンバイモードになることなく、ノーマルモードでの動作を再開することとなる。
【０１３８】
このため、時刻ｔ２５において、スイッチ素子Ｑ１の発振の禁止が解除されると、図５の時刻ｔ１５と同様に、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図９の実線に示したように、時間が経過するに従って上昇し、時刻ｔ２８において上限電圧ＶＨＩとなる。
【０１３９】
［スタンバイモードにおける制御回路２Ｂの動作］
次に、スタンバイモードにおける制御回路２Ｂの動作について、図１０を用いて以下に説明する。
【０１４０】
ノーマルモードからスタンバイモードに移行すると、図７のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。
【０１４１】
ここで、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下である場合、フォトトランジスタＰＴ１は、図７の出力電圧下限検出部８０によりオン状態となるので、キャパシタＣ５の両端電圧は、Ｌレベル電圧となる。すると、上述のノーマルモードの場合と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、発振期間となる。
【０１４２】
一方、発振期間となり、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めた場合、図７の出力電圧下限検出部８０も、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であった期間では、上述のようにフォトトランジスタＰＴ１がオン状態であったため、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めても、キャパシタＣ５の両端電圧はＬレベル電圧のままである。このため、スイッチ素子Ｑ４１はオフ状態のままであり、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。また、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、論理積ＡＮＤ５１の２つの入力端子のうち他方には、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。したがって、論理積ＡＮＤ５１からＨレベル電圧が出力され、スイッチ素子Ｑ５１がオン状態となり、キャパシタＣ５の両端電圧がＬレベル電圧で維持される。
【０１４３】
そして、出力電圧ＶＯＵＴがさらに上昇し、上限電圧ＶＨＩ以上になると、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｆ９および接点Ｅ１を介して、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、論理積ＡＮＤ５１はＬレベル電圧を出力し、スイッチ素子Ｑ５１がオフ状態となる。ここで、フリップフロップＦＦ３１のリセット端子には、接点Ｂ２および接点Ｃ３を介して、比較器ＣＭＰ２１からＨレベル電圧が印加される。一方、フリップフロップＦＦ３１のセット端子には、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上の場合、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、スイッチ素子Ｑ３１がオン状態となり、電流源Ｓ３１から出力される定電流によりキャパシタＣ５が充電され、キャパシタＣ５の両端電圧がＨレベル電圧となる。
【０１４４】
このキャパシタＣ５の両端電圧であるＨレベル電圧は、スイッチ素子Ｑ４１のゲートに印加され、スイッチ素子Ｑ４１がオン状態となる。このため、インバータＩＮＶ４１からＨレベル電圧が出力され、接点Ｄ３および接点Ｇ４を介して否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に印加されるとともに、接点Ｄ３および接点Ｇ５を介してフリップフロップＦＦ７１のリセット端子に印加される。一方、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上であるため、出力電圧上限制御部１６１ＡからＬレベル電圧が出力され、このＬレベル電圧は、インバータＩＮＶ７１でＨレベル電圧に変換された後、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方に印加される。したがって、フリップフロップＦＦ７１のセット端子には、Ｌレベル電圧が印加され、フリップフロップＦＦ７１の反転出力端子からＬレベル電圧が出力されることとなる。このＬレベル電圧は、フリップフロップＦＦ６１の第１のリセット端子に印加されるため、フリップフロップＦＦ６１からはＬレベル電圧が出力され、否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。これによれば、否定論理積ＮＡＮＤ６３からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、図７のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となり、発振停止期間となる。
【０１４５】
以上によれば、スタンバイモードにおいて、制御回路２Ｂは、スイッチ素子Ｑ１を間欠発振で制御することとなり、絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴは、図１０に示すように変化することとなる。
【０１４６】
以上の絶縁型スイッチング電源１Ｂによれば、以下の効果を奏することができる。
【０１４７】
絶縁型スイッチング電源１Ｂは、キャパシタＣ５の両端電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にしてキャパシタＣ５の両端電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させる。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、キャパシタＣ５の両端電圧を低下させることができる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ｂの誤動作を防止できる。
【０１４８】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ｂをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ｂをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ｂは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【０１４９】
＜第４実施形態＞
［絶縁型スイッチング電源１Ｃの構成］
本発明の第４実施形態に係る絶縁型スイッチング電源１Ｃについて、以下に説明する。絶縁型スイッチング電源１Ｃは、図７に示した本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂとは、制御回路２Ｂの代わりに制御回路２Ｃを備える点が異なる。なお、絶縁型スイッチング電源１Ｃにおいて、絶縁型スイッチング電源１Ｂと同一構成要件については、同一符号を付し、その説明を省略する。
【０１５０】
［制御回路２Ｃの構成］
図１１は、制御回路２Ｃの回路図である。制御回路２Ｃは、図８に示した本発明の第３実施形態に係る制御回路２Ｂとは、定電流供給部１３Ｂの代わりに定電流供給部１３Ｃを備える点と、放電部１５の代わりに電圧上昇停止部１５Ａを備える点と、が異なる。
【０１５１】
［定電流供給部１３Ｃの構成］
定電流供給部１３Ｃは、電流源Ｓ３１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１と、否定論理積ＮＡＮＤ３１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ３１と、を備える。
【０１５２】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、スイッチ素子Ｑ３１のソースが接続される。スイッチ素子Ｑ３１のドレインには、接点Ｃ１が接続され、スイッチ素子Ｑ３１のゲートには、否定論理積ＮＡＮＤ３１の出力端子が接続される。否定論理積ＮＡＮＤ３１の２つの入力端子のうち、一方にはフリップフロップＦＦ３１の出力端子が接続され、他方には接点Ｃ４が接続される。フリップフロップＦＦ３１のセット端子には、接点Ｃ２が接続され、フリップフロップＦＦ３１のリセット端子には、接点Ｃ３が接続される。
【０１５３】
［電圧上昇停止部１５Ａの構成］
電圧上昇停止部１５Ａは、否定論理積ＮＡＮＤ５１を備える。
【０１５４】
否定論理積ＮＡＮＤ５１の２つの入力端子には、それぞれ接点Ｅ１、Ｅ２が接続され、否定論理積ＮＡＮＤ５１の出力端子には、接点Ｅ３が接続される。
【０１５５】
［ノーマルモードにおける制御回路２Ｃの動作］
まず、ノーマルモードにおける制御回路２Ｃの動作について説明する。スタンバイモードからノーマルモードに移行すると、図７のモード切替信号生成部６０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ５は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、キャパシタＣ５の両端電圧が略ゼロまで低下する。これによれば、図１１に示すように、端子Ｐ１および接点Ｄ１を介してキャパシタＣ５にゲートが接続されるスイッチ素子Ｑ４１は、オフ状態となる。
【０１５６】
スイッチ素子Ｑ４１がオフ状態になると、インバータＩＮＶ４１からＬレベル電圧が出力され、接点Ｄ３および接点Ｇ２を介してフリップフロップＦＦ７１のリセット端子に印加される。このため、フリップフロップＦＦ７１の反転出力端子からＨレベル電圧が出力され、接点Ｇ４および接点Ｆ３を介してフリップフロップＦＦ６１の第１のリセット端子に印加されるとともに、接点Ｇ５および接点Ｆ８を介して否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。一方、定常動作状態では、比較器ＣＭＰ２１およびラッチ保護回路部１９から上述のようにＨレベル電圧が出力されるため、否定論理積ＮＡＮＤ６３の４つの入力端子のうち、接点Ｆ１に接続されるものと、接点Ｆ２に接続されるものとには、Ｈレベル電圧が印加される。
【０１５７】
これによれば、ノーマルモードでかつ定常動作状態では、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じて図７のスイッチ素子Ｑ１が発振し、図９の時刻ｔ２１より前の期間と同様に、出力電圧ＶＯＵＴが上限電圧ＶＨＩで略一定となる。
【０１５８】
ここで、まず、入力電圧の瞬時停電が発生したものとする。これによれば、制御回路２Ｃでは、制御回路２Ｂと同様に比較器ＣＭＰ２１がＬレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振が禁止される。このため、出力電圧ＶＯＵＴは、図９の時刻ｔ２１〜ｔ２４の期間と同様に、出力電圧ＶＯＵＴが低下することとなる。
【０１５９】
次に、出力電圧ＶＯＵＴが最低動作電圧Ｖ０以下となった後に、入力電圧の瞬時停電が解消されたものとする。これによれば、制御回路２Ｃでは、制御回路２Ｂと同様にスイッチ素子Ｑ１の発振の禁止が継続され、図９の時刻ｔ２４〜ｔ２５の期間と同様に、出力電圧ＶＯＵＴの低下が継続されることとなる。
【０１６０】
次に、比較器ＣＭＰ２１がＨレベル電圧を出力するようになり、スイッチ素子Ｑ１の発振の禁止が解除されたものとする。仮に、絶縁型スイッチング電源１Ｃに電圧上昇停止部１５Ａおよび否定論理積ＮＡＮＤ３１が設けられていない場合には、絶縁型スイッチング電源１Ｂに放電部１５が設けられていない場合と同様に、キャパシタＣ５の両端電圧が抵抗Ｒ１によりＬレベル電圧に低下するまで、スイッチ素子Ｑ１の発振を再開できなくなる。さらに、抵抗Ｒ１の抵抗値と、電流源Ｓ３１から出力される定電流値と、によっては、キャパシタＣ５の両端電圧がＬレベル電圧に低下できないためにスイッチ素子Ｑ１の発振を再開できず、図９の一点鎖線で示したように出力電圧ＶＯＵＴが最低動作電圧Ｖ０を超えることができず、その結果、絶縁型スイッチング電源の起動不良となるおそれがある。
【０１６１】
これに対して、絶縁型スイッチング電源１Ｃでは、図９の時刻ｔ２１に示したように出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点で、出力電圧上限検出部７０によりフォトトランジスタＰＴ２がオフ状態となり、端子Ｐ２は出力電圧上限制御部１６１Ａによりプルアップされているため、制御回路２Ｃが動作可能であれば、端子Ｐ２の電圧が所定電圧以上に上昇する。ここで、端子Ｐ２の電圧が所定電圧以上になると、出力電圧上限制御部１６１ＡからＨレベル電圧が出力される。このため、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点において、論理積ＡＮＤ５１の２つの入力端子のうち他方には、接点Ｅ１および接点Ｆ４を介して、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。一方、出力電圧ＶＯＵＴが最低動作電圧Ｖ０未満となるまでは、ノーマルモードとしてフォトトランジスタＰＴ１がオン状態であり、キャパシタＣ５の両端電圧がＬレベル電圧である。このキャパシタＣ５の両端電圧であるＬレベル電圧は、端子Ｐ１および接点Ｄ１を介してスイッチ素子Ｑ４１のゲートに印加され、制御回路２Ｃが動作可能であれば、スイッチ素子Ｑ４１がオフ状態となるので、論理積ＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。
【０１６２】
以上より、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、制御回路２Ｃが動作可能であれば、論理積ＡＮＤ５１の２つの入力端子には、ともにＨレベル電圧が印加されるため、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方には、Ｌレベル電圧が印加される。
【０１６３】
以上によれば、出力電圧ＶＯＵＴが上限電圧ＶＨＩより低くなった時点では、否定論理積ＮＡＮＤ３１からＨレベル電圧が出力されるので、スイッチ素子Ｑ３１がオフ状態となる。これによれば、電流源Ｓ３１の出力端子とキャパシタＣ５とが絶縁され、キャパシタＣ５の両端電圧は、Ｌレベル電圧で維持されるので、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加され続ける。
【０１６４】
このため、スイッチ素子Ｑ１の発振の禁止が解除されると、図９の時刻ｔ２５と同様に、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加されているので、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じたスイッチ素子Ｑ１の発振が再開される。その結果、出力電圧ＶＯＵＴは、図９の実線に示したように、時間が経過するに従って上昇することとなる。
【０１６５】
［スタンバイモードにおける制御回路２Ｃの動作］
次に、スタンバイモードにおける制御回路２Ｃの動作について説明する。ノーマルモードからスタンバイモードに移行すると、図７のモード切替信号生成部６０は、フォトトランジスタＰＴ１をオン状態とするのを停止する。
【０１６６】
ここで、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下である場合、フォトトランジスタＰＴ１は、図７の出力電圧下限検出部８０によりオン状態となるので、キャパシタＣ５の両端電圧は、Ｌレベル電圧となる。すると、上述のノーマルモードの場合と同様に、オントリガ発生部１６２から出力される周期的な信号と、オン幅制御部１６３から出力される端子Ｐ２の電圧に応じたオン幅信号と、に応じてスイッチ素子Ｑ１が発振し、発振期間となる。
【０１６７】
一方、発振期間となり、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めた場合、図７の出力電圧下限検出部８０も、フォトトランジスタＰＴ１をオン状態とするのを停止する。ところが、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷ以下であった期間では、上述のようにフォトトランジスタＰＴ１がオン状態であったため、出力電圧ＶＯＵＴが下限電圧ＶＬＯＷより上昇し始めても、キャパシタＣ５の両端電圧はＬレベル電圧のままである。このため、スイッチ素子Ｑ４１はオフ状態のままであり、否定論理積ＮＡＮＤ５１の２つの入力端子のうち一方には、Ｈレベル電圧が印加される。また、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満である場合には、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方には、出力電圧上限制御部１６１ＡからＨレベル電圧が印加される。したがって、否定論理積ＮＡＮＤ５１からＬレベル電圧が出力され、接点Ｅ３および接点Ｃ４を介して、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方に印加される。よって、スイッチ素子Ｑ３１がオフ状態となる。
【０１６８】
そして、出力電圧ＶＯＵＴがさらに上昇し、上限電圧ＶＨＩ以上になると、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方には、接点Ｆ４および接点Ｅ１を介して、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。このため、否定論理積ＮＡＮＤ５１はＨレベル電圧を出力し、接点Ｅ３および接点Ｃ４を介して、否定論理積ＮＡＮＤ３１の２つの入力端子のうち他方に印加される。ここで、フリップフロップＦＦ３１のリセット端子には、接点Ｂ２および接点Ｃ３を介して、比較器ＣＭＰ２１からＨレベル電圧が印加される。一方、フリップフロップＦＦ３１のセット端子には、出力電圧ＶＯＵＴが上限電圧ＶＨＩ以上の場合、出力電圧上限制御部１６１ＡからＬレベル電圧が印加される。したがって、否定論理積ＮＡＮＤ３１の２つの入力端子のうち一方には、フリップフロップＦＦ３１からＨレベル電圧が印加される。よって、スイッチ素子Ｑ３１がオン状態となり、電流源Ｓ３１の出力端子とキャパシタＣ５とが導通するので、キャパシタＣ５の両端電圧は、Ｈレベル電圧となり、フリップフロップＦＦ６１の第１のリセット端子には、Ｌレベル電圧が印加される。
【０１６９】
このため、フリップフロップＦＦ６１からはＬレベル電圧が出力され、否定論理積ＮＡＮＤ６３の４つの入力端子のうちの１つに印加される。これによれば、否定論理積ＮＡＮＤ６３からＨレベル電圧が出力され、インバータＩＮＶ６１でＬレベル電圧に変換された後、図７のスイッチ素子Ｑ１のゲートに印加され、スイッチ素子Ｑ１がオフ状態となり、発振停止期間となる。
【０１７０】
以上によれば、スタンバイモードにおいて、制御回路２Ｃは、制御回路２Ｂと同様にスイッチ素子Ｑ１を間欠発振で制御することとなり、絶縁型スイッチング電源１Ｃの出力電圧ＶＯＵＴは、図７に示した本発明の第３実施形態に係る絶縁型スイッチング電源１Ｂの出力電圧ＶＯＵＴと同様に、図１０に示したように変化することとなる。
【０１７１】
以上の絶縁型スイッチング電源１Ｃによれば、以下の効果を奏することができる。
【０１７２】
絶縁型スイッチング電源１Ｃは、キャパシタＣ５の両端電圧に応じてノーマルモードとスタンバイモードとを切り替えてスイッチ素子Ｑ１を制御し、ノーマルモードに移行させるモード切替信号がモード切替信号生成部６０から出力されると、フォトトランジスタＰＴ１をオン状態にしてキャパシタＣ５の両端電圧を低下させる。そして、ノーマルモードにおいて、出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止する。このため、ノーマルモードにおいて、モード切替信号生成部６０が動作できなくなるまで出力電圧ＶＯＵＴが低下して、モード切替信号が出力されなくなってしまっても、モード切替信号が出力されている場合と同様に、キャパシタＣ５の両端電圧の上昇を防止できる。したがって、ノーマルモードにおいて、出力電圧ＶＯＵＴの低下によりモード切替信号が出力されなくなってしまっても、絶縁型スイッチング電源１Ｃの誤動作を防止できる。
【０１７３】
モード切替信号生成部６０は、モード切替信号を、絶縁型スイッチング電源１Ｃをノーマルモードで動作させる場合には出力し、絶縁型スイッチング電源１Ｃをスタンバイモードで動作させる場合には出力しない。このため、絶縁型スイッチング電源１Ｃは、スタンバイモードではモード切替信号生成部６０を動作させる必要がないため、スタンバイモードにおける消費電力を削減できる。
【０１７４】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【０１７５】
例えば、上述の第１実施形態では、モード切替信号生成部６０は、絶縁型スイッチング電源１に設けられるものとしたが、これに限らず、出力電圧ＶＯＵＴにより動作するのであれば、絶縁型スイッチング電源１の外部に設けられるものであってもよい。
【０１７６】
また、上述の第３実施形態では、ノーマルモードにおいて出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させることとした。しかし、これに限らず、例えば、ノーマルモードにおいて出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ未満であれば、放電部１５によりキャパシタＣ５の両端電圧を低下させることとしてもよい。
【０１７７】
また、上述の第４実施形態では、ノーマルモードにおいて出力電圧ＶＯＵＴが上限電圧ＶＨＩ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止した。しかし、これに限らず、例えば、ノーマルモードにおいて出力電圧ＶＯＵＴが出力低下検出電圧ＶＳＥＮ未満であれば、定電流供給部１３ＣによるキャパシタＣ５の両端電圧の上昇を電圧上昇停止部１５Ａにより防止してもよい。
【符号の説明】
【０１７８】
１、１Ａ、１Ｂ、１Ｃ：絶縁型スイッチング電源
２、２Ａ、２Ｂ、２Ｃ；制御回路
１１；起動回路部
１２；低電圧誤動作防止回路部
１３、１３Ａ、１３Ｂ、１３Ｃ；定電流供給部
１４、１４Ａ；端子電圧検出部
１５；放電部
１５Ａ；電圧上昇停止部
１６、１６Ａ；発振制御部
１７、１７Ａ；発振停止制御部
１８；制御電圧生成部
１９；ラッチ保護回路部
５０；出力電圧検出部
６０；モード切替信号生成部
７０；出力電圧上限検出部
８０；出力電圧下限検出部
【特許請求の範囲】
【請求項１】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
予め定められた特定点の電圧に応じて、前記スイッチ素子を制御する制御部と、
前記特定点の電圧を上昇させる電圧上昇部と、
前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力されると、前記特定点の電圧を低下させる第１の電圧低下部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧以下であれば、前記特定点の電圧を低下させる第２の電圧低下部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項２】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
予め定められた特定点の電圧に応じて、前記スイッチ素子を制御する制御部と、
前記特定点の電圧を上昇させる電圧上昇部と、
前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力されると、前記特定点の電圧を低下させる電圧低下部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧以下であれば、前記電圧上昇部による前記特定点の電圧の上昇を停止させる電圧上昇停止部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項３】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタと、
前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部と、
前記キャパシタに定電流を供給する定電流供給部と、
前記出力電圧により動作し、前記出力電圧が下限電圧以下であれば下限検出信号が出力する出力電圧下限検出部と、
前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力される場合と、において前記キャパシタを放電する第１の放電部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧未満であれば、前記キャパシタを放電する第２の放電部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項４】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタと、
前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部と、
前記キャパシタに定電流を供給する定電流供給部と、
前記出力電圧により動作し、前記出力電圧が下限電圧以下であれば下限検出信号を出力する出力電圧下限検出部と、
前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力される場合と、において前記キャパシタを放電する放電部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧未満であれば、前記定電流供給部から前記キャパシタへの定電流供給を停止させる定電流供給停止部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項５】
前記出力電圧が上限電圧以上であれば上限検出信号を出力する出力電圧上限検出部を備え、
前記状態切替制御部は、前記連続発振状態において、前記出力電圧が前記上限電圧より低ければ、前記状態切替信号の出力を停止することを特徴とする請求項３または４に記載の絶縁型スイッチング電源。
【請求項６】
前記設定電圧は、前記状態切替制御部の最低動作電圧以上であることを特徴とする請求項１から５のいずれかに記載の絶縁型スイッチング電源。
【請求項１】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
予め定められた特定点の電圧に応じて、前記スイッチ素子を制御する制御部と、
前記特定点の電圧を上昇させる電圧上昇部と、
前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力されると、前記特定点の電圧を低下させる第１の電圧低下部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧以下であれば、前記特定点の電圧を低下させる第２の電圧低下部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項２】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
予め定められた特定点の電圧に応じて、前記スイッチ素子を制御する制御部と、
前記特定点の電圧を上昇させる電圧上昇部と、
前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力されると、前記特定点の電圧を低下させる電圧低下部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧以下であれば、前記電圧上昇部による前記特定点の電圧の上昇を停止させる電圧上昇停止部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項３】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタと、
前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部と、
前記キャパシタに定電流を供給する定電流供給部と、
前記出力電圧により動作し、前記出力電圧が下限電圧以下であれば下限検出信号が出力する出力電圧下限検出部と、
前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力される場合と、において前記キャパシタを放電する第１の放電部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧未満であれば、前記キャパシタを放電する第２の放電部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項４】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記間欠発振状態における出力電圧に対応して両端電圧が変化するキャパシタと、
前記キャパシタの両端電圧に応じて、前記スイッチ素子を制御する制御部と、
前記キャパシタに定電流を供給する定電流供給部と、
前記出力電圧により動作し、前記出力電圧が下限電圧以下であれば下限検出信号を出力する出力電圧下限検出部と、
前記下限検出信号が入力される場合と、前記出力電圧により動作する状態切替制御部から、前記連続発振状態に移行させる状態切替信号が入力される場合と、において前記キャパシタを放電する放電部と、
前記連続発振状態において、前記出力電圧が予め定められた設定電圧未満であれば、前記定電流供給部から前記キャパシタへの定電流供給を停止させる定電流供給停止部と、
を備えることを特徴とする絶縁型スイッチング電源。
【請求項５】
前記出力電圧が上限電圧以上であれば上限検出信号を出力する出力電圧上限検出部を備え、
前記状態切替制御部は、前記連続発振状態において、前記出力電圧が前記上限電圧より低ければ、前記状態切替信号の出力を停止することを特徴とする請求項３または４に記載の絶縁型スイッチング電源。
【請求項６】
前記設定電圧は、前記状態切替制御部の最低動作電圧以上であることを特徴とする請求項１から５のいずれかに記載の絶縁型スイッチング電源。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１１０１７３（Ｐ２０１２−１１０１７３Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５８５０２（Ｐ２０１０−２５８５０２）
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１９日（２０１０．１１．１９）
【出願人】（０００００２０３７）新電元工業株式会社 (776)
【Ｆターム（参考）】
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