薄膜電池の大量製造方法
【課題】 在来の物理的（シャドー）マスクの使用を排除及び/又は最少にすることによって薄膜電池（ＴＦＢ）大量製造のコストと複雑さを低減する概念及び方法を提供する。
【解決手段】 レーザスクライビング技術と他の別の物理的マスクを使わないパターンニング技術は、パターニング要求の一部又は全部を満たしている。一実施形態において、薄膜電池を製造する方法は、基板を準備するステップと、基板上に薄膜電池構造に対応する層を堆積させるステップであって、層が、堆積順に、カソードと、電解質と、アノードとを含み、ここで、堆積された層の少なくとも１つが、堆積中、物理的マスクによってパターン形成されていない、前記ステップと、保護コーティングを堆積させるステップと、層と保護コーティングをスクライブするステップと、を含む。更に、層のエッジ部を封入層で覆うこともできる。更に、層を２つの基板上に堆積させ、次に、積層させて、薄膜電池を形成することもできる
【解決手段】 レーザスクライビング技術と他の別の物理的マスクを使わないパターンニング技術は、パターニング要求の一部又は全部を満たしている。一実施形態において、薄膜電池を製造する方法は、基板を準備するステップと、基板上に薄膜電池構造に対応する層を堆積させるステップであって、層が、堆積順に、カソードと、電解質と、アノードとを含み、ここで、堆積された層の少なくとも１つが、堆積中、物理的マスクによってパターン形成されていない、前記ステップと、保護コーティングを堆積させるステップと、層と保護コーティングをスクライブするステップと、を含む。更に、層のエッジ部を封入層で覆うこともできる。更に、層を２つの基板上に堆積させ、次に、積層させて、薄膜電池を形成することもできる
【発明の詳細な説明】
【発明の分野】
【０００１】
[0001]本発明は、一般的には、薄膜電池、特に、低コストであり且つ大量製造に適合する薄膜電池を製造する方法に関する。
【発明の背景】
【０００２】
[0002]固体状態の薄膜電池（ＴＦＢ）は、優れた形状因子、サイクル寿命、パワー能力、安全性のような在来型電池より幾つかの利点を示すことが知られている。しかしながら、ＴＦＢの幅広い市場の適用性を可能にするためにコスト効率が良く且つ大量製造（ＨＶＭ）に適合する製造技術が求められている。
【０００３】
[0003]ＴＦＢ製造のためのパターニング要求に対するこれまでの方法は、フォトリソグラフィや物理的（シャドー）マスキングのような既知のマスキング／パターニング法を適用することからなっていた。フォトリソグラフィ使用の一例は、Ｗ．Ｃ．ＷｅｓｔらによってＪｏｕｒｎａｌｏｆ Ｍｉｃｒｏｍｅｃｈ．ａｎｄＭｉｃｒｏｅｎｇ．（Ｖｏｌ．１２（２００２）５８−６２）に発表された論文に見ることができる。物理的（シャドー）マスキングは、ＴＦＢプロセスの流れの概略図（例えば、Ｋｒａｓｎｏｖらの米国特許第６，９２１，４６４号、Ｂａｔｅｓらの米国特許第６，９９４，９３３号を参照のこと）及びその個々の説明文（例えば、Ｋｅｌｌｅｙらの米国特許公開第２００５−００７９４１８Ａ１号を参照のこと）によって示されるように、多くの出版物や特許に見ることができる。これらの全てが製造プロセスのあらゆるステップでマスキング／パターニング技術を用いている。
【０００４】
[0004]在来の物理的マスキング要求は、特にＨＶＭに関連する多くの欠点につながっている。例えば、物理的マスキングの使用は（１）ＨＶＭと大面積拡大に大幅な資本投資の要求を加え、（２）所有経費（消耗品のマスクコスト、洗浄、化学薬品等）を増加させ、（３）アラインメント要求があることから処理能力を低下させ、（４）基板の大きさと種類（剛性、半剛性、又は可撓性）を制限し、それにより、節減のための縮小化とコスト削減を制限する。
【０００５】
[0005]特に、ＨＶＭプロセスにおいて、（在来のＴＦＢ製造技術と最新技術のＴＦＢ製造技術に普遍的な）物理的マスクの使用は、製造の際により大きい複雑さとより高いコストの原因となる。複雑さとコストは、高度に精密なマスクの必要な製造とマスクアラインメントと再生のための（自動）管理システムに起因する。このようなコストと複雑さは、シリコンベースの集積回路産業で用いられる周知のフォトリソグラフィプロセスから推測可能である。更に、コストは、マスクの維持に必要なことからだけでなく追加されたアラインメントステップによる処理能力の制限から生じる。製造が処理能力の改善と拡大（即ち、大量製造）の節減のためにより大面積の基板に拡大されるにつれて適応がますます困難になり且つコストがかかるようになる。更に、物理的マスクの利用可能性と性能が制限されることから（より大きな基板への）拡大自体が制限される。
【０００６】
[0006]物理的マスキングの使用の他の影響は、所定の基板領域の利用が減少し、最適でない電池密度（電荷、エネルギー、電力）につながる。これは、マスクの下に堆積することからスパッタされた化学種を物理的マスクが完全に制限することができず、重要な層間の電気的分離を維持するために連続した層間の最小限の非重なり（non-overlap）要求に至るという事実があるからである。この最小限の非重なり要求の結末は、カソード領域の損失であり、（他の全てが同じである場合）ＴＦＢの容量、エネルギー、電力コンテンツの全体的な損失に至る。
【０００７】
[0007]以前に用いられた典型的な一体化スキームにおいて、物理的マスキングの更に他の影響は、アノード（典型的にはＬｉ又はＬｉイオン）を周囲からのオキシダント（Ｏ２、Ｈ２Ｏ等）と反応することを避ける複雑な保護コーティングが必要になることである。このようなスキームを扱う幾つかの特許がある（例えば、多層構造コーティングと積層について、それぞれ、Ｂａｔｅｓらの米国特許第５，５６１，００４号、Ｓｎｙｄｅｒらの米国特許第６，９１６，６７９号）。
【０００８】
[0008]更に、物理的（シャドー）マスクを使うプロセスは、典型的には、微粒子汚染を受け、最終的に収量に影響する。
【０００９】
[0009]それ故、よりＨＶＭに適合するＴＦＢプロセス技術を可能にすることによりコストを著しく削減することができる概念及び方法が依然として求められている。
【発明の概要】
【００１０】
[0010]本発明の概念及び方法は、物理的（シャドー）マスクの使用を排除及び／又は最少にすることによってＴＦＢのＨＶＭのコストと複雑さを低減させることを可能にして、製品の大量での製造可能性と処理能力を増強するものであり、この技術は大面積基板に簡単に適応される。これは、幅広い市場への適用性のためにコストを著しく削減するだけでなく収量を改善することができる。これらの利点及び他の利点は、パターニング要求の一部又は全部を満たすためにレーザスクライビング又は別のマスクを使わない（maskless）パターニング技術の使用によって達成される。別の物理的（シャドー）マスクを使わないパターニング技術には、機械的ソーイング、水／溶媒ナイフィング、イオンビームミリング、多層フォトリソグラフィが含まれる。このようなものとして、本発明の実施形態は、ＴＦＢの製造可能性、収量、機能性に適切且つ必要と考えられる製造プロセス中のどこにでも、レーザスクライビング又は他の別のマスクを使わないパターニング技術を使用できる。これは、単一パターニングが全ての層の堆積の終わりに行われる方法を含んでいる。更に、本発明の実施形態は、複数のパターニングを含む方法であって、一部の物理的（シャドー）マスキングが排除されたように、それぞれのパターニングが単一又は複数のスタック層に対処する、上記方法を提供する。物理的マスキングが一部の場合に必要であると考えられる場合には、開示された概念は最低数の必要とされる物理的マスクと共に実施可能である。好ましくは、別々のマスキング／パターニングが必要とされるこのようなプロセスについて、レーザスクライビング又は別の物理的マスクを使わないパターニング技術が用いられる。更に、開示された概念は、単一層、複数層又は全ての層が同時にパターン形成される場合には、フォトリソグラフィパターニングのような他の物理的マスクを使わないパターニング技術で実施可能である。
【００１１】
[0011]本発明の態様によれば、薄膜電池を製造する第１の方法は、基板を準備するステップと、基板上に薄膜電池に対応する層を堆積させるステップであって、層が、堆積順に、カソードと電解質とアノードとを含み、ここで、堆積された層が、堆積中、物理的マスクによってパターン形成されていない、前記ステップと、保護コーティングを堆積させるステップと、層と保護コーティングをスクライブするステップとを含む。更に、層のエッジ部は、封入層によって覆うことができる。更に、スクライブするステップは、基板をも切断し、多数の薄膜電池を得ることができる。
【００１２】
[0012]本発明の態様によれば、更に、薄膜電池を製造する第２の方法は、第１の基板を準備するステップと、第１の基板上に第１組の層を堆積させるステップと、第２の基板を準備するステップと、第２の基板上に第２組の層を堆積させるステップと、第１組の層と第２組の層を積層するステップと、積層構造をスクライブするステップを含み、ここで、合わせた第１組の層と第２組の層がカソードと電解質とアノードを含む薄膜電池に対応し、且つ第１組の層と第２組の層の少なくとも１つの層が、堆積中、物理的マスクによってパターン形成されていない。更に、第１組の層は、カソードと電解質を含む場合がある。更に、第１組の層は第１のリチウム金属層がかぶせられてもよく、第２組の層は第２のリチウム金属層がかぶせられてもよく、ここで、第１のリチウム金属層と第２のリチウム金属層は共に積層構造においてアノードを形成する。
【００１３】
[0013]本発明の態様によれば、更にまた、前述の方法に対応する薄膜電池は、第１の基板と、第１の基板に取り付けられた薄膜電池構造に対応する一組の層又は複数の層と、第１の基板から順に、電解質とアノードと保護コーティングを含む一組の層又は複数の層であって、層の少なくとも１つはパターン形成されていない、上記一組の層又は複数の層と、一組の層又は複数の層を覆う保護コーティングと、層のエッジ部を覆う封入層とを備える。更に、保護コーティングは、第２の基板であってもよい。
【００１４】
[0014]開示された概念と得られた方法に従うことにより、大量と処理能力とコスト削減に加えて多くの利点が得られる。例えば、機能しない領域が最少になるか又は排除される。他は、レーザや他の別の方法が、新たに費用のかかる物理的マスク又はレチクル（リソグラフィーのための）を作成しなければならないことをせずに、デバイスパターニングにおける柔軟性がエンドマーケット特定形状因子に適応させることを可能にする。他の利点として、アノード電流コレクタが保護コーティングとして機能し、デバイスを包装する複雑な多層又は他のスキームを必要とすることが排除されるか又は最少になる。追加の利点は、実現される収量に対する確実な影響である。
【００１５】
[0015]本発明のこれらの概念と特徴及び他の概念と特徴は、添付の図面と共に本発明の個々の実施形態の以下の説明を見る際に当業者に明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１Ａ】図１Ａは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｂ】図１Ｂは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｃ】図１Ｃは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｄ】図１Ｄは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｅ】図１Ｅは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｆ】図１Ｆは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図２】図２は、セラミック基板に対する先行技術のＴＦＢ製造プロセスに必要とされる異なった装置と処理ステップを示す図である。
【図３】図３は、金属基板に対する先行技術のＴＦＢ製造プロセスに必要とされる異なった装置と処理ステップを示す図である。
【図４Ａ】図４Ａは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｂ】図４Ｂは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｃ】図４Ｃは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｄ】図４Ｄは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｅ】図４Ｅは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｆ】図４Ｆは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図５】図５は、本発明の態様によるＨＶＭＴＦＢ製造プロセスに必要とされる一例の装置と処理ステップを示す図である。
【図６Ａ】図６Ａは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図６Ｂ】図６Ｂは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図６Ｃ】図６Ｃは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図６Ｄ】図６Ｄは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図７Ａ】図７Ａは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｂ】図７Ｂは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｃ】図７Ｃは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｄ】図７Ｄは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｅ】図７Ｅは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｆ】図７Ｆは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｇ】図７Ｇは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【好適実施形態の詳細な説明】
【００１７】
[0023]ここで、当業者が本発明の実施形態を実施することが可能になるように説明的例として示されている図面を参照して本発明の実施形態を詳細に記載する。特に、以下の図面と例は、本発明の範囲を単一の実施形態に限定することを意味せず、他の実施形態は説明された又は図示された要素の一部又は全部の交換によって可能である。更に、本発明の一部の要素が部分的又は完全に既知の構成要素を用いて実施可能である場合、本発明の実施形態を説明するのに必要とされるこのような既知の構成要素の部分だけが記載され、このような既知の構成要素の他の部分の詳細な説明は省略される。本明細書において、単一の構成要素を示す実施形態は限定とみなされるべきでなく、むしろ、本発明の実施形態は、本明細書において記述がない限り、複数の同一の構成要素を含む他の変更を広く包含し、逆も同じである。更に、出願人は、明細書又は特許請求の範囲における用語が、そのようなものとして明らかに示されない限り、まれな又は特別の意味を与えることを意図しない。更に、本発明の実施形態は、説明によって本明細書に示される既知の構成要素に対する現在及び将来の既知の等価物を広く包含する。
【００１８】
[0024]一般に、本発明の実施形態は、レーザスクライビング又は別のマスクを使わないパターニング技術を用いた薄膜電池構造において一部又は全部の層をパターン形成する別の方法を提供する。レーザスクライビング技術は、薄膜電池、例えば、半導体（例えば、Ｌｉらの米国特許第７，１６９，６８７号、Ｂｏｙｌｅらの米国特許第６，５８６，７０７号）、太陽光発電（例えば、Ｂｕｌｌｅｒらの米国特許第７，２３５，７３６号、Ｎｉｓｈｉｕｒａの米国特許第４，６８９，８７４号）、エレクトロクロミック(例えば、Ｈｉｃｈｗａらの米国特許第５，２７４，１７５号)を製造すること以外の分野で適用されてきた。しかしながら、レーザスクライビングのＨＶＭＴＦＢプロセスへの一体化は、以下に記載されるように新たな方法を必要とする。更にまた、レーザスクライビングとの一体化はこれらの例でも用いられている。しかしながら、別の物理的マスクを使わない方法も同じ意味で使用可能である。
【００１９】
[0025]本発明の一定の態様の説明を容易にするために、在来の薄膜電池プロセスの流れが考慮されている。図１Ａ〜図１Ｆは、基板上にＴＦＢを製造する在来のプロセスの流れを示す図である。図１Ａ〜図１Ｆにおいて、左側に平面図が示され、右側にＡ−Ａで示された面での対応する断面が示されている。他の変更、例えば、“逆にした”構造もあり、アノード側が最初に成長している。図１Ａ〜図１Ｆの先行技術において、物理的（シャドー）マスキングは各層の領域を画成するために用いられる。
【００２０】
[0026]図１Ａと図１Ｂに示されるように、基板１００上にカソード電流コレクタ（ＣＣＣ）１０２とアノード電流コレクタ（ＡＣＣ）１０４を形成することから始める。本明細書に用いられる用語カソードとアノードは、それぞれ正電極と負電極を意味する。これは、金属ターゲット（〜３００ｎｍ）の（パルス）ＤＣスパッタリングによって行われ、層（例えば、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ａｕのような金属、合金、半金属又はカーボンブラック）が形成され、ＣＣＣとＡＣＣの構造のパターンはシャドーマスクによって画成されている。金属基板が用いられる場合には、第１の層は、ブランケットＣＣＣ１０２（ＣＣＣがカソードのＬｉが基板と反応することを阻止するのに必要とされる場合がある）後に堆積される“パターン形成誘電体”であってもよいことは留意すべきである。
【００２１】
[0027]次に、図１Ｃと図１Ｄにおいて、カソード１０６と電解質層１０８がそれぞれ形成される。ＲＦスパッタリングは、カソード層１０６（例えば、ＬｉＣｏＯ２）と電解質層１０８（例えば、Ｌｉ３ＰＯ４／Ｎ２）を堆積させる在来の方法であり、これらはいずれも絶縁体である（電解質については更にそうである）。しかしながら、パルスＤＣはＬｉＣｏＯ２の堆積に用いられてきた。カソード１０６と電解質層１０８のパターンは、シャドーマスクによって画成される。
【００２２】
[0028]最後に、図１Ｅと図１Ｆにおいて、Ｌｉ層１１０と保護コーティング（ＰＣ）層１１２がそれぞれ形成される。Ｌｉ層１１０は、蒸発プロセスを用いて形成可能である。Ｌｉ層１１０は、約３μｍ厚（カソードと容量のバランスに適切なように）でもよく、ＰＣ層１１２は、３−５μｍの範囲でもよい。ＰＣ層１１２は、パリレンと金属及び／又は誘電体の多層でもよい。Ｂａｔｅｓらの米国特許第５，５６１，００４号を参照のこと。Ｌｉ層とＰＣ層の形成の間に、一部がアルゴンガスのような不活性環境において保持されなければならないことは留意されたい。Ｌｉ層１１０とＰＣ層１１２のパターンは、シャドーマスクによって画成されている。
【００２３】
[0029]有効な基板面積、それ故、容量、エネルギー、電力密度の損失は、図１Ｃと図１Ｆの検査から明らかであり、ここで、カソード１０６の面積は基板１００の面積の一部だけである。（容量は、第一にカソード面積と厚さによって画成される）。最適化によって更に面積利用の効率が大きくなるが、プロセスとマスキングの固有の性質はこのような効率に対して上限を設ける。上記のように、より精巧な保護コーティング１１２が必要なことは、図１Ｆからも分かる。特に、（アノードを覆うが、電気コンタクトポイントをさらすのに必要とされる）ＰＣ層１１２のためのパターンの複雑な形状と角度は、Ｌｉ金属又はＬｉイオンアノード１１０の理想的でない保護の原因となりやすい。
【００２４】
[0030]前に記載したように、図１Ａ−図１Ｆの先行技術の実施形態における全てのプロセスステップは、物理的（シャドー）マスキングによるパターニングを必要とする。更に、基板の種類（セラミック、金属、剛性材料、可撓性材料、プラスチック／ポリマー等）によっては、追加のバリヤ層が必要な場合がある。それぞれの層に対して、膜は比較的厚く、電解質、カソード、アノード層が１〜１０μｍでもよい。典型的には、より厚い層がカソードやアノードに用いられる。より厚い層が堆積されるべきである場合、現在用いられているＲＦ構成においては、“シングルショートモジュール”が用いられる場合には、堆積ツールは静的か又は局部的に動的（前後に移動する）になる。更に、基板が連続して移動する線形処理は、非常に長いモジュールと物理的（シャドー）マスクの長距離の移動が必要とされるので、実現可能ではない。
【００２５】
[0031]図１Ａ〜図１Ｆに記載される流れに基づいて、物理的（シャドー）マスクが各ステップで実施される場合、セラミック基板と金属基板上で自動処理するための概念の先行技術製造の流れの概略図をそれぞれ図２と図３に示す。これらの製造の流れは、“インライン”堆積システムと装置セットに適している。矢印は、各システムを通る基板の流れを示す。
【００２６】
[0032]図２におけるシステム１は、図１のプロセスの流れ後の電流コレクタ（ＣＣＣとＡＣＣ）堆積モジュールを示している。このシステムにおける第１のチャンバは、入ってくる全ての表面汚染物質を除去するための前洗浄チャンバである。図に示すように、システムは、ＣＣＣとＡＣＣの両パターニングのために物理的(シャドー)マスクアラインメント取り付けモジュールと脱離洗浄モジュールを必要とする。２つの別々のアノード電流コレクタモジュールは、Ｌｉ反応性がアノード側に二重層を必要とする状況に適応するようにここに示されている。ＣＣＣとＡＣＣパターニングが同時に行われ、これらが同一の材料を有する場合には、モジュールは簡易化されてもよい。システム２は、カソード（Ｃａｔ．）モジュールと、（必要であれば）アニールと、電解質（ＩＣ）モジュールとを示している。再び、各パターン形成層に対して個々のアラインメント取り付けモジュールと脱離洗浄モジュールがある。システム３は、Ｌｉアノードモジュールと保護コーティングモジュールとを示している。このシステムにおいて、Ｌｉの処理周囲と隣接の堆積モジュールの間のクロストークを排除又は最少にするために必要なモジュールは、“分離”チャンバによって示されている。更に、保護コーティングの多層は、ＰＣ−１とＰＣ−２として示されている。この図には示されていないが、ＰＣ−1とＰＣ−２に対する独立した物理的マスキング要求があってもよい。物理的（シャドー）マスクの複雑さと追加のチャンバ要求は明らかに示されている。
【００２７】
[0033]図３は、導電性基板に対する先行技術の製造の流れを示す図である。主な違いは、ＣＣＣとして用いられる導電性基板が基板からＡＣＣを電気的に分離するように絶縁層を含まなければならないシステム配置において、図２でのＣＣＣの代わりに“誘電体バリア（ＤＢ）”の示されたパターン形成堆積で生じさせる。追加の層がＬｉ含有カソードから導電性基板を分離するために必要とされる場合に第１のモジュール“前洗浄＆ＣＣＣ”が含まれることに留意されたい。この図におけるシステム２は、欠けているアニールステップを除いて、図２とほとんど同じである。これは、結晶性カソード材料を必要としないＴＦＢスタックに対する製造の流れを示すために行われる。システム３は、図２と同一である。
【００２８】
[0034]図２と図３からわかるように、大量製造に必要とされる自動物理的（シャドー）マスク管理システムは、堆積前と堆積後のステップごとに、それぞれアラインメントと脱離／洗浄のモジュールによって示されている。ＡＫＴアメリカ社、サンタクララ、カリフォルニアにあるアプライドマテリアルズ社の子会社によって提供される、ＬＣＤシステムのような静的クラスタツールシステムについて、インサイチュ物理的（シャドー）マスクは堆積チャンバ自体の中に配置される必要がある。このマスクは、整列され、基板に取り付けられ、堆積の後にマスク再生のために適切な除去又は交換システムによって、堆積中、定位置に保持されなければならない。いずれにしても、マスクキング要求を満たす結果として、これらのシステムの複雑さと高コストは明らかである。
【００２９】
[0035]物理的（シャドー）マスクの使用を低減及び／又は最少にすることは、製造プロセス、特に大量製造に著しく有益である。物理的マスクの使用を排除又は最少にする１つの好ましい概念は、パターニング要求を満たすように、レーザスクライビング、又は他の別のマスクを使わないパターニング技術の使用に関連する。そのようなものとして、本発明の実施形態は、ＴＦＢ製造可能性、収量、機能性（例えば）だけでなく、パターニング／スクライビングステップの数や波長に適切で必要と考えられるプロセス中のどこかに、レーザスクライビング又は他のマスクを使わない技術の使用を広く包含する。これには、全ての層の堆積の終わりに単一のパターニングステップと、各パターニングステップが単一のスタック層又は多数のスタック層に対処できる複数であるが減少した数のパターニングステップと、が含まれる。物理的（シャドー）マスキングが一部のステップで必要であると考えられる場合、開示された概念は、最小数の必要とされる物理的マスクと共に実施可能である。更に、開示された概念は、一部のステップにおいて、フォトリソグラフィパターニングのような他の物理的マスクを使わないパターニング技術と共に実施可能である。
【００３０】
[0036]開示された概念の利点は、基板上で機能しない領域の最小化又は排除を含む。他の利点は、新たに費用のかかる物理的（シャドー）マスク又はレチクル（一般に、フォトリソグラフィ用）を作成しなければならないことがなく、レーザがデバイスパターニングにおける柔軟性をエンドマーケット特定形状因子に適応させることを可能にする。フォトリソグラフィプロセスのためのレチクルの減少した数との一体化を実施することも、コスト要因を高める。更に他の利点は、アノード電流コレクタが保護コーティングとして機能することができ、デバイスを包装する複雑な多層又は他のスキームの要求が排除又は最少にされることである。エッジ保護に対する予想される要求は、図６によって以下に述べられる。物理的（シャドー）マスキング技術から離れる追加の利点は、実現される収量に対する確実なインパクトである。
【００３１】
[0037]図４Ａ〜図４Ｇは、単一のレーザスクライビングステップを用いた、金属基板に対するＴＦＢ製造流れに適用された本発明の一実施形態を示す図である。この流れは、図４Ａに示されるＣＣＣ層１０２、図４Ｂに示されるカソード層１０６、図４Ｃに示される電解質層１０８、図４Ｄに示されるアノード層１１０、図４Ｅに示されるＰＣ／ＡＣＣ層１１２のブランケット（マスクを使わない）堆積に基づいている。これに、図４Ｆに示される、デバイスパターニングのための、例えば、レーザスクライビングを用いた１つ又は複数の物理的マスクを使わないパターニングステップと、図４Ｇに示される、さらされたエッジ部を保護するファイナルパッケージングステップが続けられる。図４Ｆにおいて、レーザカットの位置は、ライン４０１によって示されている。図４Ｇにおいて、エッジ保護材料４１４には、ポリマー、誘電体及び／又は金属が含まれてもよい。ポリマーは、例えば、インクジェット印刷又は浸漬コーティングを用いることで堆積させることができ、その最初は選択的添加剤プロセスである。誘電体及び／又は金属は、必要とされる場合には、在来の真空堆積技術を用いて被覆可能である。このような場合には、最初に誘電体層を堆積させて、二つの電極の間に分離を維持することができる。堆積の後に、コンタクトがレーザ切断を用いてさらされる。図４Ａ−図４Ｇのプロセスの流れは、同様に、機械的ソーイング、水／溶媒ナイフィング、イオンビームミリング、フォトリソグラフィのような他の別の物理的（シャドー）マスクを使わないパターニング技術を用いることを表している。
【００３２】
[0038]図４Ａ−図４Ｇのプロセスの流れは、単一のＴＦＢのみを示している。しかしながら、このプロセスは、ＴＦＢデバイスの多様性を与えるためにパターン形成される大基板或いは連続基板に適用できる。例えば、図４Ｆの切れ目４０１は、単一のＴＦＢを示すだけでなく、隣接したＴＦＢから単一のＴＦＢを分離するためにも使用可能である。
【００３３】
[0039]ＴＦＢ構造に用いられる材料の光吸収特性やスクライビング時の材料スタック（例えば、図４のような複数のスタック）によっては、図４Ｆに示されるスクライビング機能を行うために種々のタイプのレーザが使用可能である。使うことができるレーザの一部には、高出力ＣＯ２レーザ（例えば、１０μｍ波長）、Ｎｄドープ固体レーザ（例えば、Ｎｄ：ＹＡＧ、１０４６ｎｍ）、ダイオードレーザが含まれる。更に、連続パルス（フェムト秒もの）レーザが使用可能である。
【００３４】
[0040]図４Ａ−図４Ｇに示されるプロセスに対応するシステムの概略図を図５に示す。図２と図３の先行技術に対するＨＶＭ概念と比較して、新規なＨＶＭ概念は、著しく単純な装置セットからなる。シャドーマスクを使わないプロセスの流れの概念は、装置の型に影響されないので、同様に、クラスタ、インライン、ロールツーロール（ウェブ）コータに適用できる。これは、また、ＴＦＢと基板型の材料成分（例えば、セラミック、金属、剛性材料、可撓性材料、プラスチック／ポリマー）に影響されない。
【００３５】
[0041]基板を外部回路へのコンタクトとして用いることができない場合に、セラミック基板が用いられるとき、追加のスクライブされたパターニングがカソード電流コレクタ（ＣＣＣ）をさらしてもよい。この追加のパターニングは、スクライビングステップで簡単に行うことができる。また、ファイナルパッケージングステップは、新たにさらされたエッジ領域を保護するように修正されることを必要とするが、さらされたＣＣＣ層は必要としない。
【００３６】
[0042]ＴＦＢのパターニングのためのレーザスクライビングの態様に加えて、本発明の実施形態は、レーザスクライビングプロセスにおける続いての保護コーティングを形成する追加の方法と解決策を与えるが、ここで、物理的（シャドー）マスキングがないことにより、重なりを生じる能力の損失になり、層間で分離を確実にし、レーザスクライビング後のＴＦＢのエッジ部でさらされた材料に対して分離を確実にする。さらされたエッジ部による問題は、パターニングが堆積ステップの終わりに、又は終わりの前に行われる場合には、最も深刻である。
【００３７】
[0043]カソードとアノード側双方の金属電流コレクタは、シャトルＬｉイオンの保護バリヤとして機能することができる。更に、アノード電流コレクタは、周囲からのオキシダント（Ｈ２Ｏ、Ｏ２、Ｎ２等）のバリヤとして機能することができる。それ故、１つ又は複数の材料の選択は、好ましくは、“双方の向き”でＬｉと接触して最小限の反応又は混和性を有する。即ち、Ｌｉは金属電流コレクタへ移動して固溶体を形成し、逆も同じである。更に、金属電流コレクタのための材料の選択は、好ましくは、オキシダントに対する反応性と拡散性が低いものである。発表された二成分相ダイヤグラムに基づき、第１の要求の潜在的候補物質は、Ａｇ、Ａｌ、Ａｕ、Ｃａ、Ｃｕ、Ｓｎ、Ｐｄ、Ｚｎ、Ｐｔである。一部の材料において、金属層間で反応／拡散がないことを確実にするためにサーマルパジェットが管理されることを必要とする場合がある。単一の金属元素が双方の要求を満たすことができない場合には、合金が考慮されてもよい。また、単一層が双方の要求を満たすことができない場合には、二重（多重）層が用いられてもよい。
【００３８】
[0044]最後のレーザパターニングとエッジ封入は多くの方法で行われてもよい。しかしながら、１つの好ましい堆積後順序は、図６Ａ〜図６Ｄに示されるように、それぞれ、パターニング、エッジ封入、切断を含んでいる。これにより、個々のセルベースの処理よりむしろ基板ベースの処理が可能になる。更に詳しくは、図６Ａは、スタック６１０を示し、この場合、スタックは、基板と、ＣＣＣ層と、カソード層と、電解質層と、アノード層と、ＰＣ／ＡＣＣ層とを含んでいる。更に詳細には図４Ａ−図４Ｅを参照のこと。次に、基板１００は別としてスタック６１０は、レーザパターン形成され、図６Ｂに示される堆積６２０が得られる。パターニングによってさらされたスタックのエッジ部は封入され、図６Ｃに示される堆積６３０が得られる。粘着性封入材料６１４は、好ましくは、電気的に絶縁であり、さらされた表面を不動態化することができ、Ｏ２やＨ２Ｏのような周囲オキシダントに対する透過性が低い。従って、さらされたエッジを保護するための１つの順序／スタックは、Ｓｉ３Ｎ４、ＳｉＯ２（最初はＳｉ３Ｎ４）のような１つ又は複数の誘電体層を用いることにより、ＰＶＤ又はＣＶＤのような在来の方法を用いて堆積される。他の順序は、誘電体堆積に続いて、再び在来の真空堆積を用いるポリマー（インクジェット分配に続いてＵＶ硬化）又は金属層堆積を必要とする。いずれにしても、被覆されたＡＣＣ領域は、レーザで除去され、例えば、コンタクト領域がさらされることがあり得る。適切なＵＶ硬化性ポリマーも同様にそれだけで使用可能である。次に、スタックがライン６０１に沿って切断されて、図６Ｄに示されるように複数のデバイスが得られる。切断は、上記のように、レーザスクライビングプロセス、又は別のスクライビングプロセスを用いて行われる。
【００３９】
[0045]製造の流れの他の実施形態を図７Ａ〜図７Ｇに示す。この流れにおいて、２つの基板が、それぞれカソード側とアノード側に用いられ、次に積層されて、ＴＦＢを形成する。いずれの側も図４Ａ−図４Ｅに示される同一の物理的マスクを使わないブランケット堆積法を行う。カソード側は、図７Ａ〜図７Ｃに示され、アノード側はそれが逆の順序で続き、図７Ｄと図７Ｅにおいてアノード電流コレクタ１１２（又は金属バリヤ層）はＬｉ金属１１０が続いている。図はカソード側を電解質層１０８まで示しているが、堆積は、積層ステップ中、Ｌｉを通して行われ、Ｌｉ−Ｌｉ接合面を可能にすることができる。これにより、ＴＦＢ構造全体に密接な接合面が強化され、積層プロセスが強化されることになる。この積層は、高温で２つの部分を圧力回転させることによって行われてもよい。“軟らかい”、反応性Ｌｉ層は、接着剤層として機能する。接合面に影響されない、図７Ｆにおける積層構造７１０は、積層プロセス中、熱処理（熱又は別の方法で）によって強化可能である。積層温度は、Ｌｉの溶融温度より低い５０〜１５０℃の範囲になければならない。加圧は、２、３気圧から数気圧までの範囲でなければならない。図４Ｆと同様に、デバイスパターニングとエッジ保護のために、その後それぞれレーザパターニングとファイナルパッケージングが図７Ｇで行われる。更にまた、最後のパターニングとエッジ封入が大面積基板上で、図６Ａ−図６Ｄに示される流れと図を参照して示されるプロセスに従って行われてもよい。しかしながら、この場合、レーザスクライビングは、図６Ｂに示される構造を得るために、基板の１つを切断することを必要とする。
【００４０】
[0046]再び図４Ａ−図４Ｇと図７Ａ−図７Ｇを参照すると、基板が導電性である場合、プロセスの流れと構造は、更に簡易化されてもよい。例えば、金属基板１００が図４Ａ−図４Ｇに示されるプロセスの流れに用いられる場合、基板はカソード電流コレクタとして用いられることになるので、ＣＣＣ堆積ステップの要求が排除される。同様に、金属基板１０１が図７Ａ−図７Ｇに示されるプロセスの流れに用いられる場合、基板はアノード電流コレクタとして用いられることになるので、ＡＣＣ堆積ステップの要求が排除される。
【００４１】
[0047]図４Ａ−図４Ｇ、図６Ａ−図６Ｄ、図７Ａ−図７Ｇに示される本発明の実施形態は、全ての層が物理的（シャドー）マスクによってパターン形成されていないものを示しているが、ある層が物理的（シャドー）マスク（又は好ましくは追加の物理的マスクを使わないパターニングステップ）によってパターン形成され、他の層がパターン形成されていない、他の実施形態は、一般的に上述された先行技術より有利であると予想される。例えば、少なくとも１つの層が、堆積中、物理的マスクによってパターン形成されていないプロセスの流れと構造が予想される。更に、複数の物理的マスクを使わないパターニングステップが用いられてもよく、例えば、カソード層堆積（図４Ｂ）後に第１のパターニングステップとアノード電流コレクタ堆積（図４Ｆ）後に第２のパターニングステップがあってもよい。この２つのステップのパターニングは、続いての電解質層堆積によってカソードのより良好な封入を可能にすることができる。
【００４２】
[0048]述べられた概念と方法の利点は、図面と説明から推測することができる。第一に、物理的（シャドー）マスクに関連付けられるコストと複雑さが排除される。第二に、最大容量に対する基板面積の効率的な使用が図１、図４、図６の比較から明らかである。また、更に、減少又は排除された物理的（シャドー）マスクの要求は、柔軟性形状因子を実現させ、ここでは単に５〜６層から構成される物理的（シャドー）マスクセットの実際の変更を必要とするよりむしろ、レーザスクライビングステップとパッケージングステップでの手法の変更を保証している。パターニングステップ又は多層のパターニングの減少の概念と共にフォトリソグラフィックパターニングを用いることは、わずかにより少し複雑であるが、柔軟性の改善とコスト削減につながる。
【００４３】
[0049]本発明は、特に、その好ましい実施形態によって記載してきたが、本発明の精神と範囲から逸脱することなく様式と詳細の変更と修正が行われることは当業者に容易に明らかなはずである。添付の特許請求の範囲がこのような変更と修正を包含することは意図されている。
【符号の説明】
【００４４】
１００…基板、１０１…金属基板、１０２…カソード電流コレクタ、１０４…アノード電流コレクタ、１０６…カソード層、１０８…電解質層、１１０…Ｌｉ層、１１２…保護コーティング層、４０１…切れ目、４１４…エッジ保護材料、６０１…ライン、６１０…スタック、６１４…封入材料、６２０…スタック、７１０…層構造。
【発明の分野】
【０００１】
[0001]本発明は、一般的には、薄膜電池、特に、低コストであり且つ大量製造に適合する薄膜電池を製造する方法に関する。
【発明の背景】
【０００２】
[0002]固体状態の薄膜電池（ＴＦＢ）は、優れた形状因子、サイクル寿命、パワー能力、安全性のような在来型電池より幾つかの利点を示すことが知られている。しかしながら、ＴＦＢの幅広い市場の適用性を可能にするためにコスト効率が良く且つ大量製造（ＨＶＭ）に適合する製造技術が求められている。
【０００３】
[0003]ＴＦＢ製造のためのパターニング要求に対するこれまでの方法は、フォトリソグラフィや物理的（シャドー）マスキングのような既知のマスキング／パターニング法を適用することからなっていた。フォトリソグラフィ使用の一例は、Ｗ．Ｃ．ＷｅｓｔらによってＪｏｕｒｎａｌｏｆ Ｍｉｃｒｏｍｅｃｈ．ａｎｄＭｉｃｒｏｅｎｇ．（Ｖｏｌ．１２（２００２）５８−６２）に発表された論文に見ることができる。物理的（シャドー）マスキングは、ＴＦＢプロセスの流れの概略図（例えば、Ｋｒａｓｎｏｖらの米国特許第６，９２１，４６４号、Ｂａｔｅｓらの米国特許第６，９９４，９３３号を参照のこと）及びその個々の説明文（例えば、Ｋｅｌｌｅｙらの米国特許公開第２００５−００７９４１８Ａ１号を参照のこと）によって示されるように、多くの出版物や特許に見ることができる。これらの全てが製造プロセスのあらゆるステップでマスキング／パターニング技術を用いている。
【０００４】
[0004]在来の物理的マスキング要求は、特にＨＶＭに関連する多くの欠点につながっている。例えば、物理的マスキングの使用は（１）ＨＶＭと大面積拡大に大幅な資本投資の要求を加え、（２）所有経費（消耗品のマスクコスト、洗浄、化学薬品等）を増加させ、（３）アラインメント要求があることから処理能力を低下させ、（４）基板の大きさと種類（剛性、半剛性、又は可撓性）を制限し、それにより、節減のための縮小化とコスト削減を制限する。
【０００５】
[0005]特に、ＨＶＭプロセスにおいて、（在来のＴＦＢ製造技術と最新技術のＴＦＢ製造技術に普遍的な）物理的マスクの使用は、製造の際により大きい複雑さとより高いコストの原因となる。複雑さとコストは、高度に精密なマスクの必要な製造とマスクアラインメントと再生のための（自動）管理システムに起因する。このようなコストと複雑さは、シリコンベースの集積回路産業で用いられる周知のフォトリソグラフィプロセスから推測可能である。更に、コストは、マスクの維持に必要なことからだけでなく追加されたアラインメントステップによる処理能力の制限から生じる。製造が処理能力の改善と拡大（即ち、大量製造）の節減のためにより大面積の基板に拡大されるにつれて適応がますます困難になり且つコストがかかるようになる。更に、物理的マスクの利用可能性と性能が制限されることから（より大きな基板への）拡大自体が制限される。
【０００６】
[0006]物理的マスキングの使用の他の影響は、所定の基板領域の利用が減少し、最適でない電池密度（電荷、エネルギー、電力）につながる。これは、マスクの下に堆積することからスパッタされた化学種を物理的マスクが完全に制限することができず、重要な層間の電気的分離を維持するために連続した層間の最小限の非重なり（non-overlap）要求に至るという事実があるからである。この最小限の非重なり要求の結末は、カソード領域の損失であり、（他の全てが同じである場合）ＴＦＢの容量、エネルギー、電力コンテンツの全体的な損失に至る。
【０００７】
[0007]以前に用いられた典型的な一体化スキームにおいて、物理的マスキングの更に他の影響は、アノード（典型的にはＬｉ又はＬｉイオン）を周囲からのオキシダント（Ｏ２、Ｈ２Ｏ等）と反応することを避ける複雑な保護コーティングが必要になることである。このようなスキームを扱う幾つかの特許がある（例えば、多層構造コーティングと積層について、それぞれ、Ｂａｔｅｓらの米国特許第５，５６１，００４号、Ｓｎｙｄｅｒらの米国特許第６，９１６，６７９号）。
【０００８】
[0008]更に、物理的（シャドー）マスクを使うプロセスは、典型的には、微粒子汚染を受け、最終的に収量に影響する。
【０００９】
[0009]それ故、よりＨＶＭに適合するＴＦＢプロセス技術を可能にすることによりコストを著しく削減することができる概念及び方法が依然として求められている。
【発明の概要】
【００１０】
[0010]本発明の概念及び方法は、物理的（シャドー）マスクの使用を排除及び／又は最少にすることによってＴＦＢのＨＶＭのコストと複雑さを低減させることを可能にして、製品の大量での製造可能性と処理能力を増強するものであり、この技術は大面積基板に簡単に適応される。これは、幅広い市場への適用性のためにコストを著しく削減するだけでなく収量を改善することができる。これらの利点及び他の利点は、パターニング要求の一部又は全部を満たすためにレーザスクライビング又は別のマスクを使わない（maskless）パターニング技術の使用によって達成される。別の物理的（シャドー）マスクを使わないパターニング技術には、機械的ソーイング、水／溶媒ナイフィング、イオンビームミリング、多層フォトリソグラフィが含まれる。このようなものとして、本発明の実施形態は、ＴＦＢの製造可能性、収量、機能性に適切且つ必要と考えられる製造プロセス中のどこにでも、レーザスクライビング又は他の別のマスクを使わないパターニング技術を使用できる。これは、単一パターニングが全ての層の堆積の終わりに行われる方法を含んでいる。更に、本発明の実施形態は、複数のパターニングを含む方法であって、一部の物理的（シャドー）マスキングが排除されたように、それぞれのパターニングが単一又は複数のスタック層に対処する、上記方法を提供する。物理的マスキングが一部の場合に必要であると考えられる場合には、開示された概念は最低数の必要とされる物理的マスクと共に実施可能である。好ましくは、別々のマスキング／パターニングが必要とされるこのようなプロセスについて、レーザスクライビング又は別の物理的マスクを使わないパターニング技術が用いられる。更に、開示された概念は、単一層、複数層又は全ての層が同時にパターン形成される場合には、フォトリソグラフィパターニングのような他の物理的マスクを使わないパターニング技術で実施可能である。
【００１１】
[0011]本発明の態様によれば、薄膜電池を製造する第１の方法は、基板を準備するステップと、基板上に薄膜電池に対応する層を堆積させるステップであって、層が、堆積順に、カソードと電解質とアノードとを含み、ここで、堆積された層が、堆積中、物理的マスクによってパターン形成されていない、前記ステップと、保護コーティングを堆積させるステップと、層と保護コーティングをスクライブするステップとを含む。更に、層のエッジ部は、封入層によって覆うことができる。更に、スクライブするステップは、基板をも切断し、多数の薄膜電池を得ることができる。
【００１２】
[0012]本発明の態様によれば、更に、薄膜電池を製造する第２の方法は、第１の基板を準備するステップと、第１の基板上に第１組の層を堆積させるステップと、第２の基板を準備するステップと、第２の基板上に第２組の層を堆積させるステップと、第１組の層と第２組の層を積層するステップと、積層構造をスクライブするステップを含み、ここで、合わせた第１組の層と第２組の層がカソードと電解質とアノードを含む薄膜電池に対応し、且つ第１組の層と第２組の層の少なくとも１つの層が、堆積中、物理的マスクによってパターン形成されていない。更に、第１組の層は、カソードと電解質を含む場合がある。更に、第１組の層は第１のリチウム金属層がかぶせられてもよく、第２組の層は第２のリチウム金属層がかぶせられてもよく、ここで、第１のリチウム金属層と第２のリチウム金属層は共に積層構造においてアノードを形成する。
【００１３】
[0013]本発明の態様によれば、更にまた、前述の方法に対応する薄膜電池は、第１の基板と、第１の基板に取り付けられた薄膜電池構造に対応する一組の層又は複数の層と、第１の基板から順に、電解質とアノードと保護コーティングを含む一組の層又は複数の層であって、層の少なくとも１つはパターン形成されていない、上記一組の層又は複数の層と、一組の層又は複数の層を覆う保護コーティングと、層のエッジ部を覆う封入層とを備える。更に、保護コーティングは、第２の基板であってもよい。
【００１４】
[0014]開示された概念と得られた方法に従うことにより、大量と処理能力とコスト削減に加えて多くの利点が得られる。例えば、機能しない領域が最少になるか又は排除される。他は、レーザや他の別の方法が、新たに費用のかかる物理的マスク又はレチクル（リソグラフィーのための）を作成しなければならないことをせずに、デバイスパターニングにおける柔軟性がエンドマーケット特定形状因子に適応させることを可能にする。他の利点として、アノード電流コレクタが保護コーティングとして機能し、デバイスを包装する複雑な多層又は他のスキームを必要とすることが排除されるか又は最少になる。追加の利点は、実現される収量に対する確実な影響である。
【００１５】
[0015]本発明のこれらの概念と特徴及び他の概念と特徴は、添付の図面と共に本発明の個々の実施形態の以下の説明を見る際に当業者に明らかになるであろう。
【図面の簡単な説明】
【００１６】
【図１Ａ】図１Ａは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｂ】図１Ｂは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｃ】図１Ｃは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｄ】図１Ｄは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｅ】図１Ｅは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図１Ｆ】図１Ｆは、あらゆるステップでマスキングを用いた先行技術のＴＦＢ製造プロセスを示す図である。
【図２】図２は、セラミック基板に対する先行技術のＴＦＢ製造プロセスに必要とされる異なった装置と処理ステップを示す図である。
【図３】図３は、金属基板に対する先行技術のＴＦＢ製造プロセスに必要とされる異なった装置と処理ステップを示す図である。
【図４Ａ】図４Ａは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｂ】図４Ｂは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｃ】図４Ｃは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｄ】図４Ｄは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｅ】図４Ｅは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図４Ｆ】図４Ｆは、本発明の態様による一例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図５】図５は、本発明の態様によるＨＶＭＴＦＢ製造プロセスに必要とされる一例の装置と処理ステップを示す図である。
【図６Ａ】図６Ａは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図６Ｂ】図６Ｂは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図６Ｃ】図６Ｃは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図６Ｄ】図６Ｄは、本発明の一例のＨＶＭＴＦＢ製造プロセスを示す追加の態様である。
【図７Ａ】図７Ａは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｂ】図７Ｂは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｃ】図７Ｃは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｄ】図７Ｄは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｅ】図７Ｅは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｆ】図７Ｆは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【図７Ｇ】図７Ｇは、本発明の態様による別の例のＨＶＭＴＦＢ製造プロセスを示す図である。
【好適実施形態の詳細な説明】
【００１７】
[0023]ここで、当業者が本発明の実施形態を実施することが可能になるように説明的例として示されている図面を参照して本発明の実施形態を詳細に記載する。特に、以下の図面と例は、本発明の範囲を単一の実施形態に限定することを意味せず、他の実施形態は説明された又は図示された要素の一部又は全部の交換によって可能である。更に、本発明の一部の要素が部分的又は完全に既知の構成要素を用いて実施可能である場合、本発明の実施形態を説明するのに必要とされるこのような既知の構成要素の部分だけが記載され、このような既知の構成要素の他の部分の詳細な説明は省略される。本明細書において、単一の構成要素を示す実施形態は限定とみなされるべきでなく、むしろ、本発明の実施形態は、本明細書において記述がない限り、複数の同一の構成要素を含む他の変更を広く包含し、逆も同じである。更に、出願人は、明細書又は特許請求の範囲における用語が、そのようなものとして明らかに示されない限り、まれな又は特別の意味を与えることを意図しない。更に、本発明の実施形態は、説明によって本明細書に示される既知の構成要素に対する現在及び将来の既知の等価物を広く包含する。
【００１８】
[0024]一般に、本発明の実施形態は、レーザスクライビング又は別のマスクを使わないパターニング技術を用いた薄膜電池構造において一部又は全部の層をパターン形成する別の方法を提供する。レーザスクライビング技術は、薄膜電池、例えば、半導体（例えば、Ｌｉらの米国特許第７，１６９，６８７号、Ｂｏｙｌｅらの米国特許第６，５８６，７０７号）、太陽光発電（例えば、Ｂｕｌｌｅｒらの米国特許第７，２３５，７３６号、Ｎｉｓｈｉｕｒａの米国特許第４，６８９，８７４号）、エレクトロクロミック(例えば、Ｈｉｃｈｗａらの米国特許第５，２７４，１７５号)を製造すること以外の分野で適用されてきた。しかしながら、レーザスクライビングのＨＶＭＴＦＢプロセスへの一体化は、以下に記載されるように新たな方法を必要とする。更にまた、レーザスクライビングとの一体化はこれらの例でも用いられている。しかしながら、別の物理的マスクを使わない方法も同じ意味で使用可能である。
【００１９】
[0025]本発明の一定の態様の説明を容易にするために、在来の薄膜電池プロセスの流れが考慮されている。図１Ａ〜図１Ｆは、基板上にＴＦＢを製造する在来のプロセスの流れを示す図である。図１Ａ〜図１Ｆにおいて、左側に平面図が示され、右側にＡ−Ａで示された面での対応する断面が示されている。他の変更、例えば、“逆にした”構造もあり、アノード側が最初に成長している。図１Ａ〜図１Ｆの先行技術において、物理的（シャドー）マスキングは各層の領域を画成するために用いられる。
【００２０】
[0026]図１Ａと図１Ｂに示されるように、基板１００上にカソード電流コレクタ（ＣＣＣ）１０２とアノード電流コレクタ（ＡＣＣ）１０４を形成することから始める。本明細書に用いられる用語カソードとアノードは、それぞれ正電極と負電極を意味する。これは、金属ターゲット（〜３００ｎｍ）の（パルス）ＤＣスパッタリングによって行われ、層（例えば、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ａｕのような金属、合金、半金属又はカーボンブラック）が形成され、ＣＣＣとＡＣＣの構造のパターンはシャドーマスクによって画成されている。金属基板が用いられる場合には、第１の層は、ブランケットＣＣＣ１０２（ＣＣＣがカソードのＬｉが基板と反応することを阻止するのに必要とされる場合がある）後に堆積される“パターン形成誘電体”であってもよいことは留意すべきである。
【００２１】
[0027]次に、図１Ｃと図１Ｄにおいて、カソード１０６と電解質層１０８がそれぞれ形成される。ＲＦスパッタリングは、カソード層１０６（例えば、ＬｉＣｏＯ２）と電解質層１０８（例えば、Ｌｉ３ＰＯ４／Ｎ２）を堆積させる在来の方法であり、これらはいずれも絶縁体である（電解質については更にそうである）。しかしながら、パルスＤＣはＬｉＣｏＯ２の堆積に用いられてきた。カソード１０６と電解質層１０８のパターンは、シャドーマスクによって画成される。
【００２２】
[0028]最後に、図１Ｅと図１Ｆにおいて、Ｌｉ層１１０と保護コーティング（ＰＣ）層１１２がそれぞれ形成される。Ｌｉ層１１０は、蒸発プロセスを用いて形成可能である。Ｌｉ層１１０は、約３μｍ厚（カソードと容量のバランスに適切なように）でもよく、ＰＣ層１１２は、３−５μｍの範囲でもよい。ＰＣ層１１２は、パリレンと金属及び／又は誘電体の多層でもよい。Ｂａｔｅｓらの米国特許第５，５６１，００４号を参照のこと。Ｌｉ層とＰＣ層の形成の間に、一部がアルゴンガスのような不活性環境において保持されなければならないことは留意されたい。Ｌｉ層１１０とＰＣ層１１２のパターンは、シャドーマスクによって画成されている。
【００２３】
[0029]有効な基板面積、それ故、容量、エネルギー、電力密度の損失は、図１Ｃと図１Ｆの検査から明らかであり、ここで、カソード１０６の面積は基板１００の面積の一部だけである。（容量は、第一にカソード面積と厚さによって画成される）。最適化によって更に面積利用の効率が大きくなるが、プロセスとマスキングの固有の性質はこのような効率に対して上限を設ける。上記のように、より精巧な保護コーティング１１２が必要なことは、図１Ｆからも分かる。特に、（アノードを覆うが、電気コンタクトポイントをさらすのに必要とされる）ＰＣ層１１２のためのパターンの複雑な形状と角度は、Ｌｉ金属又はＬｉイオンアノード１１０の理想的でない保護の原因となりやすい。
【００２４】
[0030]前に記載したように、図１Ａ−図１Ｆの先行技術の実施形態における全てのプロセスステップは、物理的（シャドー）マスキングによるパターニングを必要とする。更に、基板の種類（セラミック、金属、剛性材料、可撓性材料、プラスチック／ポリマー等）によっては、追加のバリヤ層が必要な場合がある。それぞれの層に対して、膜は比較的厚く、電解質、カソード、アノード層が１〜１０μｍでもよい。典型的には、より厚い層がカソードやアノードに用いられる。より厚い層が堆積されるべきである場合、現在用いられているＲＦ構成においては、“シングルショートモジュール”が用いられる場合には、堆積ツールは静的か又は局部的に動的（前後に移動する）になる。更に、基板が連続して移動する線形処理は、非常に長いモジュールと物理的（シャドー）マスクの長距離の移動が必要とされるので、実現可能ではない。
【００２５】
[0031]図１Ａ〜図１Ｆに記載される流れに基づいて、物理的（シャドー）マスクが各ステップで実施される場合、セラミック基板と金属基板上で自動処理するための概念の先行技術製造の流れの概略図をそれぞれ図２と図３に示す。これらの製造の流れは、“インライン”堆積システムと装置セットに適している。矢印は、各システムを通る基板の流れを示す。
【００２６】
[0032]図２におけるシステム１は、図１のプロセスの流れ後の電流コレクタ（ＣＣＣとＡＣＣ）堆積モジュールを示している。このシステムにおける第１のチャンバは、入ってくる全ての表面汚染物質を除去するための前洗浄チャンバである。図に示すように、システムは、ＣＣＣとＡＣＣの両パターニングのために物理的(シャドー)マスクアラインメント取り付けモジュールと脱離洗浄モジュールを必要とする。２つの別々のアノード電流コレクタモジュールは、Ｌｉ反応性がアノード側に二重層を必要とする状況に適応するようにここに示されている。ＣＣＣとＡＣＣパターニングが同時に行われ、これらが同一の材料を有する場合には、モジュールは簡易化されてもよい。システム２は、カソード（Ｃａｔ．）モジュールと、（必要であれば）アニールと、電解質（ＩＣ）モジュールとを示している。再び、各パターン形成層に対して個々のアラインメント取り付けモジュールと脱離洗浄モジュールがある。システム３は、Ｌｉアノードモジュールと保護コーティングモジュールとを示している。このシステムにおいて、Ｌｉの処理周囲と隣接の堆積モジュールの間のクロストークを排除又は最少にするために必要なモジュールは、“分離”チャンバによって示されている。更に、保護コーティングの多層は、ＰＣ−１とＰＣ−２として示されている。この図には示されていないが、ＰＣ−1とＰＣ−２に対する独立した物理的マスキング要求があってもよい。物理的（シャドー）マスクの複雑さと追加のチャンバ要求は明らかに示されている。
【００２７】
[0033]図３は、導電性基板に対する先行技術の製造の流れを示す図である。主な違いは、ＣＣＣとして用いられる導電性基板が基板からＡＣＣを電気的に分離するように絶縁層を含まなければならないシステム配置において、図２でのＣＣＣの代わりに“誘電体バリア（ＤＢ）”の示されたパターン形成堆積で生じさせる。追加の層がＬｉ含有カソードから導電性基板を分離するために必要とされる場合に第１のモジュール“前洗浄＆ＣＣＣ”が含まれることに留意されたい。この図におけるシステム２は、欠けているアニールステップを除いて、図２とほとんど同じである。これは、結晶性カソード材料を必要としないＴＦＢスタックに対する製造の流れを示すために行われる。システム３は、図２と同一である。
【００２８】
[0034]図２と図３からわかるように、大量製造に必要とされる自動物理的（シャドー）マスク管理システムは、堆積前と堆積後のステップごとに、それぞれアラインメントと脱離／洗浄のモジュールによって示されている。ＡＫＴアメリカ社、サンタクララ、カリフォルニアにあるアプライドマテリアルズ社の子会社によって提供される、ＬＣＤシステムのような静的クラスタツールシステムについて、インサイチュ物理的（シャドー）マスクは堆積チャンバ自体の中に配置される必要がある。このマスクは、整列され、基板に取り付けられ、堆積の後にマスク再生のために適切な除去又は交換システムによって、堆積中、定位置に保持されなければならない。いずれにしても、マスクキング要求を満たす結果として、これらのシステムの複雑さと高コストは明らかである。
【００２９】
[0035]物理的（シャドー）マスクの使用を低減及び／又は最少にすることは、製造プロセス、特に大量製造に著しく有益である。物理的マスクの使用を排除又は最少にする１つの好ましい概念は、パターニング要求を満たすように、レーザスクライビング、又は他の別のマスクを使わないパターニング技術の使用に関連する。そのようなものとして、本発明の実施形態は、ＴＦＢ製造可能性、収量、機能性（例えば）だけでなく、パターニング／スクライビングステップの数や波長に適切で必要と考えられるプロセス中のどこかに、レーザスクライビング又は他のマスクを使わない技術の使用を広く包含する。これには、全ての層の堆積の終わりに単一のパターニングステップと、各パターニングステップが単一のスタック層又は多数のスタック層に対処できる複数であるが減少した数のパターニングステップと、が含まれる。物理的（シャドー）マスキングが一部のステップで必要であると考えられる場合、開示された概念は、最小数の必要とされる物理的マスクと共に実施可能である。更に、開示された概念は、一部のステップにおいて、フォトリソグラフィパターニングのような他の物理的マスクを使わないパターニング技術と共に実施可能である。
【００３０】
[0036]開示された概念の利点は、基板上で機能しない領域の最小化又は排除を含む。他の利点は、新たに費用のかかる物理的（シャドー）マスク又はレチクル（一般に、フォトリソグラフィ用）を作成しなければならないことがなく、レーザがデバイスパターニングにおける柔軟性をエンドマーケット特定形状因子に適応させることを可能にする。フォトリソグラフィプロセスのためのレチクルの減少した数との一体化を実施することも、コスト要因を高める。更に他の利点は、アノード電流コレクタが保護コーティングとして機能することができ、デバイスを包装する複雑な多層又は他のスキームの要求が排除又は最少にされることである。エッジ保護に対する予想される要求は、図６によって以下に述べられる。物理的（シャドー）マスキング技術から離れる追加の利点は、実現される収量に対する確実なインパクトである。
【００３１】
[0037]図４Ａ〜図４Ｇは、単一のレーザスクライビングステップを用いた、金属基板に対するＴＦＢ製造流れに適用された本発明の一実施形態を示す図である。この流れは、図４Ａに示されるＣＣＣ層１０２、図４Ｂに示されるカソード層１０６、図４Ｃに示される電解質層１０８、図４Ｄに示されるアノード層１１０、図４Ｅに示されるＰＣ／ＡＣＣ層１１２のブランケット（マスクを使わない）堆積に基づいている。これに、図４Ｆに示される、デバイスパターニングのための、例えば、レーザスクライビングを用いた１つ又は複数の物理的マスクを使わないパターニングステップと、図４Ｇに示される、さらされたエッジ部を保護するファイナルパッケージングステップが続けられる。図４Ｆにおいて、レーザカットの位置は、ライン４０１によって示されている。図４Ｇにおいて、エッジ保護材料４１４には、ポリマー、誘電体及び／又は金属が含まれてもよい。ポリマーは、例えば、インクジェット印刷又は浸漬コーティングを用いることで堆積させることができ、その最初は選択的添加剤プロセスである。誘電体及び／又は金属は、必要とされる場合には、在来の真空堆積技術を用いて被覆可能である。このような場合には、最初に誘電体層を堆積させて、二つの電極の間に分離を維持することができる。堆積の後に、コンタクトがレーザ切断を用いてさらされる。図４Ａ−図４Ｇのプロセスの流れは、同様に、機械的ソーイング、水／溶媒ナイフィング、イオンビームミリング、フォトリソグラフィのような他の別の物理的（シャドー）マスクを使わないパターニング技術を用いることを表している。
【００３２】
[0038]図４Ａ−図４Ｇのプロセスの流れは、単一のＴＦＢのみを示している。しかしながら、このプロセスは、ＴＦＢデバイスの多様性を与えるためにパターン形成される大基板或いは連続基板に適用できる。例えば、図４Ｆの切れ目４０１は、単一のＴＦＢを示すだけでなく、隣接したＴＦＢから単一のＴＦＢを分離するためにも使用可能である。
【００３３】
[0039]ＴＦＢ構造に用いられる材料の光吸収特性やスクライビング時の材料スタック（例えば、図４のような複数のスタック）によっては、図４Ｆに示されるスクライビング機能を行うために種々のタイプのレーザが使用可能である。使うことができるレーザの一部には、高出力ＣＯ２レーザ（例えば、１０μｍ波長）、Ｎｄドープ固体レーザ（例えば、Ｎｄ：ＹＡＧ、１０４６ｎｍ）、ダイオードレーザが含まれる。更に、連続パルス（フェムト秒もの）レーザが使用可能である。
【００３４】
[0040]図４Ａ−図４Ｇに示されるプロセスに対応するシステムの概略図を図５に示す。図２と図３の先行技術に対するＨＶＭ概念と比較して、新規なＨＶＭ概念は、著しく単純な装置セットからなる。シャドーマスクを使わないプロセスの流れの概念は、装置の型に影響されないので、同様に、クラスタ、インライン、ロールツーロール（ウェブ）コータに適用できる。これは、また、ＴＦＢと基板型の材料成分（例えば、セラミック、金属、剛性材料、可撓性材料、プラスチック／ポリマー）に影響されない。
【００３５】
[0041]基板を外部回路へのコンタクトとして用いることができない場合に、セラミック基板が用いられるとき、追加のスクライブされたパターニングがカソード電流コレクタ（ＣＣＣ）をさらしてもよい。この追加のパターニングは、スクライビングステップで簡単に行うことができる。また、ファイナルパッケージングステップは、新たにさらされたエッジ領域を保護するように修正されることを必要とするが、さらされたＣＣＣ層は必要としない。
【００３６】
[0042]ＴＦＢのパターニングのためのレーザスクライビングの態様に加えて、本発明の実施形態は、レーザスクライビングプロセスにおける続いての保護コーティングを形成する追加の方法と解決策を与えるが、ここで、物理的（シャドー）マスキングがないことにより、重なりを生じる能力の損失になり、層間で分離を確実にし、レーザスクライビング後のＴＦＢのエッジ部でさらされた材料に対して分離を確実にする。さらされたエッジ部による問題は、パターニングが堆積ステップの終わりに、又は終わりの前に行われる場合には、最も深刻である。
【００３７】
[0043]カソードとアノード側双方の金属電流コレクタは、シャトルＬｉイオンの保護バリヤとして機能することができる。更に、アノード電流コレクタは、周囲からのオキシダント（Ｈ２Ｏ、Ｏ２、Ｎ２等）のバリヤとして機能することができる。それ故、１つ又は複数の材料の選択は、好ましくは、“双方の向き”でＬｉと接触して最小限の反応又は混和性を有する。即ち、Ｌｉは金属電流コレクタへ移動して固溶体を形成し、逆も同じである。更に、金属電流コレクタのための材料の選択は、好ましくは、オキシダントに対する反応性と拡散性が低いものである。発表された二成分相ダイヤグラムに基づき、第１の要求の潜在的候補物質は、Ａｇ、Ａｌ、Ａｕ、Ｃａ、Ｃｕ、Ｓｎ、Ｐｄ、Ｚｎ、Ｐｔである。一部の材料において、金属層間で反応／拡散がないことを確実にするためにサーマルパジェットが管理されることを必要とする場合がある。単一の金属元素が双方の要求を満たすことができない場合には、合金が考慮されてもよい。また、単一層が双方の要求を満たすことができない場合には、二重（多重）層が用いられてもよい。
【００３８】
[0044]最後のレーザパターニングとエッジ封入は多くの方法で行われてもよい。しかしながら、１つの好ましい堆積後順序は、図６Ａ〜図６Ｄに示されるように、それぞれ、パターニング、エッジ封入、切断を含んでいる。これにより、個々のセルベースの処理よりむしろ基板ベースの処理が可能になる。更に詳しくは、図６Ａは、スタック６１０を示し、この場合、スタックは、基板と、ＣＣＣ層と、カソード層と、電解質層と、アノード層と、ＰＣ／ＡＣＣ層とを含んでいる。更に詳細には図４Ａ−図４Ｅを参照のこと。次に、基板１００は別としてスタック６１０は、レーザパターン形成され、図６Ｂに示される堆積６２０が得られる。パターニングによってさらされたスタックのエッジ部は封入され、図６Ｃに示される堆積６３０が得られる。粘着性封入材料６１４は、好ましくは、電気的に絶縁であり、さらされた表面を不動態化することができ、Ｏ２やＨ２Ｏのような周囲オキシダントに対する透過性が低い。従って、さらされたエッジを保護するための１つの順序／スタックは、Ｓｉ３Ｎ４、ＳｉＯ２（最初はＳｉ３Ｎ４）のような１つ又は複数の誘電体層を用いることにより、ＰＶＤ又はＣＶＤのような在来の方法を用いて堆積される。他の順序は、誘電体堆積に続いて、再び在来の真空堆積を用いるポリマー（インクジェット分配に続いてＵＶ硬化）又は金属層堆積を必要とする。いずれにしても、被覆されたＡＣＣ領域は、レーザで除去され、例えば、コンタクト領域がさらされることがあり得る。適切なＵＶ硬化性ポリマーも同様にそれだけで使用可能である。次に、スタックがライン６０１に沿って切断されて、図６Ｄに示されるように複数のデバイスが得られる。切断は、上記のように、レーザスクライビングプロセス、又は別のスクライビングプロセスを用いて行われる。
【００３９】
[0045]製造の流れの他の実施形態を図７Ａ〜図７Ｇに示す。この流れにおいて、２つの基板が、それぞれカソード側とアノード側に用いられ、次に積層されて、ＴＦＢを形成する。いずれの側も図４Ａ−図４Ｅに示される同一の物理的マスクを使わないブランケット堆積法を行う。カソード側は、図７Ａ〜図７Ｃに示され、アノード側はそれが逆の順序で続き、図７Ｄと図７Ｅにおいてアノード電流コレクタ１１２（又は金属バリヤ層）はＬｉ金属１１０が続いている。図はカソード側を電解質層１０８まで示しているが、堆積は、積層ステップ中、Ｌｉを通して行われ、Ｌｉ−Ｌｉ接合面を可能にすることができる。これにより、ＴＦＢ構造全体に密接な接合面が強化され、積層プロセスが強化されることになる。この積層は、高温で２つの部分を圧力回転させることによって行われてもよい。“軟らかい”、反応性Ｌｉ層は、接着剤層として機能する。接合面に影響されない、図７Ｆにおける積層構造７１０は、積層プロセス中、熱処理（熱又は別の方法で）によって強化可能である。積層温度は、Ｌｉの溶融温度より低い５０〜１５０℃の範囲になければならない。加圧は、２、３気圧から数気圧までの範囲でなければならない。図４Ｆと同様に、デバイスパターニングとエッジ保護のために、その後それぞれレーザパターニングとファイナルパッケージングが図７Ｇで行われる。更にまた、最後のパターニングとエッジ封入が大面積基板上で、図６Ａ−図６Ｄに示される流れと図を参照して示されるプロセスに従って行われてもよい。しかしながら、この場合、レーザスクライビングは、図６Ｂに示される構造を得るために、基板の１つを切断することを必要とする。
【００４０】
[0046]再び図４Ａ−図４Ｇと図７Ａ−図７Ｇを参照すると、基板が導電性である場合、プロセスの流れと構造は、更に簡易化されてもよい。例えば、金属基板１００が図４Ａ−図４Ｇに示されるプロセスの流れに用いられる場合、基板はカソード電流コレクタとして用いられることになるので、ＣＣＣ堆積ステップの要求が排除される。同様に、金属基板１０１が図７Ａ−図７Ｇに示されるプロセスの流れに用いられる場合、基板はアノード電流コレクタとして用いられることになるので、ＡＣＣ堆積ステップの要求が排除される。
【００４１】
[0047]図４Ａ−図４Ｇ、図６Ａ−図６Ｄ、図７Ａ−図７Ｇに示される本発明の実施形態は、全ての層が物理的（シャドー）マスクによってパターン形成されていないものを示しているが、ある層が物理的（シャドー）マスク（又は好ましくは追加の物理的マスクを使わないパターニングステップ）によってパターン形成され、他の層がパターン形成されていない、他の実施形態は、一般的に上述された先行技術より有利であると予想される。例えば、少なくとも１つの層が、堆積中、物理的マスクによってパターン形成されていないプロセスの流れと構造が予想される。更に、複数の物理的マスクを使わないパターニングステップが用いられてもよく、例えば、カソード層堆積（図４Ｂ）後に第１のパターニングステップとアノード電流コレクタ堆積（図４Ｆ）後に第２のパターニングステップがあってもよい。この２つのステップのパターニングは、続いての電解質層堆積によってカソードのより良好な封入を可能にすることができる。
【００４２】
[0048]述べられた概念と方法の利点は、図面と説明から推測することができる。第一に、物理的（シャドー）マスクに関連付けられるコストと複雑さが排除される。第二に、最大容量に対する基板面積の効率的な使用が図１、図４、図６の比較から明らかである。また、更に、減少又は排除された物理的（シャドー）マスクの要求は、柔軟性形状因子を実現させ、ここでは単に５〜６層から構成される物理的（シャドー）マスクセットの実際の変更を必要とするよりむしろ、レーザスクライビングステップとパッケージングステップでの手法の変更を保証している。パターニングステップ又は多層のパターニングの減少の概念と共にフォトリソグラフィックパターニングを用いることは、わずかにより少し複雑であるが、柔軟性の改善とコスト削減につながる。
【００４３】
[0049]本発明は、特に、その好ましい実施形態によって記載してきたが、本発明の精神と範囲から逸脱することなく様式と詳細の変更と修正が行われることは当業者に容易に明らかなはずである。添付の特許請求の範囲がこのような変更と修正を包含することは意図されている。
【符号の説明】
【００４４】
１００…基板、１０１…金属基板、１０２…カソード電流コレクタ、１０４…アノード電流コレクタ、１０６…カソード層、１０８…電解質層、１１０…Ｌｉ層、１１２…保護コーティング層、４０１…切れ目、４１４…エッジ保護材料、６０１…ライン、６１０…スタック、６１４…封入材料、６２０…スタック、７１０…層構造。
【特許請求の範囲】
【請求項１】
薄膜電池を製造する方法であって、
基板を準備するステップと、
前記基板上に薄膜電池構造に対応する層を堆積させるステップであって、前記層が、堆積順に、カソードと、電解質と、アノードとを含み、ここで、前記堆積された層の少なくとも１つが、堆積中、物理的マスクによってパターン形成されていない、前記ステップと、
保護コーティングを堆積させるステップと、
前記層と前記保護コーティングとを、１つ以上のマスクレス（maskless）物理的パターニングプロセスを用いてパターン形成するステップと、
を含む、前記方法。
【請求項２】
前記基板が、カソード電流コレクタとしても機能する、請求項１に記載の方法。
【請求項３】
前記保護コーティングが、アノード電流コレクタとしても機能する、請求項１に記載の方法。
【請求項４】
前記１つ以上のマスクを使わない物理的パターニングプロセスが、レーザスクライビング、機械的ソーイング、水／溶媒ナイフィング、イオンビームミリング、及びフォトリソグラフィからなる群より選ばれる、請求項１に記載の方法。
【請求項５】
前記層の全てがパターン形成されてなく、それによって、前記層の全てが平行であり且つ同じ広がり（co-extensive）を持っている、請求項１に記載の方法。
【請求項６】
前記パターン形成後、前記層のさらされたエッジ部を封入するステップを更に含む、請求項１に記載の方法。
【請求項７】
薄膜電池を製造する方法であって、
第１の基板を準備するステップと、
前記第１の基板上に第１組の層を堆積させるステップと、
第２の基板を準備するステップと、
前記第２の基板上に第２組の層を堆積させるステップと、
前記第１組の層と前記第２組の層とを積層させるステップと、
積層した構造をスクライブするステップと、
を含み、前記合わせた第１組の層と第２組の層とが、カソードと、電解質と、アノードとを含む薄膜電池構造に対応し、且つ前記第１組の層と第２組の層の少なくとも１つの層が、堆積中、物理的マスクによってパターン形成されていない、前記方法。
【請求項８】
前記第１組の層と第２組の層における層の全てがパターン形成されてなく、それによって、前記第１組の層と第２組の層における層の全てが平行であり且つ同じ広がりを持っている、請求項７に記載の方法。
【請求項９】
前記第２の基板が、保護コーティングとしても機能する、請求項７に記載の方法。
【請求項１０】
前記スクライブするステップが、レーザスクライブするステップである、請求項７に記載の方法。
【請求項１１】
前記スクライブした後、前記連続して堆積された層のさらされたエッジ部を封入するステップを更に含む、請求項７に記載の方法。
【請求項１２】
マスクを使わない物理的パターニングプロセスを用いて、該第１組の層、該第２組の層、該積層した構造の少なくとも１つをパターン形成するステップを更に含む、請求項１０に記載の方法。
【請求項１３】
第１の基板と、
前記第１の基板に取り付けられた薄膜電池構造に対応する一組の層であって、前記一組の層が、前記第１の基板から順に、カソードと、電解質と、アノードと、保護コーティングとを含み、ここで、前記層の少なくとも１つがパターン形成されていない、前記一組の層と、
前記一組の層を覆う保護コーティングと、
前記層のエッジ部を覆う封入層と、
を備える、薄膜電池。
【請求項１４】
前記層の全てがパターン形成されてなく、それによって、前記層の全てが平行であり且つ同じ広がりを持っている、請求項１３に記載の薄膜電池。
【請求項１５】
前記保護コーティングが、アノード電流コレクタとしても機能する、請求項１３に記載の薄膜電池。
【請求項１】
薄膜電池を製造する方法であって、
基板を準備するステップと、
前記基板上に薄膜電池構造に対応する層を堆積させるステップであって、前記層が、堆積順に、カソードと、電解質と、アノードとを含み、ここで、前記堆積された層の少なくとも１つが、堆積中、物理的マスクによってパターン形成されていない、前記ステップと、
保護コーティングを堆積させるステップと、
前記層と前記保護コーティングとを、１つ以上のマスクレス（maskless）物理的パターニングプロセスを用いてパターン形成するステップと、
を含む、前記方法。
【請求項２】
前記基板が、カソード電流コレクタとしても機能する、請求項１に記載の方法。
【請求項３】
前記保護コーティングが、アノード電流コレクタとしても機能する、請求項１に記載の方法。
【請求項４】
前記１つ以上のマスクを使わない物理的パターニングプロセスが、レーザスクライビング、機械的ソーイング、水／溶媒ナイフィング、イオンビームミリング、及びフォトリソグラフィからなる群より選ばれる、請求項１に記載の方法。
【請求項５】
前記層の全てがパターン形成されてなく、それによって、前記層の全てが平行であり且つ同じ広がり（co-extensive）を持っている、請求項１に記載の方法。
【請求項６】
前記パターン形成後、前記層のさらされたエッジ部を封入するステップを更に含む、請求項１に記載の方法。
【請求項７】
薄膜電池を製造する方法であって、
第１の基板を準備するステップと、
前記第１の基板上に第１組の層を堆積させるステップと、
第２の基板を準備するステップと、
前記第２の基板上に第２組の層を堆積させるステップと、
前記第１組の層と前記第２組の層とを積層させるステップと、
積層した構造をスクライブするステップと、
を含み、前記合わせた第１組の層と第２組の層とが、カソードと、電解質と、アノードとを含む薄膜電池構造に対応し、且つ前記第１組の層と第２組の層の少なくとも１つの層が、堆積中、物理的マスクによってパターン形成されていない、前記方法。
【請求項８】
前記第１組の層と第２組の層における層の全てがパターン形成されてなく、それによって、前記第１組の層と第２組の層における層の全てが平行であり且つ同じ広がりを持っている、請求項７に記載の方法。
【請求項９】
前記第２の基板が、保護コーティングとしても機能する、請求項７に記載の方法。
【請求項１０】
前記スクライブするステップが、レーザスクライブするステップである、請求項７に記載の方法。
【請求項１１】
前記スクライブした後、前記連続して堆積された層のさらされたエッジ部を封入するステップを更に含む、請求項７に記載の方法。
【請求項１２】
マスクを使わない物理的パターニングプロセスを用いて、該第１組の層、該第２組の層、該積層した構造の少なくとも１つをパターン形成するステップを更に含む、請求項１０に記載の方法。
【請求項１３】
第１の基板と、
前記第１の基板に取り付けられた薄膜電池構造に対応する一組の層であって、前記一組の層が、前記第１の基板から順に、カソードと、電解質と、アノードと、保護コーティングとを含み、ここで、前記層の少なくとも１つがパターン形成されていない、前記一組の層と、
前記一組の層を覆う保護コーティングと、
前記層のエッジ部を覆う封入層と、
を備える、薄膜電池。
【請求項１４】
前記層の全てがパターン形成されてなく、それによって、前記層の全てが平行であり且つ同じ広がりを持っている、請求項１３に記載の薄膜電池。
【請求項１５】
前記保護コーティングが、アノード電流コレクタとしても機能する、請求項１３に記載の薄膜電池。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図７Ｃ】
【図７Ｄ】
【図７Ｅ】
【図７Ｆ】
【図７Ｇ】
【公表番号】特表２０１１−５０１３８８（Ｐ２０１１−５０１３８８Ａ）
【公表日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願番号】特願２０１０−５３１２２４（Ｐ２０１０−５３１２２４）
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８０８８４
【国際公開番号】ＷＯ２００９／０５５５２９
【国際公開日】平成２１年４月３０日（２００９．４．３０）
【出願人】（３９００４０６６０）アプライド マテリアルズ インコーポレイテッド (1,346)
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【出願人】（３９０００９５９７）モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】ＭＯＴＯＲＯＬＡ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２３年１月６日（２０１１．１．６）
【国際特許分類】
【出願日】平成２０年１０月２３日（２００８．１０．２３）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８０８８４
【国際公開番号】ＷＯ２００９／０５５５２９
【国際公開日】平成２１年４月３０日（２００９．４．３０）
【出願人】（３９００４０６６０）アプライド マテリアルズ インコーポレイテッド (1,346)
【氏名又は名称原語表記】ＡＰＰＬＩＥＤ ＭＡＴＥＲＩＡＬＳ，ＩＮＣＯＲＰＯＲＡＴＥＤ
【出願人】（３９０００９５９７）モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】ＭＯＴＯＲＯＬＡ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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