試験装置
【課題】高速多値信号を試験可能な試験装置を提供する。
【解決手段】試験装置２は、ＤＵＴ１から出力される被試験信号Ｓ１であって、その値に応じて電圧レベルが変化する被試験信号Ｓ１を試験する。パターン発生器ＰＧは、Ｉ／Ｏ端子ＰＩＯに入力される被試験信号Ｓ１の期待値を示す期待値データＥＸＰを発生する。しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈを、被試験信号Ｓ１と同期して生成する。比較部１２は、被試験信号Ｓ１の電圧レベルＶＤＵＴをそれと対応するしきい値電圧Ｖｔｈと比較する。電圧変調器１１は、しきい値電圧Ｖｔｈを、所定の電圧範囲で変化させる。
【解決手段】試験装置２は、ＤＵＴ１から出力される被試験信号Ｓ１であって、その値に応じて電圧レベルが変化する被試験信号Ｓ１を試験する。パターン発生器ＰＧは、Ｉ／Ｏ端子ＰＩＯに入力される被試験信号Ｓ１の期待値を示す期待値データＥＸＰを発生する。しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈを、被試験信号Ｓ１と同期して生成する。比較部１２は、被試験信号Ｓ１の電圧レベルＶＤＵＴをそれと対応するしきい値電圧Ｖｔｈと比較する。電圧変調器１１は、しきい値電圧Ｖｔｈを、所定の電圧範囲で変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置に関する。
【背景技術】
【０００２】
デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。
【０００３】
一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。
【０００４】
このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。
【０００５】
近い将来、このようなデジタル変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。
【０００６】
従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定していた（特許文献１、２）。この方法では、被試験信号の電圧レベル数により分解能の高いＡ／Ｄコンバータが必要であり、高速インタフェースを試験するにはこの高分解能Ａ／Ｄコンバータを高速に動作させる必要があるため、装置のコストが高くなるという問題がある。
【０００７】
あるいは従来の別の試験装置では、しきい値の異なる複数の電圧コンパレータを並列に設け、各電圧コンパレータの出力を期待値と比較していた（特許文献３、４）。この方法では、比較レベル数に応じて電圧コンパレータの個数が増え、ハードウェアオーバーヘッドが大きくなる、あるいは複数の電圧コンパレータにより生じるノイズ等の影響により電圧比較精度が悪化するなどの問題がある。
【０００８】
特許文献５には、液晶駆動用ＩＣ（ソースドライバ、データドライバ）を試験するための技術が開示される。液晶駆動用ＩＣは、各画素の輝度を示す２値シリアル入力データを受け、複数のデータ線に対し、多値の駆動電圧を出力する。この液晶駆動用ＩＣを試験するために、被試験信号である駆動電圧を、シリアル入力データに対応した比較電圧と比較する低速比較部を備える。この方法は、低速な液晶駆動用ＩＣには適用できるが、近年の高速多値インタフェース信号には適用できない。
【０００９】
液晶駆動用ＩＣを試験するために、差分検出器、ウィンドウコンパレータ、多値基準電圧を発生する手段を用いた試験装置も提案されている（特許文献６）。しかしこの試験装置は、高速なＤ／Ａコンバータと演算増幅器を必要とするため、高速多値インタフェース信号の試験への適用は難しい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−９８２３０号公報
【特許文献２】実開平５−８７５７８号公報
【特許文献３】特開昭５８−７９１７１号公報
【特許文献４】米国特許第７１６２６７２号明細書
【特許文献５】特開平８−３１３５９２号公報
【特許文献６】特開平６−２３５７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべて高速多値インタフェースに置き換わったとすれば、数十〜百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。
【００１２】
その他、振幅変調（ＡＭ）、周波数変調（ＦＭ）、振幅偏移変調（ＡＳＫ）、位相偏移変調（ＰＳＫ）など、さまざまな方式で変調された試験信号をリアルタイムに試験できる試験装置が利用できれば、製造者にとって非常に有用である。
【００１３】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速多値信号を試験可能な試験装置の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、被試験デバイスから出力される被試験信号を試験する試験装置に関する。被試験信号は、その値（シンボル）に応じて電圧レベルが変化する。試験装置は、被試験信号が入力される入力ピンと、入力ピンに入力される被試験信号の期待値を示す期待値データを発生するパターン発生器と、期待値データを受け、当該期待値データに応じた電圧レベルを有するしきい値電圧を、被試験信号と同期して生成するしきい値電圧発生器と、被試験信号の電圧レベルをそれと対応するしきい値電圧と比較する比較部と、期待値データに応じたしきい値電圧を、所定の電圧範囲で変化させる電圧変調器と、を備える。
【００１５】
この態様によると、従来の特許文献３、４に記載される試験装置に比べて、ハードウェアオーバーヘッドが小さい試験装置を実現できる。通常、試験において試験装置は、被試験デバイスから出力される被試験信号の期待値、すなわち被試験信号がとるべき振幅レベルを知っている。そこで、期待値に応じて、動的に比較部に対して供給するしきい値電圧を時々刻々と変化させることにより、少ない比較部で、高速な、たとえば数Ｇｂｐｓ以上の被試験信号を試験することができる。さらに、しきい値電圧を変化させることにより、電圧マージン試験をリアルタイムで行うことができる。
【００１６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、高速な被試験信号を試験できる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態に係る試験装置の構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、図１のしきい値電圧発生器の構成例を示す回路図である。
【図３】図１の試験装置の電圧マージン試験の動作を示すタイムチャートである。
【図４】第２の実施の形態に係る試験装置の構成を示すブロック図である。
【図５】図５（ａ）、（ｂ）は、図４の試験装置の動作を示すタイムチャートである。
【図６】第３の実施の形態に係る試験装置の構成を示すブロック図である。
【図７】図６の試験装置の動作を示すタイムチャートである。
【図８】第４の実施の形態に係る試験装置の構成を示すブロック図である。
【図９】第５の実施の形態に係る試験装置の構成を示す回路図である。
【図１０】図１０（ａ）〜（ｃ）は、図９の試験装置の動作を示す図である。
【図１１】図１１（ａ）〜（ｄ）は、オフセット成分の具体例を示す図である。
【図１２】図１２（ａ）、（ｂ）は、テストレートと同期したオフセット成分が重畳されたしきい値電圧の波形図である。
【図１３】しきい値電圧発生器および電圧変調器の第１の構成例を示す回路図である。
【図１４】しきい値電圧発生器および電圧変調器の第２の構成例を示す回路図である。
【図１５】第５の実施の形態に係る試験装置の構成を示す回路図である。
【図１６】しきい値電圧およびストローブタイミングが変調される様子を示す図である。
【図１７】図１７（ａ）〜（ｄ）は、図１５の試験装置によって設定しうるさまざまなアイマスクを示す図である。
【図１８】第７の実施の形態に係る試験装置の構成を示す回路図である。
【図１９】第８の実施の形態に係る試験装置の構成を示す回路図である。
【図２０】図１９の試験装置におけるしきい値電圧の変調の一例を示す波形図である。
【図２１】第９の実施の形態に係る試験装置の構成を示す回路図である。
【図２２】図２２（ａ）、（ｂ）は、図２１の試験装置の動作の例を示す波形図である。
【図２３】第１０の実施の形態に係る試験装置の構成を示す回路図である。
【図２４】図２４（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。
【図２５】図４の試験装置の変形例を示すブロック図である。
【図２６】図２５の試験装置の動作を示すタイムチャートである。
【図２７】図２７（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
実施の形態に係る試験装置は、被試験デバイス（ＤＵＴ）から出力される多値の被試験信号を受け、ＤＵＴの良否を判定する。ＤＵＴは、たとえばＰＡＭ（パルス振幅変調）、ＡＰＳＫ（振幅位相偏移変調）、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）、ＦＳＫ（周波数偏移変調）された被試験信号を出力する。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。
【００２１】
（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置２の構成を示すブロック図である。図１の試験装置２は、ＤＵＴ１のＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子ＰＩＯを備える。試験装置２のＩ／Ｏ端子ＰＩＯはそれぞれ、ＤＵＴ１の対応するＩ／Ｏポートと伝送路を介して接続されており、ＤＵＴ１からの多値の被試験信号Ｓ１が入力される。Ｉ／ＯポートＰＩＯの個数は任意であり、メモリやＭＰＵの場合、数十〜百個以上設けられるが、図では理解の容易化と説明の簡略化のため、単一のＩ／Ｏ端子ＰＩＯとそれに関連するブロックのみを示す。
【００２２】
試験装置２は、パターン発生器ＰＧと、タイミング発生器ＴＧと、比較部１２、しきい値電圧発生器１０、デジタル比較器１４を備える。比較部１２、しきい値電圧発生器１０、デジタル比較器１４は、Ｉ／Ｏ端子ＰＩＯごとに設けられる。
【００２３】
パターン発生器ＰＧは、Ｉ／Ｏ端子ＰＩＯに順次入力される被試験信号Ｓ１の期待値を示す期待値データの列（期待値列もしくは期待値パターンと称する）ＥＸＰを発生する。期待値データＥＸＰは、被試験信号Ｓ１に含まれる各被試験信号のシンボル値に応じたデータである。期待値データＥＸＰは、被試験信号Ｓ１に期待される振幅（電圧レベル）を示すデータであってもよい。タイミング発生器ＴＧは、試験シーケンスのタイミングを制御するユニットであり、テストレートと同期したタイミング信号を発生する。
【００２４】
しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈの列（しきい値電圧列）Ｓ２を、被試験信号Ｓ１と同期して生成する。つまりしきい値電圧Ｖｔｈは、それと対応する被試験信号Ｓ１がとるべき期待電圧レベルに応じたレベルに設定される。
【００２５】
しきい値電圧発生器１０は、数Ｇｂｐｓで変動する被試験信号Ｓ１に追従するために、カレントモードロジック（ＣＭＬ）形式の電圧ドライバで構成される。図２（ａ）、（ｂ）は、図１のしきい値電圧発生器１０の構成例を示す回路図である。
【００２６】
図２（ａ）のしきい値電圧発生器１０ａは、終端電圧発生器２０、抵抗Ｒ１、符号器２２、複数の電流源２４１〜２４３、複数のＤ／Ａコンバータ２６１〜２６３を備える。電流源２４の個数は任意であり、しきい値電圧Ｖｔｈの分解能に応じて設計される。終端電圧発生器２０は、終端電圧ＶＴを生成する。抵抗Ｒ１の一端には、終端電圧発生器２０が発生する終端電圧ＶＴが印加される。抵抗Ｒ１の他端には、複数の電流源２４１〜２４３が接続される。電流源２４１〜２４３は、Ｄ／Ａコンバータ２６１〜２６３によって設定される定電流Ｉ１〜Ｉ３を生成する。
【００２７】
符号器２２は、タイミング発生器ＴＧからのタイミング制御信号と同期している。符号器２２は、タイミング制御信号が示す設定タイミングｔＶにおいて、パターン発生器ＰＧからの期待値データＥＸＰに応じて、電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３のオン、オフを制御する。電流Ｉ１〜Ｉ３のオン、オフは、各電流Ｉ１〜Ｉ３の経路上に設けられたスイッチ２８１〜２８３によって制御されてもよい。電流源２４１〜２４３が電流ゼロの状態を実現できる場合、これらのスイッチは省略できる。
【００２８】
電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３は等しくてもよい。この場合、符号器２２は、期待値データＥＸＰを、サーモメータコードに変換する。電流Ｉ１〜Ｉ３がバイナリで重み付けされている場合、符号器２２は期待値データＥＸＰをバイナリコードに変換する。
【００２９】
図２（ａ）のしきい値電圧発生器１０ａは、抵抗Ｒ１の他端に生ずる電圧を、期待値データＥＸＰに応じたしきい値電圧Ｓ２として出力する。
【００３０】
図２（ｂ）のしきい値電圧発生器１０ｂは、図２（ａ）の複数の電流源２４１〜２４３に代えて、可変電流源２４ｂを備える。Ｄ／Ａコンバータ２６は、期待値データＥＸＰに応じて可変電流源２４ｂを制御する。符号器２２は、期待値データＥＸＰに応じてスイッチ２８を制御する。可変電流源２４ｂが電流ゼロの状態を実現できる場合、このスイッチ２８は省略できる。
【００３１】
図１に戻る。比較部１２は、被試験信号Ｓ１の電圧レベルＶＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較する。比較部１２は、レベルコンパレータＣｐおよびタイミングコンパレータＴＣを含む。レベルコンパレータＣｐは、被試験信号Ｓ１の電圧レベルＶＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較し、大小関係を示す比較信号Ｓ３を出力する。タイミングコンパレータＴＣは、レベルコンパレータＣｐからの比較信号Ｓ３を、タイミング発生器ＴＧが指示するタイミングでラッチし、比較信号Ｓ４を出力する。
【００３２】
デジタル比較器１４は、比較部１２からの比較信号Ｓ４にもとづき、ＤＵＴ１の良否を判定する。
【００３３】
以上が試験装置２の構成である。続いてその動作を説明する。図３は、図１の試験装置２の電圧マージン試験の動作を示すタイムチャートである。ＤＵＴ１からの被試験信号Ｓ１がハイ／ロー２値（１／０）のデジタル信号であり、電圧マージン試験では、被試験信号Ｓ１の電圧レベルＶＤＵＴが、ハイレベル（１）のとき上側しきい値電圧ＶＯＨより高く、ローレベル（０）のとき下側しきい値電圧ＶＯＬより低いことを検査する。
【００３４】
時刻ｔ０、ｔ１、…は、被試験信号Ｓ１のレベルを判定すべきタイミング（ストローブタイミングという）であり、図３のタイムチャートでは、期待値データＥＸＰがストローブタイミングｔ０〜ｔ６それぞれにおいて［１、１、０、１、０、０、１］である場合を示す。ストローブタイミングは上述のタイミング発生器ＴＧによって制御される。
【００３５】
しきい値電圧発生器１０は、期待値データＥＸＰの列＝［１、１、０、１、０、０、１］を受け、それに応じたしきい値電圧Ｖｔｈの列Ｓ２＝｛Ｖｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４、Ｖｔｈ５、Ｖｔｈ６｝を生成する。ｉ番目のストローブタイミングにおけるしきい値電圧Ｖｔｈｉは、期待値パターンＥＸＰに含まれるｉ番目の期待値データＥＸＰ［ｉ］に対応した電圧レベルをとる。具体的にはしきい値電圧発生器１０は、ＥＸＰ［ｉ］＝１のときハイレベルのしきい値電圧ＶＯＨを、ＥＸＰ［ｉ］＝０のときローレベルのしきい値電圧ＶＯＬを生成する。
【００３６】
レベルコンパレータＣｐから出力される比較信号Ｓ３は、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４が生成される。デジタル比較器１４は、比較信号Ｓ４と期待値データＥＸＰを比較することにより、ＤＵＴ１の良否（Pass/Fail）を判定する。
【００３７】
以上が図１の試験装置２の動作である。この試験装置２によれば、期待値に応じて、タイミング発生器ＴＧからの制御信号と同期して複数のしきい値電圧ＶＯＨ、ＶＯＬを高速に切りかえることで、２値のデジタル信号を出力するＤＵＴ１の電圧マージン試験をリアルタイムで行うことができる。
【００３８】
（第２の実施の形態）
図４は、第２の実施の形態に係る試験装置２ａの構成を示すブロック図である。以下の実施の形態では、第１の実施の形態と共通する構成に関する説明は適宜省略し、相違点を中心に説明する。
【００３９】
図４の試験装置２ａでは、ひとつのＩ／ＯピンＰＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。図４では各Ｉ／ＯピンＰＩＯごとに、２つのしきい値電圧発生器１０Ｈ、１０Ｌ、比較部１２Ｈ、１２Ｌが設けられる。
【００４０】
複数のしきい値電圧発生器１０Ｈ、１０Ｌは、異なるしきい値電圧列Ｓ２Ｈ、Ｓ２Ｌを発生する。具体的には、しきい値電圧列Ｓ２Ｈ、Ｓ２Ｌは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶＥＸＰを挟むように生成される。ｉ番目のストローブタイミングｔｉにおける期待電圧レベルＶＥＸＰｉに対して、しきい値電圧列Ｓ２Ｈのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＨｉは、
ＶｔｈＨｉ＝ＶＥＸＰｉ＋ΔＶＨ
である。またしきい値電圧列Ｓ２Ｌのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＬｉは、
ＶｔｈＬｉ＝ＶＥＸＰｉ−ΔＶＬ
である。ΔＶＨ、ΔＶＬは所定の電圧マージンである。しきい値電圧発生器１０Ｈ、１０Ｌは、期待電圧レベルＶＥＸＰが取り得るレベル数以上のしきい値電圧のペアを生成できるよう構成される。
【００４１】
比較部１２Ｈおよび１２ＬそれぞれのレベルコンパレータＣｐは、被試験信号Ｓ１をしきい値電圧列Ｓ２Ｈ、Ｓ２Ｌと比較する。つまり比較部１２Ｈおよび１２Ｌは、ウィンドウコンパレータとして動作する。
【００４２】
図５（ａ）、（ｂ）は、図４の試験装置２ａの動作を示すタイムチャートである。図５（ａ）では、ＤＵＴ１からの被試験信号Ｓ１が４値の電圧レベルを取り得る場合を示している。
【００４３】
しきい値電圧発生器１０Ｈは期待値パターンＥＸＰを受け、各ストローブタイミングｔ０、ｔ１、…において、被試験信号Ｓ１の期待電圧レベルＶＥＸＰ０、ＶＥＸＰ１、…より高いしきい値電圧列Ｓ２Ｈ＝ＶＯＨ０、ＶＯＨ１…を発生する。しきい値電圧発生器１０Ｌは、期待値パターンＥＸＰを受け、被試験信号Ｓ１の期待電圧レベルＶＥＸＰ０、ＶＥＸＰ１より低いしきい値電圧列Ｓ２Ｌ＝｛ＶＯＬ０、ＶＯＬ１…｝を発生する。
【００４４】
比較部１２ＨのレベルコンパレータＣｐから出力される比較信号Ｓ３Ｈは、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４Ｈが生成される。同様に比較部１２ＬのレベルコンパレータＣｐから出力される比較信号Ｓ３Ｌは、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４Ｌが生成される。デジタル比較器１４は、比較信号Ｓ４Ｈ、Ｓ４Ｌを、期待値パターンＥＸＰと比較することにより、多値インタフェースを有するＤＵＴ１を試験することができる。
【００４５】
図５（ｂ）は、被試験信号Ｓ１がアナログ信号の場合を示している。被試験信号Ｓ１の期待波形に応じて、各ストローブタイミングごとに、しきい値電圧ＶＯＨ、ＶＯＬを発生することにより、アナログ信号のパス、フェイルの判定も可能である。アナログ信号を試験する場合、しきい値電圧発生器１０Ｈ、１０Ｌの分解能は、試験精度（電圧分解能）を満たすように設計される。
【００４６】
なお、しきい値電圧発生器１０Ｈ、１０Ｌは、独立にしきい値電圧ＶＯＨ、ＶＯＬを生成してもよい。あるいは一方がしきい値電圧を独立に設定すると、他方はもう一方にオフセットを与えるなどして自動的に設定されるようにしてもよい。
【００４７】
（第３の実施の形態）
図６は、第３の実施の形態に係る試験装置２ｂの構成を示すブロック図である。図６の試験装置２ｂは、図４の試験装置２ａと同様に、ひとつのＩ／ＯピンＰＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。
【００４８】
共通の入力ピンＰＩＯに割り当てられる複数の比較部１２０、１２１は、時分割的に動作するインタリーブコンパレータとして動作する。具体的には、比較部１２０は奇数番目のストローブタイミングｔ１、ｔ３、…における被試験信号Ｓ１の電圧レベルＶＤＵＴをしきい値電圧発生器１００からのしきい値電圧Ｖｔｈ０と比較し、比較部１２１は偶数番目のストローブタイミングｔ０、ｔ２、…における被試験信号Ｓ１の電圧レベルＶＤＵＴをしきい値電圧発生器１０１からのしきい値電圧Ｖｔｈ１と比較する。なおここでの奇数、偶数は便宜的なものに過ぎず、両者を読み替えてもよい。
【００４９】
タイミング発生器ＴＧは、偶数番目のストローブタイミングｔ０、ｔ２、…を示す制御信号φ０を発生し、比較部１２１のタイミングコンパレータＴＣ１およびしきい値電圧発生器１００へと出力する。またタイミング発生器ＴＧは、奇数番目のストローブタイミングｔ１、ｔ３、…を示す制御信号φ１を発生し、比較部１２０のタイミングコンパレータＴＣ０およびしきい値電圧発生器１０１へと出力する。
【００５０】
インタリーブ動作する場合、２つのしきい値電圧Ｖｔｈ０、Ｖｔｈ１の周期は、被試験信号Ｓ１の周期の２倍であるから、制御信号φ０、φ１の周期も、被試験信号Ｓ１の周期の２倍である。しきい値電圧発生器１００に対する制御信号φ０と比較部１２０に対する制御信号φ１は半周期（被試験信号Ｓ１の１周期）ずれている。このことは、比較処理に先だってしきい値電圧Ｖｔｈ０が設定されることを表している。しきい値電圧発生器１０１、比較部１２１についても同様である。
【００５１】
またパターン発生器ＰＧは、期待値パターンＥＸＰのうち、奇数番目のストローブタイミングｔ１、ｔ３、…における期待値Ｐ０をしきい値電圧発生器１００へと出力し、偶数番目のストローブタイミングｔ０、ｔ２、…における期待値Ｐ１をしきい値電圧発生器１０１へと出力する。
【００５２】
マルチプレクサ１６は、比較部１２０および比較部１２１から交互に出力される比較信号Ｓ４０、Ｓ４１を多重化し、デジタル比較器１４へと出力する。マルチプレクサ１６から出力される比較信号Ｓ４は、図１の比較部１２からの比較信号Ｓ４と等価である。
【００５３】
以上が図６の試験装置２ｂの構成である。続いてその動作を説明する。図７は、図６の試験装置２ｂの動作を示すタイムチャートである。図７では、図２と同様に、２値のデジタル信号を試験する場合を示している。図中、白丸は、しきい値電圧発生器１０１によるストローブタイミングを、黒丸はしきい値電圧発生器１００によるストローブタイミングを示す。
【００５４】
しきい値電圧発生器１００および比較部１２０の動作に着目する。ストローブタイミングｔ０において制御信号φ０がアサートされると、しきい値電圧発生器１００が、次のストローブタイミングｔ１における期待値Ｐ０に応じたしきい値電圧Ｖｔｈ０を生成する。そして次のストローブタイミングｔ１において制御信号φ１がアサートされると、比較部１２０のタイミングコンパレータＴＣ０がレベルコンパレータＣｐ０からの比較信号Ｓ３０をラッチする。
【００５５】
しきい値電圧発生器１０１および比較部１２１は、しきい値電圧発生器１００および比較部１２０の裏で同様の処理を行う。具体的には、ストローブタイミングｔ１に制御信号φ１がアサートされると、しきい値電圧発生器１０１が、次のストローブタイミングｔ２における期待値Ｐ１に応じたしきい値電圧Ｖｔｈ１を生成する。そして次のストローブタイミングｔ２において制御信号φ０がアサートされると、比較部１２１のタイミングコンパレータＴＣ１がレベルコンパレータＣｐ１からの比較信号Ｓ３１をラッチする。
【００５６】
以上が試験装置２ｂの動作である。図６の試験装置２ｂによれば、複数の比較部１２を交互に利用するため、より高速な信号を試験することができる。また各比較部１２に着目した場合に、しきい値電圧の設定タイミングと、ストローブタイミングが、ストローブ信号の１相分、シフトしているため、しきい値電圧発生器１０が発生するしきい値電圧が安定した後に、比較処理を行うことができ、試験精度を高めることができる。なお、非常に短時間で安定する場合には、しきい値電圧Ｖｔｈの設定タイミングとストローブタイミングを実質的に同じタイミングとしてもよい。
【００５７】
図６では、２相の比較部１２０、１２１および２つのしきい値電圧発生器１００、１０１をインタリーブする例を示したが、本発明は限定されず、３相以上の比較部１２、しきい値電圧発生器１０をインタリーブしてもよい。
【００５８】
図６のインタリーブ技術は、図４の試験装置２ａにも適用可能である。この場合、図４の比較部１２Ｈ、１２Ｌおよびそれらに付随するしきい値電圧発生器１０Ｈ、１０Ｌそれぞれを、インタリーブの相数に応じた個数設ければよい。
【００５９】
（第４の実施の形態）
図８は、第４の実施の形態に係る試験装置２ｃの構成を示すブロック図である。図８の試験装置２ｃは、図１の試験装置２に加えて、ドライバＤｒおよびフォーマットコントローラ（波形整形器）ＦＣを備える。この試験装置２ｃは、ＤＵＴ１との間で入力端子と出力端子が共有され（Ｉ／Ｏコモン）、単一の伝送線路を介して双方向伝送を行う。
【００６０】
パターン発生器ＰＧは、ＤＵＴ１に供給すべきテスト信号のパターンを示すテストパターンを発生する。このテストパターンは、上述の期待値パターンＥＸＰと対応付けられる。
【００６１】
フォーマットコントローラＦＣは、テストパターンおよびタイミング制御信号を受け、ＤＵＴ１に供給すべきテスト信号列を生成する。ドライバＤｒは、テスト信号列Ｓ５をＩ／Ｏ端子ＰＩＯを介してＤＵＴ１へと出力する。図８の構成によれば、双方向インタフェースを備えるＤＵＴ１を試験できる。
【００６２】
（第５の実施の形態）
図９は、第５の実施の形態に係る試験装置２ｈの構成を示す回路図である。図９の試験装置２ｈは、図１の試験装置２に加えて、電圧変調器１１をさらに備える。上述のように、しきい値電圧発生器１０は、期待値データＥＸＰａに応じた電圧レベルを有するしきい値電圧Ｖｔｈ（Ｓ２）を生成する。電圧変調器１１は、期待値データＥＸＰに応じたしきい値電圧Ｖｔｈを、所定の電圧範囲ΔＶで変化させる。本明細書において、これをしきい値電圧の「変調」とも称する。
【００６３】
本実施の形態では、被試験信号Ｓ１が４値信号であり、４つの電圧レベルＶ０、Ｖ１、Ｖ２、Ｖ３を取り得るものとする。それぞれに対する期待値ＥＸＰａは、"００"、"０１"、"１０"、"１１"である。
これに対してしきい値電圧発生器１０は、４つの電圧レベルＶ０〜Ｖ３の間に配置される３つのしきい値電圧Ｖｔｈ＝ＶＯＨ、ＶＯＭ、ＶＯＬのうち、期待値データＥＸＰａに応じたひとつを生成する。
【００６４】
１． ＥＸＰａ＝"００"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＬを生成する。ＶＤＵＴ＜ＶＯＬのときパス判定、ＶＤＵＴ＞ＶＯＬのときフェイル判定がなされるように、デジタル比較器１４に対する期待値ＥＸＰｂの値が設定される。
【００６５】
２． ＥＸＰａ＝"０１"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＭを生成する。ＶＤＵＴ＜ＶＯＭのときパス判定、ＶＤＵＴ＞ＶＯＭのときフェイル判定がなされるように、期待値ＥＸＰｂが設定される。
もしくは、しきい値電圧発生器１０はしきい値電圧ＶＯＬを生成する。ＶＤＵＴ＞ＶＯＬのときパス判定、ＶＤＵＴ＜ＶＯＬのときフェイル判定がなされるように、期待値ＥＸＰｂの値が設定される。
【００６６】
３． ＥＸＰａ＝"１０"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＭを生成する。ＶＤＵＴ＞ＶＯＭのときパス判定、ＶＤＵＴ＜ＶＯＭのときフェイル判定がなされるように、期待値ＥＸＰｂの値が設定される。
もしくはしきい値電圧発生器１０は、しきい値電圧ＶＯＨを生成する。この場合、ＶＤＵＴ＜ＶＯＨのときパス判定、ＶＤＵＴ＞ＶＯＨのときフェイル判定がなされるように期待値ＥＸＰｂの値が設定される。
【００６７】
４． ＥＸＰａ＝"１１"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＨを生成する。ＶＤＵＴ＞ＶＯＨのときパス判定、ＶＤＵＴ＜ＶＯＨのときフェイル判定がなされるように、期待値ＥＸＰｂの値が設定される。
【００６８】
図１０（ａ）〜（ｃ）は、図９の試験装置２ｈの動作を示す図である。図１０（ａ）は、しきい値電圧Ｖｔｈを変調しない場合の動作例を示す。これは図２の試験装置２の動作と等価である。
【００６９】
図１０（ｂ）は、電圧変調器１１によって変調されたしきい値電圧Ｖｔｈの波形を示す。しきい値電圧ＶＯＨは、ＶＯＨｍａｘ〜ＶＯＨｍｉｎの間で変化する。ＶＯＭ、ＶＯＬも同様に、所定の範囲で変化する。しきい値電圧ＶＯＨ、ＶＯＭ、ＶＯＬの変調方法については後述する。
【００７０】
図１０（ｂ）において、ストローブタイミングｔ０、ｔ４、ｔ６に着目する。各ストローブタイミングにおいて、期待値データＥＸＰは同じである。これに対して、タイミングｔ０におけるしきい値電圧Ｖｔｈは、ＶＯＨｍａｘであり、ｔ４、ｔ６におけるしきい値電圧Ｖｔｈは、ＶＯＨｍｉｎである。別のタイミングにおいては、ＶＯＨｍａｘとＶＯＨｍｉｎの中間的な値をも取り得る。
【００７１】
しきい値電圧Ｖｔｈを変調した状態で、ある程度長いテストパターンを利用して試験を行うと、統計的に、しきい値電圧Ｖｔｈは、変調範囲内で変化することになる。そして、テストが終了した段階において、すべてのサイクルでパス判定が得られていれば、そのときのＤＵＴ１は、図１０（ｃ）に示すように、ＶＯＨｍｉｎ〜ＶＯＨｍａｘ、ＶＯＭｍｉｎ〜ＶＯＭｍａｘ、ＶＯＬｍｉｎ〜ＶＯＬｍａｘの電圧マージンを有することが保証される。つまり、被試験信号Ｓ１は図１０（ｃ）に示すアイ開口を有することが保証される。
【００７２】
電圧変調器１１を用いずに同様の試験を行う場合、しきい値電圧の組をＶＯＨ、ＶＯＭ、ＶＯＬを固定した状態で１回の試験を行い、しきい値電圧の組を切りかえながら、同様の試験を繰り返すことが求められる。この手法では、多値信号のレベルの増加にともない、試験時間も増大する。
【００７３】
これに対して、図９の試験装置２ｈによれば、１回の試験で、リアルタイムに電圧マージン試験を行うことができる。
【００７４】
続いて、電圧変調器１１によるしきい値電圧Ｖｔｈの変調方法について説明する。
電圧変調器１１は、期待値データＥＸＰに応じた基準しきい値レベルに、期待値データＥＸＰの値とは無相関なオフセット成分ＶＯＦＳを重畳してもよい。図１０（ｂ）のしきい値電圧Ｖｔｈは、図１０（ａ）に示されるしきい値電圧Ｖｔｈに、テストレートよりも速い速度で振動するオフセット電圧ＶＯＦＳが重畳されたものと把握できる。
【００７５】
図１１（ａ）〜（ｄ）は、オフセット成分ＶＯＦＳの具体例を示す図である。図１１（ａ）は、テストレートより高速なオフセット電圧ＶＯＦＳを示す。オフセット電圧ＶＯＦＳは、期待値データＥＸＰの値とは無関係に、正と負が交互に繰り返すように生成される。図１１（ｂ）のオフセット電圧ＶＯＦＳは、正と負が、ランダムに発生する。図１１（ｃ）、（ｄ）のオフセット電圧ＶＯＦＳは、テストレートと同期してその値が変化する。つまり、被試験信号Ｓ１の一周期中、一定レベルをとる。図１１（ｃ）は、正と負が交互に、図１１（ｄ）は、正と負がランダムに発生する。
【００７６】
なおオフセット成分ＶＯＦＳは、これらには限定されず、その他の波形であってもよい。たとえばオフセット成分ＶＯＦＳは、テストレートよりもさらに低い周波数を有していてもよい。つまり、ストローブタイミングにおいて、しきい値電圧Ｖｔｈが所定の範囲で振動していればよい。
【００７７】
図１２（ａ）、（ｂ）は、テストレートと同期したオフセット成分が重畳されたしきい値電圧の波形図である。図１２（ａ）は、期待値データＥＸＰの値とは無相関なオフセット成分が重畳される場合を示す。
【００７８】
これに対して図１２（ｂ）は、期待値データＥＸＰと相関を有するオフセット成分が重畳される場合を示す。電圧変調器１１は、期待値データＥＸＰが示す被試験信号Ｓ１が取るべき期待電圧レベル（Ｖ０〜Ｖ３）が、高い値から低い値へ遷移するとき、遷移後のしきい値電圧Ｖｔｈを、低レベル側にオフセットする。反対に期待値データＥＸＰが示す期待電圧レベル（Ｖ０〜Ｖ３）が、低い値から高い値へ遷移するとき、電圧変調器１１は、遷移後のしきい値電圧Ｖｔｈを、高レベル側にオフセットする。この場合、より厳しい条件で、ＤＵＴ１を試験することができる。
【００７９】
続いて、しきい値電圧発生器１０および電圧変調器１１の構成を説明する。図１３は、しきい値電圧発生器および電圧変調器の第１の構成例を示す回路図である。しきい値電圧発生器１０は、図２（ａ）に示したように、カレントモードロジック方式の電圧ドライバで構成してもよい。
電圧変調器１１は、Ｄ／Ａコンバータ２６１〜２６ｍの設定値を切りかえることにより、各電流源２４１〜２４ｍの電流値を、期待値データＥＸＰと無相関に、もしくは相関をもって変化させる。その結果、抵抗Ｒ１に流れる電流値にオフセットを与え、しきい値電圧Ｖｔｈを変化させることができる。
【００８０】
図１４は、しきい値電圧発生器および電圧変調器の第２の構成例を示す回路図である。しきい値電圧発生器１０は、期待値データＥＸＰに応じて制御されるスイッチ２８に加えて、電圧変調器１１によって制御されるスイッチ２９を備える。電流源２５は、オフセット成分に相当する電流ＩΔを生成する。Ｄ／Ａコンバータ２７は、電流ＩΔ、つまりしきい値電圧Ｖｔｈの変動幅を設定する。
【００８１】
電圧変調器１１は、期待値データＥＸＰと無相関に、もしくは相関をもって、スイッチ２９のオン、オフを切りかえることにより、抵抗Ｒ１に流れる電流値をΔＩだけオフセットさせ、しきい値電圧Ｖｔｈを変化させることができる。
【００８２】
（第６の実施の形態）
図１５は、第５の実施の形態に係る試験装置２ｉの構成を示す回路図である。図１５の試験装置２ｉは、図９の試験装置２ｈに加えて、タイミング変調器２１をさらに備える。タイミング変調器２１は、タイミング発生器ＴＧが発生するストローブタイミングｔ０、ｔ１、ｔ２…を時間軸方向に所定の範囲ΔＴでシフト（変調）させる。
【００８３】
図１６は、しきい値電圧Ｖｔｈおよびストローブタイミングが変調される様子を示す図である。ストローブタイミングの破線は、変調される前のタイミングを、実線が変調されたストローブタイミングを示す。ストローブタイミングは、期待値データＥＸＰと無相関に変調されてもよいし、相関をもって変調されてもよい。
【００８４】
しきい値電圧Ｖｔｈとストローブタイミングを変調しながらあるＤＵＴ１を試験すると、アイマージン試験をリアルタイムで行うことができる。図１７（ａ）〜（ｄ）は、図１５の試験装置２ｉによって設定しうるさまざまなアイマスクを示す図である。
しきい値電圧ＶｔｈをΔＶの範囲で、ストローブタイミングをΔＴの範囲で変調することにより、図１７（ａ）に示すアイマスクを実現できる。また、しきい値電圧Ｖｔｈとストローブタイミングの組み合わせを、アイマスクの頂点となるように変化させることにより、図１７（ｂ）〜（ｄ）に示すようなアイマスクを実現できる。
【００８５】
（第７の実施の形態）
図１８は、第７の実施の形態に係る試験装置２ｊの構成を示す回路図である。この試験装置２ｊは、図４の試験装置２ａもしくは図６の試験装置２ｂと、図９の試験装置２ｈを組み合わせた構成を有する。この構成によれば、ウインドウコンパレータの上側しきい値電圧と下側しきい値電圧を変調することができる。あるいはインタリーブコンパレータのしきい値電圧を変調させることができる。
各電圧変調器１１Ｈ、１１Ｌは、互いに同期して、対応するしきい値電圧を変調してもよいし、非同期で変調してもよい。また各電圧変調器１１Ｈ、１１Ｌは、互いに無相関に、対応するしきい値電圧を変調してもよい。この試験装置２ｊに、さらに図１６のタイミング変調器２１を設けてもよい。
【００８６】
（第８の実施の形態）
図１９は、第８の実施の形態に係る試験装置２ｋの構成を示す回路図である。試験装置２ｋは、ＤＵＴ１から出力される差動の被試験信号Ｓ１を試験する。この試験装置２ｋは、図１８の試験装置２ｊと同様に２つの比較部１２Ｐ、１２Ｎを備えており、一方のコンパレータには差動信号の正論理（ポジティブ）信号Ｓ１Ｐが、他方のコンパレータには差動信号の負論理（ネガティブ）信号Ｓ１Ｎが入力されている。
【００８７】
このような構成においても、正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎそれぞれに対するしきい値電圧Ｓ２Ｐ、Ｓ２Ｎを変調することにより、上述のシングルエンド信号を試験する場合と同様の効果を得ることができる。なお、しきい値電圧Ｓ２Ｐ、Ｓ２Ｎは独立に変調されてもよいし、同期して変調されてもよい。
【００８８】
図２０は、図１９の試験装置２ｋにおけるしきい値電圧の変調の一例を示す波形図である。この例では、２つのしきい値電圧Ｓ２Ｐ、Ｓ２Ｎを同期して逆相で変調されている。この変調を行うことにより、差動信号つまり正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎの差分Ｄｉｆｆ（＝Ｓ１Ｐ−Ｓ１Ｎ）の電圧マージン試験を行うことができる。
【００８９】
（第９の実施の形態）
図２１は、第９の実施の形態に係る試験装置２ｌの構成を示す回路図である。試験装置２ｌは、第８の実施の形態と同様に、ＤＵＴ１から差動の被試験信号Ｓ１を受ける。比較部１２ｌは、差動しきい値コンパレータＤＩＦＦ＿ＣＯＭＰを備える。図２１において差動しきい値コンパレータＤＩＦＦ＿ＣＯＭＰは、レベルコンパレータＣｐとレベルシフト回路ＬＳを含む。なお差動しきい値コンパレータの構成は図２１のそれに限定されない。
【００９０】
レベルシフト回路ＬＳは、しきい値電圧発生器１０からの制御信号Ｓ２に応じて、差動被試験信号Ｓ１の正論理信号Ｓ１Ｐ、負論理信号Ｓ１Ｎの一方、もしくは両方をレベルシフトする。制御信号Ｓ２は、被試験信号Ｓ１の期待値に応じて変調されている。またコンパレータＣｐは、正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎの差分Ｄｉｆｆを所定の基準電圧Ｖｒｅｆと比較し、比較結果を示す比較信号Ｓ３を生成する。基準電圧Ｖｒｅｆはゼロであってもよい。
【００９１】
この構成において、レベルシフト回路ＬＳの制御レベルを変調することにより、正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎの差分信号ＤＩＦＦを変調することができ、相対的に差動しきい値レベルを変調することができる。
【００９２】
図２２（ａ）、（ｂ）は、図２１の試験装置２ｌの動作の例を示す波形図である。図２２（ａ）は、負論理信号Ｓ１Ｎを正方向にレベルシフトした場合を、図２２（ｂ）は、正論理信号Ｓ１Ｐを正方向にレベルシフトした場合を示す。レベルシフトの結果、差動成分Ｄｉｆｆと基準電圧Ｖｒｅｆの電位差がシフトされ、結果としてしきい値電圧Ｖｔｈをシフトするのと同様の効果を得ることができる。なお、図２２（ａ）、（ｂ）では、各サイクルで同じシフト量が与えられる場合を示すが、上述したように、ランダムなシフトを与えてもよいし、期待値データＥＸＰに応じたシフトを与えてもよい。
【００９３】
（第１０の実施の形態）
これまでの実施の形態では、しきい値電圧Ｖｔｈを変調することにより、マージン試験を行う用途について説明した。これに対して第１０の実施の形態では、しきい値電圧を変調の用途を、被試験信号Ｓ１のレベル変動の補正に利用する用途を説明する。たとえば被試験信号Ｓ１がレベル変動成分を有するとき、コンパレータＣｐのしきい値電圧Ｖｔｈを固定すると、比較結果を誤る場合がある。たとえば差動の被試験信号Ｓ１のコモンモード電圧の変動は、差動信号の振幅Ｄｉｆｆには影響しない。したがって差動信号を試験する場合、コモンモード電圧レベルの影響を除去して電圧比較する必要がある。
この場合、レベル変動成分が試験装置２において既知であれば、その変動成分に応じてしきい値電圧Ｓ２（Ｖｔｈ）を変調することにより、レベル変動の影響をキャンセルすることができる。
【００９４】
レベル変動成分が未知の場合、それを測定する手段を設ければよい。図２３は、第１０の実施の形態に係る試験装置２ｍの構成を示す回路図である。図２３の試験装置２ｍは、図９の構成に加えて電圧レベル変動成分測定器１３をさらに備える。電圧レベル変動成分測定器１３は、被試験信号Ｓ１のレベル変動成分（コモンモード電圧）を測定する。電圧変調器１１は、測定されたレベル変動成分に応じてしきい値電圧Ｓ２（Ｖｔｈ）を変調する。これにより、レベル変動の影響をキャンセルできる。
【００９５】
以上、本発明について、いくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００９６】
図２４（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。これらの変形例は、上述のいずれの実施の形態とも組み合わせることが可能であり、それらも本発明の範囲に含まれる。
【００９７】
図２４（ａ）の試験装置２ｄは、図８の試験装置２ｃの変形であり、しきい値電圧発生器１０ｄがドライバＤｒと共有されている。双方向通信において、送信と受信が時分割的に行われる場合がある。この場合、ドライバＤｒの出力を、ＤＵＴ１に接続するか、レベルコンパレータＣｐに接続するかを切りかえ可能なスイッチ３４を追加すればよい。ＣＭＬ形式のドライバＤｒをしきい値電圧発生器１０ｄとして利用することにより、回路面積を削減でき、ハードウェアコストを低減できる。
【００９８】
図２４（ｂ）の試験装置２ｅは、シュムーコントロール部３０をさらに備える。試験装置は、ＲＴＴＣ（リアルタイムタイミングコントロール）によってオンザフライでタイミング（データレート）を変更することができる。このタイミング変更と、上述したリアルタイムのしきい値電圧の変更を組み合わせることにより、シュムー（Ｓｈｍｏｏ）プロットを生成できる。
【００９９】
具体的には、しきい値電圧発生器１０はパターン発生器ＰＧからの期待値パターンＥＸＰと、シュムーコントロール部３０からの制御信号Ｓ６を受ける。そしてしきい値電圧発生器１０は、リアルタイムでしきい値電圧列Ｓ２の電圧レベルを、制御信号Ｓ６に応じて順に変化させていく。
【０１００】
従来のシュムープロット試験は、レベルコンパレータＣｐに対する比較電圧（しきい値電圧）をスイープさせ、各比較電圧ごとに、被試験信号Ｓ１を試験し、リセットしては同じ動作を繰り返す必要があった。これに対して図２４（ｂ）の試験装置２ｅでは、シュムープロット試験をリアルタイムに実現でき、シュムープロット試験の実行時間を大幅に短縮できる。
【０１０１】
図２４（ｃ）の試験装置２ｆは、適応制御部３２を備える。適応制御部３２は、Ｉ／Ｏ端子ＰＩＯに入力される被試験信号Ｓ１の電圧レベルＶＤＵＴをモニタし、その結果をしきい値電圧発生器１０の終端電圧発生器２０やＤ／Ａコンバータ２６へとフィードバックする。つまり適応制御部３２は、被試験信号Ｓ１に応じて、しきい値電圧のレベルを適応制御する。これにより、出力信号の振幅変動やオフセット変動を許容するデバイスの試験も、適応的に行うことができる。
【０１０２】
図２５は、図４の試験装置の変形例を示すブロック図である。図２６は、図２５の試験装置２ｇの動作を示すタイムチャートである。図２５の試験装置２ｇにおいて、レベルコンパレータＣｐは、第１コンパレータＣｐＨ、第２コンパレータＣｐＬ、差分検出器４０、比較電圧発生器４２を含む。
【０１０３】
しきい値電圧発生器１０ｇは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶＥＸＰに相当するしきい値電圧列Ｓ２を生成する。差分検出器４０は、各ストローブタイミングにおいて、被試験信号Ｓ１の電圧レベルＶＤＵＴと期待電圧レベルＶＥＸＰの差分を示す差分信号Ｓ７を生成する。比較電圧発生器４２は、差分信号Ｓ７に許容される上限を規定する第１しきい値電圧ＶＯＨと、下限を規定する第２しきい値電圧ＶＯＬを生成する。レベルコンパレータＣｐＨ、ＣｐＬは、差分信号Ｓ７の電圧レベルを、第１しきい値電圧ＶＯＨ、ＶＯＬと比較する。タイミングコンパレータＴＣＨ、ＴＣＬはそれぞれ、レベルコンパレータＣｐＨ、ＣｐＬの出力信号Ｓ３Ｈ、Ｓ３Ｌをストローブタイミングでラッチする。
【０１０４】
図２５の試験装置２ｇによれば、ＶＤＵＴ−ＶＥＸＰを示す差分信号Ｓ７が、２つのしきい値電圧ＶＯＨとＶＯＬと比較され、ＶＯＬ＜ＶＤＵＴ−ＶＥＸＰ＜ＶＯＨのとき、すなわちＶＯＬ＋ＶＥＸＰ＜ＶＤＵＴ＜ＶＯＨ＋ＶＥＸＰのときパス判定とされ、それ以外のときフェイル判定とされる。つまり２つのレベルコンパレータＣｐＨ、ＣＰＬがウィンドウコンパレータとして機能するため、図４の試験装置２ａと同様に、ＤＵＴ１の良否を判定できる。
【０１０５】
最後にしきい値電圧発生器１０の変形例を説明する。図２７（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。
【０１０６】
図２７（ａ）のしきい値電圧発生器１０ｃは、図２（ａ）のしきい値電圧発生器１０ａを差動形式としたものである。図２（ａ）のスイッチ２８はそれぞれ、図２７（ａ）において差動トランジスタペアＭ１、Ｍ２に置き換えられている。各スイッチ２８に対応する電流源２４は、差動トランジスタペアＭ１、Ｍ２のテイル電流源として接続される。また抵抗Ｒ１は２つ設けられ、差動トランジスタペアＭ１、Ｍ２に負荷として接続される。
【０１０７】
符号器２２ｃは、複数のスイッチ２８１〜２８４それぞれの差動トランジスタペアＭ１、Ｍ２を制御する。
【０１０８】
図２７（ａ）のしきい値電圧発生器１０ｃによれば、差動構成としたことにより、高速な被試験信号Ｓ１に追従可能なしきい値電圧列Ｓ２を生成できる。
【０１０９】
図２７（ｂ）のしきい値電圧発生器１０ｄは、図２７（ａ）の変形である。スイッチ２８１を構成する差動トランジスタＭ１、Ｍ２はそれぞれ、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２でバイアスされており、バイアス状態に応じた電流が流れている。つまり基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２によって、しきい値電圧列Ｓ２の基準レベルが定まる。
【０１１０】
その他のスイッチ２８２〜２８５では、２つのトランジスタＭ１、Ｍ２それぞれにテイル電流源２４Ｈ、２４Ｌが個別に接続されている。符号器２２ｄは、スイッチ２８２〜２８５のトランジスタＭ１、Ｍ２のオン、オフを制御する。
【０１１１】
図２７（ｃ）のしきい値電圧発生器１０ｅは、図２７（ｂ）のしきい値電圧発生器１０ｃから、スイッチ２８１、電流源２４１を省略した構成である。
【０１１２】
図２７（ｂ）、（ｃ）の構成によれば、トランジスタや電流源のミスマッチに強くなる。
【０１１３】
上述のさまざまの実施の形態および変形例は、その他の実施の形態および変形例と、その効果を損なわない範囲において、任意に組み合わせることができ、それらも当然に本発明の範囲に含まれる。
【０１１４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１１５】
１…ＤＵＴ、Ｒ１…抵抗、ＰＩＯ…Ｉ／Ｏ端子、Ｃｐ…レベルコンパレータ、ＴＣ…タイミングコンパレータ、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…フォーマットコントローラ、Ｄｒ…ドライバ、Ｓ１…被試験信号、２…試験装置、Ｓ２…しきい値電圧列、１０…しきい値電圧発生器、１１…電圧変調器、１２…比較部、１３… 電圧レベル変動成分測定器、１４…デジタル比較器、１６…マルチプレクサ、２０…終端電圧発生器、２２…符号器、２４…電流源、２６…Ｄ／Ａコンバータ、２８…スイッチ、３０…シュムーコントロール部、３２…適応制御部、３４…スイッチ、４０…差分検出器、４２…比較電圧発生器。
【技術分野】
【０００１】
本発明は、試験装置に関する。
【背景技術】
【０００２】
デジタル有線通信は従来、時間分割多重（ＴＤＭ）方式による２値伝送が主流であり、大容量伝送を行う場合は、パラレル伝送、高速伝送によって実現してきた。パラレル伝送の物理的な限界に直面すると、シリアル伝送つまり、高速インタフェース（Ｉ／Ｆ）回路による数Ｇｂｐｓ〜１０Ｇｂｐｓ以上のデータレートでの高速伝送が行われる。しかしながら、データレートの高速化にも限界があり、伝送線路の高周波損失や反射によるＢＥＲ（Bit Error Rate）の劣化が問題となる。
【０００３】
一方、デジタル無線通信方式は、キャリア信号に多ビットの情報をのせて送受信する。つまり、データレートはキャリア周波数に直接的に制限されない。例えば、最も基本的な直交変復調方式であるＱＡＭ（Quadrature Amplitude Modulation）伝送方式は４値伝送を一つのチャネルで実現することが出来る。６４ＱＡＭにいたっては、６４値伝送がワンキャリアで実現できる。つまり、キャリア周波数を高めなくてもこのような多値変調方式によって、転送容量を向上させることが出来る。
【０００４】
このような変復調方式は、無線通信に限らず有線通信でも可能であり、ＰＡＭ（Pulse Amplitude Modulation）やＱＰＳＫ(Quadrature Phase Shift Keying)あるいはＤＱＰＳＫ（Differential QPSK）方式として既に適用され始めている。特に、光通信分野においては、１本の光ファイバにどれだけ多くの情報をのせられるかがコスト的にも重要であり、２値ＴＤＭからこれらのデジタル変調を利用した伝送へと技術トレンドがシフトしている。
【０００５】
近い将来、このようなデジタル変復調方式が、メモリやＳｏＣ（System On a Chip）をはじめとするデバイス間の有線インタフェースに適用される可能性があるところ、現状ではそのようなデバイスを量産試験できる多チャンネルの試験装置は存在しない。
【０００６】
従来のＲＦ信号の試験装置では、ＤＵＴ（Device Under Test）から出力された信号をＡ／Ｄ（アナログデジタル）変換して、その結果得られる膨大なデータを信号処理(ソフトウェア処理も含む)することで期待値判定していた（特許文献１、２）。この方法では、被試験信号の電圧レベル数により分解能の高いＡ／Ｄコンバータが必要であり、高速インタフェースを試験するにはこの高分解能Ａ／Ｄコンバータを高速に動作させる必要があるため、装置のコストが高くなるという問題がある。
【０００７】
あるいは従来の別の試験装置では、しきい値の異なる複数の電圧コンパレータを並列に設け、各電圧コンパレータの出力を期待値と比較していた（特許文献３、４）。この方法では、比較レベル数に応じて電圧コンパレータの個数が増え、ハードウェアオーバーヘッドが大きくなる、あるいは複数の電圧コンパレータにより生じるノイズ等の影響により電圧比較精度が悪化するなどの問題がある。
【０００８】
特許文献５には、液晶駆動用ＩＣ（ソースドライバ、データドライバ）を試験するための技術が開示される。液晶駆動用ＩＣは、各画素の輝度を示す２値シリアル入力データを受け、複数のデータ線に対し、多値の駆動電圧を出力する。この液晶駆動用ＩＣを試験するために、被試験信号である駆動電圧を、シリアル入力データに対応した比較電圧と比較する低速比較部を備える。この方法は、低速な液晶駆動用ＩＣには適用できるが、近年の高速多値インタフェース信号には適用できない。
【０００９】
液晶駆動用ＩＣを試験するために、差分検出器、ウィンドウコンパレータ、多値基準電圧を発生する手段を用いた試験装置も提案されている（特許文献６）。しかしこの試験装置は、高速なＤ／Ａコンバータと演算増幅器を必要とするため、高速多値インタフェース信号の試験への適用は難しい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００３−９８２３０号公報
【特許文献２】実開平５−８７５７８号公報
【特許文献３】特開昭５８−７９１７１号公報
【特許文献４】米国特許第７１６２６７２号明細書
【特許文献５】特開平８−３１３５９２号公報
【特許文献６】特開平６−２３５７５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
メモリやＭＰＵ（Micro Processing Unit）のようなデバイスのＩ／Ｏがすべて高速多値インタフェースに置き換わったとすれば、数十〜百チャネル以上のＩ／Ｏがひとつのデバイスに存在し、それを数百個同時に試験することが求められる。つまり、デジタル変復調信号の入出力を数千チャネル有する試験装置が必要であり、試験装置のＣＰＵリソースにも限界があるので、全てハードウェアレベルでのリアルタイム試験が求められる。
【００１２】
その他、振幅変調（ＡＭ）、周波数変調（ＦＭ）、振幅偏移変調（ＡＳＫ）、位相偏移変調（ＰＳＫ）など、さまざまな方式で変調された試験信号をリアルタイムに試験できる試験装置が利用できれば、製造者にとって非常に有用である。
【００１３】
本発明はかかる状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、高速多値信号を試験可能な試験装置の提供にある。
【課題を解決するための手段】
【００１４】
本発明のある態様は、被試験デバイスから出力される被試験信号を試験する試験装置に関する。被試験信号は、その値（シンボル）に応じて電圧レベルが変化する。試験装置は、被試験信号が入力される入力ピンと、入力ピンに入力される被試験信号の期待値を示す期待値データを発生するパターン発生器と、期待値データを受け、当該期待値データに応じた電圧レベルを有するしきい値電圧を、被試験信号と同期して生成するしきい値電圧発生器と、被試験信号の電圧レベルをそれと対応するしきい値電圧と比較する比較部と、期待値データに応じたしきい値電圧を、所定の電圧範囲で変化させる電圧変調器と、を備える。
【００１５】
この態様によると、従来の特許文献３、４に記載される試験装置に比べて、ハードウェアオーバーヘッドが小さい試験装置を実現できる。通常、試験において試験装置は、被試験デバイスから出力される被試験信号の期待値、すなわち被試験信号がとるべき振幅レベルを知っている。そこで、期待値に応じて、動的に比較部に対して供給するしきい値電圧を時々刻々と変化させることにより、少ない比較部で、高速な、たとえば数Ｇｂｐｓ以上の被試験信号を試験することができる。さらに、しきい値電圧を変化させることにより、電圧マージン試験をリアルタイムで行うことができる。
【００１６】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明のある態様によれば、高速な被試験信号を試験できる。
【図面の簡単な説明】
【００１８】
【図１】第１の実施の形態に係る試験装置の構成を示すブロック図である。
【図２】図２（ａ）、（ｂ）は、図１のしきい値電圧発生器の構成例を示す回路図である。
【図３】図１の試験装置の電圧マージン試験の動作を示すタイムチャートである。
【図４】第２の実施の形態に係る試験装置の構成を示すブロック図である。
【図５】図５（ａ）、（ｂ）は、図４の試験装置の動作を示すタイムチャートである。
【図６】第３の実施の形態に係る試験装置の構成を示すブロック図である。
【図７】図６の試験装置の動作を示すタイムチャートである。
【図８】第４の実施の形態に係る試験装置の構成を示すブロック図である。
【図９】第５の実施の形態に係る試験装置の構成を示す回路図である。
【図１０】図１０（ａ）〜（ｃ）は、図９の試験装置の動作を示す図である。
【図１１】図１１（ａ）〜（ｄ）は、オフセット成分の具体例を示す図である。
【図１２】図１２（ａ）、（ｂ）は、テストレートと同期したオフセット成分が重畳されたしきい値電圧の波形図である。
【図１３】しきい値電圧発生器および電圧変調器の第１の構成例を示す回路図である。
【図１４】しきい値電圧発生器および電圧変調器の第２の構成例を示す回路図である。
【図１５】第５の実施の形態に係る試験装置の構成を示す回路図である。
【図１６】しきい値電圧およびストローブタイミングが変調される様子を示す図である。
【図１７】図１７（ａ）〜（ｄ）は、図１５の試験装置によって設定しうるさまざまなアイマスクを示す図である。
【図１８】第７の実施の形態に係る試験装置の構成を示す回路図である。
【図１９】第８の実施の形態に係る試験装置の構成を示す回路図である。
【図２０】図１９の試験装置におけるしきい値電圧の変調の一例を示す波形図である。
【図２１】第９の実施の形態に係る試験装置の構成を示す回路図である。
【図２２】図２２（ａ）、（ｂ）は、図２１の試験装置の動作の例を示す波形図である。
【図２３】第１０の実施の形態に係る試験装置の構成を示す回路図である。
【図２４】図２４（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。
【図２５】図４の試験装置の変形例を示すブロック図である。
【図２６】図２５の試験装置の動作を示すタイムチャートである。
【図２７】図２７（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。
【発明を実施するための形態】
【００１９】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２０】
実施の形態に係る試験装置は、被試験デバイス（ＤＵＴ）から出力される多値の被試験信号を受け、ＤＵＴの良否を判定する。ＤＵＴは、たとえばＰＡＭ（パルス振幅変調）、ＡＰＳＫ（振幅位相偏移変調）、ＱＡＭ（直交振幅変調）、ＱＰＳＫ（４値位相偏移変調）、ＢＰＳＫ（２値位相偏移変調）、ＦＳＫ（周波数偏移変調）された被試験信号を出力する。ＤＵＴは、たとえばメモリやＭＰＵをはじめとする多チャンネルのＩ／Ｏポートを有するデバイスが想定されるが、特に限定されるものではない。
【００２１】
（第１の実施の形態）
図１は、第１の実施の形態に係る試験装置２の構成を示すブロック図である。図１の試験装置２は、ＤＵＴ１のＩ／Ｏポートごとに設けられた複数のＩ／Ｏ端子ＰＩＯを備える。試験装置２のＩ／Ｏ端子ＰＩＯはそれぞれ、ＤＵＴ１の対応するＩ／Ｏポートと伝送路を介して接続されており、ＤＵＴ１からの多値の被試験信号Ｓ１が入力される。Ｉ／ＯポートＰＩＯの個数は任意であり、メモリやＭＰＵの場合、数十〜百個以上設けられるが、図では理解の容易化と説明の簡略化のため、単一のＩ／Ｏ端子ＰＩＯとそれに関連するブロックのみを示す。
【００２２】
試験装置２は、パターン発生器ＰＧと、タイミング発生器ＴＧと、比較部１２、しきい値電圧発生器１０、デジタル比較器１４を備える。比較部１２、しきい値電圧発生器１０、デジタル比較器１４は、Ｉ／Ｏ端子ＰＩＯごとに設けられる。
【００２３】
パターン発生器ＰＧは、Ｉ／Ｏ端子ＰＩＯに順次入力される被試験信号Ｓ１の期待値を示す期待値データの列（期待値列もしくは期待値パターンと称する）ＥＸＰを発生する。期待値データＥＸＰは、被試験信号Ｓ１に含まれる各被試験信号のシンボル値に応じたデータである。期待値データＥＸＰは、被試験信号Ｓ１に期待される振幅（電圧レベル）を示すデータであってもよい。タイミング発生器ＴＧは、試験シーケンスのタイミングを制御するユニットであり、テストレートと同期したタイミング信号を発生する。
【００２４】
しきい値電圧発生器１０は、期待値データＥＸＰを受け、当該期待値データＥＸＰに応じた電圧レベルを有するしきい値電圧Ｖｔｈの列（しきい値電圧列）Ｓ２を、被試験信号Ｓ１と同期して生成する。つまりしきい値電圧Ｖｔｈは、それと対応する被試験信号Ｓ１がとるべき期待電圧レベルに応じたレベルに設定される。
【００２５】
しきい値電圧発生器１０は、数Ｇｂｐｓで変動する被試験信号Ｓ１に追従するために、カレントモードロジック（ＣＭＬ）形式の電圧ドライバで構成される。図２（ａ）、（ｂ）は、図１のしきい値電圧発生器１０の構成例を示す回路図である。
【００２６】
図２（ａ）のしきい値電圧発生器１０ａは、終端電圧発生器２０、抵抗Ｒ１、符号器２２、複数の電流源２４１〜２４３、複数のＤ／Ａコンバータ２６１〜２６３を備える。電流源２４の個数は任意であり、しきい値電圧Ｖｔｈの分解能に応じて設計される。終端電圧発生器２０は、終端電圧ＶＴを生成する。抵抗Ｒ１の一端には、終端電圧発生器２０が発生する終端電圧ＶＴが印加される。抵抗Ｒ１の他端には、複数の電流源２４１〜２４３が接続される。電流源２４１〜２４３は、Ｄ／Ａコンバータ２６１〜２６３によって設定される定電流Ｉ１〜Ｉ３を生成する。
【００２７】
符号器２２は、タイミング発生器ＴＧからのタイミング制御信号と同期している。符号器２２は、タイミング制御信号が示す設定タイミングｔＶにおいて、パターン発生器ＰＧからの期待値データＥＸＰに応じて、電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３のオン、オフを制御する。電流Ｉ１〜Ｉ３のオン、オフは、各電流Ｉ１〜Ｉ３の経路上に設けられたスイッチ２８１〜２８３によって制御されてもよい。電流源２４１〜２４３が電流ゼロの状態を実現できる場合、これらのスイッチは省略できる。
【００２８】
電流源２４１〜２４３が生成する電流Ｉ１〜Ｉ３は等しくてもよい。この場合、符号器２２は、期待値データＥＸＰを、サーモメータコードに変換する。電流Ｉ１〜Ｉ３がバイナリで重み付けされている場合、符号器２２は期待値データＥＸＰをバイナリコードに変換する。
【００２９】
図２（ａ）のしきい値電圧発生器１０ａは、抵抗Ｒ１の他端に生ずる電圧を、期待値データＥＸＰに応じたしきい値電圧Ｓ２として出力する。
【００３０】
図２（ｂ）のしきい値電圧発生器１０ｂは、図２（ａ）の複数の電流源２４１〜２４３に代えて、可変電流源２４ｂを備える。Ｄ／Ａコンバータ２６は、期待値データＥＸＰに応じて可変電流源２４ｂを制御する。符号器２２は、期待値データＥＸＰに応じてスイッチ２８を制御する。可変電流源２４ｂが電流ゼロの状態を実現できる場合、このスイッチ２８は省略できる。
【００３１】
図１に戻る。比較部１２は、被試験信号Ｓ１の電圧レベルＶＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較する。比較部１２は、レベルコンパレータＣｐおよびタイミングコンパレータＴＣを含む。レベルコンパレータＣｐは、被試験信号Ｓ１の電圧レベルＶＤＵＴを、それと対応するしきい値電圧Ｖｔｈと比較し、大小関係を示す比較信号Ｓ３を出力する。タイミングコンパレータＴＣは、レベルコンパレータＣｐからの比較信号Ｓ３を、タイミング発生器ＴＧが指示するタイミングでラッチし、比較信号Ｓ４を出力する。
【００３２】
デジタル比較器１４は、比較部１２からの比較信号Ｓ４にもとづき、ＤＵＴ１の良否を判定する。
【００３３】
以上が試験装置２の構成である。続いてその動作を説明する。図３は、図１の試験装置２の電圧マージン試験の動作を示すタイムチャートである。ＤＵＴ１からの被試験信号Ｓ１がハイ／ロー２値（１／０）のデジタル信号であり、電圧マージン試験では、被試験信号Ｓ１の電圧レベルＶＤＵＴが、ハイレベル（１）のとき上側しきい値電圧ＶＯＨより高く、ローレベル（０）のとき下側しきい値電圧ＶＯＬより低いことを検査する。
【００３４】
時刻ｔ０、ｔ１、…は、被試験信号Ｓ１のレベルを判定すべきタイミング（ストローブタイミングという）であり、図３のタイムチャートでは、期待値データＥＸＰがストローブタイミングｔ０〜ｔ６それぞれにおいて［１、１、０、１、０、０、１］である場合を示す。ストローブタイミングは上述のタイミング発生器ＴＧによって制御される。
【００３５】
しきい値電圧発生器１０は、期待値データＥＸＰの列＝［１、１、０、１、０、０、１］を受け、それに応じたしきい値電圧Ｖｔｈの列Ｓ２＝｛Ｖｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４、Ｖｔｈ５、Ｖｔｈ６｝を生成する。ｉ番目のストローブタイミングにおけるしきい値電圧Ｖｔｈｉは、期待値パターンＥＸＰに含まれるｉ番目の期待値データＥＸＰ［ｉ］に対応した電圧レベルをとる。具体的にはしきい値電圧発生器１０は、ＥＸＰ［ｉ］＝１のときハイレベルのしきい値電圧ＶＯＨを、ＥＸＰ［ｉ］＝０のときローレベルのしきい値電圧ＶＯＬを生成する。
【００３６】
レベルコンパレータＣｐから出力される比較信号Ｓ３は、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４が生成される。デジタル比較器１４は、比較信号Ｓ４と期待値データＥＸＰを比較することにより、ＤＵＴ１の良否（Pass/Fail）を判定する。
【００３７】
以上が図１の試験装置２の動作である。この試験装置２によれば、期待値に応じて、タイミング発生器ＴＧからの制御信号と同期して複数のしきい値電圧ＶＯＨ、ＶＯＬを高速に切りかえることで、２値のデジタル信号を出力するＤＵＴ１の電圧マージン試験をリアルタイムで行うことができる。
【００３８】
（第２の実施の形態）
図４は、第２の実施の形態に係る試験装置２ａの構成を示すブロック図である。以下の実施の形態では、第１の実施の形態と共通する構成に関する説明は適宜省略し、相違点を中心に説明する。
【００３９】
図４の試験装置２ａでは、ひとつのＩ／ＯピンＰＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。図４では各Ｉ／ＯピンＰＩＯごとに、２つのしきい値電圧発生器１０Ｈ、１０Ｌ、比較部１２Ｈ、１２Ｌが設けられる。
【００４０】
複数のしきい値電圧発生器１０Ｈ、１０Ｌは、異なるしきい値電圧列Ｓ２Ｈ、Ｓ２Ｌを発生する。具体的には、しきい値電圧列Ｓ２Ｈ、Ｓ２Ｌは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶＥＸＰを挟むように生成される。ｉ番目のストローブタイミングｔｉにおける期待電圧レベルＶＥＸＰｉに対して、しきい値電圧列Ｓ２Ｈのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＨｉは、
ＶｔｈＨｉ＝ＶＥＸＰｉ＋ΔＶＨ
である。またしきい値電圧列Ｓ２Ｌのｉ番目のストローブタイミングにおける電圧レベルＶｔｈＬｉは、
ＶｔｈＬｉ＝ＶＥＸＰｉ−ΔＶＬ
である。ΔＶＨ、ΔＶＬは所定の電圧マージンである。しきい値電圧発生器１０Ｈ、１０Ｌは、期待電圧レベルＶＥＸＰが取り得るレベル数以上のしきい値電圧のペアを生成できるよう構成される。
【００４１】
比較部１２Ｈおよび１２ＬそれぞれのレベルコンパレータＣｐは、被試験信号Ｓ１をしきい値電圧列Ｓ２Ｈ、Ｓ２Ｌと比較する。つまり比較部１２Ｈおよび１２Ｌは、ウィンドウコンパレータとして動作する。
【００４２】
図５（ａ）、（ｂ）は、図４の試験装置２ａの動作を示すタイムチャートである。図５（ａ）では、ＤＵＴ１からの被試験信号Ｓ１が４値の電圧レベルを取り得る場合を示している。
【００４３】
しきい値電圧発生器１０Ｈは期待値パターンＥＸＰを受け、各ストローブタイミングｔ０、ｔ１、…において、被試験信号Ｓ１の期待電圧レベルＶＥＸＰ０、ＶＥＸＰ１、…より高いしきい値電圧列Ｓ２Ｈ＝ＶＯＨ０、ＶＯＨ１…を発生する。しきい値電圧発生器１０Ｌは、期待値パターンＥＸＰを受け、被試験信号Ｓ１の期待電圧レベルＶＥＸＰ０、ＶＥＸＰ１より低いしきい値電圧列Ｓ２Ｌ＝｛ＶＯＬ０、ＶＯＬ１…｝を発生する。
【００４４】
比較部１２ＨのレベルコンパレータＣｐから出力される比較信号Ｓ３Ｈは、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４Ｈが生成される。同様に比較部１２ＬのレベルコンパレータＣｐから出力される比較信号Ｓ３Ｌは、ストローブタイミングｔ０、ｔ１、…にてラッチされ、比較信号Ｓ４Ｌが生成される。デジタル比較器１４は、比較信号Ｓ４Ｈ、Ｓ４Ｌを、期待値パターンＥＸＰと比較することにより、多値インタフェースを有するＤＵＴ１を試験することができる。
【００４５】
図５（ｂ）は、被試験信号Ｓ１がアナログ信号の場合を示している。被試験信号Ｓ１の期待波形に応じて、各ストローブタイミングごとに、しきい値電圧ＶＯＨ、ＶＯＬを発生することにより、アナログ信号のパス、フェイルの判定も可能である。アナログ信号を試験する場合、しきい値電圧発生器１０Ｈ、１０Ｌの分解能は、試験精度（電圧分解能）を満たすように設計される。
【００４６】
なお、しきい値電圧発生器１０Ｈ、１０Ｌは、独立にしきい値電圧ＶＯＨ、ＶＯＬを生成してもよい。あるいは一方がしきい値電圧を独立に設定すると、他方はもう一方にオフセットを与えるなどして自動的に設定されるようにしてもよい。
【００４７】
（第３の実施の形態）
図６は、第３の実施の形態に係る試験装置２ｂの構成を示すブロック図である。図６の試験装置２ｂは、図４の試験装置２ａと同様に、ひとつのＩ／ＯピンＰＩＯに対して、しきい値電圧発生器１０および比較部１２が複数設けられている。
【００４８】
共通の入力ピンＰＩＯに割り当てられる複数の比較部１２０、１２１は、時分割的に動作するインタリーブコンパレータとして動作する。具体的には、比較部１２０は奇数番目のストローブタイミングｔ１、ｔ３、…における被試験信号Ｓ１の電圧レベルＶＤＵＴをしきい値電圧発生器１００からのしきい値電圧Ｖｔｈ０と比較し、比較部１２１は偶数番目のストローブタイミングｔ０、ｔ２、…における被試験信号Ｓ１の電圧レベルＶＤＵＴをしきい値電圧発生器１０１からのしきい値電圧Ｖｔｈ１と比較する。なおここでの奇数、偶数は便宜的なものに過ぎず、両者を読み替えてもよい。
【００４９】
タイミング発生器ＴＧは、偶数番目のストローブタイミングｔ０、ｔ２、…を示す制御信号φ０を発生し、比較部１２１のタイミングコンパレータＴＣ１およびしきい値電圧発生器１００へと出力する。またタイミング発生器ＴＧは、奇数番目のストローブタイミングｔ１、ｔ３、…を示す制御信号φ１を発生し、比較部１２０のタイミングコンパレータＴＣ０およびしきい値電圧発生器１０１へと出力する。
【００５０】
インタリーブ動作する場合、２つのしきい値電圧Ｖｔｈ０、Ｖｔｈ１の周期は、被試験信号Ｓ１の周期の２倍であるから、制御信号φ０、φ１の周期も、被試験信号Ｓ１の周期の２倍である。しきい値電圧発生器１００に対する制御信号φ０と比較部１２０に対する制御信号φ１は半周期（被試験信号Ｓ１の１周期）ずれている。このことは、比較処理に先だってしきい値電圧Ｖｔｈ０が設定されることを表している。しきい値電圧発生器１０１、比較部１２１についても同様である。
【００５１】
またパターン発生器ＰＧは、期待値パターンＥＸＰのうち、奇数番目のストローブタイミングｔ１、ｔ３、…における期待値Ｐ０をしきい値電圧発生器１００へと出力し、偶数番目のストローブタイミングｔ０、ｔ２、…における期待値Ｐ１をしきい値電圧発生器１０１へと出力する。
【００５２】
マルチプレクサ１６は、比較部１２０および比較部１２１から交互に出力される比較信号Ｓ４０、Ｓ４１を多重化し、デジタル比較器１４へと出力する。マルチプレクサ１６から出力される比較信号Ｓ４は、図１の比較部１２からの比較信号Ｓ４と等価である。
【００５３】
以上が図６の試験装置２ｂの構成である。続いてその動作を説明する。図７は、図６の試験装置２ｂの動作を示すタイムチャートである。図７では、図２と同様に、２値のデジタル信号を試験する場合を示している。図中、白丸は、しきい値電圧発生器１０１によるストローブタイミングを、黒丸はしきい値電圧発生器１００によるストローブタイミングを示す。
【００５４】
しきい値電圧発生器１００および比較部１２０の動作に着目する。ストローブタイミングｔ０において制御信号φ０がアサートされると、しきい値電圧発生器１００が、次のストローブタイミングｔ１における期待値Ｐ０に応じたしきい値電圧Ｖｔｈ０を生成する。そして次のストローブタイミングｔ１において制御信号φ１がアサートされると、比較部１２０のタイミングコンパレータＴＣ０がレベルコンパレータＣｐ０からの比較信号Ｓ３０をラッチする。
【００５５】
しきい値電圧発生器１０１および比較部１２１は、しきい値電圧発生器１００および比較部１２０の裏で同様の処理を行う。具体的には、ストローブタイミングｔ１に制御信号φ１がアサートされると、しきい値電圧発生器１０１が、次のストローブタイミングｔ２における期待値Ｐ１に応じたしきい値電圧Ｖｔｈ１を生成する。そして次のストローブタイミングｔ２において制御信号φ０がアサートされると、比較部１２１のタイミングコンパレータＴＣ１がレベルコンパレータＣｐ１からの比較信号Ｓ３１をラッチする。
【００５６】
以上が試験装置２ｂの動作である。図６の試験装置２ｂによれば、複数の比較部１２を交互に利用するため、より高速な信号を試験することができる。また各比較部１２に着目した場合に、しきい値電圧の設定タイミングと、ストローブタイミングが、ストローブ信号の１相分、シフトしているため、しきい値電圧発生器１０が発生するしきい値電圧が安定した後に、比較処理を行うことができ、試験精度を高めることができる。なお、非常に短時間で安定する場合には、しきい値電圧Ｖｔｈの設定タイミングとストローブタイミングを実質的に同じタイミングとしてもよい。
【００５７】
図６では、２相の比較部１２０、１２１および２つのしきい値電圧発生器１００、１０１をインタリーブする例を示したが、本発明は限定されず、３相以上の比較部１２、しきい値電圧発生器１０をインタリーブしてもよい。
【００５８】
図６のインタリーブ技術は、図４の試験装置２ａにも適用可能である。この場合、図４の比較部１２Ｈ、１２Ｌおよびそれらに付随するしきい値電圧発生器１０Ｈ、１０Ｌそれぞれを、インタリーブの相数に応じた個数設ければよい。
【００５９】
（第４の実施の形態）
図８は、第４の実施の形態に係る試験装置２ｃの構成を示すブロック図である。図８の試験装置２ｃは、図１の試験装置２に加えて、ドライバＤｒおよびフォーマットコントローラ（波形整形器）ＦＣを備える。この試験装置２ｃは、ＤＵＴ１との間で入力端子と出力端子が共有され（Ｉ／Ｏコモン）、単一の伝送線路を介して双方向伝送を行う。
【００６０】
パターン発生器ＰＧは、ＤＵＴ１に供給すべきテスト信号のパターンを示すテストパターンを発生する。このテストパターンは、上述の期待値パターンＥＸＰと対応付けられる。
【００６１】
フォーマットコントローラＦＣは、テストパターンおよびタイミング制御信号を受け、ＤＵＴ１に供給すべきテスト信号列を生成する。ドライバＤｒは、テスト信号列Ｓ５をＩ／Ｏ端子ＰＩＯを介してＤＵＴ１へと出力する。図８の構成によれば、双方向インタフェースを備えるＤＵＴ１を試験できる。
【００６２】
（第５の実施の形態）
図９は、第５の実施の形態に係る試験装置２ｈの構成を示す回路図である。図９の試験装置２ｈは、図１の試験装置２に加えて、電圧変調器１１をさらに備える。上述のように、しきい値電圧発生器１０は、期待値データＥＸＰａに応じた電圧レベルを有するしきい値電圧Ｖｔｈ（Ｓ２）を生成する。電圧変調器１１は、期待値データＥＸＰに応じたしきい値電圧Ｖｔｈを、所定の電圧範囲ΔＶで変化させる。本明細書において、これをしきい値電圧の「変調」とも称する。
【００６３】
本実施の形態では、被試験信号Ｓ１が４値信号であり、４つの電圧レベルＶ０、Ｖ１、Ｖ２、Ｖ３を取り得るものとする。それぞれに対する期待値ＥＸＰａは、"００"、"０１"、"１０"、"１１"である。
これに対してしきい値電圧発生器１０は、４つの電圧レベルＶ０〜Ｖ３の間に配置される３つのしきい値電圧Ｖｔｈ＝ＶＯＨ、ＶＯＭ、ＶＯＬのうち、期待値データＥＸＰａに応じたひとつを生成する。
【００６４】
１． ＥＸＰａ＝"００"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＬを生成する。ＶＤＵＴ＜ＶＯＬのときパス判定、ＶＤＵＴ＞ＶＯＬのときフェイル判定がなされるように、デジタル比較器１４に対する期待値ＥＸＰｂの値が設定される。
【００６５】
２． ＥＸＰａ＝"０１"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＭを生成する。ＶＤＵＴ＜ＶＯＭのときパス判定、ＶＤＵＴ＞ＶＯＭのときフェイル判定がなされるように、期待値ＥＸＰｂが設定される。
もしくは、しきい値電圧発生器１０はしきい値電圧ＶＯＬを生成する。ＶＤＵＴ＞ＶＯＬのときパス判定、ＶＤＵＴ＜ＶＯＬのときフェイル判定がなされるように、期待値ＥＸＰｂの値が設定される。
【００６６】
３． ＥＸＰａ＝"１０"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＭを生成する。ＶＤＵＴ＞ＶＯＭのときパス判定、ＶＤＵＴ＜ＶＯＭのときフェイル判定がなされるように、期待値ＥＸＰｂの値が設定される。
もしくはしきい値電圧発生器１０は、しきい値電圧ＶＯＨを生成する。この場合、ＶＤＵＴ＜ＶＯＨのときパス判定、ＶＤＵＴ＞ＶＯＨのときフェイル判定がなされるように期待値ＥＸＰｂの値が設定される。
【００６７】
４． ＥＸＰａ＝"１１"のとき
しきい値電圧発生器１０は、しきい値電圧ＶＯＨを生成する。ＶＤＵＴ＞ＶＯＨのときパス判定、ＶＤＵＴ＜ＶＯＨのときフェイル判定がなされるように、期待値ＥＸＰｂの値が設定される。
【００６８】
図１０（ａ）〜（ｃ）は、図９の試験装置２ｈの動作を示す図である。図１０（ａ）は、しきい値電圧Ｖｔｈを変調しない場合の動作例を示す。これは図２の試験装置２の動作と等価である。
【００６９】
図１０（ｂ）は、電圧変調器１１によって変調されたしきい値電圧Ｖｔｈの波形を示す。しきい値電圧ＶＯＨは、ＶＯＨｍａｘ〜ＶＯＨｍｉｎの間で変化する。ＶＯＭ、ＶＯＬも同様に、所定の範囲で変化する。しきい値電圧ＶＯＨ、ＶＯＭ、ＶＯＬの変調方法については後述する。
【００７０】
図１０（ｂ）において、ストローブタイミングｔ０、ｔ４、ｔ６に着目する。各ストローブタイミングにおいて、期待値データＥＸＰは同じである。これに対して、タイミングｔ０におけるしきい値電圧Ｖｔｈは、ＶＯＨｍａｘであり、ｔ４、ｔ６におけるしきい値電圧Ｖｔｈは、ＶＯＨｍｉｎである。別のタイミングにおいては、ＶＯＨｍａｘとＶＯＨｍｉｎの中間的な値をも取り得る。
【００７１】
しきい値電圧Ｖｔｈを変調した状態で、ある程度長いテストパターンを利用して試験を行うと、統計的に、しきい値電圧Ｖｔｈは、変調範囲内で変化することになる。そして、テストが終了した段階において、すべてのサイクルでパス判定が得られていれば、そのときのＤＵＴ１は、図１０（ｃ）に示すように、ＶＯＨｍｉｎ〜ＶＯＨｍａｘ、ＶＯＭｍｉｎ〜ＶＯＭｍａｘ、ＶＯＬｍｉｎ〜ＶＯＬｍａｘの電圧マージンを有することが保証される。つまり、被試験信号Ｓ１は図１０（ｃ）に示すアイ開口を有することが保証される。
【００７２】
電圧変調器１１を用いずに同様の試験を行う場合、しきい値電圧の組をＶＯＨ、ＶＯＭ、ＶＯＬを固定した状態で１回の試験を行い、しきい値電圧の組を切りかえながら、同様の試験を繰り返すことが求められる。この手法では、多値信号のレベルの増加にともない、試験時間も増大する。
【００７３】
これに対して、図９の試験装置２ｈによれば、１回の試験で、リアルタイムに電圧マージン試験を行うことができる。
【００７４】
続いて、電圧変調器１１によるしきい値電圧Ｖｔｈの変調方法について説明する。
電圧変調器１１は、期待値データＥＸＰに応じた基準しきい値レベルに、期待値データＥＸＰの値とは無相関なオフセット成分ＶＯＦＳを重畳してもよい。図１０（ｂ）のしきい値電圧Ｖｔｈは、図１０（ａ）に示されるしきい値電圧Ｖｔｈに、テストレートよりも速い速度で振動するオフセット電圧ＶＯＦＳが重畳されたものと把握できる。
【００７５】
図１１（ａ）〜（ｄ）は、オフセット成分ＶＯＦＳの具体例を示す図である。図１１（ａ）は、テストレートより高速なオフセット電圧ＶＯＦＳを示す。オフセット電圧ＶＯＦＳは、期待値データＥＸＰの値とは無関係に、正と負が交互に繰り返すように生成される。図１１（ｂ）のオフセット電圧ＶＯＦＳは、正と負が、ランダムに発生する。図１１（ｃ）、（ｄ）のオフセット電圧ＶＯＦＳは、テストレートと同期してその値が変化する。つまり、被試験信号Ｓ１の一周期中、一定レベルをとる。図１１（ｃ）は、正と負が交互に、図１１（ｄ）は、正と負がランダムに発生する。
【００７６】
なおオフセット成分ＶＯＦＳは、これらには限定されず、その他の波形であってもよい。たとえばオフセット成分ＶＯＦＳは、テストレートよりもさらに低い周波数を有していてもよい。つまり、ストローブタイミングにおいて、しきい値電圧Ｖｔｈが所定の範囲で振動していればよい。
【００７７】
図１２（ａ）、（ｂ）は、テストレートと同期したオフセット成分が重畳されたしきい値電圧の波形図である。図１２（ａ）は、期待値データＥＸＰの値とは無相関なオフセット成分が重畳される場合を示す。
【００７８】
これに対して図１２（ｂ）は、期待値データＥＸＰと相関を有するオフセット成分が重畳される場合を示す。電圧変調器１１は、期待値データＥＸＰが示す被試験信号Ｓ１が取るべき期待電圧レベル（Ｖ０〜Ｖ３）が、高い値から低い値へ遷移するとき、遷移後のしきい値電圧Ｖｔｈを、低レベル側にオフセットする。反対に期待値データＥＸＰが示す期待電圧レベル（Ｖ０〜Ｖ３）が、低い値から高い値へ遷移するとき、電圧変調器１１は、遷移後のしきい値電圧Ｖｔｈを、高レベル側にオフセットする。この場合、より厳しい条件で、ＤＵＴ１を試験することができる。
【００７９】
続いて、しきい値電圧発生器１０および電圧変調器１１の構成を説明する。図１３は、しきい値電圧発生器および電圧変調器の第１の構成例を示す回路図である。しきい値電圧発生器１０は、図２（ａ）に示したように、カレントモードロジック方式の電圧ドライバで構成してもよい。
電圧変調器１１は、Ｄ／Ａコンバータ２６１〜２６ｍの設定値を切りかえることにより、各電流源２４１〜２４ｍの電流値を、期待値データＥＸＰと無相関に、もしくは相関をもって変化させる。その結果、抵抗Ｒ１に流れる電流値にオフセットを与え、しきい値電圧Ｖｔｈを変化させることができる。
【００８０】
図１４は、しきい値電圧発生器および電圧変調器の第２の構成例を示す回路図である。しきい値電圧発生器１０は、期待値データＥＸＰに応じて制御されるスイッチ２８に加えて、電圧変調器１１によって制御されるスイッチ２９を備える。電流源２５は、オフセット成分に相当する電流ＩΔを生成する。Ｄ／Ａコンバータ２７は、電流ＩΔ、つまりしきい値電圧Ｖｔｈの変動幅を設定する。
【００８１】
電圧変調器１１は、期待値データＥＸＰと無相関に、もしくは相関をもって、スイッチ２９のオン、オフを切りかえることにより、抵抗Ｒ１に流れる電流値をΔＩだけオフセットさせ、しきい値電圧Ｖｔｈを変化させることができる。
【００８２】
（第６の実施の形態）
図１５は、第５の実施の形態に係る試験装置２ｉの構成を示す回路図である。図１５の試験装置２ｉは、図９の試験装置２ｈに加えて、タイミング変調器２１をさらに備える。タイミング変調器２１は、タイミング発生器ＴＧが発生するストローブタイミングｔ０、ｔ１、ｔ２…を時間軸方向に所定の範囲ΔＴでシフト（変調）させる。
【００８３】
図１６は、しきい値電圧Ｖｔｈおよびストローブタイミングが変調される様子を示す図である。ストローブタイミングの破線は、変調される前のタイミングを、実線が変調されたストローブタイミングを示す。ストローブタイミングは、期待値データＥＸＰと無相関に変調されてもよいし、相関をもって変調されてもよい。
【００８４】
しきい値電圧Ｖｔｈとストローブタイミングを変調しながらあるＤＵＴ１を試験すると、アイマージン試験をリアルタイムで行うことができる。図１７（ａ）〜（ｄ）は、図１５の試験装置２ｉによって設定しうるさまざまなアイマスクを示す図である。
しきい値電圧ＶｔｈをΔＶの範囲で、ストローブタイミングをΔＴの範囲で変調することにより、図１７（ａ）に示すアイマスクを実現できる。また、しきい値電圧Ｖｔｈとストローブタイミングの組み合わせを、アイマスクの頂点となるように変化させることにより、図１７（ｂ）〜（ｄ）に示すようなアイマスクを実現できる。
【００８５】
（第７の実施の形態）
図１８は、第７の実施の形態に係る試験装置２ｊの構成を示す回路図である。この試験装置２ｊは、図４の試験装置２ａもしくは図６の試験装置２ｂと、図９の試験装置２ｈを組み合わせた構成を有する。この構成によれば、ウインドウコンパレータの上側しきい値電圧と下側しきい値電圧を変調することができる。あるいはインタリーブコンパレータのしきい値電圧を変調させることができる。
各電圧変調器１１Ｈ、１１Ｌは、互いに同期して、対応するしきい値電圧を変調してもよいし、非同期で変調してもよい。また各電圧変調器１１Ｈ、１１Ｌは、互いに無相関に、対応するしきい値電圧を変調してもよい。この試験装置２ｊに、さらに図１６のタイミング変調器２１を設けてもよい。
【００８６】
（第８の実施の形態）
図１９は、第８の実施の形態に係る試験装置２ｋの構成を示す回路図である。試験装置２ｋは、ＤＵＴ１から出力される差動の被試験信号Ｓ１を試験する。この試験装置２ｋは、図１８の試験装置２ｊと同様に２つの比較部１２Ｐ、１２Ｎを備えており、一方のコンパレータには差動信号の正論理（ポジティブ）信号Ｓ１Ｐが、他方のコンパレータには差動信号の負論理（ネガティブ）信号Ｓ１Ｎが入力されている。
【００８７】
このような構成においても、正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎそれぞれに対するしきい値電圧Ｓ２Ｐ、Ｓ２Ｎを変調することにより、上述のシングルエンド信号を試験する場合と同様の効果を得ることができる。なお、しきい値電圧Ｓ２Ｐ、Ｓ２Ｎは独立に変調されてもよいし、同期して変調されてもよい。
【００８８】
図２０は、図１９の試験装置２ｋにおけるしきい値電圧の変調の一例を示す波形図である。この例では、２つのしきい値電圧Ｓ２Ｐ、Ｓ２Ｎを同期して逆相で変調されている。この変調を行うことにより、差動信号つまり正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎの差分Ｄｉｆｆ（＝Ｓ１Ｐ−Ｓ１Ｎ）の電圧マージン試験を行うことができる。
【００８９】
（第９の実施の形態）
図２１は、第９の実施の形態に係る試験装置２ｌの構成を示す回路図である。試験装置２ｌは、第８の実施の形態と同様に、ＤＵＴ１から差動の被試験信号Ｓ１を受ける。比較部１２ｌは、差動しきい値コンパレータＤＩＦＦ＿ＣＯＭＰを備える。図２１において差動しきい値コンパレータＤＩＦＦ＿ＣＯＭＰは、レベルコンパレータＣｐとレベルシフト回路ＬＳを含む。なお差動しきい値コンパレータの構成は図２１のそれに限定されない。
【００９０】
レベルシフト回路ＬＳは、しきい値電圧発生器１０からの制御信号Ｓ２に応じて、差動被試験信号Ｓ１の正論理信号Ｓ１Ｐ、負論理信号Ｓ１Ｎの一方、もしくは両方をレベルシフトする。制御信号Ｓ２は、被試験信号Ｓ１の期待値に応じて変調されている。またコンパレータＣｐは、正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎの差分Ｄｉｆｆを所定の基準電圧Ｖｒｅｆと比較し、比較結果を示す比較信号Ｓ３を生成する。基準電圧Ｖｒｅｆはゼロであってもよい。
【００９１】
この構成において、レベルシフト回路ＬＳの制御レベルを変調することにより、正論理信号Ｓ１Ｐと負論理信号Ｓ１Ｎの差分信号ＤＩＦＦを変調することができ、相対的に差動しきい値レベルを変調することができる。
【００９２】
図２２（ａ）、（ｂ）は、図２１の試験装置２ｌの動作の例を示す波形図である。図２２（ａ）は、負論理信号Ｓ１Ｎを正方向にレベルシフトした場合を、図２２（ｂ）は、正論理信号Ｓ１Ｐを正方向にレベルシフトした場合を示す。レベルシフトの結果、差動成分Ｄｉｆｆと基準電圧Ｖｒｅｆの電位差がシフトされ、結果としてしきい値電圧Ｖｔｈをシフトするのと同様の効果を得ることができる。なお、図２２（ａ）、（ｂ）では、各サイクルで同じシフト量が与えられる場合を示すが、上述したように、ランダムなシフトを与えてもよいし、期待値データＥＸＰに応じたシフトを与えてもよい。
【００９３】
（第１０の実施の形態）
これまでの実施の形態では、しきい値電圧Ｖｔｈを変調することにより、マージン試験を行う用途について説明した。これに対して第１０の実施の形態では、しきい値電圧を変調の用途を、被試験信号Ｓ１のレベル変動の補正に利用する用途を説明する。たとえば被試験信号Ｓ１がレベル変動成分を有するとき、コンパレータＣｐのしきい値電圧Ｖｔｈを固定すると、比較結果を誤る場合がある。たとえば差動の被試験信号Ｓ１のコモンモード電圧の変動は、差動信号の振幅Ｄｉｆｆには影響しない。したがって差動信号を試験する場合、コモンモード電圧レベルの影響を除去して電圧比較する必要がある。
この場合、レベル変動成分が試験装置２において既知であれば、その変動成分に応じてしきい値電圧Ｓ２（Ｖｔｈ）を変調することにより、レベル変動の影響をキャンセルすることができる。
【００９４】
レベル変動成分が未知の場合、それを測定する手段を設ければよい。図２３は、第１０の実施の形態に係る試験装置２ｍの構成を示す回路図である。図２３の試験装置２ｍは、図９の構成に加えて電圧レベル変動成分測定器１３をさらに備える。電圧レベル変動成分測定器１３は、被試験信号Ｓ１のレベル変動成分（コモンモード電圧）を測定する。電圧変調器１１は、測定されたレベル変動成分に応じてしきい値電圧Ｓ２（Ｖｔｈ）を変調する。これにより、レベル変動の影響をキャンセルできる。
【００９５】
以上、本発明について、いくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００９６】
図２４（ａ）〜（ｃ）は、第１〜第３の変形例に係る試験装置の構成を示すブロック図である。これらの変形例は、上述のいずれの実施の形態とも組み合わせることが可能であり、それらも本発明の範囲に含まれる。
【００９７】
図２４（ａ）の試験装置２ｄは、図８の試験装置２ｃの変形であり、しきい値電圧発生器１０ｄがドライバＤｒと共有されている。双方向通信において、送信と受信が時分割的に行われる場合がある。この場合、ドライバＤｒの出力を、ＤＵＴ１に接続するか、レベルコンパレータＣｐに接続するかを切りかえ可能なスイッチ３４を追加すればよい。ＣＭＬ形式のドライバＤｒをしきい値電圧発生器１０ｄとして利用することにより、回路面積を削減でき、ハードウェアコストを低減できる。
【００９８】
図２４（ｂ）の試験装置２ｅは、シュムーコントロール部３０をさらに備える。試験装置は、ＲＴＴＣ（リアルタイムタイミングコントロール）によってオンザフライでタイミング（データレート）を変更することができる。このタイミング変更と、上述したリアルタイムのしきい値電圧の変更を組み合わせることにより、シュムー（Ｓｈｍｏｏ）プロットを生成できる。
【００９９】
具体的には、しきい値電圧発生器１０はパターン発生器ＰＧからの期待値パターンＥＸＰと、シュムーコントロール部３０からの制御信号Ｓ６を受ける。そしてしきい値電圧発生器１０は、リアルタイムでしきい値電圧列Ｓ２の電圧レベルを、制御信号Ｓ６に応じて順に変化させていく。
【０１００】
従来のシュムープロット試験は、レベルコンパレータＣｐに対する比較電圧（しきい値電圧）をスイープさせ、各比較電圧ごとに、被試験信号Ｓ１を試験し、リセットしては同じ動作を繰り返す必要があった。これに対して図２４（ｂ）の試験装置２ｅでは、シュムープロット試験をリアルタイムに実現でき、シュムープロット試験の実行時間を大幅に短縮できる。
【０１０１】
図２４（ｃ）の試験装置２ｆは、適応制御部３２を備える。適応制御部３２は、Ｉ／Ｏ端子ＰＩＯに入力される被試験信号Ｓ１の電圧レベルＶＤＵＴをモニタし、その結果をしきい値電圧発生器１０の終端電圧発生器２０やＤ／Ａコンバータ２６へとフィードバックする。つまり適応制御部３２は、被試験信号Ｓ１に応じて、しきい値電圧のレベルを適応制御する。これにより、出力信号の振幅変動やオフセット変動を許容するデバイスの試験も、適応的に行うことができる。
【０１０２】
図２５は、図４の試験装置の変形例を示すブロック図である。図２６は、図２５の試験装置２ｇの動作を示すタイムチャートである。図２５の試験装置２ｇにおいて、レベルコンパレータＣｐは、第１コンパレータＣｐＨ、第２コンパレータＣｐＬ、差分検出器４０、比較電圧発生器４２を含む。
【０１０３】
しきい値電圧発生器１０ｇは、被試験信号Ｓ１が各ストローブタイミングにおいてとるべき期待電圧レベルＶＥＸＰに相当するしきい値電圧列Ｓ２を生成する。差分検出器４０は、各ストローブタイミングにおいて、被試験信号Ｓ１の電圧レベルＶＤＵＴと期待電圧レベルＶＥＸＰの差分を示す差分信号Ｓ７を生成する。比較電圧発生器４２は、差分信号Ｓ７に許容される上限を規定する第１しきい値電圧ＶＯＨと、下限を規定する第２しきい値電圧ＶＯＬを生成する。レベルコンパレータＣｐＨ、ＣｐＬは、差分信号Ｓ７の電圧レベルを、第１しきい値電圧ＶＯＨ、ＶＯＬと比較する。タイミングコンパレータＴＣＨ、ＴＣＬはそれぞれ、レベルコンパレータＣｐＨ、ＣｐＬの出力信号Ｓ３Ｈ、Ｓ３Ｌをストローブタイミングでラッチする。
【０１０４】
図２５の試験装置２ｇによれば、ＶＤＵＴ−ＶＥＸＰを示す差分信号Ｓ７が、２つのしきい値電圧ＶＯＨとＶＯＬと比較され、ＶＯＬ＜ＶＤＵＴ−ＶＥＸＰ＜ＶＯＨのとき、すなわちＶＯＬ＋ＶＥＸＰ＜ＶＤＵＴ＜ＶＯＨ＋ＶＥＸＰのときパス判定とされ、それ以外のときフェイル判定とされる。つまり２つのレベルコンパレータＣｐＨ、ＣＰＬがウィンドウコンパレータとして機能するため、図４の試験装置２ａと同様に、ＤＵＴ１の良否を判定できる。
【０１０５】
最後にしきい値電圧発生器１０の変形例を説明する。図２７（ａ）〜（ｃ）は、変形例に係るしきい値電圧発生器の構成を示す回路図である。
【０１０６】
図２７（ａ）のしきい値電圧発生器１０ｃは、図２（ａ）のしきい値電圧発生器１０ａを差動形式としたものである。図２（ａ）のスイッチ２８はそれぞれ、図２７（ａ）において差動トランジスタペアＭ１、Ｍ２に置き換えられている。各スイッチ２８に対応する電流源２４は、差動トランジスタペアＭ１、Ｍ２のテイル電流源として接続される。また抵抗Ｒ１は２つ設けられ、差動トランジスタペアＭ１、Ｍ２に負荷として接続される。
【０１０７】
符号器２２ｃは、複数のスイッチ２８１〜２８４それぞれの差動トランジスタペアＭ１、Ｍ２を制御する。
【０１０８】
図２７（ａ）のしきい値電圧発生器１０ｃによれば、差動構成としたことにより、高速な被試験信号Ｓ１に追従可能なしきい値電圧列Ｓ２を生成できる。
【０１０９】
図２７（ｂ）のしきい値電圧発生器１０ｄは、図２７（ａ）の変形である。スイッチ２８１を構成する差動トランジスタＭ１、Ｍ２はそれぞれ、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２でバイアスされており、バイアス状態に応じた電流が流れている。つまり基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２によって、しきい値電圧列Ｓ２の基準レベルが定まる。
【０１１０】
その他のスイッチ２８２〜２８５では、２つのトランジスタＭ１、Ｍ２それぞれにテイル電流源２４Ｈ、２４Ｌが個別に接続されている。符号器２２ｄは、スイッチ２８２〜２８５のトランジスタＭ１、Ｍ２のオン、オフを制御する。
【０１１１】
図２７（ｃ）のしきい値電圧発生器１０ｅは、図２７（ｂ）のしきい値電圧発生器１０ｃから、スイッチ２８１、電流源２４１を省略した構成である。
【０１１２】
図２７（ｂ）、（ｃ）の構成によれば、トランジスタや電流源のミスマッチに強くなる。
【０１１３】
上述のさまざまの実施の形態および変形例は、その他の実施の形態および変形例と、その効果を損なわない範囲において、任意に組み合わせることができ、それらも当然に本発明の範囲に含まれる。
【０１１４】
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【０１１５】
１…ＤＵＴ、Ｒ１…抵抗、ＰＩＯ…Ｉ／Ｏ端子、Ｃｐ…レベルコンパレータ、ＴＣ…タイミングコンパレータ、ＰＧ…パターン発生器、ＴＧ…タイミング発生器、ＦＣ…フォーマットコントローラ、Ｄｒ…ドライバ、Ｓ１…被試験信号、２…試験装置、Ｓ２…しきい値電圧列、１０…しきい値電圧発生器、１１…電圧変調器、１２…比較部、１３… 電圧レベル変動成分測定器、１４…デジタル比較器、１６…マルチプレクサ、２０…終端電圧発生器、２２…符号器、２４…電流源、２６…Ｄ／Ａコンバータ、２８…スイッチ、３０…シュムーコントロール部、３２…適応制御部、３４…スイッチ、４０…差分検出器、４２…比較電圧発生器。
【特許請求の範囲】
【請求項１】
被試験デバイスから出力される被試験信号であって、その値に応じて電圧レベルが変化する被試験信号を試験する試験装置であって、
前記被試験信号が入力される入力ピンと、
前記入力ピンに入力される前記被試験信号の期待値を示す期待値データを発生するパターン発生器と、
前記期待値データを受け、当該期待値データに応じた電圧レベルを有するしきい値電圧を、前記被試験信号と同期して生成するしきい値電圧発生器と、
前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較する比較部と、
前記期待値データに応じた前記しきい値電圧を、所定の電圧範囲で変化させる電圧変調器と、
を備えることを特徴とする試験装置。
【請求項２】
前記電圧変調器は、前記期待値データに応じた基準しきい値レベルに、オフセット成分を重畳することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記電圧変調器は、前記期待値データの値とは無相関なオフセット成分を重畳することを特徴とする請求項２に記載の試験装置。
【請求項４】
前記電圧変調器は、所定の周期で変動するオフセット成分を重畳することを特徴とする請求項１に記載の試験装置。
【請求項５】
前記電圧変調器は、前記被試験信号の一周期中、一定レベルをとるオフセット成分を重畳し、前記被試験信号の周期を単位として前記オフセット成分を切りかえることを特徴とする請求項２に記載の試験装置。
【請求項６】
前記電圧変調器は、前記期待値データの値に応じたオフセット成分を重畳することを特徴とする請求項２に記載の試験装置。
【請求項７】
前記電圧変調器は、前記期待値データが示す前記被試験信号が取るべき電圧レベルが、高い値から低い値へ遷移するとき、遷移後の前記しきい値電圧を、低レベル側にオフセットし、前記期待値データが示す前記被試験信号が取るべき電圧レベルが、低い値から高い値へ遷移するとき、遷移後の前記しきい値電圧を、高レベル側にオフセットすることを特徴とする請求項６に記載の試験装置。
【請求項８】
前記しきい値電圧発生器は、カレントモードロジック方式の電圧ドライバを含み、
前記電圧変調器は、前記電圧ドライバの電流値をオフセットさせることを特徴とする請求項１から７のいずれかに記載の試験装置。
【請求項９】
前記比較部が、前記被試験信号の電圧レベルと前記しきい値電圧との比較結果をラッチするストローブタイミングを規定するタイミング信号を生成するタイミング発生器と、
前記ストローブタイミングを変調するタイミング変調器と、
をさらに備えることを特徴とする請求項１から８のいずれかに記載の試験装置。
【請求項１０】
前記タイミング変調器は、前記期待値データの値とは無相関に、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１１】
前記タイミング変調器は、前記期待値データのタイミングと同期して、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１２】
前記タイミング変調器は、前記電圧変調器とは無相関に、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１３】
前記タイミング変調器は、前記電圧変調器と同期して、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１】
被試験デバイスから出力される被試験信号であって、その値に応じて電圧レベルが変化する被試験信号を試験する試験装置であって、
前記被試験信号が入力される入力ピンと、
前記入力ピンに入力される前記被試験信号の期待値を示す期待値データを発生するパターン発生器と、
前記期待値データを受け、当該期待値データに応じた電圧レベルを有するしきい値電圧を、前記被試験信号と同期して生成するしきい値電圧発生器と、
前記被試験信号の電圧レベルをそれと対応する前記しきい値電圧と比較する比較部と、
前記期待値データに応じた前記しきい値電圧を、所定の電圧範囲で変化させる電圧変調器と、
を備えることを特徴とする試験装置。
【請求項２】
前記電圧変調器は、前記期待値データに応じた基準しきい値レベルに、オフセット成分を重畳することを特徴とする請求項１に記載の試験装置。
【請求項３】
前記電圧変調器は、前記期待値データの値とは無相関なオフセット成分を重畳することを特徴とする請求項２に記載の試験装置。
【請求項４】
前記電圧変調器は、所定の周期で変動するオフセット成分を重畳することを特徴とする請求項１に記載の試験装置。
【請求項５】
前記電圧変調器は、前記被試験信号の一周期中、一定レベルをとるオフセット成分を重畳し、前記被試験信号の周期を単位として前記オフセット成分を切りかえることを特徴とする請求項２に記載の試験装置。
【請求項６】
前記電圧変調器は、前記期待値データの値に応じたオフセット成分を重畳することを特徴とする請求項２に記載の試験装置。
【請求項７】
前記電圧変調器は、前記期待値データが示す前記被試験信号が取るべき電圧レベルが、高い値から低い値へ遷移するとき、遷移後の前記しきい値電圧を、低レベル側にオフセットし、前記期待値データが示す前記被試験信号が取るべき電圧レベルが、低い値から高い値へ遷移するとき、遷移後の前記しきい値電圧を、高レベル側にオフセットすることを特徴とする請求項６に記載の試験装置。
【請求項８】
前記しきい値電圧発生器は、カレントモードロジック方式の電圧ドライバを含み、
前記電圧変調器は、前記電圧ドライバの電流値をオフセットさせることを特徴とする請求項１から７のいずれかに記載の試験装置。
【請求項９】
前記比較部が、前記被試験信号の電圧レベルと前記しきい値電圧との比較結果をラッチするストローブタイミングを規定するタイミング信号を生成するタイミング発生器と、
前記ストローブタイミングを変調するタイミング変調器と、
をさらに備えることを特徴とする請求項１から８のいずれかに記載の試験装置。
【請求項１０】
前記タイミング変調器は、前記期待値データの値とは無相関に、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１１】
前記タイミング変調器は、前記期待値データのタイミングと同期して、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１２】
前記タイミング変調器は、前記電圧変調器とは無相関に、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【請求項１３】
前記タイミング変調器は、前記電圧変調器と同期して、前記ストローブタイミングを変調することを特徴とする請求項９に記載の試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１１−２１５１２７（Ｐ２０１１−２１５１２７Ａ）
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願番号】特願２０１０−２１２７４３（Ｐ２０１０−２１２７４３）
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
【公開日】平成２３年１０月２７日（２０１１．１０．２７）
【国際特許分類】
【出願日】平成２２年９月２２日（２０１０．９．２２）
【出願人】（３９０００５１７５）株式会社アドバンテスト (1,005)
【Ｆターム（参考）】
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