【課題】貫通電極が絶縁膜で被覆されていようがいまいが、貫通電極と配線の接触面積を確保すること。
【解決手段】本実施形態に係る半導体装置は、第１の半導体チップ２００と、第１の半導体チップ２００上に積層された第２の半導体チップ３００と、第１の半導体チップ２００と第２の半導体チップ３００とを接続する貫通電極１２０と、を有している。貫通電極１２０は、第１の貫通電極部１２２と第２の貫通電極部１２４を有している。第１の貫通電極部１２２は、第２の半導体チップ３００において、第２の絶縁膜４２の上面から第２の配線３２の上部まで設けられている。第２の貫通電極部１２４は、第１の貫通電極部１２２の下面と繋がっており、かつ第２の配線３２と同一層から第２の半導体チップ３００の第１の配線３０上部まで設けられている。第１の貫通電極部１２２と第２の貫通電極部１２４の孔径は、平面視で、第１の貫通電極部１２２の孔径の方が大きい。 （もっと読む）

【課題】貫通電極の形成時スループットやコスト悪化を回避する。
【解決手段】シリコン基板１に、貫通電極用のホール２６を形成する。さらにホール２６
上を含んで絶縁膜２２，２３をエッチングして溝３５を形成する。この後、バリアメタル
層４１とシード層４２を積層させてから、ＣＭＰ法による研磨でホール２６の内壁及び溝
３５内のみにシード層４２を残す。シリコン基板１をめっき槽に浸漬させ、溝３５を介し
てホール２６内に電流を供給すると、ホール２６内と溝３５のみにＣｕ膜４７が成長する
。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置の設計フローは、プラグＰＧに接続された配線Ｍ１を含むチップレイアウトを設計するステップと、設計されたチップレイアウトにおけるプラグＰＧに対する配線Ｍ１のマージンを、プラグＰＧに対する配線Ｍ１のリセス量に応じて修正するステップとを有している。この修正ステップは、テストウエハに試験用プラグとそれに３次元的に接続された試験用配線とを含むテストパターンを形成するサブステップと、試験用配線の配線幅および配線密度と試験用プラグに対する試験用配線のリセス量との相関を調べるサブステップを有している。更に、得られた相関に基づいてプラグＰＧに対する配線Ｍ１のリセス量を予測するサブステップと、予測されたリセス量に応じてプラグＰＧに対する配線Ｍ１のマージンを修正するサブステップを有している。 （もっと読む）

【課題】ラインエッジ粗さを低減させて特徴をエッチングする
【解決手段】ラインエッジ粗さを低減させて層内に特徴を形成するための方法が提供される。層の上に、フォトレジスト層が形成される。フォトレジスト層は、フォトレジスト側壁をともなうフォトレジスト特徴を形成するために、パターン形成される。複数のサイクルを実施することによって、フォトレジスト特徴の側壁の上に、厚さ１００ｎｍ未満の側壁層が形成される。各サイクルは、単分子層から２０ｎｍまでの厚さを有する層をフォトレジスト層上に堆積させることを含む。フォトレジスト特徴を通して、層内に特徴がエッチングされる。フォトレジスト層および側壁層は、剥ぎ取られる。 （もっと読む）

【課題】シュリンク技術を利用して、コンタクトホールとして利用できる複数の凹部を１回のレジストマスク工程で異なる深さ寸法に形成することのできるコンタクトホールの形成方法、および電気光学装置の製造方法を提供すること。
【解決手段】電気光学装置の素子基板１０上にコンタクトホールを形成するにあたって、まず、第１開口部１７ａおよび第２開口部１７ｂを備えたレジストマスク１７を層間絶縁膜４２の表面に形成した後、第１開口部１７ａおよび第２開口部１７ｂから層間絶縁膜４２および絶縁膜４９をエッチングする。その後、シュリンク工程において、レジストマスク１７を変形させて第２開口部１７ｂを塞ぐ一方、第１開口部１７ａの開口面積を狭める。次に、第１開口部１７ａから層間絶縁膜４１およびゲート絶縁層２をエッチングする。 （もっと読む）

【課題】膜パターンの倒れを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】実施形態の半導体装置の製造方法は、基板上に低ガラス転移温度材料膜と高ガラス転移温度材料膜との積層膜を形成する工程と、前記積層膜上に加熱下で上層膜を形成する工程と、前記上層膜をパターニングする工程と、前記上層膜をマスクとして前記積層膜をパターニングする工程と、前記上層膜をウェットエッチング処理により除去する工程と、を備えた。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、ビットコンタクト用の溝部１２を挟んで対向する一対の埋め込みゲート用の溝部８ａ，８ｂの底部に不純物が拡散された領域１３ａ，１３ｂと、ビットコンタクト用の溝部１２に不純物が拡散された領域１３ｃと、が結合されて設けられた第１の不純物拡散層１３と、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】レジスト層、中間層、レジスト層のパターン形状をさらに良好にする半導体装置の製造方法を提供する。
【解決手段】下層フォトレジスト７、無機材料の中間層８、上層フォトレジスト９を形成し、上層フォトレジスト９をパターニングして上層レジストパターン9aを形成し、半導体基板１をチャンバー内の下部電極上に設置し、チャンバー内に二酸化硫黄ガス、酸素ガスを有する第１反応ガスを導入してプラズマを発生させるとともに下部電極への高周波電力の供給を切断して上層レジストパターン9aをトリミングし、第１反応ガスを第２反応ガスに置換するとともに下部電極に高周波電力を供給して上層レジストパターン9aをマスクにして中間層８をエッチングして中間層パターン8aを形成し、第２反応ガスを第３反応ガスに置換してプラズマを発生させるとともに下部電極に高周波電力を供給して中間層パターン8aをマスクにして下層フォトレジスト層７をエッチングする。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ異なるマスクを用いた個別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、酸化物半導体層の下に第１の電極層および第２の電極層を設けてコンタクト抵抗の低減を図る。 （もっと読む）

【課題】ビア層絶縁膜にビア用の孔を形成する工程において、シールリングのうちビア層絶縁膜に位置する部分に、導体を埋め込むための溝を形成しないで済むようにする。
【解決手段】ビア層絶縁膜４０及び第２配線層絶縁膜５０にはシール溝１２１が形成されている。また、エッチングストッパー層３０には複数の孔３１が形成されている。第２シール導体パターン１２０は、複数の孔３１及びシール溝１２１に埋め込まれている。そして、エッチングストッパー層３０は、シール溝１２１の底面に位置する部分が薄膜部３２となっており、シール溝１２１が形成されていない部分と比較して薄くなっている。 （もっと読む）

【課題】プラズマ処理室において、ウェハ上でスタックを形成するシリコン系の複数の二重層の中に高アスペクト比のフィーチャをエッチングするための方法を提供する。
【解決手段】プラズマ処理室に主エッチングガスが流入される。第１の圧力を提供しながら、主エッチングガスがプラズマにされる。２０℃未満のウェハ温度が維持される。プラズマにより上記複数のシリコン系二重層のうちの複数の組を貫いてエッチングする間に、第１の圧力よりも低い第２の圧力まで圧力を降下させる。上記複数の二重層のうち第１の複数の組がエッチングされた後に、主エッチングガスの流入を停止させる。 （もっと読む）

【課題】異なる深さに位置する導電層を露出させた接続孔を有する半導体装置において、浅い導電層の過剰なエッチングを防止し、半導体装置の歩留まりの向上を図る。
【解決手段】第１導電層および第１導電層よりも深く配置された第２導電層を内部に有する基板上に、第１導電層および第２導電層の上部を露出する開口を有する大径レジストパターンを形成する。この大径レジストパターンをマスクにしたエッチングに基づいて、第１導電層を底部に露出させた大径凹部を、基板に形成する。基板上に、第２導電層の上部を露出する開口を大径凹部の形成範囲内に有する小径レジストパターンを形成する。この小径レジストパターンをマスクにしたエッチングに基づいて、第２導電層を底部に露出させた小径凹部を、基板に形成する。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】微細化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、上面に、一方向に延び上方に突出した複数本のアクティブエリアが形成された半導体基板と、前記アクティブエリア間のトレンチの下部に埋め込まれた素子分離絶縁体と、第１の絶縁材料からなり、前記素子分離絶縁体の直上域に配置され、下部が前記トレンチ内に配置され、上部が前記アクティブエリアの上端よりも上方に突出した絶縁ブロックと、前記第１の絶縁材料とは異なる第２の絶縁材料からなり、前記半導体基板及び前記絶縁ブロックの上方に設けられた層間絶縁膜と、前記層間絶縁膜内に形成され、下端が前記アクティブエリアの上面に接続されたコンタクトと、を備える。前記コンタクトにおける前記絶縁ブロックの直上域に位置する部分の下面は、前記コンタクトにおける前記アクティブエリアの直上域に位置する部分の下面よりも上方に位置している。 （もっと読む）

【課題】トレンチ・ビア形状のウエハ面内均一性を向上できるプラズマエッチング方法を提供する。
【解決手段】基板上の第１配線層の上に絶縁層と金属層とを形成するステップと、絶縁層内に形成される第２配線層のためのトレンチを画成する金属マスク層を金属層から形成するステップと、金属マスク層を覆う平坦化膜を形成するステップと、トレンチの底部に形成され第１及び第２配線層を接続するビアを画成するマスク層を平坦化膜から形成するステップと、マスク層で、絶縁層の厚さよりも小さい開口を形成する第１ステップと、金属マスク層で絶縁層をエッチングしてトレンチを形成し、開口を深くしてビアを形成する第２ステップとが行われる。第１及び第２ステップでは、供給されたエッチングガスの拡散の影響が支配的な位置と、供給されたエッチングガスの流れの影響が支配的な位置とに対応してエッチングガス供給条件が調整される。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】アライメント光によるアライメントマークの検出感度を向上させて、低コストで貫通孔の位置合わせを行う。アライメントマークの誤検出を防ぐ。また、アライメントマーク検出時のアライメント光の露光マージンを大きくして、微細化に対応可能な半導体装置の製造方法を提供する。
【解決手段】半導体基板の非有効ショット領域において、半導体基板の主面又は主面よりも上方にアライメントマークを形成する。半導体基板の裏面の方から、アライメントマークが形成された位置に対応する開口を形成する。半導体基板内に形成されている半導体装置の構成パターンと露光用マスクパターンとの位置合わせをして、有効ショット領域の半導体基板内に貫通孔を形成する。 （もっと読む）

【解決手段】 切り分けられたダイまたはウェハのような素子を３次元的に集積する方法および切り分けられたダイまたはウェハのような素子が接続された集積構造。ダイまたはウェハの一方または両方は、その中に形成された半導体デバイスを有する。第１コンタクト構造を有する第１素子は、第２コンタクト構造を有する第２素子に接着される。第１、第２コンタクト構造は、接着の際に露出されることが可能で、また接着の結果、電気的に接続される。接着後にビアがエッチングされるとともに埋め込まれて電気的配線を露出および形成して第１、第２コンタクト構造を接続するとともに、この電気的配線への表面からの電気的なアクセスが可能になる。または、第１、第２コンタクト構造は接着の際に露出されず、接着後にビアがエッチングおよび埋め込みされて第１、第２コンタクト構造が電気的に接続されるとともに接続された第１、第２コンタクト構造への電気的なアクセスが得られる。 （もっと読む）

【課題】メモリセルの制御性を向上した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、構造体と、複数の半導体層と、メモリ膜と、接続部材と、導電部材と、を備える。前記構造体は、メモリ領域と非メモリ領域とを有する基板の前記メモリ領域の上に設けられる。前記構造体は、前記基板の主面に対して垂直な第１軸に沿って積層され複数の電極膜を含む。前記半導体層は、前記構造体を前記第１軸に沿って貫通する。前記メモリ膜は、前記複数の電極膜と前記半導体層との間に設けられる。前記接続部材は、前記基板と前記半導体層との間に設けられる。前記接続部材は、隣り合う２つの前記半導体層のそれぞれの端部と接続される。前記導電部材は、前記基板と前記接続部材との間で、前記メモリ領域から前記非メモリ領域に延在して設けられる。前記導電部材は、前記非メモリ領域の上に設けられた凹部を有する。前記凹部内には、第１シリサイド部が設けられる。 （もっと読む）

【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）