【課題】スキャン・テスト回路およびスキャン・テスト回路を使用して試験を受けるさらなる回路を備える集積回路を提供すること。
【解決手段】スキャン・テスト回路は、それぞれ別個のクロック領域に関連した複数のサブチェーンを有する少なくとも１つのスキャン・チェーン、および１つまたは複数のサブチェーンを選択的にバイパスするように構成されたクロック領域バイパス回路を備える。スキャン・チェーンは、スキャン・シフト・モードの動作において、サブチェーンを全部よりは少なく含む直列シフト・レジスタを形成するように構成可能であり、サブチェーンの少なくとも残りの１つが、スキャン・シフト・モードにおいて直列シフト・レジスタの部分でないように、クロック領域バイパス回路によりバイパスされる。特定のクロック領域に関連するスキャン・チェーンの部分を選択的にバイパスすることにより、クロック領域バイパス回路は、スキャン・テスト期間の試験時間と電力消費を減らす役割を果たす。 （もっと読む）

【課題】部分的な経年劣化の予兆を早期に発見することができる半導体装置を提供する。
【解決手段】ＬＳＩ１は、複数のモジュールと、複数の遅延モニタを含む遅延モニタ群１５とを備える。各遅延モニタは、複数段のゲート素子を有するリングオシレータを含む。各遅延モニタは、ゲート素子の遅延時間を測定する。ＣＰＵ＃０は、遅延モニタによって測定された遅延時間に基づいて、遅延モニタの近傍のモジュールの経年劣化を判定する。 （もっと読む）

【課題】裏面電極と導通したパッドを破ることなく、複数のバイアホールの検査を短時間で実施できる半導体装置を提供する。
【解決手段】半導体装置は、基板と、該基板の裏面に形成された裏面電極と、該基板を貫通するＮ個（Ｎは２以上の整数）のバイアホール１６のそれぞれを経由して該裏面電極と電気的に接続されるように該基板の表面に形成されたＮ個のパッドと、該Ｎ個のパッドのそれぞれに電気的に接続されたＮ個のエピ抵抗３０とを有する。そして、該Ｎ個のエピ抵抗を介して該Ｎ個のパッドと接続された配線３４と、該配線と接続された検査用パッド３６と、該Ｎ個のパッド、及び該Ｎ個のバイアホールを経由して該裏面電極に電流を流すように該基板の表面に形成された電流印加用パターンと、を備える。 （もっと読む）

【課題】スキャンチェーンを構成する回路でバーンイン試験を行う際に、シフトモードとキャプチャモードを切り替えるスキャンモードコントロール信号が接続された回路に対してもストレス印加を可能にする半導体テスト回路を提供する。
【解決手段】半導体テスト回路は、シフトモードとキャプチャモードを交互に切り替える内部スキャンモードコントロール信号と、スキャンチェーンのスキャンフリップフロップ回路に供給する内部クロック信号を生成するスキャンチェーン制御信号生成部を備える。スキャンチェーン制御信号生成部は、スキャンフリップフロップ回路の出力を遷移させる内部クロック信号のエッジのタイミングにおいて、内部スキャンモードコントロール信号がシフトモードになるように、内部スキャンモードコントロール信号と内部クロック信号の相互のタイミングを制御する。 （もっと読む）

【課題】寿命が長い半導体装置を提供する。
【解決手段】このＬＳＩは、２つのＣＰＵ１，２と、ＣＰＵ１，２のうちのいずれか１つのＣＰＵを示す論理レベルのデータ信号が書き込まれた記憶回路４と、リセット信号ＲＥが非活性化レベルにされてＬＳＩのリセットが解除された場合、記憶回路４の記憶データの論理レベルに対応するＣＰＵのみに電源電圧を供給するとともに、記憶回路４の記憶データを現在の論理レベルと異なる論理レベルのデータ信号に書き換える制御回路３，５とを備える。したがって、故障の検知や、厳密なタイミング制御を必要とせずに、ＣＰＵの長寿命化を図ることができる。 （もっと読む）

【課題】エラー箇所の特定を実施する際に、システムを停止しないでエラー発生前の高信頼性までシステム性能を復帰させる。
【解決手段】同一動作を行う複数個の再構成可能な集積回路ユニットを備え、複数の該集積回路ユニットのそれぞれに複数のバンクを有する論理回路において、入力されたデータを、複数個の前記集積回路ユニットの各バンクに振り分けて入力する入力データ制御部と、複数個の集積回路ユニットの各バンクから出力されるデータを比較して、データ間の不一致を検出するエラー解析部と、エラー解析部から、データ間の不一致の通知を受けた場合に、複数個の集積回路ユニットの該当するバンクの再構成を行う構成情報制御部と、を備える。 （もっと読む）

【課題】制御信号を必要とせずにスキャンテスト時のピーク消費電力を低減することが可能な出力制御スキャンフリップフロップを提供すること。
【解決手段】本発明にかかる出力制御スキャンフリップフロップは、通常動作時に第１データを、シフト動作時にテストデータを、クロック信号に同期して取り込んで出力するスキャンフリップフロップ２０３と、シフト動作時にスキャンフリップフロップ２０３から出力されたデータを、クロック信号に同期して取り込んで出力するスキャンフリップフロップ２０４と、通常動作時にスキャンフリップフロップ２０３から出力されたデータを出力データとして生成し、シフト動作時にスキャンフリップフロップ２０３，２０４からそれぞれ出力されたデータに基づいて論理値変化率の低い出力データを生成するゲーティング回路と、を備える。 （もっと読む）

【課題】過電圧がＬＳＩの電源端子に印加されたことを確認できるようにする。
【解決手段】半導体集積回路装置（１０）は、内部回路（１１）と、上記内部回路に電源電圧を供給するための電源端子（１５，１６）とを含む。このとき、上記内部回路の電源電圧として想定されるレベルを越える電圧（過電圧）が上記電源端子に印加された事実を記録するための過電圧印加情報記録回路（１２）を設ける。過電圧印加情報記録回路には、過電圧が上記電源端子に印加された事実が記録されているため、それに基づいて、過電圧がＬＳＩの電源端子に印加されたことを確認することができる。 （もっと読む）

【課題】セキュリティ情報を格納した領域への物理的な破壊攻撃を、従来よりも簡単な手法で検知する。
【解決手段】半導体装置１において、第１の機能モジュール３は、正常に動作しているか否かのテスト対象となる。第２の機能モジュール２は、第１の機能モジュール３にテストデータを出力し、テストデータに応じて第１の機能モジュールから出力された出力信号が正常なデータパターンと一致するか否かを判定する。第３の機能モジュール７は、耐タンパ性を必要とする。シールド配線ＳＬは、基板に対して垂直方向から見たときに第３の機能モジュール７が設けられた領域を覆うように設けられ、その両端部は第１の機能モジュール３と接続される。シールド配線ＳＬが断線しているとき、上記の出力信号は正常なデータパターンと一致しなくなる。 （もっと読む）

【課題】スキャンチェーンから出力される複数の被試験回路の試験結果情報に基づいて、不良の被試験回路を効率的に特定する半導体回路及びテスト方法を提供する。
【解決手段】複数の被試験回路と、試験回路に対応して設けられた複数の第１のラッチ回路と、第２のラッチ回路と、パターンアドレスに対応して入力信号が規定されたテストパターンのパターンアドレス順に入力される入力信号に基づいて、被試験回路に試験動作を実行させ、動作結果に基づく良否判定値を第１のラッチ回路にそれぞれ出力する複数の内部試験回路と、複数の良否判定値のうち不良判定を示す値がある場合に当該不良判定を示す良否判定値を第２のラッチ回路に出力する総合判定回路と、複数の第１のラッチ回路と第２のラッチ回路とを、第２のラッチ回路に保持された値が最初に出力されるように接続しスキャンチェーンを構成する接続経路とを有し、スキャンチェーンは、入力信号がスキャン出力モードを示す時に、第１、２のラッチ回路に保持された良否判定値を順番に出力値として出力する。 （もっと読む）

【課題】未使用端子がオープンのままである場合においても、未使用端子とその隣に位置する端子が短絡したことを検出できるようにする。
【解決手段】抵抗素子６２は、一端が端子２００に接続している。電圧選択部６４は、抵抗素子６２の他端を電源及び接地の一方に選択的に接続させる。電圧測定回路７０は、抵抗素子６２の一端（すなわち端子２００と接続する側の端部）の電圧を測定する。端子制御回路２０は、スイッチ素子６６のオン／オフを制御する。接続制御回路３０は、電圧選択部６４を制御する。 （もっと読む）

【課題】部品点数を増加させることなく、低コストでかつ効率的に半導体集積回路装置の高信頼性化を実現させる。
【解決手段】ユーザプログラムの実行時において、周期タイマ２からタイマカウンタ信号が出力されると、ＣＰＵコア６，７はＡＳＥメモリ３に格納されたテスト用プログラムを実行し、そのチェック結果をトレースメモリ１１に格納する。デバッグ回路１０は、トレースメモリ１１に格納されたチェック結果のコンペア処理を行い、ＣＰＵコア６，７が正常か否かを判定する。正常の場合、ＣＰＵコア６，７は、再びユーザプログラムを実行する。異常の場合、デバッグ回路１０は、状態信号をシステム停止回路１２に出力する。この状態信号を受けると、システム停止回路１２は、動作制御信号をＣＰＵコア６，７にそれぞれ出力し、半導体集積回路装置１の再起動処理が行われる。 （もっと読む）

【課題】ヒューズ開口部の端部に必ず切断すべきヒューズを配設することにより、レーザー照射後のその切断／未切断をもって、端部のポリイミド膜の膜厚の良否を容易に判定する。
【解決手段】ヒューズ回路は、ヒューズ開口部ＦＡの、ポリイミド膜の厚さが不本意に厚く残りやすい端部に配設された２つの切断確認用ヒューズ１ａ，１ｂと、ポリイミド膜の厚さ変動が端部に比べ少ない領域ＲＡに配設された複数の実使用ヒューズ７ａ〜７ｄと、２つの切断確認用ヒューズ１ａ，１ｂからの信号を入力して当該ヒューズ１ａ，１ｂが確実に切断されているかを判定するヒューズ未切断判定回路２と、を備えている。なお、ヒューズ未切断判定回路２は、更にテストモード信号を入力すると共に、出力回路（例えばＤＱ回路）に判定結果を出力している。 （もっと読む）

【課題】製品組立後の経年劣化による接続不良を含め、簡単な構成で被実装基板との接続不良を検出する。
【解決手段】集積回路に、同一の電位が与えられる２以上の比較電圧用パッドと、比較電圧用パッドにかかる電圧を比較して、その比較結果に基づいて被実装基板との接続不良の有無を示す信号を出力する比較判別回路とを設け、比較判別回路において、少なくとも２つの比較電圧用パッドにかかる電圧の電位差が所定の値を超えた場合に、接続不良を示す信号を出力させる。 （もっと読む）

【課題】大規模な被測定素子の測定を短時間で行うことができ、且つ、高抵抗状態の短絡不良が発生した場合でも、不良の発生箇所を容易に特定することができるようにする。
【解決手段】直列接続された第１の被評価パターン１０１、及び該第１の評価パターンと隣接して配置された第２の被評価パターン１０２と、第２の被評価パターンとそれぞれ電気的に接続可能に設けられたノード情報伝達回路１０５とを備えている。第１の被評価パターンと第２の被評価パターンとは、互いに対向する領域により被測定素子１０３が構成されている。複数の第１の被評価パターンには、外部から所定の電圧が印加され、第２の被評価パターンとノード情報伝達回路とが電気的に接続されることにより、被測定素子の評価結果である第２の被評価パターンの電位がノード情報伝達回路に入力される。ノード情報伝達回路は入力された第２の被評価パターンの電位を外部へ順次出力する。 （もっと読む）

【課題】小さな回路規模で複数のパラレルシリアル変換回路を確実にテストすることが可能な半導体集積回路等を提供する。
【解決手段】第１および第２のパラレルシリアル変換回路と、第１および第２のテスト用パラレルデータ列を生成するテスト用パラレルデータ列生成回路と、第１および第２のパラレルシリアル変換回路が変換した第１および第２のシリアルデータビットの一致／不一致を検出する検出回路とを備えた半導体集積回路において、テスト用のパラレルデータ列生成回路が共通のテスト用パラレルデータ列を構成するそれぞれのパラレルデータのビットを第１のビット数だけシフトして第２のテスト用パラレルデータ列を生成するパラレルビットシフト回路を含み、検出回路が第１のシリアルデータと第２のシリアルデータとの一方のビットをシフトして比較回路に入力されるタイミングをそろえるシリアルビットシフト回路とを含む。 （もっと読む）

【課題】電源端子または接地端子の接続不良を容易に検出する。
【解決手段】半導体装置の電源端子ＴＣと第１の入出力端子Ｔ１との間には、電源端子ＴＣがカソード側となり、第１の入出力端子Ｔ１がアノード側となるようにダイオードＤ１１が設けられる。判定部１０Ａは、電源電圧Ｖｃｃに等しいハイレベルの信号が第１の入出力端子Ｔ１に入力されたとき、電源端子ＴＣの電圧が第１の入出力端子Ｔ１の電圧よりも低いか否かを判定する。 （もっと読む）

【課題】ジッタ耐性検査における検査コストの低減を図りつつ、入力される主信号の特性劣化を抑制できる半導体集積回路を提供する。
【解決手段】半導体集積回路１０１は、主信号にジッタ信号が付加されてなる検査信号を生成する機能を有し、ジッタ信号の基となる信号を生成するジッタ信号生成部５０と、電源線Ｖｃｃと接地線ＧＮＤとの間に介在し、電源線Ｖｃｃからの電力供給を受けて外部からの主信号を増幅して出力するバッファ回路１０と、電源線Ｖｃｃとバッファ回路１０との間およびバッファ回路１０と接地線ＧＮＤとの間に介在し電源線Ｖｃｃからバッファ回路１０への供給電力をジッタ信号の基となる信号の大きさに基づいて変化させることにより主信号にジッタ信号を付加するジッタ信号付加部３０とを備える。 （もっと読む）

【課題】メモリのテスト時の消費電流を抑え、メモリテスト時の周波数を高速化する。
【解決手段】制御回路１０３は、第１及び第２のテストパタンジェネレータ１０４、１０５によるテストがともにライトの場合、一方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータに対してテストシーケンスの実行を不許可とし、一方のテストパタンジェネレータからメモリグループ１０１、１０２の対応する一方のグループに対してライトのテストパタンを出力し、他方のグループに対するライトの実行を、一方のグループのライトのテストサイクル単位で時間的にずらし、一方のテストパタンジェネレータによる一方のグループのライトの終了後、他方のテストパタンジェネレータによるテストシーケンスの実行を許可し、他方のテストパタンジェネレータから対応する他方のグループに対するライトのテストパタンを出力する。 （もっと読む）