【課題】 ＩＧＢＴのゲートに印加される電圧をＶｃｃに近づけ、ＩＧＢＴのスイッチング損失を抑えることができる駆動回路を提供する。
【解決手段】 駆動回路が、電源電位にドレインが接続された第１のＮチャネルＭＯＳと、接地電位にソースが接続された第２のＮチャネルＭＯＳと、第１のＮチャネルＭＯＳのソースと第２のＮチャネルＭＯＳのドレインとに接続された出力部と、第１のＮチャネルＭＯＳのゲートと第２のＮチャネルＭＯＳのゲートとに接続された入力部とを有し、第１のＮチャネルＭＯＳと第２のＮチャネルＭＯＳとが交互にオン状態になるＣＭＯＳを有する駆動回路が、出力部に接続されたトランジスタのゲート電圧を制御する。電源電位と出力部との間に、第１のＮチャネルＭＯＳがオン状態になった場合に、オン状態となる素子を備える。 （もっと読む）

【課題】 表示パネルの駆動回路の更なる小型化を阻むことなくその信頼性を更に向上させ、特にゲートラインの電位を更に長期間、安定に調節することで、表示装置の高画質を更に長期間、維持できるシフトレジスタ、を提供する。
【解決手段】 第一のプルアップ駆動制御部(51)が前のステージからゲート信号(GOUT_M-1)を受信し、それと同期して制御信号(CNTR_M)を出力する。プルアップ駆動部(53)は制御信号(CNTR_M)に応じて第一のクロック信号(CLK)をゲート信号(GOUT_M-1)として出力端子(OUT)を通してゲートラインに送出する。プルダウン駆動部(54)は第二のクロック信号(CKB)に応じて出力端子(OUT)に接続されたゲートラインを非活性化させる。そのとき、特にプルダウントランジスタ(Td)が第二のクロック信号(CKB)に応じてオンオフする。 （もっと読む）

【課題】 半導体スイッチング素子のコレクタ電流の立ち上がりおよび立下り時における電流変化の傾きを変化できないため、ノイズ発生およびスイッチング損失を最適に設定できない。
【解決手段】 半導体スイッチング素子と、入力信号に基づきこの半導体スイッチング素子の駆動制御を行う駆動制御手段(9)とからなる半導体装置において、前記駆動制御手段(9)に、駆動能力の異なる複数個の駆動デバイス(T1〜T6)を備え、その駆動デバイスの中からいずれか１つ、もしくは複数個を選択して用いることにより、半導体スイッチング素子の動作特性を補正する特性補正手段(10)を備える。 （もっと読む）

ゲートコントローラより高い電源電圧を使用する電力ＭＯＳトランジスタのゲート駆動回路が開示される。上記ゲート駆動回路は，ゲートコントローラの出力信号を，ゲートコントローラの電源電圧に対してより高い電源電圧を使用する電力ＭＯＳトランジスタに伝達する際，ゲートコントローラの出力信号をデューティサイクルおよび周波数に拘わらず，安定に，かつ，效率的に伝達できる。従って，上記ゲート駆動回路は，ゲートコントローラ出力信号のデューティサイクルの変化が大きい場合，また，スイッチング周波数が一定でない場合にも適している。
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【課題】 小面積で構成され、低消費電力、かつ多階調の電圧を出力するD／A変換器を提供する。
【解決手段】
階調電圧として複数の基準電圧を発生する電圧生成回路と、基準電圧のいずれか一つを第１の出力として選択する第１の制御回路と、第１の出力に対応する諧調電圧に隣接する基準電圧を第２の出力として選択する第２の制御回路と、第１の出力と第２の出力との電圧差に応じて、充電する第１の容量と、第１の容量に接続された第２の容量とを有し、充電された第１の容量の電荷を第１の容量及び第２の容量に配分することにより第１の出力と第２の出力との間の電圧を第３の出力として出力する第３の制御回路とを有する。 （もっと読む）

【課題】 チップ面積の増大を抑制し、且つアナログ・デジタル混在ＬＳＩにおける電源投入時でのロジック部の初期化を迅速に安定して行う。
【解決手段】 パワーオン・リセット回路１は、スタートアップ部４及びバンドギャップリファレンス発生部５からなるバンドギャップリファレンス回路２と、検出器３から構成されている。パワーオン・リセット回路１の動作は、まず、電源投入されると電源がスタートアップ部４及びバンドギャップリファレンス発生部５に供給される。次に、スタートアップ部４は動作を開始し、バンドギャップリファレンス発生部５にスタートアップ信号を出力する。続いて、バンドギャップリファレンス発生部５は、スタートアップ信号を入力し、回路動作をしてスタートアップ部４及び検出器３に検出信号を出力する。この検出信号を入力した検出器３はリセット信号をロジック部７に出力する。 （もっと読む）

【課題】高周波で作動でき、電力散逸量が少なく、共通モードの変化に対して耐性を有するレベルシフトデバイスを提供する。
【解決手段】第１電圧レベル（１３）で作動する入力側（１４）と、第２電圧レベル（５３）で作動する出力側（５４）と、入力側と出力側とを接続するレベルシフト回路（４８）とを備え、入力回路は、第１電圧レベルを基準とする入力信号（１４）を受信し、入力信号の変化に対応する出力信号を発生する。レベルシフト回路は、ＭＯＳＦＥＴ（２８）を備え、ＭＯＳＦＥＴのゲートは、入力回路の各出力に接続され、ソース−ドレインパスは、第２電圧と第１電圧の基準との間に結合されている。出力側は、微分回路トポロジー（５０）を有し、入力信号の変化を対応する信号をサンプリングし、その変化の間のサンプルをホールドする第１回路（５６）と、微分された形態でホールドされたサンプル信号を受信して、シングルエンド形態に変換する出力回路（５４）を有している。 （もっと読む）

データ保持モードのために回路をパワー・ダウンする方法は、電源電圧ノードを能動状態の電源電圧レベルから非能動状態の電源レベルに変更する工程と、Ｐチャネル・デバイスのソースを電源電圧ノードに接続する工程と、Ｐチャネル・デバイスのバック・ゲートに保持用電源電圧レベルを供給する工程と、Ｐチャネル・デバイスのドレイン電圧を保持用電源電圧レベルとは異なる基準電圧レベルに変更する工程と、Ｐチャネル・デバイスのゲート電圧を基準電圧レベルに変更する工程とを含む。
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通常、並列なMOSFETは、電源用途において単一のゲート信号で駆動されるため、MOSFET間のカレントシェアリングが個々のMOSFETの特性に関して自動的に規定される。これは、MOSFET間の電流分布の大規模な非均一性をもたらす可能性がある。本発明によれば、MOSFETのオン抵抗の個々の制御が与えられ、このことが、並列化されたMOSFET間での改善されたカレントシェアリングを可能にする。
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オン状態低電流検出器は、メインセル（３２）およびセンスセル（３４）を有するトランジスタを使用する。フィードバック回路（３６）は、メインセルの目標電圧値を生成するレベルを負荷電流が下回るときにメインセル（３２）両端間の電圧をほぼ一定の目標値に維持するように作用する。目標電圧値は、低電流検出比較器（１８）の電圧を容易に測定できるように十分に高い。
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