【課題】経年変化に起因して生じず誤りの誤り訂正を行う。
【解決手段】本発明の情報処理装置は、データを格納する複数のブロックからなり、前記複数のブロックの各々に対するデータの再書込みが可能な記憶部と、前記複数のブロックの各々について、該ブロックに格納されているデータの誤り検出を定期的に行い、誤りを検出すると、該検出した誤りの誤り訂正を行い、誤り訂正後のデータの前記ブロックに対する再書込みを行う処理部と、を有する。 （もっと読む）

【課題】階層化されたビット線構成のストレス印加テスト時に各ローカルビット線に異なるプリチャージ電圧を供給するための面積増加を抑制し得る半導体装置を提供する。
【解決手段】階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。テスト動作時には、高電位と低電位に設定したプリチャージ電圧ＶＢＬＰ０、ＶＢＬＰ１をプリチャージ回路Ｑ１０、Ｑ１１を介して各グローバルビット線ＧＢＬに印加し、かつ各ローカルビット線ＬＢＬにプリチャージ電圧ＶＢＬＰＬを印加せず、各階層スイッチＱ３０を導通させることで１対のローカルビット線ＬＢＬに異なる電位の電圧ストレスが印加される。サブアレイＳＡＲＹ毎にプリチャージ電圧ＶＢＬＰＬを２系統に分離するよりも少ない面積で実現できる。 （もっと読む）

【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。 （もっと読む）

【課題】 本発明は単一の半導体装置を構成する複数個のチップでヒューズ情報を伝送できる半導体装置に関することである。
【解決手段】半導体装置は信号伝送部及び信号受信部を含む。信号伝送部は第１チップに配置されて、伝送制御信号に同期してヒューズ情報を伝送する。信号受信部は第１チップ及び第２チップに各々配置されて、受信制御信号に同期して前記ヒューズ情報を受信する。 （もっと読む）

【課題】任意のテストサイクルにおけるサイクル時間を局所的に自由に調整するとともにチップサイズ、テストコストを削減する。
【解決手段】シフトレジスタ回路の出力と第１のライトイネーブル信号とに基づき、複数のシーケンスのうちの限界時間の確認を行うシーケンスに対応して信号変化する第２のライトイネーブル信号を発生し、第１および第２のライトイネーブル信号を用いて信号変化する時間間隔が局所的に前記第１のライトイネーブル信号の周期よりも短い複数のコア制御信号を発生し、発生した複数のコア制御信号を用いて抵抗変化メモリの動作確認を行う。 （もっと読む）

【課題】モジュールと本体側コネクタ間の接続不良に起因してモジュールが動作不良と判断されてしまうおそれがある。
【解決手段】サーバー１００は、複数の接点を介してメモリ装置１０が接続され、複数の接点を介してメモリ装置１０から複数ビットのデータが入力するコネクタ２０と、コネクタ２０を介して入力する複数ビットのデータに含まれるビットにエラーが生じているか否かを判断するビットエラー検出部４１と、ビットエラー検出部４１によりエラーが検出されたビットに対応する接点を含む第１配線と、ビットエラー検出部４１によりエラーが検出されなかったビットに対応する接点を含む第２配線と、に対してテスト波形を入力し、このテスト波形に応じて第１及び第２配線夫々にて生じる反射波のレベル差を評価することで第１配線の状態を判定する接続確認回路５０と、を備える。 （もっと読む）

【課題】ＰＢＴＩまたはＮＢＴＩによってトランジスタのしきい値電圧がどの程度だけ変動したかを診断する。
【解決手段】メモリセル１に一定のデータを保持させてからメモリセル１に保持されるデータが不定の状態に移行された後に、メモリセル１に自律的に保持されたデータを読み出し、メモリセル１に自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動を診断する。 （もっと読む）

【課題】トグル式のテストモード設定回路では、パルスが入力される毎に段階的に設定コードが変化していくが、その変化の途中で、半導体記憶装置が本来想定していない設定コードが入力されてしまうことがある。すると、システムテスト中に半導体記憶装置の動作が停止することがある。システムテスト中に半導体記憶装置の動作が停止しない半導体記憶装置の提供。
【解決手段】テストモード設定回路に保持回路を設け、半導体記憶装置の外部からスタート信号を入力することで、カウンタからの出力の保持を行う。 （もっと読む）

【課題】簡単制御と低電圧で試験することができ、テスト時間の増大を回避し、Ｖｔアンバランスの大きいセンスアンプを効率よく検出する。
【解決手段】相補の第１（ＢＬＴ／ＢＬＢ）、第２（ＬＩＯＴ／Ｂ）、及び第３のデータ線対（ＭＩＯＴ／Ｂ）と、前記第１のデータ線対に接続される第１のアンプ（ＳＡ）と、前記第１と第２のデータ線対間の接続を制御する第１のスイッチ対（Ｙスイッチ）と、前記第２と第３のデータ線対間の接続を制御する第２のスイッチ対（４０１、４０２）と、前記第２のデータ線対を第１の電圧にプリチャージする第１プリチャージ回路４０３とを備え、テスト制御信号（ＴＳＡＶＴＣＨＣＫＴ）がテスト動作を示すとき、前記第２のスイッチ対（４０１、４０２）を非導通とし、前記第１のプリチャージ回路４０３により前記第２のデータ線対に印加される前記第１の電圧が、前記第１のスイッチ対を介して、第１のアンプに印加される。 （もっと読む）

【課題】メモリセルのリーク特性、センスアンプの出力特性アンバランスの影響を排除し、メモリセルの欠陥を高効率で確実に検査可能とする。
【解決手段】行列状の複数のスタティック型メモリセル５と、行方向に並ぶメモリセルに共通に接続されたワード線ＷＬｎと、列方向に並ぶメモリセルに共通に接続され相補対を成すビット線対ＢＬＯ、ＮＢＬＯと、ビット線対に接続されメモリセルのデータを外部に出力するセンスアンプと、ビット線対の各々を第１プリチャージ電位に設定する第１及び第２プリチャージ回路７ａ、７ｂと、ビット線対の各々を第２プリチャージ電位に設定する第３及び第４プリチャージ回路７ｃ、７ｄと、ビット線対の各々のビット線電位を外部に出力する第１及び第２検査出力部８ａ、８ｂとを備え、センスアンプからのデータ、第１または第２検査出力部からのビット線電位のうちのいずれかを選択的に出力するように制御可能である。 （もっと読む）

【課題】半導体装置上の高速動作が可能な半導体記憶装置を実仕様周波数でも所望の動作を行うか確認する手段を提供する。
【解決手段】半導体記憶装置８２２と論理回路１２３とを有する半導体装置８２７において、半導体記憶装置８２２は２つのメモリアレイ領域８０２ａ，８０２ｂを備え、一方の出力をもう一方の入力として、かつ各々の読み出し書き込み制御が逆にできるようにして、半導体記憶装置８２２自体で検査できるようにする。 （もっと読む）

【課題】電子回路への放射線の攻撃に起因するソフト・エラー率（ＳＥＲ）を制御するための閉ループ・フィードバック・システムを提供すること。
【解決手段】可変感度ソフト・エラー率検出器が、そのソフト・エラー率に対応した出力を提供する。その出力は、電圧制御に供給される。その電圧制御の出力は、センサの感度制御にフィードバックされ、それによりフィードバック・ループを形成する。この電圧制御の出力は、ソフト・エラー率センサの電源でもよい。このソフト・エラー率センサの出力はまた、フォールトトレランス方式を有効および無効にするために、あるいはユーザに警告するために使用されることができる。 （もっと読む）

【課題】パーシャルアレイセルフリフレッシュ機能を高速にテストする。
【解決手段】メモリセルアレイ２０内の複数の領域のうち、セルフリフレッシュ動作を行わない領域を示すマスク情報ＭＡＳＫを格納するマスク情報格納回路３６と、セルフリフレッシュコマンドによって活性化され、リフレッシュアドレスＲｅｆＡＤＤとマスク情報ＭＡＳＫとの一致を検出したことに応答して一致信号ＨＩＴを生成するマスク判定回路３４と、一致信号ＨＩＴの活性化に応答してセルフリフレッシュ動作を禁止するリフレッシュ動作制御回路３５とを備える。マスク判定回路３４は、テストモード信号ＴＳＥＴが活性化している場合には、オートリフレッシュコマンドによっても活性化される。これにより、実際にセルフリフレッシュモードにエントリすることなくパーシャルアレイセルフリフレッシュ機能のテストが行える。 （もっと読む）

【課題】誤エントリを防止できるテストモードエントリ回路を備えた半導体装置を提供する。
【解決手段】テストモードエントリ回路１００は、ｎビットシフトレジスタ１０１、制御回路１０２及びテストモード信号発生回路１０３を備える。端子ＴＣＯＤＥＥＮＴには、ｎビットのテストコードがシリアル入力され、ｎビットシフトレジスタ１０１は、端子ＴＣＬＫに入力される周期パルスに同期してシフト動作し、テストコードを取り込む。制御回路１０２は、ｍビットカウンタ１１が、カウントするカウント値がｎに至ると、制御信号ＣＮＴＴを出力し、シフト動作を停止させ、制御信号ＣＯＭＰを出力し、テストモード信号発生回路１０３から、テストモード信号ＴＭ０〜ＴＭｎ−１を出力させる。 （もっと読む）

【課題】リペアヒューズ部から出力される貫通ラインの不良情報を複数のラッチ部に保存する半導体装置を提供する。
【解決手段】本発明の半導体装置は、積層された複数の半導体チップと、ノーマル貫通ラインとリダンダンシ貫通ラインを備え、積層された前記複数の半導体チップに信号を共通に伝達する複数の半導体チップ貫通ラインと、を備え、前記複数の半導体チップのうち少なくとも１つの半導体チップは、前記半導体チップ貫通ラインの不良情報を保存する複数のリペアヒューズ部と、前記複数の半導体チップ貫通ラインに各々割当てられ前記複数のリペアヒューズ部から出力される複数の貫通ライン不良情報信号を保存する複数のラッチ部と、を備えることを特徴とする。 （もっと読む）

【課題】コンタクトホールに挿入されたコンタクトヒューズを備える半導体装置を提供すること。
【解決手段】互いに異なる配線層に配置された第１の伝送ライン（１１）及び第２の伝送ライン（１２）と、該第１の伝送ライン（１１）及び該第２の伝送ライン（１２）の間に接続されるコンタクトヒューズ（１３）と、該コンタクトヒューズ（１３）に電気的なストレスを印加する電源駆動部（１４）と、前記コンタクトヒューズ（１３）の電気的な接続状態（短絡または開放）に対応する論理レベルのヒューズ状態信号（ＦＵＳＥ＿ＯＵＴ）を出力するヒューズ状態出力部（１５）とを備える。 （もっと読む）

【課題】テスト時に、ヒューズの状態を検出するのに基準となる臨界電圧を調整できるヒューズ回路を提供すること。
【解決手段】ヒューズイネーブル信号に応じて、ヒューズを備える電流経路を介して出力端を駆動するヒューズ部と、テストモード信号に応じて調整される臨界電圧を基準として、前記出力端の電圧レベルを検出してヒューズ状態信号を生成する電圧検出部とを備える。 （もっと読む）

【課題】ヒューズ素子などの不揮発性記憶素子から記憶内容を低消費電流で読み出す。
【解決手段】ヒューズ素子３１と、外部リセット信号ＲＥＳＥＴ＃の遷移に応答して活性化する内部リセット信号ＲＥＳＥＴ１に応答してヒューズ素子３１の記憶内容を読み出す読み出し回路ＲＤと、読み出し回路ＲＤによって読み出された記憶内容を保持し、外部リセット信号ＲＥＳＥＴ＃の活性化期間に基づいて活性化する第２の内部リセット信号ＲＥＳＥＴ２によってリセットされるラッチ回路Ｌ１とを備える。これにより、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長くても、ヒューズ素子３１に電流が流れる時間は僅かとなるため、リセット時における消費電流を低減することが可能となる。 （もっと読む）

【課題】電源電圧や外部制御信号により記憶容量を切り換えることで動作マージンを向上させた半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のワード線、この複数のワード線に交差する複数のビット線、これらワード線及びビット線の各交差部に配置された２値のデータを保持する複数のメモリセルからなるメモリセルアレイと、制御信号に基づいて前記メモリセルアレイの記憶容量を切り換えるとともに、前記メモリセルのアクセスに必要なアドレス空間の切り替えを行う制御回路とを備えたことを特徴とする。 （もっと読む）

【課題】ＳＲの動作で発生するノイズを加速しながら、メモリセルのデータ保持不良を確実に検出すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 （もっと読む）