【課題】テスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】活性レベルのテストモード信号に基づきテストを実行するテスト回路（ＣＫＴ１〜ＣＫＴ４）と、テストモード設定コマンドに基づいて活性レベルのテストモード信号（ＴＭＳ）を出力するテスト信号発生回路（１０６）と、外部から入力される半導体装置の動作を有効とする有効信号（ＣＫＥ）に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路（４０）と、を備える （もっと読む）

【課題】ローデコーダ側に配置される転送トランジスタの特性評価を実施する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、切り替え部、第一の転送トランジスタ、第一のトランジスタ、及び第二のトランジスタが設けられる。切り替え部が第一の状態のときに第一及び第二のトランジスタがオフし、第一の転送トランジスタがオンし、切り替え部が第二の状態のとき第一及び第二のトランジスタがオンする。 （もっと読む）

【課題】ＲＯＭフューズブロックの領域の増加を抑制しつつ、試験中に新たに発生したバッドブロックの情報をより多く記憶することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、電源投入時において、第１の判定信号が入力され、第１の判定信号の論理をシフトさせながら記憶し、その後、テストモードにおいて、第２の判定信号が入力され、第２の判定信号のバッドブロックの判定に対応する論理のみがアドレスが対応する通常ブロックの論理に上書きされ、且つ、アドレス指定に連動して、記憶している論理が割り当てられたバッドブロックフラグ信号を順次出力するシフトレジスタ回路を備える。 （もっと読む）

【課題】フラッシュメモリ・ダイをテストするための方法、システムおよびデバイスを得る。
【解決手段】デバイス製造のポスト・ウェファ・ソート・ステージ中に、共通ハウジングに関連づけられたフラッシュコントローラ・ダイおよび少なくとも一つのフラッシュメモリ・ダイを各々が含む複数のフラッシュメモリ・デバイスを、例えば、バッチ・テスト・プロセスまたはマス・テスト・プロセス等のテスト・プロセスへ通す。テスト中、各フラッシュコントローラ・ダイ上に属するフラッシュコントローラが、各フラッシュ・デバイスの一つ以上のフラッシュメモリ・ダイの各々をテストするための、少なくとも一つのテスト・プログラムを実行する。少なくとも１００個のフラッシュメモリ・デバイスおよびマス・テスト・ボードを含むテスト・システムを開示する。さらに、フラッシュコントローラが一つ以上のフラッシュメモリ・ダイをテストするよう作動可能なフラッシュメモリ・デバイスを開示する。模範的なテストは、不良ブロック・テストを含む。 （もっと読む）

【課題】 センスアンプの故障とメモリーセルの故障とを区別できる信頼性の高い故障診断を行う不揮発性記憶装置等を提供する。
【解決手段】 不揮発性記憶装置１であって、テストデータを含む第１のデータ群を、１ビット毎に記憶する第１のメモリーセルで構成される第１のブロック１０−１と、第１のデータ群の各データを相補するデータから成る第２のデータ群を１ビット毎に記憶する第２のメモリーセルで構成される第２のブロック１０−２と、２つの入力信号の差に基づく出力値を生成する少なくとも１つの差動センスアンプ３０−１〜３０−Ｎと、差動センスアンプからの値を用いて故障診断を行う診断回路４０と、制御回路９０と、を含み、制御回路は、テストデータとその相補データに基づく信号を差動センスアンプの入力信号とし、診断回路が差動センスアンプの故障診断を実行するように制御する。 （もっと読む）

【課題】 読み出し動作を高速に実行し、読み出しマージンを向上する。
【解決手段】 複数の不揮発性のレギュラーメモリセルにそれぞれ接続された所定数のレギュラービット線および所定数のレギュラーワード線とを各々含む一対のメモリ領域を有するレギュラーセクタと、一対のメインビット線と、一対のメモリ領域の間に配置され、一方および他方のメモリ領域のレギュラービット線を一方および他方のメインビット線にそれぞれ接続するスイッチと、リファレンスメモリセル、リファレンスビット線、リファレンスワード線を有するリファレンスセクタと、読み出し動作時に、リファレンスビット線を、データが読み出されるレギュラーメモリセルに接続されるメインビット線と異なるメインビット線に接続するリファレンススイッチと、メインビット線の電圧差を差動増幅するレギュラーセンスアンプとを有している。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）

【課題】内部回路のリセット信号を発生するリセット回路を備えた半導体装置を提供する。
【解決手段】第１の電源電圧に応じて第１のリセット信号ＰＯＲ１を発生する第１のリセット信号発生回路（ＲＳＴＣ１）と、第２の電源電圧で動作し、制御信号に応じてリセット動作を実行し、リセット動作が完了したことに応じて第２のリセット信号ＰＯＲ２を活性レベルから非活性レベルへ遷移させる第２のリセット信号発生回路（ＲＳＴＣ２）と、第１のリセット信号ＰＯＲ１と第２のリセット信号ＰＯＲ２の２つの信号の少なくとも一方が活性レベルのとき、活性レベルの、２つの信号が共に非活性レベルのとき、非活性レベルの第３のリセット信号ＰＯＲ３を発生し、第２のリセット回路（ＲＳＴＣ２）に制御信号として供給する第３のリセット信号発生回路（ＲＳＴＣ３）と、第３のリセット信号ＰＯＲ３が活性レベルのときにリセット動作を実行する内部回路ＣＫＴと、を備える。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】フラッシュメモリのアクセス時間とＳＤＲＡＭのアクセス時間との整合を図り、大容量フラッシュメモリを含むメモリモジュールとコントローラを提供する。
【解決手段】フラッシュメモリと、ＳＤＲＡＭと、フラッシュメモリ及びＳＤＲＡＭの夫々のアクセスを制御し、外部からのストア命令に従って、ＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送するための制御回路とそれに結合された複数の入出力端子を含む。制御回路は、ストア命令に従ってＳＤＲＡＭに記憶されるデータをフラッシュメモリに転送している間に、ＳＤＲＡＭからのデータ読出し命令が入力された場合において、そのデータ転送を中断し、読み出し命令に従ってＳＤＲＡＭに記憶されるデータを外部に出力するよう制御する。 （もっと読む）

【課題】メモリセルアレイ内に格納しておいた自装置に関する情報を、起動時に高速かつ低消費電流でシフトレジスタに設定する不揮発性半導体記憶装置を提供すること。
【解決手段】起動時に必要な自装置のデータを格納する不揮発性のメモリセルアレイと、それぞれが複数個のシフトレジスタを有したシフトレジスタＲ１ａ〜Ｒ１ｄと、メモリセルアレイ内の自装置に関するデータをＦＤとしてシフトレジスタＲ１ａ〜Ｒ１ｄの何れかに格納させる冗長・トリミング値セット回路１１と、を備え、冗長・トリミング値セット回路１１は、シフトレジスタＲ１ａ〜Ｒ１ｄの何れか１つを順番に指定したＦＢＡ＜１：０＞とＦＤとをシフトレジスタＲ１ａ〜Ｒ１ｄに送信し、シフトレジスタＲ１ａ〜Ｒ１ｄは、ＦＢＡ＜１：０＞によって自らが指定されている場合に、ＦＤを自らのシフトレジスタに格納する。 （もっと読む）

【課題】ヒューズ素子などの不揮発性記憶素子から記憶内容を低消費電流で読み出す。
【解決手段】ヒューズ素子３１と、外部リセット信号ＲＥＳＥＴ＃の遷移に応答して活性化する内部リセット信号ＲＥＳＥＴ１に応答してヒューズ素子３１の記憶内容を読み出す読み出し回路ＲＤと、読み出し回路ＲＤによって読み出された記憶内容を保持し、外部リセット信号ＲＥＳＥＴ＃の活性化期間に基づいて活性化する第２の内部リセット信号ＲＥＳＥＴ２によってリセットされるラッチ回路Ｌ１とを備える。これにより、外部リセット信号ＲＥＳＥＴ＃の活性化期間が長くても、ヒューズ素子３１に電流が流れる時間は僅かとなるため、リセット時における消費電流を低減することが可能となる。 （もっと読む）

【課題】付加情報を記憶することができる不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線を含む主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線を含む情報記憶回路２０と、主記憶回路１０の対応ビット線と情報記憶回路２０の対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターを含む選択回路とを含み、情報記憶回路２０は、主記憶回路１０の不良アドレス情報を記憶する第１の情報メモリーセルと、管理情報及び不揮発性記憶装置の外部の回路のための調整情報のうちの少なくとも一方の情報である付加情報を記憶する第２の情報メモリーセルとを含む。 （もっと読む）

【課題】接続されるメモリに救済回路が搭載されている否かに拘わらず、接続されるメモリの救済を容易に可能にする半導体装置を提供する。
【解決手段】半導体装置１は、接続されるDRAM２のビット不良を検出し、検出したビット不良のアドレスを得るBIST回路４２と、BIST回路４２により検出されたDRAM２のビット不良のアドレスを保持する不揮発性のeFuseマクロ１３と、ビット不良のアドレスのビット情報を記憶するリペアレジスタ５１とを有する。また、半導体装置１は、パワーオンリセット時にeFuseマクロ１３に保持されたアドレスに基づいて、ビット不良のアドレスへのデータの書き込みまたは読み出し時にリペアレジスタ５１を使用するように制御するアドレスコントローラ４４とを有する。 （もっと読む）

【課題】加工精度の向上等が可能な不揮発性記憶装置、集積回路装置及び電子機器を提供すること。
【解決手段】不揮発性記憶装置は、電気的に書き換え可能な不揮発性の複数のメモリーセル及び複数のビット線が配置される主記憶回路１０と、電気的に書き換え可能な不揮発性の複数の情報メモリーセル及び複数のビット線が配置され、少なくとも主記憶回路１０の不良メモリーセルのアドレス情報を記憶する情報記憶回路２０と、主記憶回路１０の複数のビット線のうちの対応ビット線と情報記憶回路２０の複数のビット線のうちの対応ビット線との電気的接続をオン状態又はオフ状態にするための選択トランジスターが配置される選択回路３０とを含み、情報記憶回路２０は主記憶回路１０と選択回路３０との間に配置される。 （もっと読む）

【課題】従来に比べてより多くの置換情報を保持することができ、不揮発性半導体記憶装置の不良救済率が改善され、歩留り向上につながる置換情報記憶素子アレイおよびそれを用いた置換情報読出し装置を提供する。
【解決手段】置換情報記憶素子アレイは、不揮発性半導体記憶装置の各バンクに対応するＮ本のワード線と、複数のビット線と、複数の記憶素子とを具備し、前記記憶素子は、ワード線毎にビット線を変えてビット線とワード線の交点に対角線上に配置される。ワード線ドライバ、ゲート回路、センスアンプおよび制御回路は、前記置換情報記憶素子アレイを用いて不揮発性半導体記憶装置の書込み・消去動作と読出し動作の両方で置換情報を同時に読出すことを可能とするために２組設けられる。 （もっと読む）

【課題】回路規模の増大を抑えつつ、信頼性を向上させた半導体装置を提供する。
【解決手段】半導体装置は、第１のデータを保持する記憶部と、前記記憶部が保持する第１のデータをアドレス情報に基づいて転送する第１のデコーダと、前記第１のデコーダから転送された第１のデータを検知・増幅し、出力する複数のセンスアンプ回路と、前記センスアンプ回路から出力された第１のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第２のデータを出力する第１のエラー処理部と、前記第１のエラー処理部から出力された第２のデータを前記アドレス情報に基づいて分配する第２のデコーダと、前記第２のデコーダから分配された第２のデータを保持する複数のラッチ回路と、前記ラッチ回路に保持された第２のデータのエラーの検知及び訂正の少なくとも一方の処理を行い、第３のデータを出力する第２のエラー処理部とを有する。 （もっと読む）

【課題】 冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供する。
【解決手段】 不揮発性半導体記憶装置のテスト方法は、ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、プロテクトフラグを含むページのデータを読み出し、データレジスタに転送するステップと、データレジスタに転送されたデータの内、プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、データレジスタ内の不良ビットを一括検知するステップと、データレジスタ内に不良ビットが検知された場合に、不良ブロックとして登録するステップとを具備する。 （もっと読む）

【課題】不良アドレスを有するメモリをそのまま使用でき、事後的に欠陥が発生してもそのメモリを使用できるようにして、冗長メモリを必要としない不良アドレス変換を行う。
【解決手段】ＤＲＡＭ６の不良アドレスが登録され、アクセスされたアドレスがその不良アドレスと一致するときヒット信号を有効にするＣＡＭ３と、前記不良アドレスに対応して代替アドレスが登録され、前記ヒット信号が有効のとき前記不良アドレスに対応した代替アドレスが読み出されるＲＡＭ４と、前記ヒット信号が無効のとき前記ＣＡＭ３をアクセスするアドレスを選択し前記ヒット信号が有効のとき前記ＲＡＭ３から読み出された代替アドレスを選択するセレクタ５とを備える。 （もっと読む）