不揮発性半導体記憶装置のテスト方法
【課題】 冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供する。
【解決手段】 不揮発性半導体記憶装置のテスト方法は、ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、プロテクトフラグを含むページのデータを読み出し、データレジスタに転送するステップと、データレジスタに転送されたデータの内、プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、データレジスタ内の不良ビットを一括検知するステップと、データレジスタ内に不良ビットが検知された場合に、不良ブロックとして登録するステップとを具備する。
【解決手段】 不揮発性半導体記憶装置のテスト方法は、ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、プロテクトフラグを含むページのデータを読み出し、データレジスタに転送するステップと、データレジスタに転送されたデータの内、プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、データレジスタ内の不良ビットを一括検知するステップと、データレジスタ内に不良ビットが検知された場合に、不良ブロックとして登録するステップとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のテスト方法に関する。
【背景技術】
【０００２】
従来、例えば、プロテクト機能を備える不揮発性半導体記憶装置が知られている。しかしながら、コマンド実行結果を外部から認識できるステータスリード動作には、プロテクト機能のパス／フェイル判定は含まれない。即ち、プロテクト動作後のステータスリード動作では、プロテクトの有無を表す情報しか出力されない。
【０００３】
従って、プロテクト機能のパス／フェイル判定を行うためには、ステータスリード動作の結果を期待値と比較し、プロテクトが掛からない（フェイル）領域に関しては、個々に不良ブロックとして登録する必要があった（例えば、特許文献１参照。）。
【０００４】
また、デバイス試験において、パス／フェイル判定をテスタのフェイルメモリを使って処理させるため、多数個のデバイスの異なる不良領域アドレスをテスタで処理し、またその結果をデバイスに反映させる必要がある。
【０００５】
よって、テスタ側に不良領域アドレス保持用のフェイルメモリが無い場合には、プロテクト機能のパス／フェイル判定を行う事ができないという問題があった。更に、個々のデバイスについてステータスリード動作の結果と期待値とを逐一比較する必要があるため、テスト時間も増大する傾向にあった。
【特許文献１】特開２００１−２７３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置のテスト方法は、独立して消去可能な最小単位であるブロックを複数配列して構成されるメモリセルアレイを有し、各々の前記ブロックは、一括して書き込み及び読み出し可能な最小単位であるページを複数含む不揮発性半導体記憶装置のテスト方法であって、前記ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、前記プロテクトフラグを含む前記ページのデータを読み出し、データレジスタに転送するステップと、前記データレジスタに転送されたデータの内、前記プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、前記データレジスタ内の不良ビットを一括検知するステップと、前記データレジスタ内に不良ビットが検知された場合に、前記不揮発性半導体記憶装置内部に不良ブロックとして登録するステップと、を具備する事を特徴とする。
【発明の効果】
【０００８】
本発明によれば、冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
本実施形態に係る不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリを挙げて説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、図１に示すように、例えば、フラッシュコントローラ２００により制御される。フラッシュコントローラ２００は、外部ホストシステムから受けたコマンドに基づき、ＮＡＮＤ型フラッシュメモリ１００を制御する。
【００１０】
図２は、ＮＡＮＤ型フラッシュメモリ１００の機能構成を示すブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、入出力制御回路１０、ロジック制御回路１１、レディー／ビジー制御回路１２、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、高電圧発生回路１６、ロウアドレスバッファ１７、ロウデコーダ１８、カラムアドレスバッファ１９、カラムデコーダ２０、データレジスタ２１、センスアンプ２２、メモリセルアレイ２３、主制御回路２４、及びＲＯＭフューズ２５を有する。
【００１１】
入出力制御回路１０は、例えば、８個の入出力端子Ｉ／Ｏ１…Ｉ／Ｏ８を介して入力されるコマンド及びアドレスの転送を制御する。また、入出力制御回路１０は、８個の入出力端子Ｉ／Ｏ１…Ｉ／Ｏ８を介したデータ入出力を制御する。
【００１２】
ロジック制御回路１１は、フラッシュコントローラ２００から入力される各種制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰを受けて、これら各信号の組み合わせに基づき、入出力制御回路１０、主制御回路２４を制御する。
【００１３】
レディー／ビジー制御回路１２は、主制御回路２４の動作状態（書き込み、読み出し、消去などの各動作状態）に基づき、レディー／ビジー信号ＲＹ／／ＢＹをフラッシュコントローラ２００に出力する。例えば、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を行っている最中は、ＲＹ／／ＢＹ＝“０”であり、これら内部動作が終了すると、ＲＹ／／ＢＹ＝“１”となる。
【００１４】
ステータスレジスタ１３は、ＮＡＮＤ型フラッシュメモリ１００の起動時（パワーオンリード時）に、ＲＯＭフューズ２５に格納されている各種パラメータ情報などを取り込み、一時的に保持する。
【００１５】
アドレスレジスタ１４は、入出力制御回路１０を介して入力されるアドレスを一時的に保持し、ロウアドレスバッファ１７、及びカラムアドレスバッファ１９に転送する。
【００１６】
コマンドレジスタ１５は、入出力制御回路１０を介して入力されるコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）を一時的に保持し、主制御回路２４に転送する。
【００１７】
高電圧生成回路１６は、主制御回路２４の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウデコーダ１８、センスアンプ２２、及びメモリセルアレイ２３に転送する。
【００１８】
ロウアドレスバッファ１７は、アドレスレジスタ１４を介して入力されるロウアドレスを一時的に保持し、ロウデコーダ１８に転送する。
【００１９】
ロウデコーダ１８は、ロウアドレスバッファ１７を介して入力されるロウアドレスに基づきワード線を制御し、書き込み、読み出し動作において、ワード線に対して選択的に電圧を印加する。
【００２０】
カラムアドレスバッファ１９は、アドレスレジスタ１４を介して入力されるカラムアドレスを一時的に保持し、カラムデコーダ２０に転送する。
【００２１】
カラムデコーダ２０は、カラムアドレスバッファ１９を介して入力されるカラムアドレスに基づきビット線を制御し、書き込み、読み出し動作において、ビット線に対して選択的に電圧を印加する。
【００２２】
データレジスタ２１は、入出力制御回路１０を介して入力された一定量の書き込みデータ、または、センスアンプ２２により判定された一定量の読み出しデータを一時的に保持する。
【００２３】
センスアンプ２２は、メモリセルアレイ２３から読み出したデータを判定・増幅する。センスアンプ２２は、例えば、ビット線毎に対応するセンスアンプ回路を有している。
【００２４】
メモリセルアレイ２３は、複数のメモリセルトランジスタが行列上に配置された構造を有している。メモリセルトランジスタは、例えば、浮遊ゲートに蓄えられた電荷量に応じて定まるトランジスタの閾値電圧の差によってデータを保持する。尚、メモリセルトランジスタは、電荷蓄積層としての窒化膜に電荷を捕獲するＭＯＮＯＳ構造を有するものであっても良い。
【００２５】
図３は、メモリセルアレイ２３の一部を示す等価回路図である。図３に示すように、同一行の複数のメモリセルトランジスタＭＴの制御ゲート電極は、行方向に延在し共通接続され、ワード線ＷＬを構成している。同一行の複数の選択トランジスタＳＴ１の制御ゲート電極は、行方向に延在し共通接続され、選択ゲート線ＳＧＤを構成している。同一行の複数の選択トランジスタＳＴ２の制御ゲート電極は、行方向に延在し共通接続され、選択ゲート線ＳＧＳを構成している。
【００２６】
また、同一列の複数のメモリセルトランジスタＭＴは直列接続されてＮＡＮＤストリング３２を構成し、ＮＡＮＤストリング３２の一端は選択トランジスタＳＴ１を介してビット線ＢＬに、他端は選択トランジスタＳＴ２を介して共通ソース線ＳＬに接続されている。メモリセルアレイ２３は、複数のＮＡＮＤストリング３２を配列して構成されている。
【００２７】
ここでは、３２個のメモリセルトランジスタＭＴ（メモリセルトランジスタＭＴ０乃至ＭＴ３１）を示しているが、メモリセルトランジスタの個数はこれに限定されるものではない。また、個々のメモリセルトランジスタＭＴは、２値データを保持する場合の他、４値以上の多値データを保持する構成であっても良い。尚、消去状態のメモリセルトランジスタＭＴは、“１”データを保持するものとする。
【００２８】
同一のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴは、書き込み及び読み出しの最小単位であるページを構成する。即ち、データレジスタ２１に保持された１ページ分のデータが一括してメモリセルアレイ２３に書き込まれ、また、メモリセルアレイ２３から一括して読み出された１ページ分のデータがデータレジスタ２１に保持される。
【００２９】
図３に示す、選択ゲート線ＳＧＤ及び選択ゲート線ＳＧＳで挟まれた複数のワード線の集合は、消去動作の最小単位であるブロックを構成する。即ち、複数のページの集合がブロックを構成する。また、１つのブロックは、第１領域（メインメモリ領域）３０及び第２領域（冗長メモリ領域）３１を有する。冗長メモリ領域３１には、後述するプロテクト情報が保持される。
【００３０】
メインメモリ領域３０及び冗長メモリ領域３１は、カラムアドレスにより互いに区別される。メインメモリ領域３０は、ビット線ＢＬ０乃至ＢＬｎに接続されるメモリセルトランジスタＭＴにより構成される。一方、冗長メモリ領域３１は、ビット線ＢＬ（ｎ＋１）乃至ＢＬｍに接続されるメモリセルトランジスタＭＴにより構成される。即ち、各ページにおいて共通の一方のカラムアドレス範囲で指定されるメインメモリ領域３０にユーザデータが保持され、他方のカラムアドレス範囲で指定される冗長メモリ領域３１に冗長データが保持される。
【００３１】
冗長メモリ領域３１には、ホスト装置からは直接指定できない内部アドレスが割り当てられており、通常動作ではそのデータ内容を外部に読み出す事は不可能とされている。冗長データの種類としては、例えば、内部動作に必要なフラグデータなどが挙げられる。
【００３２】
主制御回路２４は、ロジック制御回路１１を介して入力される制御信号に基づき、ＮＡＮＤ型フラッシュメモリ１００内部の書き込み、読み出し、消去などの各種動作を制御する。主制御回路２４は、例えば、レディー／ビジー制御回路１２、高電圧発生回路１６、ロウデコーダ１８、カラムデコーダ２０、データレジスタ２１、センスアンプ２２、及びＲＯＭフューズ２５を制御する。
【００３３】
ＲＯＭフューズ２５は、例えば、メモリセルトランジスタＭＴと同様の構造を有しており、出荷前のテスト工程で定められた電圧トリミング値などのパラメータ、リダンダンシ情報などを保持している。主制御回路２４は、必要に応じてＲＯＭフューズ２５に保持されたデータを利用する。
【００３４】
上述した本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、各々のブロックに対して実行可能な動作を制限するブロックプロテクト機能を備えている。ブロックプロテクト機能には、例えば、書き込みプロテクトと消去プロテクトとの２種類があり、それぞれ書込み動作の禁止、消去動作の禁止をブロック単位で行う事ができる。
【００３５】
書き込みプロテクトが施されたブロックに対しては、データの書き込みが禁止される。また、消去プロテクトが施されたブロックに対しては、データの消去が禁止される。この様なプロテクト機能を実装する事で、データの種類に応じた管理方法を実現したいというユーザの利便性を向上させる事が可能となる。
【００３６】
このブロックプロテクトは、メモリセルアレイ２３を構成する各ブロック中の、任意の１ページに含まれる冗長メモリ領域３１の一部を使って機能を果たしている。例えば、冗長メモリ領域３１中のあるメモリセルトランジスタＭＴに“０”データが書き込まれていれば、当該メモリセルトランジスタＭＴを含むブロックにはプロテクトが施されていると定義する事が可能である。プロテクトの有無を示すデータを、以後、プロテクトフラグと称する場合がある。
【００３７】
例えば、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴに“０”データが書き込まれている場合は、当該ブロックに対する書き込み動作を禁止し、ビット線ＢＬ（ｎ＋２）に接続されたメモリセルトランジスタＭＴに“０”データが書き込まれている場合は、当該ブロックに対する消去動作を禁止すると定義しても良い。
【００３８】
また、１つのメモリセルトランジスタＭＴに書き込みプロテクト、消去プロテクトの両方を代表させ、例えば、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴに“０”データが書き込まれている場合は、当該ブロックに対する書き込み動作、および消去動作を共に禁止すると定義しても良い。
【００３９】
また、１つのメモリセルトランジスタＭＴでプロテクトの有無を判定するとした場合に、信頼性上課題がある場合は、複数（偶数個）のメモリセルトランジスタＭＴの多数決により、プロテクト状態を判定する事としても良い。例えば、４個中２個以上のメモリセルトランジスタＭＴが“０”データを保持している場合に、プロテクトが施されていると判定すれば良い。
【００４０】
また、本実施形態では、各ブロック中の任意の１ページにプロテクトフラグを書き込む事としたが、これに限らず、複数ページに亘り同一のプロテクト情報を書き込む事としても良い。例えば、ブロックを構成する全ページに同一のプロテクト情報を書き込んでも良い。
【００４１】
また、必ずしも書き込みプロテクトと消去プロテクトとの２種類の機能を設ける必要は無く、何れか一方のプロテクト機能のみを設ける事としても良い。一方、書き込みプロテクトと消去プロテクトに加え、更に、読み出し動作を禁止する読み出しプロテクトなどの機能を別途設ける事としても良い。
【００４２】
次に、上述した構成を備えるＮＡＮＤ型フラッシュメモリ１００において、各々のブロックに対するプロテクトが正常に機能しているか否かを判定するための、ブロックプロテクト判定試験について、図４を参照して説明する。図４は、本実施形態に係るブロックプロテクト判定試験のシーケンスを示すフローチャートである。
【００４３】
先ず、ＮＡＮＤ型フラッシュメモリ１００とコンタクタとの接続を確立し、外部テスタが、ブロックプロテクト判定試験の開始を意味するテスト信号を入力する。テスト信号の入力を受けたＮＡＮＤ型フラッシュメモリ１００は、主制御回路２４などの制御下において、ブロックプロテクト判定試験を実行する。ブロックプロテクト判定試験は、ウェハ状態で実施しても良いし、パッケージされた状態で実施しても良い（ステップＳ１００）。
【００４４】
次に、主制御回路２４は、内部リセットコマンドを生成する。内部リセットコマンドが生成されると、ＮＡＮＤ型フラッシュメモリ１００内部の全ての内部動作（書き込み、読み出し、消去動作など）が停止し、ＮＡＮＤ型フラッシュメモリ１００はウェイト状態に遷移する（ステップＳ１０１）。
【００４５】
次に、主制御回路２４は、プロテクトファンクションを実行する。即ち、冗長メモリ領域３１のブロックプロテクトで使用するカラム領域に、プロテクトフラグ（“０”データ）を書き込む。プロテクトフラグが書き込まれていない場合、メモリセルトランジスタＭＴは、消去状態の“１”データを保持したままである（ステップＳ１０２）。
【００４６】
次に、主制御回路２４は、プロテクトフラグを含むページに保持されたデータを読み出し、データレジスタ２１に転送する。メモリセルトランジスタＭＴに保持されたデータと、データレジスタ２１に転送されたデータとは一対一対応していれば良く、例えば、反転データをラッチする構成とされる（ステップＳ１０３）。
【００４７】
次に、主制御回路２４は、データレジスタ２１に格納された、プロテクトフラグ用カラムアドレス領域以外のデータを、パスデータでマスクする。ここでパスデータとは、プロテクトフラグが冗長メモリ領域３１に正常に書き込まれた場合に、データレジスタ２１が保持すべき値であり、例えば、“１”データである（ステップＳ１０４）。
【００４８】
次に、主制御回路２４は、データレレジスタ２１内部に保持されたデータ中の不良ビットを一括検知する。ＮＡＮＤ型フラッシュメモリ１００は一般的に書き込みベリファイ機能を備えており、ベリファイ結果のパス／フェイルを判定するために、例えば、フェイルビットが存在する場合のフェイル電流を利用した不良ビットの一括検知を行う。ここでは、データレジスタ２１に保持されるデータ中の“０”データの有無を判定する（ステップＳ１０５）。
【００４９】
次に、主制御回路２４は、ブロックプロテクトが正常に機能しているか否かを判定する。具体的には、ステップＳ１０５における一括検知の結果、不良ビットが検出されたか否かにより判定を行う。ステップＳ１０３でプロテクトフラグ用カラムアドレス領域以外のデータをパスデータでマスクしているので、一括検知の結果は、プロテクトフラグのデータ状態と対応するからである（ステップＳ１０６）。
【００５０】
ステップＳ１０６でパスと判定された場合は、プロテクトフラグを消去する。即ち、主制御回路２４は、プロテクトフラグを含むブロックに対して消去動作を実行する。尚、ブロックプロテクトを施した状態で出荷するのであれば、必ずしもここでプロテクトフラグを消去する必要はない（ステップＳ１０７）。
【００５１】
ステップＳ１０６でフェイルと判定された場合は、主制御回路２４は、ＮＡＮＤ型フラッシュメモリ１００内部に使用不可アドレス領域（バッドブロック）として登録する。バッドブロックとして登録する方法は、例えば、バッドブロックの所定領域に、使用不可である事を意味するデータ（例えば“０”データ）を書き込んでおく、ＲＯＭフューズ２５にバッドブロックのアドレスを書き込んでおく、など様々な方法を採用し得る（ステップＳ１０８）。
【００５２】
次に、主制御回路２４は、全テスト対象エリアの試験が終了したか否かを判定する（ステップＳ１０９）。ステップＳ１０９で全テスト対象エリアの試験が終了していないと判定された場合は、ステップＳ１０２に戻り、ブロックプロテクト判定試験を継続する。
【００５３】
ステップＳ１０９で全テスト対象エリアの試験が終了したと判定された場合は、主制御回路２４は、再度、内部リセットコマンドを生成する（ステップＳ１１０）。
【００５４】
以上のシーケンスにより、ブロックプロテクト判定試験を終了する（ステップＳ１１１）。
【００５５】
尚、上述したテストシーケンスにおける個々の動作は、テストコマンドの入力を受けた主制御回路２４が、予め設定された内部コードに従って行っても良いし、主制御回路２４とは別に、ＢＩＳＴ（Built In Self Test）論理回路を実装し、当該ＢＩＳＴ論理回路にテスト開始信号を入力する事で、内部で自動的にテスト機能を実行する事としても良い。
【００５６】
次に、ステップＳ１０３乃至Ｓ１０５の詳細について、図５を参照して説明する。図５は、ブロックプロテクト判定試験のシーケンスの一部を示す模式図である。ここでは、メモリセルアレイ２３を構成するブロック（Block_0乃至Block_n）中の、ブロック２（Block_2）に施したプロテクトが正常に機能しているか否かを判定する場合について説明する。
【００５７】
上述したように、メモリセルアレイ２３は大きくメインメモリ領域３０と冗長メモリ領域３１とに分割されている。冗長メモリ領域３１の一部のカラム領域が、ブロックプロテクトで使用される。図５は、例えば、各ブロックの先頭ページにプロテクトフラグを書き込む場合について示している。
【００５８】
先ず、ステップＳ１０３で、ブロック２のテスト対象ページ（本実施形態では、先頭ページ）のデータを読み出し、データレジスタ２１へ転送する。
【００５９】
一括検知を行うデータレジスタ２１は、ブロックプロテクトで使用するカラムアドレス領域に保持されるデータ以外のデータも一括して判定するので、ステップＳ１０４で、ブロックプロテクトで使用するカラムアドレス領域に保持されるデータ以外の、不要なデータをパスデータでマスクする。
【００６０】
ステップＳ１０５で、データレジスタ２１に格納されたデータ内に不良ビットがないか検知を行う。プロテクトフラグが正常に書き込まれていれば、データレジスタ２１内の全データはパスデータであるから、一括検知結果もパスとなる。一方、プロテクトフラグが正常に書き込まれていなければ、データレジスタ２１内のブロックプロテクトで使用するカラムアドレス領域に保持されるデータは不良ビットであるから、一括検知結果もフェイルとなる。
【００６１】
上述したブロックプロテクト判定試験は、出荷前のテスト工程で行う事を前提として説明したが、出荷後、ユーザのコマンド入力により上記判定試験を行っても良い。例えば、ユーザがブロックプロテクト判定コマンドを入力した場合に、ＮＡＮＤ型フラッシュメモリ１００内部で上記シーケンスを実行すれば良い。これら一連の動作を１つのコマンド入力で実行する事で、ユーザが容易にブロックプロテクト機能のテストを行う事ができる。
【００６２】
ここで、本実施形態に係る不揮発性半導体記憶装置のテスト方法で得られる効果についてより詳細に説明するため、以下、比較例に係るブロックプロテクト判定試験について説明する。
【００６３】
（比較例）
比較例に係るブロックプロテクト判定試験について、図６を参照して説明する。図６は、比較例に係るブロックプロテクト判定試験のシーケンスを示すフローチャートである。
【００６４】
先ず、ＮＡＮＤ型フラッシュメモリ１００とコンタクタとの接続を確立し、ブロックプロテクト判定試験を開始する（ステップＳ２００）。
【００６５】
次に、外部テスタは、ＮＡＮＤ型フラッシュメモリ１００にリセットコマンドを入力する（ステップＳ２０１）。
【００６６】
次に、プロテクトファンクションを実行する（ステップＳ２０２）。
【００６７】
次に、外部テスタは、ＮＡＮＤ型フラッシュメモリ１００にステータスリードコマンドを入力する。ステータスリードコマンドの入力を受けたＮＡＮＤ型フラッシュメモリ１００は、書き込み、読み出しなどの各種動作が正常に終了したか否かを示す情報と共に、ブロックプロテクトの有無を示す情報を出力する（ステップＳ２０３）。
【００６８】
次に、テスト対象のブロックに対するブロックプロテクトが正常に機能しているか否かを判定する。具体的には、ステップＳ２０３におけるステータスリードの結果と、テスタに保持された期待値とを比較する（ステップＳ２０４）。
【００６９】
ステップＳ２０４で、ブロックプロテクトが正常に機能していない（Not Protected）と判定された場合は、外部テスタのフェイルメモリに使用不可アドレス領域（バッドブロック）として登録する（ステップＳ２０５）。
【００７０】
ステップＳ２０４で、ブロックプロテクトが正常に機能している（Protected）と判定された場合、または、ステップＳ２０４でブロックプロテクトが正常に機能していないと判定された後、外部テスタのフェイルメモリにバッドブロック登録を行った場合は、全テスト対象エリアの試験が終了したか否かを判定する（ステップＳ２０６）。
【００７１】
ステップＳ２０６で全テスト対象エリアの試験が終了していないと判定された場合は、ステップＳ２０２に戻り、ブロックプロテクト判定試験を継続する。
【００７２】
ステップＳ２０６で全テスト対象エリアの試験が終了したと判定された場合は、外部テスタは再度、ＮＡＮＤ型フラッシュメモリ１００に対してリセットコマンドを入力する（ステップＳ２０７）。
【００７３】
次に、外部テスタのフェイルメモリに保持されているバッドブロックアドレスを、ＮＡＮＤ型フラッシュメモリ１００内部に登録する（ステップＳ２０８）。
【００７４】
以上のシーケンスにより、ブロックプロテクト判定試験を終了する（ステップＳ２０９）。
【００７５】
上記比較例では、プロテクト機能の有無という情報しか得られないステータリードコマンドの入力により、ブロックプロテクト機能が正常に機能しているか否かを判定するために、テスタ側で期待値を保持しておく必要がある。また、多数個のデバイスについて同時試験を行う場合、異なる不良エリアアドレスを外部テスタで処理し、その結果を再度、個々のデバイスに戻して登録する必要がある。
【００７６】
一方、第１の実施形態に係るテスト方法では、冗長メモリ領域にプロテクト機能を持たせたデバイスにおいて、データレジスタにおける一括検知機能を利用して、デバイス内部で冗長カラムアドレス領域のテストを行うため、外部テスタが期待値を保持する必要が無く、また、フェイルメモリを備える必要が無い。これにより、比較的安価な試験装置でもプロテクト機能の判定が可能となる。また、ステータスリードコマンドを外部から入力する必要がないため、テスト時間の短縮を図ることが可能となる。
【００７７】
尚、本実施形態では、書き込みプロテクト、消去プロテクトなどのブロックプロテクト機能を冗長メモリ領域で実現する場合について説明したが、必ずしもプロテクト機能に限らず、冗長メモリ領域を使用してその機能を果たす場合には、本実施形態に係るテスト方法を適用できる。
【００７８】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７９】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリとフラッシュコントローラとの関係を示すブロック図。
【図２】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの内部構成を示すブロック図。
【図３】第１の実施形態に係るメモリセルアレイを構成する各々のブロックの等価回路図。
【図４】第１の実施形態に係るブロックプロテクト判定試験のシーケンスを示すフローチャート。
【図５】第１の実施形態に係るブロックプロテクト判定試験のシーケンスの一部を示す模式図。
【図６】比較例に係るブロックプロテクト判定試験のシーケンスを示すフローチャート。
【符号の説明】
【００８０】
１００…ＮＡＮＤ型フラッシュメモリ
１０…入出力制御回路
１１…ロジック制御回路
１２…レディー／ビジー制御回路
１３…ステータスレジスタ
１４…アドレスレジスタ
１５…コマンドレジスタ
１６…高電圧発生回路
１７…ロウアドレスバッファ
１８…ロウデコーダ
１９…カラムアドレスバッファ
２０…カラムデコーダ
２１…データレジスタ
２２…センスアンプ
２３メモリセルアレイ
２４…主制御回路
２５…ＲＯＭフューズ
３０…メインメモリ領域
３１…冗長メモリ領域
３２…ＮＡＮＤストリング
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＳＧＤ、ＳＧＳ…選択ゲート線
ＭＴ…メモリセルトランジスタ
ＳＴ１、ＳＴ２…選択トランジスタ
２００…フラッシュコントローラ
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のテスト方法に関する。
【背景技術】
【０００２】
従来、例えば、プロテクト機能を備える不揮発性半導体記憶装置が知られている。しかしながら、コマンド実行結果を外部から認識できるステータスリード動作には、プロテクト機能のパス／フェイル判定は含まれない。即ち、プロテクト動作後のステータスリード動作では、プロテクトの有無を表す情報しか出力されない。
【０００３】
従って、プロテクト機能のパス／フェイル判定を行うためには、ステータスリード動作の結果を期待値と比較し、プロテクトが掛からない（フェイル）領域に関しては、個々に不良ブロックとして登録する必要があった（例えば、特許文献１参照。）。
【０００４】
また、デバイス試験において、パス／フェイル判定をテスタのフェイルメモリを使って処理させるため、多数個のデバイスの異なる不良領域アドレスをテスタで処理し、またその結果をデバイスに反映させる必要がある。
【０００５】
よって、テスタ側に不良領域アドレス保持用のフェイルメモリが無い場合には、プロテクト機能のパス／フェイル判定を行う事ができないという問題があった。更に、個々のデバイスについてステータスリード動作の結果と期待値とを逐一比較する必要があるため、テスト時間も増大する傾向にあった。
【特許文献１】特開２００１−２７３７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る不揮発性半導体記憶装置のテスト方法は、独立して消去可能な最小単位であるブロックを複数配列して構成されるメモリセルアレイを有し、各々の前記ブロックは、一括して書き込み及び読み出し可能な最小単位であるページを複数含む不揮発性半導体記憶装置のテスト方法であって、前記ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、前記プロテクトフラグを含む前記ページのデータを読み出し、データレジスタに転送するステップと、前記データレジスタに転送されたデータの内、前記プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、前記データレジスタ内の不良ビットを一括検知するステップと、前記データレジスタ内に不良ビットが検知された場合に、前記不揮発性半導体記憶装置内部に不良ブロックとして登録するステップと、を具備する事を特徴とする。
【発明の効果】
【０００８】
本発明によれば、冗長部カラムエリアに割り当てられた機能の合否を判定可能な不揮発性半導体記憶装置のテスト方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
（第１の実施形態）
本実施形態に係る不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリを挙げて説明する。本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、図１に示すように、例えば、フラッシュコントローラ２００により制御される。フラッシュコントローラ２００は、外部ホストシステムから受けたコマンドに基づき、ＮＡＮＤ型フラッシュメモリ１００を制御する。
【００１０】
図２は、ＮＡＮＤ型フラッシュメモリ１００の機能構成を示すブロック図である。ＮＡＮＤ型フラッシュメモリ１００は、入出力制御回路１０、ロジック制御回路１１、レディー／ビジー制御回路１２、ステータスレジスタ１３、アドレスレジスタ１４、コマンドレジスタ１５、高電圧発生回路１６、ロウアドレスバッファ１７、ロウデコーダ１８、カラムアドレスバッファ１９、カラムデコーダ２０、データレジスタ２１、センスアンプ２２、メモリセルアレイ２３、主制御回路２４、及びＲＯＭフューズ２５を有する。
【００１１】
入出力制御回路１０は、例えば、８個の入出力端子Ｉ／Ｏ１…Ｉ／Ｏ８を介して入力されるコマンド及びアドレスの転送を制御する。また、入出力制御回路１０は、８個の入出力端子Ｉ／Ｏ１…Ｉ／Ｏ８を介したデータ入出力を制御する。
【００１２】
ロジック制御回路１１は、フラッシュコントローラ２００から入力される各種制御信号、例えば、チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰを受けて、これら各信号の組み合わせに基づき、入出力制御回路１０、主制御回路２４を制御する。
【００１３】
レディー／ビジー制御回路１２は、主制御回路２４の動作状態（書き込み、読み出し、消去などの各動作状態）に基づき、レディー／ビジー信号ＲＹ／／ＢＹをフラッシュコントローラ２００に出力する。例えば、ＮＡＮＤ型フラッシュメモリ１００が書き込み、読み出し、消去などの内部動作を行っている最中は、ＲＹ／／ＢＹ＝“０”であり、これら内部動作が終了すると、ＲＹ／／ＢＹ＝“１”となる。
【００１４】
ステータスレジスタ１３は、ＮＡＮＤ型フラッシュメモリ１００の起動時（パワーオンリード時）に、ＲＯＭフューズ２５に格納されている各種パラメータ情報などを取り込み、一時的に保持する。
【００１５】
アドレスレジスタ１４は、入出力制御回路１０を介して入力されるアドレスを一時的に保持し、ロウアドレスバッファ１７、及びカラムアドレスバッファ１９に転送する。
【００１６】
コマンドレジスタ１５は、入出力制御回路１０を介して入力されるコマンド（書き込みコマンド、読み出しコマンド、消去コマンド、ステータスリードコマンドなど）を一時的に保持し、主制御回路２４に転送する。
【００１７】
高電圧生成回路１６は、主制御回路２４の状態に基づき、書き込み、読み出し、消去などの各動作において必要となる高電圧を生成し、ロウデコーダ１８、センスアンプ２２、及びメモリセルアレイ２３に転送する。
【００１８】
ロウアドレスバッファ１７は、アドレスレジスタ１４を介して入力されるロウアドレスを一時的に保持し、ロウデコーダ１８に転送する。
【００１９】
ロウデコーダ１８は、ロウアドレスバッファ１７を介して入力されるロウアドレスに基づきワード線を制御し、書き込み、読み出し動作において、ワード線に対して選択的に電圧を印加する。
【００２０】
カラムアドレスバッファ１９は、アドレスレジスタ１４を介して入力されるカラムアドレスを一時的に保持し、カラムデコーダ２０に転送する。
【００２１】
カラムデコーダ２０は、カラムアドレスバッファ１９を介して入力されるカラムアドレスに基づきビット線を制御し、書き込み、読み出し動作において、ビット線に対して選択的に電圧を印加する。
【００２２】
データレジスタ２１は、入出力制御回路１０を介して入力された一定量の書き込みデータ、または、センスアンプ２２により判定された一定量の読み出しデータを一時的に保持する。
【００２３】
センスアンプ２２は、メモリセルアレイ２３から読み出したデータを判定・増幅する。センスアンプ２２は、例えば、ビット線毎に対応するセンスアンプ回路を有している。
【００２４】
メモリセルアレイ２３は、複数のメモリセルトランジスタが行列上に配置された構造を有している。メモリセルトランジスタは、例えば、浮遊ゲートに蓄えられた電荷量に応じて定まるトランジスタの閾値電圧の差によってデータを保持する。尚、メモリセルトランジスタは、電荷蓄積層としての窒化膜に電荷を捕獲するＭＯＮＯＳ構造を有するものであっても良い。
【００２５】
図３は、メモリセルアレイ２３の一部を示す等価回路図である。図３に示すように、同一行の複数のメモリセルトランジスタＭＴの制御ゲート電極は、行方向に延在し共通接続され、ワード線ＷＬを構成している。同一行の複数の選択トランジスタＳＴ１の制御ゲート電極は、行方向に延在し共通接続され、選択ゲート線ＳＧＤを構成している。同一行の複数の選択トランジスタＳＴ２の制御ゲート電極は、行方向に延在し共通接続され、選択ゲート線ＳＧＳを構成している。
【００２６】
また、同一列の複数のメモリセルトランジスタＭＴは直列接続されてＮＡＮＤストリング３２を構成し、ＮＡＮＤストリング３２の一端は選択トランジスタＳＴ１を介してビット線ＢＬに、他端は選択トランジスタＳＴ２を介して共通ソース線ＳＬに接続されている。メモリセルアレイ２３は、複数のＮＡＮＤストリング３２を配列して構成されている。
【００２７】
ここでは、３２個のメモリセルトランジスタＭＴ（メモリセルトランジスタＭＴ０乃至ＭＴ３１）を示しているが、メモリセルトランジスタの個数はこれに限定されるものではない。また、個々のメモリセルトランジスタＭＴは、２値データを保持する場合の他、４値以上の多値データを保持する構成であっても良い。尚、消去状態のメモリセルトランジスタＭＴは、“１”データを保持するものとする。
【００２８】
同一のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴは、書き込み及び読み出しの最小単位であるページを構成する。即ち、データレジスタ２１に保持された１ページ分のデータが一括してメモリセルアレイ２３に書き込まれ、また、メモリセルアレイ２３から一括して読み出された１ページ分のデータがデータレジスタ２１に保持される。
【００２９】
図３に示す、選択ゲート線ＳＧＤ及び選択ゲート線ＳＧＳで挟まれた複数のワード線の集合は、消去動作の最小単位であるブロックを構成する。即ち、複数のページの集合がブロックを構成する。また、１つのブロックは、第１領域（メインメモリ領域）３０及び第２領域（冗長メモリ領域）３１を有する。冗長メモリ領域３１には、後述するプロテクト情報が保持される。
【００３０】
メインメモリ領域３０及び冗長メモリ領域３１は、カラムアドレスにより互いに区別される。メインメモリ領域３０は、ビット線ＢＬ０乃至ＢＬｎに接続されるメモリセルトランジスタＭＴにより構成される。一方、冗長メモリ領域３１は、ビット線ＢＬ（ｎ＋１）乃至ＢＬｍに接続されるメモリセルトランジスタＭＴにより構成される。即ち、各ページにおいて共通の一方のカラムアドレス範囲で指定されるメインメモリ領域３０にユーザデータが保持され、他方のカラムアドレス範囲で指定される冗長メモリ領域３１に冗長データが保持される。
【００３１】
冗長メモリ領域３１には、ホスト装置からは直接指定できない内部アドレスが割り当てられており、通常動作ではそのデータ内容を外部に読み出す事は不可能とされている。冗長データの種類としては、例えば、内部動作に必要なフラグデータなどが挙げられる。
【００３２】
主制御回路２４は、ロジック制御回路１１を介して入力される制御信号に基づき、ＮＡＮＤ型フラッシュメモリ１００内部の書き込み、読み出し、消去などの各種動作を制御する。主制御回路２４は、例えば、レディー／ビジー制御回路１２、高電圧発生回路１６、ロウデコーダ１８、カラムデコーダ２０、データレジスタ２１、センスアンプ２２、及びＲＯＭフューズ２５を制御する。
【００３３】
ＲＯＭフューズ２５は、例えば、メモリセルトランジスタＭＴと同様の構造を有しており、出荷前のテスト工程で定められた電圧トリミング値などのパラメータ、リダンダンシ情報などを保持している。主制御回路２４は、必要に応じてＲＯＭフューズ２５に保持されたデータを利用する。
【００３４】
上述した本実施形態に係るＮＡＮＤ型フラッシュメモリ１００は、各々のブロックに対して実行可能な動作を制限するブロックプロテクト機能を備えている。ブロックプロテクト機能には、例えば、書き込みプロテクトと消去プロテクトとの２種類があり、それぞれ書込み動作の禁止、消去動作の禁止をブロック単位で行う事ができる。
【００３５】
書き込みプロテクトが施されたブロックに対しては、データの書き込みが禁止される。また、消去プロテクトが施されたブロックに対しては、データの消去が禁止される。この様なプロテクト機能を実装する事で、データの種類に応じた管理方法を実現したいというユーザの利便性を向上させる事が可能となる。
【００３６】
このブロックプロテクトは、メモリセルアレイ２３を構成する各ブロック中の、任意の１ページに含まれる冗長メモリ領域３１の一部を使って機能を果たしている。例えば、冗長メモリ領域３１中のあるメモリセルトランジスタＭＴに“０”データが書き込まれていれば、当該メモリセルトランジスタＭＴを含むブロックにはプロテクトが施されていると定義する事が可能である。プロテクトの有無を示すデータを、以後、プロテクトフラグと称する場合がある。
【００３７】
例えば、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴに“０”データが書き込まれている場合は、当該ブロックに対する書き込み動作を禁止し、ビット線ＢＬ（ｎ＋２）に接続されたメモリセルトランジスタＭＴに“０”データが書き込まれている場合は、当該ブロックに対する消去動作を禁止すると定義しても良い。
【００３８】
また、１つのメモリセルトランジスタＭＴに書き込みプロテクト、消去プロテクトの両方を代表させ、例えば、ビット線ＢＬ（ｎ＋１）に接続されたメモリセルトランジスタＭＴに“０”データが書き込まれている場合は、当該ブロックに対する書き込み動作、および消去動作を共に禁止すると定義しても良い。
【００３９】
また、１つのメモリセルトランジスタＭＴでプロテクトの有無を判定するとした場合に、信頼性上課題がある場合は、複数（偶数個）のメモリセルトランジスタＭＴの多数決により、プロテクト状態を判定する事としても良い。例えば、４個中２個以上のメモリセルトランジスタＭＴが“０”データを保持している場合に、プロテクトが施されていると判定すれば良い。
【００４０】
また、本実施形態では、各ブロック中の任意の１ページにプロテクトフラグを書き込む事としたが、これに限らず、複数ページに亘り同一のプロテクト情報を書き込む事としても良い。例えば、ブロックを構成する全ページに同一のプロテクト情報を書き込んでも良い。
【００４１】
また、必ずしも書き込みプロテクトと消去プロテクトとの２種類の機能を設ける必要は無く、何れか一方のプロテクト機能のみを設ける事としても良い。一方、書き込みプロテクトと消去プロテクトに加え、更に、読み出し動作を禁止する読み出しプロテクトなどの機能を別途設ける事としても良い。
【００４２】
次に、上述した構成を備えるＮＡＮＤ型フラッシュメモリ１００において、各々のブロックに対するプロテクトが正常に機能しているか否かを判定するための、ブロックプロテクト判定試験について、図４を参照して説明する。図４は、本実施形態に係るブロックプロテクト判定試験のシーケンスを示すフローチャートである。
【００４３】
先ず、ＮＡＮＤ型フラッシュメモリ１００とコンタクタとの接続を確立し、外部テスタが、ブロックプロテクト判定試験の開始を意味するテスト信号を入力する。テスト信号の入力を受けたＮＡＮＤ型フラッシュメモリ１００は、主制御回路２４などの制御下において、ブロックプロテクト判定試験を実行する。ブロックプロテクト判定試験は、ウェハ状態で実施しても良いし、パッケージされた状態で実施しても良い（ステップＳ１００）。
【００４４】
次に、主制御回路２４は、内部リセットコマンドを生成する。内部リセットコマンドが生成されると、ＮＡＮＤ型フラッシュメモリ１００内部の全ての内部動作（書き込み、読み出し、消去動作など）が停止し、ＮＡＮＤ型フラッシュメモリ１００はウェイト状態に遷移する（ステップＳ１０１）。
【００４５】
次に、主制御回路２４は、プロテクトファンクションを実行する。即ち、冗長メモリ領域３１のブロックプロテクトで使用するカラム領域に、プロテクトフラグ（“０”データ）を書き込む。プロテクトフラグが書き込まれていない場合、メモリセルトランジスタＭＴは、消去状態の“１”データを保持したままである（ステップＳ１０２）。
【００４６】
次に、主制御回路２４は、プロテクトフラグを含むページに保持されたデータを読み出し、データレジスタ２１に転送する。メモリセルトランジスタＭＴに保持されたデータと、データレジスタ２１に転送されたデータとは一対一対応していれば良く、例えば、反転データをラッチする構成とされる（ステップＳ１０３）。
【００４７】
次に、主制御回路２４は、データレジスタ２１に格納された、プロテクトフラグ用カラムアドレス領域以外のデータを、パスデータでマスクする。ここでパスデータとは、プロテクトフラグが冗長メモリ領域３１に正常に書き込まれた場合に、データレジスタ２１が保持すべき値であり、例えば、“１”データである（ステップＳ１０４）。
【００４８】
次に、主制御回路２４は、データレレジスタ２１内部に保持されたデータ中の不良ビットを一括検知する。ＮＡＮＤ型フラッシュメモリ１００は一般的に書き込みベリファイ機能を備えており、ベリファイ結果のパス／フェイルを判定するために、例えば、フェイルビットが存在する場合のフェイル電流を利用した不良ビットの一括検知を行う。ここでは、データレジスタ２１に保持されるデータ中の“０”データの有無を判定する（ステップＳ１０５）。
【００４９】
次に、主制御回路２４は、ブロックプロテクトが正常に機能しているか否かを判定する。具体的には、ステップＳ１０５における一括検知の結果、不良ビットが検出されたか否かにより判定を行う。ステップＳ１０３でプロテクトフラグ用カラムアドレス領域以外のデータをパスデータでマスクしているので、一括検知の結果は、プロテクトフラグのデータ状態と対応するからである（ステップＳ１０６）。
【００５０】
ステップＳ１０６でパスと判定された場合は、プロテクトフラグを消去する。即ち、主制御回路２４は、プロテクトフラグを含むブロックに対して消去動作を実行する。尚、ブロックプロテクトを施した状態で出荷するのであれば、必ずしもここでプロテクトフラグを消去する必要はない（ステップＳ１０７）。
【００５１】
ステップＳ１０６でフェイルと判定された場合は、主制御回路２４は、ＮＡＮＤ型フラッシュメモリ１００内部に使用不可アドレス領域（バッドブロック）として登録する。バッドブロックとして登録する方法は、例えば、バッドブロックの所定領域に、使用不可である事を意味するデータ（例えば“０”データ）を書き込んでおく、ＲＯＭフューズ２５にバッドブロックのアドレスを書き込んでおく、など様々な方法を採用し得る（ステップＳ１０８）。
【００５２】
次に、主制御回路２４は、全テスト対象エリアの試験が終了したか否かを判定する（ステップＳ１０９）。ステップＳ１０９で全テスト対象エリアの試験が終了していないと判定された場合は、ステップＳ１０２に戻り、ブロックプロテクト判定試験を継続する。
【００５３】
ステップＳ１０９で全テスト対象エリアの試験が終了したと判定された場合は、主制御回路２４は、再度、内部リセットコマンドを生成する（ステップＳ１１０）。
【００５４】
以上のシーケンスにより、ブロックプロテクト判定試験を終了する（ステップＳ１１１）。
【００５５】
尚、上述したテストシーケンスにおける個々の動作は、テストコマンドの入力を受けた主制御回路２４が、予め設定された内部コードに従って行っても良いし、主制御回路２４とは別に、ＢＩＳＴ（Built In Self Test）論理回路を実装し、当該ＢＩＳＴ論理回路にテスト開始信号を入力する事で、内部で自動的にテスト機能を実行する事としても良い。
【００５６】
次に、ステップＳ１０３乃至Ｓ１０５の詳細について、図５を参照して説明する。図５は、ブロックプロテクト判定試験のシーケンスの一部を示す模式図である。ここでは、メモリセルアレイ２３を構成するブロック（Block_0乃至Block_n）中の、ブロック２（Block_2）に施したプロテクトが正常に機能しているか否かを判定する場合について説明する。
【００５７】
上述したように、メモリセルアレイ２３は大きくメインメモリ領域３０と冗長メモリ領域３１とに分割されている。冗長メモリ領域３１の一部のカラム領域が、ブロックプロテクトで使用される。図５は、例えば、各ブロックの先頭ページにプロテクトフラグを書き込む場合について示している。
【００５８】
先ず、ステップＳ１０３で、ブロック２のテスト対象ページ（本実施形態では、先頭ページ）のデータを読み出し、データレジスタ２１へ転送する。
【００５９】
一括検知を行うデータレジスタ２１は、ブロックプロテクトで使用するカラムアドレス領域に保持されるデータ以外のデータも一括して判定するので、ステップＳ１０４で、ブロックプロテクトで使用するカラムアドレス領域に保持されるデータ以外の、不要なデータをパスデータでマスクする。
【００６０】
ステップＳ１０５で、データレジスタ２１に格納されたデータ内に不良ビットがないか検知を行う。プロテクトフラグが正常に書き込まれていれば、データレジスタ２１内の全データはパスデータであるから、一括検知結果もパスとなる。一方、プロテクトフラグが正常に書き込まれていなければ、データレジスタ２１内のブロックプロテクトで使用するカラムアドレス領域に保持されるデータは不良ビットであるから、一括検知結果もフェイルとなる。
【００６１】
上述したブロックプロテクト判定試験は、出荷前のテスト工程で行う事を前提として説明したが、出荷後、ユーザのコマンド入力により上記判定試験を行っても良い。例えば、ユーザがブロックプロテクト判定コマンドを入力した場合に、ＮＡＮＤ型フラッシュメモリ１００内部で上記シーケンスを実行すれば良い。これら一連の動作を１つのコマンド入力で実行する事で、ユーザが容易にブロックプロテクト機能のテストを行う事ができる。
【００６２】
ここで、本実施形態に係る不揮発性半導体記憶装置のテスト方法で得られる効果についてより詳細に説明するため、以下、比較例に係るブロックプロテクト判定試験について説明する。
【００６３】
（比較例）
比較例に係るブロックプロテクト判定試験について、図６を参照して説明する。図６は、比較例に係るブロックプロテクト判定試験のシーケンスを示すフローチャートである。
【００６４】
先ず、ＮＡＮＤ型フラッシュメモリ１００とコンタクタとの接続を確立し、ブロックプロテクト判定試験を開始する（ステップＳ２００）。
【００６５】
次に、外部テスタは、ＮＡＮＤ型フラッシュメモリ１００にリセットコマンドを入力する（ステップＳ２０１）。
【００６６】
次に、プロテクトファンクションを実行する（ステップＳ２０２）。
【００６７】
次に、外部テスタは、ＮＡＮＤ型フラッシュメモリ１００にステータスリードコマンドを入力する。ステータスリードコマンドの入力を受けたＮＡＮＤ型フラッシュメモリ１００は、書き込み、読み出しなどの各種動作が正常に終了したか否かを示す情報と共に、ブロックプロテクトの有無を示す情報を出力する（ステップＳ２０３）。
【００６８】
次に、テスト対象のブロックに対するブロックプロテクトが正常に機能しているか否かを判定する。具体的には、ステップＳ２０３におけるステータスリードの結果と、テスタに保持された期待値とを比較する（ステップＳ２０４）。
【００６９】
ステップＳ２０４で、ブロックプロテクトが正常に機能していない（Not Protected）と判定された場合は、外部テスタのフェイルメモリに使用不可アドレス領域（バッドブロック）として登録する（ステップＳ２０５）。
【００７０】
ステップＳ２０４で、ブロックプロテクトが正常に機能している（Protected）と判定された場合、または、ステップＳ２０４でブロックプロテクトが正常に機能していないと判定された後、外部テスタのフェイルメモリにバッドブロック登録を行った場合は、全テスト対象エリアの試験が終了したか否かを判定する（ステップＳ２０６）。
【００７１】
ステップＳ２０６で全テスト対象エリアの試験が終了していないと判定された場合は、ステップＳ２０２に戻り、ブロックプロテクト判定試験を継続する。
【００７２】
ステップＳ２０６で全テスト対象エリアの試験が終了したと判定された場合は、外部テスタは再度、ＮＡＮＤ型フラッシュメモリ１００に対してリセットコマンドを入力する（ステップＳ２０７）。
【００７３】
次に、外部テスタのフェイルメモリに保持されているバッドブロックアドレスを、ＮＡＮＤ型フラッシュメモリ１００内部に登録する（ステップＳ２０８）。
【００７４】
以上のシーケンスにより、ブロックプロテクト判定試験を終了する（ステップＳ２０９）。
【００７５】
上記比較例では、プロテクト機能の有無という情報しか得られないステータリードコマンドの入力により、ブロックプロテクト機能が正常に機能しているか否かを判定するために、テスタ側で期待値を保持しておく必要がある。また、多数個のデバイスについて同時試験を行う場合、異なる不良エリアアドレスを外部テスタで処理し、その結果を再度、個々のデバイスに戻して登録する必要がある。
【００７６】
一方、第１の実施形態に係るテスト方法では、冗長メモリ領域にプロテクト機能を持たせたデバイスにおいて、データレジスタにおける一括検知機能を利用して、デバイス内部で冗長カラムアドレス領域のテストを行うため、外部テスタが期待値を保持する必要が無く、また、フェイルメモリを備える必要が無い。これにより、比較的安価な試験装置でもプロテクト機能の判定が可能となる。また、ステータスリードコマンドを外部から入力する必要がないため、テスト時間の短縮を図ることが可能となる。
【００７７】
尚、本実施形態では、書き込みプロテクト、消去プロテクトなどのブロックプロテクト機能を冗長メモリ領域で実現する場合について説明したが、必ずしもプロテクト機能に限らず、冗長メモリ領域を使用してその機能を果たす場合には、本実施形態に係るテスト方法を適用できる。
【００７８】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７９】
【図１】第１の実施形態に係るＮＡＮＤ型フラッシュメモリとフラッシュコントローラとの関係を示すブロック図。
【図２】第１の実施形態に係るＮＡＮＤ型フラッシュメモリの内部構成を示すブロック図。
【図３】第１の実施形態に係るメモリセルアレイを構成する各々のブロックの等価回路図。
【図４】第１の実施形態に係るブロックプロテクト判定試験のシーケンスを示すフローチャート。
【図５】第１の実施形態に係るブロックプロテクト判定試験のシーケンスの一部を示す模式図。
【図６】比較例に係るブロックプロテクト判定試験のシーケンスを示すフローチャート。
【符号の説明】
【００８０】
１００…ＮＡＮＤ型フラッシュメモリ
１０…入出力制御回路
１１…ロジック制御回路
１２…レディー／ビジー制御回路
１３…ステータスレジスタ
１４…アドレスレジスタ
１５…コマンドレジスタ
１６…高電圧発生回路
１７…ロウアドレスバッファ
１８…ロウデコーダ
１９…カラムアドレスバッファ
２０…カラムデコーダ
２１…データレジスタ
２２…センスアンプ
２３メモリセルアレイ
２４…主制御回路
２５…ＲＯＭフューズ
３０…メインメモリ領域
３１…冗長メモリ領域
３２…ＮＡＮＤストリング
ＷＬ…ワード線
ＢＬ…ビット線
ＳＬ…ソース線
ＳＧＤ、ＳＧＳ…選択ゲート線
ＭＴ…メモリセルトランジスタ
ＳＴ１、ＳＴ２…選択トランジスタ
２００…フラッシュコントローラ
【特許請求の範囲】
【請求項１】
独立して消去可能な最小単位であるブロックを複数配列して構成されるメモリセルアレイを有し、各々の前記ブロックは、一括して書き込み及び読み出し可能な最小単位であるページを複数含む不揮発性半導体記憶装置のテスト方法であって、
前記ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、
前記プロテクトフラグを含む前記ページのデータを読み出し、データレジスタに転送するステップと、
前記データレジスタに転送されたデータの内、前記プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、
前記データレジスタ内の不良ビットを一括検知するステップと、
前記データレジスタ内に不良ビットが検知された場合に、前記不揮発性半導体記憶装置内部に不良ブロックとして登録するステップと、
を具備する事を特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項２】
前記データレジスタ内に不良ビットが検知されなかった場合に、前記プロテクトフラグを消去するステップと、
を更に具備する事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項３】
前記プロテクトフラグは、ユーザデータを保持するメインメモリ領域とは異なる、冗長メモリ領域に保持される事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項４】
前記プロテクトフラグが書き込まれているブロックに対しては、書き込み動作が禁止される事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項５】
前記プロテクトフラグが書き込まれているブロックに対しては、消去動作が禁止される事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項１】
独立して消去可能な最小単位であるブロックを複数配列して構成されるメモリセルアレイを有し、各々の前記ブロックは、一括して書き込み及び読み出し可能な最小単位であるページを複数含む不揮発性半導体記憶装置のテスト方法であって、
前記ブロックに対する動作を制限するプロテクトフラグを、制限対象とするブロック内部の所定のページに書き込むステップと、
前記プロテクトフラグを含む前記ページのデータを読み出し、データレジスタに転送するステップと、
前記データレジスタに転送されたデータの内、前記プロテクトフラグ以外のカラムアドレス領域のデータをマスクするステップと、
前記データレジスタ内の不良ビットを一括検知するステップと、
前記データレジスタ内に不良ビットが検知された場合に、前記不揮発性半導体記憶装置内部に不良ブロックとして登録するステップと、
を具備する事を特徴とする不揮発性半導体記憶装置のテスト方法。
【請求項２】
前記データレジスタ内に不良ビットが検知されなかった場合に、前記プロテクトフラグを消去するステップと、
を更に具備する事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項３】
前記プロテクトフラグは、ユーザデータを保持するメインメモリ領域とは異なる、冗長メモリ領域に保持される事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項４】
前記プロテクトフラグが書き込まれているブロックに対しては、書き込み動作が禁止される事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【請求項５】
前記プロテクトフラグが書き込まれているブロックに対しては、消去動作が禁止される事を特徴とする請求項１に記載の不揮発性半導体記憶装置のテスト方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−２７１８１（Ｐ２０１０−２７１８１Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００８−１９０８０４（Ｐ２００８−１９０８０４）
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２０年７月２４日（２００８．７．２４）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]