ダイナミック型ＲＡＭと半導体装置
【課題】 動作マージンの向上とビット当たりのチップ面積の縮小化を図った１交点方式のダイナミック型ＲＡＭを提供する。
【解決手段】 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化する。
【解決手段】 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）と半導体装置と半導体装置に関し、ワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるオープンビットライン型（１交点方式）のダイナミック型ＲＡＭとして、特開昭６３−２０６９９１号公報（以下、先行技術１という）、特開昭６４−１３２９０号公報（以下、先行技術２という）、特表平１１−５０１４４１号公報（以下、先行技術３という）、特開平５−４１０８１号公報（以下、先行技術４という）があることが判明した。先行技術１と２の公報においては、オープンビットライン型（１交点方式）におけるセンスアンプの交互配置として、ビット線の２本分のピッチに１つのセンスアンプを嵌め込むようにするものである。先行技術３と４においては、先行技術１と２のように、チップ面積の効率使用のためにセンスアンプを交互配置した場合の端部に設けられたセンスアンプの動作に必要な参照電圧をビット線と略同一の電気的モデルを実現する回路を設けるものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２０６９９１号公報
【特許文献２】特開昭６４−１３２９０号公報
【特許文献３】特表平１１−５０１４４１号公報
【特許文献４】特開平５−４１０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記先行技術３と４は、素子の微細化とともに大きくなるプロセスバラツキによって、上記端部のセンスアンプと両側にビット線が設けられたセンスアンプとでは動作条件が異なることにより安定した動作が期待できない。先行技術１と２においては、ビット線に対してセンスアンプの交互配置した場合における端部の構成には何ら配慮がなされていない。
【０００５】
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）ではコスト低減が望まれている。そのためにはチップサイズの低減が最も効果的である。これまでは微細化を推し進めてメモリセルサイズを縮小してきたが、今後はメモリアレイの動作方式も変えることにより、さらにセルサイズを縮小する必要がある。メモリアレイの動作方式を２交点から１交点に変えることにより、同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる。このようなセルサイズの縮小をより効果的に生かすために、本願発明者においては上記のような１交点方式のメモリアレイにおいて、上記センスアンプを交互配置した場合には、端部に設けられたメモリセルアレイの有効利用とその専有面積の縮小を考えた。
【０００６】
この発明の目的は、動作マージンの向上とビット当たりのチップ面積の縮小化を図った１交点方式のダイナミック型ＲＡＭと半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化する。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たりの占有面積を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るＤＲＡＭのメモリマットを説明するための一実施例を示す構成図である。
【図３】この発明に係るＤＲＡＭにおけるメモリセルアレイの一実施例を示す説明図である。
【図４】この発明に係るＤＲＡＭのワード系制御動作の一実施例を示す説明図である。
【図５】この発明に係るＤＲＡＭのメインワードドライバＭＷＤの一実施例を示す回路図である。
【図６】この発明に係るＤＲＡＭのワード系制御動作の他の一実施例を示す説明図である。
【図７】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図である。
【図８】この発明に係るＤＲＡＭのロウ系の選択回路の一実施例を示す回路図である。
【図９】上記図８のロウ系選択回路の動作を説明するための波形図である。
【図１０】この発明に係るＤＲＡＭのＩＯ系回路の一実施例を示すブロック図である。
【図１１】この発明に係るＤＲＡＭのＩＯ系回路の一実施例を示す回路図である。
【図１２】この発明に係るＤＲＡＭのＩＯ系回路の他の一実施例を示すブロック図である。
【図１３】この発明に係るＤＲＡＭにおける端マットのビット線構成の一実施例を示す概略構成図である。
【図１４】図１３の折り返し型の端マットの読み出し選択動作を説明するための波形図である。
【図１５】この発明に係るＤＲＡＭにおけるセンスアンプ制御回路の一実施例を示す回路図である。
【図１６】この発明に係るＤＲＡＭにおける折り返し型の端マットの一実施例を示す概略レイアウト図である。
【図１７】図１６の折り返し型端マットの一実施例を示す断面図である。
【図１８】この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例を示す概略構成図である。
【図１９】この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例を示す概略構成図である。
【図２０】この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２１】図２０に示されたメモリバンクＢＡＮＫ１における端マットとそれに隣接する通常マットの拡大図である。
【図２２】この発明に係るＦＸドライバとサブワードドライバの一実施例を示す回路図である。
【図２３】この発明に係るＦＸドライバとサブワードドライバの一実施例を示すレイアウト図である。
【図２４】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図２５】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。
【発明を実施するための形態】
【００１０】
図１には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１１】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、メモリアレイ制御回路（ＡＣ）１１、メインワードドライバ（ＭＷＤ）１２が配置される。上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。
【００１２】
上述のよう各メモリアレイにおいて、メインワードドライバ１２は、それに対応した１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ１３は、それに対応した１つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【００１３】
上記各メモリアレイは、複数からなるメモリセルアレイ（以下、メモリマットと称する）１５に分割される。メモリマット１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式又はオープンビットライン型とされる。そして、ビット線の配列に対して交互配置させられる。これにより、メモリマットに設けられるビット線が半分に分けられて、それを挟む２つのセンスアンプ列に交互に振り分けられる。
【００１４】
拡大図として示された１つのメモリマット１５は、特に制限されないが、サブワード線（ワード線）が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。上記１つのメモリアレイにおいて、上記メモリマット１５がビット線延長方向に正規用にビット線方向に３２個と冗長用に２個設けられる。上記冗長用の２個のメモリマットは、後に説明するように端メモリマットのメモリセルの数が半分になるので、２つの端メモリマットで１つのメモリマットとされる。上記端メモリマットは、参照用としても用いるものであってもよい。この場合には、冗長用に１つのメモリマットが割り当てられる。
【００１５】
上記メモリマット１５は、センスアンプ１６を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記メモリマット１５によって実質的に１６分割される。また、上記メモリマット１５は、ワード線の延長方向に４個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記メモリマット１５によって４分割される。
【００１６】
１つのメモリマット１５において、上記端メモリマットを除いてビット線が１０２４本設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続され、サブワード線が５１２本設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。これにより、１つのメモリアレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイによりメモリチップ１０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１７】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような一般的呼称に習っている。
【００１８】
図２には、この発明に係るＤＲＡＭのメモリマットを説明するための一実施例の構成図が示されている。図２（ａ）は、前記図１のような階層ワード線方式のＤＲＡＭに設けられる２つのメモリマットＭＡＴ０，ＭＡＴ１に対応した回路が示され、図２（ｂ）は、それに対応したレイアウトが示されている。図２（ａ）において、ビット線ＢＬとサブワード線ＷＬの全ての交点にＭＯＳＦＥＴとセル容量ＣＳからなるメモリセルＭＣが接続されている。ビット線ＢＬはセンスアンプＳＡ、ワード線ＷＬにはサブワードドライバＳＷＤが接続される。
【００１９】
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、後述するように１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。前記図１のようにメインワード線方向には２本に分割され、及び相補ビット線方向に対して上記４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向（サブワードドライバ列ＳＷＤＡ）に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。メインワード線ＭＷＬは、図示しないがサブワード線ＷＬと平行に延長される。カラム選択線ＹＳは図示しないがそれと直交するようビットＢＬの延長方向とと平行に配置される。
【００２０】
上記２つのメモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡのセンスアンプＳＡは、上記２つのメモリマットＭＡＴ０とＭＡＴ１の両側に延長するような相補ビット線に接続される。これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡにおいて、特に制限されないが、２つのビット線毎に１つのセンスアンプＳＡが配置される。したがって、上記メモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡには、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。
【００２１】
そして、メモリマットＭＡＴ０において、残りの５１２本のビット線は、メモリマットＭＡＴ１とは反対側のセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。メモリマットＭＡＴ１において、残り５１２本のビット線は、メモリマットＭＡＴ０とは反対側に設けられたセンスアンプ列ＳＡＡに設けられるセンスアンプＳＡに接続される。このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプをその両端に交互に分散して形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にメモリマット及びセンスアンプ列を形成することができる。
【００２２】
このことは、サブワードドライバＳＷＤにおいても同様である。メモリマットＭＡＴ０に設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてメモリマットＭＡＴ０の両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。つまり、ビット線との接続部を共通とする２つのメモリセルに対応したサブワード線を１組として、２つのサブワードドライバがメモリマットＭＡＴ０の一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバがメモリマットＭＡＴ０の他端側（図の下側）に配置される。
【００２３】
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるメモリマットのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワード線ＷＬの選択動作を高速に行なうようにすることができる。
【００２４】
上記のようなサブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡで囲まれるてなるメモリセルアレイ（又はメモリマット）ＭＡＴ０，ＭＡＴ１等のビット線ＢＬとサブワード線ＷＬの各交点にメモリセルＭＣが形成される。上記各メモリセルＭＣが形成されるメモリマットＭＡＴ０において、図２（ｂ）のように、記憶キャパシタＣＳの上部電極（プレート電極）ＰＬはメモリマットＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。かかるプレート電極ＰＬへの給電は、ビット線ＢＬの延長方向に配線された電源配線ＶＰＬＴより接続部ＰＬＣＴを介して、サブワードドライバ列ＳＷＤＡとメモリマットＭＡＴ０，ＭＡＴ１との境界で行うようにされる。同図において、蓄積ノードＳＮは記憶キャパシタＣＳの下部電極であり、アドレス選択ＭＯＳＦＥＴとの接続部を示す。
【００２５】
この実施例では、図２（ｂ）のように、センスアンプ列ＳＡＡの両側に存在するメモリマットＭＡＴ０、ＭＡＴ１にそれぞれ形成される上記のようなプレート電極ＰＬ０とＰＬ１を、プレート層自体を用いた配線ＰＬＳＡで互いに接続する。しかも、この配線ＰＬＳＡをセンスアンプ例ＳＡＡを貫通させるよう多数設けて、２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大幅に下げるようにするものである。これによって、上記メモリマットＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間に選択されたメモリセルＭＣから読み出された微小信号をセンスアンプＳＡによって増幅する際にプレート電極ＰＬ０とＰＬ１に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極ＰＬ０とＰＬ１に生ずるノイズを大幅に低減することが可能になる。
【００２６】
図３には、この発明に係るＤＲＡＭにおけるメモリセルアレイの一実施例の説明図が示されている。図３（ａ）には、２つのメモリマットＭＡＴ０とＭＡＴ１のメモリセルアレイのレイアウトが示され、図３（ｂ）には、図３（ａ）のＡ−Ａ’部分の素子断面構造が示されている。同図においては、上記ＭＡＴ０とＭＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウト及び断面は省略されている。
【００２７】
ＡＣＴはＭＯＳＦＥＴの活性領域であり、ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに対応したメモリセルの入出力端子に対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）である。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここで、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層であり、１層目ポリシリコン層ＦＧとサブワード線ＷＬも同じ配線層で構成される。
【００２８】
図３（ｂ）に示すようにＳＡの両側に設けられるメモリマットＭＡＴ０とＭＡＴ１のプレート電極ＰＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬを構成する電極それ自体で接続することにより、メモリマットＭＡＴ０のプレート電極ＰＬとメモリマットＭＡＴ１のプレート電極ＰＬ間の抵抗を大幅に低減することが可能になる。メモリセルはＣＯＢ（Ｃａｐａｃｉｔｏｒ ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはメモリマットＭＡＴ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。
【００２９】
この実施例では、図３（ｂ）に示すように、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができ有利である。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００３０】
上記構造のプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００３１】
上記のようなメモリセルの構造では、図３（ａ）から明らかなようにビット線ＢＬに隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層とを接続する接続部ＳＮＣＴが設けられる。つまり、断面の縦方向においてメモリセルの蓄積ノードとビット線ＢＬとの間において寄生容量が存在してビット線ＢＬの電位変化を上記蓄積ノードに伝える信号経路を構成するので、この実施例のようなプレート電極ＰＬをそれ自身を利用した配線によって相互に接続してすることが有益なものとなる。
【００３２】
図４には、この発明に係るＤＲＡＭのワード系の制御動作の一実施例の説明図が示されている。メモリマット構成は、ビット線方向に配列された４つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端メモリマット（以下単に端マットという）とされ、センスアンプＳＡに挟まれたメモリマットは通常メモリマット（以下、単に通常マットという）とされる。センスアンプＳＡがメモリマットの１つ置きのビット線に接続されるため、上記端マットでは、半分のビット線がダミーとされる。このため、上記端マットのワード線が選択されると、選択されるメモリセルの数は、上記通常マットのワード線が選択される場合の半分の数のメモリセルしか選択されない。
【００３３】
ワード線は、上記メモリマットの上下に分散配置されるサブワードドライバＳＷＤにより選択される。サブワードドライバＳＷＤは、ワード線の延長方向に並べられた図示しないメモリマットに対して共通に設けられるメインワードドライバＭＷＤで形成されたメインワード線の選択信号と、サブワード線選択信号とを受けて、１つのメインワード線に割り当てられた前記４本のサブワード線の中から１本のサブワード線（以下、単にワード線という場合もある）を選択する。
【００３４】
この実施例では、センスアンプをメモリマットのビット線の両側に分散配置し、かかるメモリマットをビット線方向に複数個設けた場合には、端マットは常に一対が両端部に設けられることに着目し、上記のように変則的に半分のメモリセルしか選択できない端マットを、上記通常マットと同様なデータ記憶エリアとして有効に使用することを考え、端マットのワード線を選択するときには両側の端マットのワード線を同時に選択する。
【００３５】
（ａ）や（ｂ）に例示的に示されているように、通常マット０と１にそれぞれに４本のビット線が存在する場合、センスアンプブロック（ＳＡ Ｂｌｏｃｋ） ０に設けられる２個のセンスアンプＳＡは、端マットの２本のビット線ＢＬＢと通常マット０の２本のビット線ＢＬＴに接続される。センスアンプブロック１に設けられる２個のセンスアンプＳＡは、通常マット０の２本のビット線ＢＬＢと通常マット１の２本のビット線ＢＬＴに接続される。そして、センスアンプブロック２に設けられる２個のセンスアンプＳＡは、通常マット１の２本のビット線ＢＬＢと端マットの２本のビット線ＢＬＴに接続される。端マットにおいては、センスアンプに接続されないビット線はダミーとされる。
【００３６】
例えば、通常マット０のワード線を選択すると、かかるワード線は４本のビット線と交差する４個のメモリセルを選択することができ、通常マット０を挟んで設けられる２つのセンスアンプブロック０と１のセンスアンプによって、上記４つのメモリセルの記憶情報が増幅され、上記ワード線の選択動作によって記憶キャパシタの失われかかった記憶電荷がもとの電荷の状態に戻されるという再書き込み（リフレッシュ動作）が行なわれる。つまり、ダイナミック型メモリセルは、ワード線の選択動作によってアドレス選択ＭＯＳＦＥＴをオン状態にして、記憶キャパシタをビット線と接続し、ビット線の寄生容量との間でチャージシェアを生じしめてビット線に記憶電荷に対応した微小電圧の変化を生じさせるという破壊的な読み出し動作を行なうので、ワード線を選択した場合には、それと交差するビット線に接続されたセンスアンプの増幅動作によって選択されたメモリセルの再書き込みを必須とするものである。
【００３７】
これに対して、端マットのワード線を選択すると、かかる端マットのワード線は２本のビット線と２本のダミー配線と交差するものであり、２個のメモリセルしか選択することができない。したがって、上記端マットのワード線も選択するようにして、データの書き込みや読み出しを行なうようにした場合には、半分のデータしか入出力できないのでメモリとして使い勝手が悪くなる。そこで、（ｂ）に示すように、端マットのワード線を選択するときは、常に両側の端マットのワード線を選択するものとする。このようにすると、１回のワード線選択によって選択されるメモリセルの数は、通常マットと同じく４個とすることができる。このように端マットに関しては、常に２つのワード線を同時に選択させるという簡単な構成によって、通常マットと同じビット線選択動作により同様なデータの書き込みと読み出しを行なうようにすることができる。
【００３８】
上記構成では、端マットも記憶エリアの一部として有効に利用することができるものであるので、例えば微細化されたメモリセルにおいて、センスアンプの読み出しマージンを確保するために、端マットのビット線をセンスアンプの読み出し用の参照用電圧を形成するためにだけ用いる場合に比べて、上記センスアンプの読み出しマージンを確保した上で、ビット当たりのチップ専有面積を小さくすることができるものである。
【００３９】
図５には、この発明に係るＤＲＡＭのメインワードドライバＭＷＤの一実施例の回路図が示されている。同図（ａ）には、通常マットのメインワードドライバが示され、同図（ｂ）には、２つの端マットに対応したメインワードドライバが示されている。
【００４０】
（ａ）において、信号ＲＭＳＴ＜１５：０＞は、前記図１のように３２個のメモリマットを２個ずつを１組として１６個に分けた場合のマット選択信号であり、信号ＲＦ３ＴとＲＦ６Ｔはプリデコード信号である。通常マットでは、プリチャージ信号ＲＭＳＸＤＰＴ＜１５：０＞より、選択マットのプリチャージＭＯＳＦＥＴＱ３がオフ状態となり、信号ＲＭＳＴ＜１５：０＞のロウレベルにより、１つのメモリマット列（図１の例では４つのメモリマット）において、上記プリデコード信号ＲＦ３ＴとＲＦ６Ｔよりオン状態にされたＭＯＳＦＥＴＱ１とＱ２を通して、インバータ回路ＩＶ１の入力端子の上記プリチャージ電圧をディスチャージさせる。この入力端子のロウレベルにより、メインワード線の選択信号ＲＭＷＬＢは、選択レベルのロウレベルにされる。
【００４１】
選択マットにおける非選択ワード線は、上記インバータ回路ＩＶ１の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたＰチャンネル型の帰還ＭＯＳＦＥＴＱ４がオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。非選択のメモリマットでは、プリチャージ信号ＲＭＳＸＤＰＴ＜１５：０＞がロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。
【００４２】
（ｂ）において、信号ＲＭＳＥＴは、端マットの選択信号であり、信号ＲＦ３ＴとＲＦ６Ｔはプリデコード信号である。端マットでは、それに対応したプリチャージ信号ＲＭＳＸＤＰＥＴより、端マットのプリチャージＭＯＳＦＥＴがオフ状態となり、信号ＲＭＳＥＴのロウレベルにより、２つの端マット列（図１の例では４つのメモリマット）において、上記プリデコード信号ＲＦ３ＴとＲＦ６Ｔよりオン状態にされたＭＯＳＦＥＴを通して、それぞれのインバータ回路の入力端子の上記プリチャージ電圧をディスチャージさせる。この入力端子のロウレベルにより、２つの端マットに対応したメインワード線の選択信号ＲＭＷＬＢは、選択レベルのロウレベルにされる。
【００４３】
端マットにおける非選択ワード線は、前記通常マットの場合と同様に上記インバータ回路の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたＰチャンネル型の帰還ＭＯＳＦＥＴがオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。通常マットのワード線が選択されるときには、端マットでは、プリチャージ信号ＲＭＳＸＤＰＥＴがロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。
【００４４】
前記のような階層ワード線方式では、メインワード線の選択動作によって、下層のサブワード線（ワード線）が選択されるものであるので、端マットのメインワードドライバに対しては、同時選択状態を作り出すような簡単な回路変更によって、上記のような端マットのワード線選択を行なわせることができる。
【００４５】
図６には、この発明に係るＤＲＡＭのワード系の制御動作の他の一実施例の説明図が示されている。メモリマット構成は、ビット線方向に配列された７つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端とされる。そして、センスアンプＳＡに挟まれた通常マットのうち、中央に設けられたものを中央マットとし、実質的に端マットとして扱うようにする。この構成は、通常マットを２つ同時に選択する場合に向けられている。つまり、前記図１のように３２個のメモリマットを１６個ずつ２組に分けて、２つのメモリマットを同時に選択する場合のワード系選択制御にも対応するもきである。
【００４６】
（ａ）のように通常マット０と２のワード線を同時に選択して、読み書き出しビット数を増加させる場合、（ｂ）のように端マットの２つのワード線と中央マットのワード線を組み合わせる。つまり、中央マットの左側のセンスアンプ（センスアンプブロック）２に接続されたビット線のメモリセルは、左側端マットとビット線に接続されたメモリセルと組み合わせ、中央マットの右側のセンスアンプ（センスアンプブロック）３に接続されたビット線のメモリセルは、右側端マットとビット線に接続されたメモリセルと組み合わせる。
【００４７】
例えば、上記図４に示したマット構成を２組設けても、上記と同じに読み書きビット数を増加させることができる。しかしながら、端マットが４つとなり、それに応じて活性化させるワード線が４本と多くなり、ワード線選択の消費電流も大きくなる。そして、端マットにおいて、ダミービット数が増加してビット当たりの専有面積が増加する。上記のように中央マットを配置し、その半分のビット線を両側の端マットのビット線と組み合わせ構成では、上記ダミービット数の発生を最小にできるので専有面積も小さくなし、ビット線の選択回路も共通化できるものとなる。
【００４８】
上記において、中央マットの定義は、必ずしも複数のメモリマット列の中央に配置されている必要はない。図６において左側の端マットに隣接する通常マット０を上記中央マットとして用いることもできる。ただし、この場合には、左端マットの選択のときと、右端マットの選択のときとで、それと対として選択される中央マット（通常マット０）との距離が大きく異なるために、書き込みや読み出しの信号伝達経路が遅い方に律束されて実質的な動作速度が遅くなってしまう。したがって、図６の実施例のように物理的に複数のメモリマット列の中央部に設けられた通常マットを上記中央マットとして用いるのがよい。
【００４９】
図７には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。センスアンプＳＡは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＳＤＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＳＤＰに接続される。上記共通ソース線ＳＤＮとＳＤＰには、図示しないパワースイッチＭＯＳＦＥＴを通して動作電圧、回路の接地電位ＶＳＳと動作電圧ＶＤＬが供給される。特に制限されないが、パワースイッチＭＯＳＦＥＴは、上記センスアンプ部に分散して設けるようにしてもよい。
【００５０】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬＴ０とＢＬＢ０を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬＴ０とＢＬＢ０にハーフプリチャージ電圧ＶＤＬ／２を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、図示しないが、上記図１に示したクロスエリア１８にインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００５１】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬＴ０，ＢＬＢ０に接続されることの他、ＭＯＳＦＥＴＱ１２とＱ１３からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＬＩＯＴ，ＬＩＯＢに接続される。上記ＭＯＳＦＥＴＱ１２とＱ１３のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＬＩＯＴとＬＩＯＢを接続させる。例示的に示されている他の相補ビット線ＢＬＴ１，ＢＬＢ１、ＢＬＴ２，ＢＬＢ２にも上記同様なセンスアンプ、プリチャージ回路及びカラムスイッチ回路が設けられる。
【００５２】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのメモリマット（例えば前記ＭＡＴ０とＭＡＴ１）のうち、選択されたメモリマットのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたメモリマット側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１２とＱ１３）等を通してローカル入出力線ＬＩＯＴ，ＬＩＯＢに伝えられる。
【００５３】
前記図１のように、メインワード線の延長方向に並ぶセンスアンプ列上を上記ローカル入出力線ＬＩＯＴとＬＩＯＢ及が延長され、必要に応じてかかるローカル入出力線にサブ増幅回路が設けられて増幅された信号が伝えられる。そして、後述するように上記ビット線方向に並ぶメイン入出力線ＭＩＯに接続されて、データ出力回路あるいはデータ入力回路に導かれる。
【００５４】
図８には、この発明に係るＤＲＡＭのロウ系の選択回路の一実施例の回路図が示されている。この実施例では、前記端マット又は通常メモリマットの１つを冗長回路として用いる場合のロウ系の選択回路の一部回路図が示されている。図８（ａ）には、折り返しビット線方式で、かつ、シェアードセンスアンプ方式の場合におけるロウ系選択回路が参考例として示され、図８（ｂ）には、上記冗長用のメモリマットに対応したプリチャージ制御信号発生回路とメインワードドライバの回路図が示されている。
【００５５】
前記のようなシェアードセンスアンプ方式では、センスアンプを挟んで両側に設けられるメモリマットのうち一方を冗長用として用いた場合には、正規メモリマット側にワード線又はビット線不良が存在することの救済判定後のマット選択信号ＲＦ９Ｔにより、上記冗長用のメモリマットに対応したシェアードスイッチ制御信号ＳＨＲ、プリチャージ信号ＢＬＥＱを発生し、かかるシェアードスイッチＭＯＳＦＥＴのスイッチ制御及びプリチャージ回路の動作終了を遅延回路（ディレイ）で時間合わせを行なって、かかる冗長用メモリマットに対応したメインワード線の選択動作を行なうものである。
【００５６】
これに対して、前記実施例の端マット及び中央マットを冗長回路として用いる場合には、正規回路に対応した通常マットのタイミング信号ＲＡＣＴにより正規回路と同時にプリチャージ制御信号を発生させる。そして、かかる冗長マットのメインワード線は、救済判定後の冗長マットのマット選択信号ＲＦ９Ｔを用いて、上記冗長マットのメインワード線を選択する。この構成では、先行して上記メインワード線を選択状態にするための必要とされるプリチャージ動作が既に終了しているために、前記のような遅延回路（ディレイ）を挿入することく、メインワード線の選択動作を行なわせることができる。
【００５７】
上記構成において、仮に正規回路において不良が存在しない場合には、上記冗長マットのワード線は選択されないから、上記のようなプリチャージ動作を終了させても何ら問題なく、上記正規回路の動作終了によりプリチャージ回路がプリチャージ動作を行なうので、上記正規回路のメモリアクセス時間においてビット線のプリチャージ電圧がリーク電流等により多少減少しても、次のメモリサイクルでの冗長回路の選択動作には何ら問題を生じさせない。
【００５８】
図９には、上記図８のロウ系選択回路の動作を説明するための波形図が示されている。図９（ａ）は参考例としての前記図８（ａ）の回路動作に対応し、図９（ｂ）はこの発明に係る前記図８（ｂ）の回路動作に対応している。
【００５９】
図９（ａ）のように、冗長マットを冗長判定後（ヒット）を待ってシェアードスイッチ選択信号ＳＨＲ、プリチャージ信号ＢＬＥＱをロウレベルにする構成では、それらの動作に必要な時間を確保するために、前記のような遅延回路を設けてワード線ＳＷＬの選択タイミングを遅らせる必要がある。このとき、正規マットでは、上記冗長判定（ヒット）に従って、マット自体が非選択となるので信号ＳＨＲ、ＢＬＥＱ、ＦＸＢはハイレベルのままにされ、サブワード線ＳＷＬも非選択状態にされる。
【００６０】
これに対して、本願発明では、図９（ｂ）のように、冗長マットを冗長判定後（ヒット）を待たずに、クロック信号ＣＬＫに対応して冗長マットのプリチャージ信号ＢＬＥＱ及びサブワード選択選択線ＦＸＢをロウレベルにし、冗長判定（ヒット）によって直ちにサブワード線ＳＷＬを選択状態にすることができる。上記サブワード選択線ＦＸＢについては後に説明する。正規マットでは、上記クロック信号ＣＬＫに対応して上記プリチャージ信号ＢＬＥＱ及びサブワード選択選択線ＦＸＢがロウレベルにされており、冗長判定（ヒット）があると上記プリチャージ信号ＢＬＥＱ及びサブワード選択線ＦＸＢがハイレベルに戻される。
【００６１】
図１０には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の一実施例のブロック図が示されている。この実施例では、前記図４と同様にメモリマットは、端マットと２つの通常マットから構成される。そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック（ＳＡ Ｂｌｏｃｋ） ０、１及び２のそれぞれにローカル入出力線ＬＩＯ＜０＞、ＬＩＯ＜１＞及びＬＩＯ＜２＞がそれぞれ設けられる。
【００６２】
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞が設けられる。これにより、上記のようなメモリマット構成で、２ビットの単位でのデータを入出力するとき、ローカル入出力線ＬＩＯ＜０＞をメイン入出力線ＭＩＯ＜０＞に対応させ、ローカル入出力線ＬＩＯ＜１＞をメイン入出力線ＭＩＯ＜１＞に対応させた場合、（ａ）のように通常マット１のワード線を選択した場合には、残りのローカル入出力線ＬＩＯ＜２＞は、上記ローカル入出力線ＬＩＯ＜１＞がメイン入出力線ＭＩＯ＜１＞に対応させられているために、データの衝突を避けるためにメイン入出力線ＭＩＯ＜０＞に対応させる必要がある。
【００６３】
しかしながら、前記説明したように端マットにおいて，同時に２つのワード線を選択した場合には、前記のように左端マットに対応したローカル入出力線ＬＩＯ＜０＞が上記メイン入出力線ＭＩＯ＜０＞に対応させられているため、右端マットに対応した上記ローカル入出力線ＬＩＯ＜２＞は、上記通常マット１のワード線が選択された場合とは逆に、データの衝突を避けるためにメイン入出力線ＭＩＯ＜１＞に対応させる必要がある。
【００６４】
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック２に設けられるローカル入出力線ＬＩＯ＜２＞については、メイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞との間に切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。
【００６５】
図１１には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の一実施例の回路図が示されている。同図は、前記図１０に示した実施例におけるＬＩＯ−ＭＩＯスイッチ回路の回路図が示されている。この実施例では、ＣＭＯＳバスゲートタイプのスイッチが示されているが、サブアンプ等による接続の場合も同様である。
【００６６】
前記図１０のＬＩＯ＜０＞のようにローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとを一対一に対応して選択的に接続する場合には、当該メモリマットが非選択のときには、それに対応したプリチャージ信号ＢＬＥＱがハイレベルとされ、相補のローカル入出力線ＬＩＯＴ０とＬＩＯＢ０がイコライズＭＯＳＦＥＴとプリチャージＭＯＳＦＥＴによってプリチャージ電圧ＶＢＬＲに維持され、ＣＭＯＳスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３はオフ状態となる。
【００６７】
当該メモリマットが選択のときには、それに対応したプリチャージ信号ＢＬＥＱがロウレベルとされ、相補のローカル入出力線ＬＩＯＴ０とＬＩＯＢ０のイコライズＭＯＳＦＥＴとプリチャージＭＯＳＦＥＴがオフ状態となり、ＣＭＯＳスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３がオン状態となって、ローカル入出力線ＬＩＯＴ０とＬＩＯＢ０をメイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続させる。この構成は、前記ローカル入出力線ＬＩＯ＜１＞とメイン入出力線ＭＩＯ＜１＞との間のスイッチ回路においても同様である。
【００６８】
前記図１０のＬＩＯ＜２＞のようにメイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞とでマット選択状態によって切り換えるものでは、それぞれにＣＭＯＳスイッチ回路を構成するＭＯＳＦＥＴＱ２０〜Ｑ２３及びＱ２４〜Ｑ２７が設けられる。そして、通常マットが選択のときには、信号ＭＳＢがロウレベルとなってスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３をオン状態として、前記のように相補のローカル入出力線ＬＩＯＴ２とＬＩＯＢ２を、メイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続させる。端マットが選択のときには、信号ＭＳＥＢがロウレベルとなってスイッチＭＯＳＦＥＴＱ２４〜Ｑ２７をオン状態として、前記のように相補のローカル入出力線ＬＩＯＴ２とＬＩＯＢ２を、メイン入出力線ＭＩＯＴ１とＭＩＯＢ２に接続させる。
【００６９】
以上は、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間にスイッチを設け、メイン入出力線ＭＩＯに複数のローカル入出力線ＬＩＯを割り当てて、選択されたもののみを上記メイン入出力線ＭＩＯに接続するという階層構造の入出力線に適用した場合について説明したが、上記ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとを直結して構成した場合でも、上記のように一方の端マットに対応したローカル入出力線に関しては、前記同様な切り換えスイッチが設けられる。
【００７０】
図１２には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の他の一実施例のブロック図が示されている。この実施例では、前記図６と同様にメモリマットは、端マットと２つの通常マットから構成される。そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック（ＳＡ Ｂｌｏｃｋ） ０ないし５のそれぞれにローカル入出力線ＬＩＯ＜０＞〜ＬＩＯ＜５＞がそれぞれ設けられる。
【００７１】
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線ＭＩＯ＜０＞ないしＭＩＯ＜３＞が設けられる。上記のようなメモリマット構成で、メモリマットを２組に分けて、それぞれの組から２ビットずつ全体で４ビットの単位でのデータを入出力するとき、一方の組におけるローカル入出力線ＬＩＯ＜１＞をメイン入出力線ＭＩＯ＜１＞に対応させ、ローカル入出力線ＬＩＯ＜２＞をメイン入出力線ＭＩＯ＜０＞に対応させ、他方の組におけるローカル入出力線ＬＩＯ＜３＞をメイン入出力線ＭＩＯ＜２＞に対応させ、ローカル入出力線ＬＩＯ＜４＞をメイン入出力線ＭＩＯ＜４＞に対応させる。
【００７２】
上記の場合、（ａ）のように通常マット０と３のワード線を選択した場合には、上記ローカル入出力線ＬＩＯ＜１＞がメイン入出力線ＭＩＯ＜１＞に対応させられ、上記ローカル入出力線ＬＩＯ＜４＞がメイン入出力線ＭＩＯ＜３＞に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線ＬＩＯ＜０＞はメイン入出力線ＭＩＯ＜０＞に対応させ、ローカル入出力線ＬＩＯ＜５＞はメイン入出力線ＭＩＯ＜２＞に対応させる必要がある。
【００７３】
これに対して、（ｂ）のように２つの端マットと中央マットのワード線を選択した場合には、上記ローカル入出力線ＬＩＯ＜２＞がメイン入出力線ＭＩＯ＜０＞に対応させられ、上記ローカル入出力線ＬＩＯ＜３＞がメイン入出力線ＭＩＯ＜２＞に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線ＬＩＯ＜０＞はメイン入出力線ＭＩＯ＜１＞に対応させ、ローカル入出力線ＬＩＯ＜５＞はメイン入出力線ＭＩＯ＜３＞に対応させる必要がある。
【００７４】
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック０と５に設けられるローカル入出力線ＬＩＯ＜０＞とＬＩＯ＜５＞については、メイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞及びメイン入出力線ＭＩＯ＜２＞とＭＩＯ＜３＞との間にそれぞれ切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。
【００７５】
図１３には、この発明に係るＤＲＡＭにおける端マットのビット線構成の一実施例の概略構成図が示されている。図１３（ａ）は、単純一交点センスアンプ交互配置のアレイ構成図が示されている。端マットに関しては、センスアンプＳＡに接続されない無効ビット線がそのまま存在する。メモリマットＭＡＴｎに対応したセンスアンプＳＡの他端側にも上記同様な端マットが設けられるが、同図では省略されている。上記のような無効ビット線（ダミービット線）が存在するために、端マットに設けられる有効なメモリセルの数が通常マットの半分になるので、前記説明したように両側の端マットのワード線を同時に選択して、２つ合わせて通常マットと同様にメモリアクセスを行なうようにするものである。
【００７６】
図１３（ｂ）は、端マットのビット線を折り返しにするものである。つまり、無効ビット線の配線エリアを生かして、端マットのビット線を無効ビット線が存在した配線エリアを活用して折り返して配置するものである。このようなビット線の折り返しにより、端マットのビット線方向の長さが、通常マットのビット線方向の長さが半分に短くすることができるので端マットの面積低減を図ることができる。この面積低減分は、他方のメモリマットでも行なわれるので、結果として通常マット１個分の面積低減を図ることができる。
【００７７】
ワード線方向に複数（Ｎ個）のメモリマットが存在する場合には、全体で通常マットのＮ個分の面積を低減させることができる。ちなみに、図１の実施例のようなダイナミック型ＲＡＭにおいて，メモリアレイが全体で４個存在し、各メモリアレイにおいて４個分の通常マットに相当する面積が低減できるので、チップ全体では通常マットが１６個分に相当する面積低減を図ることができる。
【００７８】
図１４には、上記折り返し型の端マットの読み出し選択動作の波形図が示されている。前記のように端マットの面積低減のためにビット線を折り返し型としたときには、ワード線の選択動作によってビット線には２つのメモリセルからの読み出し電荷が伝えられる。つまり、（ａ）に示したように通常マットのビット線の読み出し信号量に比べて、（ｂ）に示したように端マットのビット線の読み出し信号量は２倍に大きくなる。
【００７９】
そこで、通常マットのビット線の微小信号を増幅するときにセンスアンプに設定れたオーバードライブ期間に比べて、端マットのビット線の読み出し信号を増幅するセンスアンプのオーバードライブ期間を短くする。あるいは、端マットのビット線の読み出し信号の増幅を行なうときには、センスアンプのオーバードライブを省略する。このようなタイミング調整によって、端マットも通常マットとほぼ同様に読み出し動作を行なうようにすることができる。
【００８０】
図１５には、上記センスアンプ制御回路の一実施例の回路図が示されている。端マットのワード線を選択したときには、比較的大きな距離をもって２つのセンスアンプ列が動作し、動作電圧を供給する配線においてセンスアンプの増幅動作に必要な電流の集中が減り、結果として効率のよい電流供給がなされて、言い換えるならば、動作電流の増加による電源供給線での電圧低下が小さくなるからその分センスアンプの増幅動作が速くなる。
【００８１】
その上に、前記のように端マットにおつてビット線を折り返しとして、１つのワード線の選択によって２つのメモリセルを選択したときには、前記のようにビット線に読み出される信号量も２倍に大きくなる。そこで、センスアンプのオーバードライブ期間を、端マットの選択時には小さくするために２つの起動信号が設けられる。信号ＲＳＡＥＴは、センスアンプ起動信号であり、端マットが非選択のときには信号ＭＳＷＥＢのハイレベルにより、２つの遅延回路（ディレイ）を通した遅延信号が伝達されてそれらの遅延時間に相当する間、オーバードライブパルスが発生されて、ＭＯＳＦＥＴＱ３０をオン状態にしてセンスアンプのＰチャンネル型ＭＯＳＦＥＴの共通ソース線ＳＤＰに電源電圧ＶＤＤのようなオーバーパルスを供給する。
【００８２】
これに対して、端マットが選択されたときには、信号ＭＳＥＢがロウレベルになって、１つの遅延回路の遅延出力を伝達するゲートを開くので、その遅延時間に相当する間オーバードライブパルスが発生し、上記ＭＯＳＦＥＴＱ３０をオン状態にするものである。これにより、端マットの選択時においてセンスアンプが過剰にオーバードライブされるのを防止することができる。上記オーバードライブに対応した遅延時間の経過の後に、ＭＯＳＦＥＴＱ３０はオフ状態に、ＭＯＳＦＥＴＱ３１がオン状態になってＶＤＬのような本来のセンスアンプの動作電圧を供給する。なお、Ｎチャンネル型ＭＯＳＦＥＴの共通ソース線ＳＤＮには、上記起動信号ＲＳＡＥＴのハイレベルにより、ＭＯＳＦＥＴＱ３２がオン状態にって回路の接地電位Ｖｓｓが伝えられる。
【００８３】
この実施例のＤＲＡＭにおいては、電源電圧ＶＤＤは、例えば３．３Ｖ又は２．５Ｖのような比較的高い電圧とされ、上記ＶＤＬはそれを降圧して例えば２．２Ｖ又は１．８Ｖのような低電圧とされる。センスアンプの増幅動作開始ときには、上記電圧ＶＤＬに対して高い電圧ＶＤＤのようなオーバードライブ電圧を用いることによって、相補ビット線ＢＬＴとＢＬＢのうち、メモリセルの記憶情報に対応してハイレベル側にされるべくビット線のＶＤＬへの立ち上がりを高速にするものである。端マットのように信号量が大きいときに、オーバードライブ期間が長いと、ビット線のハイレベルがＶＤＬを超えてしまうという不都合が生じるので、前記のようなタイミング調整が必要になるものである。
【００８４】
図１６には、上記折り返し型の端マットの一実施例の概略レイアウト図が示されている。図１６（ａ）は、センスアンプＳＡの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で折り返されるように構成される。つまり、ビット線とそれと隣接する無効ビット線を中間部で接続して折り返すようにし、残り半分を省略するものである。この実施例では、特に制限されないが、センスアンプのレイアウトの関係で、隣接する２本のビット線を有効とし、その両側に無効ビット線を配置し、かかる無効ビット線の部分を利用して上側のビット線は上側に折り返し部を構成し、下側のビット線は下側に折り返し部を構成するものである。以上のパターンの繰り返しにより、端マットが構成される。
【００８５】
上記折り返し部の接続は、特に制限されないが、図１７（ａ）の断面図に示すように、前記３の断面図ようにビット線は第１層目のメタル層Ｍ１とされ、上記折り返し部ではＭＯＳＦＥＴのゲート電極やワード線を構成する１層目のポリシリコン層ＦＧ及びかかるＦＧとＭ１を接続するＦＧコンタクトとを用いて接続される。微細加工技術の１つである位相シフト法を用いた場合には、隣接ビット線は異なる工程で形成されるから、上記ＦＧ及びＦＧコンタクトを利用して相互に接続する必要がある。
【００８６】
図１６（ｂ）は、センスアンプＳＡの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で１つ置きのビット線を用いて折り返されるように構成される。つまり、１つのセンスアンプに接続されるビット線は、センスアンプとの接続部で分岐して、１つ置きのビットとなるよう分岐して通常マットのビット線の半分の長さで延長される。上記センスアンプと隣接するセンスアンプに接続されるビット線は、その接続部から分岐することなく通常マットのビット線の半分の長さまで延長され、そこから折れ曲がり上記分岐したビット線の間のセンスアンプ側に向かって延長される。つまり、上記分岐ビット線と折り返しビット線とが交互になるように配置される。以上のパターンの繰り返しにより、端マットが構成される。
【００８７】
上記折り返し部の接続は、特に制限されないが、図１７（ｂ）の断面図に示すように、前記３の断面図ようにビット線は第１層目のメタル層Ｍ１により構成される。つまり、上記のような微細加工技術の１つである位相シフト法を用いた場合には、１つ置きでビット線が形成されるから、上記分岐ビット線と折り返しビット線とをそれぞれの工程で一体的に形成することができる。
【００８８】
図１８には、この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。この実施例では、端マットは折り返しビット線にされる。これにより、ワード線とビット線の交点には２つのメモリセルが並列に接続される。このような端マットは、特に制限されないが、通常マットにおいて発生した不良ワード線を救済するための冗長マットとされる。
【００８９】
上記のような端マットを冗長マットとした場合において、ワード線に接続されるメモリセルの数が半分になるので、前記同様に両端マットにおいてワード線の選択が行なわれる。このように端マットを冗長マットとして用い、かつ上記のようにワード線とビット線の交点に２つのメモリセルを配置するという構成は、単に端マットの専有面積を小さくすることに止まらず、救済効率を高くするという優れた効果も奏することができる。
【００９０】
上記のように２つのメモリセルをビット線に対して並列に接続した場合には、前記説明したように信号量を２倍に大きくすることができる。つまり、端マットにおいては、情報保持時間の短いことにより不良になるというメモリセルがほとんど無くすことがができるから、冗長マットに切り換えたときに冗長マットにおいて上記情報保持時間が短いというような不良が発生し、救済不良になる確率を大幅に小さくすることができる。
【００９１】
図１９には、この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。この実施例では、端マットは折り返しビット線にされ、それは通常マットの参照用に用いるようにするものである。この場合、ワード線を回路の接地電位ＶＳＳ又はビット線のハーフプリチャージ電圧ＶＤＬ／２に固定するものである。このようなワード線の電位固定によって、読み出し時に端マットで発生するノイズを低減することができる。
【００９２】
図２０には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、前記図１と同様にメモリアレイは、全体として４個に分けられ、それぞれがメモリバンＢＡＮＫ０ないし３を構成する。１つのメモリバンクＢＡＮＫ１が代表として例示的に示されているように、ビット線方向（ＹＳ）に３３個のメモリマットと２個の端マットが設けられ、ワード線方向（ＭＷＬ）に４個のメモリマットが配置される。
【００９３】
半導体チップの長手方向の中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分に沿ってメインワードドライバＭＷＤが配置され、上記４つのメモリマットを貫通して各サブワードドライバに到達するよう配置されたメインワード線ＭＷＬを駆動する。半導体チップの短手方向にチップ端部には、カラムデコーダ領域ＹＤＣが設けられ、そこから上記３３個の通常マットと１つの端マットを貫通し、それらに対応したセンスアンプ列に到達するようなカラム選択線ＹＳを駆動する。
【００９４】
この実施例では、上記ビット線方向に配列された３３個の通常マットのうち中央に設けられた中央マットと、上記端マットとは冗長マットＭＡＴとして用いられる。つまり、前記図６又は図１２のようにメモリマットを中央部分で２組に分けて、それぞれの組の通常マットでは１本のワード線を選択する。いずれかの組において選択された通常マットにワード線不良があるときには、上記中央マットと端マットとの２つのワード線を選択して、上記ワード線不良の救済を行なうようにするものである。前記のように端マットのビット線を折り返して冗長セルを２個のメモリセルで構成する場合、上記中央マットにおいては２本のワード線を同時に選択するようにすればよい。
【００９５】
図２１には、上記図２０に示されたメモリバンクＢＡＮＫ１における端マットとそれに隣接する通常マットの拡大図が示されている。この実施例では、階層ワード線方式を採るものであり、メモリマットに設けられたワード線（サブワード線）は、メインワード線ＭＷＬとサブワード選択信号ＦＸとの組み合わせにより選択される。サブワード選択信号ＦＸは、後述するようにサブワードドライバＳＷＤの動作電圧であり、その電圧レベルがサブワード線の選択信号とされる。
【００９６】
ダイナミック型メモリセルでは、アドレス選択ＭＯＳＦＥＴを通して記憶キャパシタに情報電荷を供給するものである。ビット線のハイレベルを上記記憶キャパシタに伝えるためには、上記ＭＯＳＦＥＴのゲート電圧を上記ビット線のハイレベルに対して、かかるＭＯＳＦＥＴのしきい値電圧以上に高くする必要がある。上記アドレス選択ＭＯＳＦＥＴは、オフ状態でのリーク電流（サブスレッショルドリーク電流）を小さくするために、ゲート絶縁膜を厚く形成したり、基板に負のバックバイアス電圧を供給する等によって実効的なしきい値電圧が大きくされる。
【００９７】
したがって、上記サブワード線の選択レベルは、上記ビット線のハイレベル（ＶＤＬ又はＶＤＤ）に対してＭＯＳＦＥＴのしきい値電圧以上に高くされた昇圧電圧ＶＰＰにする必要があり、かかる昇圧電圧ＶＰＰに対応したサブワード線選択信号を各サブワードドライバＳＷＤに伝えるためのＦＸドライバを必要とする。通常マットのサブワードドライバＳＷＤに対応したＦＸドライバは、センスアンプ列ＳＡとサブワードドライバ列ＳＷＤとで交差する交差エリアに設けることができる。これに対して、オープンビット構成で、センスアンプの交互配置ではメモリバンク端がメモリセルで終わるために、交差エリアが存在せず上記ＦＸドライバを設けことができない。
【００９８】
前記端マットを単に参照用に使用する場合には、端マットにおいてワード線を前記のように固定レベルにすればよいのでサブワードドライバが不要となり、上記のような問題は生じない。これに対して、この実施例のように冗長マットとして活用する場合には、不良ワード線の救済を行なうときにはサブワードドライバを動作させることが必要となる。この実施例では、端マットにおいて冗長用ＳＷＤの一部をＦＸドライバ領域として用いる。つまり、端マットを冗長マットとして用いる場合、そこに形成される全てのワード線を生かす必要はないので、端部のワード線をダミーワード線とし、それに対応したサブワードドライバ領域を上記ＦＸドライバ領域として用いるようにするものである。
【００９９】
この実施例では、前記のように４本のサブワード線ＷＬ０〜ＷＬ３に対して１本のメインワード線ＭＷＬが設けられるものであり、上記４本の中の１本のサブワード線を選択するためにサブワード選択線ＦＸ０〜ＦＸ３、ＦＸ０Ｂ〜ＦＸ３Ｂが必要になるものである。この実施例では、１つのメモリマットに設けられたサブワード線をその両側に設けられたサブワードドライバ列ＳＷＤＡにより半分ずつを選択する。つまり、前記図２のようにメモリマットにおいて２本のワード線毎にサブワードドライバをメモリマットの両側に振り分け、センスアンプと同様に千鳥配置を行なうようにするものである。したがって、前記のように１つのメインワード線で４つのサブワード線を選択するようにした場合、上記４つのサブワード線の中の１つのサブワード線を選択するためのサブワード選択信号が、メモリマットの１つ置きにＦＸ０とＦＸ２、ＦＸ１とＦＸ３のように２組に分けられて設けられる。
【０１００】
図２２には、この発明に係るＦＸドライバとサブワードドライバの一実施例の回路図が示されている。サブワードドライバは、ＣＭＯＳインバータ回路とその出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴとから構成される。上記サブワードドライバ領域に設けられる２つのＣＭＯＳインバータ回路の入力端子には、メインワード線からの選択信号ＭＷＬＢが共通に供給される。このメインワード選択信号ＭＷＬＢは、同図の冗長マットの他端側に設けられるサブワードドライド領域に設けられる２つのＣＭＯＳインバータ回路の入力端子にも共通に供給されて４本分のサブワード線を選択する。
【０１０１】
上記２つのＣＭＯＳインバータ回路の電源端子、つまり、ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴのソース端子には、上記ＦＸドライバで形成されたサブワード線選択信号ＦＸ０とＦＸ２とがそれぞれ供給される。これらのＦＸドライバは動作電圧が昇圧電圧ＶＰＰとされて、上記サブワード線選択信号ＦＸ０とＦＸ２の選択レベルを上記昇圧電圧ＶＰＰとするものである。上記ＦＸドライバの入力端子に供給される入力信号ＦＸ０ＢとＦＸ２Ｂは、上記サブワードドライバの出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴのゲートに供給される。図示しない上記ＦＸドライバと隣接するＦＸドライバにおいては、サブワード線選択信号ＦＸ１とＦＸ３とを形成するものである。
【０１０２】
メインワード線の選択信号ＭＷＬＢがロウレベルのときには、ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴがオン状態に、Ｎチャンネル型ＭＯＳＦＥＴがオフ状態にされる。したがって、ＦＸドライバによりサブワード線選択信号ＦＸ０又はＦＸ２が選択レベルＶＰＰにされたサブワードドライバＳＷＤにおいて、サブワード線ＳＷＬ０又はＳＷＬ２がＶＰＰレベルにされる。このとき、非選択のものは、サブワード線選択信号ＦＸ０Ｂ又はＦＸ２Ｂがハイレベルとなり、上記スイッチＭＯＳＦＥＴをオン状態にしてサブワード線ＳＷＬ０又はＳＷＬ２を回路の接地電位に固定する。上記ＦＸドライバが設けられた領域に対応するサブワード線ＳＷＬは、特に制限されないが、ダミーワード線とされて、特に制限されないが、回路の接地電位のような非選択レベルとされる。
【０１０３】
図２３には、この発明に係るＦＸドライバとサブワードドライバの一実施例のレイアウト図が示されている。ＦＸドライバは、複数のサブワードドライバの動作電圧を形成するものであるので、大きな電流供給能力を持つようにするために、同図に例示的に示されているサブワードドライバを構成するＭＯＳＦＥＴに比べても大きなサイズのＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）とから構成される。上記のような大きなサイズのＭＯＳＦＥＴによりＦＸドライバを形成するために、端マットに形成される約３６本分のワード線がダミーワード線とされて、それに対応したサブワードドライバの領域が上記ＦＸドライバを形成するために用いられる。
【０１０４】
図２４には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられる。ここまでは、前記図１や図２０の実施例と同様である。
【０１０５】
この実施例では、上記チップの長手方向に沿ってワード線が配置され、チップの短手方向に沿ってビット線が配置される。つまり、前記図１や図２０の実施例とはビット線とワード線の方向が逆になっている。上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対した中間部に、特に制限されないが、Ｘ系プリデコーダ回路及び救済回路、Ｙ系プリデコーダ回路及び救済回路が配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【０１０６】
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＥＣが設けられる。上記メモリアレイは、前記のように複数のメモリマットに分割される。かかるメモリマットは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。上記センスアンプ領域に設けられるセンスアンプは、前記１交点方式でかつ、千鳥配置とされる。
【０１０７】
Ｙ系の選択動作は、チップの中央部分に設けられたアドレスバッファを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＥＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのメモリマット列のビット線が選択されて、それと反対側のチップ中央部に設けられたメインアンプＭＡに伝えられ、増幅されてチップ中央部に設けられた出力回路を通して出力される。
【０１０８】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【０１０９】
メモリアレイでの読み出しのための信号伝達経路を見ると、Ｙデコーダがチップの中央部分に存在するレイアウト手法では、それと反対側のチップ周辺部のメモリマットの相補ビット線からの読み出しを行うときには、上記Ｙ選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のメモリマットの相補ビット線からの読み出し信号が入出力線を通って上記Ｙ選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。
【０１１０】
つまり、ワーストケースでは上記メモリアレイを１往復するように信号の流れとなるために遅くなるが、本願発明では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＥＣが両側に配置されるため、メモリマットの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。
【０１１１】
上記のようなレイアウトにおいて、更に好都合なことはチップの中央寄りに前記のような端マットがチップ長手方向に並ぶことである。前記のような１交点方式で、センスアンプが千鳥配置した場合には、メモリアレイ端がメモリセルが終わることになる。つまり、従来のような２交点方式では、メモリアレイ端がセンスアンプが終わるために、Ｙ選択線が上記センスアンプの部分まで延長させる必要があるが、この実施例のような１交点方式のものでは、メモリセルで終わるために上記Ｙ選択線は通常マットと端マットの間に設けられるセンスアンプ列で終端せることができる。
【０１１２】
この構成では、端マットが形成される部分では、Ｙ選択線が存在しないことを意味する。この結果、図３の断面図において、第２層目のメタル配線層Ｍ２と第３層目のメタル配線層は、Ｙ選択線とメインワード線とに用いらるものであるが、上記端マット上においてＹ選択線として用いる第２層目又は第３層目の配線のいずれかが空き状態になる。そこで、端マット上の上記Ｙ選択線に対応した第２層目又は第３層目の配線を、中央部分に設けられた周辺回路用の信号配線として利用するものである。
【０１１３】
ダイナミック型ＲＡＭの多機能化に伴い、チップ中央部に設けられる主辺回路においては、メモリアレイのような規則的な回路構成ではなく、ランダム論理回路で構成されるものであり、信号線が複雑に形成される必要がある。つまり、ダイナミック型ＲＡＭにおいて、配線が最も混み合って、多数の信号線を必要とする領域である。したがって、上記端マット上を上記配線領域として用いることにより、チップ中央領域の配線本数を実質的に低減できる。ちなみに、前記のようなマット構成において、約１００本程度の信号線を形成することができ、周辺回路において、上記端マットの配列方向に延長される配線は最も多い所で２００本程度であるので、上記端マットを配線領域として用いることの意義は大きい。
【０１１４】
図２５には、この発明に係るダイナミック型ＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに同期して時系列的に入力される。
【０１１５】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＤＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【０１１６】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子Ｉ／Ｏから出力させる。書き込み動作のときには、外部端子Ｉ／Ｏから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【０１１７】
クロック発生回路（メインコントロール回路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶｃｃとＶｓｓのような動作電圧を受け、上記プレート電圧、Ｖｃｃ／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【０１１８】
この実施例では、端マット制御回路が設けられる。つまり、端マットからもデータの読み出しや書き込みを行なうようにした場合、端マットを選択するときにはそれぞれに対応した２本のワード線を選択するようにするとともに、それに対応してメインアンプの切り換えや、前記のようなデータの衝突を避けるようにＩＯスイッチ回路の切り換えも合わせて行なうものである。端マットを冗長回路として用いる場合には、Ｘ救済回路からの信号によって端マットのワード線の選択が行なわれるために、端マット制御回路をそれに置き換えることができる。
【０１１９】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たりの占有面積を小さくすることができるという効果が得られる。
【０１２０】
（２） 上記に加えて、上記端メモリマットのビット線を、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて形成し、そのビット延長方向の長さが通常メモリマットのビット線の延長方向の長さより短くすることによって端マットが占有面積を小さくすることができるという効果が得られる。
【０１２１】
（３） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分以上の距離で折り返すよう形成することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。
【０１２２】
（４） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときに第１と第２ビット線を一体的に形成することができるという効果が得られる。
【０１２３】
（５） 上記に加えて、上記端メモリマットのワード線を、１つのビット線に接続された２つのメモリセルのＭＯＳＦＥＴのゲートを接続することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。
【０１２４】
（６） 上記に加えて、上記センスアンプ列に沿って第１相補入出力線と、それにセンスアンプの動作電圧の中間電圧に対応したプリチャージ電圧を供給するプリチャージ回路とカラム選択スイッチＭＯＳＦＥＴとを設けることにより、メモリセルを選択するために必要な各素子を合理的に配置することができるという効果が得られる。
【０１２５】
（７） 上記に加えて、上記複数のメモリマットに対応して上記第２相補入出力線の１と２を共通に設け、一方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線は、上記第２相補入出力線の１に接続され、他方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線を通常メモリマットのビット線が選択されたときには上記第２相補入出力線の１に接続し、上記端メモリマットのビット線が選択されたときとには上記２相補入出力線の２に接続する切り換えスイッチが設けることにより、端マットに対してもデータの衝突を防止つつ、書き込みと読み出しデータの入出力を行なうことができるという効果が得られる。
【０１２６】
（８） 上記に加えて、上記ビット線の延長方向に配列されたメモリマットのうち、中央部に設けられた中央メモリマットを中心にしてワード線を実質的に２組に分割し、かかる中央メモリマットのうちの半分のビット線と上記端メモリマットのビット線とを組み合わせてメモリセルの選択動作を行なうことにより、より多数のメモリセルに対してデータの入出力を行なうことができるという効果がえられる。
【０１２７】
（９） 上記に加えて、上記端メモリマットのワード線が選択されたときは、センスアンプの増幅速度を遅くなるようにタイミング制御を行なうことにより、通常マットからの読み出し動作を合わせるようにすることができるという効果が得られる。
【０１２８】
（１０） 上記に加えて、上記ワード線をメインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線との階層構成とし、上記分割されたサブワード線に対応してサブワードドライバを設け、上記サブワード線を上記メインワード線に対して複数を割り当て、上記サブワードドライバを、上記メインワード線の信号とサブワード選択線の信号とを受けて上記複数のうちの１つのサブワード線を選択することにより、メインワード線の数を減らすことができるという効果が得られる。
【０１２９】
（１１） 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用いることにより、その大きな信号量によって不良ワード線の救済効率を高くすることができるという効果が得られる。
【０１３０】
（１２）上記に加えて、上記端メモリマットに対応して設けられるロウ系選択回路におけるワード線選択の準備動作を、通常メモリマットに設けられるロウ系選択回路におけるワード線選択の準備動作と同じタイミングで行なうことにより、メモリアクセスの高速化を図ることができるという効果が得られる。
【０１３１】
（１３） 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用い、サブワード選択線の駆動回路を、サブワードドライバが形成される一部の領域に形成し、かかる駆動回路に対応した端メモリマットに設けられるビット線をダミーワード線とすることにより、端マットの選択回路の占有面積を小さくすることができるという効果が得られる。
【０１３２】
（１４） 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記両端部に設けられた端メモリマットについは、上記ＭＯＳＦＥＴをオフ状態に維持する固定電圧としてかかるビット線を参照電圧を形成するために用いるとともに、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて、その全体の長さ及び接続されるメモリセルの数が実質的に通常メモリマットのビット線と同じくなるようにすることにより、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。
【０１３３】
（１５） 上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分の距離で折り返すよう形成することによって、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。
【０１３４】
（１６） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときにも第１と第２ビット線を一体的に形成することができるという効果が得られる。
【０１３５】
（１７） 上記に加えて、ビット線方向及びワード線方向に複数組のメモリマットを設けられて１つのメモリアレイを構成し、上記メモリアレイの少なくもと２つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記２つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることより、上記２つのメモリアレイに挟まれたチップ中央部の配線の緩和を図ることができるという効果が得られる。
【０１３６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ワード線は、前記のような階層ワード線方式の他にメタル層との２層構造等で構成するものであってもよい。ダイナミック型ＲＡＭの入出力インターフェイスは、ＤＤＲ ＳＤＲＡＭやＳＤＲＡＭ等種々のものに適合するようにするものであってもよいし、ダイナミック型ＲＡＭはデジタル集積回路に内蔵されるものであってもよい。この発明は、１交点方式でセンスアンプを千鳥構成とするダイナミック型ＲＡＭと半導体装置に広く利用することができる。
【符号の説明】
【０１３７】
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…メモリマット（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードドライバ列、ＭＡＴ１，ＭＡＴ２…メモリマット（メモリマット）、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ０，ＰＬ１…プレート電極、ＰＬＳＡ…配線、ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタクト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択線、Ｑ１〜Ｑ３２…ＭＯＳＦＥＴ、ＩＶ１ ，ＩＶ２…インバータ回路、ＦＸＤ…ＦＸドライバ。
【技術分野】
【０００１】
この発明は、ダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）と半導体装置と半導体装置に関し、ワード線とビット線の交点にダイナミック型メモリセルが配置されてなるいわゆる１交点方式のものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
本発明を成した後の調査によって、後で説明する本発明に関連すると思われるオープンビットライン型（１交点方式）のダイナミック型ＲＡＭとして、特開昭６３−２０６９９１号公報（以下、先行技術１という）、特開昭６４−１３２９０号公報（以下、先行技術２という）、特表平１１−５０１４４１号公報（以下、先行技術３という）、特開平５−４１０８１号公報（以下、先行技術４という）があることが判明した。先行技術１と２の公報においては、オープンビットライン型（１交点方式）におけるセンスアンプの交互配置として、ビット線の２本分のピッチに１つのセンスアンプを嵌め込むようにするものである。先行技術３と４においては、先行技術１と２のように、チップ面積の効率使用のためにセンスアンプを交互配置した場合の端部に設けられたセンスアンプの動作に必要な参照電圧をビット線と略同一の電気的モデルを実現する回路を設けるものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６３−２０６９９１号公報
【特許文献２】特開昭６４−１３２９０号公報
【特許文献３】特表平１１−５０１４４１号公報
【特許文献４】特開平５−４１０８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記先行技術３と４は、素子の微細化とともに大きくなるプロセスバラツキによって、上記端部のセンスアンプと両側にビット線が設けられたセンスアンプとでは動作条件が異なることにより安定した動作が期待できない。先行技術１と２においては、ビット線に対してセンスアンプの交互配置した場合における端部の構成には何ら配慮がなされていない。
【０００５】
ダイナミック型ＲＡＭ（以下、単にＤＲＡＭという）ではコスト低減が望まれている。そのためにはチップサイズの低減が最も効果的である。これまでは微細化を推し進めてメモリセルサイズを縮小してきたが、今後はメモリアレイの動作方式も変えることにより、さらにセルサイズを縮小する必要がある。メモリアレイの動作方式を２交点から１交点に変えることにより、同一のデザインルールを用いて理想的にはセルサイズを７５％低減できる。このようなセルサイズの縮小をより効果的に生かすために、本願発明者においては上記のような１交点方式のメモリアレイにおいて、上記センスアンプを交互配置した場合には、端部に設けられたメモリセルアレイの有効利用とその専有面積の縮小を考えた。
【０００６】
この発明の目的は、動作マージンの向上とビット当たりのチップ面積の縮小化を図った１交点方式のダイナミック型ＲＡＭと半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化する。
【発明の効果】
【０００８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たりの占有面積を小さくすることができる。
【図面の簡単な説明】
【０００９】
【図１】この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２】この発明に係るＤＲＡＭのメモリマットを説明するための一実施例を示す構成図である。
【図３】この発明に係るＤＲＡＭにおけるメモリセルアレイの一実施例を示す説明図である。
【図４】この発明に係るＤＲＡＭのワード系制御動作の一実施例を示す説明図である。
【図５】この発明に係るＤＲＡＭのメインワードドライバＭＷＤの一実施例を示す回路図である。
【図６】この発明に係るＤＲＡＭのワード系制御動作の他の一実施例を示す説明図である。
【図７】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す回路図である。
【図８】この発明に係るＤＲＡＭのロウ系の選択回路の一実施例を示す回路図である。
【図９】上記図８のロウ系選択回路の動作を説明するための波形図である。
【図１０】この発明に係るＤＲＡＭのＩＯ系回路の一実施例を示すブロック図である。
【図１１】この発明に係るＤＲＡＭのＩＯ系回路の一実施例を示す回路図である。
【図１２】この発明に係るＤＲＡＭのＩＯ系回路の他の一実施例を示すブロック図である。
【図１３】この発明に係るＤＲＡＭにおける端マットのビット線構成の一実施例を示す概略構成図である。
【図１４】図１３の折り返し型の端マットの読み出し選択動作を説明するための波形図である。
【図１５】この発明に係るＤＲＡＭにおけるセンスアンプ制御回路の一実施例を示す回路図である。
【図１６】この発明に係るＤＲＡＭにおける折り返し型の端マットの一実施例を示す概略レイアウト図である。
【図１７】図１６の折り返し型端マットの一実施例を示す断面図である。
【図１８】この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例を示す概略構成図である。
【図１９】この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例を示す概略構成図である。
【図２０】この発明が適用されるＤＲＡＭの一実施例を示す概略レイアウト図である。
【図２１】図２０に示されたメモリバンクＢＡＮＫ１における端マットとそれに隣接する通常マットの拡大図である。
【図２２】この発明に係るＦＸドライバとサブワードドライバの一実施例を示す回路図である。
【図２３】この発明に係るＦＸドライバとサブワードドライバの一実施例を示すレイアウト図である。
【図２４】この発明に係るダイナミック型ＲＡＭの他の一実施例を示す概略レイアウト図である。
【図２５】この発明に係るダイナミック型ＲＡＭの一実施例を示す全体ブロック図である。
【発明を実施するための形態】
【００１０】
図１には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００１１】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に対して左右に分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、メモリアレイ制御回路（ＡＣ）１１、メインワードドライバ（ＭＷＤ）１２が配置される。上記メモリアレイ制御回路１１は、サブワード選択線やセンスアンプを駆動するための制御回路及びメインアンプからなる。上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にカラムデコーダ領域（ＹＤＣ）１３が設けられる。
【００１２】
上述のよう各メモリアレイにおいて、メインワードドライバ１２は、それに対応した１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。上記メインワードドライバ領域１２にサブワード選択用のサブワード選択線のドライバも設けられ、後述するように上記メインワード線と平行に延長されてサブワード選択線の選択信号を形成する。カラムデコーダ１３は、それに対応した１つのメモリアレイを貫通するように延長されるカラム選択線の選択信号を形成する。
【００１３】
上記各メモリアレイは、複数からなるメモリセルアレイ（以下、メモリマットと称する）１５に分割される。メモリマット１５は、その拡大図に示すように、センスアンプ領域１６、サブワードドライバ領域１７に囲まれて形成される。上記センスアンプ領域１６と、上記サブワードドライバ領域１７の交差部は、交差領域（クロスエリア）１８とされる。上記センスアンプ領域１６に設けられるセンスアンプは、ＣＭＯＳ構成のラッチ回路により構成され、かかるセンスアンプを中心にして左右に延長される相補ビット線の信号を増幅するという、いわゆる１交点方式又はオープンビットライン型とされる。そして、ビット線の配列に対して交互配置させられる。これにより、メモリマットに設けられるビット線が半分に分けられて、それを挟む２つのセンスアンプ列に交互に振り分けられる。
【００１４】
拡大図として示された１つのメモリマット１５は、特に制限されないが、サブワード線（ワード線）が５１２本と、それと直交する相補ビット線の一方（又はデータ線）は１０２４本とされる。上記１つのメモリアレイにおいて、上記メモリマット１５がビット線延長方向に正規用にビット線方向に３２個と冗長用に２個設けられる。上記冗長用の２個のメモリマットは、後に説明するように端メモリマットのメモリセルの数が半分になるので、２つの端メモリマットで１つのメモリマットとされる。上記端メモリマットは、参照用としても用いるものであってもよい。この場合には、冗長用に１つのメモリマットが割り当てられる。
【００１５】
上記メモリマット１５は、センスアンプ１６を中心として一対の相補ビット線が設けられるので、ビット線の延長方向でみると、ビット線は上記メモリマット１５によって実質的に１６分割される。また、上記メモリマット１５は、ワード線の延長方向に４個設けられる。これにより、ワード線の延長方向でみると、サブワード線は、上記メモリマット１５によって４分割される。
【００１６】
１つのメモリマット１５において、上記端メモリマットを除いてビット線が１０２４本設けられるので、ワード線方向には約４Ｋ分のメモリセルが接続され、サブワード線が５１２本設けられるので、ビット線方向には５１２×３２＝１６Ｋ分のメモリセルが接続される。これにより、１つのメモリアレイには、４Ｋ×１６Ｋ＝６４Ｍビットのような記憶容量を持ち、４つのメモリアレイによりメモリチップ１０の全体では４×６４Ｍ＝２５６Ｍビットのような記憶容量を持つようにされる。
【００１７】
本願において、用語「ＭＯＳ」は、本来はメタル・オキサイド・セミコンダクタ構成を簡略的に呼称するようになったものと理解される。しかし、近年の一般的呼称でのＭＯＳは、半導体装置の本質部分のうちのメタルをポリシリコンのような金属でない電気導電体に換えたり、オキサイドを他の絶縁体に換えたりするものもの含んでいる。ＣＭＯＳもまた、上のようなＭＯＳに付いての捉え方の変化に応じた広い技術的意味合いを持つと理解されるようになってきている。ＭＯＳＦＥＴもまた同様に狭い意味で理解されているのではなく、実質上は絶縁ゲート電界効果トランジスタとして捉えられるような広義の構成をも含めての意味となってきている。本発明のＣＭＯＳ、ＭＯＳＦＥＴ等は上記のような一般的呼称に習っている。
【００１８】
図２には、この発明に係るＤＲＡＭのメモリマットを説明するための一実施例の構成図が示されている。図２（ａ）は、前記図１のような階層ワード線方式のＤＲＡＭに設けられる２つのメモリマットＭＡＴ０，ＭＡＴ１に対応した回路が示され、図２（ｂ）は、それに対応したレイアウトが示されている。図２（ａ）において、ビット線ＢＬとサブワード線ＷＬの全ての交点にＭＯＳＦＥＴとセル容量ＣＳからなるメモリセルＭＣが接続されている。ビット線ＢＬはセンスアンプＳＡ、ワード線ＷＬにはサブワードドライバＳＷＤが接続される。
【００１９】
この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、後述するように１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。前記図１のようにメインワード線方向には２本に分割され、及び相補ビット線方向に対して上記４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向（サブワードドライバ列ＳＷＤＡ）に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。メインワード線ＭＷＬは、図示しないがサブワード線ＷＬと平行に延長される。カラム選択線ＹＳは図示しないがそれと直交するようビットＢＬの延長方向とと平行に配置される。
【００２０】
上記２つのメモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡのセンスアンプＳＡは、上記２つのメモリマットＭＡＴ０とＭＡＴ１の両側に延長するような相補ビット線に接続される。これらのセンスアンプＳＡは、上記センスアンプ列ＳＡＡにおいて、特に制限されないが、２つのビット線毎に１つのセンスアンプＳＡが配置される。したがって、上記メモリマットＭＡＴ０とＭＡＴ１の間に設けられたセンスアンプ列ＳＡＡには、前記のようにビット線ＢＬが１０２４本ある場合には、その半分の５１２個のセンスアンプＳＡが設けられる。
【００２１】
そして、メモリマットＭＡＴ０において、残りの５１２本のビット線は、メモリマットＭＡＴ１とは反対側のセンスアンプ列ＳＡＡに設けられたセンスアンプＳＡに接続される。メモリマットＭＡＴ１において、残り５１２本のビット線は、メモリマットＭＡＴ０とは反対側に設けられたセンスアンプ列ＳＡＡに設けられるセンスアンプＳＡに接続される。このようなセンスアンプＳＡのビット線方向の両側の分散配置によって、２本分のビット線に対して１つのセンスアンプをその両端に交互に分散して形成すればよいから、センスアンプＳＡとビット線ＢＬのピッチを合わせて高密度にメモリマット及びセンスアンプ列を形成することができる。
【００２２】
このことは、サブワードドライバＳＷＤにおいても同様である。メモリマットＭＡＴ０に設けられた５１２本のサブワード線ＷＬは、２５６本ずつに分けられてメモリマットＭＡＴ０の両側に配置されたサブワードドライバ列ＳＷＤＡの２５６個のサブワードドライバＳＷＤに接続される。この実施例では、２本のサブワード線ＷＬを１組として、２個ずつのサブワードドライバＳＷＤが分散配置される。つまり、ビット線との接続部を共通とする２つのメモリセルに対応したサブワード線を１組として、２つのサブワードドライバがメモリマットＭＡＴ０の一端側（図の上側）に配置され、それと隣接する上記同様の２本のサブワード線を１組として、２つのサブワードトライバがメモリマットＭＡＴ０の他端側（図の下側）に配置される。
【００２３】
上記サブワードドライバＳＷＤは、図示しないが、それが形成されるサブワードドライバ列ＳＷＤＡを挟んで両側に設けられるメモリマットのサブワード線の選択信号を形成する。これにより、メモリセルの配列ピッチに合わせて形成されたサブワード線に対応して、サブワードドライバＳＷＤを効率よく分散配置させるとともに、サブワード線ＷＬの選択動作を高速に行なうようにすることができる。
【００２４】
上記のようなサブワードドライバ列ＳＷＤＡとセンスアンプ列ＳＡＡで囲まれるてなるメモリセルアレイ（又はメモリマット）ＭＡＴ０，ＭＡＴ１等のビット線ＢＬとサブワード線ＷＬの各交点にメモリセルＭＣが形成される。上記各メモリセルＭＣが形成されるメモリマットＭＡＴ０において、図２（ｂ）のように、記憶キャパシタＣＳの上部電極（プレート電極）ＰＬはメモリマットＭＡＴ０，ＭＡＴ１内の全てのメモリセルＭＣで共通に形成されて平面状の電極とされる。かかるプレート電極ＰＬへの給電は、ビット線ＢＬの延長方向に配線された電源配線ＶＰＬＴより接続部ＰＬＣＴを介して、サブワードドライバ列ＳＷＤＡとメモリマットＭＡＴ０，ＭＡＴ１との境界で行うようにされる。同図において、蓄積ノードＳＮは記憶キャパシタＣＳの下部電極であり、アドレス選択ＭＯＳＦＥＴとの接続部を示す。
【００２５】
この実施例では、図２（ｂ）のように、センスアンプ列ＳＡＡの両側に存在するメモリマットＭＡＴ０、ＭＡＴ１にそれぞれ形成される上記のようなプレート電極ＰＬ０とＰＬ１を、プレート層自体を用いた配線ＰＬＳＡで互いに接続する。しかも、この配線ＰＬＳＡをセンスアンプ例ＳＡＡを貫通させるよう多数設けて、２つのプレート電極ＰＬ０とＰＬ１の間の抵抗を大幅に下げるようにするものである。これによって、上記メモリマットＭＡＴ０とＭＡＴ１の相補ビット線ＢＬ間に選択されたメモリセルＭＣから読み出された微小信号をセンスアンプＳＡによって増幅する際にプレート電極ＰＬ０とＰＬ１に生ずる互いに逆相になるノイズを高速に打ち消すことが可能になり、プレート電極ＰＬ０とＰＬ１に生ずるノイズを大幅に低減することが可能になる。
【００２６】
図３には、この発明に係るＤＲＡＭにおけるメモリセルアレイの一実施例の説明図が示されている。図３（ａ）には、２つのメモリマットＭＡＴ０とＭＡＴ１のメモリセルアレイのレイアウトが示され、図３（ｂ）には、図３（ａ）のＡ−Ａ’部分の素子断面構造が示されている。同図においては、上記ＭＡＴ０とＭＡＴ１間に設けられるセンスアンプＳＡ領域のレイアウト及び断面は省略されている。
【００２７】
ＡＣＴはＭＯＳＦＥＴの活性領域であり、ＳＮＣＴはメモリセルの蓄積ノードＳＮと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴの上記蓄積ノードＳＮに対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）であり、ＢＬＣＴはビット線ＢＬと活性化領域ＡＣＴに形成されるＭＯＳＦＥＴのビット線ＢＬに対応したメモリセルの入出力端子に対応したソース，ドレイン拡散層とを接続するコンタクト（接続部）である。ＣＰは記憶キャパシタの容量絶縁膜を示す。ここで、第１層目金属層Ｍ１とビット線ＢＬは同じ配線層であり、１層目ポリシリコン層ＦＧとサブワード線ＷＬも同じ配線層で構成される。
【００２８】
図３（ｂ）に示すようにＳＡの両側に設けられるメモリマットＭＡＴ０とＭＡＴ１のプレート電極ＰＬをセンスアンプＳＡ上で切らずに、プレート電極ＰＬを構成する電極それ自体で接続することにより、メモリマットＭＡＴ０のプレート電極ＰＬとメモリマットＭＡＴ１のプレート電極ＰＬ間の抵抗を大幅に低減することが可能になる。メモリセルはＣＯＢ（Ｃａｐａｃｉｔｏｒ ｏｖｅｒ Ｂｉｔｌｉｎｅ）構造を用いている。すなわち、蓄積ノードＳＮをビット線ＢＬ上部に設ける。このことによって、プレート電極ＰＬはメモリマットＭＡＴ中でビット線ＢＬと上記アドレス選択ＭＯＳＦＥＴの接続部ＢＬＣＴにより分断されることなく、１枚の平面状に形成することができるため、プレート電極ＰＬの抵抗を低減することが可能である。
【００２９】
この実施例では、図３（ｂ）に示すように、プレート電極ＰＬがＰＬ（Ｄ）とＰＬ（Ｕ）のような積層構造とされ、かかるプレート電極ＰＬのシート抵抗値を下げることができ有利である。一例として、記憶キャパシタの容量絶縁膜ＣＰにＢＳＴやＴａ２Ｏ５のような高誘電体膜を用いた場合、下部電極（蓄積ノード）ＳＮ及び上部電極下層ＰＬ（Ｄ）にはＲｕを用いると、記憶キャパシタＣＳの容量を高めることができる。Ｒｕは従来用いられていたポリＳｉに比べるとシート抵抗値が低いため、プレート電極ＰＬの抵抗値を下げることが出来る。
【００３０】
上記構造のプレート電極ＰＬ（Ｕ）としてＷを積層すると、プレート電極ＰＬの抵抗値をさらに下げることができる。このようにして、プレート電極ＰＬ自体の抵抗値を下げると、プレート電極ＰＬにのったノイズが打ち消される速度が高速化され、プレート電極ＰＬノイズが低減される。また、プレート電極ＰＬ（Ｄ）としてはＴｉＮを用いてもよい。この場合も上記と同様の効果が得られる。
【００３１】
上記のようなメモリセルの構造では、図３（ａ）から明らかなようにビット線ＢＬに隣接して蓄積ノードＳＮとＭＯＳＦＥＴのソース，ドレイン拡散層とを接続する接続部ＳＮＣＴが設けられる。つまり、断面の縦方向においてメモリセルの蓄積ノードとビット線ＢＬとの間において寄生容量が存在してビット線ＢＬの電位変化を上記蓄積ノードに伝える信号経路を構成するので、この実施例のようなプレート電極ＰＬをそれ自身を利用した配線によって相互に接続してすることが有益なものとなる。
【００３２】
図４には、この発明に係るＤＲＡＭのワード系の制御動作の一実施例の説明図が示されている。メモリマット構成は、ビット線方向に配列された４つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端メモリマット（以下単に端マットという）とされ、センスアンプＳＡに挟まれたメモリマットは通常メモリマット（以下、単に通常マットという）とされる。センスアンプＳＡがメモリマットの１つ置きのビット線に接続されるため、上記端マットでは、半分のビット線がダミーとされる。このため、上記端マットのワード線が選択されると、選択されるメモリセルの数は、上記通常マットのワード線が選択される場合の半分の数のメモリセルしか選択されない。
【００３３】
ワード線は、上記メモリマットの上下に分散配置されるサブワードドライバＳＷＤにより選択される。サブワードドライバＳＷＤは、ワード線の延長方向に並べられた図示しないメモリマットに対して共通に設けられるメインワードドライバＭＷＤで形成されたメインワード線の選択信号と、サブワード線選択信号とを受けて、１つのメインワード線に割り当てられた前記４本のサブワード線の中から１本のサブワード線（以下、単にワード線という場合もある）を選択する。
【００３４】
この実施例では、センスアンプをメモリマットのビット線の両側に分散配置し、かかるメモリマットをビット線方向に複数個設けた場合には、端マットは常に一対が両端部に設けられることに着目し、上記のように変則的に半分のメモリセルしか選択できない端マットを、上記通常マットと同様なデータ記憶エリアとして有効に使用することを考え、端マットのワード線を選択するときには両側の端マットのワード線を同時に選択する。
【００３５】
（ａ）や（ｂ）に例示的に示されているように、通常マット０と１にそれぞれに４本のビット線が存在する場合、センスアンプブロック（ＳＡ Ｂｌｏｃｋ） ０に設けられる２個のセンスアンプＳＡは、端マットの２本のビット線ＢＬＢと通常マット０の２本のビット線ＢＬＴに接続される。センスアンプブロック１に設けられる２個のセンスアンプＳＡは、通常マット０の２本のビット線ＢＬＢと通常マット１の２本のビット線ＢＬＴに接続される。そして、センスアンプブロック２に設けられる２個のセンスアンプＳＡは、通常マット１の２本のビット線ＢＬＢと端マットの２本のビット線ＢＬＴに接続される。端マットにおいては、センスアンプに接続されないビット線はダミーとされる。
【００３６】
例えば、通常マット０のワード線を選択すると、かかるワード線は４本のビット線と交差する４個のメモリセルを選択することができ、通常マット０を挟んで設けられる２つのセンスアンプブロック０と１のセンスアンプによって、上記４つのメモリセルの記憶情報が増幅され、上記ワード線の選択動作によって記憶キャパシタの失われかかった記憶電荷がもとの電荷の状態に戻されるという再書き込み（リフレッシュ動作）が行なわれる。つまり、ダイナミック型メモリセルは、ワード線の選択動作によってアドレス選択ＭＯＳＦＥＴをオン状態にして、記憶キャパシタをビット線と接続し、ビット線の寄生容量との間でチャージシェアを生じしめてビット線に記憶電荷に対応した微小電圧の変化を生じさせるという破壊的な読み出し動作を行なうので、ワード線を選択した場合には、それと交差するビット線に接続されたセンスアンプの増幅動作によって選択されたメモリセルの再書き込みを必須とするものである。
【００３７】
これに対して、端マットのワード線を選択すると、かかる端マットのワード線は２本のビット線と２本のダミー配線と交差するものであり、２個のメモリセルしか選択することができない。したがって、上記端マットのワード線も選択するようにして、データの書き込みや読み出しを行なうようにした場合には、半分のデータしか入出力できないのでメモリとして使い勝手が悪くなる。そこで、（ｂ）に示すように、端マットのワード線を選択するときは、常に両側の端マットのワード線を選択するものとする。このようにすると、１回のワード線選択によって選択されるメモリセルの数は、通常マットと同じく４個とすることができる。このように端マットに関しては、常に２つのワード線を同時に選択させるという簡単な構成によって、通常マットと同じビット線選択動作により同様なデータの書き込みと読み出しを行なうようにすることができる。
【００３８】
上記構成では、端マットも記憶エリアの一部として有効に利用することができるものであるので、例えば微細化されたメモリセルにおいて、センスアンプの読み出しマージンを確保するために、端マットのビット線をセンスアンプの読み出し用の参照用電圧を形成するためにだけ用いる場合に比べて、上記センスアンプの読み出しマージンを確保した上で、ビット当たりのチップ専有面積を小さくすることができるものである。
【００３９】
図５には、この発明に係るＤＲＡＭのメインワードドライバＭＷＤの一実施例の回路図が示されている。同図（ａ）には、通常マットのメインワードドライバが示され、同図（ｂ）には、２つの端マットに対応したメインワードドライバが示されている。
【００４０】
（ａ）において、信号ＲＭＳＴ＜１５：０＞は、前記図１のように３２個のメモリマットを２個ずつを１組として１６個に分けた場合のマット選択信号であり、信号ＲＦ３ＴとＲＦ６Ｔはプリデコード信号である。通常マットでは、プリチャージ信号ＲＭＳＸＤＰＴ＜１５：０＞より、選択マットのプリチャージＭＯＳＦＥＴＱ３がオフ状態となり、信号ＲＭＳＴ＜１５：０＞のロウレベルにより、１つのメモリマット列（図１の例では４つのメモリマット）において、上記プリデコード信号ＲＦ３ＴとＲＦ６Ｔよりオン状態にされたＭＯＳＦＥＴＱ１とＱ２を通して、インバータ回路ＩＶ１の入力端子の上記プリチャージ電圧をディスチャージさせる。この入力端子のロウレベルにより、メインワード線の選択信号ＲＭＷＬＢは、選択レベルのロウレベルにされる。
【００４１】
選択マットにおける非選択ワード線は、上記インバータ回路ＩＶ１の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたＰチャンネル型の帰還ＭＯＳＦＥＴＱ４がオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。非選択のメモリマットでは、プリチャージ信号ＲＭＳＸＤＰＴ＜１５：０＞がロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。
【００４２】
（ｂ）において、信号ＲＭＳＥＴは、端マットの選択信号であり、信号ＲＦ３ＴとＲＦ６Ｔはプリデコード信号である。端マットでは、それに対応したプリチャージ信号ＲＭＳＸＤＰＥＴより、端マットのプリチャージＭＯＳＦＥＴがオフ状態となり、信号ＲＭＳＥＴのロウレベルにより、２つの端マット列（図１の例では４つのメモリマット）において、上記プリデコード信号ＲＦ３ＴとＲＦ６Ｔよりオン状態にされたＭＯＳＦＥＴを通して、それぞれのインバータ回路の入力端子の上記プリチャージ電圧をディスチャージさせる。この入力端子のロウレベルにより、２つの端マットに対応したメインワード線の選択信号ＲＭＷＬＢは、選択レベルのロウレベルにされる。
【００４３】
端マットにおける非選択ワード線は、前記通常マットの場合と同様に上記インバータ回路の入力信号のプリチャージ電圧に対応したロウレベルによって、かかる入力端子と動作電源端子との間に設けられたＰチャンネル型の帰還ＭＯＳＦＥＴがオン状態となって、上記非選択レベルに対応したプリチャージ電圧を維持する。通常マットのワード線が選択されるときには、端マットでは、プリチャージ信号ＲＭＳＸＤＰＥＴがロウレベルの非選択レベルのままとなり、上記プリチャージ動作を維持する。
【００４４】
前記のような階層ワード線方式では、メインワード線の選択動作によって、下層のサブワード線（ワード線）が選択されるものであるので、端マットのメインワードドライバに対しては、同時選択状態を作り出すような簡単な回路変更によって、上記のような端マットのワード線選択を行なわせることができる。
【００４５】
図６には、この発明に係るＤＲＡＭのワード系の制御動作の他の一実施例の説明図が示されている。メモリマット構成は、ビット線方向に配列された７つのメモリマットが代表として例示的に示されており、上記ビット線方向の両側が端とされる。そして、センスアンプＳＡに挟まれた通常マットのうち、中央に設けられたものを中央マットとし、実質的に端マットとして扱うようにする。この構成は、通常マットを２つ同時に選択する場合に向けられている。つまり、前記図１のように３２個のメモリマットを１６個ずつ２組に分けて、２つのメモリマットを同時に選択する場合のワード系選択制御にも対応するもきである。
【００４６】
（ａ）のように通常マット０と２のワード線を同時に選択して、読み書き出しビット数を増加させる場合、（ｂ）のように端マットの２つのワード線と中央マットのワード線を組み合わせる。つまり、中央マットの左側のセンスアンプ（センスアンプブロック）２に接続されたビット線のメモリセルは、左側端マットとビット線に接続されたメモリセルと組み合わせ、中央マットの右側のセンスアンプ（センスアンプブロック）３に接続されたビット線のメモリセルは、右側端マットとビット線に接続されたメモリセルと組み合わせる。
【００４７】
例えば、上記図４に示したマット構成を２組設けても、上記と同じに読み書きビット数を増加させることができる。しかしながら、端マットが４つとなり、それに応じて活性化させるワード線が４本と多くなり、ワード線選択の消費電流も大きくなる。そして、端マットにおいて、ダミービット数が増加してビット当たりの専有面積が増加する。上記のように中央マットを配置し、その半分のビット線を両側の端マットのビット線と組み合わせ構成では、上記ダミービット数の発生を最小にできるので専有面積も小さくなし、ビット線の選択回路も共通化できるものとなる。
【００４８】
上記において、中央マットの定義は、必ずしも複数のメモリマット列の中央に配置されている必要はない。図６において左側の端マットに隣接する通常マット０を上記中央マットとして用いることもできる。ただし、この場合には、左端マットの選択のときと、右端マットの選択のときとで、それと対として選択される中央マット（通常マット０）との距離が大きく異なるために、書き込みや読み出しの信号伝達経路が遅い方に律束されて実質的な動作速度が遅くなってしまう。したがって、図６の実施例のように物理的に複数のメモリマット列の中央部に設けられた通常マットを上記中央マットとして用いるのがよい。
【００４９】
図７には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の回路図が示されている。センスアンプＳＡは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＳＤＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＳＤＰに接続される。上記共通ソース線ＳＤＮとＳＤＰには、図示しないパワースイッチＭＯＳＦＥＴを通して動作電圧、回路の接地電位ＶＳＳと動作電圧ＶＤＬが供給される。特に制限されないが、パワースイッチＭＯＳＦＥＴは、上記センスアンプ部に分散して設けるようにしてもよい。
【００５０】
上記センスアンプＳＡの入出力ノードには、相補ビット線ＢＬＴ０とＢＬＢ０を短絡させるイコライズＭＯＳＦＥＴＱ１１と、相補ビット線ＢＬＴ０とＢＬＢ０にハーフプリチャージ電圧ＶＤＬ／２を供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ（イコライズ）回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ（ビット線イコライズ）信号ＢＬＥＱが供給される。このプリチャージ信号ＢＬＥＱを形成するドライバ回路は、図示しないが、上記図１に示したクロスエリア１８にインバータ回路を設けて、その立ち上がりや立ち上がりを高速にする。つまり、メモリアクセスの開始時にワード線選択タイミングに先行して、各クロスエリア１８に分散して設けられたインバータ回路を通して上記プリチャージ回路を構成するＭＯＳＦＥＴＱ９〜Ｑ１１を高速に切り替えるようにするものである。
【００５１】
センスアンプＳＡの一対の入出力ノードは、相補ビット線ＢＬＴ０，ＢＬＢ０に接続されることの他、ＭＯＳＦＥＴＱ１２とＱ１３からなるカラム（Ｙ）スイッチ回路を介してセンスアンプ列に沿って延長されるローカル（サブ）入出力線ＬＩＯＴ，ＬＩＯＢに接続される。上記ＭＯＳＦＥＴＱ１２とＱ１３のゲートは、カラム選択線ＹＳに接続され、かかるカラム選択線ＹＳが選択レベル（ハイレベル）にされるとオン状態となり、上記センスアンプＳＡの入出力ノードとローカル入出力線ＬＩＯＴとＬＩＯＢを接続させる。例示的に示されている他の相補ビット線ＢＬＴ１，ＢＬＢ１、ＢＬＴ２，ＢＬＢ２にも上記同様なセンスアンプ、プリチャージ回路及びカラムスイッチ回路が設けられる。
【００５２】
これにより、センスアンプＳＡの入出力ノードは、それを挟んで設けられる２つのメモリマット（例えば前記ＭＡＴ０とＭＡＴ１）のうち、選択されたメモリマットのワード線との交点に接続されたメモリセルの記憶電荷に対応して変化するビット線のハーフプリチャージ電圧に対する微小な電圧変化を、非選択とされたメモリマット側のビット線のハーフプリチャージ電圧を参照電圧として増幅し、上記カラム選択線ＹＳにより選択されたものが、上記カラムスイッチ回路（Ｑ１２とＱ１３）等を通してローカル入出力線ＬＩＯＴ，ＬＩＯＢに伝えられる。
【００５３】
前記図１のように、メインワード線の延長方向に並ぶセンスアンプ列上を上記ローカル入出力線ＬＩＯＴとＬＩＯＢ及が延長され、必要に応じてかかるローカル入出力線にサブ増幅回路が設けられて増幅された信号が伝えられる。そして、後述するように上記ビット線方向に並ぶメイン入出力線ＭＩＯに接続されて、データ出力回路あるいはデータ入力回路に導かれる。
【００５４】
図８には、この発明に係るＤＲＡＭのロウ系の選択回路の一実施例の回路図が示されている。この実施例では、前記端マット又は通常メモリマットの１つを冗長回路として用いる場合のロウ系の選択回路の一部回路図が示されている。図８（ａ）には、折り返しビット線方式で、かつ、シェアードセンスアンプ方式の場合におけるロウ系選択回路が参考例として示され、図８（ｂ）には、上記冗長用のメモリマットに対応したプリチャージ制御信号発生回路とメインワードドライバの回路図が示されている。
【００５５】
前記のようなシェアードセンスアンプ方式では、センスアンプを挟んで両側に設けられるメモリマットのうち一方を冗長用として用いた場合には、正規メモリマット側にワード線又はビット線不良が存在することの救済判定後のマット選択信号ＲＦ９Ｔにより、上記冗長用のメモリマットに対応したシェアードスイッチ制御信号ＳＨＲ、プリチャージ信号ＢＬＥＱを発生し、かかるシェアードスイッチＭＯＳＦＥＴのスイッチ制御及びプリチャージ回路の動作終了を遅延回路（ディレイ）で時間合わせを行なって、かかる冗長用メモリマットに対応したメインワード線の選択動作を行なうものである。
【００５６】
これに対して、前記実施例の端マット及び中央マットを冗長回路として用いる場合には、正規回路に対応した通常マットのタイミング信号ＲＡＣＴにより正規回路と同時にプリチャージ制御信号を発生させる。そして、かかる冗長マットのメインワード線は、救済判定後の冗長マットのマット選択信号ＲＦ９Ｔを用いて、上記冗長マットのメインワード線を選択する。この構成では、先行して上記メインワード線を選択状態にするための必要とされるプリチャージ動作が既に終了しているために、前記のような遅延回路（ディレイ）を挿入することく、メインワード線の選択動作を行なわせることができる。
【００５７】
上記構成において、仮に正規回路において不良が存在しない場合には、上記冗長マットのワード線は選択されないから、上記のようなプリチャージ動作を終了させても何ら問題なく、上記正規回路の動作終了によりプリチャージ回路がプリチャージ動作を行なうので、上記正規回路のメモリアクセス時間においてビット線のプリチャージ電圧がリーク電流等により多少減少しても、次のメモリサイクルでの冗長回路の選択動作には何ら問題を生じさせない。
【００５８】
図９には、上記図８のロウ系選択回路の動作を説明するための波形図が示されている。図９（ａ）は参考例としての前記図８（ａ）の回路動作に対応し、図９（ｂ）はこの発明に係る前記図８（ｂ）の回路動作に対応している。
【００５９】
図９（ａ）のように、冗長マットを冗長判定後（ヒット）を待ってシェアードスイッチ選択信号ＳＨＲ、プリチャージ信号ＢＬＥＱをロウレベルにする構成では、それらの動作に必要な時間を確保するために、前記のような遅延回路を設けてワード線ＳＷＬの選択タイミングを遅らせる必要がある。このとき、正規マットでは、上記冗長判定（ヒット）に従って、マット自体が非選択となるので信号ＳＨＲ、ＢＬＥＱ、ＦＸＢはハイレベルのままにされ、サブワード線ＳＷＬも非選択状態にされる。
【００６０】
これに対して、本願発明では、図９（ｂ）のように、冗長マットを冗長判定後（ヒット）を待たずに、クロック信号ＣＬＫに対応して冗長マットのプリチャージ信号ＢＬＥＱ及びサブワード選択選択線ＦＸＢをロウレベルにし、冗長判定（ヒット）によって直ちにサブワード線ＳＷＬを選択状態にすることができる。上記サブワード選択線ＦＸＢについては後に説明する。正規マットでは、上記クロック信号ＣＬＫに対応して上記プリチャージ信号ＢＬＥＱ及びサブワード選択選択線ＦＸＢがロウレベルにされており、冗長判定（ヒット）があると上記プリチャージ信号ＢＬＥＱ及びサブワード選択線ＦＸＢがハイレベルに戻される。
【００６１】
図１０には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の一実施例のブロック図が示されている。この実施例では、前記図４と同様にメモリマットは、端マットと２つの通常マットから構成される。そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック（ＳＡ Ｂｌｏｃｋ） ０、１及び２のそれぞれにローカル入出力線ＬＩＯ＜０＞、ＬＩＯ＜１＞及びＬＩＯ＜２＞がそれぞれ設けられる。
【００６２】
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞が設けられる。これにより、上記のようなメモリマット構成で、２ビットの単位でのデータを入出力するとき、ローカル入出力線ＬＩＯ＜０＞をメイン入出力線ＭＩＯ＜０＞に対応させ、ローカル入出力線ＬＩＯ＜１＞をメイン入出力線ＭＩＯ＜１＞に対応させた場合、（ａ）のように通常マット１のワード線を選択した場合には、残りのローカル入出力線ＬＩＯ＜２＞は、上記ローカル入出力線ＬＩＯ＜１＞がメイン入出力線ＭＩＯ＜１＞に対応させられているために、データの衝突を避けるためにメイン入出力線ＭＩＯ＜０＞に対応させる必要がある。
【００６３】
しかしながら、前記説明したように端マットにおいて，同時に２つのワード線を選択した場合には、前記のように左端マットに対応したローカル入出力線ＬＩＯ＜０＞が上記メイン入出力線ＭＩＯ＜０＞に対応させられているため、右端マットに対応した上記ローカル入出力線ＬＩＯ＜２＞は、上記通常マット１のワード線が選択された場合とは逆に、データの衝突を避けるためにメイン入出力線ＭＩＯ＜１＞に対応させる必要がある。
【００６４】
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック２に設けられるローカル入出力線ＬＩＯ＜２＞については、メイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞との間に切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。
【００６５】
図１１には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の一実施例の回路図が示されている。同図は、前記図１０に示した実施例におけるＬＩＯ−ＭＩＯスイッチ回路の回路図が示されている。この実施例では、ＣＭＯＳバスゲートタイプのスイッチが示されているが、サブアンプ等による接続の場合も同様である。
【００６６】
前記図１０のＬＩＯ＜０＞のようにローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとを一対一に対応して選択的に接続する場合には、当該メモリマットが非選択のときには、それに対応したプリチャージ信号ＢＬＥＱがハイレベルとされ、相補のローカル入出力線ＬＩＯＴ０とＬＩＯＢ０がイコライズＭＯＳＦＥＴとプリチャージＭＯＳＦＥＴによってプリチャージ電圧ＶＢＬＲに維持され、ＣＭＯＳスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３はオフ状態となる。
【００６７】
当該メモリマットが選択のときには、それに対応したプリチャージ信号ＢＬＥＱがロウレベルとされ、相補のローカル入出力線ＬＩＯＴ０とＬＩＯＢ０のイコライズＭＯＳＦＥＴとプリチャージＭＯＳＦＥＴがオフ状態となり、ＣＭＯＳスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３がオン状態となって、ローカル入出力線ＬＩＯＴ０とＬＩＯＢ０をメイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続させる。この構成は、前記ローカル入出力線ＬＩＯ＜１＞とメイン入出力線ＭＩＯ＜１＞との間のスイッチ回路においても同様である。
【００６８】
前記図１０のＬＩＯ＜２＞のようにメイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞とでマット選択状態によって切り換えるものでは、それぞれにＣＭＯＳスイッチ回路を構成するＭＯＳＦＥＴＱ２０〜Ｑ２３及びＱ２４〜Ｑ２７が設けられる。そして、通常マットが選択のときには、信号ＭＳＢがロウレベルとなってスイッチＭＯＳＦＥＴＱ２０〜Ｑ２３をオン状態として、前記のように相補のローカル入出力線ＬＩＯＴ２とＬＩＯＢ２を、メイン入出力線ＭＩＯＴ０とＭＩＯＢ０に接続させる。端マットが選択のときには、信号ＭＳＥＢがロウレベルとなってスイッチＭＯＳＦＥＴＱ２４〜Ｑ２７をオン状態として、前記のように相補のローカル入出力線ＬＩＯＴ２とＬＩＯＢ２を、メイン入出力線ＭＩＯＴ１とＭＩＯＢ２に接続させる。
【００６９】
以上は、ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとの間にスイッチを設け、メイン入出力線ＭＩＯに複数のローカル入出力線ＬＩＯを割り当てて、選択されたもののみを上記メイン入出力線ＭＩＯに接続するという階層構造の入出力線に適用した場合について説明したが、上記ローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとを直結して構成した場合でも、上記のように一方の端マットに対応したローカル入出力線に関しては、前記同様な切り換えスイッチが設けられる。
【００７０】
図１２には、この発明に係るＤＲＡＭのＩＯ（入出力線）系回路の他の一実施例のブロック図が示されている。この実施例では、前記図６と同様にメモリマットは、端マットと２つの通常マットから構成される。そして、各メモリマットの間に挟まれて形成されたセンスアンプブロック（ＳＡ Ｂｌｏｃｋ） ０ないし５のそれぞれにローカル入出力線ＬＩＯ＜０＞〜ＬＩＯ＜５＞がそれぞれ設けられる。
【００７１】
これに対して、上記メモリマットの配列方向、言い換えるならば、ビット線の延長方向にメイン入出力線ＭＩＯ＜０＞ないしＭＩＯ＜３＞が設けられる。上記のようなメモリマット構成で、メモリマットを２組に分けて、それぞれの組から２ビットずつ全体で４ビットの単位でのデータを入出力するとき、一方の組におけるローカル入出力線ＬＩＯ＜１＞をメイン入出力線ＭＩＯ＜１＞に対応させ、ローカル入出力線ＬＩＯ＜２＞をメイン入出力線ＭＩＯ＜０＞に対応させ、他方の組におけるローカル入出力線ＬＩＯ＜３＞をメイン入出力線ＭＩＯ＜２＞に対応させ、ローカル入出力線ＬＩＯ＜４＞をメイン入出力線ＭＩＯ＜４＞に対応させる。
【００７２】
上記の場合、（ａ）のように通常マット０と３のワード線を選択した場合には、上記ローカル入出力線ＬＩＯ＜１＞がメイン入出力線ＭＩＯ＜１＞に対応させられ、上記ローカル入出力線ＬＩＯ＜４＞がメイン入出力線ＭＩＯ＜３＞に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線ＬＩＯ＜０＞はメイン入出力線ＭＩＯ＜０＞に対応させ、ローカル入出力線ＬＩＯ＜５＞はメイン入出力線ＭＩＯ＜２＞に対応させる必要がある。
【００７３】
これに対して、（ｂ）のように２つの端マットと中央マットのワード線を選択した場合には、上記ローカル入出力線ＬＩＯ＜２＞がメイン入出力線ＭＩＯ＜０＞に対応させられ、上記ローカル入出力線ＬＩＯ＜３＞がメイン入出力線ＭＩＯ＜２＞に対応させられているために、それぞれデータの衝突を避けるために他方のローカル入出力線ＬＩＯ＜０＞はメイン入出力線ＭＩＯ＜１＞に対応させ、ローカル入出力線ＬＩＯ＜５＞はメイン入出力線ＭＩＯ＜３＞に対応させる必要がある。
【００７４】
そこで、この実施例では上記のように一方の端マットと通常マットの間に設けられたセンスアンプブロック０と５に設けられるローカル入出力線ＬＩＯ＜０＞とＬＩＯ＜５＞については、メイン入出力線ＭＩＯ＜０＞とＭＩＯ＜１＞及びメイン入出力線ＭＩＯ＜２＞とＭＩＯ＜３＞との間にそれぞれ切り換えスイッチが設けられ、通常マットアクセス時と端マットアクセス時とで上記のような対応とすべく信号伝達経路の切り換えが行なわれる。
【００７５】
図１３には、この発明に係るＤＲＡＭにおける端マットのビット線構成の一実施例の概略構成図が示されている。図１３（ａ）は、単純一交点センスアンプ交互配置のアレイ構成図が示されている。端マットに関しては、センスアンプＳＡに接続されない無効ビット線がそのまま存在する。メモリマットＭＡＴｎに対応したセンスアンプＳＡの他端側にも上記同様な端マットが設けられるが、同図では省略されている。上記のような無効ビット線（ダミービット線）が存在するために、端マットに設けられる有効なメモリセルの数が通常マットの半分になるので、前記説明したように両側の端マットのワード線を同時に選択して、２つ合わせて通常マットと同様にメモリアクセスを行なうようにするものである。
【００７６】
図１３（ｂ）は、端マットのビット線を折り返しにするものである。つまり、無効ビット線の配線エリアを生かして、端マットのビット線を無効ビット線が存在した配線エリアを活用して折り返して配置するものである。このようなビット線の折り返しにより、端マットのビット線方向の長さが、通常マットのビット線方向の長さが半分に短くすることができるので端マットの面積低減を図ることができる。この面積低減分は、他方のメモリマットでも行なわれるので、結果として通常マット１個分の面積低減を図ることができる。
【００７７】
ワード線方向に複数（Ｎ個）のメモリマットが存在する場合には、全体で通常マットのＮ個分の面積を低減させることができる。ちなみに、図１の実施例のようなダイナミック型ＲＡＭにおいて，メモリアレイが全体で４個存在し、各メモリアレイにおいて４個分の通常マットに相当する面積が低減できるので、チップ全体では通常マットが１６個分に相当する面積低減を図ることができる。
【００７８】
図１４には、上記折り返し型の端マットの読み出し選択動作の波形図が示されている。前記のように端マットの面積低減のためにビット線を折り返し型としたときには、ワード線の選択動作によってビット線には２つのメモリセルからの読み出し電荷が伝えられる。つまり、（ａ）に示したように通常マットのビット線の読み出し信号量に比べて、（ｂ）に示したように端マットのビット線の読み出し信号量は２倍に大きくなる。
【００７９】
そこで、通常マットのビット線の微小信号を増幅するときにセンスアンプに設定れたオーバードライブ期間に比べて、端マットのビット線の読み出し信号を増幅するセンスアンプのオーバードライブ期間を短くする。あるいは、端マットのビット線の読み出し信号の増幅を行なうときには、センスアンプのオーバードライブを省略する。このようなタイミング調整によって、端マットも通常マットとほぼ同様に読み出し動作を行なうようにすることができる。
【００８０】
図１５には、上記センスアンプ制御回路の一実施例の回路図が示されている。端マットのワード線を選択したときには、比較的大きな距離をもって２つのセンスアンプ列が動作し、動作電圧を供給する配線においてセンスアンプの増幅動作に必要な電流の集中が減り、結果として効率のよい電流供給がなされて、言い換えるならば、動作電流の増加による電源供給線での電圧低下が小さくなるからその分センスアンプの増幅動作が速くなる。
【００８１】
その上に、前記のように端マットにおつてビット線を折り返しとして、１つのワード線の選択によって２つのメモリセルを選択したときには、前記のようにビット線に読み出される信号量も２倍に大きくなる。そこで、センスアンプのオーバードライブ期間を、端マットの選択時には小さくするために２つの起動信号が設けられる。信号ＲＳＡＥＴは、センスアンプ起動信号であり、端マットが非選択のときには信号ＭＳＷＥＢのハイレベルにより、２つの遅延回路（ディレイ）を通した遅延信号が伝達されてそれらの遅延時間に相当する間、オーバードライブパルスが発生されて、ＭＯＳＦＥＴＱ３０をオン状態にしてセンスアンプのＰチャンネル型ＭＯＳＦＥＴの共通ソース線ＳＤＰに電源電圧ＶＤＤのようなオーバーパルスを供給する。
【００８２】
これに対して、端マットが選択されたときには、信号ＭＳＥＢがロウレベルになって、１つの遅延回路の遅延出力を伝達するゲートを開くので、その遅延時間に相当する間オーバードライブパルスが発生し、上記ＭＯＳＦＥＴＱ３０をオン状態にするものである。これにより、端マットの選択時においてセンスアンプが過剰にオーバードライブされるのを防止することができる。上記オーバードライブに対応した遅延時間の経過の後に、ＭＯＳＦＥＴＱ３０はオフ状態に、ＭＯＳＦＥＴＱ３１がオン状態になってＶＤＬのような本来のセンスアンプの動作電圧を供給する。なお、Ｎチャンネル型ＭＯＳＦＥＴの共通ソース線ＳＤＮには、上記起動信号ＲＳＡＥＴのハイレベルにより、ＭＯＳＦＥＴＱ３２がオン状態にって回路の接地電位Ｖｓｓが伝えられる。
【００８３】
この実施例のＤＲＡＭにおいては、電源電圧ＶＤＤは、例えば３．３Ｖ又は２．５Ｖのような比較的高い電圧とされ、上記ＶＤＬはそれを降圧して例えば２．２Ｖ又は１．８Ｖのような低電圧とされる。センスアンプの増幅動作開始ときには、上記電圧ＶＤＬに対して高い電圧ＶＤＤのようなオーバードライブ電圧を用いることによって、相補ビット線ＢＬＴとＢＬＢのうち、メモリセルの記憶情報に対応してハイレベル側にされるべくビット線のＶＤＬへの立ち上がりを高速にするものである。端マットのように信号量が大きいときに、オーバードライブ期間が長いと、ビット線のハイレベルがＶＤＬを超えてしまうという不都合が生じるので、前記のようなタイミング調整が必要になるものである。
【００８４】
図１６には、上記折り返し型の端マットの一実施例の概略レイアウト図が示されている。図１６（ａ）は、センスアンプＳＡの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で折り返されるように構成される。つまり、ビット線とそれと隣接する無効ビット線を中間部で接続して折り返すようにし、残り半分を省略するものである。この実施例では、特に制限されないが、センスアンプのレイアウトの関係で、隣接する２本のビット線を有効とし、その両側に無効ビット線を配置し、かかる無効ビット線の部分を利用して上側のビット線は上側に折り返し部を構成し、下側のビット線は下側に折り返し部を構成するものである。以上のパターンの繰り返しにより、端マットが構成される。
【００８５】
上記折り返し部の接続は、特に制限されないが、図１７（ａ）の断面図に示すように、前記３の断面図ようにビット線は第１層目のメタル層Ｍ１とされ、上記折り返し部ではＭＯＳＦＥＴのゲート電極やワード線を構成する１層目のポリシリコン層ＦＧ及びかかるＦＧとＭ１を接続するＦＧコンタクトとを用いて接続される。微細加工技術の１つである位相シフト法を用いた場合には、隣接ビット線は異なる工程で形成されるから、上記ＦＧ及びＦＧコンタクトを利用して相互に接続する必要がある。
【００８６】
図１６（ｂ）は、センスアンプＳＡの一方の入出力ノードに一端が接続されたビット線が、その延長方向の中間部で１つ置きのビット線を用いて折り返されるように構成される。つまり、１つのセンスアンプに接続されるビット線は、センスアンプとの接続部で分岐して、１つ置きのビットとなるよう分岐して通常マットのビット線の半分の長さで延長される。上記センスアンプと隣接するセンスアンプに接続されるビット線は、その接続部から分岐することなく通常マットのビット線の半分の長さまで延長され、そこから折れ曲がり上記分岐したビット線の間のセンスアンプ側に向かって延長される。つまり、上記分岐ビット線と折り返しビット線とが交互になるように配置される。以上のパターンの繰り返しにより、端マットが構成される。
【００８７】
上記折り返し部の接続は、特に制限されないが、図１７（ｂ）の断面図に示すように、前記３の断面図ようにビット線は第１層目のメタル層Ｍ１により構成される。つまり、上記のような微細加工技術の１つである位相シフト法を用いた場合には、１つ置きでビット線が形成されるから、上記分岐ビット線と折り返しビット線とをそれぞれの工程で一体的に形成することができる。
【００８８】
図１８には、この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。この実施例では、端マットは折り返しビット線にされる。これにより、ワード線とビット線の交点には２つのメモリセルが並列に接続される。このような端マットは、特に制限されないが、通常マットにおいて発生した不良ワード線を救済するための冗長マットとされる。
【００８９】
上記のような端マットを冗長マットとした場合において、ワード線に接続されるメモリセルの数が半分になるので、前記同様に両端マットにおいてワード線の選択が行なわれる。このように端マットを冗長マットとして用い、かつ上記のようにワード線とビット線の交点に２つのメモリセルを配置するという構成は、単に端マットの専有面積を小さくすることに止まらず、救済効率を高くするという優れた効果も奏することができる。
【００９０】
上記のように２つのメモリセルをビット線に対して並列に接続した場合には、前記説明したように信号量を２倍に大きくすることができる。つまり、端マットにおいては、情報保持時間の短いことにより不良になるというメモリセルがほとんど無くすことがができるから、冗長マットに切り換えたときに冗長マットにおいて上記情報保持時間が短いというような不良が発生し、救済不良になる確率を大幅に小さくすることができる。
【００９１】
図１９には、この発明に係るＤＲＡＭにおける端マットのビット線構成の他の一実施例の概略構成図が示されている。この実施例では、端マットは折り返しビット線にされ、それは通常マットの参照用に用いるようにするものである。この場合、ワード線を回路の接地電位ＶＳＳ又はビット線のハーフプリチャージ電圧ＶＤＬ／２に固定するものである。このようなワード線の電位固定によって、読み出し時に端マットで発生するノイズを低減することができる。
【００９２】
図２０には、この発明が適用されるＤＲＡＭの一実施例の概略レイアウト図が示されている。この実施例では、前記図１と同様にメモリアレイは、全体として４個に分けられ、それぞれがメモリバンＢＡＮＫ０ないし３を構成する。１つのメモリバンクＢＡＮＫ１が代表として例示的に示されているように、ビット線方向（ＹＳ）に３３個のメモリマットと２個の端マットが設けられ、ワード線方向（ＭＷＬ）に４個のメモリマットが配置される。
【００９３】
半導体チップの長手方向の中央部分にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び昇圧回路や降圧回路を含む電源回路等が設けられる。これら中央部分に沿ってメインワードドライバＭＷＤが配置され、上記４つのメモリマットを貫通して各サブワードドライバに到達するよう配置されたメインワード線ＭＷＬを駆動する。半導体チップの短手方向にチップ端部には、カラムデコーダ領域ＹＤＣが設けられ、そこから上記３３個の通常マットと１つの端マットを貫通し、それらに対応したセンスアンプ列に到達するようなカラム選択線ＹＳを駆動する。
【００９４】
この実施例では、上記ビット線方向に配列された３３個の通常マットのうち中央に設けられた中央マットと、上記端マットとは冗長マットＭＡＴとして用いられる。つまり、前記図６又は図１２のようにメモリマットを中央部分で２組に分けて、それぞれの組の通常マットでは１本のワード線を選択する。いずれかの組において選択された通常マットにワード線不良があるときには、上記中央マットと端マットとの２つのワード線を選択して、上記ワード線不良の救済を行なうようにするものである。前記のように端マットのビット線を折り返して冗長セルを２個のメモリセルで構成する場合、上記中央マットにおいては２本のワード線を同時に選択するようにすればよい。
【００９５】
図２１には、上記図２０に示されたメモリバンクＢＡＮＫ１における端マットとそれに隣接する通常マットの拡大図が示されている。この実施例では、階層ワード線方式を採るものであり、メモリマットに設けられたワード線（サブワード線）は、メインワード線ＭＷＬとサブワード選択信号ＦＸとの組み合わせにより選択される。サブワード選択信号ＦＸは、後述するようにサブワードドライバＳＷＤの動作電圧であり、その電圧レベルがサブワード線の選択信号とされる。
【００９６】
ダイナミック型メモリセルでは、アドレス選択ＭＯＳＦＥＴを通して記憶キャパシタに情報電荷を供給するものである。ビット線のハイレベルを上記記憶キャパシタに伝えるためには、上記ＭＯＳＦＥＴのゲート電圧を上記ビット線のハイレベルに対して、かかるＭＯＳＦＥＴのしきい値電圧以上に高くする必要がある。上記アドレス選択ＭＯＳＦＥＴは、オフ状態でのリーク電流（サブスレッショルドリーク電流）を小さくするために、ゲート絶縁膜を厚く形成したり、基板に負のバックバイアス電圧を供給する等によって実効的なしきい値電圧が大きくされる。
【００９７】
したがって、上記サブワード線の選択レベルは、上記ビット線のハイレベル（ＶＤＬ又はＶＤＤ）に対してＭＯＳＦＥＴのしきい値電圧以上に高くされた昇圧電圧ＶＰＰにする必要があり、かかる昇圧電圧ＶＰＰに対応したサブワード線選択信号を各サブワードドライバＳＷＤに伝えるためのＦＸドライバを必要とする。通常マットのサブワードドライバＳＷＤに対応したＦＸドライバは、センスアンプ列ＳＡとサブワードドライバ列ＳＷＤとで交差する交差エリアに設けることができる。これに対して、オープンビット構成で、センスアンプの交互配置ではメモリバンク端がメモリセルで終わるために、交差エリアが存在せず上記ＦＸドライバを設けことができない。
【００９８】
前記端マットを単に参照用に使用する場合には、端マットにおいてワード線を前記のように固定レベルにすればよいのでサブワードドライバが不要となり、上記のような問題は生じない。これに対して、この実施例のように冗長マットとして活用する場合には、不良ワード線の救済を行なうときにはサブワードドライバを動作させることが必要となる。この実施例では、端マットにおいて冗長用ＳＷＤの一部をＦＸドライバ領域として用いる。つまり、端マットを冗長マットとして用いる場合、そこに形成される全てのワード線を生かす必要はないので、端部のワード線をダミーワード線とし、それに対応したサブワードドライバ領域を上記ＦＸドライバ領域として用いるようにするものである。
【００９９】
この実施例では、前記のように４本のサブワード線ＷＬ０〜ＷＬ３に対して１本のメインワード線ＭＷＬが設けられるものであり、上記４本の中の１本のサブワード線を選択するためにサブワード選択線ＦＸ０〜ＦＸ３、ＦＸ０Ｂ〜ＦＸ３Ｂが必要になるものである。この実施例では、１つのメモリマットに設けられたサブワード線をその両側に設けられたサブワードドライバ列ＳＷＤＡにより半分ずつを選択する。つまり、前記図２のようにメモリマットにおいて２本のワード線毎にサブワードドライバをメモリマットの両側に振り分け、センスアンプと同様に千鳥配置を行なうようにするものである。したがって、前記のように１つのメインワード線で４つのサブワード線を選択するようにした場合、上記４つのサブワード線の中の１つのサブワード線を選択するためのサブワード選択信号が、メモリマットの１つ置きにＦＸ０とＦＸ２、ＦＸ１とＦＸ３のように２組に分けられて設けられる。
【０１００】
図２２には、この発明に係るＦＸドライバとサブワードドライバの一実施例の回路図が示されている。サブワードドライバは、ＣＭＯＳインバータ回路とその出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴとから構成される。上記サブワードドライバ領域に設けられる２つのＣＭＯＳインバータ回路の入力端子には、メインワード線からの選択信号ＭＷＬＢが共通に供給される。このメインワード選択信号ＭＷＬＢは、同図の冗長マットの他端側に設けられるサブワードドライド領域に設けられる２つのＣＭＯＳインバータ回路の入力端子にも共通に供給されて４本分のサブワード線を選択する。
【０１０１】
上記２つのＣＭＯＳインバータ回路の電源端子、つまり、ＣＭＯＳインバータ回路を構成するＰチャンネル型ＭＯＳＦＥＴのソース端子には、上記ＦＸドライバで形成されたサブワード線選択信号ＦＸ０とＦＸ２とがそれぞれ供給される。これらのＦＸドライバは動作電圧が昇圧電圧ＶＰＰとされて、上記サブワード線選択信号ＦＸ０とＦＸ２の選択レベルを上記昇圧電圧ＶＰＰとするものである。上記ＦＸドライバの入力端子に供給される入力信号ＦＸ０ＢとＦＸ２Ｂは、上記サブワードドライバの出力と回路の接地電位との間に設けられたＮチャンネル型ＭＯＳＦＥＴのゲートに供給される。図示しない上記ＦＸドライバと隣接するＦＸドライバにおいては、サブワード線選択信号ＦＸ１とＦＸ３とを形成するものである。
【０１０２】
メインワード線の選択信号ＭＷＬＢがロウレベルのときには、ＣＭＯＳインバータ回路のＰチャンネル型ＭＯＳＦＥＴがオン状態に、Ｎチャンネル型ＭＯＳＦＥＴがオフ状態にされる。したがって、ＦＸドライバによりサブワード線選択信号ＦＸ０又はＦＸ２が選択レベルＶＰＰにされたサブワードドライバＳＷＤにおいて、サブワード線ＳＷＬ０又はＳＷＬ２がＶＰＰレベルにされる。このとき、非選択のものは、サブワード線選択信号ＦＸ０Ｂ又はＦＸ２Ｂがハイレベルとなり、上記スイッチＭＯＳＦＥＴをオン状態にしてサブワード線ＳＷＬ０又はＳＷＬ２を回路の接地電位に固定する。上記ＦＸドライバが設けられた領域に対応するサブワード線ＳＷＬは、特に制限されないが、ダミーワード線とされて、特に制限されないが、回路の接地電位のような非選択レベルとされる。
【０１０３】
図２３には、この発明に係るＦＸドライバとサブワードドライバの一実施例のレイアウト図が示されている。ＦＸドライバは、複数のサブワードドライバの動作電圧を形成するものであるので、大きな電流供給能力を持つようにするために、同図に例示的に示されているサブワードドライバを構成するＭＯＳＦＥＴに比べても大きなサイズのＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）とから構成される。上記のような大きなサイズのＭＯＳＦＥＴによりＦＸドライバを形成するために、端マットに形成される約３６本分のワード線がダミーワード線とされて、それに対応したサブワードドライバの領域が上記ＦＸドライバを形成するために用いられる。
【０１０４】
図２４には、この発明に係るダイナミック型ＲＡＭの他の一実施例の概略レイアウト図が示されている。この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けられる。半導体チップの長手方向に沿った上下に２個、左右に２個ずつのメモリアレイが分割されて設けられる。ここまでは、前記図１や図２０の実施例と同様である。
【０１０５】
この実施例では、上記チップの長手方向に沿ってワード線が配置され、チップの短手方向に沿ってビット線が配置される。つまり、前記図１や図２０の実施例とはビット線とワード線の方向が逆になっている。上述のように半導体チップの長手方向に沿った上下に２個と、左右に２個ずつに分けられて合計４個からなる各メモリアレイにおいて、長手方向に対した中間部に、特に制限されないが、Ｘ系プリデコーダ回路及び救済回路、Ｙ系プリデコーダ回路及び救済回路が配置される。上記メモリアレの上記中間部分に沿ってメインワードドライバ領域ＭＷＤが形成されて、それぞれのメモリアレイに対応して下、上方側に延長するように設けられたメインワード線をそれぞれが駆動するようにされる。
【０１０６】
上記メモリアレイにおいて、上記チップ中央部分とは反対側のチップ周辺側にＹデコーダＹＤＥＣが設けられる。上記メモリアレイは、前記のように複数のメモリマットに分割される。かかるメモリマットは、それを挟むように配置されたセンスアンプ領域、サブワードドライバ領域に囲まれて形成される。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は交差領域とされる。上記センスアンプ領域に設けられるセンスアンプは、前記１交点方式でかつ、千鳥配置とされる。
【０１０７】
Ｙ系の選択動作は、チップの中央部分に設けられたアドレスバッファを通して上記メモリアレイの中間部に設けられた救済回路、プリデコーダを介してチップの周辺側に配置されたＹデコーダＹＤＥＣに伝えられ、ここでＹ選択信号が形成される。上記Ｙ選択信号より１つのメモリマット列のビット線が選択されて、それと反対側のチップ中央部に設けられたメインアンプＭＡに伝えられ、増幅されてチップ中央部に設けられた出力回路を通して出力される。
【０１０８】
この構成は、一見すると信号がチップを引き回されて読み出し信号が出力されるまでの時間が長くなるように判断される。しかし、救済回路には、アドレス信号をそのまま入力する必要があるので、救済回路をチップ中央のいずれかに配置すると、不良アドレスであるか否かの判定結果をまってプリデコーダの出力時間が決定される。つまり、プリデコーダと救済回路とが離れていると、そこでの信号遅延が実際のＹ選択動作を遅らせる原因となる。
【０１０９】
メモリアレイでの読み出しのための信号伝達経路を見ると、Ｙデコーダがチップの中央部分に存在するレイアウト手法では、それと反対側のチップ周辺部のメモリマットの相補ビット線からの読み出しを行うときには、上記Ｙ選択信号が伝達されるのに上記メモリアレイを横断するのに要する時間と、上記チップ周辺部のメモリマットの相補ビット線からの読み出し信号が入出力線を通って上記Ｙ選択信号とは逆方向に同じくメモリアレイを横断してメインアンプに伝えられるに要する時間が加わることになる。
【０１１０】
つまり、ワーストケースでは上記メモリアレイを１往復するように信号の流れとなるために遅くなるが、本願発明では、メモリアレイを挟んでメインアンプＭＡとＹデコーダＹＤＥＣが両側に配置されるため、メモリマットの相補ビット線を選択するための信号伝達経路と、選択された相補ビット線から入出力線を通ってメインアンプＭＡの入力に至る信号伝達経路との和は、いずれの相補ビット線を選択しようともメモリアレイを横断するだけの信号伝達経路となって上記のように１往復するものの半分に短縮できるものである。
【０１１１】
上記のようなレイアウトにおいて、更に好都合なことはチップの中央寄りに前記のような端マットがチップ長手方向に並ぶことである。前記のような１交点方式で、センスアンプが千鳥配置した場合には、メモリアレイ端がメモリセルが終わることになる。つまり、従来のような２交点方式では、メモリアレイ端がセンスアンプが終わるために、Ｙ選択線が上記センスアンプの部分まで延長させる必要があるが、この実施例のような１交点方式のものでは、メモリセルで終わるために上記Ｙ選択線は通常マットと端マットの間に設けられるセンスアンプ列で終端せることができる。
【０１１２】
この構成では、端マットが形成される部分では、Ｙ選択線が存在しないことを意味する。この結果、図３の断面図において、第２層目のメタル配線層Ｍ２と第３層目のメタル配線層は、Ｙ選択線とメインワード線とに用いらるものであるが、上記端マット上においてＹ選択線として用いる第２層目又は第３層目の配線のいずれかが空き状態になる。そこで、端マット上の上記Ｙ選択線に対応した第２層目又は第３層目の配線を、中央部分に設けられた周辺回路用の信号配線として利用するものである。
【０１１３】
ダイナミック型ＲＡＭの多機能化に伴い、チップ中央部に設けられる主辺回路においては、メモリアレイのような規則的な回路構成ではなく、ランダム論理回路で構成されるものであり、信号線が複雑に形成される必要がある。つまり、ダイナミック型ＲＡＭにおいて、配線が最も混み合って、多数の信号線を必要とする領域である。したがって、上記端マット上を上記配線領域として用いることにより、チップ中央領域の配線本数を実質的に低減できる。ちなみに、前記のようなマット構成において、約１００本程度の信号線を形成することができ、周辺回路において、上記端マットの配列方向に延長される配線は最も多い所で２００本程度であるので、上記端マットを配線領域として用いることの意義は大きい。
【０１１４】
図２５には、この発明に係るダイナミック型ＲＡＭの一実施例の全体ブロック図が示されている。制御入力信号は、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及び出力イネーブル信号／ＯＥとされる。ここで、／はロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄからロウアドレスストローブ信号／ＲＡＳとカラムアドレスストローブ信号／ＣＡＳに同期して時系列的に入力される。
【０１１５】
アドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号とは、ラッチ回路にそれぞれ取り込まれる。ラッチ回路に取り込まれたＸアドレス信号は、前記のようなプリデコーダにより供給され、その出力信号がＸデコーダに供給されてワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイの相補ビット線には上記のような読み出し信号が現れ、センスアンプにより増幅動作が行われる。ラッチ回路に取り込まれたＹアドレス信号は、前記のようなプリデコーダに供給され、その出力信号がＹデコーダに供給されてビット線ＤＬの選択信号が形成される。Ｘ救済回路及びＹ救済回路は、不良アドレスの記憶動作と、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ及びＹデコーダに指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【０１１６】
センスアンプで増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプに伝えられる。このメインアンプは、特に制限されないが、書き込み回路も兼ねたアンプとされる。つまり、読み出し動作のときには、Ｙスイッチ回路を通して読み出された読み出し信号を増幅して、出力バッファを通して外部端子Ｉ／Ｏから出力させる。書き込み動作のときには、外部端子Ｉ／Ｏから入力された書き込み信号が入力バッファを介して取り込まれ、メインアンプを介して共通入出力線及び選択ビット線に伝えられ、選択ビット線では上記センスアンプの増幅動作により書き込み信号が伝えられてメモリセルのキャパシタにそれに対応した電荷が保持される。
【０１１７】
クロック発生回路（メインコントロール回路）は、上記信号／ＲＡＳと／ＣＡＳに対応して入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。内部電源発生回路は、電源端子から供給されたＶｃｃとＶｓｓのような動作電圧を受け、上記プレート電圧、Ｖｃｃ／２のようなプリチャージ電圧、内部昇圧電圧ＶＣＨ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのようり各種内部電圧を発生させる。リフレッシュカウンタは、リフモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【０１１８】
この実施例では、端マット制御回路が設けられる。つまり、端マットからもデータの読み出しや書き込みを行なうようにした場合、端マットを選択するときにはそれぞれに対応した２本のワード線を選択するようにするとともに、それに対応してメインアンプの切り換えや、前記のようなデータの衝突を避けるようにＩＯスイッチ回路の切り換えも合わせて行なうものである。端マットを冗長回路として用いる場合には、Ｘ救済回路からの信号によって端マットのワード線の選択が行なわれるために、端マット制御回路をそれに置き換えることができる。
【０１１９】
上記の実施例から得られる作用効果は、下記の通りである。
（１） 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、両方のメモリマットのワード線を同時に活性化することにより、センスアンプの動作マージンを確保しつつ、端マットの有効利用によってビット当たりの占有面積を小さくすることができるという効果が得られる。
【０１２０】
（２） 上記に加えて、上記端メモリマットのビット線を、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて形成し、そのビット延長方向の長さが通常メモリマットのビット線の延長方向の長さより短くすることによって端マットが占有面積を小さくすることができるという効果が得られる。
【０１２１】
（３） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分以上の距離で折り返すよう形成することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。
【０１２２】
（４） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときに第１と第２ビット線を一体的に形成することができるという効果が得られる。
【０１２３】
（５） 上記に加えて、上記端メモリマットのワード線を、１つのビット線に接続された２つのメモリセルのＭＯＳＦＥＴのゲートを接続することによって、端マットの占有面積を小さくしつつ、端マットからも記憶情報を読み出すようにしたときに信号量を大きくすることができるという効果が得られる。
【０１２４】
（６） 上記に加えて、上記センスアンプ列に沿って第１相補入出力線と、それにセンスアンプの動作電圧の中間電圧に対応したプリチャージ電圧を供給するプリチャージ回路とカラム選択スイッチＭＯＳＦＥＴとを設けることにより、メモリセルを選択するために必要な各素子を合理的に配置することができるという効果が得られる。
【０１２５】
（７） 上記に加えて、上記複数のメモリマットに対応して上記第２相補入出力線の１と２を共通に設け、一方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線は、上記第２相補入出力線の１に接続され、他方の端メモリマットに対応したセンスアンプ列に設けられた第１相補入出力線を通常メモリマットのビット線が選択されたときには上記第２相補入出力線の１に接続し、上記端メモリマットのビット線が選択されたときとには上記２相補入出力線の２に接続する切り換えスイッチが設けることにより、端マットに対してもデータの衝突を防止つつ、書き込みと読み出しデータの入出力を行なうことができるという効果が得られる。
【０１２６】
（８） 上記に加えて、上記ビット線の延長方向に配列されたメモリマットのうち、中央部に設けられた中央メモリマットを中心にしてワード線を実質的に２組に分割し、かかる中央メモリマットのうちの半分のビット線と上記端メモリマットのビット線とを組み合わせてメモリセルの選択動作を行なうことにより、より多数のメモリセルに対してデータの入出力を行なうことができるという効果がえられる。
【０１２７】
（９） 上記に加えて、上記端メモリマットのワード線が選択されたときは、センスアンプの増幅速度を遅くなるようにタイミング制御を行なうことにより、通常マットからの読み出し動作を合わせるようにすることができるという効果が得られる。
【０１２８】
（１０） 上記に加えて、上記ワード線をメインワード線と、かかるメインワード線の延長方向において複数に分割されてなるサブワード線との階層構成とし、上記分割されたサブワード線に対応してサブワードドライバを設け、上記サブワード線を上記メインワード線に対して複数を割り当て、上記サブワードドライバを、上記メインワード線の信号とサブワード選択線の信号とを受けて上記複数のうちの１つのサブワード線を選択することにより、メインワード線の数を減らすことができるという効果が得られる。
【０１２９】
（１１） 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用いることにより、その大きな信号量によって不良ワード線の救済効率を高くすることができるという効果が得られる。
【０１３０】
（１２）上記に加えて、上記端メモリマットに対応して設けられるロウ系選択回路におけるワード線選択の準備動作を、通常メモリマットに設けられるロウ系選択回路におけるワード線選択の準備動作と同じタイミングで行なうことにより、メモリアクセスの高速化を図ることができるという効果が得られる。
【０１３１】
（１３） 上記に加えて、上記端メモリマットに設けられるメモリセルを、不良メモリセルの救済に用いられる冗長用メモリセルとして用い、サブワード選択線の駆動回路を、サブワードドライバが形成される一部の領域に形成し、かかる駆動回路に対応した端メモリマットに設けられるビット線をダミーワード線とすることにより、端マットの選択回路の占有面積を小さくすることができるという効果が得られる。
【０１３２】
（１４） 複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個を上記ビット線方向に配置し、上記ビット線方向に配置されたメモリマット間の領域に設けられ、かかるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を設けてなり、上記両端部に設けられた端メモリマットについは、上記ＭＯＳＦＥＴをオフ状態に維持する固定電圧としてかかるビット線を参照電圧を形成するために用いるとともに、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて、その全体の長さ及び接続されるメモリセルの数が実質的に通常メモリマットのビット線と同じくなるようにすることにより、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。
【０１３３】
（１５） 上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分の距離で折り返すよう形成することによって、センスアンプの動作マージンの確保を図りつつ、占有面積を小さくすることができるという効果が得られる。
【０１３４】
（１６） 上記に加えて、上記端メモリマットのビット線を、上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成することにより、位相シフト法により配線を形成したときにも第１と第２ビット線を一体的に形成することができるという効果が得られる。
【０１３５】
（１７） 上記に加えて、ビット線方向及びワード線方向に複数組のメモリマットを設けられて１つのメモリアレイを構成し、上記メモリアレイの少なくもと２つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記２つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることより、上記２つのメモリアレイに挟まれたチップ中央部の配線の緩和を図ることができるという効果が得られる。
【０１３６】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ワード線は、前記のような階層ワード線方式の他にメタル層との２層構造等で構成するものであってもよい。ダイナミック型ＲＡＭの入出力インターフェイスは、ＤＤＲ ＳＤＲＡＭやＳＤＲＡＭ等種々のものに適合するようにするものであってもよいし、ダイナミック型ＲＡＭはデジタル集積回路に内蔵されるものであってもよい。この発明は、１交点方式でセンスアンプを千鳥構成とするダイナミック型ＲＡＭと半導体装置に広く利用することができる。
【符号の説明】
【０１３７】
１０…メモリチップ、１１…アレイ制御回路、１２…メインワードドライバ、１３…カラムデコーダ、１５…メモリマット（メモリマット）、１６…センスアンプ、１７…サブワードドライバ、１８…交差領域、ＳＡＡ…センスアンプ列、ＳＷＤＡ…サブワードドライバ列、ＭＡＴ１，ＭＡＴ２…メモリマット（メモリマット）、ＳＡ…センスアンプ、ＳＷＤ…サブワードドライバ、ＰＬ０，ＰＬ１…プレート電極、ＰＬＳＡ…配線、ＭＷＬ…メインワード線、ＷＬ…サブワード線、ＢＬ…ビット線、ＡＣＴ…活性領域、ＴＣ１，ＴＣ２…コンタクト部、ＳＮ…蓄積ノード、ＣＯＮＴ…コンタクト部、ＣＰ…容量絶縁膜、ＢＬＣＴ…コンタクト部、Ｍ１〜Ｍ３…金属配線層、ＦＸ０〜ＦＸ７Ｂ…サブワード選択線、Ｑ１〜Ｑ３２…ＭＯＳＦＥＴ、ＩＶ１ ，ＩＶ２…インバータ回路、ＦＸＤ…ＦＸドライバ。
【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個が上記ビット線方向に配置されてなり、
上記複数メモリセルの各々は、第１及び第２電極を有する容量と、上記複数のワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の１ビット線のうちの対応する１つに結合され、その他方が上記容量の上記第１電極に結合されたソース−ドレイン経路とを有すＭＯＳＦＥＴとかなり、
上記ビット線方向に配置されたメモリマット間の領域に設けられ、それを挟んで設けられるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を備え、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、上記ＭＯＳＦＥＴをオフ状態に維持する固定電圧としてかかるビット線を参照電圧を形成するために用いるとともに、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて、その全体の長さ及び接続されるメモリセルの数が実質的に通常メモリマットのビット線と同じくなるようにされてなることを特徴とするダイナミック型ＲＡＭ。
【請求項２】
請求項１において、
上記端メモリマットのビット線は、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分の距離で折り返すよう形成されてなることを特徴とするダイナミック型ＲＡＭ。
【請求項３】
請求項２において、
上記端メモリマットのビット線は、
上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、
上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成れてなることを特徴とするダイナミック型ＲＡＭ。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記複数のメモリマット及びセンスアンプ列とサブワードドライバは、ビット線方向及びワード線方向に複数組が設けられて１つのメモリアレイを構成し、
上記メモリアレイの少なくもと２つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記２つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることを特徴とするダイナミック型ＲＡＭ。
【請求項５】
第１方向に延びる複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、
上記第１方向に延びる複数の第２ビット線を含む第２メモリマットと、上記第１メモリマットと上記第２メモリマットとの間の領域に形成される複数の第１センスアンプとを含み、
上記複数の第１センスアンプの各々は、上記複数の第１ビット線のうちの対応する１つのビット線と上記複数の第２ビット線のうちの対応する２つのビット線に結合され、上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さよりも短いことを特徴とする半導体装置。
【請求項６】
請求項５において、
上記第１メモリマットは、上記第１方向に延びる複数の第３ビット線と、上記複数の第１ワード線と上記複数の第３ビット線に結合された複数の第２メモリセルとを更に含み、
上記半導体装置は、上記第１方向に延びる複数の第４ビット線と、複数の第２ワード線と、上記複数の第４ビット線と上記複数の第２ワード線に結合された複数の第３メモリセルとを含む第３メモリマットと、
上記第１メモリマットと上記第３メモリマットとの間の領域に形成される複数の第２センスアンプとを更に含み、
上記複数の第２センスアンプの各々は、上記複数の第３ビット線のうちの対応する１つのビット線と上記複数の第４ビット線のうちの対応する１つのビット線に結合され、
上記複数の第１ビット線と上記複数の第３ビット線は、上記第ｌ方向に垂直な方向において交互に配置されることを特徴とする半導体装置。
【請求項７】
請求項６において、
上記複数の第１メモリセルの各々は、一対の電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに詰合されその他方が上記第１容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第１トランジスタとを含み、
上記複数の第２メモリセルの各々は、一対の電極を有する第２容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第３ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第２トランジスタとを含み、
上記複数の第３メモリセルの各々は、一対の電極を有する第３容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第４ビット線のうちの対応する１つに結合されその他方が上記第３容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第３トランジスタとを含むことを特徴とする半導体装置。
【請求項８】
請求項５において、
上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さの半分であることを特徴とする半導体装置。
【請求項９】
第１方向に延びる複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルとを含む第１メモリマットと、
上記第１方向に延びる複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルとを含む第２メモリマットと、
上記第１メモリマットと上記第２メモリマットとの間の領域に形成される複数の第１センスアンプとを含み、上記複数の第１センスアンプの各々は、上記複数の第１ビット線のうちの対応する１つのビット線と上記複数の第２ビット線のうちの対応する２つのビット線に結合され、
上記複数の第１メモリセルの各々は、一対の電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記一対の電極のうちの一方に結合されたソース−ドレイン経路とを有する第１トランジスタとを含み、
上記複数の第２メモリセルの各々は、一対の電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記一対の電極のうちの一方に結合されたソース−ドレイン経路とを有する第２トランジスタとを含み、
上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さよりも短いことを特徴とする半導体装置。
【請求項１０】
請求項９において、
上記第１メモリマットは、上記第１方向に延びる複数の第３ビット線と、上記複数の第１ワード線と上記複数の第３ビット線に結合された複数の第３メモリセルを更に含み、
上記半導体装置は、上記第１方向に延びる複数の第４ビット線と、複数の第３ワード線と、上記複数の第４ビット線と上記複数の第３ワード線に結合された複数の第４メモリセルを含む第３メモリマットと、
上記第１メモリマットと上記第３メモリマットとの間の領域に形成される複数の第２センスアンプとを更に含み、
上記複数の第２センスアンプの各々は、上記複数の第３ビット線のうちの対応する１つのビット線と上記複数の第４ビット線のうちの対応する１つのビット線に結合され、
上記複数の第３メモリセルの各々は、一対の電極を有する第３容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第３ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第３トランジスタとを含み、
上記複数の第４メモリセルの各々は、一対の電極を有する第４容量と、上記複数の第３ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第４ビット線のうちの対応する１つに結合されその他方が上記第４容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第４トランジスタとを含み、
上記複数の第１ビット線と上記複数の第３ビット線は、上記第１方向に垂直な方向において交互に配置されることを特徴とする半導体装置。
【請求項１１】
請求項９において、
上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さの半分であることを特徴とする半導体装置。
【請求項１】
複数のビット線と、複数のワード線と、上記複数のビット線と上記複数のワード線に結合された複数のメモリセルを含むメモリマットの複数個が上記ビット線方向に配置されてなり、
上記複数メモリセルの各々は、第１及び第２電極を有する容量と、上記複数のワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の１ビット線のうちの対応する１つに結合され、その他方が上記容量の上記第１電極に結合されたソース−ドレイン経路とを有すＭＯＳＦＥＴとかなり、
上記ビット線方向に配置されたメモリマット間の領域に設けられ、それを挟んで設けられるメモリマットに設けられる半分のビット線に対して入出力ノードが接続されてなる複数のラッチ回路を含むセンスアンプ列を備え、上記ビット線方向における両端部を除く通常メモリマットについては、いずれか１つのメモリマットのワード線を活性化し、上記ビット線方向における両端部に設けられた端メモリマットについは、上記ＭＯＳＦＥＴをオフ状態に維持する固定電圧としてかかるビット線を参照電圧を形成するために用いるとともに、上記通常メモリマットのビット線におけるビット線ピッチの２本分を用いて、その全体の長さ及び接続されるメモリセルの数が実質的に通常メモリマットのビット線と同じくなるようにされてなることを特徴とするダイナミック型ＲＡＭ。
【請求項２】
請求項１において、
上記端メモリマットのビット線は、上記センスアンプ列のラッチ回路との接続部から通常メモリマットの半分の距離で折り返すよう形成されてなることを特徴とするダイナミック型ＲＡＭ。
【請求項３】
請求項２において、
上記端メモリマットのビット線は、
上記センスアンプ列のラッチ回路との接続部からビット線ピッチの２倍の間隔をもって分岐し、通常メモリマットのビット線の半分の長さで延長される２本からなる第１ビット線対と、
上記センスアンプ列のラッチ回路との接続部から通常のメモリマットのビット線の半分の長さまで直線的に延長し、そこから上記第１ビット線対に挟まれるように折り返されてなる第２ビット線との組み合わせで構成れてなることを特徴とするダイナミック型ＲＡＭ。
【請求項４】
請求項１ないし３のいずれかにおいて、
上記複数のメモリマット及びセンスアンプ列とサブワードドライバは、ビット線方向及びワード線方向に複数組が設けられて１つのメモリアレイを構成し、
上記メモリアレイの少なくもと２つが半導体チップに搭載されて、かかる半導体チップの端部に対応したメモリアレイにおける一方の端メモリマットに隣接して上記ビット線の選択信号を形成するカラム選択回路を設け、他方の端メモリマット上における上記ビット線の選択信号を伝える配線層と同じ配線層を、上記２つのメモリアレイに挟まれた半導体チップ中央部に設けられた周辺回路の配線層の一部として用いることを特徴とするダイナミック型ＲＡＭ。
【請求項５】
第１方向に延びる複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルを含む第１メモリマットと、
上記第１方向に延びる複数の第２ビット線を含む第２メモリマットと、上記第１メモリマットと上記第２メモリマットとの間の領域に形成される複数の第１センスアンプとを含み、
上記複数の第１センスアンプの各々は、上記複数の第１ビット線のうちの対応する１つのビット線と上記複数の第２ビット線のうちの対応する２つのビット線に結合され、上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さよりも短いことを特徴とする半導体装置。
【請求項６】
請求項５において、
上記第１メモリマットは、上記第１方向に延びる複数の第３ビット線と、上記複数の第１ワード線と上記複数の第３ビット線に結合された複数の第２メモリセルとを更に含み、
上記半導体装置は、上記第１方向に延びる複数の第４ビット線と、複数の第２ワード線と、上記複数の第４ビット線と上記複数の第２ワード線に結合された複数の第３メモリセルとを含む第３メモリマットと、
上記第１メモリマットと上記第３メモリマットとの間の領域に形成される複数の第２センスアンプとを更に含み、
上記複数の第２センスアンプの各々は、上記複数の第３ビット線のうちの対応する１つのビット線と上記複数の第４ビット線のうちの対応する１つのビット線に結合され、
上記複数の第１ビット線と上記複数の第３ビット線は、上記第ｌ方向に垂直な方向において交互に配置されることを特徴とする半導体装置。
【請求項７】
請求項６において、
上記複数の第１メモリセルの各々は、一対の電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに詰合されその他方が上記第１容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第１トランジスタとを含み、
上記複数の第２メモリセルの各々は、一対の電極を有する第２容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第３ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第２トランジスタとを含み、
上記複数の第３メモリセルの各々は、一対の電極を有する第３容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第４ビット線のうちの対応する１つに結合されその他方が上記第３容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第３トランジスタとを含むことを特徴とする半導体装置。
【請求項８】
請求項５において、
上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さの半分であることを特徴とする半導体装置。
【請求項９】
第１方向に延びる複数の第１ビット線と、複数の第１ワード線と、上記複数の第１ビット線と上記複数の第１ワード線に結合された複数の第１メモリセルとを含む第１メモリマットと、
上記第１方向に延びる複数の第２ビット線と、複数の第２ワード線と、上記複数の第２ビット線と上記複数の第２ワード線との交点に結合された複数の第２メモリセルとを含む第２メモリマットと、
上記第１メモリマットと上記第２メモリマットとの間の領域に形成される複数の第１センスアンプとを含み、上記複数の第１センスアンプの各々は、上記複数の第１ビット線のうちの対応する１つのビット線と上記複数の第２ビット線のうちの対応する２つのビット線に結合され、
上記複数の第１メモリセルの各々は、一対の電極を有する第１容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第１ビット線のうちの対応する１つに結合されその他方が上記第１容量の上記一対の電極のうちの一方に結合されたソース−ドレイン経路とを有する第１トランジスタとを含み、
上記複数の第２メモリセルの各々は、一対の電極を有する第２容量と、上記複数の第２ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第２ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記一対の電極のうちの一方に結合されたソース−ドレイン経路とを有する第２トランジスタとを含み、
上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さよりも短いことを特徴とする半導体装置。
【請求項１０】
請求項９において、
上記第１メモリマットは、上記第１方向に延びる複数の第３ビット線と、上記複数の第１ワード線と上記複数の第３ビット線に結合された複数の第３メモリセルを更に含み、
上記半導体装置は、上記第１方向に延びる複数の第４ビット線と、複数の第３ワード線と、上記複数の第４ビット線と上記複数の第３ワード線に結合された複数の第４メモリセルを含む第３メモリマットと、
上記第１メモリマットと上記第３メモリマットとの間の領域に形成される複数の第２センスアンプとを更に含み、
上記複数の第２センスアンプの各々は、上記複数の第３ビット線のうちの対応する１つのビット線と上記複数の第４ビット線のうちの対応する１つのビット線に結合され、
上記複数の第３メモリセルの各々は、一対の電極を有する第３容量と、上記複数の第１ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第３ビット線のうちの対応する１つに結合されその他方が上記第２容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第３トランジスタとを含み、
上記複数の第４メモリセルの各々は、一対の電極を有する第４容量と、上記複数の第３ワード線のうちの対応する１つに結合されたゲートと、その一方が上記複数の第４ビット線のうちの対応する１つに結合されその他方が上記第４容量の上記一対の電極の一方に結合されたソース−ドレイン経路とを有する第４トランジスタとを含み、
上記複数の第１ビット線と上記複数の第３ビット線は、上記第１方向に垂直な方向において交互に配置されることを特徴とする半導体装置。
【請求項１１】
請求項９において、
上記複数の第２ビット線の上記第１方向の長さは、上記複数の第１ビット線の上記第１方向の長さの半分であることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１０−２７２０１（Ｐ２０１０−２７２０１Ａ）
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願番号】特願２００９−２４８８００（Ｐ２００９−２４８８００）
【出願日】平成２１年１０月２９日（２００９．１０．２９）
【分割の表示】特願平１１−３１４２２５の分割
【原出願日】平成１１年１１月４日（１９９９．１１．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年２月４日（２０１０．２．４）
【国際特許分類】
【出願日】平成２１年１０月２９日（２００９．１０．２９）
【分割の表示】特願平１１−３１４２２５の分割
【原出願日】平成１１年１１月４日（１９９９．１１．４）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]