【課題】ロールコールテストに要する工数を削減できる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置にロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路とロールコール回路とを備える。ロールコール回路は、アドレス信号と不良アドレスとをビット単位で比較し、その比較結果を出力する。また、ロールコール回路は、マスク用テストモード信号が入力されると、アドレス信号の所望のビットに対応する比較結果をマスクして上記アドレス信号と不良アドレスとが一致していることを示す値を出力すると共に、マスクされていないビットに対するロールコールテストを可能にする。 （もっと読む）

【課題】簡易な構成で、不良カラムを置き換えたデータを生成可能なデータ生成装置を提供する。
【解決手段】第１記憶部５０と第２記憶部３６と入力部と出力部６５とを含む。第２記憶部は、所定数よりも多い数の記憶領域が直列に接続される。入力部は、ホスト装置から送られるデータを所定数ずつ第２記憶部へ入力する。シフト数決定部６６は、欠陥のあるデータ線の数に応じた値を示すシフト数を決定する。出力部は、セクタの識別情報に対応する欠陥情報に基づいて、先頭の記憶領域よりもシフト数だけ後の記憶領域から順番に、当該記憶領域に格納されたデータを、当該セクタ内の欠陥の無いデータ線へ供給するデータとして出力する一方、データとは別の所定情報を、当該セクタ内の欠陥のあるデータ線へ供給するデータとして出力することで、当該セクタに供給される書き込みデータを出力する。 （もっと読む）

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現する。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。 （もっと読む）

【課題】不良チップの救済効率を向上させ歩留まりを向上させる。
【解決手段】第１半導体チップのメモリセルアレイは、ノーマルセルアレイとスペアセルアレイとを備える。第１不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第１不良アドレスデータを出力する。第１比較回路は、アドレスデータと第１不良アドレスデータとを比較して第１の一致信号を出力する。第２不良アドレスデータ出力回路は、メモリセルアレイ中の不良メモリセルのアドレスを示す第２の不良アドレスデータを出力する。第２比較回路は、アドレスデータと第２の不良アドレスとを比較して第２の一致信号を出力する。 （もっと読む）

【課題】アドレス比較回路に入力される判定信号の期間であって、アドレス比較回路が誤判定を起さない期間、を評価工程において求めることができる半導体装置を提供する。
【解決手段】供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。 （もっと読む）

【課題】ヒューズセットを用いた冗長セル列の選択の簡易化を図る。
【解決手段】半導体記憶装置は、メモリセルブロック４０−１，・・・と、複数の冗長セル列４１−１１，・・・と、冗長判定信号をそれぞれ出力する複数のアドレス判定回路５０−１１，・・・と、前記冗長判定信号に基づき、アドレス信号をデコードして冗長セル列４１−１１，・・・及びメモリセルブロック内のメモリセル列を選択する複数のデコーダ６０−１１，・・・とを備えている。各アドレス判定回路は、不良メモリセルの位置を示す冗長位置情報を持つヒューズ５１ａ−１〜５１ａ−８と、メモリセルブロックを選択するためのブロック選択情報を持つヒューズ５１ａ−９と、を有するヒューズセット５１Ａを備え、前記冗長位置情報がアドレス信号と一致するか否かを判定し、この判定結果にブロック選択情報を付加した冗長判定信号を出力する。 （もっと読む）

【課題】 アドレス端子で受ける外部アドレスを用いて、リアルワード線を選択することなく、任意の冗長ワード線を選択する。
【解決手段】 半導体メモリは、複数のリアルワード線および複数の冗長ワード線を有するメモリブロックと、アドレス端子で受ける外部アドレスの一部である第１アドレスをデコードして第１デコード信号を出力し、テストモード中にデコード動作を禁止する第１デコーダと、通常動作モード中に、外部アドレスの別の一部である第２アドレスまたは不良の救済に使用する冗長ワード線を示す冗長アドレスをデコードし、テストモード中に第２アドレスをデコードし、第２デコード信号を出力する第２デコーダと、第１デコード信号および第２デコード信号に応じて、リアルワード線を選択する第１ドライバと、第２デコード信号に応じて、冗長ワード線を選択する第２ドライバとを有している。 （もっと読む）

【課題】不良選択線のアドレスを記憶するための回路に必要とされる占有面積を削減する。
【解決手段】一例として、それぞれが複数のメモリセルに接続された複数の第１及び第２の選択線と、複数の第１の選択線のうち欠陥である第１の選択線が置換可能であり、複数の第２の選択線のうち欠陥である第２の選択線が置換不可能な第１の冗長選択線と、欠陥である第１及び第２の選択線のいずれをも置換可能な第２の冗長選択線とを備える。これにより、欠陥である第１の選択線は第１及び第２の冗長選択線のいずれかに置換され、欠陥である第２の選択線は第１の冗長選択線に置換されることなく第２の冗長選択線に置換される。その結果、第１の冗長選択線を選択するアドレスビットの数は、第２の冗長選択線を選択するアドレスビットの数よりも少なくなり、対応する不良アドレスを記憶するＲＯＭの数も少なくなる。 （もっと読む）

【課題】不良メモリセルからのデータ読み出しを無効にし、救済メモリセルからのデータ読み出しを有効にする読み出し制御技術を改良した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のメモリバンクと、自己に対応するメモリバンク内のメモリセルからデータを読み出す複数のリードアンプと、複数のメモリバンク内の不良メモリセルの代わりの救済メモリセルと、データの入出力を行う入出力部と、不良メモリセルのアドレスを受け付けた場合にヒット信号を出力する判定部と、ヒット信号に応答して、不良メモリセルを有するメモリバンクに対応する特定リードアンプと入出力部とを非接続状態にし、特定リードアンプとは異なる所定リードアンプと入出力部とを接続状態にする接続制御部とを含み、所定リードアンプは、データ読出し時にヒット信号に応答して救済メモリセルからデータを読み出し入出力部に出力する。 （もっと読む）

【課題】内蔵メモリの不良救済のための冗長部としてロウアドレスにより指定されるメモリセル列と置き換えられるロウ冗長部と、内蔵メモリの診断を行う自己診断回路を有する半導体記憶装置において、連続したサイクルで発生するロウ置換判定処理の演算速度マージンを改善する。
【解決手段】置換判定単位の区切りを示すアドレス検知信号をロウアドレスの下位ビットに基づいて生成するアドレス切替検知回路と、アドレス検知信号が非アクティブの時にアクティブになるまで全体比較結果信号（自己診断回路による比較結果出力）を保持する不良情報保持回路とを備え、置換ロウアドレスの重複判定処理を置換判定単位内でアドレス検知信号がアクティブの期間でのみ行うようにする。それにより、連続したサイクルで発生する置換ロウアドレスの重複判定処理を置換判定単位の間隔に分散させることが可能になり、ロウ置換判定処理の演算速度マージンが改善される。 （もっと読む）

【課題】ソフトウェアによる２次リペア解析なしに、被試験メモリのリペア解析を実行する。
【解決手段】被試験メモリのリペア解析を実行するメモリリペア解析装置であって、行毎に不良セル数を記憶する行方向不良数記憶部と、列毎に不良セル数を記憶する列方向不良数記憶部と、行毎に当該行に含まれる不良セルが位置する列の不良セル数の合計を記憶する行方向重み記憶部と、列毎に当該列に含まれる不良セルが位置する行の不良セル数の合計を記憶する列方向重み記憶部と、不良セルを行スペア領域および列スペア領域のいずれにより置換するかを判断する判断部と、を備えるメモリリペア解析装置を提供する。 （もっと読む）

【課題】フェイルメモリを無くしてメモリ量を少なくする。
【解決手段】メモリ領域の不良を救済するための複数のリペア領域を備える被試験メモリを試験する試験装置であって、被試験メモリのメモリ領域における各部分を順次に試験する試験部と、被試験メモリの不良部分を複数のリペア領域の何れに置き換えて救済するかを表す救済解を記憶する救済解メモリと、試験中において、試験部により新たな不良部分が検出されたことに応じて、救済解メモリに記憶された救済解を、新たな不良部分を更に救済する救済解に更新する更新部と、を備える試験装置を提供する。 （もっと読む）

【課題】
実施形態は、信頼性を向上可能なメモリシステムを提供する。
【解決手段】
本実施形態のメモリシステムによれば、複数のワード線と、複数のビット線と、制御ゲートに前記ワード線が接続され、ドレイン端に前記ビット線が接続されたメモリセルと、複数の前記メモリセルを含むページ、複数の前記ページを含むブロックを有するメモリセルアレイと、前記ページごとに不良の前記ビットの個数が第１閾値以下である良ブロックに関するデータが保持された記憶領域とを備え、前記第１閾値は、不良ブロックか否かの判定に用いる第２閾値よりも小さいことを特徴とする。 （もっと読む）

【課題】繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置１００は、複数の不揮発性メモリーを有する正規メモリーセルアレイ１２０と、それぞれが正規メモリーセルアレイ１２０内の不良メモリーセルを救済するための複数の不揮発性メモリーセルを有する冗長メモリーセルアレイ１３２〜１３８と、冗長メモリーセルアレイ１３２〜１３８のうち少なくとも１つの冗長メモリーセルアレイを選択する冗長メモリーセルアレイ選択回路１４０とを含む。冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 （もっと読む）

【課題】高速アクセス時に初めて不良となるアドレスを救済する。
【解決手段】メモリセルアレイ１０１に含まれる不良メモリセルを置換するための冗長回路１０２，１０３と、不良メモリセルのアドレスを記憶する電気ヒューズ回路１４２と、メモリセルアレイ１０１から読み出されるテストデータの正誤判定を行うことによって判定信号を生成するデータ判定回路１０７ａと、第１の動作モードにおいては判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給し、第２の動作モードにおいては判定信号Ｐ／Ｆに関わらず外部から供給されるデータマスク信号ＤＭが活性化している場合に与えられたアドレス信号を電気ヒューズ回路１４２に供給する解析回路１４３と、を備える。本発明によれば、高速アクセス時に初めて不良となるアドレスについても正しく救済することが可能となる。 （もっと読む）

【課題】効率的に冗長置換を行う。
【解決手段】正規メモリセル（４１２）のアレイと冗長メモリセル（４２２）のアレイを含む。正規メモリセルの幾つかは欠陥アドレスを有している。正規センスアンプ（４１０）はアクセスされたアドレスで正規メモリセルを読み出し、一方、冗長センスアンプ（４２０）は冗長メモリセルを読み出す。１つ以上のＣＡＭからなる第１のアレイ（４３２）は、欠陥メモリセルの欠陥アドレスを記憶し、一方、１つ以上のＣＡＭからなる第２のアレイ（４３２）は、当該欠陥メモリセルの入出力指示子を記憶する。デコーディング回路（４６０）は、欠陥の有るメモリセルと欠陥の無いメモリセルの各々の入出力指示子をデコードする。マルチビットのマルチプレクサ段（４９０）は、正規メモリセル（４１２）のコンテンツを出力するか、又は、当該アドレスが欠陥アドレスである場合には冗長メモリセル（４２２）のコンテンツを出力する。コンテンツは、当該メモリセルの入出力指示子に対応する多重出力端に印加される。 （もっと読む）

【課題】不良メモリセルのアドレスを解析するのに必要なメモリの記憶容量を削減する。
【解決手段】メモリセルアレイ１０１に含まれる不良サブワード線及び不良ビット線をそれぞれ置換するためのロウ冗長回路１０２及びカラム冗長回路１０３と、不良サブワード線及び不良ビット線のアドレスをそれぞれ記憶する電気ヒューズ回路１４２ａ，１４２ｂと、第１の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの一方を選択し、第２の動作モードにおいては、判定信号Ｐ／Ｆが活性化している場合に与えられたアドレス信号に基づいて電気ヒューズ回路１４２ａ，１４２ｂの他方を選択するヒューズ選択回路１４６を備える。本発明によれば、冗長ワード線を用いた置換と冗長ビット線を用いた置換をフレキシブルに切り替えることができる。 （もっと読む）

【課題】 ＢｉＣＳメモリのような積層型のメモリセルを用いた場合においても、不良ブロックの最小単位を小さくすることができ、不良が発生した際の救済効率を向上させる。
【解決手段】 メモリセルアレイは、複数のメモリセルそれぞれに接続されたワード線を共通にもつＮＡＮＤストリングの集合を物理ブロックとして有する。ロウデコーダは、複数のワード線を駆動する。物理ブロックは、複数の第１論理ブロックに分割されており、ロウデコーダは、複数の第１論理ブロックそれぞれに対応して設けられ、対応する第１論理ブロック内に不良がある場合、不良を示すフラグを記憶する複数のラッチ部31a,31bと、ラッチ部31a,31bにフラグが登録されている場合、第１論理ブロックに属するワード線の駆動を阻止し、ラッチ部３１ａ，３１ｂにフラグが登録されていない場合、第１論理ブロックに属するワード線の駆動を許可する駆動回路34a,34b,35,36を具備している。 （もっと読む）

【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。 （もっと読む）