フォワード・フライバック電源回路
【課題】突入電流を防止し、フォワード及びフライバック電流を負荷へ供給する効率の良いトランス回路により供給電力を制御する。
【解決手段】電位１は負荷の一端に印加されるべく構成され、電位２は電流路の他端に印加されるべく構成され、負荷の他端の電位３は、これに順方向に存在する整流素子１を介して、一端が電流路の一端に電位３を印加すべく構成された一次巻線の他端と二次巻線の一端との接続間に印加されるべく構成され、一次巻線から相互誘導を受け二次巻線の他端に発生すべく電位４は、これに順方向に存在する整流素子２を介して負荷の一端に印加されるべく構成され、一次巻線の一端と負荷の一端との間に、整流素子３が、一次巻線の自己誘導により発生する電位に順方向に挿入され、二次巻線の他端と負荷の他端との間に、整流素子４が、一次巻線の自己誘導電圧に起因する相互誘導により二次巻線の他端に発生する電位に順方向に挿入。
【解決手段】電位１は負荷の一端に印加されるべく構成され、電位２は電流路の他端に印加されるべく構成され、負荷の他端の電位３は、これに順方向に存在する整流素子１を介して、一端が電流路の一端に電位３を印加すべく構成された一次巻線の他端と二次巻線の一端との接続間に印加されるべく構成され、一次巻線から相互誘導を受け二次巻線の他端に発生すべく電位４は、これに順方向に存在する整流素子２を介して負荷の一端に印加されるべく構成され、一次巻線の一端と負荷の一端との間に、整流素子３が、一次巻線の自己誘導により発生する電位に順方向に挿入され、二次巻線の他端と負荷の他端との間に、整流素子４が、一次巻線の自己誘導電圧に起因する相互誘導により二次巻線の他端に発生する電位に順方向に挿入。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷への突入電流を緩衝し、かつ、負荷への電流の立ち上がりを過緩慢にしないフォワード及びフライバック電流を負荷に供給する高効率電源回路技術に関する。
【背景技術】
【０００２】
従来から、直流電流を負荷に供給するとき、負荷によっては、これに突入電流が流れ、負荷及び／又は電源部が損傷を受ける事象が発生する場合がある。
【０００３】
また、一般にスイッチング電源では、トランスの一次巻線と二次巻線が密結合されているため、一次巻線にリアクタンスが発生せず、スイッチング素子が導通した瞬間、これに突入電流が流れ、スイッチング素子が破壊される事象が発生する場合がある。
【０００４】
さらに、スイッチング素子を非導通とした瞬間、一次巻線の自己誘導の高電圧（スパイク電圧）により、スイッチング素子が破壊される事象が発生する場合がある。
したがって、これらの対策を通常施している。
【０００５】
特許文献１は、突入電流防止回路として、第１の実施の形態の説明図の演算増幅器ＯＡ１と制御回路ＣＮＴ１により、スイッチングトランジスタＱ１のオン期間の短縮制御をしている。すなわち、過電流検出部ＯＣ１の出力電位によりＣＮＴ１がＱ１のオン期間を制御している。
【０００６】
特許文献１では、抵抗Ｒ１に流れる過電流の電圧降下を演算増幅器に入力し、これと基準電圧Ｖｒ１とを比較し、演算増幅器ＯＡ１の出力電位を制御回路ＣＮＴ１に印加し、ＣＮＴ１の出力信号によりスイッチングトランジスタＱ１の導通期間を制御するので、制御応答速度が必然的に遅くなる。
さらに、一次巻線ｎ１に流れる電流方向は一定であるから、磁気回路が直流磁化し磁気飽和し易くＢ−Ｈ曲線の範囲（Ｂの上下間）が狭くトランスの効率が悪化する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１３６１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上の現状に鑑み本発明は、演算増幅器を使用せず、かつ、演算増幅器を多段接続せず突入電流防止の応答速度の遅延が無い。
【０００９】
さらに、本発明では、一次巻線の電流を断続するスイッチング素子の導通／非導通により、トランスの一次巻線及び二次巻線の電流方向が交互に変換するので、トランスの磁気回路に磁気飽和が発生しない。
さらにまた、フォワード及びフライバック電流の双方が負荷に供給され、高効率に優れている。
【課題を解決するための手段】
【００１０】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係るフォワード・フライバック電源回路は、
制御端と電流路の一端及び他端を有する半導体素子と、
一次巻線及び該一次巻線に疎結合された二次巻線を有するトランスと、
整流素子１、整流素子２、整流素子３、整流素子４と、を備え、
外部から供される一方の極性の電位１は、外部の負荷の一端に印加されるべく構成され、
前記外部から供される他方の極性の電位２は、前記電流路の他端に印加されるべく構成され、
前記外部の負荷の他端の電位３は、該電位３に順方向に存在する前記整流素子１を介して、一端が前記電流路の一端に該電位３を印加すべく構成された前記一次巻線の他端と前記二次巻線の一端との接続間に印加されるべく構成され、
前記一次巻線から相互誘導を受け前記二次巻線の他端に発生すべく電位４は、該電位４に順方向に存在する前記整流素子２を介して前記外部の負荷の一端に印加されるべく構成され、
前記一次巻線の一端と前記外部の負荷の一端との間に、前記整流素子３が、該一次巻線の自己誘導により発生する電位に順方向に挿入され、
前記二次巻線の他端と前記外部の負荷の他端との間に、前記整流素子４が、前記一次巻線の自己誘導電圧に起因する相互誘導により該二次巻線の他端に発生する電位に順方向に挿入されていることを特徴とする。
（２）請求項１に係るフォワード・フライバック電源回路は、請求項１において、
前記電位１と前記電位２間に電位差があり、
前記制御端に前記電流路を導通させる電位が印加されたとき、前記電位差により、前記整流素子１及び前記一次巻線を介して前記外部の負荷に電流が流れるとともに、該一次巻線からの相互誘導に起因して前記二次巻線の他端に発生する電位４により、前記整流素子２を介して、該外部の負荷に電流が流れ、
前記制御端に前記電流路を非導通とさせる電位が印加されたとき、前記一次巻線に発生する自己誘導電圧と該自己誘導電圧に起因する相互誘導により前記二次巻線の他端に発生する電位により、前記整流素子３及び前記整流素子４を介して前記外部の負荷に電流が流れることを特徴とする。
【発明の効果】
【００１１】
トランスの一次巻線により突入電流を防止し、半導体素子の制御端に半導体素子の電流路を導通させる電位が印加されたとき、一次巻線を介して（突入電流防止）負荷に電流が流れる（フォワード動作）とともに、一次巻線からの相互誘導に起因して二次巻線に発生する電圧により、負荷に電流が流れ（フォワード動作）、
制御端に前記電流路を非導通とさせる電位が印加されたとき、一次巻線の自己誘導電圧（フライバック動作）と、この電圧に起因する相互誘導により二次巻線に発生する電圧の加算電圧により、負荷に電流が流れる（フライバックに起因する）ため、（１）突入電流を防止し、かつ、（２）トランスのフォワード電流、（３）トランスのフライバック電流を負荷に供給できる効率の良い電源回路を実現した。
【図面の簡単な説明】
【００１２】
【図１】は、本発明によるフォワード・フライバック電源回路の実施の形態を示す回路図である。
【発明を実施するための形態】
【００１３】
（１）フォワード・フライバック電源回路の実施の形態
（１−１）回路構成
図１は、本発明による実施の形態であるフォワード・フライバック電源回路の回路構成図である。
【００１４】
以下、図１を参照して、フォワード・フライバック電源回路の実施の形態である回路構成を説明する。
【００１５】
本発明の回路は、以下の素子から構成される。
破線で囲まれた符号ＴＦのトランスＴＦ、トランスＴＦに備わる符号Ｌ１の一次巻線Ｌ１、トランスＴＦに備わる符号Ｌ２の二次巻線Ｌ２、トランスＴＦに備わる符号ＭＣの磁気回路ＭＣ、「符号Ｄ（ドレイン）、符号Ｓ（ソース）、符号Ｇ（ゲート）」を備える符号Ｑ１の半導体素子Ｑ１（ＮチャネルＦＥＴ）、符号Ｄ１〜Ｄ４の整流素子Ｄ１〜Ｄ４から構成される。
これらの名称は、特許請求の範囲では、単に、トランス、一次巻線、二次巻線、半導体素子、半導体素子においては、ゲートは制御端、ドレインは電流路の一端、ソースは他端、整流素子は、整流素子１、整流素子２、整流素子３、整流素子４と称される。
【００１６】
符号Ｔ１〜Ｔ４、Ｔｇ、符号Ｓ、Ｔ、Ｕは、発明の要素ではないが、発明の説明に寄与する端子Ｔ１〜端子Ｔ４、端子Ｔｇ、接続部Ｓ、接続部Ｔ、接続部Ｕである。
【００１７】
トランスＴＦの磁気回路ＭＣは、一次巻線Ｌ１と二次巻線Ｌ２を疎結合とする構造である。相互インダクタンスが一般のトランスよりも小さい。
たとえば、磁気回路ＭＣがＥＩ型の磁気回路であれば、対向する一対のヨークと、両ヨークを連結する磁気回路の左脚、右脚又は中間脚の一部にエアギャップを設けることで実現可能である。
また、その他の例として磁気回路の左右脚中間脚の全部にギャップを設ける場合、左右脚のギャップは磁束の通過を抑制（磁束を通過させるが、通過を妨げる要素）する材質を設け、中央脚はエアギャップとすることも有り得る。
【００１８】
以下、図１に示すフォワード・フライバック電源回路の接続関係を説明をする。
【００１９】
端子Ｔ１には、整流素子Ｄ３のカソード、整流素子Ｄ２のカソード及び端子Ｔ３が接続され、端子Ｔ１には直流の一方の極性（正極）の電位が印加される。
【００２０】
端子Ｔ２には、半導体素子Ｑ１（ＦＥＴＱ１）のソースＳが接続され、端子Ｔ２には直流の他方の極性（負極：これを基準電位とすると“０”電位）の電位が印加される。
【００２１】
半導体素子Ｑ１のドレインＤには、トランスＴＦの一次巻線の一端（黒丸印で表示）及び整流素子Ｄ３のアノードが接続（接続部Ｓ）され、半導体素子Ｑ１のゲートＧは端子Ｔｇに接続されている。
【００２２】
端子Ｔ３には整流素子Ｄ２のカソード、端子Ｔ４には整流素子Ｄ１のアノード及び整流素子Ｄ４のアノードが接続され、整流素子Ｄ２のアノード、整流素子Ｄ４のカソード及びトランスＴＦの二次巻線Ｌ２の他端（黒丸印無し）が接続（接続部Ｕ）されている。
【００２３】
端子Ｔ３、端子Ｔ４は、外部の負荷に電力を供給する端子で、端子Ｔ３は正極電位、端子Ｔ４は負極電位を発生する。
【００２４】
トランスＴＦの一次巻線Ｌ１の他端（黒丸印無し）、トランスＴＦの二次巻線Ｌ２の一端（黒丸印で表示）及び整流素子Ｄ１のカソードが接続（接続部Ｔ）されている。
【００２５】
上記の構成で、端子Ｔ１に外部の電源の一方の極性（正極）電位、端子Ｔ２に外部の電源の他方の極性（負極）電位を印加し、端子Ｔｇに正極電位ＰＷＭ（Pulse
Width Modulation）パルス信号を入力すると、端子Ｔ３、端子Ｔ４間に接続した負荷の電流量を制御できる。
【００２６】
端子Ｔ３、端子Ｔ４間に必要に応じて平滑コンデンサを接続しても良い。
【００２７】
整流素子Ｄ１〜整流素子Ｄ４のいずれか又は全部は、シリコン接合型ダイオードで良いが、ＦＥＴを電流路としたＦＥＴの導通／非導通を制御する制御回路付きの整流回路を使用しても良い。
【００２８】
ＦＥＴは、Ｎチャネル型が良いが、Ｐチャネル型でも良い。Ｐチャネル型の場合、各部の電位極性は反転し、整流素子の順方向も反転する。Ｐチャネル型ＦＥＴは、ソースからドレインに流れる電流を制御する。Ｐチャネル型ＦＥＴのソースＳ、ドレインＤの位置は、Ｎチャネル型ＦＥＴと同様であり、入れ替えない。すなわち、ソースが正極電位の電流遮断／導通機能を有する。
【００２９】
（１）フォワード・フライバック電源回路の実施の形態
（１−２）回路動作
図１を参照し、本発明によるフォワード・フライバック電源回路の実施の形態である回路動作を説明する。
【００３０】
端子Ｔ１に正極電位を印加し、端子Ｔ２に負極電位（基準電位である“０”電位）を印加する。
【００３１】
端子Ｔｇ（半導体素子Ｑ１のゲートＧと同電位）に負極電位、“０”電位又は半導体素子Ｑ１が導通状態とならない正極低電位を印加しているとき、図１の回路は動作せず、端子Ｔ３、端子Ｔ４間に電圧が出力されない。
【００３２】
基準電位に対し、端子Ｔｇに正極電位（半導体素子Ｑ１が導通するに必要十分な電位）を印加すると、端子Ｔ３（端子Ｔ１と同電位）、端子Ｔ４間に電位差が発生する。
【００３３】
すなわち、端子Ｔｇに正極電位が印加されることで、半導体素子Ｑ１が導通し、図１に以下の電流路が構成される。
端子Ｔ１→端子Ｔ３→外部の負荷→端子Ｔ４→整流素子Ｄ１→接続部Ｔ→一次巻線Ｌ１→接続部Ｓ→半導体素子Ｑ１のドレインＤ→半導体素子Ｑ１のソースＳ→端子Ｔ２。
【００３４】
さらに、一次巻線Ｌ１と二次巻線Ｌ２の相互誘導により、二次巻線Ｌ２の他端（黒丸印無し）に正極電位が誘起され以下の電流路が構成される。
【００３５】
二次巻線Ｌ２の他端→接続部Ｕ→整流素子Ｄ２→端子Ｔ３→外部の負荷→端子Ｔ４→整流素子Ｄ１→接続部Ｔ→二次巻線Ｌ２の一端（黒丸印で表示）。
【００３６】
上記で説明したとおり一次巻線Ｌ１と二次巻線Ｌ２は疎結合されている。
ギャップの設け方は、上記で説明したとおりであるが、たとえば、ＥＩ型磁気コアでは、通常、第１端部（左端）、中間（中央の場合が多い）、第２端部（右端）の磁気回路のいずれかにエアギャップが施されているものが多い。
【００３７】
一次巻線Ｌ１と二次巻線Ｌ２が疎結合されているため、半導体素子Ｑ１が導通（トランスＴＦにおいてフォワード動作）した瞬間、一次巻線Ｌ１が突入電流を緩衝し、かつ、過緩慢（一次巻線Ｌ１に流れる電流の立ち上がりが緩慢になり過ぎない。すなわち、電流の立ち上がりが過剰に緩慢にならない。）を回避する。
【００３８】
一般的なトランスでは、一次巻線Ｌ１と二次巻線Ｌ２が密結合されているため、二次巻線Ｌ２に負荷が接続されている場合、負荷においても突入電流が流れ、一次巻線Ｌ１にリアクタンスが発生せず又は極めて小さく、一次巻線Ｌ１は単なる導線と同様な作用となり、上記で説明した電流路に突入電流が発生し、負荷及び／又は電源部を損傷したり半導体素子Ｑ１を焼損したりする場合がある。
【００３９】
半導体素子Ｑ１のゲート電位により、半導体素子Ｑ１が導通状態であり、一次巻線Ｌ１に電流が流れているとき、端子Ｔｇに負極電位、“０”電位又は半導体素子Ｑ１が導通状態とならない正極低電位を印加し、半導体素子Ｑ１のゲート電位により半導体素子Ｑ１を非導通に遷移させたとき、一次巻線Ｌ１は自己誘導により、一次巻線の一端（黒丸印で示す。）に正極電位が誘起され以下の電流路が構成される。
【００４０】
一次巻線Ｌ１の一端→接続部Ｓ→整流素子Ｄ３→端子Ｔ３→外部の負荷→端子Ｔ４→整流素子Ｄ４→接続部Ｕ→二次巻線Ｌ２の他端（黒丸印なし）→二次巻線Ｌ２の一端→一次巻線Ｌ１の他端（黒丸印なし）。
【００４１】
本発明の実施の形態である図１においては、通常のスイッチング電源が構成する一次巻線とスイッチング素子の直列接続回路に直接直流電源が接続されているというものではないため本発明の構成要素の一部である一次巻線Ｌ１には、フライバックによるスパイク電圧（自己誘導電圧の内、特に高圧であるもの）が発生しない。
すなわち、本発明では、図１と明細書の説明により、一次巻線Ｌ１と負荷が直列接続（端子Ｔ３、端子Ｔ４間）されているため。
【００４２】
なお、半導体素子Ｑ１の非導通に起因するフライバック動作で、一次巻線Ｌ１の自己誘導により発生する一次巻線Ｌ１の電圧は、相互誘導により二次巻線Ｌ２に一次巻線Ｌ１と同一極性（両巻線の黒丸印の巻線の端部が同一極性）で電圧が発生するので、一次巻線Ｌ１と二次巻線Ｌ２は直列接続により両巻線の電圧は加算され、外部の負荷に印加される。
【００４３】
トランスＴＦの一次巻線Ｌ１、二次巻線Ｌ２発生する電位は、半導体素子Ｑ１が導通（フォワード動作）のとき、一次巻線Ｌ１の一端及び二次巻線Ｌ２の一端が負極性であり、半導体素子Ｑ１が非導通の瞬間（フライバック動作）は、一次巻線Ｌ１の一端及び二次巻線Ｌ２の一端が正極性である。
【００４４】
端子Ｔｇには、ＰＷＭパルスが印加されるので、半導体素子Ｑ１の導通／非導通の周期は、ＰＷＭパルスの周波数によって制御され、ＰＷＭパルスのディユーティ比が平均５０％であれば、トランスＴＦの磁気回路ＭＣは、図１の回路が動作中において固定的直流磁化されない。
【００４５】
したがって、磁気回路ＭＣのＢ−Ｈ曲線のＢ（磁束密度、単位Ｔ：テスラ）の変動幅（磁気飽和しない領域）が大きくとれ、効率の良いトランスの使用回路が実現できる。なお、Ｈは磁場（Ａ／ｍ）である。
【００４６】
半導体素子Ｑ１は、ゲートＧにＰＷＭパルス信号が印加されるため、半導体素子Ｑ１の電流路を流れる電流量を制御できる。すなわち、負荷への供給電力を調節できる。
【００４７】
本発明は、突入電流防止作用が働くので、負荷が半導体発光素子（ＬＥＤ（発光ダイオード））の場合、ＬＥＤを突入電流から保護し、かつ、ＰＷＭにより制御された負荷電流により、ＬＥＤの発光量を調節（調光）できる。
本発明では、ＰＷＭの周波数を高くすることで、ＬＥＤ発光のチラ付きが無い。
【００４８】
トランスＴＦに替えて、単一巻線であるチョークコイルと負荷を端子Ｔ１と半導体素子Ｑ１のドレインＤ間に接続し、整流素子Ｄ１〜Ｄ４を取り除いた負荷への突入電流防止回路も考えられる。
【００４９】
そのような場合、チョークコイルの磁気回路が直流磁化し磁気飽和状態にならない限り、チョークコイルにリアクタンスは発生し、突入電流を防止するが、リアクタンスが大きいため負荷に供給する電流の立ち上がりが悪くなる。
すなわち、ＰＷＭ信号に対する負荷電流への周波数応答性が悪くなる。
【００５０】
このため、チョークコイルによる突入電流防止回路使用したＰＷＭ制御でＬＥＤを駆動すると発光にチラ付きが発生する。
【符号の説明】
【００５１】
Ｑ１ 半導体素子
ＴＦ トランス
Ｌ１ 一次巻線
Ｌ２ 二次巻線
ＭＣ 磁気回路
Ｄ１〜Ｄ４ 整流素子
Ｔ１〜Ｔ４、Ｔｇ 端子
【技術分野】
【０００１】
本発明は、負荷への突入電流を緩衝し、かつ、負荷への電流の立ち上がりを過緩慢にしないフォワード及びフライバック電流を負荷に供給する高効率電源回路技術に関する。
【背景技術】
【０００２】
従来から、直流電流を負荷に供給するとき、負荷によっては、これに突入電流が流れ、負荷及び／又は電源部が損傷を受ける事象が発生する場合がある。
【０００３】
また、一般にスイッチング電源では、トランスの一次巻線と二次巻線が密結合されているため、一次巻線にリアクタンスが発生せず、スイッチング素子が導通した瞬間、これに突入電流が流れ、スイッチング素子が破壊される事象が発生する場合がある。
【０００４】
さらに、スイッチング素子を非導通とした瞬間、一次巻線の自己誘導の高電圧（スパイク電圧）により、スイッチング素子が破壊される事象が発生する場合がある。
したがって、これらの対策を通常施している。
【０００５】
特許文献１は、突入電流防止回路として、第１の実施の形態の説明図の演算増幅器ＯＡ１と制御回路ＣＮＴ１により、スイッチングトランジスタＱ１のオン期間の短縮制御をしている。すなわち、過電流検出部ＯＣ１の出力電位によりＣＮＴ１がＱ１のオン期間を制御している。
【０００６】
特許文献１では、抵抗Ｒ１に流れる過電流の電圧降下を演算増幅器に入力し、これと基準電圧Ｖｒ１とを比較し、演算増幅器ＯＡ１の出力電位を制御回路ＣＮＴ１に印加し、ＣＮＴ１の出力信号によりスイッチングトランジスタＱ１の導通期間を制御するので、制御応答速度が必然的に遅くなる。
さらに、一次巻線ｎ１に流れる電流方向は一定であるから、磁気回路が直流磁化し磁気飽和し易くＢ−Ｈ曲線の範囲（Ｂの上下間）が狭くトランスの効率が悪化する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−１３６１１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上の現状に鑑み本発明は、演算増幅器を使用せず、かつ、演算増幅器を多段接続せず突入電流防止の応答速度の遅延が無い。
【０００９】
さらに、本発明では、一次巻線の電流を断続するスイッチング素子の導通／非導通により、トランスの一次巻線及び二次巻線の電流方向が交互に変換するので、トランスの磁気回路に磁気飽和が発生しない。
さらにまた、フォワード及びフライバック電流の双方が負荷に供給され、高効率に優れている。
【課題を解決するための手段】
【００１０】
上記の目的を実現するべく本発明は以下の構成とする。
（１）請求項１に係るフォワード・フライバック電源回路は、
制御端と電流路の一端及び他端を有する半導体素子と、
一次巻線及び該一次巻線に疎結合された二次巻線を有するトランスと、
整流素子１、整流素子２、整流素子３、整流素子４と、を備え、
外部から供される一方の極性の電位１は、外部の負荷の一端に印加されるべく構成され、
前記外部から供される他方の極性の電位２は、前記電流路の他端に印加されるべく構成され、
前記外部の負荷の他端の電位３は、該電位３に順方向に存在する前記整流素子１を介して、一端が前記電流路の一端に該電位３を印加すべく構成された前記一次巻線の他端と前記二次巻線の一端との接続間に印加されるべく構成され、
前記一次巻線から相互誘導を受け前記二次巻線の他端に発生すべく電位４は、該電位４に順方向に存在する前記整流素子２を介して前記外部の負荷の一端に印加されるべく構成され、
前記一次巻線の一端と前記外部の負荷の一端との間に、前記整流素子３が、該一次巻線の自己誘導により発生する電位に順方向に挿入され、
前記二次巻線の他端と前記外部の負荷の他端との間に、前記整流素子４が、前記一次巻線の自己誘導電圧に起因する相互誘導により該二次巻線の他端に発生する電位に順方向に挿入されていることを特徴とする。
（２）請求項１に係るフォワード・フライバック電源回路は、請求項１において、
前記電位１と前記電位２間に電位差があり、
前記制御端に前記電流路を導通させる電位が印加されたとき、前記電位差により、前記整流素子１及び前記一次巻線を介して前記外部の負荷に電流が流れるとともに、該一次巻線からの相互誘導に起因して前記二次巻線の他端に発生する電位４により、前記整流素子２を介して、該外部の負荷に電流が流れ、
前記制御端に前記電流路を非導通とさせる電位が印加されたとき、前記一次巻線に発生する自己誘導電圧と該自己誘導電圧に起因する相互誘導により前記二次巻線の他端に発生する電位により、前記整流素子３及び前記整流素子４を介して前記外部の負荷に電流が流れることを特徴とする。
【発明の効果】
【００１１】
トランスの一次巻線により突入電流を防止し、半導体素子の制御端に半導体素子の電流路を導通させる電位が印加されたとき、一次巻線を介して（突入電流防止）負荷に電流が流れる（フォワード動作）とともに、一次巻線からの相互誘導に起因して二次巻線に発生する電圧により、負荷に電流が流れ（フォワード動作）、
制御端に前記電流路を非導通とさせる電位が印加されたとき、一次巻線の自己誘導電圧（フライバック動作）と、この電圧に起因する相互誘導により二次巻線に発生する電圧の加算電圧により、負荷に電流が流れる（フライバックに起因する）ため、（１）突入電流を防止し、かつ、（２）トランスのフォワード電流、（３）トランスのフライバック電流を負荷に供給できる効率の良い電源回路を実現した。
【図面の簡単な説明】
【００１２】
【図１】は、本発明によるフォワード・フライバック電源回路の実施の形態を示す回路図である。
【発明を実施するための形態】
【００１３】
（１）フォワード・フライバック電源回路の実施の形態
（１−１）回路構成
図１は、本発明による実施の形態であるフォワード・フライバック電源回路の回路構成図である。
【００１４】
以下、図１を参照して、フォワード・フライバック電源回路の実施の形態である回路構成を説明する。
【００１５】
本発明の回路は、以下の素子から構成される。
破線で囲まれた符号ＴＦのトランスＴＦ、トランスＴＦに備わる符号Ｌ１の一次巻線Ｌ１、トランスＴＦに備わる符号Ｌ２の二次巻線Ｌ２、トランスＴＦに備わる符号ＭＣの磁気回路ＭＣ、「符号Ｄ（ドレイン）、符号Ｓ（ソース）、符号Ｇ（ゲート）」を備える符号Ｑ１の半導体素子Ｑ１（ＮチャネルＦＥＴ）、符号Ｄ１〜Ｄ４の整流素子Ｄ１〜Ｄ４から構成される。
これらの名称は、特許請求の範囲では、単に、トランス、一次巻線、二次巻線、半導体素子、半導体素子においては、ゲートは制御端、ドレインは電流路の一端、ソースは他端、整流素子は、整流素子１、整流素子２、整流素子３、整流素子４と称される。
【００１６】
符号Ｔ１〜Ｔ４、Ｔｇ、符号Ｓ、Ｔ、Ｕは、発明の要素ではないが、発明の説明に寄与する端子Ｔ１〜端子Ｔ４、端子Ｔｇ、接続部Ｓ、接続部Ｔ、接続部Ｕである。
【００１７】
トランスＴＦの磁気回路ＭＣは、一次巻線Ｌ１と二次巻線Ｌ２を疎結合とする構造である。相互インダクタンスが一般のトランスよりも小さい。
たとえば、磁気回路ＭＣがＥＩ型の磁気回路であれば、対向する一対のヨークと、両ヨークを連結する磁気回路の左脚、右脚又は中間脚の一部にエアギャップを設けることで実現可能である。
また、その他の例として磁気回路の左右脚中間脚の全部にギャップを設ける場合、左右脚のギャップは磁束の通過を抑制（磁束を通過させるが、通過を妨げる要素）する材質を設け、中央脚はエアギャップとすることも有り得る。
【００１８】
以下、図１に示すフォワード・フライバック電源回路の接続関係を説明をする。
【００１９】
端子Ｔ１には、整流素子Ｄ３のカソード、整流素子Ｄ２のカソード及び端子Ｔ３が接続され、端子Ｔ１には直流の一方の極性（正極）の電位が印加される。
【００２０】
端子Ｔ２には、半導体素子Ｑ１（ＦＥＴＱ１）のソースＳが接続され、端子Ｔ２には直流の他方の極性（負極：これを基準電位とすると“０”電位）の電位が印加される。
【００２１】
半導体素子Ｑ１のドレインＤには、トランスＴＦの一次巻線の一端（黒丸印で表示）及び整流素子Ｄ３のアノードが接続（接続部Ｓ）され、半導体素子Ｑ１のゲートＧは端子Ｔｇに接続されている。
【００２２】
端子Ｔ３には整流素子Ｄ２のカソード、端子Ｔ４には整流素子Ｄ１のアノード及び整流素子Ｄ４のアノードが接続され、整流素子Ｄ２のアノード、整流素子Ｄ４のカソード及びトランスＴＦの二次巻線Ｌ２の他端（黒丸印無し）が接続（接続部Ｕ）されている。
【００２３】
端子Ｔ３、端子Ｔ４は、外部の負荷に電力を供給する端子で、端子Ｔ３は正極電位、端子Ｔ４は負極電位を発生する。
【００２４】
トランスＴＦの一次巻線Ｌ１の他端（黒丸印無し）、トランスＴＦの二次巻線Ｌ２の一端（黒丸印で表示）及び整流素子Ｄ１のカソードが接続（接続部Ｔ）されている。
【００２５】
上記の構成で、端子Ｔ１に外部の電源の一方の極性（正極）電位、端子Ｔ２に外部の電源の他方の極性（負極）電位を印加し、端子Ｔｇに正極電位ＰＷＭ（Pulse
Width Modulation）パルス信号を入力すると、端子Ｔ３、端子Ｔ４間に接続した負荷の電流量を制御できる。
【００２６】
端子Ｔ３、端子Ｔ４間に必要に応じて平滑コンデンサを接続しても良い。
【００２７】
整流素子Ｄ１〜整流素子Ｄ４のいずれか又は全部は、シリコン接合型ダイオードで良いが、ＦＥＴを電流路としたＦＥＴの導通／非導通を制御する制御回路付きの整流回路を使用しても良い。
【００２８】
ＦＥＴは、Ｎチャネル型が良いが、Ｐチャネル型でも良い。Ｐチャネル型の場合、各部の電位極性は反転し、整流素子の順方向も反転する。Ｐチャネル型ＦＥＴは、ソースからドレインに流れる電流を制御する。Ｐチャネル型ＦＥＴのソースＳ、ドレインＤの位置は、Ｎチャネル型ＦＥＴと同様であり、入れ替えない。すなわち、ソースが正極電位の電流遮断／導通機能を有する。
【００２９】
（１）フォワード・フライバック電源回路の実施の形態
（１−２）回路動作
図１を参照し、本発明によるフォワード・フライバック電源回路の実施の形態である回路動作を説明する。
【００３０】
端子Ｔ１に正極電位を印加し、端子Ｔ２に負極電位（基準電位である“０”電位）を印加する。
【００３１】
端子Ｔｇ（半導体素子Ｑ１のゲートＧと同電位）に負極電位、“０”電位又は半導体素子Ｑ１が導通状態とならない正極低電位を印加しているとき、図１の回路は動作せず、端子Ｔ３、端子Ｔ４間に電圧が出力されない。
【００３２】
基準電位に対し、端子Ｔｇに正極電位（半導体素子Ｑ１が導通するに必要十分な電位）を印加すると、端子Ｔ３（端子Ｔ１と同電位）、端子Ｔ４間に電位差が発生する。
【００３３】
すなわち、端子Ｔｇに正極電位が印加されることで、半導体素子Ｑ１が導通し、図１に以下の電流路が構成される。
端子Ｔ１→端子Ｔ３→外部の負荷→端子Ｔ４→整流素子Ｄ１→接続部Ｔ→一次巻線Ｌ１→接続部Ｓ→半導体素子Ｑ１のドレインＤ→半導体素子Ｑ１のソースＳ→端子Ｔ２。
【００３４】
さらに、一次巻線Ｌ１と二次巻線Ｌ２の相互誘導により、二次巻線Ｌ２の他端（黒丸印無し）に正極電位が誘起され以下の電流路が構成される。
【００３５】
二次巻線Ｌ２の他端→接続部Ｕ→整流素子Ｄ２→端子Ｔ３→外部の負荷→端子Ｔ４→整流素子Ｄ１→接続部Ｔ→二次巻線Ｌ２の一端（黒丸印で表示）。
【００３６】
上記で説明したとおり一次巻線Ｌ１と二次巻線Ｌ２は疎結合されている。
ギャップの設け方は、上記で説明したとおりであるが、たとえば、ＥＩ型磁気コアでは、通常、第１端部（左端）、中間（中央の場合が多い）、第２端部（右端）の磁気回路のいずれかにエアギャップが施されているものが多い。
【００３７】
一次巻線Ｌ１と二次巻線Ｌ２が疎結合されているため、半導体素子Ｑ１が導通（トランスＴＦにおいてフォワード動作）した瞬間、一次巻線Ｌ１が突入電流を緩衝し、かつ、過緩慢（一次巻線Ｌ１に流れる電流の立ち上がりが緩慢になり過ぎない。すなわち、電流の立ち上がりが過剰に緩慢にならない。）を回避する。
【００３８】
一般的なトランスでは、一次巻線Ｌ１と二次巻線Ｌ２が密結合されているため、二次巻線Ｌ２に負荷が接続されている場合、負荷においても突入電流が流れ、一次巻線Ｌ１にリアクタンスが発生せず又は極めて小さく、一次巻線Ｌ１は単なる導線と同様な作用となり、上記で説明した電流路に突入電流が発生し、負荷及び／又は電源部を損傷したり半導体素子Ｑ１を焼損したりする場合がある。
【００３９】
半導体素子Ｑ１のゲート電位により、半導体素子Ｑ１が導通状態であり、一次巻線Ｌ１に電流が流れているとき、端子Ｔｇに負極電位、“０”電位又は半導体素子Ｑ１が導通状態とならない正極低電位を印加し、半導体素子Ｑ１のゲート電位により半導体素子Ｑ１を非導通に遷移させたとき、一次巻線Ｌ１は自己誘導により、一次巻線の一端（黒丸印で示す。）に正極電位が誘起され以下の電流路が構成される。
【００４０】
一次巻線Ｌ１の一端→接続部Ｓ→整流素子Ｄ３→端子Ｔ３→外部の負荷→端子Ｔ４→整流素子Ｄ４→接続部Ｕ→二次巻線Ｌ２の他端（黒丸印なし）→二次巻線Ｌ２の一端→一次巻線Ｌ１の他端（黒丸印なし）。
【００４１】
本発明の実施の形態である図１においては、通常のスイッチング電源が構成する一次巻線とスイッチング素子の直列接続回路に直接直流電源が接続されているというものではないため本発明の構成要素の一部である一次巻線Ｌ１には、フライバックによるスパイク電圧（自己誘導電圧の内、特に高圧であるもの）が発生しない。
すなわち、本発明では、図１と明細書の説明により、一次巻線Ｌ１と負荷が直列接続（端子Ｔ３、端子Ｔ４間）されているため。
【００４２】
なお、半導体素子Ｑ１の非導通に起因するフライバック動作で、一次巻線Ｌ１の自己誘導により発生する一次巻線Ｌ１の電圧は、相互誘導により二次巻線Ｌ２に一次巻線Ｌ１と同一極性（両巻線の黒丸印の巻線の端部が同一極性）で電圧が発生するので、一次巻線Ｌ１と二次巻線Ｌ２は直列接続により両巻線の電圧は加算され、外部の負荷に印加される。
【００４３】
トランスＴＦの一次巻線Ｌ１、二次巻線Ｌ２発生する電位は、半導体素子Ｑ１が導通（フォワード動作）のとき、一次巻線Ｌ１の一端及び二次巻線Ｌ２の一端が負極性であり、半導体素子Ｑ１が非導通の瞬間（フライバック動作）は、一次巻線Ｌ１の一端及び二次巻線Ｌ２の一端が正極性である。
【００４４】
端子Ｔｇには、ＰＷＭパルスが印加されるので、半導体素子Ｑ１の導通／非導通の周期は、ＰＷＭパルスの周波数によって制御され、ＰＷＭパルスのディユーティ比が平均５０％であれば、トランスＴＦの磁気回路ＭＣは、図１の回路が動作中において固定的直流磁化されない。
【００４５】
したがって、磁気回路ＭＣのＢ−Ｈ曲線のＢ（磁束密度、単位Ｔ：テスラ）の変動幅（磁気飽和しない領域）が大きくとれ、効率の良いトランスの使用回路が実現できる。なお、Ｈは磁場（Ａ／ｍ）である。
【００４６】
半導体素子Ｑ１は、ゲートＧにＰＷＭパルス信号が印加されるため、半導体素子Ｑ１の電流路を流れる電流量を制御できる。すなわち、負荷への供給電力を調節できる。
【００４７】
本発明は、突入電流防止作用が働くので、負荷が半導体発光素子（ＬＥＤ（発光ダイオード））の場合、ＬＥＤを突入電流から保護し、かつ、ＰＷＭにより制御された負荷電流により、ＬＥＤの発光量を調節（調光）できる。
本発明では、ＰＷＭの周波数を高くすることで、ＬＥＤ発光のチラ付きが無い。
【００４８】
トランスＴＦに替えて、単一巻線であるチョークコイルと負荷を端子Ｔ１と半導体素子Ｑ１のドレインＤ間に接続し、整流素子Ｄ１〜Ｄ４を取り除いた負荷への突入電流防止回路も考えられる。
【００４９】
そのような場合、チョークコイルの磁気回路が直流磁化し磁気飽和状態にならない限り、チョークコイルにリアクタンスは発生し、突入電流を防止するが、リアクタンスが大きいため負荷に供給する電流の立ち上がりが悪くなる。
すなわち、ＰＷＭ信号に対する負荷電流への周波数応答性が悪くなる。
【００５０】
このため、チョークコイルによる突入電流防止回路使用したＰＷＭ制御でＬＥＤを駆動すると発光にチラ付きが発生する。
【符号の説明】
【００５１】
Ｑ１ 半導体素子
ＴＦ トランス
Ｌ１ 一次巻線
Ｌ２ 二次巻線
ＭＣ 磁気回路
Ｄ１〜Ｄ４ 整流素子
Ｔ１〜Ｔ４、Ｔｇ 端子
【特許請求の範囲】
【請求項１】
制御端と電流路の一端及び他端を有する半導体素子と、
一次巻線及び該一次巻線に疎結合された二次巻線を有するトランスと、
整流素子１、整流素子２、整流素子３、整流素子４と、を備え、
外部から供される一方の極性の電位１は、外部の負荷の一端に印加されるべく構成され、
前記外部から供される他方の極性の電位２は、前記電流路の他端に印加されるべく構成され、
前記外部の負荷の他端の電位３は、該電位３に順方向に存在する前記整流素子１を介して、一端が前記電流路の一端に該電位３を印加すべく構成された前記一次巻線の他端と前記二次巻線の一端との接続間に印加されるべく構成され、
前記一次巻線から相互誘導を受け前記二次巻線の他端に発生すべく電位４は、該電位４に順方向に存在する前記整流素子２を介して前記外部の負荷の一端に印加されるべく構成され、
前記一次巻線の一端と前記外部の負荷の一端との間に、前記整流素子３が、該一次巻線の自己誘導により発生する電位に順方向に挿入され、
前記二次巻線の他端と前記外部の負荷の他端との間に、前記整流素子４が、前記一次巻線の自己誘導電圧に起因する相互誘導により該二次巻線の他端に発生する電位に順方向に挿入されていることを特徴とするフォワード・フライバック電源回路。
【請求項２】
前記電位１と前記電位２間に電位差があり、
前記制御端に前記電流路を導通させる電位が印加されたとき、前記電位差により、前記整流素子１及び前記一次巻線を介して前記外部の負荷に電流が流れるとともに、該一次巻線からの相互誘導に起因して前記二次巻線の他端に発生する電位４により、前記整流素子２を介して、該外部の負荷に電流が流れ、
前記制御端に前記電流路を非導通とさせる電位が印加されたとき、前記一次巻線に発生する自己誘導電圧と該自己誘導電圧に起因する相互誘導により前記二次巻線の他端に発生する電位により、前記整流素子３及び前記整流素子４を介して前記外部の負荷に電流が流れることを特徴とする請求項１に記載のフォワード・フライバック電源回路。
【請求項１】
制御端と電流路の一端及び他端を有する半導体素子と、
一次巻線及び該一次巻線に疎結合された二次巻線を有するトランスと、
整流素子１、整流素子２、整流素子３、整流素子４と、を備え、
外部から供される一方の極性の電位１は、外部の負荷の一端に印加されるべく構成され、
前記外部から供される他方の極性の電位２は、前記電流路の他端に印加されるべく構成され、
前記外部の負荷の他端の電位３は、該電位３に順方向に存在する前記整流素子１を介して、一端が前記電流路の一端に該電位３を印加すべく構成された前記一次巻線の他端と前記二次巻線の一端との接続間に印加されるべく構成され、
前記一次巻線から相互誘導を受け前記二次巻線の他端に発生すべく電位４は、該電位４に順方向に存在する前記整流素子２を介して前記外部の負荷の一端に印加されるべく構成され、
前記一次巻線の一端と前記外部の負荷の一端との間に、前記整流素子３が、該一次巻線の自己誘導により発生する電位に順方向に挿入され、
前記二次巻線の他端と前記外部の負荷の他端との間に、前記整流素子４が、前記一次巻線の自己誘導電圧に起因する相互誘導により該二次巻線の他端に発生する電位に順方向に挿入されていることを特徴とするフォワード・フライバック電源回路。
【請求項２】
前記電位１と前記電位２間に電位差があり、
前記制御端に前記電流路を導通させる電位が印加されたとき、前記電位差により、前記整流素子１及び前記一次巻線を介して前記外部の負荷に電流が流れるとともに、該一次巻線からの相互誘導に起因して前記二次巻線の他端に発生する電位４により、前記整流素子２を介して、該外部の負荷に電流が流れ、
前記制御端に前記電流路を非導通とさせる電位が印加されたとき、前記一次巻線に発生する自己誘導電圧と該自己誘導電圧に起因する相互誘導により前記二次巻線の他端に発生する電位により、前記整流素子３及び前記整流素子４を介して前記外部の負荷に電流が流れることを特徴とする請求項１に記載のフォワード・フライバック電源回路。
【図１】
【公開番号】特開２０１３−９０４９１（Ｐ２０１３−９０４９１Ａ）
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願番号】特願２０１１−２３０２２０（Ｐ２０１１−２３０２２０）
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（５０１４７０５４４）エヌ・ティ・ティ・データ先端技術株式会社 (29)
【Ｆターム（参考）】
【公開日】平成２５年５月１３日（２０１３．５．１３）
【国際特許分類】
【出願日】平成２３年１０月２０日（２０１１．１０．２０）
【出願人】（５０１４７０５４４）エヌ・ティ・ティ・データ先端技術株式会社 (29)
【Ｆターム（参考）】
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