半導体装置の検査方法、検査システム及び製造方法
【課題】潜在的不良を効果的に検出する半導体装置の検査方法、検査システム及び製造方法を提供する。
【解決手段】第１試験ステップにより複数の半導体装置から第１試験データを取得する。第２試験ステップにより上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。第１統計処理ステップにより上記第１試験データを統計処理して第１分布を求める。第２統計処理ステップにより上記第２試験データを統計処理して第２分布を求める。第３統計処理ステップの第１処理により上記第１分布と第２分布との関連傾向を統計的に求め、第２処理により個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する。
【解決手段】第１試験ステップにより複数の半導体装置から第１試験データを取得する。第２試験ステップにより上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。第１統計処理ステップにより上記第１試験データを統計処理して第１分布を求める。第２統計処理ステップにより上記第２試験データを統計処理して第２分布を求める。第３統計処理ステップの第１処理により上記第１分布と第２分布との関連傾向を統計的に求め、第２処理により個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の検査方法、検査システム及び製造方法に関し、例えば半導体装置の高信頼性に向けた半導体装置の検査方法、検査システム及び製造方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置は、様々の検査工程により不良品が除かれて良品が出荷される。しかながら、最終ユーザーにおいて半導体装置の不良が発生している。半導体チップにおける特性の劣化を検出し、製造された半導体装置における経時的な不良発生を未然に防止することが可能にされた検査方法として、特開平２００２−２１４２９４号公報がある。また、出荷後に不良品となる可能性の高い半導体装置を効率よく排除する半導体装置の選別方法として特開２００７−０９５５９３号公報がある。半導体装置の特性が検査規格に収まっていたとしても、その半導体装置といっしょに製造された同一の半導体装置の集団の特性の中心的な分布から大きくはずれているものは、その半導体装置が長時間使用される間に徐々に劣化する危険性をもっているという考え方のもとで、その半導体装置を異常品とみなし排除するというＰＡＴ（Part Average Testing) 手法がある。ＰＡＴ手法に関しては、日経ＢＰ社配信ニュースhttp://techon.nikkeibp.co.jp/article/NEWS/20061206/125049/がある。
【０００３】
本願発明者においては、個々のＬＳＩにユニークな識別情報（以下、ＩＤということがある。）を付与する標準ＣＭＯＳ論理ゲート等で構成された識別情報発生回路とその応用例について、特表２００２−５３７６４６号公報、特開２００３−３３２４５２号公報、特開２００５−００５４３２号公報、特開２００６−２０８０３１号公報、特開２００６−３３２２１９号公報により提案している。
【特許文献１】特開２００２−２１４２９４号公報
【特許文献２】特開２００７−０９５９５３号公報
【非特許文献３】日経ＢＰ社配信ニュースhttp://techon.nikkeibp.co.jp/article/NEWS/20061206/125049/
【特許文献３】特表２００２−５３７６４６号公報
【特許文献４】特開２００３−３３２４５２号公報
【特許文献５】特開２００５−００５４３２号公報
【特許文献６】特開２００６−２０８０３１号公報
【特許文献７】特開２００６−３３２２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記特許文献１おいて提案されている検査方法は、半導体チップに電気的書き込みが可能なＲＯＭを搭載しておいて、ウェハテスト時に検査データ（又はチップのＩＤ）をＲＯＭに書き込み、組み立て後の選別テスト時の検査データと上記ＲＯＭに記憶された検査データ（又はＩＤにより検査データを取り出して）とを比較してパッケージングによるチップの特性劣化を検査するというものである。この検査方法では、個々の半導体装置での個別的な特性劣化を検出するというものであり潜在的な不良の洗い出しに限界がある。また、半導体チップに電気的書き込みが可能なＲＯＭを形成することが必要となり、半導体装置の製造プロセスを複雑にしてしまう。前記特許文献２において提案されている判別方法は、半導体ウェハ上を複数区分に分割し、各区分に形成された半導体チップの不良率を算出して、不良率の高い区画の半導体装置は良品とされても不良品として排除する。この判別方法は、区画の設定や不良率の選定により様々に異なる結果が得られるので判定が難しい。
【０００５】
ＰＡＴ手法は、主として車載用の半導体装置のテスト手法であり、概略的にいえば、対象の半導体装置の特性が検査規格に収まっていたとしても、その半導体装置といっしょに製造された同一の半導体装置の集団の特性の中心的な分布から大きくはずれているものは、その半導体装置が長時間使用される間に徐々に劣化する危険性をもっているという考え方のもとで、その半導体装置を異常品とみなし排除するという手法である。対象の半導体装置を、第１の検査工程において特性要求仕様を満たす合格品を選別し、さらに該合格品の特性データを統計処理し、該特性データの分布の中心的分布から大きく外れるような異常値（あくまで統計的な特異な値であって要求仕様そのものは満たしている）をもつ上記第１の検査工程での合格品を、該第１の検査以降の第２の検査工程において摘出排除するというものである。上記統計処理は、上記第１の検査工程おいて少なくとも要求仕様を満たしたチップの特性データの中央値から＋６σ及び−６σに相当する値を適用するものであり、より詳しくは、該中央値とは４分位法における第２四分位数であり、σとは（第３四分位数−第２四分位数）／１．３５で算出される値である。これらの値は、一般的な正規分布における平均値や標準偏差値に比べて、極端な外れ値や裾野の分布に影響されにくく頑強であるという特徴を持っている。
【０００６】
上記ＰＡＴ手法では、前記第１の検査工程と同第２の検査工程が互いに異なる環境下で試験がなされる場合、第１の検査工程で異常値を示した同チップが、第２の検査工程において同じ異常値を再現するとは限らない。例えば、チップが第１の検査工程ではウェハ状態であり、第２の検査工程では組み立て品状態である場合、検査時の電源電圧や周囲温度が同一であっても完全に再現させることはきわめて困難と考える。また、将来の劣化につながる危険を抱えているチップが、前記第１の検査工程における測定値が統計上の中心的な分布の内側にある場合には異常チップとして検出できない。
【０００７】
この発明の１つの目的は、潜在的不良を効果的に検出する半導体装置の検査方法、検査システム及び製造方法を提供することにある。この発明の他の目的は、製造工程の煩雑さを回避しつつ、高信頼性を実現した潜在的不良を効果的に検出する半導体装置の検査方法、検査システム及び製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される１つの実施例は、以下の通りである。第１試験ステップにより複数の半導体装置から第１試験データを取得する。第２試験ステップにより上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。第１統計処理ステップにより上記第１試験データを統計処理して第１分布を求める。第２統計処理ステップにより上記第２試験データを統計処理して第２分布を求める。第３統計処理ステップの第１処理により上記第１分布と第２分布との関連傾向を統計的に求め、第２処理により個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する。
【０００９】
本願において開示される他の１つの実施例は、以下の通りである。半導体装置の検査システムは、試験装置とデータ処理装置及びデータベースとを有する。上記試験装置は、複数の半導体装置から第１試験データを取得し、上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。上記データ処理装置は、上記第１試験データを統計処理して第１分布を求める第１統計処理と、上記第２試験データを統計処理して第２分布を求める第２統計処理とを行い、上記第１分布と第２分布との関連傾向を統計的に求める第１処理及び個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する第２処理を行う。上記データベースは、上記データ処理装置を介して上記第１及び第２試験データと、上記第１及び第２統計処理データと、上記関連傾向からはずれた半導体チップを特定するデータを記憶する。
【００１０】
本願において開示される他の１つの実施例は、以下の通りである。半導体装置の製造方法は、デバイス製作工程、ウェハテスト工程、パッケージング工程、ファイナルテスト工程、上記ウェハテスト工程及びファイナルテスト工程で取得した試験データを統計処理するデータ統計処理工程とを有する。上記ウェハテスト工程では、複数の半導体装置から第１試験データを取得する。上記ファイナルテスト工程では、上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。上記データ統計処理工程では、上記第１試験データを統計処理して分布を求める第１統計処理、上記第２試験データを統計処理して分布を求める第２統計処理、及び第１処理と第２処理からなる第３統計処理を行う。上記１処理は、上記第１分布と上記第２分布との関連傾向を統計的に求める。上記第２処理は、個々の半導体装置について、上記関連傾向から外れたものを摘出して個々の半導体装置に設定された識別情報と関連させてデータベースに記憶する。出荷までに上記摘出された半導体装置を排除する。
【発明の効果】
【００１１】
異なる環境条件での試験データの分布の関連傾向を統計的に検出し、それより外れたものは何処かに異常があると見做すことができるので、潜在的不良を効果的に検出することができる。互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を用いて個々の半導体装置を特定し、上記試験データの分布及び統計的処理を行うことができるので、製造工程の煩雑さを回避しつつ、高信頼性を実現した潜在的不良を効果的に検出することができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係る半導体装置の検査工程の一実施例の構成図が示されている。第１検査工程１００は、例えばプローブ検査工程であり、ウェハプローバ１０４に装着されたウェハ１０１を半導体試験装置（ＬＳＩテスタ）１０２で試験する。該ウェハ上のすべてのチップには、特に制限されないが、一つひとつのチップを特定するチップ管理情報が、例えば不揮発性メモリなどに記憶され付与されている。該チップ管理情報とは、例えばロット名、ウェハ番号、ウェハ上のチップ座標情報、さらには検査データなど個々のチップの製造履歴に関する情報である。
【００１３】
上記不揮発性メモリによる情報記録に代わる方法として、後に説明するように互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を用いるものであってもよい。
【００１４】
検査対象チップの合否結果や測定された特性データは、例えば半導体製造工場内のネットワーク１３０を通して生産管理サーバ１４０へ送られる。生産管理サーバ１４０は、上記第１検査工程１００で取得された特性データをＰＡＴ手法によって統計処理し、各特性データの前記の中央値や＋６σ及び−６σの正常値範囲を算出し、該正常値範囲を超えると値をもつチップを摘出し、それらのチップを排除チップに指定し排除チップ情報１４１として登録する。
【００１５】
第２検査工程１１０は、図示されない組み立て工程によって、例えば樹脂などに封止された状態の組み立て品１１１を半導体試験装置（ＬＳＩテスタ）１１２で試験する。排除チップリスト１１４は、いわばブラックリスト的なものであり、前記のＰＡＴ手法によって異常品と認められたチップを特定する管理情報を列挙したリストである。ＬＳＩテスタ１１２は、試験開始前にあらかじめサーバ１４０から排除候補チップの情報１４１を問い合わせ、排除チップリスト１１４を取得する。本検査工程の組み立て品１１１の試験においては、初めに該組み立て品１１１から前記チップ管理情報を取り出し、上記排除チップリスト１１４に記録された排除チップに関する管理情報と照らし合わせ、登録チップと一致すると該組み立て品１１１は不良品として処理する。
【００１６】
第３検査工程１２０は、第２検査工程１１０に続く図示されない例えばエージング工程を実施した組み立て品１２１を半導体試験装置（ＬＳＩテスタ）１２２で試験する。排除チップリスト１２４は、前記のＰＡＴ手法と同様に第２検査工程１１０において測定された検査対象チップのデータをサーバ１４０での統計処理し、異常値を含むチップの管理情報を列挙したファイルである。さらに同様に、本第３検査工程の組み立て品１２１の試験においては、初めに該組み立て品１２１から前記チップ管理情報を取り出し、上記排除チップリスト１２４に記録された排除チップに関する管理情報を照合し、登録チップと一致すると該組み立て品１２１は不良品として処理する。
【００１７】
上記第１ないし第３検査工程１００、１１０及び１２０で試験された試験データは、上記サーバ１４０において上記のＰＡＴ手法に従った統計処理が行われることの他、後の図４乃至図７に示したような統計処理が実施される。このような統計処理により、上記ＰＡＴ手法では検出不能な潜在不良を持つと見做されるような半導体装置の判別を行うようにするものである。
【００１８】
図２と図３には、前記ＰＡＴ手法の基本的概念を説明するための模式図が示されている。図２と図３は、例えば同一の半導体製品であるが異なるロットから取得されたチップの特性値の分布が示されている。同図において規格とは、半導体装置の動作を保証するための特性値の適正な範囲であるが、図２及び図３に示された測定点はいずれも規格を満足している。一方、±６σとは、ＰＡＴ手法を用いて算出した統計的な正常値の範囲を示しており、白丸（ア）乃至（ウ）で示されるデータは統計的な異常値を持つチップである。
【００１９】
これまでのＰＡＤ手法の典型的な実施形態では、上記（ア）乃至（ウ）のチップの排除にあたっては、例えば同特性データが取得された第１検査工程に続く第２検査工程において、その特性判定値範囲を上記の統計的な正常値の範囲とする。しかしながら、該第１検査工程と第２検査工程で被検査チップの状態、例えば、前者がウェハ状態であり後者が組み立て状態である場合など、はたして第２検査工程において当初の目標物である上記（ア）乃至（ウ）の特性を異常値として検出しそれらを的確に排除できる保証はない。
【００２０】
図４には、この発明の半導体装置の検査方法における統計処理を説明する模式図が示されている。ここで、異なる環境条件とは、例えば試験時の温度や電源電圧などである。通常、半導体装置は、試験時の温度が上昇すると待機時電流や動作電流が増加する傾向があるが、金属配線のショートなどが原因の微小なリーク電流は逆に減少の傾向をみせることがある。とりわけ、このような微小な金属配線のショート等による欠陥は、将来的に大きな不具合につながる可能性があるため、その予兆を捉えることは重要である。
【００２１】
図４に示される２つの環境条件の測定結果は、前記のようなＰＡＴ手法ではともに統計的な正常値の範囲に収まっている。したがって、ＰＡＴ手法のもとでは良品と判定されるべきものである。しかしながら、本願発明による統計処理により観測すると白丸（エ）で示されるデータは他の大多数の半導体装置における関係傾向とは逆な傾向を示しており、このようなデータの挙動を検出することで、上記の金属配線のショートによる不具合を表面化する以前に完全に摘出排除することができる。
【００２２】
ここでは環境条件に関して温度を例にしたが、必ずしもそれに限定されるものではなく、電源電圧、基板電圧、リーク電流、端子電圧レベルや各種注入電流及び動作周波数など目的や作用によって多様なものを選択することができる。
【００２３】
図５には、この発明の半導体装置の検査方法における統計処理を説明する他の模式図が示されている。同図では、複数の異なる特性項目の測定データが用いられる。異なる特性項目とは、例えば、第１の特性値がチップ内のある回路の出力電圧値であって、第２の特性値が同一チップ内のまた別の回路の出力電圧値などである。半導体装置のなかでも、特にアナログ回路では、構成する複数の回路同士の特性のバランスをそろえる工夫をしている。例えば、チップレイアウトにおいてはパターンの統一化や配置の均一化や、使用されるトランジスタや抵抗器などの素子一つひとつの特性にまで気を使い、電源電圧や周囲温度の変化に対する構成回路の特性の変化を揃えるなどしている。
【００２４】
しかし、ＭＯＳトランジスタのゲート酸化膜に欠陥があると、長期に亘り使用している間に、該ＭＯＳトランジスタの特性が他のＭＯＳトランジスタの持つ特性と異なるものに変化し、最終的半導体装置の誤動作などを引き起こすことにもつながる危険性がある。例えば、図５に示される２つの特性の測定結果はともに統計的な正常値の範囲に収まっており、前記ＰＡＴ手法のもとでは良品と判定されるものである。しかながら、細かく観測すると白丸（オ）で示されるデータは、全体の傾向から第２の特性値の分布において他のものと６σ以上離れており、何らかの異常が２つの特性をもたらした回路に内在している可能性が考えられる。このようなデータの挙動を統計的なデータ処理で検出することで、前記のアナログ回路を構成するトランジスタに潜む欠陥を見つけ出して、不具合が表面化する以前に完全に摘出排除することができる。
【００２５】
本発明を大まかに説明すると以下の通りである。もしも、半導体装置の製造プロセスを完璧に制御することができるなら同じ回路特性を持つ半導体装置が製造されるはずである。しかしながら、周知のように製造条件を全ての各半導体チップについて全く同一にすることは不可能であり、様々な要因によりプロセスバラツキが発生する。本願発明では、上記半導体装置のプロセスバラツキを逆手にとって、それを検査判定基準として用いるようにする。つまり、上記プロセスバラツキは、上記様々なプロセス要因の変動により生じるのであるなら、それを利用してプロセスバラツキを含めた判定基準を見つけ出して、かかるプロセスバラツキとは異なる挙動を表す試験データは潜在不良に起因したものと見做し、かかる半導体チップの洗い出を行うという考え方である。
【００２６】
半導体装置の潜在不良は様々である。潜在不良は、特定の環境条件のもとで顕在化する可能性を持っている。したがって、様々な環境条件で試験データを取得することより上記潜在不良に対応した試験データを取得する可能性が高くなる。しかしながら、個々の試験データのみを判定するなら、上記潜在不良に対応した試験データでも、前記特性要求仕様ｑを満たすような規格内、あるいはＰＡＴ手法での統計的な正常値の範囲内にあるときには異常として判別できない。本願発明では、取得された試験データを統計的に処理し、細かく考えると第１の測定条件（環境条件）での試験データの分布値が近い複数の半導体装置は、同じ製造条件で製造された結果の集団と考える。そして、かかる集団とされた半導体装置に対する第２の測定条件（環境条件）での試験データの大半が示す分布値範囲を求めて判定基準とする。
【００２７】
つまり、半導体装置は、前記のように様々な要因によりプロセスバラツキを持って製造される。このようにプロセスバラツキを持って製造された半導体装置のうち、特定の環境条件の試験データが同様な分布値を持つ半導体装置の集団は、様々な要因のうち極めて近い条件下で製造されたものであり、ある意味良く制御されて製造されたものと見做すことができ、ほぼ同一の回路特性を持つものと見做してよい。かかるほぼ同一の回路特性を持つ半導体装置なら、上記とは異なる環境条件での試験データの分布値も同類となり、特定の分布値領域に集中するはずである。本願発明は、特定の半導体装置において、第１の測定条件の試験データの分布値が上記集団の中に存在するにも係わらず、上記第２の測定条件で試験データの分布値が上記大半の半導体装置が示す分布値範囲から外れているのであれば、上記同一の回路特性を持つことが許されない何等かの不良要因を含んでいるものと推定し、それを潜在不良とする。このように、１つの環境条件のもとでの試験データが同じような分布値を持つ半導体装置のうち大半の半導体装置が別の環境条件での試験データが示した分布値範囲は、潜在不良の判定基準として利用することができる。
【００２８】
上記潜在不良は、どの環境条件のもとで顕在化するかは予測できない。したがって、上記第１の測定条件と第２の測定条件はできるだけ多数の組み合わせとすることが望ましい。例えば、動作保証最低温度と動作保証最大温度のもとでリーク電流の分布相関を調べるもの、動作最低電圧と動作最大電圧のもとで上記リーク電流を分布相関を調べるもの、あるいは上記温度と電圧とを組み合わせてリーク電流の分布相関を調べるもの、さらにリーク電流に代えて出力電圧、動作周波数、あるいは各種注入電流等を組み合わせて上記同様に分布相関を調べるもの、更には検査対象の半導体装置の特定の機能を反映した試験データがあればそれを利用することも有効である。また、一見何の関連が無いと考えられる試験データ同士が意外な潜在不良を顕在化させる可能性もあるので、前記のような検査工程で取得した試験データを様々に組み合わせることも意味がある。
【００２９】
図６には、この発明に係る半導体装置の検査方法を説明するための模式図が示されている。１ａ〜１ｅは、第１測定条件での上記同類とされる複数の半導体装置の集団（分布値区分）をそれぞれを表している。２ａ〜２ｅは、第２の測定条件での上記同類とされる複数の半導体装置の集団（分布値区分）をそれぞれ表している。上記第１と第２の測定条件により、例えばリーク電流のように同じ性質を持つ試験データを取得するものなら、前記図４のように第１と第２の測定条件での分布値の関連傾向は右上がりの正の直線上に集まるようになり、（エ）のデバイスのように上記関連傾向と６σ以上離れた挙動を持つデータを示すものがあればそれを不良とすることができる。
【００３０】
第１の測定条件では全体の等価抵抗値データを取得し、第２の測定条件では上記等価抵抗に流れるような電流値データを取得すると、第１の測定条件において抵抗値が高い方にずれた試験データを出力する半導体装置は、第２の測定条件においては電流値が低い方にずれた試験データを出力するように相反するものとなる。このような関係にある２つの測定条件の分布を比較する場合、例えば図６に示すように、第１の測定条件で１ａ〜１ｅのそれぞれに分布値区分に入る半導体装置の集団のそれぞれについて、第２の測定条件では２ａないし２ｅのうちどの分布値区分に多く集中するかを判定する。例えば１ａに分布値区分された半導体装置の大半が、同図に実線で示すように２ｅに集中するなら上記第１と第２の試験データが、上記相反する関連傾向を持つものとして表れる。これを判定基準にして、同図に黒丸で示したデバイス（イ）のように、第１の測定条件での分布値は、上記１ａに分布値区分されるにもかかわらず、第２の測定条件での試験データが同図に点線で示したように２ａ又は２ｂにあるなら、上記判定基準から外れた不信な挙動を持つデータと認識される。
【００３１】
図７には、上記図６の試験データの統計処理を説明する他の模式図が示されている。上記のように第１の試験データと第２の試験データとが相反する関係にある場合には、２つの分布値の相関傾向は右下がりの負の直線上に集まるようになる。そして、上記デバイス（イ）は、第１の測定条件では１ａに属し、第２の測定条件では２ａ又は２ｂに属すので、上記右下がりの相関傾向から外れた特異相関品と認識することができる。
【００３２】
第１の測定条件で分布値の中央部１ｃに入る半導体装置は、試験対象とされる半導体装置の大多数を占めるので、統計的にみれば第２の測定条件でも央区分２ｃに集中すると予測される。上記第１の測定条件で分布値の中央部１ｃの一部と、それと隣接する分布値区分１ｂ，１ｃの一部のように隣接する分布値区分のものは、第２の測定条件において統計的にみると相互に入れ代わるデバイスを当然に含むものと予測される。
【００３３】
したがって、このような個々のデバイスでの第１の測定条件と第２の測定条件での分布値区分の入れ替わりは当然許容しなければならい。例えば、第１の測定条件での分布値が中央部とされた半導体装置は、第２の測定条件での分布値は＋σ又は＋σ以内に入る。したがって、個々の半導体装置についての不信な挙動を持つデータの判定には、前記のように判定基準とされる他の大多数の持つ分布値から６σ以上離れたものとするのが適当である。
【００３４】
このような特異相関品の有無の検出は、例えば図７のような相関図をプリントアウトして逐一人手により特異相関品の有無を判定し、特異相関品が認められるとそれを含む分布値領域を設定する。そして、対象とされる複数の半導体装置の個々について、上記一定の領域に入るか外れるかをコンピュータ処理により識別番号を摘出する。あるいは、パターン認識技術を用いて、前記のような相関傾向を認識し、上記相関傾向を含む一定の領域を設定し、個々の半導体装置毎に上記一定の領域に入るか外れるかをコンピュータ処理により自動的に判定するものであってもよい。また、上記自動判定したケースをプリントアウトして人手により最終判定を行うものであってもよい。
【００３５】
仮に、前記のような統計処理において、第１測定条件の分布値と第２測定条件の分布値に格別な関連傾向が認められないものがあるなら前記図４、図７のような相関傾向が表れない。このような組み合わせは、本願発明の検査方法の対象から排除すればよい。
【００３６】
上記統計処理される複数の半導体装置の数は、一般的にはロット単位で行う。半導体装置の製造工程では、同じロットは同じ製造担当者・製造ライン・製造年月日となることが多い。したがって、同一ロット内の品質のバラツキは、他のロット間に比べて少ないとされているので本願発明の検査方法には好都合である。このようなロット単位に限定されず、上記統計処理される複数の半導体装置の数は、同じロット内でも時間により複数に分割してもよいし、逆に製造月日が近い複数ロットを１つの単位としてもよい。いずれにおいても、統計学的に意味を持つ特定の数以上であることが前提となる。
【００３７】
この発明に係る半導体装置の検査方法では、上記集団を区別したり、特定の半導体装置の第１、第２の測定条件での試験データの分布値を求めたりするために、半導体装置を特定（識別）することが必要である。この半導体装置の識別は、前記特許文献１のように不揮発性メモリを用いても実現できるが、半導体装置の製造プロセスを複雑にしてしまうというような問題を有する。
【００３８】
図８には、本発明に好適な識別情報発生回路の一実施例のブロック図が示されている。この実施例では、１ビット識別情報発生回路をＮ×Ｍに配置して、Ｎ×Ｍビットの識別情報を発生する。例えば、Ｒ０〜ＲＮ−１のＮ行からなる各行には、Ｃ０〜ＣＭ−１のＭ個からなる上記１ビット識別情報発生回路がそれぞれ配置される。Ｒ０〜ＲＮ−１からなる各行の１ビット識別情報発生回路は、それぞれが直列形態に接続される。各行の最終段には、例示的に示されているようなゲート回路とクロックドインバータ回路からなる行選択回路が設けられ、ワイヤードオア論理で他の行出力と接続される。
【００３９】
行スキャナは、Ｒ０〜ＲＮ−１の選択信号を形成する。列スキャナは、Ｃ０〜ＣＭ−１の選択信号を形成する。列スキャナは、クロック信号ＣＫに対応して上記Ｃ０〜ＣＭ−１の選択信号を順次に形成し、最終段信号を行スキャナに入力する。この列スキャナからの最終段信号に対応して行スキャナは、上記Ｒ０〜ＲＮ−１の選択信号を順次に形成する。上記列スキャナ及び行スキャナは、シフトレジスタを用いたものや、Ｍ，Ｎ進カウンタと、デコーダ回路等から構成される。活性化信号ＡＣＴは、識別情報発生回路の動作の有効／無効を制御する。したがって、クロック信号ＣＬＫと活性化信号ＡＣＴに対応して上記Ｍ×Ｎビットの識別情報がシリアルに出力される。
【００４０】
図８の列スキャナは、例えばＭ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、初段回路に論理１がセットされ、それがクロック信号ＣＫにより順次にＣＭ−１までシフトされ、最終段ＣＭ−１の出力信号が上記初段回路に帰還される。これにより、列スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、クロック信号ＣＫに同期してＣ０，Ｃ１…ＣＭ−１，Ｃ０，Ｃ１のように循環する列選択信号を形成する。
【００４１】
図８の行スキャナも、Ｎ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、上記列スキャナの最終段出力ＣＭ−１をクロック信号として順次にＲＮ−１までシフトし、最終段ＲＮ−１の出力信号が上記初段回路に帰還される。これにより、行スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、列スキャナの最終段ＣＭ−１の出力に同期してＲ０，Ｒ１…ＲＮ−１，Ｒ０，Ｒ１のように循環する行選択信号を形成する。
【００４２】
図９には、図８に示した１ビット分の識別情報発生回路の一実施例の回路図が示されている。ナンド（ＮＡＮＤ）ゲート回路Ｇ１〜Ｇ６は、同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３〜Ｇ６は、信号パス経路を構成するものであり、実質的に増幅回路としての作用を行うので、上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。
【００４３】
上記ゲート回路Ｇ１の２つの入力のうちの一方の入力には、選択信号が供給される。このゲート回路Ｇ１の他方の入力と出力とは結合される。上記ゲート回路Ｇ１の出力信号は、ゲート回路Ｇ２の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、上記選択信号が供給される。上記ゲート回路Ｇ２の出力信号は、ゲート回路Ｇ３の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ３の他方の入力には、縦列接続される他の単位回路の出力信号が供給される。上記ゲート回路Ｇ３の出力信号は、ゲート回路Ｇ４の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ４の他方の入力には、定常的にハイレベル（電源電圧）が供給され、ゲート回路Ｇ４を実質的にインバータ回路として動作させる。このゲート回路Ｇ４の出力信号は、単位回路の出力信号とされる。このような単位回路を縦列接続した場合の初段回路では、ハイレベルが供給される。
【００４４】
上記のような単位回路は、上記１つの行を構成するように縦列接続される。ゲート回路Ｇ３には、前段の単位回路の出力信号が供給される。出力信号は、後段の単位回路に伝えられる。上記ゲート回路Ｇ１〜Ｇ４は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが直列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが並列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。
【００４５】
選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。
【００４６】
ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、初段回路においては固定的にハイレベル（論理１）が供給されているので、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して出力される。このようにして、ゲート回路Ｇ１〜Ｇ６により１ビットの識別情報を形成する。
【００４７】
上記１ビットの識別情報発生回路に対して、前記のように行／列の選択機能を付加するために、入力側にナンドゲート回路Ｇ５とＧ６が設けられる。上記ナンドゲート回路Ｇ６は、実質的にはインバータ回路とし動作し、上記ゲート回路Ｇ５とＧ６は、アンドゲート回路として動作する。上記ゲート回路Ｇ５の２つの入力には、前記列選択信号と行選択信号とが供給される。列及び行選択信号が有効であるときに、前記ゲート回路Ｇ１の動作が有効とされて、かかるゲート回路Ｇ１の論理しきい値に対応した電圧をゲート回路Ｇ２に伝えて、前記実施例のような識別情報を発生させる。
【００４８】
以上のような１ビット識別情報発生回路及びそれを用いた識別情報発生回路については、本願発明者により提案されている特許文献３〜７に詳しく述べられている。したがって、これらの特許文献３〜７に述べられている他の回路形式の１ビット識別情報発生回路及びそれを用いた識別情報発生回路を本願発明においても利用することができる。
【００４９】
前記図８あるいは特許文献３ないし７において提案されている半導体チップ識別技術は、個々の半導体製品にユニークな識別情報を自動的に付与するものであるが、該識別情報の一部がわずかではるが変動するという特質を持っている。該識別情報の変動量の大きさは、回路に使用されているＭＯＳトランジスタのゲート長が微細な方向に進む先端プロセスほど小さく、ゲート長が太い方向に遡る旧世代のプロセスほど大きい。また、該変動量は識別できる半導体装置の数、すなわち識別能力に影響するため、識別情報の変動量が大きい旧世代プロセスほど識別能力は低下するが、識別情報のビット数を加増することで、識別能力の低下を抑えて所望の水準に保つことができる。ただし、ビット数を加増すると回路の素子数が増え、回路の配置面積が増加することになるという代償がある。しかも、旧世代プロセスは先端プロセスよりも、回路の集積度が低いため、面積増加の影響がいっそう大きいという問題を抱えている。このような背景から、現時点で依然高いニーズが存在する旧世代プロセス製品においても、回路の配置面積を増加させず所望の識別能力を維持することが必要である。
【００５０】
図１０には、本発明に用いられる識別情報発生回路と出力制御回路の一実施例のブロック図が示されている。この実施例では、本願発明に係る多数決方式を採用した出力制御回路が付加される。１ビット識別情報発生回路を選択する列スキャナのクロック入力の手前に分周器を挿入し、その分周信出力ＣＫＤを列スキャナに供給する。分周器の分周数は多数決標本取得数と等しく、例えば６３などの奇数値である。計数器は、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’の回数をクロックＣＫに対応して計数する。比較器は、計数器で計数された‘１’情報が上記分周数の過半数を超えているかを検知して当該ビットの多数決に従った情報ビットＤＥＴを出力するものである。このような分周器、計数器及び比較器といった簡単な回路の追加により、半導体装置自体で前記のような多数決による識別情報を生成することができる。
【００５１】
計数器は、Ｕ／Ｄ計数器（アップダウン・カウンタ）に置き換えて、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’のときクロックＣＫに対応して計数値に１を加え、識別情報出力ＯＵＴが‘０’のとき計数値から１を減ずるものである。判定器は、Ｕ／Ｄ計数器で計数された結果が、プラスであるかマイナスであるかを検知するものである。マイナスであれば‘多数決０’、プラスであれば‘多数決１’とみなすようにしてもよい。
【００５２】
また、前記のように多数決による識別情報の各ビットの決定は、上記識別情報発生回路から奇数回数の読み出しを行って、多数決によりそれぞれのビットの‘１’が発生するビットでは、標本取得回数が６３回の多数決を取ると‘１’と‘０’とが決定される。半導体装置から上記出力信号ＯＵＴが読み出される場合には、半導体装置の外部に上記識別情報を決定するための多数決による信号処理を行うようにしてもよい。最も、簡単な信号処理例は、上記シリアルに出力された識別情報を一旦メモリやレジスタに記憶させる。奇数個の識別情報の各ビット毎に対応するものの‘１’と‘０’を計数して、‘１’の計数値が‘０’の計数値よりも大きいとそのビットを‘１’と決定し、逆に‘０’の計数値が‘１’の計数値よりも大きいとそのビットを‘０’と決定する。また、上記のようなＩＤの個々のビットの多数決の判定方法に介しては、マイクロプロセッサ上のソフトウェアや前記のような半導体テスタ上のプログラムなどによって実行されてもよい。
【００５３】
図１１には、図１０の識別情報発生回路での識別方法を説明するための相関図が示されている。同図は、変動ビットが連続して同じデータを発生する確率の、該変動ビットの０／１比率および多数決の標本取得回数との相関関係が示されている。ここで、変動ビットの０／１比率とは、ある識別情報に含まれる変動ビットについて、‘０’の情報を発生する頻度と‘１’の情報を発生する頻度の比率のことをいう。同図の曲線のうち最も外側の口の広いお椀型のものは、多数決判定を採用しないものである。すなわち、多数決標本取得回数が１に対応したものである。多数決の標本取得回数が３、７、１５、３１、６３及び１２７のように増えるほどお椀の口が狭まる。
【００５４】
図１１において、例えば、０／１比率が３０：７０（同図中では０．３）または７０：３０（同図中では０．７）では、多数決を採用しなければ、連続データの一致率は５８％と低く変動が激しいといえるが、多数決を採用した場合、０／１比率が３０：７０（同図中の０．３）以下または７０：３０（同図中の０．７）以上では、連続データの一致率はほとんど１００％である。
【００５５】
この半導体チップ識別技術は、ＭＯＳトランジスタの特性のバラツキを２値のデジタル情報に加工して半導体装置の固有の識別情報として利用する技術である。該識別情報の素となるＭＯＳトランジスタの特性のバラツキは、ＭＯＳトランジスタの特性を決定付ける不純物元素（ヒ素やボロンなど）の数や分布の統計的変動（この現象は、専門的に「ゆらぎ現象」と呼ばれている。）に起因しているランダムなものである。そのため、シリコン上で隣接した配置のＭＯＳトランジスタ同士であっても、該ＭＯＳトランジスタ間の特性には相関がないことが知られている。しかし、上記ＭＯＳトランジスタの特性のバラツキは微小であるため、該特性のわずかな変化によって２値のデジタル化された識別情報が変動する可能性がある。例えば、動作電源電圧や動作温度などの環境条件の違いによって識別情報は変動するが、条件がまったく同じであっても識別情報の変動が現れる。上記「ゆらぎ現象」は、ＭＯＳトランジスタのゲート長が微細になるほど顕著になるとされる。また、上記識別情報の変動は、「ゆらぎ現象」によるＭＯＳトランジスタの特性のバラツキが大きいほど小さくなる。すなわち、識別情報の変動は、ＭＯＳトランジスタのゲート長が微細な最先端のプロセスほど小さくなり、逆にゲート長が太い旧世代のプロセスほど大きくなるといえる。
【００５６】
上記識別情報の変動の割合（以下、変動率という）は、発明者等の研究によるとおよそ数％であることが分かっている。例えば、ひとつの識別情報を構成するビット数が２００ビットであるとしたとき、複数の識別情報に含まれる変動するビットの平均は１０ビット（５％に相当）くらいである。ただしこれは平均であり、ある識別情報は１ビットであったり、また別の識別情報は２０ビットであったりする。また、前述のとおり、該変動率は、ゲート長が短いほど小さく、長いほど大きくなる。例えば、０．１３μｍでは１％以下であるが、０．３５μｍでは約８％程度である。
【００５７】
他方、回路配置面積はプロセス世代ごとのマスクパターンのルールと回路素子数に比例し、回路素子数はほぼ識別情報ビット数に比例する。また、識別情報ビット数はプロセス世代、変動率、識別能力に密接に関連している。ここで、プロセス世代と識別能力は要求仕様あるいは前提として与えられるものである。変動率は前述のようにプロセス世代に随い与えられる。つまり、回路面積は、プロセス世代と要求識別能力で定まる。
【００５８】
本願発明者等においては、上記識別情報に含まれる変動ビットの挙動の特徴を捉えることができた。それによると、変動ビットの変動の挙動はビット毎に異なり一様なものではなかった。すなわち、個々の変動ビットについて、それぞれが、数百回の測定中に‘０’の情報を発生した頻度と、‘１’の情報を発生した頻度を比べると、５０：５０（それぞれがほぼ同等頻度）ではなく、１００：０（常に'０'）から０：１００（常に'１'）の間に分散していることが確認された。これは例えば、ある識別情報に含まれる３つの変動ビットについて、‘０’の情報を発生する頻度と‘１’の情報を発生する頻度の比率が、一つ目の変動ビットのそれが５０：５０であって、また別の変動ビットのそれが２０：８０であって、さらに別の変動ビットのそれが６０：４０であることなどをいう。
【００５９】
上記の例の識別情報に含まれる変動ビットを、０／１比率が５０：５０のものをビットＡ、２０：８０のものをビットＢおよび６０：４０のものをビットＣとする。このとき、該識別情報を異なる時刻に一回ずつ測定して、各変動ビットが、１回目と２回目で一致する確率を求めると以下のようになる。
【００６０】
上記ビットＡの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．５×０．５＝０．２５であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．５×０．５＝０．２５であるから、合計すると０．２５＋０．２５＝０．５である。
【００６１】
上記ビットＢの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．２×０．２＝０．０４であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．８×０．８＝０．６４であるから、合計すると０．０４＋０．６４＝０．６８である。
【００６２】
上記ビットＣの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．６×０．６＝０．３６であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．４×０．４＝０．１６であるから、合計すると０．３６＋０．１６＝０．５２である。
【００６３】
このように、１回目と２回目で一致する確率は、０／１比率が５０：５０の上記変動ビットＡにおいて、最小でそれは５０％であり、０／１比率が５０：５０から０：１００あるいは１００：０のどちらかに偏れば、１回目と２回目で一致する確率は増すことがわかる。なお、０／１比率が、０：１００あるいは１００：０の場合にはいずれも１００％である。
【００６４】
前記のビットＡ、ビットＢおよびビットＣのそれぞれの０／１比率が上記多数決法を用いた場合、どのような値に変化するか算出してみる。まず、識別情報の標本取得回数を３回としたとき、‘０’と‘１’が３回のうち何回含まれるかの場合分けをして、それぞれの場合分けの確率を求めた。なお、ｎＣｍは組み合わせｎ！／ｎ！（ｎ−ｍ）！を意味する。
【００６５】
１）ビットＡの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．５0・０．５3 ＝０．１２５ │
│ １ │ ２ │ 3Ｃ1・０．５1・０．５2 ＝０．３７５ │
│ ２ │ １ │ 3Ｃ2・０．５2・０．５1 ＝０．３７５ │
│ ３ │ ０ │ 3Ｃ3・０．５3・０．５0 ＝０．１２５ │
└───────┴───────┴────────────────────┘
このとき、多数決に従い、‘０’が２回以上発生した場合を新たに‘多数決０’と定義し、‘１’が２回以上発生した場合を新たに‘多数決１’と定義したとき、いずれも確率は５０％（＝０．１２５＋０．３７５）である。
【００６６】
２）ビットＢの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．２0・０．８3 ＝０．５１２ │
│ １ │ ２ │ 3Ｃ1・０．２1・０．８2 ＝０．３８４ │
│ ２ │ １ │ 3Ｃ2・０．２2・０．８1 ＝０．０９６ │
│ ３ │ ０ │ 3Ｃ3・０．２3・０．８0 ＝０．００８ │
└───────┴───────┴────────────────────┘
このとき、多数決に従い、‘多数決０’の発生確率は１０．４％（＝０．０９６＋０．００８）であり、‘多数決１’の発生確率は８９．６％（＝０．５１２＋０．３８４）である。
【００６７】
３）ビットＣの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．６0・０．４3 ＝０．０６４ │
│ １ │ ２ │ 3Ｃ1・０．６1・０．４2 ＝０．２８８ │
│ ２ │ １ │ 3Ｃ2・０．６2・０．４1 ＝０．４３２ │
│ ３ │ ０ │ 3Ｃ3・０．６3・０．４0 ＝０．２１６ │
└───────┴───────┴────────────────────┘
このとき同様に、‘多数決０’の発生確率は６４．８％（＝０．４３２＋０．２１６）であり、‘多数決１’の発生確率は３５．２％（＝０．０６４＋０．２８８）である。
【００６８】
以下に、上記の算出手法に基づいた０／１比率および識別情報の標本取得数に対する‘多数決０’と‘多数決１’の関係についていくつかの数値例が示されている。標本取得回数が６３回を見ると、０／１比率が２０：８０の変動ビット、すなわち１０回に２回程度‘０’が発生し１０回に８回程度‘１’が発生するビットでは、標本取得回数が６３回の多数決を取ると‘１’と判定される確率はほぼ１００％となる。また、０／１比率が６０：４０の変動ビット、すなわち１０回に６回程度‘０’が発生し１０回に４回程度‘１’が発生するビットでも、標本取得数が６３回の多数決を取ると‘０’と判定される確率は９４．６％と大幅に高くなる。
【００６９】
０／１比率が６０：４０の変動ビット、すなわち１０回に６回程度‘０’が発生し１０回に４回程度‘１’が発生するビットの場合、標本取得数６３回の多数決を取ると、０／１比率は６０:４０から９４．６：５．４に明瞭化する。０／１比率が９４．６：５．４の変動ビット、すなわち２０回に１回程度‘０’が発生し２０回に１回程度‘１’が発生するビットの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．９４６×０．９４６＝０．８９５であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．０５４×０．０５４＝０．００３であるから、合計すると０．８９５＋０．００３＝０．８９８である。つまり、０／１比率が６０：４０の変動ビットが２回連続して同じデータを発生する確率は、０．５２（５２％）から０．８９８（９０％）に向上する。
【００７０】
変動ビットのような不安定な現象や雑音が重畳した複雑な現象の本質を見極めるために、多くの場合統計的な解析手法が用いられる。例えば、代表的なものとして平均値や中央値、最頻値などの手法が用いられる。この実施例の変動ビットにおいて、本願発明者は、最頻値法を用いることとした。これは、多数決の判定結果と言い換えてもよいので、上記の標本取得回数は、例えば１５回や６３回というような奇数とすることが望ましい。標本採取回数を増せば連続データの一致率は高まるが、標本の取得に要する時間を考慮して適正な回数を選択することが望ましい。
【００７１】
上記のような識別情報の取得方法を用いることにより、識別情報のビット数（回路面積）を小さくし、識別情報の変動率を実効的に低減することができる。識別情報の変動は、ＭＯＳトランジスタのゲート長が微細な最先端のプロセスほど小さくなり、逆にゲート長が太い旧世代のプロセスほど大きくなる。したがって、本願発明に係る識別情報の取得方法は、素子サイズが大きい旧世代のプロセスにおいて回路面積を小さくする上で効果的である。
【００７２】
以下に、上記の算出手法に基づいた０／１比率および識別情報の標本取得数に対する‘多数決０’と‘多数決１’の関係について図１に示した多数決標本取得回数３、７、１５、３１、６３、１２７にそれぞれ対応した数値例を示す。
【００７３】
┌─────┬─────────┬──────────┬──────────┐
│０／１比率│多数決標本取得回数│‘多数決０’の比率 │‘多数決１’の比率 │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ３ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ３ │ １０．４％ │ ８９．６％ │
│６０：４０│ ３ │ ６４．８％ │ ３５．２％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ７ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ７ │ ３．３％ │ ９６．７％ │
│６０：４０│ ７ │ ７１．０％ │ ２９．０％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ １５ │ ５０．０％ │ ５０．０％ │
│２０：８０│ １５ │ ０．４％ │ ９９．６％ │
│６０：４０│ １５ │ ７８．６％ │ ２１．４％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ３１ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ３１ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ ３１ │ ８７．１％ │ １２．９％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ６３ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ６３ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ ６３ │ ９４．６％ │ ５．４％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ １２７ │ ５０．０％ │ ５０．０％ │
│２０：８０│ １２７ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ １２７ │ ９８．８％ │ １．２％ │
└─────┴─────────┴──────────┴──────────┘
【００７４】
図１２には、本発明が適用される半導体集積回路装置の、いわゆる後工程と言われる一実施例の製造工程(1) ないし(13)の構成図が示されている。この実施例では、本体ＬＳＩをＤＲＡＭとＳＲＡＭが混載された大規模システムＬＳＩとし、プログラム専用チップはレーザ切断メタルフューズの使用を前提としている。以下、図１２を用いて製造工程の流れを説明する。
【００７５】
（1)本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などと連結しデータベースに格納する。
【００７６】
(2) 本体ＬＳＩウェハをダイシングする。
(3) 本体ＬＳＩのみ、マルチチップモジュール基板に仮実装する。本図では、本体ＬＳＩは１つであるが複数であることもある。
(4) 選別試験テスタにより本体ＬＳＩから識別番号を読み出し、ホストコンピュータに送る。ホストコンピュータは、識別番号から本体ＬＳＩを認識し、個々の本体ＬＳＩに必要な情報をテスタに返す。必要な情報とは、上記の不良メモリセル救済情報や、本体ＬＳ１識別情報などホストコンピュータによりデータベースで管理されていたものである。これを本体ＬＳＩレジスタ情報と呼ぶ。選別試験テスタは、本体ＬＳＩレジスタ情報を、例えば不良メモリセル救済情報であれば、本体ＬＳＩ内の救済回路の救済アドレスレジスタに格納し、内部電源回路設トリミング定値であれば内部回路内のトリミング値設定レジスタに格納する。
【００７７】
選別試験テスタは、本体ＬＳＩレジスタ情報設定後、プローブ試験ではできないような高速動作試験などを行う。さらにここで新たに不良になったものについては、その不良情報をホストコンピュータに転送する。ホストコンピュータは、送られた不良情報とで採取した情報を合わせ再救済や調整が可能であるか解析し、再びデータベースに格納する。
【００７８】
(5) プログラム専用チップに、本体ＬＳＩに必要なレジスタ情報をプログラムする。さらに必要であれば、製造管理情報や、顧客情報、暗号、機能情報などのプログラムを行う。プログラム専用チップは、１チップに複数の本体ＬＳＩの情報を格納できる。例えば、１００個の本体ＬＳＩ分の容量があるとすると、レーザ切断装置は、ホストコンピユータから１００個の本体ＬＳＩ分の識別番号とレジスタ情報を受け取り、受け取った情報をもとに、１００個のプログラム専用チップに全て同じ１００本体ＬＳＩ分のレジスタ情報をプログラムする。
【００７９】
ここで、プログラム専用チップのフューズ切断時間を見積もってみる。例えば、１個の本体ＬＳＩ当たりのプログラムビツト数が１０００ビット、１個のプログラム専用チップに１００本体ＬＳ１分格納（登録）できるとすると、１つのプログラム専用チップは１０万本（１０００×１００）のヒユーズを搭載する。最新のレーザ切断装置の能力は、毎秒５０００パルス以上であるので、約２０秒で１０万本すなわち１個のプログラム専用チップの切断が可能である。１００チップでは、２０００秒（３３分）である。また、プログラム専用チップの面積は、１つのフューズの大きさを１５平方マイクロンとすると、フューズ部だけで１．５平方ミリメートル、周辺回路やパッドを含めると約３平方ミリメートルである。
【００８０】
(6) レーザ切断不良チップを除去するため、プローブ検査を行う。なお本工程の前に、チップを保護する保護膜を付ける工程を付加することもある。検査データパターンは、ホストコンピュータから受け取る。ここで、レーザ切断不良チップが発生することもあるので、前記工程・でプログラムされるチップ数は、１００個よりも多めとする。この数は歩留の実績によって調整する。ここで、プログラム専用チップが本体ＬＳＩより少なく不足した場合、余った本体ＬＳＩは回収され別のグループに混成される。逆に、プログラム専用チップが余った場合は廃棄する。いずれにしても損害になるが、貴重な本体ＬＳＩを廃棄するよりは経済的である。
【００８１】
(7) プログラム専用チップをダイシングする。ダイシングされたチップは、工程(6) において同一のプログラムがされた１００個と余裕分がピックアップされ、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
【００８２】
(8) プログラム専用チップをマルチチップモジュールパッケージに実装する。この時、前記工程(4) と(6) で対応付けられたグル一プが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、大幅な工程の変更は必要ない。なお、本実施例では、本組立工程では後の分離工程(10)のために、完全な封止やキャップは行わないとしているが、必ずしもこの方法に限定するものではない。
【００８３】
(9) 完成したマルチチップモジュールが最終選別試験される。プログラム専用チップには、上記実施例では、１００チップ分の救済情報が収められて（登録されて）いる。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。具体的には、本体ＬＳＩから識別番号がプログラム専用チップに送られ、プログラム専用チップは、送られた識別番号と登録された識別番号を比較し、モジュールに実装された本体ＬＳＩを認識し、救済情報など必要なレジスタ情報を本体ＬＳＩに送る。本体ＬＳＩは、送られたレジスタ情報をもとに内部の初期設定を行う。その後、最終試験が行われる。含格したものは、次の封止工程に送られ、不合格のものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００８４】
(10)最終試験に合格したモジュールは封止またはキヤップされ出荷される。
(11)不合格品のうち再生可能可能品は、プログラム専用チップが分離される。
(12)再生可能品は回収され、新たな数量単位にまとめられる。
(13)回収された再生可能品を、再び選別試験にかける。その際、本体ＬＳＩから識別番号が読み出され、それに対応する過去のプロープ試験情報、選別試験情報、最終選別試験情報などがホストコンピュータから取り出される。また図示してないが、この新たな再生可能品について、非再生品と同様にプログラム専用チップが作成され同様の工程を進行する。プログラム専用チップとして、電気的にプログラム可能な素子によるものに置き換えることもできる。この場合、工程数が削減できる。
【００８５】
上記のような製造工程において、(1) 本体ＬＳＩをプローブ試験テスタでは、異なる環境条件での前記のような試験が行われる。つまり、ウェハ上で電圧、リーク電流及び温度などの環境条件が異なる第１の特性値及び第２の特性値が求められ、ホストコンピュータでの前記のような統計的処理によって潜在不良と判定されたデータが、かかる半導体装置の識別番号に対応されてデータベースに格納される。この場合、第１の特性値及び第２の特性値が複数通りの電圧、リーク電流及び温度などの環境条件の組み合わせとされる。
【００８６】
上記(1) 本体ＬＳＩをプローブ試験テスタにおいて、半導体チップに前記のような識別番号が付されていなくてもよい。半導体チップは、ウェハ上に碁盤目状に形成されるものであり、個々にウェハ上のアドレスを割り付けることができる。このアドレスをチップの識別番号として記憶しておけば、前記のような本願発明の検査方法に利用することができる。この検査方法により、潜在不良を存在すると判定された半導体チップは、上記(2) ダイシング工程の後に、前記規格外として不良とされるチップ、ＰＡＴ手法により不良とされるチップとともに排除される。以下は、図１２の工程とは異なり従来の製造方法と同様に製造されてもよい。つまり、本願発明に係る半導体装置の検査方法は、プローブ試験工程だけで実施されるものであってもよい。
【００８７】
図１２の実施例において、上記(4) 及び(9) の選別工程でも異なる環境条件での前記のような試験が行われる。上記(4) の選別工程での異なる環境条件での試験データは、(1) の試験データも含まれる。ホストコンピュータを介して上記識別番号を参照してデータベースから上記(1) で取得された試験データを取り出すことができる。上記(9) の選別工程での異なる環境条件での試験データは、(4) の試験データも含まれる。上記同様にホストコンピュータを介して上記識別番号を参照してデータベースから上記(4) で取得された試験データ取り出すことができる。このように２つの環境条件の組み合わせを多数とすることにより、様々な環境条件で試験データでの上記潜在不良の炙り出しができるのでより高い精度での潜在不良を検出するこが可能となる。
【００８８】
この実施例では、２つの半導体チップを組み合わせで１つのモジュール化するものでは、２つの半導体チップの個々の不良発生に加えて、２つの半導体チップを相互に接続する部分での不良発生の可能性がある。したがって、上記(9) の選別工程での本願発明を適用することにより、様々な形態の潜在不良の洗い出しに効果的であり、信頼性の向上を図る上で有益である。
【００８９】
図１３には、本発明が適用される半導体集積回路装置の、いわゆる後工程と言われる他の一実施例の製造工程(1) ないし(14)の構成図が示されている。
【００９０】
(1) 本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
【００９１】
(2) 本体ＬＳＩウェハをダイシングする。
(3) 本体ＬＳＩをパッケージに組み立てる。
(4) 図１１の工程(4) と同じ。
(5) 図１１の工程(5) と同じ。
【００９２】
(6) プログラム専用チップをダイシングする。ダイシングされたチップは、図１１の実施例と同様に、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
(7) プログラム専用チップを組み立てタスタより切断確認を行う。
【００９３】
(8) 本体ＬＳＩとプログラム専用チップを回路実装ボードに実装する。この時、前記工程(4) と(6) とで対応付けられたグループが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので大幅な工程の変更は必要ない。
【００９４】
(9) 完成したボードが実装試験される。試験に合格したボードは出荷される。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。本体ＬＳＩまたはプログラム専用チップおよびボード実装にともなう不具合が確認されたものは、分離工程(10)に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００９５】
(10)不合格品のうち再生可能ボードは、プログラム専用チップが分離される。
(11)再生可能ボードは回収され、新たな数量単位にまとめられる。
(12)回収された再生可能ボードに対するプログラム専用チップが作られる。今回のレジスタ情報は、前回のレジスタ情報に実装試験結果が加えられたものである。
【００９６】
(13)回収されたボードは再び実装工程(8) に戻され、前記工程(13)で作成されたプログラム専用チップとともに１つの実装ボードに実装され、以降同様の工程を進行する。
【００９７】
上記のような製造工程において、(1) 本体ＬＳＩをプローブ試験テスタでは、異なる環境条件での前記のような試験が行われる。つまり、ウェハ上で電圧、リーク電流及び温度などの環境条件が異なる第１の特性値及び第２の特性値が求められ、ホストコンピュータでの前記のような統計的処理によって潜在不良と判定されたデータが、かかる半導体装置の識別番号に対応されてデータベースに格納される。この場合、前記説明したように第１の特性値及び第２の特性値が複数通りの電圧、リーク電流及び温度などの環境条件の組み合わせとされる。
【００９８】
上記(4) 及び(9) の選別工程でも異なる環境条件での前記のような試験が行われる。上記(4) の選別工程での異なる環境条件での試験データは、(1) の試験データも用いられる。(4) の選別工程において、上記ホストコンピュータを介して上記識別番号を参照してデータベースから上記(1) で取得された試験データを取り出して、前記のような相関傾向を調べるようにすることができる。上記(9) の選別工程での異なる環境条件での試験データは、上記同様に前の選別工程である(4) の試験データも含まれる。上記同様にホストコンピュータを介して上記識別番号を参照してデータベースから上記(4) で取得された試験データ取り出すことができる。このように２つの環境条件の組み合わせを多数とすることにより、様々な環境条件で試験データでの上記潜在不良の炙り出しができるのでより高い精度での潜在不良を検出するこが可能となる。
【００９９】
図１４には、本願発明に係る半導体装置の製造方法の他の一実施例の製造工程図が示されている。ＬＳＩのウェハ加工工程２００において、いわゆる前工程を完成したウェハ１０１は、プローブ検査工程２００において個々のＬＳＩの基本的な特性などの試験を行い、製造過程で生じた欠陥を含むＬＳＩが従来のような特性要求仕様に対応した規格内のもの及びＰＡＴ手法により合格したものについて潜在不良が本願発明に係る検査方法により検出される。上記ＰＡＴ手法のための統計処理は、本願発明の統計処理においてそのまま利用される。
【０１００】
ここでウェハ２０１には、前記識別情報発生回路が搭載されており、プローブ検査時にＬＳＩ試験装置（以下、テスタという。）２０３により、個々のＬＳＩに搭載された識別情報発生回路から発生した識別情報２０２を取り出し、データベース２５０に格納２０４する。このとき、上記識別情報２０２に対応して該個々のＬＳＩに関連する上記の不良データ、潜在不良データを含んだ製造履歴情報２５１（製造工場、ロット番号、ウェハ上のアドレス等）などを同データベース２５０に格納２５２する。
【０１０１】
続いて、ダイシング工程２１０において、ウェハ２０１上のＬＳＩが、一つひとつのチップ２１１に切断され、さらに後工程と呼ばれる組み立て工程（パッケージング）２２０において、各チップがリードフレームにマウントや、リードフレームとＬＳＩ電極の接続、樹脂等の封入が行われる。
【０１０２】
次に、後工程の一部であるマーキング工程２３０において、パッケージレーザマーカ２３１によってパッケージの表面に、製造者の企業名や製品の型名などが刻印される。このようなマーキング工程２３０において、組み立てを完成した半導体製品２２１個々に対して識別番号２２３を付与する。該半導体製品２２２の該識別番号２２３は、特定の規則により、例えば連続した数字でもよいが、半導体装置に付与された識別番号２２３は互いが異なる番号であることが条件である。
【０１０３】
選別工程２４０では、パッケージングされ識別情報が刻印された半導体製品２２２の詳細な電気的特性が検査される。テスト冶具２４３に装着された該半導体製品２２２−ａは、ＬＳＩテスタ２４５によって検査され、検査の終了した該半導体製品２２２−ｂは良品または不良品に区別される。この検査においても、前記同様に特性要求仕様に対応した規格内、ＰＡＴ手法により合格したものについて潜在不良が本願発明に係る検査方法により検出される。この選別工程２４０において、ＬＳＩテスタ２４５は、被試験半導体製品２２２−ａの電気的特性の検査とともに識別情報２４４を読み出す。さらに、同時にビジョンセンサ２４１によって該半導体製品２２２−ａに刻印された識別情報を検出２４２する。それらを、データベース２５０に格納する。上記の一連の動作によって、半導体製品のパッケージに刻印された識別番号２２３と内部に封止されたチップの識別情報２４４（２０２）を一対一に対応付けることができる。
【０１０４】
すなわち、半導体製品２２２−ａの特性データと識別情報及び識別番号２２３を関連付けたデータを、個々の半導体製品２２２−ａの試験結果としてデータベース２５０へ格納する。それによって、データベース２５０では、プローブ試験工程２００で読み取った識別情報２０２（これを第１識別情報という）と上記選別工程で読み取った識別情報２４４（これを第２識別情報）を照合することで、識別番号２２３とチップの製造履歴情報２５１を関連付けることができる。
【０１０５】
図１５には、この発明に係る半導体製品のパッケージの刻印説明図が示されている。これらは、主に製品のトレーサビリティを保証する目的で利用されているが、一般的には、製品名、工場名、週コードを特定する情報と、その他のメーカが独自に利用する管理番号などからなっている。本実施例では、その後に、ロット番号（５５）、チップアドレスＸ（０１）、チップアドレスＹ（２２）などのチップ識別情報を刻印している。このチップ識別情報の例では、情報そのものに意味を持っているため、そのものを読めば履歴が判明するため、比較的人間に対して親近感がある。電気的な読みは出しが不可能な場面でも、その認識が可能である。例えば、半導体素子が破壊してしまい、通電が不可能な状態でも、その識別が可能になるものである。チップ識別情報の意味を不特定の他社に知られたくない場合は、ある種の暗号化を施してもよい。
【０１０６】
図１６には、前記選別工程２４０で用いられるＩＣハンドラ３００の概略的な構成図が示されている。トレー３０１は、選別試験前の半導体製品３２２を収納するための容器であり、トレー３０３は選別試験後の半導体製品３２２−ｂを収納するための容器であり、ＩＣソケット３０２は、選別試験用のテスト冶具３４３に装着されたＬＳＩを挿入して固定する部品である。ＩＣピッカー３０５は、水平駆動装置３０４と垂直駆動装置（図の矢印で示す）によって、トレー３０１内の半導体製品（図１４の２２２−ａ）を拾い上げ、ＩＣソケット３０２に挿入し、検査の終わった半導体製品（図１４の２２２−ｂ）をトレー３０３へ移す装置である。ビジョンセンサ３１０は、ＩＣソケット３０２に挿入された半導体製品のパッケージに刻印された識別番号を読み取る。
【０１０７】
本実施例において、半導体装置に刻印された識別番号からＬＳＩの履歴を追跡する場合は、マーキングデータ管理ファイルに登録された同じ識別番号に対応する、識別情報を検索し、さらにプローブ検査データ収集システムや選別データ収集システムに蓄積された、識別情報と照合する。刻印もレーザマーキングの限定されるものではなく、印刷によるものであってもよい。
【０１０８】
この実施例の半導体装置の識別方法では、半導体装置あるいはそれが用いられた電子装置において、不良が発生したときの解析を容易にすることができる。例えば、航空機では部品に不良が発生すると、同型あるいはその部品が用いられた航空機のすべてについて点検が行われて、部品不良を未然に発見したというニュースを耳にする。航空機では、絶対数が少ないので上記点検は可能である。一方、自動車搭載等のように高い信頼性が要求される半導体装置においては、特定の半導体装置に不良が発生したからといって全ての自動車を対象とした同様な点検は絶対数が膨大であるので不可能である。この発明に係る半導体装置の識別方法を利用すると、半導体装置においてプロセス不良が原因とみられる半導体装置の不良が発生した場合には、前記識別方法を用いることにより、当該半導体装置が製造されたロット、更にはウェハ上のアドレスに絞って半導体装置を特定することができる。したがって、多少規模が大きくなるが上記半導体装置が搭載された自動車の車体番号と対応付けて半導体装置を管理することにより、前記航空機と同様な点検、あるいは車検等を利用した重点点検を実施することも可能になる。
【０１０９】
前記自動車搭載向の半導体装置の他に、大量の半導体装置が搭載されるテレビジョン受像機や録画装置等においても、半導体装置においてプロセス不良が原因とみられる半導体装置の不良が発生した場合には、前記識別方法を用いることにより、当該半導体装置が製造されたロット、更にはウェハ上のアドレスに絞って半導体装置を特定することができる。したがって、前記同様に上記半導体装置が搭載されたテレビジョン受像機や録画装置等と対応付けて半導体装置を管理することにより、前記同様な点検、製品回収を行うことも可能となる。
【０１１０】
前記のような半導体装置の識別方法を採用するときには、前記のような検査方法によって合格して出荷された半導体装置に対して、前記のような不良が発生した場合、前記のような半導体装置の出荷前に遡って、当該製品のどの検査段階、あるいは検査段階同士での２つの環境条件の組み合わせの中で疑わしいものを探し出すことができる。そして、実際の不良原因をつきともたり、その判定基準にフィードバックして判定基準の見直しを行うようにすることもできる。
【０１１１】
前記特許文献２には、ある時期に製造したチップの中に前記統計上の異常品がわずかでも含まれていた場合、同時期に製造したすべてのチップの出荷を見合わせるなどの考え方があることを紹介している。確かに、半導体製品のゼロ・ディフェクト化を目指すうえで、不具合の因子を内包する異常チップを徹底的に排除する目的において、有効な手法のひとつである。しかしながら、このようなある意味で連帯責任的な考え方の適用は、経済性の観点においては常に望ましいものではないといえる。なぜなら、半導体のプロセスはウェハの大口径が進み、今や３００ｍｍ径の製造ラインが主流となりつつあるなかで、一枚のウェハから取得されるチップの数が増えるほど一つのチップが負う責任が、不合理に重くなるからである。
【０１１２】
図１７には、この発明に係る半導体装置の検査結果を用いた不良品判別方法の一実施例の説明図が示されている。図１７（Ａ）には、前記検査方法により潜在不良を含む異常品５０１のウェハ５００内の分布の例が示されている。同図では左下の比較的限られた場所に該異常品５０１が分布している様子が示されているが、何らかのプロセス的な変化が主にここを中心とする領域に及んだ可能性があると推定することができる。
【０１１３】
図１７（Ｂ）に示すように、例えば上記異常品５０１の位置をカバーする領域５０２に限定して、その領域にかかるチップをすべて排除の対象とすることで前記のように経済性を大きく損なうことを避けることができる。この実施例では、ウェハの領域を図１７（Ｂ）の如くウェハの中心を通る放射状の直線によって４分等に区切ったが、必ずしもこれに限定されなくとも、例えば同心円状の形状に区切っても、またそれらを組み合わせても構わない。
【０１１４】
前記特許文献２では、半導体チップの特定をウェハ上の位置情報でしか特定できないためにプローブ試験でしか適用できない。本願発明では、半導体チップに識別番号が付されているので、前記図１の第２検査工程１１０や第３検査工程１２０において検出された潜在不良の半導体装置の識別情報からウェハ上のアドレスを特定し、図１７（Ｂ）の領域５０２の全アドレスを摘出し、そこからデータベースを参照して各半導体チップの識別情報を逆引きして領域５０２の半導体装置を特定することができる。つまり、上記第２検査工程で検出された潜在不良を含む領域５０２に存在した半導体装置は、上記第３検査工程に入るときに見つけ出して排除し、上記第４検査工程で検出された潜在不良を含む領域５０２に存在した半導体装置は、上出荷時に見つけ出して排除することができる。
【０１１５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上記潜在不良を有すると判定された半導体装置は、低品位品としてグレードを下げて出荷するものとしてもよい。本願発明において取得される試験データは、デジタル値に変換された各種測定データそのものの他、かかるデジタル値の下位ビットを削除して上位ビットでグループ化したもの、あるいは測定時に一定の幅を持ってランク付けされたもの等であってもよい。このようにグループ化した場合には、試験データのビット数が少なくなりデータベースに記憶するときの記憶容量を小さくできる。
【産業上の利用可能性】
【０１１６】
この発明は、潜在的不良の効果的な検出に向けた半導体装置の検査方法、検査システム及び製造方法として広く利用することができる。
【図面の簡単な説明】
【０１１７】
【図１】この発明に係る半導体装置の検査工程の一実施例の構成図である。
【図２】ＰＡＴ手法の基本的概念を説明するための模式図である。
【図３】ＰＡＴ手法の基本的概念を説明するための模式図である。
【図４】この発明の半導体装置の検査方法における統計処理を説明する模式図である。
【図５】この発明の半導体装置の検査方法における統計処理を説明する他の模式図である。
【図６】この発明に係る半導体装置の検査方法を説明するための模式図である。
【図７】図６の試験データの統計処理を説明する他の模式図である。
【図８】本発明に好適な識別情報発生回路の一実施例のブロック図である。
【図９】図８に示した１ビット分の識別情報発生回路の一実施例の回路図である。
【図１０】本願発明に用いられる識別情報発生回路と出力制御回路の一実施例のブロック図である。
【図１１】図１０の識別情報発生回路での識別方法を説明するための相関図である。
【図１２】本発明が適用される半導体集積回路装置のい後工程と言われる一実施例の製造工程の構成図である。
【図１３】本発明が適用される半導体集積回路装置のい後工程と言われる他の一実施例の製造工程の構成図である。
【図１４】本願発明に係る半導体装置の製造方法の他の一実施例の製造工程図である。
【図１５】この発明に係る半導体製品のパッケージの刻印説明図である。
【図１６】図１４の選別工程２４０で用いられるＩＣハンドラ３００の概略的な構成図である。
【図１７】この発明に係る半導体装置の検査結果を用いた不良品判別方法の一実施例の説明図である。
【符号の説明】
【０１１８】
１００，１１０，１２０…検査工程、１０１…ウェハ、１０２，１１２，１２２…ＬＳＩテスタ、１０４…ウェハプローバ、１１１，１２１…組み立て品、１３０…ネットワーク、１４０…生産管理サーバ、１４１…排除チップ情報、
２００…ウェハ加工工程、２０１…ウェハ、２０２…識別情報、２０３…ＬＳＩ試験装置、２１０…ダイシング工程、２１１…チップ、２２０…組み立て工程、２２１…半導体製品、２３０…マーキング工程、２３１…レーザマーカ、２２３…識別番号、２４０…選別工程、２４１…ビションセンサ、２４３…テスト治具、２４５…ＬＳＩテスタ、２５０…データベース、
３００…ＩＣハンドラ、３０１，３０３…トレー、３０２…ＩＣソケット、３０４…水平駆動装置、３０５…ＩＣピッカー、３１０…ビションセンサ、
５００…ウェハ、５０１…異常品、５０２…領域、
【技術分野】
【０００１】
この発明は、半導体装置の検査方法、検査システム及び製造方法に関し、例えば半導体装置の高信頼性に向けた半導体装置の検査方法、検査システム及び製造方法に利用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置は、様々の検査工程により不良品が除かれて良品が出荷される。しかながら、最終ユーザーにおいて半導体装置の不良が発生している。半導体チップにおける特性の劣化を検出し、製造された半導体装置における経時的な不良発生を未然に防止することが可能にされた検査方法として、特開平２００２−２１４２９４号公報がある。また、出荷後に不良品となる可能性の高い半導体装置を効率よく排除する半導体装置の選別方法として特開２００７−０９５５９３号公報がある。半導体装置の特性が検査規格に収まっていたとしても、その半導体装置といっしょに製造された同一の半導体装置の集団の特性の中心的な分布から大きくはずれているものは、その半導体装置が長時間使用される間に徐々に劣化する危険性をもっているという考え方のもとで、その半導体装置を異常品とみなし排除するというＰＡＴ（Part Average Testing) 手法がある。ＰＡＴ手法に関しては、日経ＢＰ社配信ニュースhttp://techon.nikkeibp.co.jp/article/NEWS/20061206/125049/がある。
【０００３】
本願発明者においては、個々のＬＳＩにユニークな識別情報（以下、ＩＤということがある。）を付与する標準ＣＭＯＳ論理ゲート等で構成された識別情報発生回路とその応用例について、特表２００２−５３７６４６号公報、特開２００３−３３２４５２号公報、特開２００５−００５４３２号公報、特開２００６−２０８０３１号公報、特開２００６−３３２２１９号公報により提案している。
【特許文献１】特開２００２−２１４２９４号公報
【特許文献２】特開２００７−０９５９５３号公報
【非特許文献３】日経ＢＰ社配信ニュースhttp://techon.nikkeibp.co.jp/article/NEWS/20061206/125049/
【特許文献３】特表２００２−５３７６４６号公報
【特許文献４】特開２００３−３３２４５２号公報
【特許文献５】特開２００５−００５４３２号公報
【特許文献６】特開２００６−２０８０３１号公報
【特許文献７】特開２００６−３３２２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
前記特許文献１おいて提案されている検査方法は、半導体チップに電気的書き込みが可能なＲＯＭを搭載しておいて、ウェハテスト時に検査データ（又はチップのＩＤ）をＲＯＭに書き込み、組み立て後の選別テスト時の検査データと上記ＲＯＭに記憶された検査データ（又はＩＤにより検査データを取り出して）とを比較してパッケージングによるチップの特性劣化を検査するというものである。この検査方法では、個々の半導体装置での個別的な特性劣化を検出するというものであり潜在的な不良の洗い出しに限界がある。また、半導体チップに電気的書き込みが可能なＲＯＭを形成することが必要となり、半導体装置の製造プロセスを複雑にしてしまう。前記特許文献２において提案されている判別方法は、半導体ウェハ上を複数区分に分割し、各区分に形成された半導体チップの不良率を算出して、不良率の高い区画の半導体装置は良品とされても不良品として排除する。この判別方法は、区画の設定や不良率の選定により様々に異なる結果が得られるので判定が難しい。
【０００５】
ＰＡＴ手法は、主として車載用の半導体装置のテスト手法であり、概略的にいえば、対象の半導体装置の特性が検査規格に収まっていたとしても、その半導体装置といっしょに製造された同一の半導体装置の集団の特性の中心的な分布から大きくはずれているものは、その半導体装置が長時間使用される間に徐々に劣化する危険性をもっているという考え方のもとで、その半導体装置を異常品とみなし排除するという手法である。対象の半導体装置を、第１の検査工程において特性要求仕様を満たす合格品を選別し、さらに該合格品の特性データを統計処理し、該特性データの分布の中心的分布から大きく外れるような異常値（あくまで統計的な特異な値であって要求仕様そのものは満たしている）をもつ上記第１の検査工程での合格品を、該第１の検査以降の第２の検査工程において摘出排除するというものである。上記統計処理は、上記第１の検査工程おいて少なくとも要求仕様を満たしたチップの特性データの中央値から＋６σ及び−６σに相当する値を適用するものであり、より詳しくは、該中央値とは４分位法における第２四分位数であり、σとは（第３四分位数−第２四分位数）／１．３５で算出される値である。これらの値は、一般的な正規分布における平均値や標準偏差値に比べて、極端な外れ値や裾野の分布に影響されにくく頑強であるという特徴を持っている。
【０００６】
上記ＰＡＴ手法では、前記第１の検査工程と同第２の検査工程が互いに異なる環境下で試験がなされる場合、第１の検査工程で異常値を示した同チップが、第２の検査工程において同じ異常値を再現するとは限らない。例えば、チップが第１の検査工程ではウェハ状態であり、第２の検査工程では組み立て品状態である場合、検査時の電源電圧や周囲温度が同一であっても完全に再現させることはきわめて困難と考える。また、将来の劣化につながる危険を抱えているチップが、前記第１の検査工程における測定値が統計上の中心的な分布の内側にある場合には異常チップとして検出できない。
【０００７】
この発明の１つの目的は、潜在的不良を効果的に検出する半導体装置の検査方法、検査システム及び製造方法を提供することにある。この発明の他の目的は、製造工程の煩雑さを回避しつつ、高信頼性を実現した潜在的不良を効果的に検出する半導体装置の検査方法、検査システム及び製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される１つの実施例は、以下の通りである。第１試験ステップにより複数の半導体装置から第１試験データを取得する。第２試験ステップにより上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。第１統計処理ステップにより上記第１試験データを統計処理して第１分布を求める。第２統計処理ステップにより上記第２試験データを統計処理して第２分布を求める。第３統計処理ステップの第１処理により上記第１分布と第２分布との関連傾向を統計的に求め、第２処理により個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する。
【０００９】
本願において開示される他の１つの実施例は、以下の通りである。半導体装置の検査システムは、試験装置とデータ処理装置及びデータベースとを有する。上記試験装置は、複数の半導体装置から第１試験データを取得し、上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。上記データ処理装置は、上記第１試験データを統計処理して第１分布を求める第１統計処理と、上記第２試験データを統計処理して第２分布を求める第２統計処理とを行い、上記第１分布と第２分布との関連傾向を統計的に求める第１処理及び個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する第２処理を行う。上記データベースは、上記データ処理装置を介して上記第１及び第２試験データと、上記第１及び第２統計処理データと、上記関連傾向からはずれた半導体チップを特定するデータを記憶する。
【００１０】
本願において開示される他の１つの実施例は、以下の通りである。半導体装置の製造方法は、デバイス製作工程、ウェハテスト工程、パッケージング工程、ファイナルテスト工程、上記ウェハテスト工程及びファイナルテスト工程で取得した試験データを統計処理するデータ統計処理工程とを有する。上記ウェハテスト工程では、複数の半導体装置から第１試験データを取得する。上記ファイナルテスト工程では、上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する。上記データ統計処理工程では、上記第１試験データを統計処理して分布を求める第１統計処理、上記第２試験データを統計処理して分布を求める第２統計処理、及び第１処理と第２処理からなる第３統計処理を行う。上記１処理は、上記第１分布と上記第２分布との関連傾向を統計的に求める。上記第２処理は、個々の半導体装置について、上記関連傾向から外れたものを摘出して個々の半導体装置に設定された識別情報と関連させてデータベースに記憶する。出荷までに上記摘出された半導体装置を排除する。
【発明の効果】
【００１１】
異なる環境条件での試験データの分布の関連傾向を統計的に検出し、それより外れたものは何処かに異常があると見做すことができるので、潜在的不良を効果的に検出することができる。互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を用いて個々の半導体装置を特定し、上記試験データの分布及び統計的処理を行うことができるので、製造工程の煩雑さを回避しつつ、高信頼性を実現した潜在的不良を効果的に検出することができる。
【発明を実施するための最良の形態】
【００１２】
図１には、この発明に係る半導体装置の検査工程の一実施例の構成図が示されている。第１検査工程１００は、例えばプローブ検査工程であり、ウェハプローバ１０４に装着されたウェハ１０１を半導体試験装置（ＬＳＩテスタ）１０２で試験する。該ウェハ上のすべてのチップには、特に制限されないが、一つひとつのチップを特定するチップ管理情報が、例えば不揮発性メモリなどに記憶され付与されている。該チップ管理情報とは、例えばロット名、ウェハ番号、ウェハ上のチップ座標情報、さらには検査データなど個々のチップの製造履歴に関する情報である。
【００１３】
上記不揮発性メモリによる情報記録に代わる方法として、後に説明するように互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を用いるものであってもよい。
【００１４】
検査対象チップの合否結果や測定された特性データは、例えば半導体製造工場内のネットワーク１３０を通して生産管理サーバ１４０へ送られる。生産管理サーバ１４０は、上記第１検査工程１００で取得された特性データをＰＡＴ手法によって統計処理し、各特性データの前記の中央値や＋６σ及び−６σの正常値範囲を算出し、該正常値範囲を超えると値をもつチップを摘出し、それらのチップを排除チップに指定し排除チップ情報１４１として登録する。
【００１５】
第２検査工程１１０は、図示されない組み立て工程によって、例えば樹脂などに封止された状態の組み立て品１１１を半導体試験装置（ＬＳＩテスタ）１１２で試験する。排除チップリスト１１４は、いわばブラックリスト的なものであり、前記のＰＡＴ手法によって異常品と認められたチップを特定する管理情報を列挙したリストである。ＬＳＩテスタ１１２は、試験開始前にあらかじめサーバ１４０から排除候補チップの情報１４１を問い合わせ、排除チップリスト１１４を取得する。本検査工程の組み立て品１１１の試験においては、初めに該組み立て品１１１から前記チップ管理情報を取り出し、上記排除チップリスト１１４に記録された排除チップに関する管理情報と照らし合わせ、登録チップと一致すると該組み立て品１１１は不良品として処理する。
【００１６】
第３検査工程１２０は、第２検査工程１１０に続く図示されない例えばエージング工程を実施した組み立て品１２１を半導体試験装置（ＬＳＩテスタ）１２２で試験する。排除チップリスト１２４は、前記のＰＡＴ手法と同様に第２検査工程１１０において測定された検査対象チップのデータをサーバ１４０での統計処理し、異常値を含むチップの管理情報を列挙したファイルである。さらに同様に、本第３検査工程の組み立て品１２１の試験においては、初めに該組み立て品１２１から前記チップ管理情報を取り出し、上記排除チップリスト１２４に記録された排除チップに関する管理情報を照合し、登録チップと一致すると該組み立て品１２１は不良品として処理する。
【００１７】
上記第１ないし第３検査工程１００、１１０及び１２０で試験された試験データは、上記サーバ１４０において上記のＰＡＴ手法に従った統計処理が行われることの他、後の図４乃至図７に示したような統計処理が実施される。このような統計処理により、上記ＰＡＴ手法では検出不能な潜在不良を持つと見做されるような半導体装置の判別を行うようにするものである。
【００１８】
図２と図３には、前記ＰＡＴ手法の基本的概念を説明するための模式図が示されている。図２と図３は、例えば同一の半導体製品であるが異なるロットから取得されたチップの特性値の分布が示されている。同図において規格とは、半導体装置の動作を保証するための特性値の適正な範囲であるが、図２及び図３に示された測定点はいずれも規格を満足している。一方、±６σとは、ＰＡＴ手法を用いて算出した統計的な正常値の範囲を示しており、白丸（ア）乃至（ウ）で示されるデータは統計的な異常値を持つチップである。
【００１９】
これまでのＰＡＤ手法の典型的な実施形態では、上記（ア）乃至（ウ）のチップの排除にあたっては、例えば同特性データが取得された第１検査工程に続く第２検査工程において、その特性判定値範囲を上記の統計的な正常値の範囲とする。しかしながら、該第１検査工程と第２検査工程で被検査チップの状態、例えば、前者がウェハ状態であり後者が組み立て状態である場合など、はたして第２検査工程において当初の目標物である上記（ア）乃至（ウ）の特性を異常値として検出しそれらを的確に排除できる保証はない。
【００２０】
図４には、この発明の半導体装置の検査方法における統計処理を説明する模式図が示されている。ここで、異なる環境条件とは、例えば試験時の温度や電源電圧などである。通常、半導体装置は、試験時の温度が上昇すると待機時電流や動作電流が増加する傾向があるが、金属配線のショートなどが原因の微小なリーク電流は逆に減少の傾向をみせることがある。とりわけ、このような微小な金属配線のショート等による欠陥は、将来的に大きな不具合につながる可能性があるため、その予兆を捉えることは重要である。
【００２１】
図４に示される２つの環境条件の測定結果は、前記のようなＰＡＴ手法ではともに統計的な正常値の範囲に収まっている。したがって、ＰＡＴ手法のもとでは良品と判定されるべきものである。しかしながら、本願発明による統計処理により観測すると白丸（エ）で示されるデータは他の大多数の半導体装置における関係傾向とは逆な傾向を示しており、このようなデータの挙動を検出することで、上記の金属配線のショートによる不具合を表面化する以前に完全に摘出排除することができる。
【００２２】
ここでは環境条件に関して温度を例にしたが、必ずしもそれに限定されるものではなく、電源電圧、基板電圧、リーク電流、端子電圧レベルや各種注入電流及び動作周波数など目的や作用によって多様なものを選択することができる。
【００２３】
図５には、この発明の半導体装置の検査方法における統計処理を説明する他の模式図が示されている。同図では、複数の異なる特性項目の測定データが用いられる。異なる特性項目とは、例えば、第１の特性値がチップ内のある回路の出力電圧値であって、第２の特性値が同一チップ内のまた別の回路の出力電圧値などである。半導体装置のなかでも、特にアナログ回路では、構成する複数の回路同士の特性のバランスをそろえる工夫をしている。例えば、チップレイアウトにおいてはパターンの統一化や配置の均一化や、使用されるトランジスタや抵抗器などの素子一つひとつの特性にまで気を使い、電源電圧や周囲温度の変化に対する構成回路の特性の変化を揃えるなどしている。
【００２４】
しかし、ＭＯＳトランジスタのゲート酸化膜に欠陥があると、長期に亘り使用している間に、該ＭＯＳトランジスタの特性が他のＭＯＳトランジスタの持つ特性と異なるものに変化し、最終的半導体装置の誤動作などを引き起こすことにもつながる危険性がある。例えば、図５に示される２つの特性の測定結果はともに統計的な正常値の範囲に収まっており、前記ＰＡＴ手法のもとでは良品と判定されるものである。しかながら、細かく観測すると白丸（オ）で示されるデータは、全体の傾向から第２の特性値の分布において他のものと６σ以上離れており、何らかの異常が２つの特性をもたらした回路に内在している可能性が考えられる。このようなデータの挙動を統計的なデータ処理で検出することで、前記のアナログ回路を構成するトランジスタに潜む欠陥を見つけ出して、不具合が表面化する以前に完全に摘出排除することができる。
【００２５】
本発明を大まかに説明すると以下の通りである。もしも、半導体装置の製造プロセスを完璧に制御することができるなら同じ回路特性を持つ半導体装置が製造されるはずである。しかしながら、周知のように製造条件を全ての各半導体チップについて全く同一にすることは不可能であり、様々な要因によりプロセスバラツキが発生する。本願発明では、上記半導体装置のプロセスバラツキを逆手にとって、それを検査判定基準として用いるようにする。つまり、上記プロセスバラツキは、上記様々なプロセス要因の変動により生じるのであるなら、それを利用してプロセスバラツキを含めた判定基準を見つけ出して、かかるプロセスバラツキとは異なる挙動を表す試験データは潜在不良に起因したものと見做し、かかる半導体チップの洗い出を行うという考え方である。
【００２６】
半導体装置の潜在不良は様々である。潜在不良は、特定の環境条件のもとで顕在化する可能性を持っている。したがって、様々な環境条件で試験データを取得することより上記潜在不良に対応した試験データを取得する可能性が高くなる。しかしながら、個々の試験データのみを判定するなら、上記潜在不良に対応した試験データでも、前記特性要求仕様ｑを満たすような規格内、あるいはＰＡＴ手法での統計的な正常値の範囲内にあるときには異常として判別できない。本願発明では、取得された試験データを統計的に処理し、細かく考えると第１の測定条件（環境条件）での試験データの分布値が近い複数の半導体装置は、同じ製造条件で製造された結果の集団と考える。そして、かかる集団とされた半導体装置に対する第２の測定条件（環境条件）での試験データの大半が示す分布値範囲を求めて判定基準とする。
【００２７】
つまり、半導体装置は、前記のように様々な要因によりプロセスバラツキを持って製造される。このようにプロセスバラツキを持って製造された半導体装置のうち、特定の環境条件の試験データが同様な分布値を持つ半導体装置の集団は、様々な要因のうち極めて近い条件下で製造されたものであり、ある意味良く制御されて製造されたものと見做すことができ、ほぼ同一の回路特性を持つものと見做してよい。かかるほぼ同一の回路特性を持つ半導体装置なら、上記とは異なる環境条件での試験データの分布値も同類となり、特定の分布値領域に集中するはずである。本願発明は、特定の半導体装置において、第１の測定条件の試験データの分布値が上記集団の中に存在するにも係わらず、上記第２の測定条件で試験データの分布値が上記大半の半導体装置が示す分布値範囲から外れているのであれば、上記同一の回路特性を持つことが許されない何等かの不良要因を含んでいるものと推定し、それを潜在不良とする。このように、１つの環境条件のもとでの試験データが同じような分布値を持つ半導体装置のうち大半の半導体装置が別の環境条件での試験データが示した分布値範囲は、潜在不良の判定基準として利用することができる。
【００２８】
上記潜在不良は、どの環境条件のもとで顕在化するかは予測できない。したがって、上記第１の測定条件と第２の測定条件はできるだけ多数の組み合わせとすることが望ましい。例えば、動作保証最低温度と動作保証最大温度のもとでリーク電流の分布相関を調べるもの、動作最低電圧と動作最大電圧のもとで上記リーク電流を分布相関を調べるもの、あるいは上記温度と電圧とを組み合わせてリーク電流の分布相関を調べるもの、さらにリーク電流に代えて出力電圧、動作周波数、あるいは各種注入電流等を組み合わせて上記同様に分布相関を調べるもの、更には検査対象の半導体装置の特定の機能を反映した試験データがあればそれを利用することも有効である。また、一見何の関連が無いと考えられる試験データ同士が意外な潜在不良を顕在化させる可能性もあるので、前記のような検査工程で取得した試験データを様々に組み合わせることも意味がある。
【００２９】
図６には、この発明に係る半導体装置の検査方法を説明するための模式図が示されている。１ａ〜１ｅは、第１測定条件での上記同類とされる複数の半導体装置の集団（分布値区分）をそれぞれを表している。２ａ〜２ｅは、第２の測定条件での上記同類とされる複数の半導体装置の集団（分布値区分）をそれぞれ表している。上記第１と第２の測定条件により、例えばリーク電流のように同じ性質を持つ試験データを取得するものなら、前記図４のように第１と第２の測定条件での分布値の関連傾向は右上がりの正の直線上に集まるようになり、（エ）のデバイスのように上記関連傾向と６σ以上離れた挙動を持つデータを示すものがあればそれを不良とすることができる。
【００３０】
第１の測定条件では全体の等価抵抗値データを取得し、第２の測定条件では上記等価抵抗に流れるような電流値データを取得すると、第１の測定条件において抵抗値が高い方にずれた試験データを出力する半導体装置は、第２の測定条件においては電流値が低い方にずれた試験データを出力するように相反するものとなる。このような関係にある２つの測定条件の分布を比較する場合、例えば図６に示すように、第１の測定条件で１ａ〜１ｅのそれぞれに分布値区分に入る半導体装置の集団のそれぞれについて、第２の測定条件では２ａないし２ｅのうちどの分布値区分に多く集中するかを判定する。例えば１ａに分布値区分された半導体装置の大半が、同図に実線で示すように２ｅに集中するなら上記第１と第２の試験データが、上記相反する関連傾向を持つものとして表れる。これを判定基準にして、同図に黒丸で示したデバイス（イ）のように、第１の測定条件での分布値は、上記１ａに分布値区分されるにもかかわらず、第２の測定条件での試験データが同図に点線で示したように２ａ又は２ｂにあるなら、上記判定基準から外れた不信な挙動を持つデータと認識される。
【００３１】
図７には、上記図６の試験データの統計処理を説明する他の模式図が示されている。上記のように第１の試験データと第２の試験データとが相反する関係にある場合には、２つの分布値の相関傾向は右下がりの負の直線上に集まるようになる。そして、上記デバイス（イ）は、第１の測定条件では１ａに属し、第２の測定条件では２ａ又は２ｂに属すので、上記右下がりの相関傾向から外れた特異相関品と認識することができる。
【００３２】
第１の測定条件で分布値の中央部１ｃに入る半導体装置は、試験対象とされる半導体装置の大多数を占めるので、統計的にみれば第２の測定条件でも央区分２ｃに集中すると予測される。上記第１の測定条件で分布値の中央部１ｃの一部と、それと隣接する分布値区分１ｂ，１ｃの一部のように隣接する分布値区分のものは、第２の測定条件において統計的にみると相互に入れ代わるデバイスを当然に含むものと予測される。
【００３３】
したがって、このような個々のデバイスでの第１の測定条件と第２の測定条件での分布値区分の入れ替わりは当然許容しなければならい。例えば、第１の測定条件での分布値が中央部とされた半導体装置は、第２の測定条件での分布値は＋σ又は＋σ以内に入る。したがって、個々の半導体装置についての不信な挙動を持つデータの判定には、前記のように判定基準とされる他の大多数の持つ分布値から６σ以上離れたものとするのが適当である。
【００３４】
このような特異相関品の有無の検出は、例えば図７のような相関図をプリントアウトして逐一人手により特異相関品の有無を判定し、特異相関品が認められるとそれを含む分布値領域を設定する。そして、対象とされる複数の半導体装置の個々について、上記一定の領域に入るか外れるかをコンピュータ処理により識別番号を摘出する。あるいは、パターン認識技術を用いて、前記のような相関傾向を認識し、上記相関傾向を含む一定の領域を設定し、個々の半導体装置毎に上記一定の領域に入るか外れるかをコンピュータ処理により自動的に判定するものであってもよい。また、上記自動判定したケースをプリントアウトして人手により最終判定を行うものであってもよい。
【００３５】
仮に、前記のような統計処理において、第１測定条件の分布値と第２測定条件の分布値に格別な関連傾向が認められないものがあるなら前記図４、図７のような相関傾向が表れない。このような組み合わせは、本願発明の検査方法の対象から排除すればよい。
【００３６】
上記統計処理される複数の半導体装置の数は、一般的にはロット単位で行う。半導体装置の製造工程では、同じロットは同じ製造担当者・製造ライン・製造年月日となることが多い。したがって、同一ロット内の品質のバラツキは、他のロット間に比べて少ないとされているので本願発明の検査方法には好都合である。このようなロット単位に限定されず、上記統計処理される複数の半導体装置の数は、同じロット内でも時間により複数に分割してもよいし、逆に製造月日が近い複数ロットを１つの単位としてもよい。いずれにおいても、統計学的に意味を持つ特定の数以上であることが前提となる。
【００３７】
この発明に係る半導体装置の検査方法では、上記集団を区別したり、特定の半導体装置の第１、第２の測定条件での試験データの分布値を求めたりするために、半導体装置を特定（識別）することが必要である。この半導体装置の識別は、前記特許文献１のように不揮発性メモリを用いても実現できるが、半導体装置の製造プロセスを複雑にしてしまうというような問題を有する。
【００３８】
図８には、本発明に好適な識別情報発生回路の一実施例のブロック図が示されている。この実施例では、１ビット識別情報発生回路をＮ×Ｍに配置して、Ｎ×Ｍビットの識別情報を発生する。例えば、Ｒ０〜ＲＮ−１のＮ行からなる各行には、Ｃ０〜ＣＭ−１のＭ個からなる上記１ビット識別情報発生回路がそれぞれ配置される。Ｒ０〜ＲＮ−１からなる各行の１ビット識別情報発生回路は、それぞれが直列形態に接続される。各行の最終段には、例示的に示されているようなゲート回路とクロックドインバータ回路からなる行選択回路が設けられ、ワイヤードオア論理で他の行出力と接続される。
【００３９】
行スキャナは、Ｒ０〜ＲＮ−１の選択信号を形成する。列スキャナは、Ｃ０〜ＣＭ−１の選択信号を形成する。列スキャナは、クロック信号ＣＫに対応して上記Ｃ０〜ＣＭ−１の選択信号を順次に形成し、最終段信号を行スキャナに入力する。この列スキャナからの最終段信号に対応して行スキャナは、上記Ｒ０〜ＲＮ−１の選択信号を順次に形成する。上記列スキャナ及び行スキャナは、シフトレジスタを用いたものや、Ｍ，Ｎ進カウンタと、デコーダ回路等から構成される。活性化信号ＡＣＴは、識別情報発生回路の動作の有効／無効を制御する。したがって、クロック信号ＣＬＫと活性化信号ＡＣＴに対応して上記Ｍ×Ｎビットの識別情報がシリアルに出力される。
【００４０】
図８の列スキャナは、例えばＭ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、初段回路に論理１がセットされ、それがクロック信号ＣＫにより順次にＣＭ−１までシフトされ、最終段ＣＭ−１の出力信号が上記初段回路に帰還される。これにより、列スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、クロック信号ＣＫに同期してＣ０，Ｃ１…ＣＭ−１，Ｃ０，Ｃ１のように循環する列選択信号を形成する。
【００４１】
図８の行スキャナも、Ｎ個のフリップフロップ回路により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、上記列スキャナの最終段出力ＣＭ−１をクロック信号として順次にＲＮ−１までシフトし、最終段ＲＮ−１の出力信号が上記初段回路に帰還される。これにより、行スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、列スキャナの最終段ＣＭ−１の出力に同期してＲ０，Ｒ１…ＲＮ−１，Ｒ０，Ｒ１のように循環する行選択信号を形成する。
【００４２】
図９には、図８に示した１ビット分の識別情報発生回路の一実施例の回路図が示されている。ナンド（ＮＡＮＤ）ゲート回路Ｇ１〜Ｇ６は、同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３〜Ｇ６は、信号パス経路を構成するものであり、実質的に増幅回路としての作用を行うので、上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。
【００４３】
上記ゲート回路Ｇ１の２つの入力のうちの一方の入力には、選択信号が供給される。このゲート回路Ｇ１の他方の入力と出力とは結合される。上記ゲート回路Ｇ１の出力信号は、ゲート回路Ｇ２の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、上記選択信号が供給される。上記ゲート回路Ｇ２の出力信号は、ゲート回路Ｇ３の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ３の他方の入力には、縦列接続される他の単位回路の出力信号が供給される。上記ゲート回路Ｇ３の出力信号は、ゲート回路Ｇ４の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ４の他方の入力には、定常的にハイレベル（電源電圧）が供給され、ゲート回路Ｇ４を実質的にインバータ回路として動作させる。このゲート回路Ｇ４の出力信号は、単位回路の出力信号とされる。このような単位回路を縦列接続した場合の初段回路では、ハイレベルが供給される。
【００４４】
上記のような単位回路は、上記１つの行を構成するように縦列接続される。ゲート回路Ｇ３には、前段の単位回路の出力信号が供給される。出力信号は、後段の単位回路に伝えられる。上記ゲート回路Ｇ１〜Ｇ４は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが直列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが並列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。
【００４５】
選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号がハイレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。
【００４６】
ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、初段回路においては固定的にハイレベル（論理１）が供給されているので、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して出力される。このようにして、ゲート回路Ｇ１〜Ｇ６により１ビットの識別情報を形成する。
【００４７】
上記１ビットの識別情報発生回路に対して、前記のように行／列の選択機能を付加するために、入力側にナンドゲート回路Ｇ５とＧ６が設けられる。上記ナンドゲート回路Ｇ６は、実質的にはインバータ回路とし動作し、上記ゲート回路Ｇ５とＧ６は、アンドゲート回路として動作する。上記ゲート回路Ｇ５の２つの入力には、前記列選択信号と行選択信号とが供給される。列及び行選択信号が有効であるときに、前記ゲート回路Ｇ１の動作が有効とされて、かかるゲート回路Ｇ１の論理しきい値に対応した電圧をゲート回路Ｇ２に伝えて、前記実施例のような識別情報を発生させる。
【００４８】
以上のような１ビット識別情報発生回路及びそれを用いた識別情報発生回路については、本願発明者により提案されている特許文献３〜７に詳しく述べられている。したがって、これらの特許文献３〜７に述べられている他の回路形式の１ビット識別情報発生回路及びそれを用いた識別情報発生回路を本願発明においても利用することができる。
【００４９】
前記図８あるいは特許文献３ないし７において提案されている半導体チップ識別技術は、個々の半導体製品にユニークな識別情報を自動的に付与するものであるが、該識別情報の一部がわずかではるが変動するという特質を持っている。該識別情報の変動量の大きさは、回路に使用されているＭＯＳトランジスタのゲート長が微細な方向に進む先端プロセスほど小さく、ゲート長が太い方向に遡る旧世代のプロセスほど大きい。また、該変動量は識別できる半導体装置の数、すなわち識別能力に影響するため、識別情報の変動量が大きい旧世代プロセスほど識別能力は低下するが、識別情報のビット数を加増することで、識別能力の低下を抑えて所望の水準に保つことができる。ただし、ビット数を加増すると回路の素子数が増え、回路の配置面積が増加することになるという代償がある。しかも、旧世代プロセスは先端プロセスよりも、回路の集積度が低いため、面積増加の影響がいっそう大きいという問題を抱えている。このような背景から、現時点で依然高いニーズが存在する旧世代プロセス製品においても、回路の配置面積を増加させず所望の識別能力を維持することが必要である。
【００５０】
図１０には、本発明に用いられる識別情報発生回路と出力制御回路の一実施例のブロック図が示されている。この実施例では、本願発明に係る多数決方式を採用した出力制御回路が付加される。１ビット識別情報発生回路を選択する列スキャナのクロック入力の手前に分周器を挿入し、その分周信出力ＣＫＤを列スキャナに供給する。分周器の分周数は多数決標本取得数と等しく、例えば６３などの奇数値である。計数器は、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’の回数をクロックＣＫに対応して計数する。比較器は、計数器で計数された‘１’情報が上記分周数の過半数を超えているかを検知して当該ビットの多数決に従った情報ビットＤＥＴを出力するものである。このような分周器、計数器及び比較器といった簡単な回路の追加により、半導体装置自体で前記のような多数決による識別情報を生成することができる。
【００５１】
計数器は、Ｕ／Ｄ計数器（アップダウン・カウンタ）に置き換えて、ひとつの１ビット識別情報発生回路を毎回対象に識別情報出力ＯＵＴが‘１’のときクロックＣＫに対応して計数値に１を加え、識別情報出力ＯＵＴが‘０’のとき計数値から１を減ずるものである。判定器は、Ｕ／Ｄ計数器で計数された結果が、プラスであるかマイナスであるかを検知するものである。マイナスであれば‘多数決０’、プラスであれば‘多数決１’とみなすようにしてもよい。
【００５２】
また、前記のように多数決による識別情報の各ビットの決定は、上記識別情報発生回路から奇数回数の読み出しを行って、多数決によりそれぞれのビットの‘１’が発生するビットでは、標本取得回数が６３回の多数決を取ると‘１’と‘０’とが決定される。半導体装置から上記出力信号ＯＵＴが読み出される場合には、半導体装置の外部に上記識別情報を決定するための多数決による信号処理を行うようにしてもよい。最も、簡単な信号処理例は、上記シリアルに出力された識別情報を一旦メモリやレジスタに記憶させる。奇数個の識別情報の各ビット毎に対応するものの‘１’と‘０’を計数して、‘１’の計数値が‘０’の計数値よりも大きいとそのビットを‘１’と決定し、逆に‘０’の計数値が‘１’の計数値よりも大きいとそのビットを‘０’と決定する。また、上記のようなＩＤの個々のビットの多数決の判定方法に介しては、マイクロプロセッサ上のソフトウェアや前記のような半導体テスタ上のプログラムなどによって実行されてもよい。
【００５３】
図１１には、図１０の識別情報発生回路での識別方法を説明するための相関図が示されている。同図は、変動ビットが連続して同じデータを発生する確率の、該変動ビットの０／１比率および多数決の標本取得回数との相関関係が示されている。ここで、変動ビットの０／１比率とは、ある識別情報に含まれる変動ビットについて、‘０’の情報を発生する頻度と‘１’の情報を発生する頻度の比率のことをいう。同図の曲線のうち最も外側の口の広いお椀型のものは、多数決判定を採用しないものである。すなわち、多数決標本取得回数が１に対応したものである。多数決の標本取得回数が３、７、１５、３１、６３及び１２７のように増えるほどお椀の口が狭まる。
【００５４】
図１１において、例えば、０／１比率が３０：７０（同図中では０．３）または７０：３０（同図中では０．７）では、多数決を採用しなければ、連続データの一致率は５８％と低く変動が激しいといえるが、多数決を採用した場合、０／１比率が３０：７０（同図中の０．３）以下または７０：３０（同図中の０．７）以上では、連続データの一致率はほとんど１００％である。
【００５５】
この半導体チップ識別技術は、ＭＯＳトランジスタの特性のバラツキを２値のデジタル情報に加工して半導体装置の固有の識別情報として利用する技術である。該識別情報の素となるＭＯＳトランジスタの特性のバラツキは、ＭＯＳトランジスタの特性を決定付ける不純物元素（ヒ素やボロンなど）の数や分布の統計的変動（この現象は、専門的に「ゆらぎ現象」と呼ばれている。）に起因しているランダムなものである。そのため、シリコン上で隣接した配置のＭＯＳトランジスタ同士であっても、該ＭＯＳトランジスタ間の特性には相関がないことが知られている。しかし、上記ＭＯＳトランジスタの特性のバラツキは微小であるため、該特性のわずかな変化によって２値のデジタル化された識別情報が変動する可能性がある。例えば、動作電源電圧や動作温度などの環境条件の違いによって識別情報は変動するが、条件がまったく同じであっても識別情報の変動が現れる。上記「ゆらぎ現象」は、ＭＯＳトランジスタのゲート長が微細になるほど顕著になるとされる。また、上記識別情報の変動は、「ゆらぎ現象」によるＭＯＳトランジスタの特性のバラツキが大きいほど小さくなる。すなわち、識別情報の変動は、ＭＯＳトランジスタのゲート長が微細な最先端のプロセスほど小さくなり、逆にゲート長が太い旧世代のプロセスほど大きくなるといえる。
【００５６】
上記識別情報の変動の割合（以下、変動率という）は、発明者等の研究によるとおよそ数％であることが分かっている。例えば、ひとつの識別情報を構成するビット数が２００ビットであるとしたとき、複数の識別情報に含まれる変動するビットの平均は１０ビット（５％に相当）くらいである。ただしこれは平均であり、ある識別情報は１ビットであったり、また別の識別情報は２０ビットであったりする。また、前述のとおり、該変動率は、ゲート長が短いほど小さく、長いほど大きくなる。例えば、０．１３μｍでは１％以下であるが、０．３５μｍでは約８％程度である。
【００５７】
他方、回路配置面積はプロセス世代ごとのマスクパターンのルールと回路素子数に比例し、回路素子数はほぼ識別情報ビット数に比例する。また、識別情報ビット数はプロセス世代、変動率、識別能力に密接に関連している。ここで、プロセス世代と識別能力は要求仕様あるいは前提として与えられるものである。変動率は前述のようにプロセス世代に随い与えられる。つまり、回路面積は、プロセス世代と要求識別能力で定まる。
【００５８】
本願発明者等においては、上記識別情報に含まれる変動ビットの挙動の特徴を捉えることができた。それによると、変動ビットの変動の挙動はビット毎に異なり一様なものではなかった。すなわち、個々の変動ビットについて、それぞれが、数百回の測定中に‘０’の情報を発生した頻度と、‘１’の情報を発生した頻度を比べると、５０：５０（それぞれがほぼ同等頻度）ではなく、１００：０（常に'０'）から０：１００（常に'１'）の間に分散していることが確認された。これは例えば、ある識別情報に含まれる３つの変動ビットについて、‘０’の情報を発生する頻度と‘１’の情報を発生する頻度の比率が、一つ目の変動ビットのそれが５０：５０であって、また別の変動ビットのそれが２０：８０であって、さらに別の変動ビットのそれが６０：４０であることなどをいう。
【００５９】
上記の例の識別情報に含まれる変動ビットを、０／１比率が５０：５０のものをビットＡ、２０：８０のものをビットＢおよび６０：４０のものをビットＣとする。このとき、該識別情報を異なる時刻に一回ずつ測定して、各変動ビットが、１回目と２回目で一致する確率を求めると以下のようになる。
【００６０】
上記ビットＡの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．５×０．５＝０．２５であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．５×０．５＝０．２５であるから、合計すると０．２５＋０．２５＝０．５である。
【００６１】
上記ビットＢの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．２×０．２＝０．０４であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．８×０．８＝０．６４であるから、合計すると０．０４＋０．６４＝０．６８である。
【００６２】
上記ビットＣの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．６×０．６＝０．３６であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．４×０．４＝０．１６であるから、合計すると０．３６＋０．１６＝０．５２である。
【００６３】
このように、１回目と２回目で一致する確率は、０／１比率が５０：５０の上記変動ビットＡにおいて、最小でそれは５０％であり、０／１比率が５０：５０から０：１００あるいは１００：０のどちらかに偏れば、１回目と２回目で一致する確率は増すことがわかる。なお、０／１比率が、０：１００あるいは１００：０の場合にはいずれも１００％である。
【００６４】
前記のビットＡ、ビットＢおよびビットＣのそれぞれの０／１比率が上記多数決法を用いた場合、どのような値に変化するか算出してみる。まず、識別情報の標本取得回数を３回としたとき、‘０’と‘１’が３回のうち何回含まれるかの場合分けをして、それぞれの場合分けの確率を求めた。なお、ｎＣｍは組み合わせｎ！／ｎ！（ｎ−ｍ）！を意味する。
【００６５】
１）ビットＡの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．５0・０．５3 ＝０．１２５ │
│ １ │ ２ │ 3Ｃ1・０．５1・０．５2 ＝０．３７５ │
│ ２ │ １ │ 3Ｃ2・０．５2・０．５1 ＝０．３７５ │
│ ３ │ ０ │ 3Ｃ3・０．５3・０．５0 ＝０．１２５ │
└───────┴───────┴────────────────────┘
このとき、多数決に従い、‘０’が２回以上発生した場合を新たに‘多数決０’と定義し、‘１’が２回以上発生した場合を新たに‘多数決１’と定義したとき、いずれも確率は５０％（＝０．１２５＋０．３７５）である。
【００６６】
２）ビットＢの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．２0・０．８3 ＝０．５１２ │
│ １ │ ２ │ 3Ｃ1・０．２1・０．８2 ＝０．３８４ │
│ ２ │ １ │ 3Ｃ2・０．２2・０．８1 ＝０．０９６ │
│ ３ │ ０ │ 3Ｃ3・０．２3・０．８0 ＝０．００８ │
└───────┴───────┴────────────────────┘
このとき、多数決に従い、‘多数決０’の発生確率は１０．４％（＝０．０９６＋０．００８）であり、‘多数決１’の発生確率は８９．６％（＝０．５１２＋０．３８４）である。
【００６７】
３）ビットＣの場合
┌───────┬───────┬────────────────────┐
│‘０’の回数 │‘１’の回数 │ 確 率 │
├───────┼───────┼────────────────────┤
│ ０ │ ３ │ 3Ｃ0・０．６0・０．４3 ＝０．０６４ │
│ １ │ ２ │ 3Ｃ1・０．６1・０．４2 ＝０．２８８ │
│ ２ │ １ │ 3Ｃ2・０．６2・０．４1 ＝０．４３２ │
│ ３ │ ０ │ 3Ｃ3・０．６3・０．４0 ＝０．２１６ │
└───────┴───────┴────────────────────┘
このとき同様に、‘多数決０’の発生確率は６４．８％（＝０．４３２＋０．２１６）であり、‘多数決１’の発生確率は３５．２％（＝０．０６４＋０．２８８）である。
【００６８】
以下に、上記の算出手法に基づいた０／１比率および識別情報の標本取得数に対する‘多数決０’と‘多数決１’の関係についていくつかの数値例が示されている。標本取得回数が６３回を見ると、０／１比率が２０：８０の変動ビット、すなわち１０回に２回程度‘０’が発生し１０回に８回程度‘１’が発生するビットでは、標本取得回数が６３回の多数決を取ると‘１’と判定される確率はほぼ１００％となる。また、０／１比率が６０：４０の変動ビット、すなわち１０回に６回程度‘０’が発生し１０回に４回程度‘１’が発生するビットでも、標本取得数が６３回の多数決を取ると‘０’と判定される確率は９４．６％と大幅に高くなる。
【００６９】
０／１比率が６０：４０の変動ビット、すなわち１０回に６回程度‘０’が発生し１０回に４回程度‘１’が発生するビットの場合、標本取得数６３回の多数決を取ると、０／１比率は６０:４０から９４．６：５．４に明瞭化する。０／１比率が９４．６：５．４の変動ビット、すなわち２０回に１回程度‘０’が発生し２０回に１回程度‘１’が発生するビットの場合、１回目に‘０’が発生し２回目にも‘０’が発生する確率は０．９４６×０．９４６＝０．８９５であって、１回目に‘１’が発生し２回目にも‘１’が発生する確率は０．０５４×０．０５４＝０．００３であるから、合計すると０．８９５＋０．００３＝０．８９８である。つまり、０／１比率が６０：４０の変動ビットが２回連続して同じデータを発生する確率は、０．５２（５２％）から０．８９８（９０％）に向上する。
【００７０】
変動ビットのような不安定な現象や雑音が重畳した複雑な現象の本質を見極めるために、多くの場合統計的な解析手法が用いられる。例えば、代表的なものとして平均値や中央値、最頻値などの手法が用いられる。この実施例の変動ビットにおいて、本願発明者は、最頻値法を用いることとした。これは、多数決の判定結果と言い換えてもよいので、上記の標本取得回数は、例えば１５回や６３回というような奇数とすることが望ましい。標本採取回数を増せば連続データの一致率は高まるが、標本の取得に要する時間を考慮して適正な回数を選択することが望ましい。
【００７１】
上記のような識別情報の取得方法を用いることにより、識別情報のビット数（回路面積）を小さくし、識別情報の変動率を実効的に低減することができる。識別情報の変動は、ＭＯＳトランジスタのゲート長が微細な最先端のプロセスほど小さくなり、逆にゲート長が太い旧世代のプロセスほど大きくなる。したがって、本願発明に係る識別情報の取得方法は、素子サイズが大きい旧世代のプロセスにおいて回路面積を小さくする上で効果的である。
【００７２】
以下に、上記の算出手法に基づいた０／１比率および識別情報の標本取得数に対する‘多数決０’と‘多数決１’の関係について図１に示した多数決標本取得回数３、７、１５、３１、６３、１２７にそれぞれ対応した数値例を示す。
【００７３】
┌─────┬─────────┬──────────┬──────────┐
│０／１比率│多数決標本取得回数│‘多数決０’の比率 │‘多数決１’の比率 │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ３ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ３ │ １０．４％ │ ８９．６％ │
│６０：４０│ ３ │ ６４．８％ │ ３５．２％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ７ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ７ │ ３．３％ │ ９６．７％ │
│６０：４０│ ７ │ ７１．０％ │ ２９．０％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ １５ │ ５０．０％ │ ５０．０％ │
│２０：８０│ １５ │ ０．４％ │ ９９．６％ │
│６０：４０│ １５ │ ７８．６％ │ ２１．４％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ３１ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ３１ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ ３１ │ ８７．１％ │ １２．９％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ ６３ │ ５０．０％ │ ５０．０％ │
│２０：８０│ ６３ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ ６３ │ ９４．６％ │ ５．４％ │
├─────┼─────────┼──────────┼──────────┤
│５０：５０│ １２７ │ ５０．０％ │ ５０．０％ │
│２０：８０│ １２７ │ ≒０．０％ │ ≒１００．０％ │
│６０：４０│ １２７ │ ９８．８％ │ １．２％ │
└─────┴─────────┴──────────┴──────────┘
【００７４】
図１２には、本発明が適用される半導体集積回路装置の、いわゆる後工程と言われる一実施例の製造工程(1) ないし(13)の構成図が示されている。この実施例では、本体ＬＳＩをＤＲＡＭとＳＲＡＭが混載された大規模システムＬＳＩとし、プログラム専用チップはレーザ切断メタルフューズの使用を前提としている。以下、図１２を用いて製造工程の流れを説明する。
【００７５】
（1)本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などと連結しデータベースに格納する。
【００７６】
(2) 本体ＬＳＩウェハをダイシングする。
(3) 本体ＬＳＩのみ、マルチチップモジュール基板に仮実装する。本図では、本体ＬＳＩは１つであるが複数であることもある。
(4) 選別試験テスタにより本体ＬＳＩから識別番号を読み出し、ホストコンピュータに送る。ホストコンピュータは、識別番号から本体ＬＳＩを認識し、個々の本体ＬＳＩに必要な情報をテスタに返す。必要な情報とは、上記の不良メモリセル救済情報や、本体ＬＳ１識別情報などホストコンピュータによりデータベースで管理されていたものである。これを本体ＬＳＩレジスタ情報と呼ぶ。選別試験テスタは、本体ＬＳＩレジスタ情報を、例えば不良メモリセル救済情報であれば、本体ＬＳＩ内の救済回路の救済アドレスレジスタに格納し、内部電源回路設トリミング定値であれば内部回路内のトリミング値設定レジスタに格納する。
【００７７】
選別試験テスタは、本体ＬＳＩレジスタ情報設定後、プローブ試験ではできないような高速動作試験などを行う。さらにここで新たに不良になったものについては、その不良情報をホストコンピュータに転送する。ホストコンピュータは、送られた不良情報とで採取した情報を合わせ再救済や調整が可能であるか解析し、再びデータベースに格納する。
【００７８】
(5) プログラム専用チップに、本体ＬＳＩに必要なレジスタ情報をプログラムする。さらに必要であれば、製造管理情報や、顧客情報、暗号、機能情報などのプログラムを行う。プログラム専用チップは、１チップに複数の本体ＬＳＩの情報を格納できる。例えば、１００個の本体ＬＳＩ分の容量があるとすると、レーザ切断装置は、ホストコンピユータから１００個の本体ＬＳＩ分の識別番号とレジスタ情報を受け取り、受け取った情報をもとに、１００個のプログラム専用チップに全て同じ１００本体ＬＳＩ分のレジスタ情報をプログラムする。
【００７９】
ここで、プログラム専用チップのフューズ切断時間を見積もってみる。例えば、１個の本体ＬＳＩ当たりのプログラムビツト数が１０００ビット、１個のプログラム専用チップに１００本体ＬＳ１分格納（登録）できるとすると、１つのプログラム専用チップは１０万本（１０００×１００）のヒユーズを搭載する。最新のレーザ切断装置の能力は、毎秒５０００パルス以上であるので、約２０秒で１０万本すなわち１個のプログラム専用チップの切断が可能である。１００チップでは、２０００秒（３３分）である。また、プログラム専用チップの面積は、１つのフューズの大きさを１５平方マイクロンとすると、フューズ部だけで１．５平方ミリメートル、周辺回路やパッドを含めると約３平方ミリメートルである。
【００８０】
(6) レーザ切断不良チップを除去するため、プローブ検査を行う。なお本工程の前に、チップを保護する保護膜を付ける工程を付加することもある。検査データパターンは、ホストコンピュータから受け取る。ここで、レーザ切断不良チップが発生することもあるので、前記工程・でプログラムされるチップ数は、１００個よりも多めとする。この数は歩留の実績によって調整する。ここで、プログラム専用チップが本体ＬＳＩより少なく不足した場合、余った本体ＬＳＩは回収され別のグループに混成される。逆に、プログラム専用チップが余った場合は廃棄する。いずれにしても損害になるが、貴重な本体ＬＳＩを廃棄するよりは経済的である。
【００８１】
(7) プログラム専用チップをダイシングする。ダイシングされたチップは、工程(6) において同一のプログラムがされた１００個と余裕分がピックアップされ、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
【００８２】
(8) プログラム専用チップをマルチチップモジュールパッケージに実装する。この時、前記工程(4) と(6) で対応付けられたグル一プが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、大幅な工程の変更は必要ない。なお、本実施例では、本組立工程では後の分離工程(10)のために、完全な封止やキャップは行わないとしているが、必ずしもこの方法に限定するものではない。
【００８３】
(9) 完成したマルチチップモジュールが最終選別試験される。プログラム専用チップには、上記実施例では、１００チップ分の救済情報が収められて（登録されて）いる。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。具体的には、本体ＬＳＩから識別番号がプログラム専用チップに送られ、プログラム専用チップは、送られた識別番号と登録された識別番号を比較し、モジュールに実装された本体ＬＳＩを認識し、救済情報など必要なレジスタ情報を本体ＬＳＩに送る。本体ＬＳＩは、送られたレジスタ情報をもとに内部の初期設定を行う。その後、最終試験が行われる。含格したものは、次の封止工程に送られ、不合格のものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００８４】
(10)最終試験に合格したモジュールは封止またはキヤップされ出荷される。
(11)不合格品のうち再生可能可能品は、プログラム専用チップが分離される。
(12)再生可能品は回収され、新たな数量単位にまとめられる。
(13)回収された再生可能品を、再び選別試験にかける。その際、本体ＬＳＩから識別番号が読み出され、それに対応する過去のプロープ試験情報、選別試験情報、最終選別試験情報などがホストコンピュータから取り出される。また図示してないが、この新たな再生可能品について、非再生品と同様にプログラム専用チップが作成され同様の工程を進行する。プログラム専用チップとして、電気的にプログラム可能な素子によるものに置き換えることもできる。この場合、工程数が削減できる。
【００８５】
上記のような製造工程において、(1) 本体ＬＳＩをプローブ試験テスタでは、異なる環境条件での前記のような試験が行われる。つまり、ウェハ上で電圧、リーク電流及び温度などの環境条件が異なる第１の特性値及び第２の特性値が求められ、ホストコンピュータでの前記のような統計的処理によって潜在不良と判定されたデータが、かかる半導体装置の識別番号に対応されてデータベースに格納される。この場合、第１の特性値及び第２の特性値が複数通りの電圧、リーク電流及び温度などの環境条件の組み合わせとされる。
【００８６】
上記(1) 本体ＬＳＩをプローブ試験テスタにおいて、半導体チップに前記のような識別番号が付されていなくてもよい。半導体チップは、ウェハ上に碁盤目状に形成されるものであり、個々にウェハ上のアドレスを割り付けることができる。このアドレスをチップの識別番号として記憶しておけば、前記のような本願発明の検査方法に利用することができる。この検査方法により、潜在不良を存在すると判定された半導体チップは、上記(2) ダイシング工程の後に、前記規格外として不良とされるチップ、ＰＡＴ手法により不良とされるチップとともに排除される。以下は、図１２の工程とは異なり従来の製造方法と同様に製造されてもよい。つまり、本願発明に係る半導体装置の検査方法は、プローブ試験工程だけで実施されるものであってもよい。
【００８７】
図１２の実施例において、上記(4) 及び(9) の選別工程でも異なる環境条件での前記のような試験が行われる。上記(4) の選別工程での異なる環境条件での試験データは、(1) の試験データも含まれる。ホストコンピュータを介して上記識別番号を参照してデータベースから上記(1) で取得された試験データを取り出すことができる。上記(9) の選別工程での異なる環境条件での試験データは、(4) の試験データも含まれる。上記同様にホストコンピュータを介して上記識別番号を参照してデータベースから上記(4) で取得された試験データ取り出すことができる。このように２つの環境条件の組み合わせを多数とすることにより、様々な環境条件で試験データでの上記潜在不良の炙り出しができるのでより高い精度での潜在不良を検出するこが可能となる。
【００８８】
この実施例では、２つの半導体チップを組み合わせで１つのモジュール化するものでは、２つの半導体チップの個々の不良発生に加えて、２つの半導体チップを相互に接続する部分での不良発生の可能性がある。したがって、上記(9) の選別工程での本願発明を適用することにより、様々な形態の潜在不良の洗い出しに効果的であり、信頼性の向上を図る上で有益である。
【００８９】
図１３には、本発明が適用される半導体集積回路装置の、いわゆる後工程と言われる他の一実施例の製造工程(1) ないし(14)の構成図が示されている。
【００９０】
(1) 本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別番号をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
【００９１】
(2) 本体ＬＳＩウェハをダイシングする。
(3) 本体ＬＳＩをパッケージに組み立てる。
(4) 図１１の工程(4) と同じ。
(5) 図１１の工程(5) と同じ。
【００９２】
(6) プログラム専用チップをダイシングする。ダイシングされたチップは、図１１の実施例と同様に、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
(7) プログラム専用チップを組み立てタスタより切断確認を行う。
【００９３】
(8) 本体ＬＳＩとプログラム専用チップを回路実装ボードに実装する。この時、前記工程(4) と(6) とで対応付けられたグループが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので大幅な工程の変更は必要ない。
【００９４】
(9) 完成したボードが実装試験される。試験に合格したボードは出荷される。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。本体ＬＳＩまたはプログラム専用チップおよびボード実装にともなう不具合が確認されたものは、分離工程(10)に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００９５】
(10)不合格品のうち再生可能ボードは、プログラム専用チップが分離される。
(11)再生可能ボードは回収され、新たな数量単位にまとめられる。
(12)回収された再生可能ボードに対するプログラム専用チップが作られる。今回のレジスタ情報は、前回のレジスタ情報に実装試験結果が加えられたものである。
【００９６】
(13)回収されたボードは再び実装工程(8) に戻され、前記工程(13)で作成されたプログラム専用チップとともに１つの実装ボードに実装され、以降同様の工程を進行する。
【００９７】
上記のような製造工程において、(1) 本体ＬＳＩをプローブ試験テスタでは、異なる環境条件での前記のような試験が行われる。つまり、ウェハ上で電圧、リーク電流及び温度などの環境条件が異なる第１の特性値及び第２の特性値が求められ、ホストコンピュータでの前記のような統計的処理によって潜在不良と判定されたデータが、かかる半導体装置の識別番号に対応されてデータベースに格納される。この場合、前記説明したように第１の特性値及び第２の特性値が複数通りの電圧、リーク電流及び温度などの環境条件の組み合わせとされる。
【００９８】
上記(4) 及び(9) の選別工程でも異なる環境条件での前記のような試験が行われる。上記(4) の選別工程での異なる環境条件での試験データは、(1) の試験データも用いられる。(4) の選別工程において、上記ホストコンピュータを介して上記識別番号を参照してデータベースから上記(1) で取得された試験データを取り出して、前記のような相関傾向を調べるようにすることができる。上記(9) の選別工程での異なる環境条件での試験データは、上記同様に前の選別工程である(4) の試験データも含まれる。上記同様にホストコンピュータを介して上記識別番号を参照してデータベースから上記(4) で取得された試験データ取り出すことができる。このように２つの環境条件の組み合わせを多数とすることにより、様々な環境条件で試験データでの上記潜在不良の炙り出しができるのでより高い精度での潜在不良を検出するこが可能となる。
【００９９】
図１４には、本願発明に係る半導体装置の製造方法の他の一実施例の製造工程図が示されている。ＬＳＩのウェハ加工工程２００において、いわゆる前工程を完成したウェハ１０１は、プローブ検査工程２００において個々のＬＳＩの基本的な特性などの試験を行い、製造過程で生じた欠陥を含むＬＳＩが従来のような特性要求仕様に対応した規格内のもの及びＰＡＴ手法により合格したものについて潜在不良が本願発明に係る検査方法により検出される。上記ＰＡＴ手法のための統計処理は、本願発明の統計処理においてそのまま利用される。
【０１００】
ここでウェハ２０１には、前記識別情報発生回路が搭載されており、プローブ検査時にＬＳＩ試験装置（以下、テスタという。）２０３により、個々のＬＳＩに搭載された識別情報発生回路から発生した識別情報２０２を取り出し、データベース２５０に格納２０４する。このとき、上記識別情報２０２に対応して該個々のＬＳＩに関連する上記の不良データ、潜在不良データを含んだ製造履歴情報２５１（製造工場、ロット番号、ウェハ上のアドレス等）などを同データベース２５０に格納２５２する。
【０１０１】
続いて、ダイシング工程２１０において、ウェハ２０１上のＬＳＩが、一つひとつのチップ２１１に切断され、さらに後工程と呼ばれる組み立て工程（パッケージング）２２０において、各チップがリードフレームにマウントや、リードフレームとＬＳＩ電極の接続、樹脂等の封入が行われる。
【０１０２】
次に、後工程の一部であるマーキング工程２３０において、パッケージレーザマーカ２３１によってパッケージの表面に、製造者の企業名や製品の型名などが刻印される。このようなマーキング工程２３０において、組み立てを完成した半導体製品２２１個々に対して識別番号２２３を付与する。該半導体製品２２２の該識別番号２２３は、特定の規則により、例えば連続した数字でもよいが、半導体装置に付与された識別番号２２３は互いが異なる番号であることが条件である。
【０１０３】
選別工程２４０では、パッケージングされ識別情報が刻印された半導体製品２２２の詳細な電気的特性が検査される。テスト冶具２４３に装着された該半導体製品２２２−ａは、ＬＳＩテスタ２４５によって検査され、検査の終了した該半導体製品２２２−ｂは良品または不良品に区別される。この検査においても、前記同様に特性要求仕様に対応した規格内、ＰＡＴ手法により合格したものについて潜在不良が本願発明に係る検査方法により検出される。この選別工程２４０において、ＬＳＩテスタ２４５は、被試験半導体製品２２２−ａの電気的特性の検査とともに識別情報２４４を読み出す。さらに、同時にビジョンセンサ２４１によって該半導体製品２２２−ａに刻印された識別情報を検出２４２する。それらを、データベース２５０に格納する。上記の一連の動作によって、半導体製品のパッケージに刻印された識別番号２２３と内部に封止されたチップの識別情報２４４（２０２）を一対一に対応付けることができる。
【０１０４】
すなわち、半導体製品２２２−ａの特性データと識別情報及び識別番号２２３を関連付けたデータを、個々の半導体製品２２２−ａの試験結果としてデータベース２５０へ格納する。それによって、データベース２５０では、プローブ試験工程２００で読み取った識別情報２０２（これを第１識別情報という）と上記選別工程で読み取った識別情報２４４（これを第２識別情報）を照合することで、識別番号２２３とチップの製造履歴情報２５１を関連付けることができる。
【０１０５】
図１５には、この発明に係る半導体製品のパッケージの刻印説明図が示されている。これらは、主に製品のトレーサビリティを保証する目的で利用されているが、一般的には、製品名、工場名、週コードを特定する情報と、その他のメーカが独自に利用する管理番号などからなっている。本実施例では、その後に、ロット番号（５５）、チップアドレスＸ（０１）、チップアドレスＹ（２２）などのチップ識別情報を刻印している。このチップ識別情報の例では、情報そのものに意味を持っているため、そのものを読めば履歴が判明するため、比較的人間に対して親近感がある。電気的な読みは出しが不可能な場面でも、その認識が可能である。例えば、半導体素子が破壊してしまい、通電が不可能な状態でも、その識別が可能になるものである。チップ識別情報の意味を不特定の他社に知られたくない場合は、ある種の暗号化を施してもよい。
【０１０６】
図１６には、前記選別工程２４０で用いられるＩＣハンドラ３００の概略的な構成図が示されている。トレー３０１は、選別試験前の半導体製品３２２を収納するための容器であり、トレー３０３は選別試験後の半導体製品３２２−ｂを収納するための容器であり、ＩＣソケット３０２は、選別試験用のテスト冶具３４３に装着されたＬＳＩを挿入して固定する部品である。ＩＣピッカー３０５は、水平駆動装置３０４と垂直駆動装置（図の矢印で示す）によって、トレー３０１内の半導体製品（図１４の２２２−ａ）を拾い上げ、ＩＣソケット３０２に挿入し、検査の終わった半導体製品（図１４の２２２−ｂ）をトレー３０３へ移す装置である。ビジョンセンサ３１０は、ＩＣソケット３０２に挿入された半導体製品のパッケージに刻印された識別番号を読み取る。
【０１０７】
本実施例において、半導体装置に刻印された識別番号からＬＳＩの履歴を追跡する場合は、マーキングデータ管理ファイルに登録された同じ識別番号に対応する、識別情報を検索し、さらにプローブ検査データ収集システムや選別データ収集システムに蓄積された、識別情報と照合する。刻印もレーザマーキングの限定されるものではなく、印刷によるものであってもよい。
【０１０８】
この実施例の半導体装置の識別方法では、半導体装置あるいはそれが用いられた電子装置において、不良が発生したときの解析を容易にすることができる。例えば、航空機では部品に不良が発生すると、同型あるいはその部品が用いられた航空機のすべてについて点検が行われて、部品不良を未然に発見したというニュースを耳にする。航空機では、絶対数が少ないので上記点検は可能である。一方、自動車搭載等のように高い信頼性が要求される半導体装置においては、特定の半導体装置に不良が発生したからといって全ての自動車を対象とした同様な点検は絶対数が膨大であるので不可能である。この発明に係る半導体装置の識別方法を利用すると、半導体装置においてプロセス不良が原因とみられる半導体装置の不良が発生した場合には、前記識別方法を用いることにより、当該半導体装置が製造されたロット、更にはウェハ上のアドレスに絞って半導体装置を特定することができる。したがって、多少規模が大きくなるが上記半導体装置が搭載された自動車の車体番号と対応付けて半導体装置を管理することにより、前記航空機と同様な点検、あるいは車検等を利用した重点点検を実施することも可能になる。
【０１０９】
前記自動車搭載向の半導体装置の他に、大量の半導体装置が搭載されるテレビジョン受像機や録画装置等においても、半導体装置においてプロセス不良が原因とみられる半導体装置の不良が発生した場合には、前記識別方法を用いることにより、当該半導体装置が製造されたロット、更にはウェハ上のアドレスに絞って半導体装置を特定することができる。したがって、前記同様に上記半導体装置が搭載されたテレビジョン受像機や録画装置等と対応付けて半導体装置を管理することにより、前記同様な点検、製品回収を行うことも可能となる。
【０１１０】
前記のような半導体装置の識別方法を採用するときには、前記のような検査方法によって合格して出荷された半導体装置に対して、前記のような不良が発生した場合、前記のような半導体装置の出荷前に遡って、当該製品のどの検査段階、あるいは検査段階同士での２つの環境条件の組み合わせの中で疑わしいものを探し出すことができる。そして、実際の不良原因をつきともたり、その判定基準にフィードバックして判定基準の見直しを行うようにすることもできる。
【０１１１】
前記特許文献２には、ある時期に製造したチップの中に前記統計上の異常品がわずかでも含まれていた場合、同時期に製造したすべてのチップの出荷を見合わせるなどの考え方があることを紹介している。確かに、半導体製品のゼロ・ディフェクト化を目指すうえで、不具合の因子を内包する異常チップを徹底的に排除する目的において、有効な手法のひとつである。しかしながら、このようなある意味で連帯責任的な考え方の適用は、経済性の観点においては常に望ましいものではないといえる。なぜなら、半導体のプロセスはウェハの大口径が進み、今や３００ｍｍ径の製造ラインが主流となりつつあるなかで、一枚のウェハから取得されるチップの数が増えるほど一つのチップが負う責任が、不合理に重くなるからである。
【０１１２】
図１７には、この発明に係る半導体装置の検査結果を用いた不良品判別方法の一実施例の説明図が示されている。図１７（Ａ）には、前記検査方法により潜在不良を含む異常品５０１のウェハ５００内の分布の例が示されている。同図では左下の比較的限られた場所に該異常品５０１が分布している様子が示されているが、何らかのプロセス的な変化が主にここを中心とする領域に及んだ可能性があると推定することができる。
【０１１３】
図１７（Ｂ）に示すように、例えば上記異常品５０１の位置をカバーする領域５０２に限定して、その領域にかかるチップをすべて排除の対象とすることで前記のように経済性を大きく損なうことを避けることができる。この実施例では、ウェハの領域を図１７（Ｂ）の如くウェハの中心を通る放射状の直線によって４分等に区切ったが、必ずしもこれに限定されなくとも、例えば同心円状の形状に区切っても、またそれらを組み合わせても構わない。
【０１１４】
前記特許文献２では、半導体チップの特定をウェハ上の位置情報でしか特定できないためにプローブ試験でしか適用できない。本願発明では、半導体チップに識別番号が付されているので、前記図１の第２検査工程１１０や第３検査工程１２０において検出された潜在不良の半導体装置の識別情報からウェハ上のアドレスを特定し、図１７（Ｂ）の領域５０２の全アドレスを摘出し、そこからデータベースを参照して各半導体チップの識別情報を逆引きして領域５０２の半導体装置を特定することができる。つまり、上記第２検査工程で検出された潜在不良を含む領域５０２に存在した半導体装置は、上記第３検査工程に入るときに見つけ出して排除し、上記第４検査工程で検出された潜在不良を含む領域５０２に存在した半導体装置は、上出荷時に見つけ出して排除することができる。
【０１１５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、上記潜在不良を有すると判定された半導体装置は、低品位品としてグレードを下げて出荷するものとしてもよい。本願発明において取得される試験データは、デジタル値に変換された各種測定データそのものの他、かかるデジタル値の下位ビットを削除して上位ビットでグループ化したもの、あるいは測定時に一定の幅を持ってランク付けされたもの等であってもよい。このようにグループ化した場合には、試験データのビット数が少なくなりデータベースに記憶するときの記憶容量を小さくできる。
【産業上の利用可能性】
【０１１６】
この発明は、潜在的不良の効果的な検出に向けた半導体装置の検査方法、検査システム及び製造方法として広く利用することができる。
【図面の簡単な説明】
【０１１７】
【図１】この発明に係る半導体装置の検査工程の一実施例の構成図である。
【図２】ＰＡＴ手法の基本的概念を説明するための模式図である。
【図３】ＰＡＴ手法の基本的概念を説明するための模式図である。
【図４】この発明の半導体装置の検査方法における統計処理を説明する模式図である。
【図５】この発明の半導体装置の検査方法における統計処理を説明する他の模式図である。
【図６】この発明に係る半導体装置の検査方法を説明するための模式図である。
【図７】図６の試験データの統計処理を説明する他の模式図である。
【図８】本発明に好適な識別情報発生回路の一実施例のブロック図である。
【図９】図８に示した１ビット分の識別情報発生回路の一実施例の回路図である。
【図１０】本願発明に用いられる識別情報発生回路と出力制御回路の一実施例のブロック図である。
【図１１】図１０の識別情報発生回路での識別方法を説明するための相関図である。
【図１２】本発明が適用される半導体集積回路装置のい後工程と言われる一実施例の製造工程の構成図である。
【図１３】本発明が適用される半導体集積回路装置のい後工程と言われる他の一実施例の製造工程の構成図である。
【図１４】本願発明に係る半導体装置の製造方法の他の一実施例の製造工程図である。
【図１５】この発明に係る半導体製品のパッケージの刻印説明図である。
【図１６】図１４の選別工程２４０で用いられるＩＣハンドラ３００の概略的な構成図である。
【図１７】この発明に係る半導体装置の検査結果を用いた不良品判別方法の一実施例の説明図である。
【符号の説明】
【０１１８】
１００，１１０，１２０…検査工程、１０１…ウェハ、１０２，１１２，１２２…ＬＳＩテスタ、１０４…ウェハプローバ、１１１，１２１…組み立て品、１３０…ネットワーク、１４０…生産管理サーバ、１４１…排除チップ情報、
２００…ウェハ加工工程、２０１…ウェハ、２０２…識別情報、２０３…ＬＳＩ試験装置、２１０…ダイシング工程、２１１…チップ、２２０…組み立て工程、２２１…半導体製品、２３０…マーキング工程、２３１…レーザマーカ、２２３…識別番号、２４０…選別工程、２４１…ビションセンサ、２４３…テスト治具、２４５…ＬＳＩテスタ、２５０…データベース、
３００…ＩＣハンドラ、３０１，３０３…トレー、３０２…ＩＣソケット、３０４…水平駆動装置、３０５…ＩＣピッカー、３１０…ビションセンサ、
５００…ウェハ、５０１…異常品、５０２…領域、
【特許請求の範囲】
【請求項１】
複数の半導体装置から第１試験データを取得する第１試験ステップと、
上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する第２試験ステップと、
上記第１試験データを統計処理して第１分布を求める第１統計処理ステップと、
上記第２試験データを統計処理して第２分布を求める第２統計処理ステップと、
第１処理と第２処理を行う第３統計処理ステップとを有し、
上記１処理は、上記第１分布と第２分布との関連傾向を統計的に求め、
上記第２処理は、個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する半導体装置の検査方法。
【請求項２】
請求項１において、
上記第１試験データ及び第２試験データは、半導体装置の特性要求仕様を満たすものについて、上記第１統計処理ステップ及び第２統計処理ステップでの統計処理が実施される半導体装置の検査方法。
【請求項３】
請求項２において、
上記第１統計処理ステップによりＰＡＴ手法により中心分布部から外れた半導体装置を不合格とし、上記第２統計処理ステップによりＰＡＴ手法により中心分布部から外れた半導体装置を不合格として上記第３統計処理ステップの対象から排除する半導体装置の検査方法。
【請求項４】
請求項３において、
上記半導体装置は、半導体ウェハ上に形成された半導体チップであり、個々の半導体装置は、半導体ウェハ上での位置情報により識別される半導体装置の検査方法。
【請求項５】
請求項４において、
異なる環境条件は、試験時の温度、供給される電圧、電流及びその周波数のいずれかを含む半導体装置の検査方法。
【請求項６】
請求項３において、
上記半導体装置は、他の半導体装置との識別を行う識別回路を有し、
上記第１及び第２試験データは、上記識別回路から出力された識別情報と対応されてデータベースとして記憶される半導体装置の検査方法。
【請求項７】
請求項６において、
異なる環境条件は、試験時の温度、供給される電圧、電流とその周波数及び半導体ウェハ上での半導体チップとパッケージに組み立てられた状態の半導体チップとを含んだ半導体装置の物理的構造の相違とのいずれかを含む半導体装置の検査方法。
【請求項８】
請求項７において、
上記識別回路は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路である半導体装置の検査方法。
【請求項９】
請求項８において、
上記識別回路は、上記識別情報を各ビットを奇数回連続して読み出し、上記奇数回での読み出されたビットが２値のうち一方の値であるときの総数と他方の値あるときの総数との大小比較結果に対応して総数が多い方の値に当該ビットを決定して出力する出力制御回路を更に有する半導体装置の検査方法。
【請求項１０】
請求項８又は９において、
上記第１試験ステップは、半導体装置が半導体ウェハ上に形成された時点で行われ、
上記第２試験ステップは、半導体装置がパッケージに組み立てられた時点で行われ、
上記第３統計処理ステップの第２処理で摘出された半導体装置を不良品として出荷するまでに排除する半導体装置の検査方法。
【請求項１１】
複数の半導体装置から第１試験データを取得し、上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する試験装置と、
上記第１試験データを統計処理して第１分布を求める第１統計処理と、上記第２試験データを統計処理して第２分布を求める第２統計処理とを行い、上記第１分布と第２分布との関連傾向を統計的に求める第１処理及び個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する第２処理を行うデータ処理装置と、
上記データ処理装置を介して上記第１及び第２試験データと、上記第１及び第２統計処理データと、上記関連傾向からはずれた半導体チップを特定するデータを記憶するデータベースとを有する半導体装置の検査システム。
【請求項１２】
請求項１１において、
上記試験装置は、
上記半導体装置がウェハ上に形成された時に上記第１試験データを取得する第１試験装置と、
上記半導体装置が組み立て完成品とされた時に上記第２試験データを取得する第２試験装置を含む半導体装置の検査システム。
【請求項１３】
デバイス製作工程と、
ウェハテスト工程と、
パッケージング工程と、
ファイナルテスト工程と、
上記ウェハテスト工程及びファイナルテスト工程で取得した試験データを統計処理するデータ統計処理工程と、
選別工程とを有する半導体装置の製造方法であって、
上記ウェハテスト工程は、
複数の半導体装置から第１試験データを取得する第１試験ステップを含み、
上記ファイナルテスト工程は、
上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する第２試験ステップを含み、
上記データ統計処理工程は、
上記第１試験データを統計処理して分布を求める第１統計処理、上記第２試験データを統計処理して分布を求める第２統計処理、及び第１処理と第２処理からなる第３統計処理を行い、
上記１処理は、上記第１分布と上記第２分布との関連傾向を統計的に求め、
上記第２処理は、個々の半導体装置について、上記関連傾向から外れたものを摘出して個々の半導体装置に設定された識別情報と関連させてデータベースに記憶し、
上記記憶された情報に基づき上記摘出された半導体装置の排除する半導体装置の製造方法。
【請求項１４】
請求項１３において、
上記半導体装置は、
互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を有し、
出荷時までに上記識別情報が読み出されて、上記記憶された潜在不良とされた半導体装置の識別番号と照合されて、合致したものが排除される半導体装置の製造方法。
【請求項１】
複数の半導体装置から第１試験データを取得する第１試験ステップと、
上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する第２試験ステップと、
上記第１試験データを統計処理して第１分布を求める第１統計処理ステップと、
上記第２試験データを統計処理して第２分布を求める第２統計処理ステップと、
第１処理と第２処理を行う第３統計処理ステップとを有し、
上記１処理は、上記第１分布と第２分布との関連傾向を統計的に求め、
上記第２処理は、個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する半導体装置の検査方法。
【請求項２】
請求項１において、
上記第１試験データ及び第２試験データは、半導体装置の特性要求仕様を満たすものについて、上記第１統計処理ステップ及び第２統計処理ステップでの統計処理が実施される半導体装置の検査方法。
【請求項３】
請求項２において、
上記第１統計処理ステップによりＰＡＴ手法により中心分布部から外れた半導体装置を不合格とし、上記第２統計処理ステップによりＰＡＴ手法により中心分布部から外れた半導体装置を不合格として上記第３統計処理ステップの対象から排除する半導体装置の検査方法。
【請求項４】
請求項３において、
上記半導体装置は、半導体ウェハ上に形成された半導体チップであり、個々の半導体装置は、半導体ウェハ上での位置情報により識別される半導体装置の検査方法。
【請求項５】
請求項４において、
異なる環境条件は、試験時の温度、供給される電圧、電流及びその周波数のいずれかを含む半導体装置の検査方法。
【請求項６】
請求項３において、
上記半導体装置は、他の半導体装置との識別を行う識別回路を有し、
上記第１及び第２試験データは、上記識別回路から出力された識別情報と対応されてデータベースとして記憶される半導体装置の検査方法。
【請求項７】
請求項６において、
異なる環境条件は、試験時の温度、供給される電圧、電流とその周波数及び半導体ウェハ上での半導体チップとパッケージに組み立てられた状態の半導体チップとを含んだ半導体装置の物理的構造の相違とのいずれかを含む半導体装置の検査方法。
【請求項８】
請求項７において、
上記識別回路は、互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路である半導体装置の検査方法。
【請求項９】
請求項８において、
上記識別回路は、上記識別情報を各ビットを奇数回連続して読み出し、上記奇数回での読み出されたビットが２値のうち一方の値であるときの総数と他方の値あるときの総数との大小比較結果に対応して総数が多い方の値に当該ビットを決定して出力する出力制御回路を更に有する半導体装置の検査方法。
【請求項１０】
請求項８又は９において、
上記第１試験ステップは、半導体装置が半導体ウェハ上に形成された時点で行われ、
上記第２試験ステップは、半導体装置がパッケージに組み立てられた時点で行われ、
上記第３統計処理ステップの第２処理で摘出された半導体装置を不良品として出荷するまでに排除する半導体装置の検査方法。
【請求項１１】
複数の半導体装置から第１試験データを取得し、上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する試験装置と、
上記第１試験データを統計処理して第１分布を求める第１統計処理と、上記第２試験データを統計処理して第２分布を求める第２統計処理とを行い、上記第１分布と第２分布との関連傾向を統計的に求める第１処理及び個々の半導体装置について、上記関連傾向に合致するか否かを判定し、上記関連傾向から外れたものを摘出する第２処理を行うデータ処理装置と、
上記データ処理装置を介して上記第１及び第２試験データと、上記第１及び第２統計処理データと、上記関連傾向からはずれた半導体チップを特定するデータを記憶するデータベースとを有する半導体装置の検査システム。
【請求項１２】
請求項１１において、
上記試験装置は、
上記半導体装置がウェハ上に形成された時に上記第１試験データを取得する第１試験装置と、
上記半導体装置が組み立て完成品とされた時に上記第２試験データを取得する第２試験装置を含む半導体装置の検査システム。
【請求項１３】
デバイス製作工程と、
ウェハテスト工程と、
パッケージング工程と、
ファイナルテスト工程と、
上記ウェハテスト工程及びファイナルテスト工程で取得した試験データを統計処理するデータ統計処理工程と、
選別工程とを有する半導体装置の製造方法であって、
上記ウェハテスト工程は、
複数の半導体装置から第１試験データを取得する第１試験ステップを含み、
上記ファイナルテスト工程は、
上記複数の半導体装置から上記第１試験ステップとは異なる環境条件による第２試験データを取得する第２試験ステップを含み、
上記データ統計処理工程は、
上記第１試験データを統計処理して分布を求める第１統計処理、上記第２試験データを統計処理して分布を求める第２統計処理、及び第１処理と第２処理からなる第３統計処理を行い、
上記１処理は、上記第１分布と上記第２分布との関連傾向を統計的に求め、
上記第２処理は、個々の半導体装置について、上記関連傾向から外れたものを摘出して個々の半導体装置に設定された識別情報と関連させてデータベースに記憶し、
上記記憶された情報に基づき上記摘出された半導体装置の排除する半導体装置の製造方法。
【請求項１４】
請求項１３において、
上記半導体装置は、
互いに同じ製造過程をもって同一の形態として半導体基板上に形成された複数の識別要素を含み、上記複数の識別要素の持つ電気的特性バラツキに起因する上記複数の識別要素の相互の物理量の大小関係により決定される複数ビットからなる識別情報を発生させる識別情報発生回路を有し、
出荷時までに上記識別情報が読み出されて、上記記憶された潜在不良とされた半導体装置の識別番号と照合されて、合致したものが排除される半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００９−１４７０１５（Ｐ２００９−１４７０１５Ａ）
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願番号】特願２００７−３２１１８４（Ｐ２００７−３２１１８４）
【出願日】平成１９年１２月１２日（２００７．１２．１２）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２１年７月２日（２００９．７．２）
【国際特許分類】
【出願日】平成１９年１２月１２日（２００７．１２．１２）
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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