【課題】データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置のＤＣテストの実施には、振幅を維持できないという問題がある。そのため、データ信号ラインにＡＣ結合部が含まれる出力回路を備える半導体装置であって、ＤＣテストを可能にする半導体装置が、望まれる。
【解決手段】半導体装置は、データ信号を外部に出力するメインドライバと、データ信号が伝達する配線と接続されているコンデンサと、一端がコンデンサと接続され、他の一端がバイアス電圧源に接続されている終端抵抗と、バイアス電圧源と終端抵抗との間に接続されている第１のスイッチと、を含むＡＣ結合部と、テストモード時にＡＣ結合部のバイアス電圧源と終端抵抗との接続を、第１のスイッチにより遮断する制御回路と、を備える。 （もっと読む）

【課題】ウエハ検査時に必要なプローブピンを削減可能にした半導体装置を提供する。
【解決手段】第１のデータを記憶する記憶素子と、データ読み出しの指示が入力されると、記憶素子から第１のデータを読み出して出力するデータ入出力制御部と、データ入出力制御部から出力される第１のデータを第１の端子に出力し、第１のデータを第１の端子に出力するとき、自装置の第２の端子と他の半導体装置の第１の端子とを接続するプローブカードを介して他の半導体装置から受信する第２のデータを保持し、その後、第２のデータを自装置の第１の端子に出力するデータラッチ部とを有する。 （もっと読む）

【課題】テスト時間が短い半導体集積回路のテストシステム及びテスト方法を提供する。
【解決手段】本発明にかかる半導体集積回路２０は、複数の被試験回路８１乃至８３を有し、外部のテストシステム１０と無線で通信することにより、被試験回路８１乃至８３をそれぞれテストする複数のテストパターンに、被試験回路８１乃至８３を識別するＩＤが付加されたテスト入力信号を受信する無線インターフェース部１３と、ＩＤを識別し、ＩＤに対応する被試験回路８１乃至８３に、ＩＤが付加されたテスト入力信号に含まれるテストパターンを入力し、被試験回路８１乃至８３からテストパターンに応じたテスト結果が出力される度に、テスト結果に、ＩＤを付加したテスト出力信号を、無線インターフェース部を介して、外部のテストシステム１０に出力する試験回路と、を有するものである。 （もっと読む）

【課題】本発明は、テスト速度を向上させることができる半導体メモリ装置及びそのためのテスト回路に関するものである。
【解決手段】本発明に係る半導体メモリ装置は、複数のメモリセルを含むメモリセルアレイ；データ入出力パッドに接続され、テストモード信号に応じて前記データ入出力パッドに印加されたデータの伝達経路を制御するスイッチング部；ノーマルモード時、前記スイッチング部から伝達されるデータを駆動して、前記メモリセルアレイに書き込むライトドライバ；及び、テストモード時、前記スイッチング部から伝達されるデータを前記メモリセルに伝達するコントローラを含む。 （もっと読む）

【課題】複数箇所のタイミング違反検出を、小規模な回路構成で実現する。
【解決手段】選択信号に基づいて、複数の信号からいずれか１つを選択する第１のセレクタと、上記選択信号に基づいて、ラッチされた複数の信号からいずれか１つを選択する第２のセレクタと、クロック信号ＣＬＫを所定時間遅延する遅延回路と、遅延回路により遅延したクロック信号に同期して、第１のセレクタの出力をラッチするタイミング違反検出用フリップフロップ回路と、タイミング違反検出用フリップフロップ回路の出力と第２のセレクタの出力とを比較する比較回路とを、備える。複数の信号に対し、個別に回路を設けることなく、１つのタイミング違反検出回路で構成することができる。 （もっと読む）

【課題】ＰＶＴ変動によってスキューが発生しても、不良に関する情報を適切に格納できるようにした半導体メモリ装置を提供する。
【解決手段】書き込み動作のために書き込みコマンドおよびデータを印加し、読み出し動作のために読み出しコマンドを印加し、前記読み出し動作によって出力データが入力されるテスト回路と、前記書き込みコマンドに応答して前記データをメモリセルに格納し、前記読み出しコマンドに応答して不良に関する情報を含む情報データを内部的に格納するが、前記情報データの格納は、前記情報データのレベルが遷移する場合に発生するパルスに同期して行われる。 （もっと読む）

【課題】廃棄されたダイから使用可能なメモリ空間を回収するメモリ容量を有するメモリを回収する方法を提供する。
【解決手段】再構築したメモリ空間の回収方法は、廃棄されたダイを回収し、使用可能なメモリ空間に応用し、規格化又は非規格化のメモリ容量を有するメモリを形成する。再構築したメモリ空間の回収方法は、ブロックエリア、ページエリア及びセルエリアを有するダイを準備するステップと、ダイのブロックエリア、ページエリア及びセルエリアのうちの１つを走査し、ダイに対応したエリア中にテストデータを書き入れ、ダイによりテストデータの読み書き及び比較を行ってテスト結果を得て、このテスト結果に基づき、正常及び異常なブロックエリア、ページエリア又はセルエリアを標記するステップとを含む。 （もっと読む）

【課題】 スキャンチェーンの検査を好適に行うことが可能なスキャンチェーン検査装置及び検査方法を提供する。
【解決手段】 半導体装置１０のスキャンチェーンに検査信号を供給する検査信号供給部１８と、スキャンチェーンの各レジスタでの検査信号の信号レベルの時間変化を測定するレジスタ測定部２０と、測定部２０による測定結果に基づいて各レジスタにレジスタ番号を付与するレジスタ番号解析部５１を有する検査解析装置５０とによってスキャンチェーン検査装置１Ａを構成する。供給部１８は、信号長ｎが異なるｍ種類の検査信号列を供給する。解析部５１は、信号長ｎの検査信号列を用いた測定結果からスキャンチェーンの複数のレジスタをｎ個のグループに分けるグループ分けをｍ種類の検査信号列のそれぞれについて行い、その結果に基づいて各レジスタにレジスタ番号を付与する。 （もっと読む）

【課題】半導体集積回路のクロックに一定周波数のクロックのみを供給しつつ半導体集積回路の内部クロックを動的に変化させて半導体集積回路のランダム・ロジックを検査する。
【解決手段】複数の組み合わせ回路と当該複数の組み合わせ回路のスキャンテストを行うためのスキャンチェーンを構成する複数のスキャンフリップフロップとを有する半導体集積回路、の検査方法を、クロック生成装置から前記半導体集積回路に一定周波数の第１クロックを入力する入力工程と、前記半導体集積回路の内蔵する分周器が前記第１クロックを分周して第２クロックを生成する分周工程と、前記複数のスキャンフリップフロップに入力するクロックを、前記第１クロックと前記第２クロックとの間で動的に切り替えつつ前記半導体集積回路を検査する検査工程と、により構成する。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】製品ボードに搭載される製品ＦＰＧＡの端子数に制限されず、内部信号の観測を可能とし、製品ＦＰＧＡを製品ボードに搭載された実使用状態で論理検証することが可能な評価システムを提供することを課題とする。
【解決手段】評価システム１は、製品ボード２、評価ボード３、およびそれらを接続するシリアル・インターフェース５を備える。製品ボード２に搭載される製品ＦＰＧＡ６はコアロジック６０に入力される外部入力信号を分岐する分岐回路６１を備える。評価ボード３は観測ＦＰＧＡ８を備える。観測ＦＰＧＡ８はコアロジック６０と論理的に等価な観測コアロジック８１および観測コアロジック８１の内部信号を取得する内部信号取得回路８２を備える。コアロジック６０の実動作に供される外部入力信号が評価ボード３に送られ観測コアロジック８１がコアロジック６０の実動作と等価に動作する。その時の内部信号を取り出し論理検証を行う。 （もっと読む）

【課題】マルチＩＣデバイスをテストするための方法および装置を提供する。
【解決手段】集積回路は、入力信号を受け取るように構成される第１の入力相互接続と、テスト・イネーブル信号を受け取るように構成される第１のテスト・イネーブル相互接続と、前記入力信号に対応する値に基づいて該集積回路のテストを実行するためのコントローラと、入力ポートと、前記第１の入力相互接続、前記コントローラ、および前記入力ポートに結合され、前記テスト・イネーブル信号がアサートされていないことに応答して前記入力信号を前記入力ポートに渡し、前記テスト・イネーブル信号がアサートされていることに応答して前記入力信号を前記コントローラに渡すように制御可能である第１のマルチプレクサとを備える。 （もっと読む）

【課題】試験対象に対してシーケンス測定を実行する際に、取得データ量の面で、誤った測定の無駄な測定をしないで済むようにする。
【解決手段】シーケンス測定制御手段３５が実行指定された測定シーケンスにしたがう制御を開始する前に、実行指定された測定シーケンスで送受信部２１が解析対象として取得する予定のデータ量の合計値を算出するデータ量算出手段４０と、算出したデータ量の合計値が受信データメモリ２３の所定容量に応じて予め設定した許容値を超えるか否かを判定するデータ量判定手段４１とを備え、シーケンス測定制御手段３５は、データ量判定手段４１により算出したデータ量の合計値が許容値を超えると判定されたとき、その判定結果を表示部６１に表示して、ユーザーに通知する。 （もっと読む）

【課題】正確な性能測定を容易にした差動伝送半導体装置を提供する。
【解決手段】差動対入力信号に応答してステップ信号を各々が生成する複数の入力コンパレータと、当該ステップ信号を伝送する伝送回路と、当該伝送回路によって伝送されたステップ信号に応答して差動対出力信号を各々が生成する複数の出力アンプと、を含み、供給されるテスト指令に応じて当該出力アンプの差動対出力信号を択一的に取り込んで、これに含まれるクロスポイントの発生タイミングを示す検査出力信号を生成する。 （もっと読む）

【課題】検査効率を向上させる。
【解決手段】導体パターンを有する基板に電子部品が搭載された回路基板１００における複数の接触点に対してプロービングされたプローブ２１を介して入出力する電気信号Ｓに基づいて電子部品の良否を判定する検査処理を実行すると共に、検査処理において電子部品が不良と判定したときにはプロービングの再実行後に検査処理を再実行する制御部１８を備え、制御部１８は、検査処理を再実行する際に、直前の検査処理において不良と判定したときの不良の内容が予め決められた特定の内容に該当する電子部品だけを対象として電子部品の良否を判定する。 （もっと読む）

【課題】複数の被試験デバイスに対して電源供給部から電源の供給を行って試験を行うときに、同時スイッチングノイズの影響を抑制することを目的とする。
【解決手段】本発明の半導体試験装置１は、複数のＤＵＴ３に電源を供給するデバイスパワーサプライ５を備える半導体試験装置１であって、ＤＵＴ３の試験を行うピンエレクトロニクスカード２のドライバ１２およびコンパレータ１３とＤＵＴ３との間の伝送経路１５の伝播遅延Ｔｐｄを校正するデータをタイミング校正データとして記憶するタイミング校正データ記憶部２１と、ＤＵＴ３を複数のグループに分割して、当該グループごとに異なる遅延量をタイミング校正データに加算する遅延量加算部２５と、を備えたことを特徴としている。 （もっと読む）