半導体装置の製造方法
【課題】SOI基板を使用せずバルク基板を用いてフィン型FETを製造すると、従来技術では素子領域と半導体基板との間の絶縁耐圧が低くなっていた。
【解決手段】本発明の半導体装置の製造方法では、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に形成することで、立設部の下部の素子分離膜がほぼ一定の膜厚にすることができた。このため、立設部と半導体基板との間の絶縁耐圧が向上し、リークもなく、信頼性が向上した。
【解決手段】本発明の半導体装置の製造方法では、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に形成することで、立設部の下部の素子分離膜がほぼ一定の膜厚にすることができた。このため、立設部と半導体基板との間の絶縁耐圧が向上し、リークもなく、信頼性が向上した。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MOS(Metal−Oxide−Semiconductor)電界効果型トランジスタ(以下、MOSFETと記載する)の製造方法に関し、特に起立型のチャネルを有するフィン型電界効果トランジスタ(以下、フィン型FETと記載する)の素子分離に関するものである。
【背景技術】
【0002】
近年の電子機器は、小型化や低消費電力化しているために、それに用いるLSIもまた微細化や低消費電力化の要求がある。多くの場合、搭載する半導体素子のサイズをスケーリング則に従って微細化することで対応してきた。
【0003】
半導体産業におけるスケーリング則とは、MOSFETのサイズと電源電圧とを1/κ倍にすれば、MOSFETの動作が保証された上で、スイッチング速度が1/κ倍に、消費電力は1/κ2倍となるという、公知の法則である。
【0004】
しかし、さらに低い電源電圧下で一定の性能を維持するためには、MOSFETのしきい値電圧を低く設定する必要がある。そのためには、ゲート絶縁膜の薄膜化が必要となる。ところが、ゲート絶縁膜の薄膜化は、スタンバイリーク電流の増大を招き、LSIの消費電力が増大してしまうという問題が生じる。
近年のLSIにあっては、電子機器の小型化や低消費電力化の流れから、低消費電力化は必要不可欠であり、低消費電力化を可能とした新たな半導体素子が提案されてきている。
【0005】
そのような新たな半導体素子の代表的なものの1つとして、フィン型FETが提案されている。
フィン型FETとは、起立型のチャネル領域を有するMOSFETである。起立したチャネル領域は、半導体基板の上部に絶縁膜を設け、その上部に形成する半導体層(単結晶シリコン材料)にソース領域やドレイン領域、バルク領域(この中にチャネル領域を形成する)を備える。この半導体層の形状が魚のヒレに似ていることからフィン型FETと呼ばれる。
【0006】
フィン型FETは、多くの場合は半導体層の垂直端面にチャネル領域を設ける構造である。このため、その半導体層の垂直方向の高さがMOSFETのチャネル幅となる。そして、このチャネル領域である半導体層の垂直端面にゲート電極を備えている。
【0007】
フィン型電FETは、このように半導体基板の上部に起立した半導体層を有しているため、半導体基板内にチャネル領域を有する通常のMOSFET(便宜的に、バルク型MOSFETと称することにする)と比べて小型化できるという特徴がある。
【0008】
また、半導体層に対して複数のゲート電極を設けることもできるため、ゲート電極が1つの場合に比べてしきい値のばらつきを抑制し、低いしきい値を有するMOSFETを構成することができる。
【0009】
フィン型FETは、素子領域として起立した半導体層を用いることから、半導体層が支持基板上に設ける埋め込み酸化膜で分離されているSOI(Silicon−on−Insulator)基板を用いることで簡便な素子分離が実現できる。
【0010】
しかしながら、SOI基板は価格が一般に用いられるバルク(単結晶)基板の10倍以上と高額であることから、バルク基板での実用化が検討されており、公知の選択酸化技術であるLOCOS(Local−Oxidation−of−Silicon)法を応用した素子分離方法が提案されている(例えば特許文献1。)。
【0011】
特許文献1に示した従来技術を図15を用いて説明する。
当該技術は、LOCOS法を応用してバルク基板上に絶縁膜で分離された、起立する半導体層を形成する技術である。
図15は、特許文献1の技術を説明し易いように書き直した図であって、半導体基板と素子分離膜、起立する半導体層を模式的に表した断面図である。図15(a)に立設部形成工程、図15(b)に耐酸化用膜形成工程、図15(c)に酸化工程を示している。
【0012】
図15において、101は半導体基板、102は立設部、103は耐酸化用膜、104は素子分離膜である。102aは立設部102を素子分離膜104により半導体基板1より分離した半導体層であって、ソース領域やドレイン領域、バルク領域となる部分である。105は耐酸化用膜103と半導体基板101との境界となる角部である。記号L1、L2は素子分離膜104の膜厚を示している。
【0013】
まず、図15(a)に示すように、既知のホトリソ技術とエッチング技術とを用い、半導体基板101表面に溝部を設けるようにエッチングを行い、立設部102を形成する。
【0014】
次に、図15(b)に示すように、既知の方法により、シリコン窒化膜よりなる耐酸化膜用膜103を、立設部102の表面(側面と上面)に設ける。このとき、立設部102の表面を除く半導体基板101表面にはこの耐酸化膜用膜103を設けないように形成する。例えば、半導体基板101の上面全部に耐酸化膜用膜103を形成してから、立設部102ではない部分の耐酸化膜用膜103を選択的にエッチング除去するなどすればよい。
【0015】
次に、図15(c)に示すように、耐酸化用膜103をマスクとして、酸化処理(LOCOS酸化)をすることにより半導体基板101表面の露出する領域にシリコン酸化膜よりなる素子分離膜104を形成する。
素子分離膜104は、半導体基板101表面に対し垂直方向だけではなく、横方向にも成長する。つまり、図15(b)の角部105から立設部102の内部方向(図面横方向)に向かって成長する。このため、立設部102の下部にも酸化が進行し、最終的には立設部102の下部分は完全に酸化され、半導体基板101と絶縁分離された半導体層102aができる。その後、図示はしないが、耐酸化膜用膜103を除去する。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開2008−288567号公報(第6頁−7頁、図16−18)
【発明の概要】
【発明が解決しようとする課題】
【0017】
特許文献1に示した従来技術は、高価なSOI基板を用いずに安価なバルク基板を用いてフィン型FETを製造できる技術であるが、発明者が検討したところによると、MOSFETの絶縁耐圧が低下してしまうという問題があることが分かった。
【0018】
特許文献1に示した従来技術は、図15(c)に示すように、素子分離膜104の膜厚に大きな差が出てしまう。素子分離膜104は、半導体層102aの下部の膜厚L1と半導体基板101の表面部分の膜厚L2とで違いが生じ、膜厚L1は膜厚L2よりも薄い。
【0019】
つまり、半導体層102aの下部は薄い膜厚の素子分離膜となってしまい、この部分で絶縁耐圧が低下してしまうのである。
フィン型FETを複数用いると、本来絶縁分離されるべき半導体層同士が半導体基板を介し電気的に接続してしまうことになり、最終的にリーク電流が発生し、半導体装置の動作不良を引き起こしてしまう。
【0020】
このような素子分離膜104の膜厚の違いの原因は、LOCOS酸化にあった。図15(b)、図15(c)に示したように、特許文献1に示した従来技術では、立設部102を耐酸化用膜103で覆って酸化処理するため、角部105から横方向に酸化が進行してやがて立設部102下部で図面左右から進行した酸化膜がつながり素子分離膜104を形成する。しかし、知られているようにシリコン酸化膜の成長は、半導体基板の垂直方向よりも横方向の方が小さい。その酸化形状は、いわゆるバーズビーク形状になる。このため、立設部102の下部の酸化が少なくなり、膜厚L1と膜厚L2とで差が出てしまうのである。
【0021】
すでに説明したとおり、半導体層102aは、ソース領域やドレイン領域、バルク領域となる部分であるから、その部分と半導体基板101との絶縁が十分でないと、MOSFETとして十分な性能を有しているとは言えない。
特許文献1に示した従来技術は、高価なSOI基板を用いずにフィン型FETを製造できるが、そうして製造されたMOSFETは、電気的に十分な性能を得られず、信頼性の低いものとなってしまうのである。
【0022】
本発明の半導体装置の製造方法はこのような課題を解決するためにある。そしてその目的は、高い絶縁耐圧を有し、リーク電流のない、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【0023】
上記目的を達成するために、本発明の半導体装置の製造方法は、以下の製造方法を採用する。
【0024】
半導体基板の表面に溝部を設け、溝部により規定される半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、
半導体基板の表面に複数の溝部を形成し、所定形状の立設部を形成する立設部形成工程と、
溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、
溝部の底部から立設部の下部に向かって半導体基板を酸化させ、立設部と半導体基板とを酸化膜で分離する酸化工程と、
を有することを特徴とする。
【0025】
このような構成にすることによって、素子分離膜の形成にあたり立設部下部の横方向の熱酸化が促進されることから、半導体基板と完全に絶縁分離できる。
【0026】
さらに、耐酸化用膜形成工程は、
溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部の半導体基板を所定の距離まで更に除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。
【0027】
このように、溝部の底部の半導体基板を更に除去することで、立設部側面に横方向の酸
化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。
【0028】
また、耐酸化用膜形成工程は、
溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部から所定の距離までの耐酸化用膜を除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。
【0029】
このように、溝部の底部から一部の耐酸化用膜を除去することで、立設部側面に横方向の酸化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。
【発明の効果】
【0030】
本発明によれば、MOSFETのソース領域やドレイン領域、バルク領域を形成する半導体層と半導体基板とを、ほぼ一定の膜厚の素子分離膜で絶縁分離できるから、電気的に完全に絶縁分離された半導体層が形成できる。これにより、絶縁耐圧が向上し、素子間のリーク電流の発生も抑制され、信頼性の高い半導体装置を構成できる。
【図面の簡単な説明】
【0031】
【図1】本発明の半導体装置の製造方法を示すフローチャートである。
【図2】本発明の半導体装置の製造方法の、耐酸化用膜となる第1のシリコン窒化膜を形成する工程を説明する断面図である。
【図3】本発明の半導体装置の製造方法の、立設部を形成する工程を説明する断面図である。
【図4】本発明の半導体装置の製造方法の、耐酸化用膜となる第2のシリコン窒化膜を形成する工程を説明する断面図である。
【図5】本発明の半導体装置の製造方法の、シリコン窒化膜をエッチバックし、耐酸化用膜を形成する工程を説明する断面図である。
【図6】本発明の第1の実施形態において、立設部側面の耐酸化用膜の下部に露出面を形成する工程を説明する断面図である。
【図7】本発明の第1の実施形態において、素子分離膜を形成する工程を説明する断面図である。
【図8】本発明の第1の実施形態において、耐酸化用膜を剥離する工程を説明する断面図である。
【図9】本発明の第2の実施形態において、立設部を形成する工程を説明する断面図である。
【図10】本発明の第2の実施形態において、全面に犠牲膜とホトレジストとを形成する工程を説明する断面図である。
【図11】本発明の第2の実施形態において、犠牲膜の表面が露出するまでホトレジストを除去する工程を説明する断面図である。
【図12】本発明の第2の実施形態において、立設部側面の犠牲膜を除去する工程を説明する断面図である。
【図13】本発明の第2の実施形態において、立設部の表面に耐酸化用膜を形成する工程を説明する断面図である。
【図14】本発明の第2の実施形態において、立設部側面の耐酸化用膜の下部に露出面を形成する工程を説明する断面図である。
【図15】従来技術である半導体装置の製造方法を説明する図であり、立設部の形成から素子分離する過程を説明する断面図である。
【発明を実施するための形態】
【0032】
本発明の半導体装置の製造方法は、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設
部の表面に形成する。つまり、立設部側面にて、溝部の底部と耐酸化用膜の下端部との間に半導体基板の露出面、つまり、立設部にて耐酸化用膜がない部分を設けるのである。
【0033】
この製造方法を製造工程順に説明したものが図1に示すフローチャートである。
図1に示すフローチャートは、立設部形成工程P10、耐酸化用膜形成工程P20、酸化工程P30で構成されている。
この立設部形成工程P10は、半導体基板表面に溝部を設けることにより、半導体基板の立設部を形成する工程である。
耐酸化用膜形成工程P20は、立設部の表面(側面及び上面)に耐酸化用膜を形成する。耐酸化用膜は、立設部の側面において、溝部の底部から所定の距離まで離間した部分を除いて形成される。
酸化工程P30として、耐酸化用膜をマスクとして用い、半導体基板表面を熱酸化することにより立設部と半導体基板とを酸化膜で分離する。
【0034】
このようにすれば、立設部の側面においてその底部で耐酸化用膜が露出した半導体基板からも酸化が進行できるようになり、立設部の下側にほぼ一定の膜厚の素子分離膜を形成することができる。
【0035】
以下2つの実施形態を図面を用いて説明する。2つの実施形態の違いは、耐酸化用膜形成工程P20である。第1の実施形態は、立設部の表面に耐酸化用膜を形成した後に、半導体基板を更にエッチングで掘り下げて、立設部の根元部分に耐酸化用膜のない露出部分を設ける製造方法である。第2の実施形態は、立設部の表面に耐酸化用膜を形成した後に、立設部の根元部分の耐酸化用膜のみエッチング除去する製造方法である。
なお、これらの実施形態は、半導体基板をシリコン半導体基板を用いる例で説明する。
【実施例】
【0036】
[第1の実施形態の製造方法の詳細説明;図1〜図8]
第1の実施形態の半導体装置の製造方法について、図1及び図2から図8を用いて説明する。図2から図8は、図1に示すフローチャートを構成する各製造工程を詳しく説明する断面図である。
この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部を有しない半導体基板をエッチングで掘り下げて、立設部の下端部に半導体基板の露出部を設けるものである。
【0037】
図2及び図3は、立設部形成工程P10、図4から図6は、耐酸化用膜形成工程P20、図7及び図8は、酸化工程P30に対応する。
各図において符号は、1は半導体基板、2、6はシリコン窒化膜を示す。3はホトレジストパターン、4は溝部、5は立設部、6は第2のシリコン窒化膜、7は露出面、8は素子分離膜を示し、2a、6aは、それぞれシリコン窒化膜2、6を加工して設ける耐酸化用膜を示す。
【0038】
[立設部形成工程P10:図1、図2、図3]
立設部形成工程P10を図1及び図2、図3を用いて説明する。
図2に示すように、シリコンよりなる半導体基板1上に、反応ガスとしてモノシラン(SiH4)とアンモニア(NH3)とを用いる化学気相成長法(Chemical−Vator−Deposition;以下、CVD法と記載する)により第1のシリコン窒化膜2を、例えば300nmの膜厚で形成する。
【0039】
次に、ホトレジストを回転塗布法により全面に形成し、専用のホトマスクを用いて露光現像処理を行い、後の工程で立設部を設ける部分にホトレジストパターン3が残るように
パターニングする。
【0040】
次に、図3に示すように、反応ガスとして四フッ化メタン(CF4)と酸素(O2)とを用いるドライエッチングにより、ホトレジストパターン3を耐エッチングマスクとして第1のシリコン窒化膜2を加工し、後の工程で立設部となる領域上に耐酸化用膜2aとして残すように形成する。
【0041】
その後、反応ガスとして塩素(Cl2)と臭化水素(HBr)あるいは四フッ化メタン(CF4)を用いるドライエッチングにより、ホトレジストパターン3及び耐酸化用膜2aを耐エッチングマスクとして半導体基板1をエッチング除去する。その深さは例えば、800nmである。このような垂直の溝部4を形成することにより、半導体基板1に対し垂直に起立した立設部5を設ける。この立設部5の高さは、例えば800nmである。
さらにその後、図示しないがホトレジストパターン3を除去する。
【0042】
[耐酸化用膜形成工程P20:図1、図4、図5、図6]
次に、耐酸化用膜形成工程P20を図1及び図4から図6を用いて説明する。
図4に示すように、半導体基板1の上部全面に反応ガスとしてモノシラン(SiH4)とアンモニア(NH3)とを用いるCVD法により第2のシリコン窒化膜6を、例えば150nmの膜厚で形成する。
【0043】
次に、図5に示すように、反応ガスとして四フッ化メタン(CF4)と酸素(O2)とを用いるドライエッチングにより、立設部5の側面に耐酸化用膜6aが残るように、第2のシリコン窒化膜6をエッチバックする。これにより、立設部5の表面は、耐酸化用膜2a、6aで覆われる。
【0044】
その後、図6に示すように、反応ガスとして塩素(Cl2)と臭化水素(HBr)又は四フッ化メタン(CF4)を用いるドライエッチングにより、耐酸化用膜2a、6aをエッチングマスクとして半導体基板1の表面を掘り下げる。その量は、例えば250nmの深さである。
半導体基板1を250nmの深さで掘り下げることにより、耐酸化用膜6aで覆われた立設部5の側面の下側(半導体基板側)に、高さ250nmの高さの半導体基板1のシリコンの露出面7を形成することができる。除去された半導体基板部分は、図面点線で示し、符号1´を付与している。
【0045】
[酸化工程P30:図1、図7、図8]
次に、酸化工程P30を図1及び図7、図8を用いて説明する。
図7に示すように、温度1000℃の水蒸気雰囲気中で酸化処理を実施し、半導体基板1の表面にシリコン酸化膜よりなる素子分離膜8を形成する。その膜厚は、例えば600nmである。
酸化処理において、素子分離膜8は半導体基板1の垂直方向に形成されると共に、立設部5の下部においては横方向にも形成され、最終的には立設部5は素子分離膜8により完全に分離される。
酸化工程では、図6に示す耐酸化用膜6aで覆われていない露出面7により横方向の酸化が促進され、立設部5の下部は、ほぼ一定の膜厚の素子分離膜8が形成されるのである。
【0046】
図7に示すように、立設部5下部の素子分離膜8の膜厚L3は、耐酸化用膜2a、6aで覆われていない半導体基板1表面(つまり、立設部5がない部分)に設ける素子分離膜の膜厚L4と同等な膜厚となり、従来技術よりも絶縁耐圧が向上するのである。
【0047】
最後に、図8に示すように、熱燐酸に浸漬することにより耐酸化用膜2a、6aを除去し、素子領域である立設部5の形成が完了する。
図示はしないが、この立設部5にソース領域、ドレイン領域、バルク領域やゲート絶縁膜などを形成し、ゲート電極、ソース電極、ドレイン電極などを形成してフィン型FETが完成する。
このようにして完成したフィン型FETは、半導体基板との絶縁耐圧が高く、フィン型FETを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。
【0048】
[第2の実施形態の製造方法の詳細説明;図1、図9〜図14]
次に、第2の実施形態の半導体装置の製造方法について図1及び図9から図14を用いて説明する。
この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部の根元部分の耐酸化用膜のみエッチング除去し、立設部の下端部に半導体基板の露出部を設けるものである。
【0049】
図9から図14は、耐酸化用膜形成工程P20を詳しく説明するための断面図である。すでに説明した第1の実施形態の製造方法と同一の工程については省略する。各図において符号は、9は犠牲膜、10は第3のシリコン窒化膜、10aは耐酸化用膜を示すが、すでに説明した第1の実施形態の構成と同一の構成には同一の番号を付与している。
【0050】
まず、図9に示すように、すでに説明した製造方法により半導体基板1に対し垂直に起立した立設部5を形成する。この場合、すでに説明した製造方法と異なる点は、立設部5の高さだけである。後の工程で素子分離される立設部の高さに、立設部5下部にて横方向の素子分離膜の形成を促進するために設ける半導体基板1の露出面7の高さを加えた高さとなっている。その高さは、例えば、1050nmである。
【0051】
次に、図10に示すように、反応ガスとしてモノシラン(SiH4)と酸素(O2)を用いるCVD法によりシリコン酸化膜である犠牲膜9を形成する。その膜厚は、例えば250nmである。
その後、回転塗布方によりホトレジスト3aを、例えば1500nmの膜厚で形成する。ホトレジスト3aは液体であることから、半導体基板1表面に高さが1050nmの立設部5を設けているにも関わらず、レジスト3a表面は平坦な面となる。
【0052】
次に、図11に示すように、反応ガスとして酸素(O2)と、四フッ化メタン(CF4)あるいは三フッ化メタン(CHF3)を用い、犠牲膜9に対するホトレジスト3aのエッチング速度が同等以上となるエッチング条件で、エッチバックを実施する。このときのエッチング量は、立設部5の表面に形成した犠牲膜9が露出するまで実施する。図10で示したように、ホトレジスト3aの表面が平坦であることから、エッチバックによりホトレジスト3aの膜厚が最も薄い立設部5の上部の犠牲膜9の表面が優先的に露出するのである。
【0053】
次に、図12に示すように、フッ酸系の水溶液に浸漬することにより、立設部5の表面および側面に設けた犠牲膜9が除去される。犠牲膜9は、すでに説明した実施形態の露出面7の高さが残るように除去する。その高さは、例えば250nmである。フッ酸系の水溶液に浸漬して行う犠牲膜9の除去は、ホトレジスト3aがあるため図面上方から進行する。このため、エッチング時間を制御することで犠牲膜9の除去量も制御できる。その後、図示しないがホトレジスト3aは除去する。
【0054】
次に、図13(a)に示すように、犠牲膜9が付いたままの半導体基板1の上部全面に
CVD法により第3のシリコン窒化膜10を形成する。その後、図13(b)に示すように、すでに説明した製造方法を用い、形成した第3のシリコン窒化膜10をエッチバックすることにより、耐酸化用膜10aを形成する。
【0055】
その後、図14に示すように、耐酸化用膜10aであるシリコン窒化膜に対し選択性の高いフッ酸系の水溶液に浸漬し、立設部5の下側(半導体基板側)の犠牲膜9を除去することで、図示するような、立設部5の下側側面に250nmの高さの露出面7を形成することができる。
【0056】
以降の製造方法は、第1の実施形態と同様である。この第2の製造方法も、立設部5を素子領域として分離することができ、完成したフィン型FETは、半導体基板との絶縁耐圧が高く、フィン型FETを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。
【0057】
なお、以上説明した第1の実施形態及び第2の実施形態の製造方法では、第1のシリコン窒化膜2、第2のシリコン窒化膜6、第3のシリコン窒化膜10を半導体基板1や形成した立設部5のシリコン表面に直接接するように形成しているが、シリコン酸化膜を介して設けるようにしても構わない。
【0058】
第1の実施形態の場合は、半導体基板1のシリコン表面に、例えば20nm程度の膜厚のシリコン酸化膜を形成し、このシリコン酸化膜上に第1のシリコン窒化膜2や第2のシリコン窒化膜6を形成してもよい。また、第2の実施形態の場合は、図12に示す犠牲膜9の除去の際に、立設部5の表面に薄く犠牲膜9を残すようにしてもよい。
【0059】
このようにすることで、加工して耐酸化用膜となるシリコン窒化膜が直接半導体基板であるシリコンと接することを防止できる。そうすると、後の工程で耐酸化用膜除去した後、シリコン窒化膜の窒素成分が立設部表面に残留するのを抑制することができるのである。シリコン窒化膜の窒素成分はシリコン表面に残留すると、後の熱工程により結晶欠陥を誘起することが知られている。
【産業上の利用可能性】
【0060】
本発明の半導体技術の製造方法によれば、バルク基板を用いても信頼性の高いフィン型FETを搭載した半導体装置を構成できる。このため、高い信頼性が要求されるシステム用の半導体装置として好適であると共に、高価なSOI基板を用いていないから、コストダウンされた安価なシステム用の半導体装置としても適している。
【符号の説明】
【0061】
1 半導体基板
1´ 除去された半導体基板部分
2 第1のシリコン窒化膜
2a、6a、10a 耐酸化用膜
3 ホトレジストパターン
3a ホトレジスト
4 溝部
5 立設部
6 第2のシリコン窒化膜
7 露出面
8 素子分離膜
9 犠牲膜
10 第3のシリコン窒化膜
【技術分野】
【0001】
本発明は、MOS(Metal−Oxide−Semiconductor)電界効果型トランジスタ(以下、MOSFETと記載する)の製造方法に関し、特に起立型のチャネルを有するフィン型電界効果トランジスタ(以下、フィン型FETと記載する)の素子分離に関するものである。
【背景技術】
【0002】
近年の電子機器は、小型化や低消費電力化しているために、それに用いるLSIもまた微細化や低消費電力化の要求がある。多くの場合、搭載する半導体素子のサイズをスケーリング則に従って微細化することで対応してきた。
【0003】
半導体産業におけるスケーリング則とは、MOSFETのサイズと電源電圧とを1/κ倍にすれば、MOSFETの動作が保証された上で、スイッチング速度が1/κ倍に、消費電力は1/κ2倍となるという、公知の法則である。
【0004】
しかし、さらに低い電源電圧下で一定の性能を維持するためには、MOSFETのしきい値電圧を低く設定する必要がある。そのためには、ゲート絶縁膜の薄膜化が必要となる。ところが、ゲート絶縁膜の薄膜化は、スタンバイリーク電流の増大を招き、LSIの消費電力が増大してしまうという問題が生じる。
近年のLSIにあっては、電子機器の小型化や低消費電力化の流れから、低消費電力化は必要不可欠であり、低消費電力化を可能とした新たな半導体素子が提案されてきている。
【0005】
そのような新たな半導体素子の代表的なものの1つとして、フィン型FETが提案されている。
フィン型FETとは、起立型のチャネル領域を有するMOSFETである。起立したチャネル領域は、半導体基板の上部に絶縁膜を設け、その上部に形成する半導体層(単結晶シリコン材料)にソース領域やドレイン領域、バルク領域(この中にチャネル領域を形成する)を備える。この半導体層の形状が魚のヒレに似ていることからフィン型FETと呼ばれる。
【0006】
フィン型FETは、多くの場合は半導体層の垂直端面にチャネル領域を設ける構造である。このため、その半導体層の垂直方向の高さがMOSFETのチャネル幅となる。そして、このチャネル領域である半導体層の垂直端面にゲート電極を備えている。
【0007】
フィン型電FETは、このように半導体基板の上部に起立した半導体層を有しているため、半導体基板内にチャネル領域を有する通常のMOSFET(便宜的に、バルク型MOSFETと称することにする)と比べて小型化できるという特徴がある。
【0008】
また、半導体層に対して複数のゲート電極を設けることもできるため、ゲート電極が1つの場合に比べてしきい値のばらつきを抑制し、低いしきい値を有するMOSFETを構成することができる。
【0009】
フィン型FETは、素子領域として起立した半導体層を用いることから、半導体層が支持基板上に設ける埋め込み酸化膜で分離されているSOI(Silicon−on−Insulator)基板を用いることで簡便な素子分離が実現できる。
【0010】
しかしながら、SOI基板は価格が一般に用いられるバルク(単結晶)基板の10倍以上と高額であることから、バルク基板での実用化が検討されており、公知の選択酸化技術であるLOCOS(Local−Oxidation−of−Silicon)法を応用した素子分離方法が提案されている(例えば特許文献1。)。
【0011】
特許文献1に示した従来技術を図15を用いて説明する。
当該技術は、LOCOS法を応用してバルク基板上に絶縁膜で分離された、起立する半導体層を形成する技術である。
図15は、特許文献1の技術を説明し易いように書き直した図であって、半導体基板と素子分離膜、起立する半導体層を模式的に表した断面図である。図15(a)に立設部形成工程、図15(b)に耐酸化用膜形成工程、図15(c)に酸化工程を示している。
【0012】
図15において、101は半導体基板、102は立設部、103は耐酸化用膜、104は素子分離膜である。102aは立設部102を素子分離膜104により半導体基板1より分離した半導体層であって、ソース領域やドレイン領域、バルク領域となる部分である。105は耐酸化用膜103と半導体基板101との境界となる角部である。記号L1、L2は素子分離膜104の膜厚を示している。
【0013】
まず、図15(a)に示すように、既知のホトリソ技術とエッチング技術とを用い、半導体基板101表面に溝部を設けるようにエッチングを行い、立設部102を形成する。
【0014】
次に、図15(b)に示すように、既知の方法により、シリコン窒化膜よりなる耐酸化膜用膜103を、立設部102の表面(側面と上面)に設ける。このとき、立設部102の表面を除く半導体基板101表面にはこの耐酸化膜用膜103を設けないように形成する。例えば、半導体基板101の上面全部に耐酸化膜用膜103を形成してから、立設部102ではない部分の耐酸化膜用膜103を選択的にエッチング除去するなどすればよい。
【0015】
次に、図15(c)に示すように、耐酸化用膜103をマスクとして、酸化処理(LOCOS酸化)をすることにより半導体基板101表面の露出する領域にシリコン酸化膜よりなる素子分離膜104を形成する。
素子分離膜104は、半導体基板101表面に対し垂直方向だけではなく、横方向にも成長する。つまり、図15(b)の角部105から立設部102の内部方向(図面横方向)に向かって成長する。このため、立設部102の下部にも酸化が進行し、最終的には立設部102の下部分は完全に酸化され、半導体基板101と絶縁分離された半導体層102aができる。その後、図示はしないが、耐酸化膜用膜103を除去する。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開2008−288567号公報(第6頁−7頁、図16−18)
【発明の概要】
【発明が解決しようとする課題】
【0017】
特許文献1に示した従来技術は、高価なSOI基板を用いずに安価なバルク基板を用いてフィン型FETを製造できる技術であるが、発明者が検討したところによると、MOSFETの絶縁耐圧が低下してしまうという問題があることが分かった。
【0018】
特許文献1に示した従来技術は、図15(c)に示すように、素子分離膜104の膜厚に大きな差が出てしまう。素子分離膜104は、半導体層102aの下部の膜厚L1と半導体基板101の表面部分の膜厚L2とで違いが生じ、膜厚L1は膜厚L2よりも薄い。
【0019】
つまり、半導体層102aの下部は薄い膜厚の素子分離膜となってしまい、この部分で絶縁耐圧が低下してしまうのである。
フィン型FETを複数用いると、本来絶縁分離されるべき半導体層同士が半導体基板を介し電気的に接続してしまうことになり、最終的にリーク電流が発生し、半導体装置の動作不良を引き起こしてしまう。
【0020】
このような素子分離膜104の膜厚の違いの原因は、LOCOS酸化にあった。図15(b)、図15(c)に示したように、特許文献1に示した従来技術では、立設部102を耐酸化用膜103で覆って酸化処理するため、角部105から横方向に酸化が進行してやがて立設部102下部で図面左右から進行した酸化膜がつながり素子分離膜104を形成する。しかし、知られているようにシリコン酸化膜の成長は、半導体基板の垂直方向よりも横方向の方が小さい。その酸化形状は、いわゆるバーズビーク形状になる。このため、立設部102の下部の酸化が少なくなり、膜厚L1と膜厚L2とで差が出てしまうのである。
【0021】
すでに説明したとおり、半導体層102aは、ソース領域やドレイン領域、バルク領域となる部分であるから、その部分と半導体基板101との絶縁が十分でないと、MOSFETとして十分な性能を有しているとは言えない。
特許文献1に示した従来技術は、高価なSOI基板を用いずにフィン型FETを製造できるが、そうして製造されたMOSFETは、電気的に十分な性能を得られず、信頼性の低いものとなってしまうのである。
【0022】
本発明の半導体装置の製造方法はこのような課題を解決するためにある。そしてその目的は、高い絶縁耐圧を有し、リーク電流のない、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【0023】
上記目的を達成するために、本発明の半導体装置の製造方法は、以下の製造方法を採用する。
【0024】
半導体基板の表面に溝部を設け、溝部により規定される半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、
半導体基板の表面に複数の溝部を形成し、所定形状の立設部を形成する立設部形成工程と、
溝部の底部から所定の距離まで離間した部分を除いて立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、
溝部の底部から立設部の下部に向かって半導体基板を酸化させ、立設部と半導体基板とを酸化膜で分離する酸化工程と、
を有することを特徴とする。
【0025】
このような構成にすることによって、素子分離膜の形成にあたり立設部下部の横方向の熱酸化が促進されることから、半導体基板と完全に絶縁分離できる。
【0026】
さらに、耐酸化用膜形成工程は、
溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部の半導体基板を所定の距離まで更に除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。
【0027】
このように、溝部の底部の半導体基板を更に除去することで、立設部側面に横方向の酸
化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。
【0028】
また、耐酸化用膜形成工程は、
溝部の底部に至るまで立設部の表面に耐酸化用膜を形成した後、溝部の底部から所定の距離までの耐酸化用膜を除去することで、立設部の耐酸化用膜を除いた部分を形成するようにしてもよい。
【0029】
このように、溝部の底部から一部の耐酸化用膜を除去することで、立設部側面に横方向の酸化を促進する立設部の耐酸化用膜を除いた部分を容易に形成することができる。
【発明の効果】
【0030】
本発明によれば、MOSFETのソース領域やドレイン領域、バルク領域を形成する半導体層と半導体基板とを、ほぼ一定の膜厚の素子分離膜で絶縁分離できるから、電気的に完全に絶縁分離された半導体層が形成できる。これにより、絶縁耐圧が向上し、素子間のリーク電流の発生も抑制され、信頼性の高い半導体装置を構成できる。
【図面の簡単な説明】
【0031】
【図1】本発明の半導体装置の製造方法を示すフローチャートである。
【図2】本発明の半導体装置の製造方法の、耐酸化用膜となる第1のシリコン窒化膜を形成する工程を説明する断面図である。
【図3】本発明の半導体装置の製造方法の、立設部を形成する工程を説明する断面図である。
【図4】本発明の半導体装置の製造方法の、耐酸化用膜となる第2のシリコン窒化膜を形成する工程を説明する断面図である。
【図5】本発明の半導体装置の製造方法の、シリコン窒化膜をエッチバックし、耐酸化用膜を形成する工程を説明する断面図である。
【図6】本発明の第1の実施形態において、立設部側面の耐酸化用膜の下部に露出面を形成する工程を説明する断面図である。
【図7】本発明の第1の実施形態において、素子分離膜を形成する工程を説明する断面図である。
【図8】本発明の第1の実施形態において、耐酸化用膜を剥離する工程を説明する断面図である。
【図9】本発明の第2の実施形態において、立設部を形成する工程を説明する断面図である。
【図10】本発明の第2の実施形態において、全面に犠牲膜とホトレジストとを形成する工程を説明する断面図である。
【図11】本発明の第2の実施形態において、犠牲膜の表面が露出するまでホトレジストを除去する工程を説明する断面図である。
【図12】本発明の第2の実施形態において、立設部側面の犠牲膜を除去する工程を説明する断面図である。
【図13】本発明の第2の実施形態において、立設部の表面に耐酸化用膜を形成する工程を説明する断面図である。
【図14】本発明の第2の実施形態において、立設部側面の耐酸化用膜の下部に露出面を形成する工程を説明する断面図である。
【図15】従来技術である半導体装置の製造方法を説明する図であり、立設部の形成から素子分離する過程を説明する断面図である。
【発明を実施するための形態】
【0032】
本発明の半導体装置の製造方法は、素子分離膜の形成時にマスクとして用いる耐酸化用膜を、半導体基板表面に設ける溝部の底部から所定の距離まで離間した部分を除いて立設
部の表面に形成する。つまり、立設部側面にて、溝部の底部と耐酸化用膜の下端部との間に半導体基板の露出面、つまり、立設部にて耐酸化用膜がない部分を設けるのである。
【0033】
この製造方法を製造工程順に説明したものが図1に示すフローチャートである。
図1に示すフローチャートは、立設部形成工程P10、耐酸化用膜形成工程P20、酸化工程P30で構成されている。
この立設部形成工程P10は、半導体基板表面に溝部を設けることにより、半導体基板の立設部を形成する工程である。
耐酸化用膜形成工程P20は、立設部の表面(側面及び上面)に耐酸化用膜を形成する。耐酸化用膜は、立設部の側面において、溝部の底部から所定の距離まで離間した部分を除いて形成される。
酸化工程P30として、耐酸化用膜をマスクとして用い、半導体基板表面を熱酸化することにより立設部と半導体基板とを酸化膜で分離する。
【0034】
このようにすれば、立設部の側面においてその底部で耐酸化用膜が露出した半導体基板からも酸化が進行できるようになり、立設部の下側にほぼ一定の膜厚の素子分離膜を形成することができる。
【0035】
以下2つの実施形態を図面を用いて説明する。2つの実施形態の違いは、耐酸化用膜形成工程P20である。第1の実施形態は、立設部の表面に耐酸化用膜を形成した後に、半導体基板を更にエッチングで掘り下げて、立設部の根元部分に耐酸化用膜のない露出部分を設ける製造方法である。第2の実施形態は、立設部の表面に耐酸化用膜を形成した後に、立設部の根元部分の耐酸化用膜のみエッチング除去する製造方法である。
なお、これらの実施形態は、半導体基板をシリコン半導体基板を用いる例で説明する。
【実施例】
【0036】
[第1の実施形態の製造方法の詳細説明;図1〜図8]
第1の実施形態の半導体装置の製造方法について、図1及び図2から図8を用いて説明する。図2から図8は、図1に示すフローチャートを構成する各製造工程を詳しく説明する断面図である。
この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部を有しない半導体基板をエッチングで掘り下げて、立設部の下端部に半導体基板の露出部を設けるものである。
【0037】
図2及び図3は、立設部形成工程P10、図4から図6は、耐酸化用膜形成工程P20、図7及び図8は、酸化工程P30に対応する。
各図において符号は、1は半導体基板、2、6はシリコン窒化膜を示す。3はホトレジストパターン、4は溝部、5は立設部、6は第2のシリコン窒化膜、7は露出面、8は素子分離膜を示し、2a、6aは、それぞれシリコン窒化膜2、6を加工して設ける耐酸化用膜を示す。
【0038】
[立設部形成工程P10:図1、図2、図3]
立設部形成工程P10を図1及び図2、図3を用いて説明する。
図2に示すように、シリコンよりなる半導体基板1上に、反応ガスとしてモノシラン(SiH4)とアンモニア(NH3)とを用いる化学気相成長法(Chemical−Vator−Deposition;以下、CVD法と記載する)により第1のシリコン窒化膜2を、例えば300nmの膜厚で形成する。
【0039】
次に、ホトレジストを回転塗布法により全面に形成し、専用のホトマスクを用いて露光現像処理を行い、後の工程で立設部を設ける部分にホトレジストパターン3が残るように
パターニングする。
【0040】
次に、図3に示すように、反応ガスとして四フッ化メタン(CF4)と酸素(O2)とを用いるドライエッチングにより、ホトレジストパターン3を耐エッチングマスクとして第1のシリコン窒化膜2を加工し、後の工程で立設部となる領域上に耐酸化用膜2aとして残すように形成する。
【0041】
その後、反応ガスとして塩素(Cl2)と臭化水素(HBr)あるいは四フッ化メタン(CF4)を用いるドライエッチングにより、ホトレジストパターン3及び耐酸化用膜2aを耐エッチングマスクとして半導体基板1をエッチング除去する。その深さは例えば、800nmである。このような垂直の溝部4を形成することにより、半導体基板1に対し垂直に起立した立設部5を設ける。この立設部5の高さは、例えば800nmである。
さらにその後、図示しないがホトレジストパターン3を除去する。
【0042】
[耐酸化用膜形成工程P20:図1、図4、図5、図6]
次に、耐酸化用膜形成工程P20を図1及び図4から図6を用いて説明する。
図4に示すように、半導体基板1の上部全面に反応ガスとしてモノシラン(SiH4)とアンモニア(NH3)とを用いるCVD法により第2のシリコン窒化膜6を、例えば150nmの膜厚で形成する。
【0043】
次に、図5に示すように、反応ガスとして四フッ化メタン(CF4)と酸素(O2)とを用いるドライエッチングにより、立設部5の側面に耐酸化用膜6aが残るように、第2のシリコン窒化膜6をエッチバックする。これにより、立設部5の表面は、耐酸化用膜2a、6aで覆われる。
【0044】
その後、図6に示すように、反応ガスとして塩素(Cl2)と臭化水素(HBr)又は四フッ化メタン(CF4)を用いるドライエッチングにより、耐酸化用膜2a、6aをエッチングマスクとして半導体基板1の表面を掘り下げる。その量は、例えば250nmの深さである。
半導体基板1を250nmの深さで掘り下げることにより、耐酸化用膜6aで覆われた立設部5の側面の下側(半導体基板側)に、高さ250nmの高さの半導体基板1のシリコンの露出面7を形成することができる。除去された半導体基板部分は、図面点線で示し、符号1´を付与している。
【0045】
[酸化工程P30:図1、図7、図8]
次に、酸化工程P30を図1及び図7、図8を用いて説明する。
図7に示すように、温度1000℃の水蒸気雰囲気中で酸化処理を実施し、半導体基板1の表面にシリコン酸化膜よりなる素子分離膜8を形成する。その膜厚は、例えば600nmである。
酸化処理において、素子分離膜8は半導体基板1の垂直方向に形成されると共に、立設部5の下部においては横方向にも形成され、最終的には立設部5は素子分離膜8により完全に分離される。
酸化工程では、図6に示す耐酸化用膜6aで覆われていない露出面7により横方向の酸化が促進され、立設部5の下部は、ほぼ一定の膜厚の素子分離膜8が形成されるのである。
【0046】
図7に示すように、立設部5下部の素子分離膜8の膜厚L3は、耐酸化用膜2a、6aで覆われていない半導体基板1表面(つまり、立設部5がない部分)に設ける素子分離膜の膜厚L4と同等な膜厚となり、従来技術よりも絶縁耐圧が向上するのである。
【0047】
最後に、図8に示すように、熱燐酸に浸漬することにより耐酸化用膜2a、6aを除去し、素子領域である立設部5の形成が完了する。
図示はしないが、この立設部5にソース領域、ドレイン領域、バルク領域やゲート絶縁膜などを形成し、ゲート電極、ソース電極、ドレイン電極などを形成してフィン型FETが完成する。
このようにして完成したフィン型FETは、半導体基板との絶縁耐圧が高く、フィン型FETを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。
【0048】
[第2の実施形態の製造方法の詳細説明;図1、図9〜図14]
次に、第2の実施形態の半導体装置の製造方法について図1及び図9から図14を用いて説明する。
この製造方法は、立設部を設け、その表面に耐酸化用膜を形成し、立設部の根元部分の耐酸化用膜のみエッチング除去し、立設部の下端部に半導体基板の露出部を設けるものである。
【0049】
図9から図14は、耐酸化用膜形成工程P20を詳しく説明するための断面図である。すでに説明した第1の実施形態の製造方法と同一の工程については省略する。各図において符号は、9は犠牲膜、10は第3のシリコン窒化膜、10aは耐酸化用膜を示すが、すでに説明した第1の実施形態の構成と同一の構成には同一の番号を付与している。
【0050】
まず、図9に示すように、すでに説明した製造方法により半導体基板1に対し垂直に起立した立設部5を形成する。この場合、すでに説明した製造方法と異なる点は、立設部5の高さだけである。後の工程で素子分離される立設部の高さに、立設部5下部にて横方向の素子分離膜の形成を促進するために設ける半導体基板1の露出面7の高さを加えた高さとなっている。その高さは、例えば、1050nmである。
【0051】
次に、図10に示すように、反応ガスとしてモノシラン(SiH4)と酸素(O2)を用いるCVD法によりシリコン酸化膜である犠牲膜9を形成する。その膜厚は、例えば250nmである。
その後、回転塗布方によりホトレジスト3aを、例えば1500nmの膜厚で形成する。ホトレジスト3aは液体であることから、半導体基板1表面に高さが1050nmの立設部5を設けているにも関わらず、レジスト3a表面は平坦な面となる。
【0052】
次に、図11に示すように、反応ガスとして酸素(O2)と、四フッ化メタン(CF4)あるいは三フッ化メタン(CHF3)を用い、犠牲膜9に対するホトレジスト3aのエッチング速度が同等以上となるエッチング条件で、エッチバックを実施する。このときのエッチング量は、立設部5の表面に形成した犠牲膜9が露出するまで実施する。図10で示したように、ホトレジスト3aの表面が平坦であることから、エッチバックによりホトレジスト3aの膜厚が最も薄い立設部5の上部の犠牲膜9の表面が優先的に露出するのである。
【0053】
次に、図12に示すように、フッ酸系の水溶液に浸漬することにより、立設部5の表面および側面に設けた犠牲膜9が除去される。犠牲膜9は、すでに説明した実施形態の露出面7の高さが残るように除去する。その高さは、例えば250nmである。フッ酸系の水溶液に浸漬して行う犠牲膜9の除去は、ホトレジスト3aがあるため図面上方から進行する。このため、エッチング時間を制御することで犠牲膜9の除去量も制御できる。その後、図示しないがホトレジスト3aは除去する。
【0054】
次に、図13(a)に示すように、犠牲膜9が付いたままの半導体基板1の上部全面に
CVD法により第3のシリコン窒化膜10を形成する。その後、図13(b)に示すように、すでに説明した製造方法を用い、形成した第3のシリコン窒化膜10をエッチバックすることにより、耐酸化用膜10aを形成する。
【0055】
その後、図14に示すように、耐酸化用膜10aであるシリコン窒化膜に対し選択性の高いフッ酸系の水溶液に浸漬し、立設部5の下側(半導体基板側)の犠牲膜9を除去することで、図示するような、立設部5の下側側面に250nmの高さの露出面7を形成することができる。
【0056】
以降の製造方法は、第1の実施形態と同様である。この第2の製造方法も、立設部5を素子領域として分離することができ、完成したフィン型FETは、半導体基板との絶縁耐圧が高く、フィン型FETを複数設けてもリークすることがなく、信頼性の高い半導体装置とすることができる。
【0057】
なお、以上説明した第1の実施形態及び第2の実施形態の製造方法では、第1のシリコン窒化膜2、第2のシリコン窒化膜6、第3のシリコン窒化膜10を半導体基板1や形成した立設部5のシリコン表面に直接接するように形成しているが、シリコン酸化膜を介して設けるようにしても構わない。
【0058】
第1の実施形態の場合は、半導体基板1のシリコン表面に、例えば20nm程度の膜厚のシリコン酸化膜を形成し、このシリコン酸化膜上に第1のシリコン窒化膜2や第2のシリコン窒化膜6を形成してもよい。また、第2の実施形態の場合は、図12に示す犠牲膜9の除去の際に、立設部5の表面に薄く犠牲膜9を残すようにしてもよい。
【0059】
このようにすることで、加工して耐酸化用膜となるシリコン窒化膜が直接半導体基板であるシリコンと接することを防止できる。そうすると、後の工程で耐酸化用膜除去した後、シリコン窒化膜の窒素成分が立設部表面に残留するのを抑制することができるのである。シリコン窒化膜の窒素成分はシリコン表面に残留すると、後の熱工程により結晶欠陥を誘起することが知られている。
【産業上の利用可能性】
【0060】
本発明の半導体技術の製造方法によれば、バルク基板を用いても信頼性の高いフィン型FETを搭載した半導体装置を構成できる。このため、高い信頼性が要求されるシステム用の半導体装置として好適であると共に、高価なSOI基板を用いていないから、コストダウンされた安価なシステム用の半導体装置としても適している。
【符号の説明】
【0061】
1 半導体基板
1´ 除去された半導体基板部分
2 第1のシリコン窒化膜
2a、6a、10a 耐酸化用膜
3 ホトレジストパターン
3a ホトレジスト
4 溝部
5 立設部
6 第2のシリコン窒化膜
7 露出面
8 素子分離膜
9 犠牲膜
10 第3のシリコン窒化膜
【特許請求の範囲】
【請求項1】
半導体基板の表面に溝部を設け、前記溝部により規定される前記半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、
前記半導体基板の表面に複数の溝部を形成し、所定形状の前記立設部を形成する立設部形成工程と、
前記溝部の底部から所定の距離まで離間した部分を除いて前記立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、
前記溝部の底部から前記立設部の下部に向かって前記半導体基板を酸化させ、前記立設部と前記半導体基板とを酸化膜で分離する酸化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記耐酸化用膜形成工程は、
前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部の前記半導体基板を前記所定の距離まで更に除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記耐酸化用膜形成工程は、
前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部から所定の距離までの前記耐酸化用膜を除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項1】
半導体基板の表面に溝部を設け、前記溝部により規定される前記半導体基板の立設部に半導体素子を形成する半導体装置の製造方法であって、
前記半導体基板の表面に複数の溝部を形成し、所定形状の前記立設部を形成する立設部形成工程と、
前記溝部の底部から所定の距離まで離間した部分を除いて前記立設部の表面に耐酸化用膜を形成する耐酸化用膜形成工程と、
前記溝部の底部から前記立設部の下部に向かって前記半導体基板を酸化させ、前記立設部と前記半導体基板とを酸化膜で分離する酸化工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記耐酸化用膜形成工程は、
前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部の前記半導体基板を前記所定の距離まで更に除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【請求項3】
前記耐酸化用膜形成工程は、
前記溝部の底部に至るまで前記立設部の表面に前記耐酸化用膜を形成した後、前記溝部の底部から所定の距離までの前記耐酸化用膜を除去することで、前記立設部の前記耐酸化用膜を除いた部分を形成することを特徴とする請求項1に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2013−48161(P2013−48161A)
【公開日】平成25年3月7日(2013.3.7)
【国際特許分類】
【出願番号】特願2011−186029(P2011−186029)
【出願日】平成23年8月29日(2011.8.29)
【出願人】(000001960)シチズンホールディングス株式会社 (1,939)
【出願人】(307023373)シチズン時計株式会社 (227)
【Fターム(参考)】
【公開日】平成25年3月7日(2013.3.7)
【国際特許分類】
【出願日】平成23年8月29日(2011.8.29)
【出願人】(000001960)シチズンホールディングス株式会社 (1,939)
【出願人】(307023373)シチズン時計株式会社 (227)
【Fターム(参考)】
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