半導体試験モジュール
【課題】ＡＤＣ回路を有した半導体装置を低コストで試験可能な、半導体試験モジュールを提供する。
【解決手段】アナログ入力信号を生成し、ＡＤＣ回路５ａを具備した測定対象の半導体装置５に入力するアナログ入力信号生成部２と、ＡＤＣ回路５ａの変換結果を格納する変換結果格納部３と、変換結果からＡＤＣ回路５ａの良否判定を行う判定部４とを、半導体装置５とともに、外部のテスタ１１と接続した試験ボード１０上に搭載する。
【解決手段】アナログ入力信号を生成し、ＡＤＣ回路５ａを具備した測定対象の半導体装置５に入力するアナログ入力信号生成部２と、ＡＤＣ回路５ａの変換結果を格納する変換結果格納部３と、変換結果からＡＤＣ回路５ａの良否判定を行う判定部４とを、半導体装置５とともに、外部のテスタ１１と接続した試験ボード１０上に搭載する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体試験モジュールに関し、特に、アナログ−デジタル変換（ＡＤＣ）回路を有する半導体装置を試験する半導体試験モジュールに関する。
【背景技術】
【０００２】
たとえば、通信機器などに搭載される、ＡＤＣ回路を有した半導体装置の試験の際には、従来、以下のような半導体試験装置（テスタ）が用いられていた。
図６は、従来のアナログ試験の様子を示す図である。
【０００３】
図では、測定対象の半導体装置５０が有しているＡＤＣ回路５１を試験する場合について示している。テスタ６０は、アナログ試験機能部６１を有しており、アナログ入力信号を発生させ、ＡＤＣ回路５１に供給するとともに、ＡＤＣ回路５１からの出力コードを取り込み、試験結果を演算・判定する。
【０００４】
一方で、測定対象の半導体装置内に、アナログ試験機能を搭載する技術もあった（たとえば特許文献１参照）。
【特許文献１】特開２００７−１２７４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、アナログ試験機能を有する高機能なテスタは高額であった。
また、測定対象の半導体装置内にアナログ試験機能を搭載すると、半導体装置の回路面積が増加するとともに、製造工数が増加し、コストが増加してしまうという問題があった。
【０００６】
上記の点を鑑みて、本発明者らは、ＡＤＣ回路を有した半導体装置を低コストで試験可能な、半導体試験モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、以下のような半導体試験モジュールが提供される。この半導体試験モジュールは、アナログ入力信号を生成し、アナログ−デジタル変換回路を具備した測定対象の半導体装置に入力するアナログ入力信号生成部と、前記アナログ−デジタル変換回路の変換結果を格納する変換結果格納部と、前記変換結果から前記アナログ−デジタル変換回路の良否判定を行う判定部と、を有し、前記アナログ入力信号生成部、前記変換結果格納部及び前記判定部は、前記半導体装置とともに、外部の半導体試験装置と接続した試験用回路基板上に搭載されている。
【発明の効果】
【０００８】
ＡＤＣ回路を有した半導体装置を低コストで試験できる。
【発明を実施するための最良の形態】
【０００９】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体試験モジュールの概略の構成を示す図である。
本実施の形態の半導体試験モジュール１は、アナログ入力信号生成部２、変換結果格納部３及び判定部４を有している。これらは、ＡＤＣ回路５ａを具備した測定対象の半導体装置５とともに、試験用回路基板（以下試験ボードという。）１０に搭載されている。また、試験ボード１０にはテスタ１１が接続されている。
【００１０】
アナログ入力信号生成部２は、半導体装置５に入力するアナログ入力信号を生成する。たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、ＡＤＣ回路５ａに入力する。アナログ入力信号を生成する際にキャパシタに印加する電圧を切り替えることで、複数種類のアナログ入力信号を生成することもできる（詳細は後述する。）。
【００１１】
変換結果格納部３は、ＡＤＣ回路５ａの変換結果（出力コード）を取り込み、格納する。図１では、ｎビットのコードを格納する様子を示している。
判定部４は、変換結果から、ＡＤＣ回路５ａの良否判定を行う。たとえば、各出力コードの発生頻度からＡＤＣ回路５ａの良否判定を行う。
【００１２】
テスタ１１は、半導体装置５に対して各種試験用の信号を入力したり、半導体装置５の出力信号をもとに試験結果を判定する。しかしながら、本実施の形態では、アナログ試験機能を半導体試験モジュール１に搭載しているので、テスタ１１にはアナログ試験機能を搭載する必要がない。本実施の形態において、テスタ１１は、試験ボード１０のアナログ入力信号生成部２に対して、基準電圧などを供給する。また、判定部４の良否判定結果を入力して、たとえば、図示しないディスプレイに表示する。
【００１３】
以下ではアナログ試験時の動作の概略を説明する。
アナログ入力信号生成部２は、テスタ１１から基準電圧が入力されると、たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、半導体装置５に供給する。半導体装置５のＡＤＣ回路５ａは、入力されたアナログ入力信号をデジタル信号に変換して、ｎビットの出力コードを出力する。半導体試験モジュール１の変換結果格納部３は、出力コードを取り込み格納する。なお、出力コードが、半導体装置５からシリアル出力される場合には、シリアル−パラレル変換を行った後、出力コードを格納する。判定部４は、格納された出力コードをもとに、ＡＤＣ回路５ａの良否判定を行う。良否判定結果は、テスタ１１に入力され、たとえば、図示しないディスプレイなどに表示される。
【００１４】
このように本実施の形態では、アナログ試験機能を有する半導体試験モジュールを試験ボード１０上に搭載しているので、アナログ試験機能を有する高額なテスタ１１が必要とならない。また、半導体装置５の回路面積を増加させることもない。これによって、低コストでアナログ試験を行うことができる。
【００１５】
以下、本実施の形態の半導体試験モジュールの詳細を説明する。
図２は、本実施の形態の半導体試験モジュールの詳細を示す図である。
半導体試験モジュール２０は、アナログ入力信号生成部２１、基準クロック生成部２２、コード変換回路２３、メモリ２４、ＣＰＵ（Central Processing Unit）２５を有している。
【００１６】
アナログ入力信号生成部２１は、直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を有しており、この直列回路の一端に高電位側の基準電圧ＶＲＨが図示しないテスタから入力され、他端には低電位側の基準電圧ＶＲＬがテスタから入力されている。抵抗Ｒ１〜Ｒ４により、基準電圧ＶＲＨと基準電圧ＶＲＬとの電位差（電圧）Ｖｐｐが分割される。抵抗Ｒ１〜Ｒ４の一端（基準電圧ＶＲＨ側）は、それぞれ、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の一端と接続されている。スイッチＳＷ１〜ＳＷ４の他端は、スイッチＳＷ５を介してキャパシタＣＰの一端に接続されている。キャパシタＣＰの他端は接地されている。さらに、スイッチＳＷ１〜ＳＷ４の他端は、スイッチＳＷ６を介して接地されているとともに、スイッチＳＷ７を介して半導体装置３０のＡＤＣ回路３０ａの入力に電気的に接続されている。スイッチＳＷ７は、アナログ入力信号生成部２１で生成するアナログ入力信号か、外部からのアナログ入力信号の何れかを選択して半導体装置３０に入力するためのスイッチである。
【００１７】
スイッチＳＷ５がオン、スイッチＳＷ６，ＳＷ７がオフ場合、スイッチＳＷ１〜ＳＷ４の何れかがオンすることによって、キャパシタＣＰが充電される。スイッチＳＷ１〜ＳＷ４をオフし、スイッチＳＷ７によりＡＤＣ回路３０ａに電気的に接続したとき、キャパシタＣＰの放電特性により減少する電圧波形が、アナログ入力信号として半導体装置３０のＡＤＣ回路３０ａに入力される。
【００１８】
抵抗Ｒ１〜Ｒ４の抵抗値が等しい場合、アナログ入力信号の初期電圧は以下のようになる。スイッチＳＷ１のみオンの場合はＶｐｐ、スイッチＳＷ２のみオンの場合は３／４Ｖｐｐ、スイッチＳＷ３のみオンの場合は２／４Ｖｐｐ、スイッチＳＷ４のみオンの場合は１／４Ｖｐｐである。
【００１９】
なお、スイッチＳＷ１〜ＳＷ７の制御は、ＣＰＵ２５が行ってもよいし、図示しないテスタからの制御信号に基づいて行ってもよい。
図３は、アナログ入力信号の例である。
【００２０】
上述したように、初期値の違う４種類のアナログ入力信号Ａ，Ｂ，Ｃ，Ｄを示している。
横軸が時間で、縦軸が電圧である。
【００２１】
各信号とも、キャパシタＣＰの容量値から決まる一定の傾きで、時間とともに電圧値が減少する電圧波形（放電近似直線）となっている。
基準クロック生成部２２は、ＡＤ変換のための基準クロック信号を生成してＡＤＣ回路３０ａに供給する。
【００２２】
コード変換回路２３は、ＡＤＣ回路３０ａから、変換結果がシリアルで出力される場合には、シリアル−パラレル変換を行い、パラレルデータの出力コードに変換する。ＡＤＣ回路３０ａから変換結果がパラレルデータで出力される場合にはスルーする。
【００２３】
メモリ２４は、たとえば、フラッシュメモリなどであり、図１の変換結果格納部３の機能を有し、出力コードを格納する。
ＣＰＵ２５は、半導体試験モジュール２０の各部を制御するとともに、図１の判定部４の機能を有し、メモリ２４に格納された出力コードをもとに、ＡＤＣ回路３０ａの良否判定を行う。
【００２４】
上記のような半導体試験モジュール２０及び、半導体装置３０は、図１に示したように、試験ボード１０上に搭載されており、ＣＰＵ２５で判定した判定結果は、試験ボードに接続したテスタ１１に入力される。
【００２５】
次に、本実施の形態の半導体試験モジュール２０を用いた、ＡＤＣ回路３０ａの試験動作の一例を説明する。
図４は、本実施の形態の半導体試験モジュールの動作の流れを説明するフローチャートである。
【００２６】
まず、半導体試験モジュール２０において、アナログ入力信号生成部２１は、図２で示したようなアナログ入力信号Ａを生成する（ステップＳ１）。アナログ入力信号Ａを生成する際には、スイッチＳＷ１〜ＳＷ４のうちスイッチＳＷ１のみをオンにして、さらにスイッチＳＷ５をオン、スイッチＳＷ６，ＳＷ７をオフにすることで、キャパシタＣＰを充電する。充電が完了したら、スイッチＳＷ５をオフする。続いて、スイッチＳＷ１をオフし、スイッチＳＷ７により、アナログ入力信号生成部２１と、半導体装置３０のＡＤＣ回路３０ａとを電気的に接続し、スイッチＳＷ５を再びオンする。これにより、キャパシタＣＰの電荷が放電され、図２で示したような、アナログ入力信号Ａが半導体装置３０のＡＤＣ回路３０ａに入力される。
【００２７】
次に、半導体試験モジュール２０は、半導体装置３０のＡＤＣ回路３０ａでの変換結果を取り込み、コード変換回路２３にて必要に応じて変換したのち、メモリ２４に格納する（ステップＳ２）。
【００２８】
たとえば、８ビットＡＤ変換の場合、電圧値がＶｐｐから０Ｖまで減少するアナログ入力信号Ａからは、２進数で“１１１１１１１１”（１０進数では２５５）から“００００００００”まで２５６の出力コードが得られる。
【００２９】
その後、ＣＰＵ２５は、各出力コードの発生頻度を算出する（ステップＳ３）。具体的には、各出力コードの個数をカウントする。各出力コードの個数は、基準クロックの周期と、キャパシタＣＰの容量値などから決まる。
【００３０】
図５は、出力コードの発生頻度の一例を示す図である。
横軸が出力コード、縦軸がその出力コードの発生頻度（回数）である。
ここでは、８ビットＡＤ変換の場合について、１０進数で０から２５５までの出力コードの発生頻度を示している。本実施の形態の半導体試験モジュール２０では、基準クロックの周期とキャパシタＣＰの容量値が一定のとき、ＡＤＣ回路３０ａが正常であれば、図のように全ての出力コードの発生頻度は、同一となる。ＡＤＣ回路３０ａが不良品の場合には、何れかの出力コードの発生頻度が異なる。
【００３１】
続いて、アナログ入力信号生成部２１は、スイッチＳ６をオンしてキャパシタＣＰの電荷を全て抜いた後、図２で示したような、アナログ入力信号Ｂを生成する（ステップＳ４）。アナログ入力信号Ｂを生成する際には、スイッチＳＷ１〜ＳＷ４のうちスイッチＳＷ２のみをオンする。その他は、ステップＳ１と同様に制御して、アナログ入力信号Ｂを半導体装置３０のＡＤＣ回路３０ａに入力する。
【００３２】
次に、半導体試験モジュール２０は、半導体装置３０のＡＤＣ回路３０ａでの変換結果を取り込み、コード変換回路２３にて必要に応じて変換したのち、メモリ２４に格納する（ステップＳ５）。
【００３３】
たとえば、８ビットＡＤ変換の場合、電圧値が３／４Ｖｐｐから０Ｖまで減少するアナログ入力信号Ｂからは、２進数で“１１００００００”（１０進数では１９２）から“００００００００”までの出力コードが得られる。
【００３４】
続いて、ＣＰＵ２５は、ステップＳ３の処理と同様に、アナログ入力信号ＢのＡＤ変換結果である各出力コードの発生頻度を算出する（ステップＳ６）。
その後は、スイッチＳＷ６をオンし、キャパシタＣＰの電荷を全て抜いた後、同様に、スイッチＳＷ１〜ＳＷ４のうち、スイッチＳＷ３のみをオンすることでアナログ入力信号Ｃ、スイッチＳＷ４のみをオンすることでアナログ入力信号Ｄを生成する。そして、ステップＳ２，Ｓ３と同様の処理を行うことで、各出力コードの発生頻度を算出することができる（ステップＳ７〜Ｓ１２）。電圧値が２／４Ｖｐｐから０Ｖまで減少するアナログ入力信号Ｃの場合は、２進数で“１０００００００”（１０進数では１２８）から“００００００００”までの各出力コードの発生頻度が得られる。電圧値が１／４Ｖｐｐから０Ｖまで減少するアナログ入力信号Ｄの場合は、２進数で“０１００００００”（１０進数では６４）から“００００００００”までの各出力コードの発生頻度が得られる。
【００３５】
その後、ＣＰＵ２５は、各アナログ入力信号Ａ〜Ｄの同一出力コードの発生回数を比較し（ステップＳ１３）、発生頻度によるＡＤＣ回路３０ａの良否判定を行う（ステップＳ１４）。全ての出力コードの発生頻度が同一であれば良品と判定する。
【００３６】
このように、試験ボード上に搭載した本実施の形態の半導体試験モジュール２０では、試験コストの削減が可能であるとともに、アナログ入力信号Ａ〜Ｄを用いた複数の試験状態でＡＤＣ回路３０ａを試験することができるので、再現性の確認ができ、精度よく試験を行うことができる。
【００３７】
なお、上記の半導体試験モジュール２０では、抵抗Ｒ１〜Ｒ４を用いた抵抗分割で４種類のアナログ入力信号Ａ〜Ｄを生成した場合について説明したが、この数に限定されない。また、抵抗値もそれぞれ異なる値としてもよい。
【００３８】
また、本実施の形態では、テスタにアナログ試験機能を必要としないが、アナログ試験機能を搭載したテスタを用いてもよい。その場合、スイッチＳＷ７を切り替えて、テスタからのアナログ入力信号を、半導体装置３０のＡＤＣ回路３０ａに入力する。これにより、半導体試験モジュール２０と半導体装置３０を搭載した試験ボードを取り替えることなく、テスタのアナログ試験機能を用いて試験を行うこともできる。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態の半導体試験モジュールの概略の構成を示す図である。
【図２】本実施の形態の半導体試験モジュールの詳細を示す図である。
【図３】アナログ入力信号の例である。
【図４】本実施の形態の半導体試験モジュールの動作の流れを説明するフローチャートである。
【図５】出力コードの発生頻度の一例を示す図である。
【図６】従来のアナログ試験の様子を示す図である。
【符号の説明】
【００４０】
１ 半導体試験モジュール
２ アナログ入力信号生成部
３ 変換結果格納部
４ 判定部
５ 半導体装置
５ａ ＡＤＣ回路
１０ 試験ボード
１１ テスタ
【技術分野】
【０００１】
本発明は半導体試験モジュールに関し、特に、アナログ−デジタル変換（ＡＤＣ）回路を有する半導体装置を試験する半導体試験モジュールに関する。
【背景技術】
【０００２】
たとえば、通信機器などに搭載される、ＡＤＣ回路を有した半導体装置の試験の際には、従来、以下のような半導体試験装置（テスタ）が用いられていた。
図６は、従来のアナログ試験の様子を示す図である。
【０００３】
図では、測定対象の半導体装置５０が有しているＡＤＣ回路５１を試験する場合について示している。テスタ６０は、アナログ試験機能部６１を有しており、アナログ入力信号を発生させ、ＡＤＣ回路５１に供給するとともに、ＡＤＣ回路５１からの出力コードを取り込み、試験結果を演算・判定する。
【０００４】
一方で、測定対象の半導体装置内に、アナログ試験機能を搭載する技術もあった（たとえば特許文献１参照）。
【特許文献１】特開２００７−１２７４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、アナログ試験機能を有する高機能なテスタは高額であった。
また、測定対象の半導体装置内にアナログ試験機能を搭載すると、半導体装置の回路面積が増加するとともに、製造工数が増加し、コストが増加してしまうという問題があった。
【０００６】
上記の点を鑑みて、本発明者らは、ＡＤＣ回路を有した半導体装置を低コストで試験可能な、半導体試験モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、以下のような半導体試験モジュールが提供される。この半導体試験モジュールは、アナログ入力信号を生成し、アナログ−デジタル変換回路を具備した測定対象の半導体装置に入力するアナログ入力信号生成部と、前記アナログ−デジタル変換回路の変換結果を格納する変換結果格納部と、前記変換結果から前記アナログ−デジタル変換回路の良否判定を行う判定部と、を有し、前記アナログ入力信号生成部、前記変換結果格納部及び前記判定部は、前記半導体装置とともに、外部の半導体試験装置と接続した試験用回路基板上に搭載されている。
【発明の効果】
【０００８】
ＡＤＣ回路を有した半導体装置を低コストで試験できる。
【発明を実施するための最良の形態】
【０００９】
以下、本実施の形態を図面を参照して詳細に説明する。
図１は、本実施の形態の半導体試験モジュールの概略の構成を示す図である。
本実施の形態の半導体試験モジュール１は、アナログ入力信号生成部２、変換結果格納部３及び判定部４を有している。これらは、ＡＤＣ回路５ａを具備した測定対象の半導体装置５とともに、試験用回路基板（以下試験ボードという。）１０に搭載されている。また、試験ボード１０にはテスタ１１が接続されている。
【００１０】
アナログ入力信号生成部２は、半導体装置５に入力するアナログ入力信号を生成する。たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、ＡＤＣ回路５ａに入力する。アナログ入力信号を生成する際にキャパシタに印加する電圧を切り替えることで、複数種類のアナログ入力信号を生成することもできる（詳細は後述する。）。
【００１１】
変換結果格納部３は、ＡＤＣ回路５ａの変換結果（出力コード）を取り込み、格納する。図１では、ｎビットのコードを格納する様子を示している。
判定部４は、変換結果から、ＡＤＣ回路５ａの良否判定を行う。たとえば、各出力コードの発生頻度からＡＤＣ回路５ａの良否判定を行う。
【００１２】
テスタ１１は、半導体装置５に対して各種試験用の信号を入力したり、半導体装置５の出力信号をもとに試験結果を判定する。しかしながら、本実施の形態では、アナログ試験機能を半導体試験モジュール１に搭載しているので、テスタ１１にはアナログ試験機能を搭載する必要がない。本実施の形態において、テスタ１１は、試験ボード１０のアナログ入力信号生成部２に対して、基準電圧などを供給する。また、判定部４の良否判定結果を入力して、たとえば、図示しないディスプレイに表示する。
【００１３】
以下ではアナログ試験時の動作の概略を説明する。
アナログ入力信号生成部２は、テスタ１１から基準電圧が入力されると、たとえば、図示しないキャパシタの充放電特性を用いてアナログ入力信号を生成し、半導体装置５に供給する。半導体装置５のＡＤＣ回路５ａは、入力されたアナログ入力信号をデジタル信号に変換して、ｎビットの出力コードを出力する。半導体試験モジュール１の変換結果格納部３は、出力コードを取り込み格納する。なお、出力コードが、半導体装置５からシリアル出力される場合には、シリアル−パラレル変換を行った後、出力コードを格納する。判定部４は、格納された出力コードをもとに、ＡＤＣ回路５ａの良否判定を行う。良否判定結果は、テスタ１１に入力され、たとえば、図示しないディスプレイなどに表示される。
【００１４】
このように本実施の形態では、アナログ試験機能を有する半導体試験モジュールを試験ボード１０上に搭載しているので、アナログ試験機能を有する高額なテスタ１１が必要とならない。また、半導体装置５の回路面積を増加させることもない。これによって、低コストでアナログ試験を行うことができる。
【００１５】
以下、本実施の形態の半導体試験モジュールの詳細を説明する。
図２は、本実施の形態の半導体試験モジュールの詳細を示す図である。
半導体試験モジュール２０は、アナログ入力信号生成部２１、基準クロック生成部２２、コード変換回路２３、メモリ２４、ＣＰＵ（Central Processing Unit）２５を有している。
【００１６】
アナログ入力信号生成部２１は、直列に接続された抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４を有しており、この直列回路の一端に高電位側の基準電圧ＶＲＨが図示しないテスタから入力され、他端には低電位側の基準電圧ＶＲＬがテスタから入力されている。抵抗Ｒ１〜Ｒ４により、基準電圧ＶＲＨと基準電圧ＶＲＬとの電位差（電圧）Ｖｐｐが分割される。抵抗Ｒ１〜Ｒ４の一端（基準電圧ＶＲＨ側）は、それぞれ、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４の一端と接続されている。スイッチＳＷ１〜ＳＷ４の他端は、スイッチＳＷ５を介してキャパシタＣＰの一端に接続されている。キャパシタＣＰの他端は接地されている。さらに、スイッチＳＷ１〜ＳＷ４の他端は、スイッチＳＷ６を介して接地されているとともに、スイッチＳＷ７を介して半導体装置３０のＡＤＣ回路３０ａの入力に電気的に接続されている。スイッチＳＷ７は、アナログ入力信号生成部２１で生成するアナログ入力信号か、外部からのアナログ入力信号の何れかを選択して半導体装置３０に入力するためのスイッチである。
【００１７】
スイッチＳＷ５がオン、スイッチＳＷ６，ＳＷ７がオフ場合、スイッチＳＷ１〜ＳＷ４の何れかがオンすることによって、キャパシタＣＰが充電される。スイッチＳＷ１〜ＳＷ４をオフし、スイッチＳＷ７によりＡＤＣ回路３０ａに電気的に接続したとき、キャパシタＣＰの放電特性により減少する電圧波形が、アナログ入力信号として半導体装置３０のＡＤＣ回路３０ａに入力される。
【００１８】
抵抗Ｒ１〜Ｒ４の抵抗値が等しい場合、アナログ入力信号の初期電圧は以下のようになる。スイッチＳＷ１のみオンの場合はＶｐｐ、スイッチＳＷ２のみオンの場合は３／４Ｖｐｐ、スイッチＳＷ３のみオンの場合は２／４Ｖｐｐ、スイッチＳＷ４のみオンの場合は１／４Ｖｐｐである。
【００１９】
なお、スイッチＳＷ１〜ＳＷ７の制御は、ＣＰＵ２５が行ってもよいし、図示しないテスタからの制御信号に基づいて行ってもよい。
図３は、アナログ入力信号の例である。
【００２０】
上述したように、初期値の違う４種類のアナログ入力信号Ａ，Ｂ，Ｃ，Ｄを示している。
横軸が時間で、縦軸が電圧である。
【００２１】
各信号とも、キャパシタＣＰの容量値から決まる一定の傾きで、時間とともに電圧値が減少する電圧波形（放電近似直線）となっている。
基準クロック生成部２２は、ＡＤ変換のための基準クロック信号を生成してＡＤＣ回路３０ａに供給する。
【００２２】
コード変換回路２３は、ＡＤＣ回路３０ａから、変換結果がシリアルで出力される場合には、シリアル−パラレル変換を行い、パラレルデータの出力コードに変換する。ＡＤＣ回路３０ａから変換結果がパラレルデータで出力される場合にはスルーする。
【００２３】
メモリ２４は、たとえば、フラッシュメモリなどであり、図１の変換結果格納部３の機能を有し、出力コードを格納する。
ＣＰＵ２５は、半導体試験モジュール２０の各部を制御するとともに、図１の判定部４の機能を有し、メモリ２４に格納された出力コードをもとに、ＡＤＣ回路３０ａの良否判定を行う。
【００２４】
上記のような半導体試験モジュール２０及び、半導体装置３０は、図１に示したように、試験ボード１０上に搭載されており、ＣＰＵ２５で判定した判定結果は、試験ボードに接続したテスタ１１に入力される。
【００２５】
次に、本実施の形態の半導体試験モジュール２０を用いた、ＡＤＣ回路３０ａの試験動作の一例を説明する。
図４は、本実施の形態の半導体試験モジュールの動作の流れを説明するフローチャートである。
【００２６】
まず、半導体試験モジュール２０において、アナログ入力信号生成部２１は、図２で示したようなアナログ入力信号Ａを生成する（ステップＳ１）。アナログ入力信号Ａを生成する際には、スイッチＳＷ１〜ＳＷ４のうちスイッチＳＷ１のみをオンにして、さらにスイッチＳＷ５をオン、スイッチＳＷ６，ＳＷ７をオフにすることで、キャパシタＣＰを充電する。充電が完了したら、スイッチＳＷ５をオフする。続いて、スイッチＳＷ１をオフし、スイッチＳＷ７により、アナログ入力信号生成部２１と、半導体装置３０のＡＤＣ回路３０ａとを電気的に接続し、スイッチＳＷ５を再びオンする。これにより、キャパシタＣＰの電荷が放電され、図２で示したような、アナログ入力信号Ａが半導体装置３０のＡＤＣ回路３０ａに入力される。
【００２７】
次に、半導体試験モジュール２０は、半導体装置３０のＡＤＣ回路３０ａでの変換結果を取り込み、コード変換回路２３にて必要に応じて変換したのち、メモリ２４に格納する（ステップＳ２）。
【００２８】
たとえば、８ビットＡＤ変換の場合、電圧値がＶｐｐから０Ｖまで減少するアナログ入力信号Ａからは、２進数で“１１１１１１１１”（１０進数では２５５）から“００００００００”まで２５６の出力コードが得られる。
【００２９】
その後、ＣＰＵ２５は、各出力コードの発生頻度を算出する（ステップＳ３）。具体的には、各出力コードの個数をカウントする。各出力コードの個数は、基準クロックの周期と、キャパシタＣＰの容量値などから決まる。
【００３０】
図５は、出力コードの発生頻度の一例を示す図である。
横軸が出力コード、縦軸がその出力コードの発生頻度（回数）である。
ここでは、８ビットＡＤ変換の場合について、１０進数で０から２５５までの出力コードの発生頻度を示している。本実施の形態の半導体試験モジュール２０では、基準クロックの周期とキャパシタＣＰの容量値が一定のとき、ＡＤＣ回路３０ａが正常であれば、図のように全ての出力コードの発生頻度は、同一となる。ＡＤＣ回路３０ａが不良品の場合には、何れかの出力コードの発生頻度が異なる。
【００３１】
続いて、アナログ入力信号生成部２１は、スイッチＳ６をオンしてキャパシタＣＰの電荷を全て抜いた後、図２で示したような、アナログ入力信号Ｂを生成する（ステップＳ４）。アナログ入力信号Ｂを生成する際には、スイッチＳＷ１〜ＳＷ４のうちスイッチＳＷ２のみをオンする。その他は、ステップＳ１と同様に制御して、アナログ入力信号Ｂを半導体装置３０のＡＤＣ回路３０ａに入力する。
【００３２】
次に、半導体試験モジュール２０は、半導体装置３０のＡＤＣ回路３０ａでの変換結果を取り込み、コード変換回路２３にて必要に応じて変換したのち、メモリ２４に格納する（ステップＳ５）。
【００３３】
たとえば、８ビットＡＤ変換の場合、電圧値が３／４Ｖｐｐから０Ｖまで減少するアナログ入力信号Ｂからは、２進数で“１１００００００”（１０進数では１９２）から“００００００００”までの出力コードが得られる。
【００３４】
続いて、ＣＰＵ２５は、ステップＳ３の処理と同様に、アナログ入力信号ＢのＡＤ変換結果である各出力コードの発生頻度を算出する（ステップＳ６）。
その後は、スイッチＳＷ６をオンし、キャパシタＣＰの電荷を全て抜いた後、同様に、スイッチＳＷ１〜ＳＷ４のうち、スイッチＳＷ３のみをオンすることでアナログ入力信号Ｃ、スイッチＳＷ４のみをオンすることでアナログ入力信号Ｄを生成する。そして、ステップＳ２，Ｓ３と同様の処理を行うことで、各出力コードの発生頻度を算出することができる（ステップＳ７〜Ｓ１２）。電圧値が２／４Ｖｐｐから０Ｖまで減少するアナログ入力信号Ｃの場合は、２進数で“１０００００００”（１０進数では１２８）から“００００００００”までの各出力コードの発生頻度が得られる。電圧値が１／４Ｖｐｐから０Ｖまで減少するアナログ入力信号Ｄの場合は、２進数で“０１００００００”（１０進数では６４）から“００００００００”までの各出力コードの発生頻度が得られる。
【００３５】
その後、ＣＰＵ２５は、各アナログ入力信号Ａ〜Ｄの同一出力コードの発生回数を比較し（ステップＳ１３）、発生頻度によるＡＤＣ回路３０ａの良否判定を行う（ステップＳ１４）。全ての出力コードの発生頻度が同一であれば良品と判定する。
【００３６】
このように、試験ボード上に搭載した本実施の形態の半導体試験モジュール２０では、試験コストの削減が可能であるとともに、アナログ入力信号Ａ〜Ｄを用いた複数の試験状態でＡＤＣ回路３０ａを試験することができるので、再現性の確認ができ、精度よく試験を行うことができる。
【００３７】
なお、上記の半導体試験モジュール２０では、抵抗Ｒ１〜Ｒ４を用いた抵抗分割で４種類のアナログ入力信号Ａ〜Ｄを生成した場合について説明したが、この数に限定されない。また、抵抗値もそれぞれ異なる値としてもよい。
【００３８】
また、本実施の形態では、テスタにアナログ試験機能を必要としないが、アナログ試験機能を搭載したテスタを用いてもよい。その場合、スイッチＳＷ７を切り替えて、テスタからのアナログ入力信号を、半導体装置３０のＡＤＣ回路３０ａに入力する。これにより、半導体試験モジュール２０と半導体装置３０を搭載した試験ボードを取り替えることなく、テスタのアナログ試験機能を用いて試験を行うこともできる。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態の半導体試験モジュールの概略の構成を示す図である。
【図２】本実施の形態の半導体試験モジュールの詳細を示す図である。
【図３】アナログ入力信号の例である。
【図４】本実施の形態の半導体試験モジュールの動作の流れを説明するフローチャートである。
【図５】出力コードの発生頻度の一例を示す図である。
【図６】従来のアナログ試験の様子を示す図である。
【符号の説明】
【００４０】
１ 半導体試験モジュール
２ アナログ入力信号生成部
３ 変換結果格納部
４ 判定部
５ 半導体装置
５ａ ＡＤＣ回路
１０ 試験ボード
１１ テスタ
【特許請求の範囲】
【請求項１】
アナログ入力信号を生成し、アナログ−デジタル変換回路を具備した測定対象の半導体装置に入力するアナログ入力信号生成部と、
前記アナログ−デジタル変換回路の変換結果を格納する変換結果格納部と、
前記変換結果から前記アナログ−デジタル変換回路の良否判定を行う判定部と、
を有し、
前記アナログ入力信号生成部、前記変換結果格納部及び前記判定部は、前記半導体装置とともに、外部の半導体試験装置と接続した試験用回路基板上に搭載されていることを特徴とする半導体試験モジュール。
【請求項２】
前記アナログ入力信号生成部は、キャパシタを有し、前記キャパシタの放電により減少する電圧波形を前記アナログ入力信号とすることを特徴とする請求項１記載の半導体試験モジュール。
【請求項３】
前記アナログ入力信号生成部は、前記キャパシタに印加する電圧を切り替える切替部を有し、複数種類の前記アナログ入力信号を生成することを特徴とする請求項２記載の半導体試験モジュール。
【請求項４】
前記判定部は、前記変換結果である各出力コードの発生頻度をもとに、前記アナログ−デジタル変換回路の良否判定を行うことを特徴とする請求項１乃至３の何れか一項に記載の半導体試験モジュール。
【請求項５】
前記判定部は、全ての前記出力コードの発生頻度が同一である場合には良品と判定することを特徴とする請求項４記載の半導体試験モジュール。
【請求項１】
アナログ入力信号を生成し、アナログ−デジタル変換回路を具備した測定対象の半導体装置に入力するアナログ入力信号生成部と、
前記アナログ−デジタル変換回路の変換結果を格納する変換結果格納部と、
前記変換結果から前記アナログ−デジタル変換回路の良否判定を行う判定部と、
を有し、
前記アナログ入力信号生成部、前記変換結果格納部及び前記判定部は、前記半導体装置とともに、外部の半導体試験装置と接続した試験用回路基板上に搭載されていることを特徴とする半導体試験モジュール。
【請求項２】
前記アナログ入力信号生成部は、キャパシタを有し、前記キャパシタの放電により減少する電圧波形を前記アナログ入力信号とすることを特徴とする請求項１記載の半導体試験モジュール。
【請求項３】
前記アナログ入力信号生成部は、前記キャパシタに印加する電圧を切り替える切替部を有し、複数種類の前記アナログ入力信号を生成することを特徴とする請求項２記載の半導体試験モジュール。
【請求項４】
前記判定部は、前記変換結果である各出力コードの発生頻度をもとに、前記アナログ−デジタル変換回路の良否判定を行うことを特徴とする請求項１乃至３の何れか一項に記載の半導体試験モジュール。
【請求項５】
前記判定部は、全ての前記出力コードの発生頻度が同一である場合には良品と判定することを特徴とする請求項４記載の半導体試験モジュール。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１０７３９（Ｐ２０１０−１０７３９Ａ）
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願番号】特願２００８−１６４１４８（Ｐ２００８−１６４１４８）
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２２年１月１４日（２０１０．１．１４）
【国際特許分類】
【出願日】平成２０年６月２４日（２００８．６．２４）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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