半導体試験装置
【課題】ピンの有効利用形態をとる場合でも、クロストークの少ない良好な試験が可能な、汎用性の高い半導体試験装置を実現する。
【解決手段】被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入した。
【解決手段】被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入した。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備し、前記勘合部のピン割付を、２本の隣り合う信号ピンの両側を一対のグラウンドピンで挟む形態とした半導体試験装置に関するものである。
【背景技術】
【０００２】
半導体試験装置の基本的な構成については特許文献１に詳細な技術開示がある。
図５は、従来の半導体試験装置の構成を示す機能ブロック図である。テストヘッド１０には、被測定デバイス（ＤＵＴ）６１，…６ｎへの信号印加及びこれらＤＵＴから発生される信号の計測を行い、そのデバイスの動作ならびに信号の状態を計測して良否を判定する機能を備えるピンエレクトロニクスカード２０が搭載されている。ピンエレクトロニクスカード２０も含め、半導体試験装置に必要な機能回路は、テストヘッド１０に実装される。
【０００３】
更に、前記ＤＵＴ６１，…６ｎのピン端子に接触するデバイスボードまたはプローブカード５０と、前記ピンエレクトロニクスカード２０の測定ピンを前記ＤＵＴ６１，…６ｎの所望のピン端子に対応させるための配線変換部３０と、この配線変換部と前記デバイスボードまたはプローブカード５０とをコネクタ接続する勘合部４０とを具備している。
【０００４】
近年では、デバイスの高速化に伴い、半導体試験装置も高速動作が要求されている。一方で、ウェハの大型化に伴い、多くのＤＵＴを同時に測定可能な試験装置も求められている。この結果、半導体試験装置の信号ピン数も多ピン化する傾向にある。
【０００５】
しかしながら、コネクタ接続される勘合部４０の接続ピン数は物理的に限界があり、要求に応じて任意に増加させることが困難な場合がある。近年では、以下の様な利用手法にて勘合部の接続ピンを有効利用する場合がある。
【０００６】
図６は、信号ピンの利用形態例を示す平面図であり、勘合部４０でのピン割付けを、図６（Ａ）の一般例と図６（Ｂ）の有効利用例の比較を行ったものである。図６（Ａ）の一般例のように、従来は信号ピン''Ｓ''とグランドピン''Ｇ''を交互に配置させる形態に対して、有効利用例では信号ピン''Ｓ''の隣り合う２経路を一組にし、この組を一対のグランドピン''Ｇ''で挟む形態となっている。この利用形態では、同一接続ピン数で約１.３３倍の信号ピンを有効利用することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−３０４４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図６（Ｂ）に示す有効利用例の形態にした場合には、クロストークが一般例に比べて大きくなる。図７は、信号ピン利用形態に対応した信号ピン間のクロストークの差を説明する特性図である。
【０００９】
信号ピンＳ１とＳ２を持ち、Ｓ１は信号を動かす側（加害者）Ｓ２はＳ１の影響を受ける側(被害者)とする。Ｓ２は簡易説明のため終端抵抗を介してグランドレベルに落としておく。
【００１０】
図７（イ）は一般例の場合でのクロストーク、図７（ロ）は有効利用例でのクロストークを示す。（イ）及び（ロ）において、（Ａ）はピンに利用形態を示す平面図、（Ｂ）は
Ｓ１端（ＤＵＴ端）でのステップ応答波形、（Ｃ）はＳ２端（ＤＵＴ端）でのクロストーク波形である。
【００１１】
図７（イ）の一般例では、Ｓ１とＳ２間のグランドのシールド効果、及びＳ１とＳ２間の距離が大きいことにより、クロストークは小さい。しかしながら、図７（ロ）の有効利用例では、Ｓ１とＳ２間の距離が小さく、両者間にグランドが無いことから、図７（イ）に比べクロストーク量が大きくなる。クロストークが大きいと信号ピンの立ち上がり/立下りエッジ波形に影響を及ぼし、良質な試験の妨げとなる。
【００１２】
このような理由から、通常の半導体試験装置においては、ピン割付けとして一般例を採用する場合が多い。特に高速な試験を行う場合には、前記クロストークが信号のタイミング精度に悪影響を及ぼすため、一般例のピン割付けを採用するが、ウェハ試験等の様に、比較的低速で同時測定ＤＵＴの個数を多く取るアプリケーションでは、有効利用例のピン割付けを採用することもある。
【００１３】
本発明の目的は、ピンの有効利用形態をとる場合でも、クロストークの少ない良好な試験が可能な、汎用性の高い半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入したことを特徴とする半導体試験装置。
【００１５】
（２）前記帯域制限回路を、前記配線変換部と前記勘合部との間に設けたことを特徴とする（１）に記載の半導体試験装置。
【００１６】
（３）前記帯域制限回路を、前記勘合部と前記デバイスボードまたはプローブカードとの間に設けたことを特徴とする（１）または（２）に記載の半導体試験装置。
【００１７】
（４）前記帯域制限回路を、着脱可能としたことを特徴とする（１）乃至（３）のいずれかに記載の半導体試験装置。
【００１８】
（５）前記帯域制限回路は、ローパスフィルタで構成されることを特徴とする（１）乃至（４）のいずれかに記載の半導体試験装置。
【００１９】
（６）前記帯域制限回路は、フィルタ特性を無効とするジャンパー手段を備えることを特徴とする（１）乃至（５）のいずれかに記載の半導体試験装置。
【発明の効果】
【００２０】
本発明によれば、次のような効果を期待することができる。
（１）ピンエレクトロニクスカードの測定ピンからＤＵＴのピン端子との間に、帯域制限回路を挿入した結果、ピンエレクトロニクスカード自身のスルーレートが高速な場合においても、帯域制限回路のカットオフ周波数を適切に設定することで、多ピン要求により信号ピンを有効利用せざるを得ない場合と、高速化要求により勘合部に一般例のピン割付けを採用する場合とで、同一のピンエレクトロニクスカードを使用することが可能であり、多様なテストに対応でき、装置の汎用性が向上する。
（２）半導体試験装置の開発工数および開発費用の低減にも繋がる。
【図面の簡単な説明】
【００２１】
【図１】本発明を適用した半導体試験装置の一実施例を示す機能ブロック図である。
【図２】信号ピン有効利用形態において本発明の帯域制限回路を適用した場合の回路構成図である。
【図３】本発明の帯域制限回路によるクロストーク軽減効果を説明する特性図である。
【図４】本発明の帯域制限回路によるステップ応答の解析例を示す特性図である。
【図５】従来の半導体試験装置の構成を示す機能ブロック図である。
【図６】信号ピンの利用形態例を示す平面図である。
【図７】信号ピン利用形態に対応した信号ピン間のクロストークの差を説明する特性図である。
【発明を実施するための形態】
【００２２】
以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用した半導体試験装置の一実施例を示した構成図である。図５で説明した従来構成と同一要素には同一符号を付して説明を省略する。
【００２３】
図５で説明した従来構成に追加される本発明の特徴部は、配線変換部３０と勘合部４０とに間に帯域制限回路１００を挿入した構成にある。帯域制限回路１００としては、例えば誘導素子Ｌと容量素子Ｃと抵抗素子Ｒを用いたＬＰＦ（低域通過フィルタ）が挙げられる。
【００２４】
この帯域制限回路１００を適切なカットオフ周波数に設計することにより、図７で説明したＳ１(加害者)の立ち上がり／立下りのスルーレートを落とすことができる。一般的に、加害者Ｓ１の通過信号スルーレートを低減すると、被害者(ここではＳ２)へのクロストークが低減することは良く知られており、図１の構成を採用することで、クロストークを低減することが可能となる。
【００２５】
クロストークと帯域制限回路のカットオフ周波数はトレードオフの関係があるため、テストを行うＤＵＴの種類やテストプログラムにより、適切なカットオフ周波数を選択することで、好適な試験を行うことができる。
【００２６】
例えば、勘合部４０でのピン利用形態として図６（Ａ）の一般例を採用する場合は、クロストークが小さいので、帯域制限回路１００のカットオフ周波数を高く設定することが可能となり、より高速な試験を実施することができる。
【００２７】
図６（Ｂ）の有効利用例を採用する場合は、高速な信号を通過させるとクロストークが大きくなってしまうので、帯域制限回路１００のカットオフ周波数を適切に設定し、クロストークが試験に及ぼす悪影響を排除しながら、試験のスピードを最適化することが可能となる。
【００２８】
図２は、信号ピン有効利用形態において本発明の帯域制限回路を適用した場合の回路構成図である。帯域制限回路１００のカットオフ周波数は、ＤＵＴ及びテストプログラムの種類により適切な値が異なる為、容易に変更できる構成が望ましい。
【００２９】
このために、帯域制限回路１００に第２の勘合部を設け、勘合部４０の配線変換部３０側、または、デバイスポートまたはプローブカード５０側に接続して帯域制限回路１００を着脱交換可能な構成とすることができる。
【００３０】
この様な構成を用いると、例えば稼動している半導体試験装置の試験対象デバイスやテストプログラムが変更され、帯域制限回路１００のカットオフ周波数を変更する必要が生じた場合でも、配線変換部３０を交換することなく、帯域制限回路１００のみを交換するだけ対応可能となり、メンテナンスコストの低減や半導体試験装置稼働率の向上が期待できる。
【００３１】
図３は、本発明の帯域制限回路によるクロストーク軽減効果を説明する特性図である。図３（Ａ）は、Ｓ１端（ＤＵＴ端）でのステップ応答波形であり、実線Ｆ１が帯域制限回路無しの応答、破線Ｆ２が帯域制限回路追加の応答特性である。図３（Ｂ）は、Ｓ２端（ＤＵＴ端）でのクロストーク波形であり、実線Ｐ１が帯域制限回路無しの応答、破線Ｐ２が帯域制限回路追加の応答特性である。
【００３２】
図４は、本発明の帯域制限回路によるステップ応答の解析例を示す特性図であり、FR-4に代表される一般的な誘電体基板を用いた50ohm線路100mmに1GHz(10-90%で350ps)の1.6V振幅の波形を入力した時の観測点における応答を帯域制限回路有無で解析を行ったものである。
【００３３】
立ち上がり時間と周波数の関係は、
Tr(10-90%) = 0.35 / Fmax
Tr(10-90%):10%-90%間の立ち上がり時間(s)
Fmax :波形に含まれる最も高い周波数成分
と良く知られている式を用いて換算を行っている。
【００３４】
本解析では、一例として線路の中間点に帯域制限回路１００として400MHzにて設計した低域通過フィルタを追加した例を示す。
帯域制限回路がない場合は、10-90%で370psであるため換算後の周波数は945MHzである。
帯域制限回路を追加した場合は、10-90%で843psであるため換算後の周波数415MHzとなり、帯域制限回路を追加することによって本発明の目的が実現可能であることを示している。
【００３５】
本発明の実施形態として、帯域制限回路１００にフィルタ特性を無効にできる適当なジャンパー手段を設けることにより、帯域制限回路を装着した状態のままで、帯域制限回路を具備しない従来構成の半導体試験装置に戻すことが可能である。
【００３６】
図１の実施例では、帯域制限回路１００の配置を配線変換部３０と勘合部４０の間としているが、勘合部４０とデバイスポートまたはプローブカード５０間に挿入してもよい。理論的には、帯域制限回路１００の配置は、ピンエレクトロニクスカード２０の測定ピン端子からＤＵＴのピン端子間のどの部位に配置しても、同様の効果が期待することができる。
【符号の説明】
【００３７】
１０ テストヘッド
２０ ピンエレクトロニクスカード
３０ 配線変換部
４０ 勘合部
５０ デバイスボードまたはプローブカード
６１，…６ｎ ＤＵＴ
１００ 帯域制限回路
【技術分野】
【０００１】
本発明は、被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備し、前記勘合部のピン割付を、２本の隣り合う信号ピンの両側を一対のグラウンドピンで挟む形態とした半導体試験装置に関するものである。
【背景技術】
【０００２】
半導体試験装置の基本的な構成については特許文献１に詳細な技術開示がある。
図５は、従来の半導体試験装置の構成を示す機能ブロック図である。テストヘッド１０には、被測定デバイス（ＤＵＴ）６１，…６ｎへの信号印加及びこれらＤＵＴから発生される信号の計測を行い、そのデバイスの動作ならびに信号の状態を計測して良否を判定する機能を備えるピンエレクトロニクスカード２０が搭載されている。ピンエレクトロニクスカード２０も含め、半導体試験装置に必要な機能回路は、テストヘッド１０に実装される。
【０００３】
更に、前記ＤＵＴ６１，…６ｎのピン端子に接触するデバイスボードまたはプローブカード５０と、前記ピンエレクトロニクスカード２０の測定ピンを前記ＤＵＴ６１，…６ｎの所望のピン端子に対応させるための配線変換部３０と、この配線変換部と前記デバイスボードまたはプローブカード５０とをコネクタ接続する勘合部４０とを具備している。
【０００４】
近年では、デバイスの高速化に伴い、半導体試験装置も高速動作が要求されている。一方で、ウェハの大型化に伴い、多くのＤＵＴを同時に測定可能な試験装置も求められている。この結果、半導体試験装置の信号ピン数も多ピン化する傾向にある。
【０００５】
しかしながら、コネクタ接続される勘合部４０の接続ピン数は物理的に限界があり、要求に応じて任意に増加させることが困難な場合がある。近年では、以下の様な利用手法にて勘合部の接続ピンを有効利用する場合がある。
【０００６】
図６は、信号ピンの利用形態例を示す平面図であり、勘合部４０でのピン割付けを、図６（Ａ）の一般例と図６（Ｂ）の有効利用例の比較を行ったものである。図６（Ａ）の一般例のように、従来は信号ピン''Ｓ''とグランドピン''Ｇ''を交互に配置させる形態に対して、有効利用例では信号ピン''Ｓ''の隣り合う２経路を一組にし、この組を一対のグランドピン''Ｇ''で挟む形態となっている。この利用形態では、同一接続ピン数で約１.３３倍の信号ピンを有効利用することができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−３０４４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図６（Ｂ）に示す有効利用例の形態にした場合には、クロストークが一般例に比べて大きくなる。図７は、信号ピン利用形態に対応した信号ピン間のクロストークの差を説明する特性図である。
【０００９】
信号ピンＳ１とＳ２を持ち、Ｓ１は信号を動かす側（加害者）Ｓ２はＳ１の影響を受ける側(被害者)とする。Ｓ２は簡易説明のため終端抵抗を介してグランドレベルに落としておく。
【００１０】
図７（イ）は一般例の場合でのクロストーク、図７（ロ）は有効利用例でのクロストークを示す。（イ）及び（ロ）において、（Ａ）はピンに利用形態を示す平面図、（Ｂ）は
Ｓ１端（ＤＵＴ端）でのステップ応答波形、（Ｃ）はＳ２端（ＤＵＴ端）でのクロストーク波形である。
【００１１】
図７（イ）の一般例では、Ｓ１とＳ２間のグランドのシールド効果、及びＳ１とＳ２間の距離が大きいことにより、クロストークは小さい。しかしながら、図７（ロ）の有効利用例では、Ｓ１とＳ２間の距離が小さく、両者間にグランドが無いことから、図７（イ）に比べクロストーク量が大きくなる。クロストークが大きいと信号ピンの立ち上がり/立下りエッジ波形に影響を及ぼし、良質な試験の妨げとなる。
【００１２】
このような理由から、通常の半導体試験装置においては、ピン割付けとして一般例を採用する場合が多い。特に高速な試験を行う場合には、前記クロストークが信号のタイミング精度に悪影響を及ぼすため、一般例のピン割付けを採用するが、ウェハ試験等の様に、比較的低速で同時測定ＤＵＴの個数を多く取るアプリケーションでは、有効利用例のピン割付けを採用することもある。
【００１３】
本発明の目的は、ピンの有効利用形態をとる場合でも、クロストークの少ない良好な試験が可能な、汎用性の高い半導体試験装置を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入したことを特徴とする半導体試験装置。
【００１５】
（２）前記帯域制限回路を、前記配線変換部と前記勘合部との間に設けたことを特徴とする（１）に記載の半導体試験装置。
【００１６】
（３）前記帯域制限回路を、前記勘合部と前記デバイスボードまたはプローブカードとの間に設けたことを特徴とする（１）または（２）に記載の半導体試験装置。
【００１７】
（４）前記帯域制限回路を、着脱可能としたことを特徴とする（１）乃至（３）のいずれかに記載の半導体試験装置。
【００１８】
（５）前記帯域制限回路は、ローパスフィルタで構成されることを特徴とする（１）乃至（４）のいずれかに記載の半導体試験装置。
【００１９】
（６）前記帯域制限回路は、フィルタ特性を無効とするジャンパー手段を備えることを特徴とする（１）乃至（５）のいずれかに記載の半導体試験装置。
【発明の効果】
【００２０】
本発明によれば、次のような効果を期待することができる。
（１）ピンエレクトロニクスカードの測定ピンからＤＵＴのピン端子との間に、帯域制限回路を挿入した結果、ピンエレクトロニクスカード自身のスルーレートが高速な場合においても、帯域制限回路のカットオフ周波数を適切に設定することで、多ピン要求により信号ピンを有効利用せざるを得ない場合と、高速化要求により勘合部に一般例のピン割付けを採用する場合とで、同一のピンエレクトロニクスカードを使用することが可能であり、多様なテストに対応でき、装置の汎用性が向上する。
（２）半導体試験装置の開発工数および開発費用の低減にも繋がる。
【図面の簡単な説明】
【００２１】
【図１】本発明を適用した半導体試験装置の一実施例を示す機能ブロック図である。
【図２】信号ピン有効利用形態において本発明の帯域制限回路を適用した場合の回路構成図である。
【図３】本発明の帯域制限回路によるクロストーク軽減効果を説明する特性図である。
【図４】本発明の帯域制限回路によるステップ応答の解析例を示す特性図である。
【図５】従来の半導体試験装置の構成を示す機能ブロック図である。
【図６】信号ピンの利用形態例を示す平面図である。
【図７】信号ピン利用形態に対応した信号ピン間のクロストークの差を説明する特性図である。
【発明を実施するための形態】
【００２２】
以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用した半導体試験装置の一実施例を示した構成図である。図５で説明した従来構成と同一要素には同一符号を付して説明を省略する。
【００２３】
図５で説明した従来構成に追加される本発明の特徴部は、配線変換部３０と勘合部４０とに間に帯域制限回路１００を挿入した構成にある。帯域制限回路１００としては、例えば誘導素子Ｌと容量素子Ｃと抵抗素子Ｒを用いたＬＰＦ（低域通過フィルタ）が挙げられる。
【００２４】
この帯域制限回路１００を適切なカットオフ周波数に設計することにより、図７で説明したＳ１(加害者)の立ち上がり／立下りのスルーレートを落とすことができる。一般的に、加害者Ｓ１の通過信号スルーレートを低減すると、被害者(ここではＳ２)へのクロストークが低減することは良く知られており、図１の構成を採用することで、クロストークを低減することが可能となる。
【００２５】
クロストークと帯域制限回路のカットオフ周波数はトレードオフの関係があるため、テストを行うＤＵＴの種類やテストプログラムにより、適切なカットオフ周波数を選択することで、好適な試験を行うことができる。
【００２６】
例えば、勘合部４０でのピン利用形態として図６（Ａ）の一般例を採用する場合は、クロストークが小さいので、帯域制限回路１００のカットオフ周波数を高く設定することが可能となり、より高速な試験を実施することができる。
【００２７】
図６（Ｂ）の有効利用例を採用する場合は、高速な信号を通過させるとクロストークが大きくなってしまうので、帯域制限回路１００のカットオフ周波数を適切に設定し、クロストークが試験に及ぼす悪影響を排除しながら、試験のスピードを最適化することが可能となる。
【００２８】
図２は、信号ピン有効利用形態において本発明の帯域制限回路を適用した場合の回路構成図である。帯域制限回路１００のカットオフ周波数は、ＤＵＴ及びテストプログラムの種類により適切な値が異なる為、容易に変更できる構成が望ましい。
【００２９】
このために、帯域制限回路１００に第２の勘合部を設け、勘合部４０の配線変換部３０側、または、デバイスポートまたはプローブカード５０側に接続して帯域制限回路１００を着脱交換可能な構成とすることができる。
【００３０】
この様な構成を用いると、例えば稼動している半導体試験装置の試験対象デバイスやテストプログラムが変更され、帯域制限回路１００のカットオフ周波数を変更する必要が生じた場合でも、配線変換部３０を交換することなく、帯域制限回路１００のみを交換するだけ対応可能となり、メンテナンスコストの低減や半導体試験装置稼働率の向上が期待できる。
【００３１】
図３は、本発明の帯域制限回路によるクロストーク軽減効果を説明する特性図である。図３（Ａ）は、Ｓ１端（ＤＵＴ端）でのステップ応答波形であり、実線Ｆ１が帯域制限回路無しの応答、破線Ｆ２が帯域制限回路追加の応答特性である。図３（Ｂ）は、Ｓ２端（ＤＵＴ端）でのクロストーク波形であり、実線Ｐ１が帯域制限回路無しの応答、破線Ｐ２が帯域制限回路追加の応答特性である。
【００３２】
図４は、本発明の帯域制限回路によるステップ応答の解析例を示す特性図であり、FR-4に代表される一般的な誘電体基板を用いた50ohm線路100mmに1GHz(10-90%で350ps)の1.6V振幅の波形を入力した時の観測点における応答を帯域制限回路有無で解析を行ったものである。
【００３３】
立ち上がり時間と周波数の関係は、
Tr(10-90%) = 0.35 / Fmax
Tr(10-90%):10%-90%間の立ち上がり時間(s)
Fmax :波形に含まれる最も高い周波数成分
と良く知られている式を用いて換算を行っている。
【００３４】
本解析では、一例として線路の中間点に帯域制限回路１００として400MHzにて設計した低域通過フィルタを追加した例を示す。
帯域制限回路がない場合は、10-90%で370psであるため換算後の周波数は945MHzである。
帯域制限回路を追加した場合は、10-90%で843psであるため換算後の周波数415MHzとなり、帯域制限回路を追加することによって本発明の目的が実現可能であることを示している。
【００３５】
本発明の実施形態として、帯域制限回路１００にフィルタ特性を無効にできる適当なジャンパー手段を設けることにより、帯域制限回路を装着した状態のままで、帯域制限回路を具備しない従来構成の半導体試験装置に戻すことが可能である。
【００３６】
図１の実施例では、帯域制限回路１００の配置を配線変換部３０と勘合部４０の間としているが、勘合部４０とデバイスポートまたはプローブカード５０間に挿入してもよい。理論的には、帯域制限回路１００の配置は、ピンエレクトロニクスカード２０の測定ピン端子からＤＵＴのピン端子間のどの部位に配置しても、同様の効果が期待することができる。
【符号の説明】
【００３７】
１０ テストヘッド
２０ ピンエレクトロニクスカード
３０ 配線変換部
４０ 勘合部
５０ デバイスボードまたはプローブカード
６１，…６ｎ ＤＵＴ
１００ 帯域制限回路
【特許請求の範囲】
【請求項１】
被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入したことを特徴とする半導体試験装置。
【請求項２】
前記帯域制限回路を、前記配線変換部と前記勘合部との間に設けたことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記帯域制限回路を、前記勘合部と前記デバイスボードまたはプローブカードとの間に設けたことを特徴とする請求項１または２に記載の半導体試験装置。
【請求項４】
前記帯域制限回路を、着脱可能としたことを特徴とする請求項１乃至３のいずれかに記載の半導体試験装置。
【請求項５】
前記帯域制限回路は、ローパスフィルタで構成されることを特徴とする請求項１乃至４のいずれかに記載の半導体試験装置。
【請求項６】
前記帯域制限回路は、フィルタ特性を無効とするジャンパー手段を備えることを特徴とする請求項１乃至５のいずれかに記載の半導体試験装置。
【請求項１】
被測定デバイス（ＤＵＴ）への信号印加及び前記ＤＵＴから発生される信号の計測を実行するピンエレクトロニクスカードと、前記ＤＵＴのピン端子に接触するデバイスボードまたはプローブカードと、前記ピンエレクトロニクスカードの測定ピンを前記ＤＵＴの所望のピン端子に対応させるための配線変換部と、この配線変換部と前記デバイスボードまたはプローブカードとをコネクタ接続する勘合部とを具備する半導体試験装置において、
前記ピンエレクトロニクスカードの測定ピンから前記ＤＵＴのピン端子との間に、帯域制限回路を挿入したことを特徴とする半導体試験装置。
【請求項２】
前記帯域制限回路を、前記配線変換部と前記勘合部との間に設けたことを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記帯域制限回路を、前記勘合部と前記デバイスボードまたはプローブカードとの間に設けたことを特徴とする請求項１または２に記載の半導体試験装置。
【請求項４】
前記帯域制限回路を、着脱可能としたことを特徴とする請求項１乃至３のいずれかに記載の半導体試験装置。
【請求項５】
前記帯域制限回路は、ローパスフィルタで構成されることを特徴とする請求項１乃至４のいずれかに記載の半導体試験装置。
【請求項６】
前記帯域制限回路は、フィルタ特性を無効とするジャンパー手段を備えることを特徴とする請求項１乃至５のいずれかに記載の半導体試験装置。
【図１】
【図４】
【図５】
【図２】
【図３】
【図６】
【図７】
【図４】
【図５】
【図２】
【図３】
【図６】
【図７】
【公開番号】特開２０１１−２３２０７６（Ｐ２０１１−２３２０７６Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１０−１００７５５（Ｐ２０１０−１００７５５）
【出願日】平成２２年４月２６日（２０１０．４．２６）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２２年４月２６日（２０１０．４．２６）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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