双方向ダイオード、双方向ダイオードを用いた不揮発性半導体記憶装置、およびその製造方法
【課題】金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有した双方向ダイオードにおいて、オン／オフ電流比を向上させることができる構造および、その製造方法を提供すること。
【解決手段】上に向かって凸型の形状を有する下部電極２０３を形成する工程と、その上に堆積表面の角度に対して堆積レートが異なる成膜法を用いて半導体層または絶縁体層２０２を形成する工程と、その上に上部電極２０１を形成する工程と、を備えることを特徴とする。
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン／オフ電流比を向上させることができる。
【解決手段】上に向かって凸型の形状を有する下部電極２０３を形成する工程と、その上に堆積表面の角度に対して堆積レートが異なる成膜法を用いて半導体層または絶縁体層２０２を形成する工程と、その上に上部電極２０１を形成する工程と、を備えることを特徴とする。
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン／オフ電流比を向上させることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双方向ダイオードとして機能する、金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有する双方向ダイオード、前記双方向ダイオードを用いた不揮発性半導体記憶装置、およびその製造方法関するものである。
【背景技術】
【０００２】
近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型素子とは、その上下に接続された上下電極間に印加される電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
【０００３】
また、抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイントメモリアレイは、マトリクス状に並べられた抵抗変化素子と、その上下に配線された複数のビット線およびワード線からなる。ビット線は均等な間隔で平行に配置されており、ワード線も同様に均等な間隔で平行に配置されている。ここで、ビット線とワード線は、平面視において互いに直交するが、空間的に異なる高さで配置されているためお互いに交わることはない。また、ビット線とワード線の平面視における交点には抵抗変化素子が配置されており、ビット線およびワード線に電気的に接続されている。メモリは、抵抗変化素子の抵抗値（高抵抗あるいは低抵抗）として記憶され、その読出しは、抵抗変化素子の上下のビット線とワード線間に電圧を印加したときの電流値として実行される。
【０００４】
クロスポイントメモリアレイは、その読出しにおいて、マージンが狭くなるという問題を持つ。
【０００５】
読出し動作において、ビット線−ワード線間に電圧を印加することによって電流は選択されたビット線から、選択された抵抗変化素子を経由して、選択されたビット線に流れるが、同時に、選択されたビット線に接続された非選択の抵抗変化素子→非選択のワード線→非選択のワード線に接続された非選択の抵抗変化素子→非選択のビット線→非選択のビット線に接続された非選択の抵抗素子→選択されたワード線、を経由して流れる電流（漏れ電流）が発生する。
【０００６】
すなわち、クロスポイントメモリアレイにおける読出し電流は、選択された抵抗変化素子の電流＋漏れ電流となり、本来の抵抗変化素子の抵抗値変化に対する読出し電流の変化が小さくなり、読み出し時の感度を劣化させ、また消費電流を増大させるといった問題を引き起こす。
【０００７】
この問題に対して、例えば特許文献１で示されているような、クロスポイントの全メモリアレイのエリアをトランジスタスイッチなどでより小さなブロックに分割する技術を用いて、リークパスを許容できる量まで減少させることは可能である。
【０００８】
また、非選択の抵抗変化素子に流れる電流は、抵抗変化素子に直列にダイオード（ある極性の低い電圧印加により順方向電流が流れ、逆方向の電圧印加ではほとんど電流が流れない特性を有する）を接続することによって減少させることができる。
【０００９】
ダイオードを接続することによって、非選択のワード線→非選択のワード線に接続された非選択の抵抗変化素子→非選択のビット線、のバイアス状態は逆バイアス状態となるため、その経路の漏れ電流を極微小に抑えることができる。
【００１０】
しかし、抵抗変化素子には、印加する電気パルスの極性が１つで、電圧値を変えてセット（高抵抗→低抵抗）またはリセット（低抵抗→高抵抗）動作を行うユニポーラ型の抵抗変化素子と、極性が異なる電気パルスを印加してセットまたはリセット動作を行うバイポーラ型の抵抗変化素子があり、抵抗値を変化させるために、ダイオードに対して逆バイアス条件となる書込み電圧を用いるような場合（バイポーラ型抵抗変化素子）には、この方法は適用できないが、バイポーラ型抵抗変化素子はセット、リセット時にともに高速の書き込み特性を有し、高速の不揮発性記憶装置の実現に向け、期待が高い。
【００１１】
この問題に対処する方法として、ダイオードの代わりに双方向ダイオードを用いることができる。
【００１２】
双方向ダイオードは、正負バイアス条件に対して対称な特性を持ち、バイアスの絶対値が小さい領域ではダイオードの逆バイアス特性、バイアスの絶対値が大きい領域ではダイオードの順方向特性に近い特性を示す。
【００１３】
双方向ダイオードを抵抗変化素子に直列に接続することにより、書込みおよび読み出し時において、選択された抵抗変化素子に繋がる双方向ダイオードは順方向特性を示す領域で動作し、それ以外の抵抗変化素子に繋がる双方向ダイオードは逆方向特性を示す領域で動作するようになる。
【００１４】
漏れ電流を小さくし、読出し時のマージンを大きくするためには、順方向領域でのオン電流と逆方向領域でのオフ電流との電流比をできるだけ大きくすることが望ましい。
【００１５】
従来の金属電極／半導体層／金属電極の構造を有する双方向ダイオードの製造方法としては、特許文献２に開示された構成がある。
【００１６】
図２５は、この双方向ダイオードの概略構成を示す断面図である。この双方向ダイオードは、上部電極（ＴｉＮ）４１４／半導体（Ｓｉ）４１０／下部電極（ＴｉＮ４０８／Ｐｔ４０６）４０４、の積層構造を有する。
【００１７】
その製造方法としては、平坦な表面を有する基板上４０２に、Ｐｔ膜、ＴｉＮ膜、Ｓｉ膜、ＴｉＮ膜の順に、ＤＣスパッタ法もしくはＣＶＤ法を用いて、積層膜を形成した後、パターニングして双方向ダイオードを形成する方法が示されている。
【特許文献１】特許第３９１３２５８号公報
【特許文献２】特開２００７−３１１７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記従来の双方向ダイオードの構成では、オン／オフ電流比を大きくできないという問題があった。したがって、本発明の目的はオン／オフ電流比を向上させることができる双方向ダイオード、およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１９】
本発明者らは、従来の構成において所望のオン／オフ電流比が得られない原因を検討したところ、特許文献２のダイオードにおける半導体膜（Ｓｉ４１０）の膜厚は均一であり、これに起因して、双方向ダイオードを流れる電流は、半導体膜の全面を流れるため、オフ電流が小さくできず、オン／オフ電流比も大きくできないのではないかと考えた。そこで、半導体層または絶縁体層の膜厚を中心部が厚く、端部が薄い構造にしたところ、従来の構造に比べ、オン／オフ電流比が格段に優れた素子を提供できることを見い出した。
【００２０】
即ち、本発明は、金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有する双方向ダイオードであって、
基板と、前記基板上方に形成された下部電極と、前記下部電極上に形成された半導体層または絶縁体層と、前記半導体層または絶縁体層上に形成された上部電極とを備え、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されていること、を特徴とする。
【００２１】
また、前記下部電極と前記半導体層または絶縁体層との界面は、上部電極側に向かって凸型に形成されていてもよい。
【００２２】
さらに、前記半導体層または絶縁体層および前記上部電極は、前記下部電極の上部全面を覆うように形成されていてもよい。
【００２３】
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン／オフ電流比を向上させることができる。
【００２４】
また、本発明の双方向ダイオードは、電気パルスの印加によりその電気抵抗値が変化しかつ前記変化した後、電気パルスの印加をやめても電気抵抗値を維持する抵抗変化素子と直列に接続されて、前記電気パルスの印加時に流れる電流を制御する機能を有する記憶素子を構成する。
【００２５】
前記記憶素子の双方向ダイオードは、下部電極と、上部電極と、前記下部電極と前記上部電極との間に配設された半導体層または絶縁体層と、を備え、前記双方向ダイオードの、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されている。
【００２６】
さらに、前記複数の記憶素子と、複数のビット線と、前記複数のビット線に各々立体交差する複数のワード線と、を備え、前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、前記各々の部分において、前記記憶素子の一端がその対応する前記ビット線に、前記記憶素子の他端がその対応する前記ワード線に、各々接続されている、クロスポイントメモリアレイ型の記憶装置を構成してもよい。
【００２７】
また、本発明は、金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有する双方向ダイオードの製造方法であって、基板に対して水平な表面を有する下部電極を形成する工程と、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が薄くなるように前記半導体層または絶縁体層を前記下部電極上に堆積する工程と、前記半導体層または絶縁体層の上に上部電極膜を堆積する工程と、を備えることを特徴とする。
【００２８】
さらに、前記下部電極を形成する工程は、基板に対して水平な表面を有する下部電極を形成する工程と、前記下部電極の半導体層または絶縁体層側の表面が前記上部側に向かって凸型になるように下部電極を形成する工程を含んでいてもよい。
【００２９】
また、前記下部電極を形成する工程は前記基板に層間絶縁膜を堆積する工程と、前記層間絶縁膜にホールを形成する工程と、前記ホール内及び前記層間絶縁膜の上に下部電極膜を堆積する工程と、ＣＭＰ法を用いて前記下部電極膜表面を研磨して、前記ホール内のみに下部電極を形成する工程と、前記ホール内から下部電極が露出するまで前記層間絶縁膜の表面のみを選択的にエッチングして、前記層間絶縁膜の表面の高さを、前記下部電極の表面の高さより低くする工程と、ウェハを自転させながら、基板表面に対して３０度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いて、前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程を含んでいてもよい。
【００３０】
また、本発明の金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造の双方向ダイオードの製造方法は、前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程において、反応性ドライエッチング法を用いてもよい。
【００３１】
あるいは、前記半導体層または絶縁体層を堆積する工程は、凸型に形成された前記下部電極の上に堆積表面の角度に対して堆積レートが異なる成膜法を用いてもよい。
【００３２】
さらに好ましくは、前記半導体層または絶縁体層を堆積する工程は、ターゲットから飛散する粒子の方向性を揃えた成膜方法（ターゲット（半導体層または絶縁体層材料）と堆積対象の基板との距離を長くして、ターゲット粒子の直進性を向上させたロングスロースパッタ法や、ターゲットと堆積対象基板の間にコリメータを介在させることでターゲットから飛散する粒子の方向を揃えたコリメーションスパッタ法）を用いてもよい。
【００３３】
ロングスロースパッタ法では、基板に向かってほぼ垂直な運動方向を持つターゲット粒子のみが基板表面に到達できるため、基板表面の角度によってその堆積レートが大きく変化する。具体的には、基板表面がターゲット粒子に対して垂直なほど堆積レートが大きく、平行なほど堆積レートは小さくなる。
【００３４】
また、本発明に関わる双方向ダイオードの製造方法では、ＣＶＤ法を用いて半導体層または絶縁体層を堆積する場合は、半導体層または絶縁体層の形成後、基板を傾けた状態でイオンミリング法によるエッチングを行うことが望ましい。
【００３５】
さらには、前記半導体層または絶縁体層の表面をエッチバックする工程は、ウェハを自転させながら、基板表面に対して４５度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いてもよい。
【００３６】
このような形成方法にすることによって、基板に対するエッチングイオンの入射角度を調整することで、下部電極表面の曲率を調整することが可能になるため、下部電極上の半導体層または絶縁体層の膜厚差を調整しやすくなるという効果が得られる。
【００３７】
本発明の構成および製造方法によって、下部電極上の半導体層または絶縁体層の膜厚を、中心部が最も厚く、その周辺部がそれより薄い、構造を実現することが可能となるため、オフ電流を小さくし、オン／オフ電流比を向上させた双方向ダイオードを実現することができる。
【００３８】
なお、本明細書において、「凸型」とは、突起出している、膨らんでいる、盛り上がっている、おわん状、などの状態を指す。
【発明の効果】
【００３９】
本発明の双方向ダイオードは、下部電極上の半導体層または絶縁体層の膜厚を中心部が厚く、端部が薄い構造にすることによって、印加電圧が高い状態（オン状態）での電流（オン電流）を大きく、かつ印加電圧が低い状態（オフ状態）での電流（オフ電流）を小さくできるという効果を持つ。
【００４０】
すなわち、オフ電流とオン電流との電流比（オン／オフ電流比）を向上させることができるという大きな効果を奏する。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００４２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の双方向ダイオードおよび、この双方向ダイオードを用いて構成される抵抗変化素子アレイの断面視における構成の一例を示す断面図である。図１（ａ）はビット線に平行な断面を示す断面図、同図（ｂ）はワード線に平行な断面を示す断面図である。
【００４３】
図１（ａ），（ｂ）に示すとおり、本実施形態による双方向ダイオード２０は、上に向かって凸型の形状を有する下部電極２０３と、この下部電極２０３を覆うように形成された半導体層または絶縁体層２０２と、この半導体層または絶縁体層２０２の上に形成された上部電極２０１とで構成される。また、半導体層または絶縁体層２０２の膜厚は、下部電極２０３の中央付近で最も厚く、端部で薄くなっている。また、双方向ダイオード２０は、抵抗変化素子１０とペアを構成し、このペアが複数集積されて抵抗変化素子アレイ１００が構成されている。
【００４４】
このように前記半導体層または絶縁体層および前記上部電極が、前記下部電極の上部全面を覆う構成とすることで、半導体層または絶縁体層２０２の膜厚が薄い端部の面積を大きくすることができるのでオン電流を増大させることができ、オン／オフ電流比を向上させることができる、という効果がある。
【００４５】
この抵抗変化素子アレイ１００は、基板１０１を備えている。そして、基板１０１の上には、複数の帯状のワード線１１１が所定のピッチで互いに平行に形成されている。また、ワード線１１１の上には、その長手方向に複数の第１ビア１２１が互いに間隔を置いて形成され、第１ビア１２１の下面は、ワード線１１１に接続されている。また、第１ビア１２１の上には、抵抗変化素子１０が形成されており、抵抗変化素子１０の下面と第１ビア１２１の上面は接続されている。
【００４６】
さらに、抵抗変化素子１０の上には、下部ビア１２２が形成されており、抵抗変化素子１０の上面と下部ビア１２２の下面は接続されている。また、下部ビア１２２の上には、双方向ダイオード２０が形成されており、下部電極２０３の下面と下部ビア１２２の上面は接続されている。そして、双方向ダイオード２０の上には、上部ビア１２３が形成されており、上部ビア１２３の下面と双方向ダイオード２０の上面は接続されている。
【００４７】
また、ワード線１１１、第１ビア１２１、抵抗変化素子２０、下部ビア１２２、双方向ダイオード２０、および上部ビア１２３は、それぞれ複数存在し、それぞれ同じ部位同士の間隙を埋めるように層間絶縁膜１０５が形成されている。
【００４８】
この層間絶縁膜１０５の上面、および上部ビア１２３の上面は一つの略平坦な面を形成している。この略平坦な面の上に複数の帯状のビット線１１０が形成されている。また、ビット線１１０は所定のピッチで互いに平行に形成されている。そして、平面視において、ビット線１１０はワード線１１１に直交するように形成されていて、このビット線１１０とワード線１１１の各交点に位置するように上述の抵抗変化膜１０、および双方向ダイオード２０が形成されている。
【００４９】
かかる構成により図１１および図１２に示すように、ａ方向に伸びるワード線１１１とｂ方向に伸びるビット線１１０の各交点に、マトリクス状に双方向ダイオード２０および抵抗変化素子１０を有する、抵抗変化素子アレイ１００（クロスポイントメモリアレイ）が形成される。
【００５０】
なお、本実施形態および他の実施形態では、抵抗変化膜１０と双方向ダイオード２０の物理的位置関係として、抵抗変化膜１０が下側（基板側）で双方向ダイオード２０が上側（表面側）の場合についてのみ説明をしているが、位置関係はこれに限定されるものではなく、抵抗変化膜１０が上側（表面側）で双方向ダイオード２０が下側（基板側）に配置されていても、同様の効果を持つクロスポイントメモリアレイが形成される。
【００５１】
さらに、図１には図示していないが、基板１０１は、シリコン単結晶基板を用いてトランジスタ等の能動素子を集積した半導体回路を有する。また、ワード線１１１およびビット線１１０は、能動素子（図示せず）にそれぞれ接続されている。また、ワード線１１１およびビット線１１０は、例えばＡｌ、Ｃｕ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金を用いてスパッタ法により成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、ワード線１１１およびビット線１１０の厚さは２００ｎｍ〜４００ｎｍ、幅は約０．６μｍ、隣接するワード線１１１同士の間隔（間隙）およびビット線１１０同士の間隔（間隙）は約０．８μｍ、であることが好ましい。また、下部電極２０３および上部電極２０１には、Ｔａ、ＴａＮ、Ａｌ、Ｗ、Ｐｔ、Ｃｕあるいはこれらの組み合わせを用いる。また、第１ビア１２１、下部ビア１２２および上部ビア１２３は、例えばＷ、ＣｕあるいはＡｌが用いられる。
【００５２】
また、半導体層または絶縁体層２０２は、窒素不足型窒化シリコン（ＳｉＮｘ）が用いられる。下部電極２０３および上部電極２０１の厚さは３０ｎｍ〜１００ｎｍ、半導体層または絶縁体層２０２の厚さは５ｎｍ〜５０ｎｍであり、平面視による双方向ダイオード２０の幅および長さは、例えば共に約０．８μｍである。
【００５３】
抵抗変化素子１０は、鉄を含む酸化物、例えば四酸化三鉄（Ｆｅ３Ｏ４）や、その他の遷移金属酸化物である酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タンタル酸化膜、ハフニウム酸化膜等の上下を金属電極で挟んだ構造で構成される（図中では単層で図示している）。
【００５４】
この遷移金属酸化物は、スパッタ法やＣＶＤ法等で形成される。この金属電極には、例えば、Ｐｔ、Ｉｒ、Ｃｕ、ＴｉＮ、Ｗが用いられ、スパッタリング法等で形成される。このような遷移金属酸化物材料を金属電極で挟んだ構造では、閾値以上の電圧または電流が積層構造に対して垂直に印加されたときに、同方向の抵抗値が特定の値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
【００５５】
また、層間絶縁膜１０５には、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。
【００５６】
さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、上記材料の積層構造を用いても良い。
【００５７】
層間絶縁膜１０５は、ワード線１１１間、第１ビア１２１間、抵抗変化素子１０間、下部ビア１２２間、双方向ダイオード２０間、および上部ビア１２３間を絶縁するために用いられるが、その作製は一度に行われるものではなく、層に分けて作製される（図２から図１１にて詳細説明）。このため、層間絶縁膜１０５はプロセスを経るごとに上層に向かって積み重なっていくが、説明簡略化のため、最初に形成される層から各プロセス時点までの最上層までを含めて層間絶縁膜１０５と表記する。
【００５８】
図１２は、図１の抵抗変化素子アレイの電気等価回路を示す回路図である。
【００５９】
次に、図２から図１１を用いて、本実施形態の双方向ダイオード２０および、それにより構成される抵抗変化素子アレイ１００の製造方法を説明する。
【００６０】
各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線の断面を矢印方向から見た断面図である。
【００６１】
まず、基板１０１の上にスパッタ法やＣＶＤ法等を用いて第１配線膜１０２が堆積される（図２）。なお、この第１配線膜１０２には、先述したように種々の材料を用いることができるが、本実施形態では、スパッタ法によりＡｌ膜を形成する。
【００６２】
次に、第１配線膜１０２を露光プロセスを用いてマスキングしてエッチングすることにより、所定の幅を有するワード線１１１が互いに平行に所定のピッチで形成される（図３）。
【００６３】
次に、図４に示すように、第１ビア１２１を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。
【００６４】
すなわち、図３で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜１０５を堆積し、例えばＣＭＰを行うことでその表面を略平坦にする。なお、この層間絶縁膜１０５としては、先述したように種々の材料を用いることができる。その後、層間絶縁膜１０５にワード線１１１に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００６５】
このようなコンタクトホールを形成後、例えばＣＶＤ法を用いてタングステン（Ｗ）からなる第１ビア１２１となる導体膜を形成した後、例えばＣＭＰを行うことで、図４に示すような構造を形成することができる。なお、第１ビア１２１としては、例えば、タングステン（Ｗ）以外にも、銅（Ｃｕ）、Ａｌを用いることができる。
【００６６】
次に、図５に示すように、第１ビア１２１を含む層間絶縁膜１０５上に、抵抗変化素子１０を形成するが、これは以下のようにすれば形成できる。すなわち、スパッタ法やＣＶＤ法等を用いて金属電極層／遷移金属酸化物層／金属電極層の積層構造を形成後、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法の抵抗変化素子１０を形成する。なお、この抵抗変化素子１０の金属電極層および遷移金属酸化物層には、先述したように種々の材料を用いることができるが、例えば、スパッタリングによりＰｔ／ＴａＯｘ／Ｐｔの積層構造を形成する。
【００６７】
次に、図６に示すように、下部ビア１２２を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。すなわち、図５で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦することで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５に抵抗変化素子１０の上面に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００６８】
このようなコンタクトホールを形成後、例えばＣＶＤ法を用いてタングステン（Ｗ）からなる下部ビア１２２となる導体膜を形成した後、例えばＣＭＰにより層間絶縁膜１０５と下部ビア１２２は同じ研磨レートで研磨することで、図６に示すような構造を形成することができる。なお、下部ビア１２２としては、例えば、タングステン（Ｗ）以外にも、銅（Ｃｕ）、Ａｌを用いることができる。
【００６９】
次に、図７に示すように、下部電極２０３’を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。すなわち、図６で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦することで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５に下部ビア１２２の上面に接続するためのホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００７０】
このようなホールを形成後、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）からなる下部電極２０３’となる導体膜を形成した後、例えばＣＭＰを行うことで、図７に示すような構造を形成することができる。
【００７１】
一般にタングステン（Ｗ）を埋め込んで形成したビアでは、その表面は平坦ではなく、ＣＭＰ後でも１０〜４０ｎｍ程度の凹凸が残る。このため、このビアの上に成膜された下部電極は、この凹凸を反映するため平坦にならない。しかし、本実施形態では、下部電極形成後に再び下部電極表面の凹凸をＣＭＰによって平坦化するため、下部電極の表面の平坦性を向上させることができる。これにより、素子特性のバラツキを低減することが可能となる。
【００７２】
次に、図７の表面をエッチバックして層間絶縁膜１０５の表面をエッチングし、下部電極２０３’のおおよそ半分の高さまで、層間絶縁膜１０５の表面を下げる。このときのエッチングは、例えば層間絶縁膜１０５のみが選択的にエッチングされる条件のドライエッチング法が用いられる。
【００７３】
次に、下部電極２０３’の形状を、図８のように上に凸型に形成して、下部電極２０３を形成するが、これは以下のようにすれば形成できる。すなわち、例えばエッチングイオンの入射角度を４５度に設定したイオンミリング装置で、ウェハを自転させながらイオンミリングを行うと、下部電極２０３’の角の部分が優先的にエッチングされるため、テーパーが形成される（図８）。ことのとき、層間絶縁膜１０５の表面もイオンミリングによりエッチングされるため、表面の高さが下がる。
【００７４】
なお、下部電極２０３’に形成されるテーパーの角度および曲率は、エッチングイオンの入射角度によって調整することが可能であり、後述の半導体層または絶縁体層２１２の成膜方法と併せて、膜厚差の調整をすることができる。
【００７５】
しかし、エッチングイオンの入射角度を基板表面に対して垂直に近づけすぎるとテーパーが付きにくくなり、また、基板表面に対して平行に近づけすぎると隣接する下部電極が壁となってテーパーが形成されなくなる。これらより、エッチングイオンの入射角度としては、基板表面に対して、３０度〜６０度であることが望ましい。
【００７６】
また、イオンミリング装置の代わりに、同様な方法で反応性ガスの入射角度を傾けたドライエッチング法を用いても良い。なお、図８では、層間絶縁膜１０５の表面の高さについて、下部電極２０３の下面より少し上の場合について示されているが、必ずしもこのような高さ関係にある必要は無く、層間絶縁膜１０５の表面の高さが、下部電極２０３の下面と同じかもしくは、下部電極２０３の下面より下がっていても良い。
【００７７】
なお、図７の状態からＣＭＰのみを用いて図８の下部電極を形成することも可能である。すなわち、スラリー、ＣＭＰパッド圧力、回転数等を制御して、層間絶縁膜の研磨レートが下部電極材料の研磨レートより大きくなるようにして研磨を行うことにより実現できる。
【００７８】
次に、図９に示すように、半導体層または絶縁体層２１２を堆積する。半導体層または絶縁体層２１２には、例えば窒素不足型窒化シリコン（ＳｉＮｘ）が用いられる。
【００７９】
このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタ法により形成することができ、ｘを変化させることによって、そのバンドギャップを変化させることができ、双方向ダイオードの電流−電圧特性を調節することができる。
【００８０】
成膜方法としては、例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして製作すればよい。成膜方法としては、堆積表面の角度に対して堆積レートが異なる成膜法が用いられる。
【００８１】
本実施形態では、基板とターゲットの距離を離したロングスロースパッタ法と呼ばれる成膜法を選択した。この成膜法では、堆積表面が基板１０１と平行である場合に堆積レートが最大になり、堆積表面が基板１０１に対して垂直に近くなるほど堆積レートが下がる。
【００８２】
このような成膜法を用いることで、下部電極２０３の中心部での膜厚ｄ１が、周辺部での膜厚ｄ２より厚くなるように、半導体層または絶縁体層２１２を堆積することができる。
【００８３】
このように、基板上方に凸型に形成された下部電極に対してロングスロースパッタ法を用いて形成することで、所望の膜厚を持つ半導体層または絶縁体層を簡易に形成することができる。また、半導体層または絶縁体層を形成した後に半導体層または絶縁体層をエッチングして所望の形状を形成する場合に比べ、エッチングによる半導体層または絶縁体層の表面荒れを防ぐことができるので、オフ状態でのリーク電流を低減することができる。それによって、オン／オフ電流比を向上させることができる。
【００８４】
次に、図９に示すように、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）からなる上部電極層２１１を成膜する。なお、成膜方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。
【００８５】
次に、図１０に示すように、露光プロセスを用いてマスキングして上部電極層２１１および、半導体層または絶縁体層２１１をエッチングすることにより、所定の寸法の双方向ダイオード２０を形成する。この場合に、上部電極２０１および半導体層または絶縁体層２０２の寸法は、露光プロセスにおける位置合せ精度を考慮して、下部電極２０３より大きくすることが望ましい。
【００８６】
次に、図１１に示すように、上部ビア１２３およびビット線１１０を形成するが、これは以下のようにすれば形成できる。すなわち、図１０で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦することで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５に上部電極２０１の上面に接続するためのホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００８７】
このようなホールを形成後、例えばスパッタ法を用いてＡｌ膜を形成し、露光プロセスを用いてマスキングしてエッチングすることにより、所定の幅を有するビット線１１０が互いに平行に所定のピッチで形成される。
【００８８】
平面視において、ビット線１１０はワード線１１１に直交するように形成されている。このような製造工程を経ることにより図１１および図１２に示すように、ａ方向に伸びるワード線１１１とｂ方向に伸びるビット線１１０の各交点に、マトリクス状に抵抗変化素子１０と双方向ダイオード２０とを有する、抵抗変化素子アレイ１００が形成される。
【００８９】
なお、本実施の形態では、下部電極２０３および整流素子２０の平面視における形状として、正方形で示したが、本形状はこれに限定されるものではなく、長方形、楕円、円、多角形などの形状を用いても同様の効果が得られる。これについては後述する。第２の実施形態以降の説明においても、同様である。なお、本実施の形態では、半導体層または絶縁体層２０２としてＳｉＮｘを用いるＭＳＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、シリコン（Ｓｉ）、酸化タンタル（ＴａＯ）、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＴａＯを用いる場合には、例えばＴａ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＴａＯｘ膜を形成する方法等、いずれの方法でもよい。
【００９０】
本実施形態における双方向ダイオード２０の特徴は、下部電極２０３の上部が凸型（上方に湾曲するように）形成され、さらに、半導体層または絶縁体層２０２の膜厚が中心部で厚く、端部で薄くなるように形成されている点にある。このような構成によると、上部電極２０１と下部電極２０３間に電圧を印加したときの電流の分布が、印加電圧の大きさによって異なる。
【００９１】
一般にＭＳＭダイオードを流れる電流密度（Ｊ）は（数１）により得られる。
【００９２】
【数１】
【００９３】
なお、Ｖ：印加電圧、ｎ：キャリア密度、μ：移動度、ｑ：電子の電荷、ｄ：非導体層の厚み、Ｅ：トラップ深さ、ｋ：ボルツマン定数、Ｔ：絶対温度、ε０：真空の誘電率、εｏｐｔ：絶縁体層の光学的な比誘電率
式（１）からわかるように、ＭＳＭダイオードの電流密度は、非導体層（半導体層または絶縁体層２０２に相当）の厚みに対して指数関数的に変化する。したがって、本実施形態における双方向ダイオード２０のように、非導体層の膜厚が部分的に異なるような場合には、ＭＳＭダイオードを流れる電流のほとんどが、非導体層の膜厚が薄い部分に集中して流れるため、ＭＳＭダイオードの実効的な接合面積は実接合面積より小さくなる。
【００９４】
このため、本実施形態における双方向ダイオード２０では、同じ接合面積で均一な膜厚（本実施形態の双方向ダイオードで最も薄い部分の半導体層または絶縁体層の厚さとする）の半導体層または絶縁体層を有する双方向ダイオードに比べて、印加電圧が小さいときのオフ電流を小さくすることができる。
【００９５】
一般に、ＭＳＭダイオードに印加される電圧が大きくなり、流れる電流が増加すると、ジュール発熱によりＭＳＭダイオードの温度が上昇する（オン領域）。
【００９６】
（数１）からわかるように、ＭＳＭダイオードの電流密度は、温度が上昇すると指数関数的に増加する。
【００９７】
これが更なる温度上昇を引き起こし、限界温度に達するとショートなどの故障に至るが、このショートが発生する箇所は、最も放熱効率の悪い、双方向ダイオード中心部で発生する。
【００９８】
これに対して、本実施形態における双方向ダイオード２０では、構造的に電流は素子の端部を中心に流れ、ジュール発熱も素子端部で発生するため、層間絶縁膜１０５に対する放熱が行われやすく、双方向ダイオード２０全体の温度上昇が抑えられる。
【００９９】
また、ジュール発熱により双方向ダイオード端部の温度が上昇すると、それにつれて双方向ダイオード中心部の温度も上昇し、中心部でも電流が流れるようになるため、双方向ダイオード２０の実効的な接合面積は増加する。
【０１００】
図１３は、計算機シミュレーションによって計算した、ＭＳＭダイオードの電流−電圧特性である。
【０１０１】
双方向ダイオードでは、電圧の印加方向に対する電圧−電流特性は対称であるため、正方向に電圧を印加したときの結果を示している。
【０１０２】
カーブ（ａ）は、上下電極がＴａＮで、膜厚５．７ｎｍのＳｉＮ０．６７を半導体層として持つ一般的な双方向ダイオードの結果であり、ＳｉＮ０．６７の膜厚は素子全面で均一としている。カーブ（ｄ）は、本実施形態における双方向ダイオードの結果であり、上下電極がＴａＮ、周辺部のＳｉＮ０．６７の膜厚が５ｎｍ、中心部は７ｎｍの膜厚の場合である。
【０１０３】
カーブ（ｂ）およびカーブ（ｃ）は、カーブ（ｄ）の周辺部（膜厚５ｎｍの領域）の電流および中心部（膜厚７ｎｍの領域）の電流成分をそれぞれ別々に示したものである。
【０１０４】
つまり、ある電圧における、カーブ（ｂ）と、カーブ（ｃ）の値の和が同電圧のカーブ（ｄ）の値となっている。また、図１３中に、シミュレーションに用いた構造の半導体層部を示した。従来の構造における上面図に記された（ａ）は、カーブ（ａ）に対応し、また本願構造における上面図に記された（ｂ）、（ｃ）、及び（ｄ）は、カーブ（ｂ）、（ｃ）、及び（ｄ）に対応している。
【０１０５】
図１３の、カーブ（ａ）とカーブ（ｄ）を比較すると、本実施形態の双方向ダイオードのオン領域（２．０〜２．５Ｖ）の電流は、一般的な双方向ダイオードの値であるカーブ（ａ）の値とほとんど変わらないが、オフ領域（０〜０．５Ｖ）の電流が約半分に減少していることが分かる。これは、クロスポイントメモリアレイにおいて、読み出し感度を向上させる効果がある。もしくは、メモリアレイを分割したサブアレイのサイズを約２倍にしても、読み出し感度を維持できる効果が得られる。
【０１０６】
以上から分かるように、本実施形態における双方向ダイオード２０では、オン電流を低下させること無く、オフ電流を減少させることができるので、オン／オフ電流比を向上させることができる。
【０１０７】
また、本実施形態では、抵抗変化素子１０として、遷移金属酸化物層の上下を金属電極で挟んだ構造を有するものの場合について説明したが、本発明はこれに限定されない。
【０１０８】
たとえば、抵抗変化素子として、相変化メモリに用いられる抵抗変化素子や、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）などを用いても良い。
【０１０９】
次に、図１４および図１５を用いて、第１の実施の形態の変形例の製造方法について説明する。第１の実施の形態の変形例では、下部電極と下部ビア兼用させる場合について示す。このため、図１４までの工程は第１の実施形態における図６までの工程と同一である。
【０１１０】
図１４は、下部ビア１２２の表面に層間絶縁膜ＣＭＰ５００を施す工程を示している。層間絶縁膜ＣＭＰ５００とは、層間絶縁膜１０５の研磨レートよりも下部ビア内電極材料の研磨レートが小さくなるような条件で研磨することを示す。この層間絶縁膜ＣＭＰ５００により、層間絶縁膜１０５の表面は優先的に研磨されるが、金属である下部ビア１２２はほとんど研磨されず、角の部分のみが優先的に機械的に研磨される。この結果、上に凸型の形状を有した、凸型下部ビア２２２が形成される。
【０１１１】
この表面に、堆積表面の角度に対して堆積レートが異なる成膜法が用いて非導体層を形成し、続いて上電極膜を成膜し、露光プロセスを用いてエッチングして上部電極層２０１および、半導体層または絶縁体層３０２を形成することにより、所定の寸法の双方向ダイオード５０を形成する。
【０１１２】
以上のような製造方法を用いることにより、作製工程の削減を行うことができる。
【０１１３】
（第２の実施の形態）
図１６は、本発明の第２の実施の形態の双方向ダイオード３０および、この双方向ダイオード３０を用いて構成される抵抗変化素子アレイの断面視における構成の一例を示す断面図である。本実施形態による双方向ダイオード３０と、第１の実施の形態による双方向ダイオード２０との違いは、下部電極３０３の形成方法の違いである。
【０１１４】
したがって、下部ビア１２２までの作製工程および、非導体層膜２１２形成以降の作製工程は、第１の実施の形態と同様であり、第１の実施の形態と第２の実施の形態とで共通する要素については、同一名称を付して説明を省略する。
【０１１５】
図１６（ａ）はビット線に平行な断面を示す断面図、同図（ｂ）はワード線に平行な断面を示す断面図である。
【０１１６】
次に、図１７および図１８を用いて、本実施形態の双方向ダイオードにおける、下部電極３０３の形成方法を説明する。
【０１１７】
各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。図１７は、下部電極３０３’を形成するまでの工程を示す図である。図１８は、下部電極３０３の形状を上に凸型に形成する工程を示す図である。
【０１１８】
図１７に示すように、下部ビア１２２を覆うように、下部電極３０３’を層間絶縁膜１０５および下部ビア１２２の上に形成するが、これは以下のようにすれば形成できる。すなわち、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）を成膜後、露光プロセスを用いてマスキングし、エッチングすることにより、所定の寸法の下部電極３０３’を形成する。なお、成膜方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。エッチングは、ドライエッチングなどの一般的な半導体プロセスで用いられている技術を用いる。
【０１１９】
次に、下部電極３０３’の形状を、図１８のように上に凸型に形成して、下部電極３０３を形成するが、これは以下のようにすれば形成できる。すなわち、例えばエッチングイオンの入射角度を４５度に設定したイオンミリング装置で、ウェハを自転させながらイオンミリングを行うと、下部電極３０３’の角の部分が優先的にエッチングされるため、テーパーが形成される（図１８）。なお、下部電極３０３’に形成されるテーパーの角度および曲率を、エッチングイオンの入射角度によって調整することができるのは、第１の実施の形態と同様である。さらに、第１の実施の形態と同様の理由により、エッチングイオンの入射角度としては、基板表面に対して、３０度〜６０度であることが望しい。また、イオンミリング装置の代わりに、同様な方法で反応性ガスの入射角度を傾けたドライエッチング法を用いても良い。
【０１２０】
以降の工程は、第１の実施の形態の製造工程で示した、図９以降の工程と同様であり、このような工程を経ることによって、マトリクス状に抵抗変化素子１０と双方向ダイオード３０とを有する、抵抗変化素子アレイ２００が形成される（図１９）。
【０１２１】
以上のように、本実施形態による双方向ダイオード３０では、下部電極３０３を形成するための工程を、第１の実施の形態より少なくすることができるため、作製期間やコストの短縮という効果が得られる。
【０１２２】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態の双方向ダイオード４０および、この双方向ダイオード４０を用いて構成される抵抗変化素子アレイの断面視における構成の一例を示す断面図である。
【０１２３】
本実施形態による双方向ダイオード４０と、第１の実施の形態による双方向ダイオード２０および第２の実施の形態による双方向ダイオード３０との違いは、半導体層または絶縁体層３０２の形成方法の違いである。
【０１２４】
したがって、下部電極３０３までの作製工程および、上部ビア１２３形成以降の作製工程は、第１の実施の形態および第２の実施の形態と同様であり、第１の実施の形態および第２の実施の形態と第３の実施の形態で共通する要素については、同一名称を付して説明を省略する。
【０１２５】
次に、図２１から図２４を用いて、本実施形態の双方向ダイオード４０の形成方法を説明する。
【０１２６】
まず、図２１に示すように、下部電極３０３が形成された基板表面に、例えばＣＶＤ法を用いてＳｉＮｘ膜を形成する。ＣＶＤ法では、堆積表面の角度が基板１０１に対して平行でない場合でも、均等に堆積することができる。このような成膜法を用いることで、下部電極３０３の中心部での膜厚ａ１と、周辺部での膜厚ａ２が等しくなる。
【０１２７】
次に、半導体層または絶縁体層３１２の表面をエッチバックするが、例えばエッチングイオンの入射角度を４５度に設定したイオンミリング装置で、ウェハを自転させながらイオンミリングを行うと、エッチングイオンの入射角度に対して垂直な表面ほどエッチングレートを高くすることができるので、下部電極３０３の端部上での膜厚ｂ２を、中心部上での膜厚ｂ１より薄くなるように形成することができる（図２２）。
【０１２８】
しかし、エッチングイオンの入射角度を基板表面に対して垂直に近づけすぎると、下部電極３０３の中心部上での半導体層または絶縁体層３１２の膜厚が、下部電極３０３の端部上での膜厚より薄くなってしまう。また、基板表面に対して平行に近づけすぎると隣接する下部電極３０３上の半導体層または絶縁体層３１２が壁となってエッチングされなくなる。
【０１２９】
これらより、エッチングイオンの入射角度としては、基板表面に対して、４５度〜６０度であることが望ましく、エッチングイオンの基板１０１に対する入射角度を調整することによって、エッチバック後の膜厚差（ｂ１−ｂ２）を調整することが可能である。
【０１３０】
次に、図２３に示すように、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）からなる上部電極層２１１を成膜する。なお、成膜方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。
【０１３１】
次に、図２４に示すように、露光プロセスを用いてマスキングして上部電極層２１１および、半導体層または絶縁体層３１２をエッチングすることにより、所定の寸法の双方向ダイオード４０を形成する。
【０１３２】
この場合に、上部電極２０１および半導体層または絶縁体層３０２の寸法は、露光プロセスにおける位置合せ精度を考慮して、下部電極３０３より大きくすることが望ましい。
【０１３３】
以降の工程は、第１の実施の形態の製造工程で示した、図１１以降の工程と同様であり、このような工程を経ることによって、マトリクス状に抵抗変化素子１０と双方向ダイオード４０とを有する、抵抗変化素子アレイ３００が形成される（図２０）。
【０１３４】
以上のように、本実施形態による双方向ダイオード４０では、図２２における膜厚差（ｂ１−ｂ２）を、エッチバック時のミリング角度で調整することができるため、第１の実施の形態に比べ、素子特性の調整範囲が広くなるという効果が得られる。
【産業上の利用可能性】
【０１３５】
本発明にかかる双方向ダイオードは、材料を変更することなく、双方向ダイオードのオン−オフ特性を向上させることができるので、双方向ダイオードを用いる種々の電子機器分野に有用である。
【図面の簡単な説明】
【０１３６】
【図１】（ａ）は本発明の第１の実施の形態に係る双方向ダイオードを用いて構成される抵抗変化素子アレイのビット線に平行な断面を示す模式図、（ｂ）は同図（ａ）のワード線に平行な断面を示す模式図
【図２】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、基板上に第１配線膜を形成する工程を示す上面の模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図３】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、ワード線を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図４】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、第１ビアを形成するまで工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図５】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、抵抗変化膜を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図６】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、下部ビアを形成するまでの工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図７】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、形状加工前の下部電極を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図８】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、下部電極の形状を上に凸型に加工する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図９】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、上部電極層を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１０】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、双方向ダイオードを形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１１】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、ビット線を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１２】本発明の双方向ダイオードを用いて構成される抵抗変化素子アレイの電気等価回路を示す回路図
【図１３】計算機シミュレーションによって計算した、本発明による双方向ダイオードの電圧−電流特性を示す図
【図１４】本発明の第１の実施の形態の係る双方向ダイオードの変形例の製造方法において、層間絶縁膜ＣＭＰを施す工程を示す断面の模式図
【図１５】本発明の第１の実施の形態の係る双方向ダイオードの変形例の製造方法において、双方向ダイオードを形成する工程を示す断面の模式図
【図１６】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイのビット線に平行な断面を示す模式図、（ｂ）は同図（ａ）のワード線に平行な断面を示す模式図
【図１７】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、形状形成前の下部電極を形成するまでの工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１８】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、下部電極の形状を上に凸型に加工する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１９】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、ビット線を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図２０】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの断面視における構成の一例を示すビット線に平行な断面を示す模式図
【図２１】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、均一な膜厚を有する半導体層または絶縁体層を形成するまでの工程を示す断面の模式図
【図２２】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、半導体層または絶縁体層を加工し、膜厚差を形成するまでの工程を示す断面の模式図
【図２３】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、上部電極層２１１を形成するまでの工程を示す断面の模式図
【図２４】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、双方向ダイオードを形成する工程を示す断面の模式図
【図２５】従来技術による双方向ダイオードの断面構成の一例を示す模式図
【符号の説明】
【０１３７】
１０ 抵抗変化素子
２０，３０，４０，５０ 双方向ダイオード
１００，２００，３００ 双方向ダイオードを備える抵抗変化素子アレイ
１０１ 基板
１０２ 第１配線膜
１１０ ビット線
１１１ ワード線
１２１ 第１ビア
１２２ 下部ビア
１２３ 上部ビア
１０５ 層間絶縁膜
２０１ 上部電極
２０２，３０２ 半導体層または絶縁体層
２０３，３０３ 下部電極
２０３’，３０３’ 凸型形状加工前の下部電極
２１１ 上部電極層
２１２，３１２ 半導体層または絶縁体層
２２２ 凸型下部ビア
４０２ 基板
４０４ 下部電極
【技術分野】
【０００１】
本発明は、双方向ダイオードとして機能する、金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有する双方向ダイオード、前記双方向ダイオードを用いた不揮発性半導体記憶装置、およびその製造方法関するものである。
【背景技術】
【０００２】
近年、いわゆる抵抗変化型素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化型素子とは、その上下に接続された上下電極間に印加される電気的信号に応じて抵抗値の変化が生じる性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。
【０００３】
また、抵抗変化型素子を用いたメモリセルについて、その１つにいわゆるクロスポイント構造が用いられる。クロスポイントメモリアレイは、マトリクス状に並べられた抵抗変化素子と、その上下に配線された複数のビット線およびワード線からなる。ビット線は均等な間隔で平行に配置されており、ワード線も同様に均等な間隔で平行に配置されている。ここで、ビット線とワード線は、平面視において互いに直交するが、空間的に異なる高さで配置されているためお互いに交わることはない。また、ビット線とワード線の平面視における交点には抵抗変化素子が配置されており、ビット線およびワード線に電気的に接続されている。メモリは、抵抗変化素子の抵抗値（高抵抗あるいは低抵抗）として記憶され、その読出しは、抵抗変化素子の上下のビット線とワード線間に電圧を印加したときの電流値として実行される。
【０００４】
クロスポイントメモリアレイは、その読出しにおいて、マージンが狭くなるという問題を持つ。
【０００５】
読出し動作において、ビット線−ワード線間に電圧を印加することによって電流は選択されたビット線から、選択された抵抗変化素子を経由して、選択されたビット線に流れるが、同時に、選択されたビット線に接続された非選択の抵抗変化素子→非選択のワード線→非選択のワード線に接続された非選択の抵抗変化素子→非選択のビット線→非選択のビット線に接続された非選択の抵抗素子→選択されたワード線、を経由して流れる電流（漏れ電流）が発生する。
【０００６】
すなわち、クロスポイントメモリアレイにおける読出し電流は、選択された抵抗変化素子の電流＋漏れ電流となり、本来の抵抗変化素子の抵抗値変化に対する読出し電流の変化が小さくなり、読み出し時の感度を劣化させ、また消費電流を増大させるといった問題を引き起こす。
【０００７】
この問題に対して、例えば特許文献１で示されているような、クロスポイントの全メモリアレイのエリアをトランジスタスイッチなどでより小さなブロックに分割する技術を用いて、リークパスを許容できる量まで減少させることは可能である。
【０００８】
また、非選択の抵抗変化素子に流れる電流は、抵抗変化素子に直列にダイオード（ある極性の低い電圧印加により順方向電流が流れ、逆方向の電圧印加ではほとんど電流が流れない特性を有する）を接続することによって減少させることができる。
【０００９】
ダイオードを接続することによって、非選択のワード線→非選択のワード線に接続された非選択の抵抗変化素子→非選択のビット線、のバイアス状態は逆バイアス状態となるため、その経路の漏れ電流を極微小に抑えることができる。
【００１０】
しかし、抵抗変化素子には、印加する電気パルスの極性が１つで、電圧値を変えてセット（高抵抗→低抵抗）またはリセット（低抵抗→高抵抗）動作を行うユニポーラ型の抵抗変化素子と、極性が異なる電気パルスを印加してセットまたはリセット動作を行うバイポーラ型の抵抗変化素子があり、抵抗値を変化させるために、ダイオードに対して逆バイアス条件となる書込み電圧を用いるような場合（バイポーラ型抵抗変化素子）には、この方法は適用できないが、バイポーラ型抵抗変化素子はセット、リセット時にともに高速の書き込み特性を有し、高速の不揮発性記憶装置の実現に向け、期待が高い。
【００１１】
この問題に対処する方法として、ダイオードの代わりに双方向ダイオードを用いることができる。
【００１２】
双方向ダイオードは、正負バイアス条件に対して対称な特性を持ち、バイアスの絶対値が小さい領域ではダイオードの逆バイアス特性、バイアスの絶対値が大きい領域ではダイオードの順方向特性に近い特性を示す。
【００１３】
双方向ダイオードを抵抗変化素子に直列に接続することにより、書込みおよび読み出し時において、選択された抵抗変化素子に繋がる双方向ダイオードは順方向特性を示す領域で動作し、それ以外の抵抗変化素子に繋がる双方向ダイオードは逆方向特性を示す領域で動作するようになる。
【００１４】
漏れ電流を小さくし、読出し時のマージンを大きくするためには、順方向領域でのオン電流と逆方向領域でのオフ電流との電流比をできるだけ大きくすることが望ましい。
【００１５】
従来の金属電極／半導体層／金属電極の構造を有する双方向ダイオードの製造方法としては、特許文献２に開示された構成がある。
【００１６】
図２５は、この双方向ダイオードの概略構成を示す断面図である。この双方向ダイオードは、上部電極（ＴｉＮ）４１４／半導体（Ｓｉ）４１０／下部電極（ＴｉＮ４０８／Ｐｔ４０６）４０４、の積層構造を有する。
【００１７】
その製造方法としては、平坦な表面を有する基板上４０２に、Ｐｔ膜、ＴｉＮ膜、Ｓｉ膜、ＴｉＮ膜の順に、ＤＣスパッタ法もしくはＣＶＤ法を用いて、積層膜を形成した後、パターニングして双方向ダイオードを形成する方法が示されている。
【特許文献１】特許第３９１３２５８号公報
【特許文献２】特開２００７−３１１７７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記従来の双方向ダイオードの構成では、オン／オフ電流比を大きくできないという問題があった。したがって、本発明の目的はオン／オフ電流比を向上させることができる双方向ダイオード、およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１９】
本発明者らは、従来の構成において所望のオン／オフ電流比が得られない原因を検討したところ、特許文献２のダイオードにおける半導体膜（Ｓｉ４１０）の膜厚は均一であり、これに起因して、双方向ダイオードを流れる電流は、半導体膜の全面を流れるため、オフ電流が小さくできず、オン／オフ電流比も大きくできないのではないかと考えた。そこで、半導体層または絶縁体層の膜厚を中心部が厚く、端部が薄い構造にしたところ、従来の構造に比べ、オン／オフ電流比が格段に優れた素子を提供できることを見い出した。
【００２０】
即ち、本発明は、金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有する双方向ダイオードであって、
基板と、前記基板上方に形成された下部電極と、前記下部電極上に形成された半導体層または絶縁体層と、前記半導体層または絶縁体層上に形成された上部電極とを備え、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されていること、を特徴とする。
【００２１】
また、前記下部電極と前記半導体層または絶縁体層との界面は、上部電極側に向かって凸型に形成されていてもよい。
【００２２】
さらに、前記半導体層または絶縁体層および前記上部電極は、前記下部電極の上部全面を覆うように形成されていてもよい。
【００２３】
このような構成にすることにより、双方向ダイオードの印加電圧がオフ領域のときに流れるオフ電流は素子端部のみを流れるが、印加電圧がオン領域のときのオン電流は素子全面を流れるようになり、オン／オフ電流比を向上させることができる。
【００２４】
また、本発明の双方向ダイオードは、電気パルスの印加によりその電気抵抗値が変化しかつ前記変化した後、電気パルスの印加をやめても電気抵抗値を維持する抵抗変化素子と直列に接続されて、前記電気パルスの印加時に流れる電流を制御する機能を有する記憶素子を構成する。
【００２５】
前記記憶素子の双方向ダイオードは、下部電極と、上部電極と、前記下部電極と前記上部電極との間に配設された半導体層または絶縁体層と、を備え、前記双方向ダイオードの、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されている。
【００２６】
さらに、前記複数の記憶素子と、複数のビット線と、前記複数のビット線に各々立体交差する複数のワード線と、を備え、前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、前記各々の部分において、前記記憶素子の一端がその対応する前記ビット線に、前記記憶素子の他端がその対応する前記ワード線に、各々接続されている、クロスポイントメモリアレイ型の記憶装置を構成してもよい。
【００２７】
また、本発明は、金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造を有する双方向ダイオードの製造方法であって、基板に対して水平な表面を有する下部電極を形成する工程と、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が薄くなるように前記半導体層または絶縁体層を前記下部電極上に堆積する工程と、前記半導体層または絶縁体層の上に上部電極膜を堆積する工程と、を備えることを特徴とする。
【００２８】
さらに、前記下部電極を形成する工程は、基板に対して水平な表面を有する下部電極を形成する工程と、前記下部電極の半導体層または絶縁体層側の表面が前記上部側に向かって凸型になるように下部電極を形成する工程を含んでいてもよい。
【００２９】
また、前記下部電極を形成する工程は前記基板に層間絶縁膜を堆積する工程と、前記層間絶縁膜にホールを形成する工程と、前記ホール内及び前記層間絶縁膜の上に下部電極膜を堆積する工程と、ＣＭＰ法を用いて前記下部電極膜表面を研磨して、前記ホール内のみに下部電極を形成する工程と、前記ホール内から下部電極が露出するまで前記層間絶縁膜の表面のみを選択的にエッチングして、前記層間絶縁膜の表面の高さを、前記下部電極の表面の高さより低くする工程と、ウェハを自転させながら、基板表面に対して３０度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いて、前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程を含んでいてもよい。
【００３０】
また、本発明の金属電極／半導体層／金属電極または金属電極／絶縁体層／金属電極の積層構造の双方向ダイオードの製造方法は、前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程において、反応性ドライエッチング法を用いてもよい。
【００３１】
あるいは、前記半導体層または絶縁体層を堆積する工程は、凸型に形成された前記下部電極の上に堆積表面の角度に対して堆積レートが異なる成膜法を用いてもよい。
【００３２】
さらに好ましくは、前記半導体層または絶縁体層を堆積する工程は、ターゲットから飛散する粒子の方向性を揃えた成膜方法（ターゲット（半導体層または絶縁体層材料）と堆積対象の基板との距離を長くして、ターゲット粒子の直進性を向上させたロングスロースパッタ法や、ターゲットと堆積対象基板の間にコリメータを介在させることでターゲットから飛散する粒子の方向を揃えたコリメーションスパッタ法）を用いてもよい。
【００３３】
ロングスロースパッタ法では、基板に向かってほぼ垂直な運動方向を持つターゲット粒子のみが基板表面に到達できるため、基板表面の角度によってその堆積レートが大きく変化する。具体的には、基板表面がターゲット粒子に対して垂直なほど堆積レートが大きく、平行なほど堆積レートは小さくなる。
【００３４】
また、本発明に関わる双方向ダイオードの製造方法では、ＣＶＤ法を用いて半導体層または絶縁体層を堆積する場合は、半導体層または絶縁体層の形成後、基板を傾けた状態でイオンミリング法によるエッチングを行うことが望ましい。
【００３５】
さらには、前記半導体層または絶縁体層の表面をエッチバックする工程は、ウェハを自転させながら、基板表面に対して４５度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いてもよい。
【００３６】
このような形成方法にすることによって、基板に対するエッチングイオンの入射角度を調整することで、下部電極表面の曲率を調整することが可能になるため、下部電極上の半導体層または絶縁体層の膜厚差を調整しやすくなるという効果が得られる。
【００３７】
本発明の構成および製造方法によって、下部電極上の半導体層または絶縁体層の膜厚を、中心部が最も厚く、その周辺部がそれより薄い、構造を実現することが可能となるため、オフ電流を小さくし、オン／オフ電流比を向上させた双方向ダイオードを実現することができる。
【００３８】
なお、本明細書において、「凸型」とは、突起出している、膨らんでいる、盛り上がっている、おわん状、などの状態を指す。
【発明の効果】
【００３９】
本発明の双方向ダイオードは、下部電極上の半導体層または絶縁体層の膜厚を中心部が厚く、端部が薄い構造にすることによって、印加電圧が高い状態（オン状態）での電流（オン電流）を大きく、かつ印加電圧が低い状態（オフ状態）での電流（オフ電流）を小さくできるという効果を持つ。
【００４０】
すなわち、オフ電流とオン電流との電流比（オン／オフ電流比）を向上させることができるという大きな効果を奏する。
【発明を実施するための最良の形態】
【００４１】
以下、本発明の実施の形態について、図面を参照しながら説明する。なお、同じ要素については同じ符号を付して説明を省略する場合がある。また、記憶部等の形状については模式的なものであり、その個数等についても図示しやすい個数としている。
【００４２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の双方向ダイオードおよび、この双方向ダイオードを用いて構成される抵抗変化素子アレイの断面視における構成の一例を示す断面図である。図１（ａ）はビット線に平行な断面を示す断面図、同図（ｂ）はワード線に平行な断面を示す断面図である。
【００４３】
図１（ａ），（ｂ）に示すとおり、本実施形態による双方向ダイオード２０は、上に向かって凸型の形状を有する下部電極２０３と、この下部電極２０３を覆うように形成された半導体層または絶縁体層２０２と、この半導体層または絶縁体層２０２の上に形成された上部電極２０１とで構成される。また、半導体層または絶縁体層２０２の膜厚は、下部電極２０３の中央付近で最も厚く、端部で薄くなっている。また、双方向ダイオード２０は、抵抗変化素子１０とペアを構成し、このペアが複数集積されて抵抗変化素子アレイ１００が構成されている。
【００４４】
このように前記半導体層または絶縁体層および前記上部電極が、前記下部電極の上部全面を覆う構成とすることで、半導体層または絶縁体層２０２の膜厚が薄い端部の面積を大きくすることができるのでオン電流を増大させることができ、オン／オフ電流比を向上させることができる、という効果がある。
【００４５】
この抵抗変化素子アレイ１００は、基板１０１を備えている。そして、基板１０１の上には、複数の帯状のワード線１１１が所定のピッチで互いに平行に形成されている。また、ワード線１１１の上には、その長手方向に複数の第１ビア１２１が互いに間隔を置いて形成され、第１ビア１２１の下面は、ワード線１１１に接続されている。また、第１ビア１２１の上には、抵抗変化素子１０が形成されており、抵抗変化素子１０の下面と第１ビア１２１の上面は接続されている。
【００４６】
さらに、抵抗変化素子１０の上には、下部ビア１２２が形成されており、抵抗変化素子１０の上面と下部ビア１２２の下面は接続されている。また、下部ビア１２２の上には、双方向ダイオード２０が形成されており、下部電極２０３の下面と下部ビア１２２の上面は接続されている。そして、双方向ダイオード２０の上には、上部ビア１２３が形成されており、上部ビア１２３の下面と双方向ダイオード２０の上面は接続されている。
【００４７】
また、ワード線１１１、第１ビア１２１、抵抗変化素子２０、下部ビア１２２、双方向ダイオード２０、および上部ビア１２３は、それぞれ複数存在し、それぞれ同じ部位同士の間隙を埋めるように層間絶縁膜１０５が形成されている。
【００４８】
この層間絶縁膜１０５の上面、および上部ビア１２３の上面は一つの略平坦な面を形成している。この略平坦な面の上に複数の帯状のビット線１１０が形成されている。また、ビット線１１０は所定のピッチで互いに平行に形成されている。そして、平面視において、ビット線１１０はワード線１１１に直交するように形成されていて、このビット線１１０とワード線１１１の各交点に位置するように上述の抵抗変化膜１０、および双方向ダイオード２０が形成されている。
【００４９】
かかる構成により図１１および図１２に示すように、ａ方向に伸びるワード線１１１とｂ方向に伸びるビット線１１０の各交点に、マトリクス状に双方向ダイオード２０および抵抗変化素子１０を有する、抵抗変化素子アレイ１００（クロスポイントメモリアレイ）が形成される。
【００５０】
なお、本実施形態および他の実施形態では、抵抗変化膜１０と双方向ダイオード２０の物理的位置関係として、抵抗変化膜１０が下側（基板側）で双方向ダイオード２０が上側（表面側）の場合についてのみ説明をしているが、位置関係はこれに限定されるものではなく、抵抗変化膜１０が上側（表面側）で双方向ダイオード２０が下側（基板側）に配置されていても、同様の効果を持つクロスポイントメモリアレイが形成される。
【００５１】
さらに、図１には図示していないが、基板１０１は、シリコン単結晶基板を用いてトランジスタ等の能動素子を集積した半導体回路を有する。また、ワード線１１１およびビット線１１０は、能動素子（図示せず）にそれぞれ接続されている。また、ワード線１１１およびビット線１１０は、例えばＡｌ、Ｃｕ、Ａｌ−Ｃｕ合金、Ｔｉ−Ａｌ−Ｎ合金を用いてスパッタ法により成膜し、露光プロセスとエッチングプロセスを経ることで容易に形成できる。また、ワード線１１１およびビット線１１０の厚さは２００ｎｍ〜４００ｎｍ、幅は約０．６μｍ、隣接するワード線１１１同士の間隔（間隙）およびビット線１１０同士の間隔（間隙）は約０．８μｍ、であることが好ましい。また、下部電極２０３および上部電極２０１には、Ｔａ、ＴａＮ、Ａｌ、Ｗ、Ｐｔ、Ｃｕあるいはこれらの組み合わせを用いる。また、第１ビア１２１、下部ビア１２２および上部ビア１２３は、例えばＷ、ＣｕあるいはＡｌが用いられる。
【００５２】
また、半導体層または絶縁体層２０２は、窒素不足型窒化シリコン（ＳｉＮｘ）が用いられる。下部電極２０３および上部電極２０１の厚さは３０ｎｍ〜１００ｎｍ、半導体層または絶縁体層２０２の厚さは５ｎｍ〜５０ｎｍであり、平面視による双方向ダイオード２０の幅および長さは、例えば共に約０．８μｍである。
【００５３】
抵抗変化素子１０は、鉄を含む酸化物、例えば四酸化三鉄（Ｆｅ３Ｏ４）や、その他の遷移金属酸化物である酸化チタン、酸化バナジウム、酸化コバルト、酸化ニッケル、酸化亜鉛、ニオブ酸化膜、タンタル酸化膜、ハフニウム酸化膜等の上下を金属電極で挟んだ構造で構成される（図中では単層で図示している）。
【００５４】
この遷移金属酸化物は、スパッタ法やＣＶＤ法等で形成される。この金属電極には、例えば、Ｐｔ、Ｉｒ、Ｃｕ、ＴｉＮ、Ｗが用いられ、スパッタリング法等で形成される。このような遷移金属酸化物材料を金属電極で挟んだ構造では、閾値以上の電圧または電流が積層構造に対して垂直に印加されたときに、同方向の抵抗値が特定の値を示し、その抵抗値は新たに一定の大きさのパルス電圧またはパルス電流が印加されるまでは、その抵抗値を維持しつづける。
【００５５】
また、層間絶縁膜１０５には、絶縁性の酸化物材料を用いることができる。具体的には、ＣＶＤ法による酸化シリコン（ＳｉＯ）やオゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を用いてＣＶＤ法により形成したＴＥＯＳ−ＳｉＯ膜あるいはシリコン窒化（ＳｉＮ）膜を用いることができる。
【００５６】
さらに、低誘電率材料であるシリコン炭窒化（ＳｉＣＮ）膜やシリコン炭酸化（ＳｉＯＣ）膜あるいはシリコンフッ素酸化（ＳｉＯＦ）膜等を用いてもよい。さらに、上記材料の積層構造を用いても良い。
【００５７】
層間絶縁膜１０５は、ワード線１１１間、第１ビア１２１間、抵抗変化素子１０間、下部ビア１２２間、双方向ダイオード２０間、および上部ビア１２３間を絶縁するために用いられるが、その作製は一度に行われるものではなく、層に分けて作製される（図２から図１１にて詳細説明）。このため、層間絶縁膜１０５はプロセスを経るごとに上層に向かって積み重なっていくが、説明簡略化のため、最初に形成される層から各プロセス時点までの最上層までを含めて層間絶縁膜１０５と表記する。
【００５８】
図１２は、図１の抵抗変化素子アレイの電気等価回路を示す回路図である。
【００５９】
次に、図２から図１１を用いて、本実施形態の双方向ダイオード２０および、それにより構成される抵抗変化素子アレイ１００の製造方法を説明する。
【００６０】
各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線の断面を矢印方向から見た断面図である。
【００６１】
まず、基板１０１の上にスパッタ法やＣＶＤ法等を用いて第１配線膜１０２が堆積される（図２）。なお、この第１配線膜１０２には、先述したように種々の材料を用いることができるが、本実施形態では、スパッタ法によりＡｌ膜を形成する。
【００６２】
次に、第１配線膜１０２を露光プロセスを用いてマスキングしてエッチングすることにより、所定の幅を有するワード線１１１が互いに平行に所定のピッチで形成される（図３）。
【００６３】
次に、図４に示すように、第１ビア１２１を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。
【００６４】
すなわち、図３で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜１０５を堆積し、例えばＣＭＰを行うことでその表面を略平坦にする。なお、この層間絶縁膜１０５としては、先述したように種々の材料を用いることができる。その後、層間絶縁膜１０５にワード線１１１に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００６５】
このようなコンタクトホールを形成後、例えばＣＶＤ法を用いてタングステン（Ｗ）からなる第１ビア１２１となる導体膜を形成した後、例えばＣＭＰを行うことで、図４に示すような構造を形成することができる。なお、第１ビア１２１としては、例えば、タングステン（Ｗ）以外にも、銅（Ｃｕ）、Ａｌを用いることができる。
【００６６】
次に、図５に示すように、第１ビア１２１を含む層間絶縁膜１０５上に、抵抗変化素子１０を形成するが、これは以下のようにすれば形成できる。すなわち、スパッタ法やＣＶＤ法等を用いて金属電極層／遷移金属酸化物層／金属電極層の積層構造を形成後、露光プロセスを用いてマスキングしてエッチングすることにより、所定の寸法の抵抗変化素子１０を形成する。なお、この抵抗変化素子１０の金属電極層および遷移金属酸化物層には、先述したように種々の材料を用いることができるが、例えば、スパッタリングによりＰｔ／ＴａＯｘ／Ｐｔの積層構造を形成する。
【００６７】
次に、図６に示すように、下部ビア１２２を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。すなわち、図５で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦することで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５に抵抗変化素子１０の上面に接続するためのコンタクトホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００６８】
このようなコンタクトホールを形成後、例えばＣＶＤ法を用いてタングステン（Ｗ）からなる下部ビア１２２となる導体膜を形成した後、例えばＣＭＰにより層間絶縁膜１０５と下部ビア１２２は同じ研磨レートで研磨することで、図６に示すような構造を形成することができる。なお、下部ビア１２２としては、例えば、タングステン（Ｗ）以外にも、銅（Ｃｕ）、Ａｌを用いることができる。
【００６９】
次に、図７に示すように、下部電極２０３’を層間絶縁膜１０５中に埋め込まれるように形成するが、これは以下のようにすれば形成できる。すなわち、図６で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦することで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５に下部ビア１２２の上面に接続するためのホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００７０】
このようなホールを形成後、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）からなる下部電極２０３’となる導体膜を形成した後、例えばＣＭＰを行うことで、図７に示すような構造を形成することができる。
【００７１】
一般にタングステン（Ｗ）を埋め込んで形成したビアでは、その表面は平坦ではなく、ＣＭＰ後でも１０〜４０ｎｍ程度の凹凸が残る。このため、このビアの上に成膜された下部電極は、この凹凸を反映するため平坦にならない。しかし、本実施形態では、下部電極形成後に再び下部電極表面の凹凸をＣＭＰによって平坦化するため、下部電極の表面の平坦性を向上させることができる。これにより、素子特性のバラツキを低減することが可能となる。
【００７２】
次に、図７の表面をエッチバックして層間絶縁膜１０５の表面をエッチングし、下部電極２０３’のおおよそ半分の高さまで、層間絶縁膜１０５の表面を下げる。このときのエッチングは、例えば層間絶縁膜１０５のみが選択的にエッチングされる条件のドライエッチング法が用いられる。
【００７３】
次に、下部電極２０３’の形状を、図８のように上に凸型に形成して、下部電極２０３を形成するが、これは以下のようにすれば形成できる。すなわち、例えばエッチングイオンの入射角度を４５度に設定したイオンミリング装置で、ウェハを自転させながらイオンミリングを行うと、下部電極２０３’の角の部分が優先的にエッチングされるため、テーパーが形成される（図８）。ことのとき、層間絶縁膜１０５の表面もイオンミリングによりエッチングされるため、表面の高さが下がる。
【００７４】
なお、下部電極２０３’に形成されるテーパーの角度および曲率は、エッチングイオンの入射角度によって調整することが可能であり、後述の半導体層または絶縁体層２１２の成膜方法と併せて、膜厚差の調整をすることができる。
【００７５】
しかし、エッチングイオンの入射角度を基板表面に対して垂直に近づけすぎるとテーパーが付きにくくなり、また、基板表面に対して平行に近づけすぎると隣接する下部電極が壁となってテーパーが形成されなくなる。これらより、エッチングイオンの入射角度としては、基板表面に対して、３０度〜６０度であることが望ましい。
【００７６】
また、イオンミリング装置の代わりに、同様な方法で反応性ガスの入射角度を傾けたドライエッチング法を用いても良い。なお、図８では、層間絶縁膜１０５の表面の高さについて、下部電極２０３の下面より少し上の場合について示されているが、必ずしもこのような高さ関係にある必要は無く、層間絶縁膜１０５の表面の高さが、下部電極２０３の下面と同じかもしくは、下部電極２０３の下面より下がっていても良い。
【００７７】
なお、図７の状態からＣＭＰのみを用いて図８の下部電極を形成することも可能である。すなわち、スラリー、ＣＭＰパッド圧力、回転数等を制御して、層間絶縁膜の研磨レートが下部電極材料の研磨レートより大きくなるようにして研磨を行うことにより実現できる。
【００７８】
次に、図９に示すように、半導体層または絶縁体層２１２を堆積する。半導体層または絶縁体層２１２には、例えば窒素不足型窒化シリコン（ＳｉＮｘ）が用いられる。
【００７９】
このような半導体特性を有するＳｉＮｘ膜は、例えばＳｉターゲットを用いた窒素ガス雰囲気中でのリアクティブスパッタ法により形成することができ、ｘを変化させることによって、そのバンドギャップを変化させることができ、双方向ダイオードの電流−電圧特性を調節することができる。
【００８０】
成膜方法としては、例えば、室温条件で、チャンバーの圧力を０．１Ｐａ〜１Ｐａとし、Ａｒ／Ｎ２流量を１８ｓｃｃｍ／２ｓｃｃｍとして製作すればよい。成膜方法としては、堆積表面の角度に対して堆積レートが異なる成膜法が用いられる。
【００８１】
本実施形態では、基板とターゲットの距離を離したロングスロースパッタ法と呼ばれる成膜法を選択した。この成膜法では、堆積表面が基板１０１と平行である場合に堆積レートが最大になり、堆積表面が基板１０１に対して垂直に近くなるほど堆積レートが下がる。
【００８２】
このような成膜法を用いることで、下部電極２０３の中心部での膜厚ｄ１が、周辺部での膜厚ｄ２より厚くなるように、半導体層または絶縁体層２１２を堆積することができる。
【００８３】
このように、基板上方に凸型に形成された下部電極に対してロングスロースパッタ法を用いて形成することで、所望の膜厚を持つ半導体層または絶縁体層を簡易に形成することができる。また、半導体層または絶縁体層を形成した後に半導体層または絶縁体層をエッチングして所望の形状を形成する場合に比べ、エッチングによる半導体層または絶縁体層の表面荒れを防ぐことができるので、オフ状態でのリーク電流を低減することができる。それによって、オン／オフ電流比を向上させることができる。
【００８４】
次に、図９に示すように、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）からなる上部電極層２１１を成膜する。なお、成膜方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。
【００８５】
次に、図１０に示すように、露光プロセスを用いてマスキングして上部電極層２１１および、半導体層または絶縁体層２１１をエッチングすることにより、所定の寸法の双方向ダイオード２０を形成する。この場合に、上部電極２０１および半導体層または絶縁体層２０２の寸法は、露光プロセスにおける位置合せ精度を考慮して、下部電極２０３より大きくすることが望ましい。
【００８６】
次に、図１１に示すように、上部ビア１２３およびビット線１１０を形成するが、これは以下のようにすれば形成できる。すなわち、図１０で示した構造の上に、例えばＣＶＤ法を用いてＴＥＯＳ−ＳｉＯからなる層間絶縁膜を堆積し、例えばＣＭＰを行うことでその表面を略平坦することで、層間絶縁膜１０５を上層に向かって拡張する。その後、層間絶縁膜１０５に上部電極２０１の上面に接続するためのホールを形成する。これらについては、一般的な半導体プロセスで用いられている技術を用いれば容易に形成することができる。
【００８７】
このようなホールを形成後、例えばスパッタ法を用いてＡｌ膜を形成し、露光プロセスを用いてマスキングしてエッチングすることにより、所定の幅を有するビット線１１０が互いに平行に所定のピッチで形成される。
【００８８】
平面視において、ビット線１１０はワード線１１１に直交するように形成されている。このような製造工程を経ることにより図１１および図１２に示すように、ａ方向に伸びるワード線１１１とｂ方向に伸びるビット線１１０の各交点に、マトリクス状に抵抗変化素子１０と双方向ダイオード２０とを有する、抵抗変化素子アレイ１００が形成される。
【００８９】
なお、本実施の形態では、下部電極２０３および整流素子２０の平面視における形状として、正方形で示したが、本形状はこれに限定されるものではなく、長方形、楕円、円、多角形などの形状を用いても同様の効果が得られる。これについては後述する。第２の実施形態以降の説明においても、同様である。なお、本実施の形態では、半導体層または絶縁体層２０２としてＳｉＮｘを用いるＭＳＭダイオードの場合について説明したが、本発明はこれに限定されない。例えば、シリコン（Ｓｉ）、酸化タンタル（ＴａＯ）、アルミナ（ＡｌＯ）あるいはチタニア（ＴｉＯ）を用いてもよい。ＴａＯを用いる場合には、例えばＴａ膜を成膜した後、ドライ熱酸化法、ウエット熱酸化法、プラズマ酸化法あるいは反応性スパッタリング方式により直接ＴａＯｘ膜を形成する方法等、いずれの方法でもよい。
【００９０】
本実施形態における双方向ダイオード２０の特徴は、下部電極２０３の上部が凸型（上方に湾曲するように）形成され、さらに、半導体層または絶縁体層２０２の膜厚が中心部で厚く、端部で薄くなるように形成されている点にある。このような構成によると、上部電極２０１と下部電極２０３間に電圧を印加したときの電流の分布が、印加電圧の大きさによって異なる。
【００９１】
一般にＭＳＭダイオードを流れる電流密度（Ｊ）は（数１）により得られる。
【００９２】
【数１】
【００９３】
なお、Ｖ：印加電圧、ｎ：キャリア密度、μ：移動度、ｑ：電子の電荷、ｄ：非導体層の厚み、Ｅ：トラップ深さ、ｋ：ボルツマン定数、Ｔ：絶対温度、ε０：真空の誘電率、εｏｐｔ：絶縁体層の光学的な比誘電率
式（１）からわかるように、ＭＳＭダイオードの電流密度は、非導体層（半導体層または絶縁体層２０２に相当）の厚みに対して指数関数的に変化する。したがって、本実施形態における双方向ダイオード２０のように、非導体層の膜厚が部分的に異なるような場合には、ＭＳＭダイオードを流れる電流のほとんどが、非導体層の膜厚が薄い部分に集中して流れるため、ＭＳＭダイオードの実効的な接合面積は実接合面積より小さくなる。
【００９４】
このため、本実施形態における双方向ダイオード２０では、同じ接合面積で均一な膜厚（本実施形態の双方向ダイオードで最も薄い部分の半導体層または絶縁体層の厚さとする）の半導体層または絶縁体層を有する双方向ダイオードに比べて、印加電圧が小さいときのオフ電流を小さくすることができる。
【００９５】
一般に、ＭＳＭダイオードに印加される電圧が大きくなり、流れる電流が増加すると、ジュール発熱によりＭＳＭダイオードの温度が上昇する（オン領域）。
【００９６】
（数１）からわかるように、ＭＳＭダイオードの電流密度は、温度が上昇すると指数関数的に増加する。
【００９７】
これが更なる温度上昇を引き起こし、限界温度に達するとショートなどの故障に至るが、このショートが発生する箇所は、最も放熱効率の悪い、双方向ダイオード中心部で発生する。
【００９８】
これに対して、本実施形態における双方向ダイオード２０では、構造的に電流は素子の端部を中心に流れ、ジュール発熱も素子端部で発生するため、層間絶縁膜１０５に対する放熱が行われやすく、双方向ダイオード２０全体の温度上昇が抑えられる。
【００９９】
また、ジュール発熱により双方向ダイオード端部の温度が上昇すると、それにつれて双方向ダイオード中心部の温度も上昇し、中心部でも電流が流れるようになるため、双方向ダイオード２０の実効的な接合面積は増加する。
【０１００】
図１３は、計算機シミュレーションによって計算した、ＭＳＭダイオードの電流−電圧特性である。
【０１０１】
双方向ダイオードでは、電圧の印加方向に対する電圧−電流特性は対称であるため、正方向に電圧を印加したときの結果を示している。
【０１０２】
カーブ（ａ）は、上下電極がＴａＮで、膜厚５．７ｎｍのＳｉＮ０．６７を半導体層として持つ一般的な双方向ダイオードの結果であり、ＳｉＮ０．６７の膜厚は素子全面で均一としている。カーブ（ｄ）は、本実施形態における双方向ダイオードの結果であり、上下電極がＴａＮ、周辺部のＳｉＮ０．６７の膜厚が５ｎｍ、中心部は７ｎｍの膜厚の場合である。
【０１０３】
カーブ（ｂ）およびカーブ（ｃ）は、カーブ（ｄ）の周辺部（膜厚５ｎｍの領域）の電流および中心部（膜厚７ｎｍの領域）の電流成分をそれぞれ別々に示したものである。
【０１０４】
つまり、ある電圧における、カーブ（ｂ）と、カーブ（ｃ）の値の和が同電圧のカーブ（ｄ）の値となっている。また、図１３中に、シミュレーションに用いた構造の半導体層部を示した。従来の構造における上面図に記された（ａ）は、カーブ（ａ）に対応し、また本願構造における上面図に記された（ｂ）、（ｃ）、及び（ｄ）は、カーブ（ｂ）、（ｃ）、及び（ｄ）に対応している。
【０１０５】
図１３の、カーブ（ａ）とカーブ（ｄ）を比較すると、本実施形態の双方向ダイオードのオン領域（２．０〜２．５Ｖ）の電流は、一般的な双方向ダイオードの値であるカーブ（ａ）の値とほとんど変わらないが、オフ領域（０〜０．５Ｖ）の電流が約半分に減少していることが分かる。これは、クロスポイントメモリアレイにおいて、読み出し感度を向上させる効果がある。もしくは、メモリアレイを分割したサブアレイのサイズを約２倍にしても、読み出し感度を維持できる効果が得られる。
【０１０６】
以上から分かるように、本実施形態における双方向ダイオード２０では、オン電流を低下させること無く、オフ電流を減少させることができるので、オン／オフ電流比を向上させることができる。
【０１０７】
また、本実施形態では、抵抗変化素子１０として、遷移金属酸化物層の上下を金属電極で挟んだ構造を有するものの場合について説明したが、本発明はこれに限定されない。
【０１０８】
たとえば、抵抗変化素子として、相変化メモリに用いられる抵抗変化素子や、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられるＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）などを用いても良い。
【０１０９】
次に、図１４および図１５を用いて、第１の実施の形態の変形例の製造方法について説明する。第１の実施の形態の変形例では、下部電極と下部ビア兼用させる場合について示す。このため、図１４までの工程は第１の実施形態における図６までの工程と同一である。
【０１１０】
図１４は、下部ビア１２２の表面に層間絶縁膜ＣＭＰ５００を施す工程を示している。層間絶縁膜ＣＭＰ５００とは、層間絶縁膜１０５の研磨レートよりも下部ビア内電極材料の研磨レートが小さくなるような条件で研磨することを示す。この層間絶縁膜ＣＭＰ５００により、層間絶縁膜１０５の表面は優先的に研磨されるが、金属である下部ビア１２２はほとんど研磨されず、角の部分のみが優先的に機械的に研磨される。この結果、上に凸型の形状を有した、凸型下部ビア２２２が形成される。
【０１１１】
この表面に、堆積表面の角度に対して堆積レートが異なる成膜法が用いて非導体層を形成し、続いて上電極膜を成膜し、露光プロセスを用いてエッチングして上部電極層２０１および、半導体層または絶縁体層３０２を形成することにより、所定の寸法の双方向ダイオード５０を形成する。
【０１１２】
以上のような製造方法を用いることにより、作製工程の削減を行うことができる。
【０１１３】
（第２の実施の形態）
図１６は、本発明の第２の実施の形態の双方向ダイオード３０および、この双方向ダイオード３０を用いて構成される抵抗変化素子アレイの断面視における構成の一例を示す断面図である。本実施形態による双方向ダイオード３０と、第１の実施の形態による双方向ダイオード２０との違いは、下部電極３０３の形成方法の違いである。
【０１１４】
したがって、下部ビア１２２までの作製工程および、非導体層膜２１２形成以降の作製工程は、第１の実施の形態と同様であり、第１の実施の形態と第２の実施の形態とで共通する要素については、同一名称を付して説明を省略する。
【０１１５】
図１６（ａ）はビット線に平行な断面を示す断面図、同図（ｂ）はワード線に平行な断面を示す断面図である。
【０１１６】
次に、図１７および図１８を用いて、本実施形態の双方向ダイオードにおける、下部電極３０３の形成方法を説明する。
【０１１７】
各図において（ａ）は上面を示す模式図、（ｂ）は各図（ａ）におけるＸ−Ｘ’線に沿った断面を示す模式図である。図１７は、下部電極３０３’を形成するまでの工程を示す図である。図１８は、下部電極３０３の形状を上に凸型に形成する工程を示す図である。
【０１１８】
図１７に示すように、下部ビア１２２を覆うように、下部電極３０３’を層間絶縁膜１０５および下部ビア１２２の上に形成するが、これは以下のようにすれば形成できる。すなわち、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）を成膜後、露光プロセスを用いてマスキングし、エッチングすることにより、所定の寸法の下部電極３０３’を形成する。なお、成膜方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。エッチングは、ドライエッチングなどの一般的な半導体プロセスで用いられている技術を用いる。
【０１１９】
次に、下部電極３０３’の形状を、図１８のように上に凸型に形成して、下部電極３０３を形成するが、これは以下のようにすれば形成できる。すなわち、例えばエッチングイオンの入射角度を４５度に設定したイオンミリング装置で、ウェハを自転させながらイオンミリングを行うと、下部電極３０３’の角の部分が優先的にエッチングされるため、テーパーが形成される（図１８）。なお、下部電極３０３’に形成されるテーパーの角度および曲率を、エッチングイオンの入射角度によって調整することができるのは、第１の実施の形態と同様である。さらに、第１の実施の形態と同様の理由により、エッチングイオンの入射角度としては、基板表面に対して、３０度〜６０度であることが望しい。また、イオンミリング装置の代わりに、同様な方法で反応性ガスの入射角度を傾けたドライエッチング法を用いても良い。
【０１２０】
以降の工程は、第１の実施の形態の製造工程で示した、図９以降の工程と同様であり、このような工程を経ることによって、マトリクス状に抵抗変化素子１０と双方向ダイオード３０とを有する、抵抗変化素子アレイ２００が形成される（図１９）。
【０１２１】
以上のように、本実施形態による双方向ダイオード３０では、下部電極３０３を形成するための工程を、第１の実施の形態より少なくすることができるため、作製期間やコストの短縮という効果が得られる。
【０１２２】
（第３の実施の形態）
図２０は、本発明の第３の実施の形態の双方向ダイオード４０および、この双方向ダイオード４０を用いて構成される抵抗変化素子アレイの断面視における構成の一例を示す断面図である。
【０１２３】
本実施形態による双方向ダイオード４０と、第１の実施の形態による双方向ダイオード２０および第２の実施の形態による双方向ダイオード３０との違いは、半導体層または絶縁体層３０２の形成方法の違いである。
【０１２４】
したがって、下部電極３０３までの作製工程および、上部ビア１２３形成以降の作製工程は、第１の実施の形態および第２の実施の形態と同様であり、第１の実施の形態および第２の実施の形態と第３の実施の形態で共通する要素については、同一名称を付して説明を省略する。
【０１２５】
次に、図２１から図２４を用いて、本実施形態の双方向ダイオード４０の形成方法を説明する。
【０１２６】
まず、図２１に示すように、下部電極３０３が形成された基板表面に、例えばＣＶＤ法を用いてＳｉＮｘ膜を形成する。ＣＶＤ法では、堆積表面の角度が基板１０１に対して平行でない場合でも、均等に堆積することができる。このような成膜法を用いることで、下部電極３０３の中心部での膜厚ａ１と、周辺部での膜厚ａ２が等しくなる。
【０１２７】
次に、半導体層または絶縁体層３１２の表面をエッチバックするが、例えばエッチングイオンの入射角度を４５度に設定したイオンミリング装置で、ウェハを自転させながらイオンミリングを行うと、エッチングイオンの入射角度に対して垂直な表面ほどエッチングレートを高くすることができるので、下部電極３０３の端部上での膜厚ｂ２を、中心部上での膜厚ｂ１より薄くなるように形成することができる（図２２）。
【０１２８】
しかし、エッチングイオンの入射角度を基板表面に対して垂直に近づけすぎると、下部電極３０３の中心部上での半導体層または絶縁体層３１２の膜厚が、下部電極３０３の端部上での膜厚より薄くなってしまう。また、基板表面に対して平行に近づけすぎると隣接する下部電極３０３上の半導体層または絶縁体層３１２が壁となってエッチングされなくなる。
【０１２９】
これらより、エッチングイオンの入射角度としては、基板表面に対して、４５度〜６０度であることが望ましく、エッチングイオンの基板１０１に対する入射角度を調整することによって、エッチバック後の膜厚差（ｂ１−ｂ２）を調整することが可能である。
【０１３０】
次に、図２３に示すように、例えばスパッタ法を用いて窒化タンタル（ＴａＮ）からなる上部電極層２１１を成膜する。なお、成膜方法としては、スパッタ法だけでなく、ＣＶＤ法等を用いても良い。
【０１３１】
次に、図２４に示すように、露光プロセスを用いてマスキングして上部電極層２１１および、半導体層または絶縁体層３１２をエッチングすることにより、所定の寸法の双方向ダイオード４０を形成する。
【０１３２】
この場合に、上部電極２０１および半導体層または絶縁体層３０２の寸法は、露光プロセスにおける位置合せ精度を考慮して、下部電極３０３より大きくすることが望ましい。
【０１３３】
以降の工程は、第１の実施の形態の製造工程で示した、図１１以降の工程と同様であり、このような工程を経ることによって、マトリクス状に抵抗変化素子１０と双方向ダイオード４０とを有する、抵抗変化素子アレイ３００が形成される（図２０）。
【０１３４】
以上のように、本実施形態による双方向ダイオード４０では、図２２における膜厚差（ｂ１−ｂ２）を、エッチバック時のミリング角度で調整することができるため、第１の実施の形態に比べ、素子特性の調整範囲が広くなるという効果が得られる。
【産業上の利用可能性】
【０１３５】
本発明にかかる双方向ダイオードは、材料を変更することなく、双方向ダイオードのオン−オフ特性を向上させることができるので、双方向ダイオードを用いる種々の電子機器分野に有用である。
【図面の簡単な説明】
【０１３６】
【図１】（ａ）は本発明の第１の実施の形態に係る双方向ダイオードを用いて構成される抵抗変化素子アレイのビット線に平行な断面を示す模式図、（ｂ）は同図（ａ）のワード線に平行な断面を示す模式図
【図２】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、基板上に第１配線膜を形成する工程を示す上面の模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図３】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、ワード線を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図４】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、第１ビアを形成するまで工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図５】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、抵抗変化膜を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図６】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、下部ビアを形成するまでの工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図７】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、形状加工前の下部電極を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図８】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、下部電極の形状を上に凸型に加工する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図９】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、上部電極層を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１０】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、双方向ダイオードを形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１１】（ａ）は本発明の第１の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、ビット線を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１２】本発明の双方向ダイオードを用いて構成される抵抗変化素子アレイの電気等価回路を示す回路図
【図１３】計算機シミュレーションによって計算した、本発明による双方向ダイオードの電圧−電流特性を示す図
【図１４】本発明の第１の実施の形態の係る双方向ダイオードの変形例の製造方法において、層間絶縁膜ＣＭＰを施す工程を示す断面の模式図
【図１５】本発明の第１の実施の形態の係る双方向ダイオードの変形例の製造方法において、双方向ダイオードを形成する工程を示す断面の模式図
【図１６】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイのビット線に平行な断面を示す模式図、（ｂ）は同図（ａ）のワード線に平行な断面を示す模式図
【図１７】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、形状形成前の下部電極を形成するまでの工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１８】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、下部電極の形状を上に凸型に加工する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図１９】（ａ）は本発明の第２の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、ビット線を形成する工程を示す上面からの模式図、（ｂ）は同図（ａ）の断面を示す模式図
【図２０】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの断面視における構成の一例を示すビット線に平行な断面を示す模式図
【図２１】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、均一な膜厚を有する半導体層または絶縁体層を形成するまでの工程を示す断面の模式図
【図２２】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、半導体層または絶縁体層を加工し、膜厚差を形成するまでの工程を示す断面の模式図
【図２３】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、上部電極層２１１を形成するまでの工程を示す断面の模式図
【図２４】本発明の第３の実施の形態の双方向ダイオードを用いて構成される抵抗変化素子アレイの製造方法において、双方向ダイオードを形成する工程を示す断面の模式図
【図２５】従来技術による双方向ダイオードの断面構成の一例を示す模式図
【符号の説明】
【０１３７】
１０ 抵抗変化素子
２０，３０，４０，５０ 双方向ダイオード
１００，２００，３００ 双方向ダイオードを備える抵抗変化素子アレイ
１０１ 基板
１０２ 第１配線膜
１１０ ビット線
１１１ ワード線
１２１ 第１ビア
１２２ 下部ビア
１２３ 上部ビア
１０５ 層間絶縁膜
２０１ 上部電極
２０２，３０２ 半導体層または絶縁体層
２０３，３０３ 下部電極
２０３’，３０３’ 凸型形状加工前の下部電極
２１１ 上部電極層
２１２，３１２ 半導体層または絶縁体層
２２２ 凸型下部ビア
４０２ 基板
４０４ 下部電極
【特許請求の範囲】
【請求項１】
基板と、
前記基板上方に形成された下部電極と、
前記下部電極上に形成された半導体層または絶縁体層と、
前記半導体層または絶縁体層上に形成された上部電極とを備え、
前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されていること、
を特徴とする双方向ダイオード。
【請求項２】
前記下部電極と前記半導体層または絶縁体層との界面が上部電極側に向かって凸型に形成されていることを特徴とする、請求項１に記載の双方向ダイオード。
【請求項３】
前記半導体層または絶縁体層および前記上部電極が、前記下部電極の上部全面を覆うように形成されていること、
を特徴とする請求項２に記載の双方向ダイオード。
【請求項４】
電気パルスの印加によりその電気抵抗値が変化しかつ前記変化した後、電気パルスの印加をやめても電気抵抗値を維持する抵抗変化素子と、
前記抵抗変化素子に直列に接続され、前記電気パルスの印加時に流れる電流を制御する双方向ダイオードと、を備える記憶素子であって、
前記双方向ダイオードは、下部電極と、上部電極と、前記下部電極と前記上部電極との間に配設された半導体層または絶縁体層と、を備え、
前記双方向ダイオードの、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されていること、
を特徴とする記憶素子。
【請求項５】
複数の請求項４に記載の記憶素子と、
複数のビット線と、
前記複数のビット線に各々立体交差する複数のワード線と、を備え、
前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、前記各々の部分において、前記記憶素子の一端がその対応する前記ビット線に、前記記憶素子の他端がその対応する前記ワード線に、各々接続されている、記憶装置。
【請求項６】
基板に対して水平な表面を有する下部電極を形成する工程と、
前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が薄くなるように前記半導体層または絶縁体層を前記下部電極上に堆積する工程と、
前記半導体層または絶縁体層の上に上部電極膜を堆積する工程と、
を備えることを特徴とする双方向ダイオードの製造方法。
【請求項７】
前記下部電極を形成する工程は、
基板に対して水平な表面を有する下部電極を形成する工程と、
前記下部電極の半導体層または絶縁体層側の表面が前記上部側に向かって凸型になるように下部電極を形成する工程を有する請求項６に記載の双方向ダイオードの製造方法。
【請求項８】
前記下部電極を形成する工程は
前記基板に層間絶縁膜を堆積する工程と、
前記層間絶縁膜にホールを形成する工程と、
前記ホール内及び前記層間絶縁膜の上に下部電極膜を堆積する工程と、
ＣＭＰ法を用いて前記下部電極膜表面を研磨して、前記ホール内のみに下部電極を形成する工程と、
前記ホール内から下部電極が露出するまで前記層間絶縁膜の表面のみを選択的にエッチングして、前記層間絶縁膜の表面の高さを、前記下部電極の表面の高さより低くする工程と、
ウェハを自転させながら、基板表面に対して３０度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いて、前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程とからなる請求項７に記載の双方向ダイオードの製造方法。
【請求項９】
前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程において、反応性ドライエッチング法を用いることを特徴とする、請求項７に記載の双方向ダイオードの製造方法。
【請求項１０】
前記半導体層または絶縁体層を堆積する工程は、
凸型に形成された前記下部電極の上に堆積表面の角度に対して堆積レートが異なる成膜法を用いることを特徴とする、
請求項７〜９のいずれかに記載の双方向ダイオードの製造方法。
【請求項１１】
前記半導体層または絶縁体層を堆積する工程は、
ターゲットから飛散する粒子の方向性を揃えた成膜方法を用いることを特徴とする、
請求項７〜９のいずれかに記載の双方向ダイオードの製造方法。
【請求項１２】
前記半導体層または絶縁体層を堆積する工程は、
スパッタ法またはＣＶＤ法を用いて半導体層または絶縁体層を堆積する工程と、
前記半導体層または絶縁体層の表面をエッチバックする工程を有することを特徴とする請求項７〜９のいずれかに記載の双方向ダイオードの製造方法。
【請求項１３】
前記半導体層または絶縁体層の表面をエッチバックする工程は、ウェハを自転させながら、基板表面に対して４５度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いることを特徴とする請求項１２に記載の双方向ダイオードの製造方法。
【請求項１】
基板と、
前記基板上方に形成された下部電極と、
前記下部電極上に形成された半導体層または絶縁体層と、
前記半導体層または絶縁体層上に形成された上部電極とを備え、
前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されていること、
を特徴とする双方向ダイオード。
【請求項２】
前記下部電極と前記半導体層または絶縁体層との界面が上部電極側に向かって凸型に形成されていることを特徴とする、請求項１に記載の双方向ダイオード。
【請求項３】
前記半導体層または絶縁体層および前記上部電極が、前記下部電極の上部全面を覆うように形成されていること、
を特徴とする請求項２に記載の双方向ダイオード。
【請求項４】
電気パルスの印加によりその電気抵抗値が変化しかつ前記変化した後、電気パルスの印加をやめても電気抵抗値を維持する抵抗変化素子と、
前記抵抗変化素子に直列に接続され、前記電気パルスの印加時に流れる電流を制御する双方向ダイオードと、を備える記憶素子であって、
前記双方向ダイオードは、下部電極と、上部電極と、前記下部電極と前記上部電極との間に配設された半導体層または絶縁体層と、を備え、
前記双方向ダイオードの、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が、前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より薄く形成されていること、
を特徴とする記憶素子。
【請求項５】
複数の請求項４に記載の記憶素子と、
複数のビット線と、
前記複数のビット線に各々立体交差する複数のワード線と、を備え、
前記複数の記憶素子が、前記ビット線と前記ワード線とが立体交差する各々の部分に配設され、前記各々の部分において、前記記憶素子の一端がその対応する前記ビット線に、前記記憶素子の他端がその対応する前記ワード線に、各々接続されている、記憶装置。
【請求項６】
基板に対して水平な表面を有する下部電極を形成する工程と、
前記下部電極の中央部上の前記半導体層または絶縁体層の膜厚より、前記下部電極の端部上の前記半導体層または絶縁体層の膜厚が薄くなるように前記半導体層または絶縁体層を前記下部電極上に堆積する工程と、
前記半導体層または絶縁体層の上に上部電極膜を堆積する工程と、
を備えることを特徴とする双方向ダイオードの製造方法。
【請求項７】
前記下部電極を形成する工程は、
基板に対して水平な表面を有する下部電極を形成する工程と、
前記下部電極の半導体層または絶縁体層側の表面が前記上部側に向かって凸型になるように下部電極を形成する工程を有する請求項６に記載の双方向ダイオードの製造方法。
【請求項８】
前記下部電極を形成する工程は
前記基板に層間絶縁膜を堆積する工程と、
前記層間絶縁膜にホールを形成する工程と、
前記ホール内及び前記層間絶縁膜の上に下部電極膜を堆積する工程と、
ＣＭＰ法を用いて前記下部電極膜表面を研磨して、前記ホール内のみに下部電極を形成する工程と、
前記ホール内から下部電極が露出するまで前記層間絶縁膜の表面のみを選択的にエッチングして、前記層間絶縁膜の表面の高さを、前記下部電極の表面の高さより低くする工程と、
ウェハを自転させながら、基板表面に対して３０度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いて、前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程とからなる請求項７に記載の双方向ダイオードの製造方法。
【請求項９】
前記下部電極の半導体層または絶縁体層側の表面を上部電極側に向かって凸型に形成する工程において、反応性ドライエッチング法を用いることを特徴とする、請求項７に記載の双方向ダイオードの製造方法。
【請求項１０】
前記半導体層または絶縁体層を堆積する工程は、
凸型に形成された前記下部電極の上に堆積表面の角度に対して堆積レートが異なる成膜法を用いることを特徴とする、
請求項７〜９のいずれかに記載の双方向ダイオードの製造方法。
【請求項１１】
前記半導体層または絶縁体層を堆積する工程は、
ターゲットから飛散する粒子の方向性を揃えた成膜方法を用いることを特徴とする、
請求項７〜９のいずれかに記載の双方向ダイオードの製造方法。
【請求項１２】
前記半導体層または絶縁体層を堆積する工程は、
スパッタ法またはＣＶＤ法を用いて半導体層または絶縁体層を堆積する工程と、
前記半導体層または絶縁体層の表面をエッチバックする工程を有することを特徴とする請求項７〜９のいずれかに記載の双方向ダイオードの製造方法。
【請求項１３】
前記半導体層または絶縁体層の表面をエッチバックする工程は、ウェハを自転させながら、基板表面に対して４５度〜６０度の範囲の入射角度でエッチングイオンを入射させるイオンミリング法を用いることを特徴とする請求項１２に記載の双方向ダイオードの製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１０−５０１２４（Ｐ２０１０−５０１２４Ａ）
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願番号】特願２００８−２１０４１３（Ｐ２００８−２１０４１３）
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年３月４日（２０１０．３．４）
【国際特許分類】
【出願日】平成２０年８月１９日（２００８．８．１９）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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