波形発生装置および波形発生装置の配線遅延校正方法
【課題】ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現する。
【解決手段】ドライバ２１の出力部における信号波形を取得するパーピンＴＤＲ手段７１と、校正部９を有し、ドライバ２１のそれぞれは、校正部９の指令に基づき、第二の伝送路８１の一端に同時に到達するように信号を出力し、パーピンＴＤＲ手段７１は、ドライバのそれぞれの出力端において、信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１、４２と前記第二の伝送路８１の配線遅延の和を求める。
【解決手段】ドライバ２１の出力部における信号波形を取得するパーピンＴＤＲ手段７１と、校正部９を有し、ドライバ２１のそれぞれは、校正部９の指令に基づき、第二の伝送路８１の一端に同時に到達するように信号を出力し、パーピンＴＤＲ手段７１は、ドライバのそれぞれの出力端において、信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１、４２と前記第二の伝送路８１の配線遅延の和を求める。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置等に用いられる波形発生装置および波形発生装置の配線遅延校正方法に関し、更に詳しくは、自身の伝送路によって生じる出力信号の遅延の校正を行う校正部を備えた波形発生装置および波形発生装置の配線遅延校正方法に関する。
【背景技術】
【０００２】
波形発生装置はＩＣ等の被試験対象デバイス（以下ＤＵＴ）を試験する半導体試験装置等に用いられ、ＤＵＴに対して任意の波形を出力等する装置である。
従来の波形発生装置の構成例を、図面を用いて説明する。図３は、従来の波形発生装置の構成例を示した図である。
図３において、ドライバ２１の出力部は、出力抵抗Ｒ１(ここでは例として５０Ωとする)の一端と接続されている。
出力抵抗Ｒ１の他端は、リレー３１の一端と接続されている。
伝送路４１は、インピーダンスＺ１(例として５０Ωとする)を有し、一端がリレー３１の他端と接続されている。
伝送路４１の他端は、図示しないＤＵＴとのインタフェースを介してＤＵＴ５に接続可能である。
【０００３】
コンパレータ６１は、その入力端が出力抵抗Ｒ１の他端と接続されている。
なお、ドライバおよびコンパレータから伝送路に至る回路を便宜上、ピン回路と呼ぶ。
ドライバ２１、出力抵抗Ｒ１、コンパレータ６１、リレー３１、伝送路４１等を含む回路をピン回路１とする。
図３に示すとおり、ピン回路２は、ピン回路１と同一の構成であり、ドライバ２２、出力抵抗Ｒ２、コンパレータ６２、リレー３２、伝送路４２により構成される。
校正部７は、パーピンＴＤＲ（Time Domain Reflectometry）手段７１を有している。
パーピンＴＤＲ手段７１は、ドライバ２１，２２と、コンパレータ６１，６２とに接続されている。
【０００４】
このような波形発生装置の動作を図面を用いて詳細に説明する。
図３において、伝送路４１，４２の配線長が異なる場合には、ドライバ２１、２２から同時に信号を出力したときに、伝送路４１，４２のそれぞれの他端での信号出力タイミングにズレが生じる。このズレのことをピン間スキューとも呼ぶ。
実際にＤＵＴ試験を行う際には、ドライバ２１，２２の出力タイミングを調整し、ピン間スキューを許容範囲内とするために、配線遅延（伝送路によって生じる信号の遅延）の校正を行う。
校正実行時には、ＤＵＴ５は切り離され、伝送路４１，４２の他端を開放端としておく。
パーピンＴＤＲ手段７１は、定められたタイミングでドライバ２１，２２が信号を出力するよう指令する。
まず、ピン回路１において、ドライバ２１は、パーピンＴＤＲ手段７１からの指令に基づいて信号を出力する。
ドライバ２１から出力された信号は、出力抵抗Ｒ１、リレー３１、伝送路４１を経由して、伝送路４１の他端へ達する。伝送路４１の他端は開放端となっているので信号はこの開放端で全反射する。この反射波は、伝送路４１を戻り、リレー３１を経由して、コンパレータ６１へ到達する。
パーピンＴＤＲ手段７１は、コンパレータ６１を用いてＴＤＲ波形を取得する。
ＴＤＲ法（Time Domain Reflectometry：時間領域反射率測定法）とは、伝送路に出力した信号の反射波をオシロスコープ等で捉え伝送路の特性インピーダンスを測定する方法のことである。反射の箇所が異なれば時間軸上でも異なる位置でインピーダンス変化が観測されるため、時間（伝送路上の位置）とインピーダンスという２次元情報が得られる。
ＴＤＲ波形とは、ＴＤＲ法によって取得した波形のことである。
ピン回路２についてもピン回路１と同様な動作を行い、ＴＤＲ波形を取得する。
【０００５】
図４は、コンパレータ６１，６２の入力端におけるＴＤＲ波形であり、(ａ)、（ｂ）は、それぞれコンパレータ６１、６２の入力端のものである。
図４(ａ)において、最初のステップの時刻（Ｔ１）は、ドライバ２１の信号出力時刻を示し、次のステップの時刻（Ｔ２）は、伝送路４１の他端からの反射波の到着時刻を示す。
図４(ａ)に示す、Δｔ１＝（Ｔ２−Ｔ１）は伝送路４１の往復時間であるので、ピン回路１の伝送路４１による配線遅延は、Δｔ１／２と求められる。
図４（ｂ）についても同様に、Δｔ２／２がピン回路２の伝送路４２の配線遅延である。
パーピンＴＤＲ手段７１は、このようにピン回路１，２の配線遅延（Δｔ１／２、Δｔ２／２）を取得する。
【０００６】
実際にＤＵＴ５の試験を行う際には、図示しない制御部が各ピン回路の配線遅延に基づいて、ドライバ２１，２２の出力タイミングを調整し、ピン間スキューが校正された信号を発生させる。
【０００７】
特許文献１には、配線遅延を校正する校正部を備えた波形発生装置の構成例が詳細に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２９２５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体試験装置のデータレート（動作周波数性能）がＤＵＴの試験条件に満たない場合等には、より高い周波数信号を出力するために、複数のピン回路の出力端同士を接続し、この接続端にＤＵＴを接続して波形を発生させる構成とすることがある。
例えば、図５のように、図３の伝送路４１，４２の他端を、伝送路８１を介してＤＵＴ５と接続する構成とする。この構成はピンマルチ等と呼ばれる。
ここで、伝送路４１の他端から伝送路８１までの経路長と、伝送路４２の他端から伝送路８１までの経路長は、実質的に同一となるよう接続される。
このような構成にすれば、２つのドライバを用いて元のデータレートの２倍のデータレートを得ることができる。
【００１０】
伝送路８１は例えばＤＵＴインターフェース（以下ＤＵＴＩ／Ｆ８と呼ぶ）上に形成される。ＤＵＴＩ／Ｆ８は、ＤＵＴがウェハー状態の場合にはプローブカード等であり、ＤＵＴがパッケージされた状態の場合にはＤＵＴボード等である。
ここで、伝送路８１のインピーダンスであるＺ３を、伝送路４１，４２のインピーダンスであるＺ１，Ｚ２の並列合成インピーダンスと等しくすることで、伝送路４１，４２と伝送路８１間がインピーダンス整合することが知られている。（つまり、１／Ｚ３=１／Ｚ１+１／Ｚ２の関係である。たとえば、Ｚ１＝Ｚ２＝５０Ωとすると、Ｚ３＝２５Ωとなる。）
【００１１】
従来のパーピンＴＤＲ手段７１を用いる場合には、このようにピンマルチ構成とした場合にも、配線遅延校正をピン毎に行う。
しかしながら、伝送路８１のインピーダンスＺ３は、並列に接続された伝送路４１，４２のインピーダンスＺ１，Ｚ２の並列合成インピーダンス値となっているので、ピン回路１とピン回路２それぞれ単独の信号で配線遅延の校正を行う場合、伝送路４１と伝送路８１、伝送路４２と伝送路８１においてはインピーダンス不整合となってしまう（Ｚ１≠Ｚ３、Ｚ２≠Ｚ３）。このインピーダンス不整合により伝送路間等による多重反射等が生じて、所望のＴＤＲ波形が得られず配線遅延校正を行うことができないという課題があった。
【００１２】
そこで本発明は、ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間でのインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現することを目的とする。
【課題を解決するための手段】
【００１３】
このような課題を解決するために、本発明のうち請求項１に記載の発明は、
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、
このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置において、
前記ドライバの出力部における信号波形を取得する波形取得部と、
前記ドライバと前記波形取得部に接続される校正部と、
を有し、
前記第二の伝送路の他端は開放され、
前記ドライバのそれぞれは、前記校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
前記波形取得部は、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部は、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の発明であって、
前記波形取得部は、前記ドライバの出力部に接続されたコンパレータであることを特徴とする。
【００１５】
請求項３に記載の発明は、
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置の配線遅延校正方法において、
前記第二の伝送路の他端を開放し、
前記ドライバのそれぞれが、校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
波形取得部が、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部が、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置において、前記ドライバの出力部における信号波形を取得する波形取得部と、前記ドライバと前記波形取得部に接続される校正部と、を有し、前記第二の伝送路の他端は開放され、前記ドライバのそれぞれは、前記校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、前記波形取得部は、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、前記校正部は、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めるので、ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例の構成図である。
【図２】図１に示す装置で取得したＴＤＲ波形である。
【図３】従来の波形発生装置の構成例を示した図である。
【図４】図３に示す装置で取得したＴＤＲ波形である。
【図５】図３に示す装置に対して、ピンマルチ構成を施した図である。
【発明を実施するための形態】
【００１８】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３および図５と同一のものは同一符号を付し説明を省略する。
校正部９は、パーピンＴＤＲ手段７１とピンマルチＴＤＲ手段９１とを備える。
ピンマルチＴＤＲ手段９１は、パーピンＴＤＲ手段７１と、ドライバ２１，２２と、コンパレータ６１，６２とに接続されている。
【００１９】
このような、波形発生装置の動作を、図面を用いて詳細に説明する。
パーピンＴＤＲ手段７１は従来例と同様の動作を行い、ピン回路１，２の伝送路４１，４２の配線遅延を取得しているとする。
ピンマルチＴＤＲ手段９１は、パーピンＴＤＲ手段７１によって取得されたピン回路毎の伝送路の配線遅延に基づき、ピン間スキューを調整し信号を出力するよう、ドライバ２１，２２に指令する。
ドライバ２１，２２は、この指令に基づき信号を出力し、出力された信号は、ピン回路１においては出力抵抗Ｒ１、リレー３０を経由し、伝送路４０の他端に達し、ピン回路２においては出力抵抗Ｒ２、リレー３１を経由し、伝送路４１の他端に達する。
ピン回路１からの信号とピン回路２からの信号は、ピン間スキューを調整されているので、伝送路８１の一端に同位相となって到達する。
【００２０】
ここで、伝送路８１には、伝送路４１，４２のそれぞれから同位相の波形信号が入力するとともに、伝送路４１，４２と伝送路８１はインピーダンス整合しているので、伝送路４１，４２と伝送路８１の境界における多重反射等が生じにくい。
伝送路８１を進んだ信号は、開放端である伝送路８１の他端で反射し、伝送路８１の一端から伝送路４１，４２とに分かれて入力する。
伝送路４１，４２を経由した信号は、それぞれコンパレータ６１，６２に入力する。
パーピンＴＤＲ手段７１は、コンパレータ６１，６２を用いてＴＤＲ波形を取得する。
【００２１】
図２(ａ)、（ｂ）は、それぞれコンパレータ６１，２２の入力端におけるＴＤＲ波形を示している。
図２(ａ)において、最初のステップの時刻（Ｔ１’）は、ドライバ２１の信号出力時刻を示し、次のステップの時刻（Ｔ２’）は、伝送路４１の他端からの反射波の到着時刻を示す。
図２(ａ)に示す、Δｔ１’＝（Ｔ２’−Ｔ１’）は伝送路４１と伝送路８１を信号が往復時間であるので、伝送路４１と伝送路８１による配線遅延は、Δｔ１’／２と求められる。
図２（ｂ）についても同様に、Δｔ２’／２がピン回路２の伝送路４２と伝送路８１の配線遅延である。
ピンマルチＴＤＲ手段９１は、このようにピンマルチ構成における各ピン回路の配線遅延（Δｔ１／２、Δｔ２／２）を取得する。
【００２２】
実際にＤＵＴ５の試験を行う際には、図示しない制御部がピンマルチＴＤＲ手段９１によって取得したピン回路１，２の配線遅延を考慮して、ドライバ２１，２２の出力タイミングを調整し、ピン間スキューが校正された信号を発生させる。
【００２３】
このように本発明によれば、校正部９の指令に基づき、ドライバ２１，２２のそれぞれは、伝送路８１の一端に同時に到達するように信号を出力し、コンパレータ６１，６２は、信号が出力されてから伝送路８１の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１，４２と伝送路８１の配線遅延を求めるので、ピン回路１，２を並列に接続してピンマルチ構成とした場合にも、各伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現することができる。
【００２４】
また、パーピンＴＤＲ手段７１によって既に取得している各ピン回路の配線遅延の情報を使用するので、ピンマルチＴＤＲ手段の開発を比較的容易に行うことができるという利点もある。
【００２５】
なお、本願発明ではピン回路を二つ使用して、ピンマルチ構成としたが、三つ以上を使用してピンマルチ構成としてもよい。この場合ＤＵＴＩ／Ｆの伝送路のインピーダンスは、ピン回路が有する伝送路の並列インピーダンスとなる。
例えば、３ピンによりピンマルチ構成とする場合に、ピン回路の伝送路をそれぞれ５０Ωとすると、ＤＵＴＩ／Ｆ上の伝送路のインピーダンスは、テストヘッド側の３つの伝送路のインピーダンス５０Ωの並列インピーダンスである約１６．６７Ωとすればよい。
【符号の説明】
【００２６】
１，２ ピン回路
２１，２２ ドライバ
６１，６２ コンパレータ
４１，４２，８１ 伝送路
９ 校正部
９１ ピンマルチＴＤＲ手段
【技術分野】
【０００１】
本発明は、半導体試験装置等に用いられる波形発生装置および波形発生装置の配線遅延校正方法に関し、更に詳しくは、自身の伝送路によって生じる出力信号の遅延の校正を行う校正部を備えた波形発生装置および波形発生装置の配線遅延校正方法に関する。
【背景技術】
【０００２】
波形発生装置はＩＣ等の被試験対象デバイス（以下ＤＵＴ）を試験する半導体試験装置等に用いられ、ＤＵＴに対して任意の波形を出力等する装置である。
従来の波形発生装置の構成例を、図面を用いて説明する。図３は、従来の波形発生装置の構成例を示した図である。
図３において、ドライバ２１の出力部は、出力抵抗Ｒ１(ここでは例として５０Ωとする)の一端と接続されている。
出力抵抗Ｒ１の他端は、リレー３１の一端と接続されている。
伝送路４１は、インピーダンスＺ１(例として５０Ωとする)を有し、一端がリレー３１の他端と接続されている。
伝送路４１の他端は、図示しないＤＵＴとのインタフェースを介してＤＵＴ５に接続可能である。
【０００３】
コンパレータ６１は、その入力端が出力抵抗Ｒ１の他端と接続されている。
なお、ドライバおよびコンパレータから伝送路に至る回路を便宜上、ピン回路と呼ぶ。
ドライバ２１、出力抵抗Ｒ１、コンパレータ６１、リレー３１、伝送路４１等を含む回路をピン回路１とする。
図３に示すとおり、ピン回路２は、ピン回路１と同一の構成であり、ドライバ２２、出力抵抗Ｒ２、コンパレータ６２、リレー３２、伝送路４２により構成される。
校正部７は、パーピンＴＤＲ（Time Domain Reflectometry）手段７１を有している。
パーピンＴＤＲ手段７１は、ドライバ２１，２２と、コンパレータ６１，６２とに接続されている。
【０００４】
このような波形発生装置の動作を図面を用いて詳細に説明する。
図３において、伝送路４１，４２の配線長が異なる場合には、ドライバ２１、２２から同時に信号を出力したときに、伝送路４１，４２のそれぞれの他端での信号出力タイミングにズレが生じる。このズレのことをピン間スキューとも呼ぶ。
実際にＤＵＴ試験を行う際には、ドライバ２１，２２の出力タイミングを調整し、ピン間スキューを許容範囲内とするために、配線遅延（伝送路によって生じる信号の遅延）の校正を行う。
校正実行時には、ＤＵＴ５は切り離され、伝送路４１，４２の他端を開放端としておく。
パーピンＴＤＲ手段７１は、定められたタイミングでドライバ２１，２２が信号を出力するよう指令する。
まず、ピン回路１において、ドライバ２１は、パーピンＴＤＲ手段７１からの指令に基づいて信号を出力する。
ドライバ２１から出力された信号は、出力抵抗Ｒ１、リレー３１、伝送路４１を経由して、伝送路４１の他端へ達する。伝送路４１の他端は開放端となっているので信号はこの開放端で全反射する。この反射波は、伝送路４１を戻り、リレー３１を経由して、コンパレータ６１へ到達する。
パーピンＴＤＲ手段７１は、コンパレータ６１を用いてＴＤＲ波形を取得する。
ＴＤＲ法（Time Domain Reflectometry：時間領域反射率測定法）とは、伝送路に出力した信号の反射波をオシロスコープ等で捉え伝送路の特性インピーダンスを測定する方法のことである。反射の箇所が異なれば時間軸上でも異なる位置でインピーダンス変化が観測されるため、時間（伝送路上の位置）とインピーダンスという２次元情報が得られる。
ＴＤＲ波形とは、ＴＤＲ法によって取得した波形のことである。
ピン回路２についてもピン回路１と同様な動作を行い、ＴＤＲ波形を取得する。
【０００５】
図４は、コンパレータ６１，６２の入力端におけるＴＤＲ波形であり、(ａ)、（ｂ）は、それぞれコンパレータ６１、６２の入力端のものである。
図４(ａ)において、最初のステップの時刻（Ｔ１）は、ドライバ２１の信号出力時刻を示し、次のステップの時刻（Ｔ２）は、伝送路４１の他端からの反射波の到着時刻を示す。
図４(ａ)に示す、Δｔ１＝（Ｔ２−Ｔ１）は伝送路４１の往復時間であるので、ピン回路１の伝送路４１による配線遅延は、Δｔ１／２と求められる。
図４（ｂ）についても同様に、Δｔ２／２がピン回路２の伝送路４２の配線遅延である。
パーピンＴＤＲ手段７１は、このようにピン回路１，２の配線遅延（Δｔ１／２、Δｔ２／２）を取得する。
【０００６】
実際にＤＵＴ５の試験を行う際には、図示しない制御部が各ピン回路の配線遅延に基づいて、ドライバ２１，２２の出力タイミングを調整し、ピン間スキューが校正された信号を発生させる。
【０００７】
特許文献１には、配線遅延を校正する校正部を備えた波形発生装置の構成例が詳細に記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−２９２５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
半導体試験装置のデータレート（動作周波数性能）がＤＵＴの試験条件に満たない場合等には、より高い周波数信号を出力するために、複数のピン回路の出力端同士を接続し、この接続端にＤＵＴを接続して波形を発生させる構成とすることがある。
例えば、図５のように、図３の伝送路４１，４２の他端を、伝送路８１を介してＤＵＴ５と接続する構成とする。この構成はピンマルチ等と呼ばれる。
ここで、伝送路４１の他端から伝送路８１までの経路長と、伝送路４２の他端から伝送路８１までの経路長は、実質的に同一となるよう接続される。
このような構成にすれば、２つのドライバを用いて元のデータレートの２倍のデータレートを得ることができる。
【００１０】
伝送路８１は例えばＤＵＴインターフェース（以下ＤＵＴＩ／Ｆ８と呼ぶ）上に形成される。ＤＵＴＩ／Ｆ８は、ＤＵＴがウェハー状態の場合にはプローブカード等であり、ＤＵＴがパッケージされた状態の場合にはＤＵＴボード等である。
ここで、伝送路８１のインピーダンスであるＺ３を、伝送路４１，４２のインピーダンスであるＺ１，Ｚ２の並列合成インピーダンスと等しくすることで、伝送路４１，４２と伝送路８１間がインピーダンス整合することが知られている。（つまり、１／Ｚ３=１／Ｚ１+１／Ｚ２の関係である。たとえば、Ｚ１＝Ｚ２＝５０Ωとすると、Ｚ３＝２５Ωとなる。）
【００１１】
従来のパーピンＴＤＲ手段７１を用いる場合には、このようにピンマルチ構成とした場合にも、配線遅延校正をピン毎に行う。
しかしながら、伝送路８１のインピーダンスＺ３は、並列に接続された伝送路４１，４２のインピーダンスＺ１，Ｚ２の並列合成インピーダンス値となっているので、ピン回路１とピン回路２それぞれ単独の信号で配線遅延の校正を行う場合、伝送路４１と伝送路８１、伝送路４２と伝送路８１においてはインピーダンス不整合となってしまう（Ｚ１≠Ｚ３、Ｚ２≠Ｚ３）。このインピーダンス不整合により伝送路間等による多重反射等が生じて、所望のＴＤＲ波形が得られず配線遅延校正を行うことができないという課題があった。
【００１２】
そこで本発明は、ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間でのインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現することを目的とする。
【課題を解決するための手段】
【００１３】
このような課題を解決するために、本発明のうち請求項１に記載の発明は、
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、
このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置において、
前記ドライバの出力部における信号波形を取得する波形取得部と、
前記ドライバと前記波形取得部に接続される校正部と、
を有し、
前記第二の伝送路の他端は開放され、
前記ドライバのそれぞれは、前記校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
前記波形取得部は、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部は、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする。
【００１４】
請求項２に記載の発明は、請求項１に記載の発明であって、
前記波形取得部は、前記ドライバの出力部に接続されたコンパレータであることを特徴とする。
【００１５】
請求項３に記載の発明は、
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置の配線遅延校正方法において、
前記第二の伝送路の他端を開放し、
前記ドライバのそれぞれが、校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
波形取得部が、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部が、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置において、前記ドライバの出力部における信号波形を取得する波形取得部と、前記ドライバと前記波形取得部に接続される校正部と、を有し、前記第二の伝送路の他端は開放され、前記ドライバのそれぞれは、前記校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、前記波形取得部は、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、前記校正部は、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めるので、ピン回路を並列に接続してピンマルチ構成とした場合にも、伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施例の構成図である。
【図２】図１に示す装置で取得したＴＤＲ波形である。
【図３】従来の波形発生装置の構成例を示した図である。
【図４】図３に示す装置で取得したＴＤＲ波形である。
【図５】図３に示す装置に対して、ピンマルチ構成を施した図である。
【発明を実施するための形態】
【００１８】
以下本発明を、図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。ここで、図３および図５と同一のものは同一符号を付し説明を省略する。
校正部９は、パーピンＴＤＲ手段７１とピンマルチＴＤＲ手段９１とを備える。
ピンマルチＴＤＲ手段９１は、パーピンＴＤＲ手段７１と、ドライバ２１，２２と、コンパレータ６１，６２とに接続されている。
【００１９】
このような、波形発生装置の動作を、図面を用いて詳細に説明する。
パーピンＴＤＲ手段７１は従来例と同様の動作を行い、ピン回路１，２の伝送路４１，４２の配線遅延を取得しているとする。
ピンマルチＴＤＲ手段９１は、パーピンＴＤＲ手段７１によって取得されたピン回路毎の伝送路の配線遅延に基づき、ピン間スキューを調整し信号を出力するよう、ドライバ２１，２２に指令する。
ドライバ２１，２２は、この指令に基づき信号を出力し、出力された信号は、ピン回路１においては出力抵抗Ｒ１、リレー３０を経由し、伝送路４０の他端に達し、ピン回路２においては出力抵抗Ｒ２、リレー３１を経由し、伝送路４１の他端に達する。
ピン回路１からの信号とピン回路２からの信号は、ピン間スキューを調整されているので、伝送路８１の一端に同位相となって到達する。
【００２０】
ここで、伝送路８１には、伝送路４１，４２のそれぞれから同位相の波形信号が入力するとともに、伝送路４１，４２と伝送路８１はインピーダンス整合しているので、伝送路４１，４２と伝送路８１の境界における多重反射等が生じにくい。
伝送路８１を進んだ信号は、開放端である伝送路８１の他端で反射し、伝送路８１の一端から伝送路４１，４２とに分かれて入力する。
伝送路４１，４２を経由した信号は、それぞれコンパレータ６１，６２に入力する。
パーピンＴＤＲ手段７１は、コンパレータ６１，６２を用いてＴＤＲ波形を取得する。
【００２１】
図２(ａ)、（ｂ）は、それぞれコンパレータ６１，２２の入力端におけるＴＤＲ波形を示している。
図２(ａ)において、最初のステップの時刻（Ｔ１’）は、ドライバ２１の信号出力時刻を示し、次のステップの時刻（Ｔ２’）は、伝送路４１の他端からの反射波の到着時刻を示す。
図２(ａ)に示す、Δｔ１’＝（Ｔ２’−Ｔ１’）は伝送路４１と伝送路８１を信号が往復時間であるので、伝送路４１と伝送路８１による配線遅延は、Δｔ１’／２と求められる。
図２（ｂ）についても同様に、Δｔ２’／２がピン回路２の伝送路４２と伝送路８１の配線遅延である。
ピンマルチＴＤＲ手段９１は、このようにピンマルチ構成における各ピン回路の配線遅延（Δｔ１／２、Δｔ２／２）を取得する。
【００２２】
実際にＤＵＴ５の試験を行う際には、図示しない制御部がピンマルチＴＤＲ手段９１によって取得したピン回路１，２の配線遅延を考慮して、ドライバ２１，２２の出力タイミングを調整し、ピン間スキューが校正された信号を発生させる。
【００２３】
このように本発明によれば、校正部９の指令に基づき、ドライバ２１，２２のそれぞれは、伝送路８１の一端に同時に到達するように信号を出力し、コンパレータ６１，６２は、信号が出力されてから伝送路８１の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、校正部９は、ＴＤＲ波形の形状に基づいて第一の伝送路４１，４２と伝送路８１の配線遅延を求めるので、ピン回路１，２を並列に接続してピンマルチ構成とした場合にも、各伝送路間のインピーダンス不整合を生じさせることなくＴＤＲ波形を取得し、配線遅延校正を行うことの可能な波形発生装置および波形発生装置の配線遅延校正方法を実現することができる。
【００２４】
また、パーピンＴＤＲ手段７１によって既に取得している各ピン回路の配線遅延の情報を使用するので、ピンマルチＴＤＲ手段の開発を比較的容易に行うことができるという利点もある。
【００２５】
なお、本願発明ではピン回路を二つ使用して、ピンマルチ構成としたが、三つ以上を使用してピンマルチ構成としてもよい。この場合ＤＵＴＩ／Ｆの伝送路のインピーダンスは、ピン回路が有する伝送路の並列インピーダンスとなる。
例えば、３ピンによりピンマルチ構成とする場合に、ピン回路の伝送路をそれぞれ５０Ωとすると、ＤＵＴＩ／Ｆ上の伝送路のインピーダンスは、テストヘッド側の３つの伝送路のインピーダンス５０Ωの並列インピーダンスである約１６．６７Ωとすればよい。
【符号の説明】
【００２６】
１，２ ピン回路
２１，２２ ドライバ
６１，６２ コンパレータ
４１，４２，８１ 伝送路
９ 校正部
９１ ピンマルチＴＤＲ手段
【特許請求の範囲】
【請求項１】
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、
このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置において、
前記ドライバの出力部における信号波形を取得する波形取得部と、
前記ドライバと前記波形取得部に接続される校正部と、
を有し、
前記第二の伝送路の他端は開放され、
前記ドライバのそれぞれは、前記校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
前記波形取得部は、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部は、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする波形発生装置。
【請求項２】
前記波形取得部は、前記ドライバの出力部に接続されたコンパレータであることを特徴とする請求項１に記載の波形発生装置。
【請求項３】
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置の配線遅延校正方法において、
前記第二の伝送路の他端を開放し、
前記ドライバのそれぞれが、校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
波形取得部が、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部が、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする波形発生装置の配線遅延校正方法。
【請求項１】
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、
このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置において、
前記ドライバの出力部における信号波形を取得する波形取得部と、
前記ドライバと前記波形取得部に接続される校正部と、
を有し、
前記第二の伝送路の他端は開放され、
前記ドライバのそれぞれは、前記校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
前記波形取得部は、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部は、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする波形発生装置。
【請求項２】
前記波形取得部は、前記ドライバの出力部に接続されたコンパレータであることを特徴とする請求項１に記載の波形発生装置。
【請求項３】
被試験対象に信号を出力するドライバと、このドライバの出力部が第一の伝送路の一端に接続されてピン回路を形成し、このピン回路が二つ並列に設けられて互いの第一の伝送路の他端同士が接続され、この接続端が、前記第一の伝送路の並列合成インピーダンスと同一インピーダンスを有する第二の伝送路の一端に接続される波形発生装置の配線遅延校正方法において、
前記第二の伝送路の他端を開放し、
前記ドライバのそれぞれが、校正部の指令に基づき、前記第二の伝送路の一端に同時に到達するように信号を出力し、
波形取得部が、前記ドライバのそれぞれの出力端において、前記信号が出力されてから前記第二の伝送路の他端で反射して戻るまでの波形であるＴＤＲ波形を取得し、
前記校正部が、前記ＴＤＲ波形の形状に基づいて前記第一の伝送路と前記第二の伝送路の配線遅延の和を求めることを特徴とする波形発生装置の配線遅延校正方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−５２８３５（Ｐ２０１２−５２８３５Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９３６３１（Ｐ２０１０−１９３６３１）
【出願日】平成２２年８月３１日（２０１０．８．３１）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年８月３１日（２０１０．８．３１）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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