【課題】
集積回路内のＪＴＡＧタップドメインにアクセスするのに最適化されたＪＴＡＧインターフェイスが使用される。限定はしないが、シリアル通信関連集積回路テスト、エミュレーション、デバッグ、および／またはトレース操作等の多様なシリアル通信操作に対してインターフェイスを使用することができる。
【解決手段】
ＴＤＩ入力端子、ＴＣＫ入力端子、ＴＭＳ入力端子、およびＴＤＯ出力端子を有し、ＴＤＯ出力端子は集積回路の外部アクセス可能なデータ入出力ピンに接続されているＩＥＥＥ １１４９．１タップドメインと、集積回路の外部アクセス可能なデータ入出力ピンに接続されたシリアル入力端子、ＴＤＩ入力端子に接続された第１のパラレル出力端子、およびＴＭＳ入力端子に接続された第２のパラレル出力端子を有するシリアル入力パラレル出力回路とを含む、集積回路。 （もっと読む）

【課題】より高い圧縮比を提供し得る圧縮スキームを提供する。
【解決手段】いわゆる「Ｘプレス」テスト応答コンパクタ１１０、１５２は、オーバードライブ・セクションとスキャンチェーン選択ロジックとを含む。実施形態は約１０００倍の圧縮比を提供する。例示的な実施形態は、従来のスキャンベースのテストシナリオとほぼ同じカバレッジおよびほぼ同じ診断分解能を維持できる。スキャンチェーン選択スキームのいくつかの実施形態は、テスト応答で発生してコンパクタに入る未知状態を有意に減らすことができ、または完全に排除できる。また、オンチップ・コンパクタ回路の実施形態および選択回路をマスクする制御回路網を生成する方法も開示する。 （もっと読む）

【課題】システマテックばらつきとランダムばらつきの両方を考慮した適応型電圧スケーリング技術を実現することにある。
【解決手段】適応型電圧スケーリングを実施するシステム構成において、プロセスばらつきの種類毎に最適な検出回路を設置する。すなわち、システマテックばらつき検出用にゲートディレイの平均値に対する相対値を生成する第１測定回路(１００)、及び、ランダムばらつき検出用にゲートディレイの標準偏差に対する相対値を生成する第２測定回路(２００)を別々に設置する。夫々の測定回路で生成された相対値に基づいて電源電圧を決定するための制御情報(ＶＣＮＴ)を生成する。これを生成するときは例えばテーブルデータを参照する。 （もっと読む）

【課題】フリップフロップ間のパスの遅延量を測定することのできる半導体集積回路及びこの遅延測定方法を提供する。
【解決手段】本発明に係る半導体集積回路は、接続された複数のフリップフロップを有する被測定回路部と、複数のフリップフロップの入力及び出力のそれぞれに接続され、フリップフロップの入出力間の遷移を検出し、停止信号を作成する停止信号作成回路部と、停止信号作成回路部に接続される遅延時間測定回路部と、を有し、遅延時間測定回路部は、入力されるクロック信号と停止信号の間の遷移時間を測定する遷移時間測定回路部と、複数の遷移時間の差を測定する遷移時間差測定回路部と、を有する。 （もっと読む）

【課題】小規模で低コストであり、より高速な半導体集積回路の検査をより高精度に行うことが可能な検査装置及び検査方法を提供する。
【解決手段】クロック信号ＣＬＫ及びデータ信号ＤＡＴＡ＿ＯＵＴを半導体集積回路（ＡＳＩＣ２）に取り込ませてフィードバック信号ＦＢ＿ＯＵＴとして出力させて検査を行う検査装置１は、データ信号ＤＡＴＡ＿ＯＵＴを、所定の遅延量だけ遅延させてＡＳＩＣ２に出力する遅延処理部８と、フィードバック信号ＦＢ＿ＯＵＴに基づいて、遅延処理部８における遅延量を設定するとともに、フィードバック信号ＦＢ＿ＯＵＴが所定の条件を満たすときの遅延量を取得する遅延制御部９と、遅延制御部９により取得された遅延量に基づいて、ＡＳＩＣ２のセットアップタイム及びホールドタイムを算出するセットアップタイム・ホールドタイム算出部１０と、を有する。 （もっと読む）

【課題】ＡＳＩＣと実装基板間の接続検査を簡単に行う方法を提供する。
【解決手段】集積回路の通常使用されている入出力端子に、並列にドライブ能力の小さいトライステート入出力バッファーを設け、テスト全体を制御するテスト制御回路を設ける。テスト時にはテスト用入力端子から信号を送りテスト制御回路を駆動し、テスト用に設けた入出力トライステート回路の出力側から信号を出力し、その駆動結果を入出力トライステート回路の入力バッファで観測することにより、負荷のプルアップ、プルダウン抵抗があるかどうかをチェックする。 （もっと読む）

【課題】搭載される出力装置と入力装置の搭載数が異なる場合、試験することができなかった。
【解決手段】出力装置と入力装置を備える半導体集積回路の前記出力装置と前記入力装置の入出力特性試験を前記半導体集積回路内で行う試験システムであって、前記半導体集積回路がセットされたテストボードが備える伝送線路により、前記出力装置もしくは入力装置のいずれか一方の１回路の外部端子に対して、前記出力装置もしくは入力装置の他方の複数回路の外部端子とがワイヤード接続される
試験システムである。 （もっと読む）

【課題】ＣＰＵのパフォーマンスに影響を及ぼすことなく、故障診断を行うことを可能にする半導体集積回路を提供する。
【解決手段】通常動作において利用される第１のバスＢＵＳＡ、及びそれとは異なる第２のバスＢＵＳＡに接続されたＣＰＵ１から第２のバスを介して出力される診断情報に基づいて、診断マクロ６が誤り検出情報を求め、プログラムの実行に応じて求められた最終の誤り検出情報と保持している１つの期待値との比較によりＣＰＵが故障しているか否かを判定するようにして、通常動作に利用される第１のバスの負荷を増加させずに、故障診断を行えるようにする。 （もっと読む）

【課題】半導体集積回路装置の製造元が顧客に提供した内部回路情報未公開の製造元提供回路と、顧客側が設計した顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の接続試験を含めたスキャン試験及び遅延試験を可能とする。
【解決手段】ラッパ回路１３を設ける。ＩＰマクロ１２の出力遅延試験をスキャンフリップフロップ２１、２２間の遅延試験を行うことで実行する。顧客側設計回路１４の入力遅延試験をスキャンフリップフロップ２２、２４間の遅延試験を行うことで実行する。ＩＰマクロ１２の出力遅延試験及び顧客側設計回路１４の入力遅延試験が合格であれば、スキャンフリップフロップ２１、２４間の遅延はファンクションクロックＦ＿ＣＬＫで１サイクル内に収まり、スキャンフリップフロップ２１、２４間の遅延に問題はないと判定する。 （もっと読む）

【課題】内部回路情報未公開の製造元提供回路と顧客側設計回路とを搭載する半導体集積回路装置を対象とし、製造元提供回路と顧客側設計回路との間の遅延試験を行うことができるようにする。
【解決手段】試験回路１１を設ける。切替スイッチ１９は第２入力端子１９Ｂを選択状態、切替スイッチ２０は第１入力端子２０Ａを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路１３、１４のそれぞれの遅延量を測定する。また、切替スイッチ１９は第１入力端子１９Ａを選択状態、切替スイッチ２０は第２入力端子２０Ｂを選択状態とし、テストクロックＴＣＫの位相を遷移させて、組合せ回路２３、２４のそれぞれの遅延量を測定する。 （もっと読む）

【課題】内部端子の電気特性を測定することによって、製造上の不具合を検出すること。
【解決手段】出力バッファ回路１８を有する第１のデバイス１１と、内部に入力バッファ回路２０を有する第２のデバイス１２とを内部に具備し、第１のデバイス１１の内部出力端子１５と、第２のデバイスの内部入力端子１６とがワイヤ１４によって接続された半導体装置であって、第２のデバイス１２は、さらに内部入力端子１６にそれぞれ接続された抵抗２１ａ、２１ｂと、これらの抵抗２１ａ、２１ｂにそれぞれ接続されたスイッチ２２ａ、２２ｂとを有している。これらのスイッチ２２ａ、２２ｂを制御し、かつ、第１のデバイス１１の内部出力端子１５の電圧を制御することにより、出力バッファ回路１８の出力電流または、入力バッファ回路２０の入力リーク電流を検出する。 （もっと読む）

【課題】短時間で電源電流の測定を行うことが可能な電源電流測定装置および半導体装置を提供する。
【解決手段】電源電流の測定装置１０１は、インターフェース回路（Ｉ／Ｆ）２ａ〜２ｄと、内部バス３と、入出力端子４と、モード設定端子５と、電流計６ａ〜６ｄとを有する。複数の機能ブロック１ａ〜１ｄのそれぞれに対応してインターフェース回路２ａ〜２ｄを設け、ＬＳＩテスタから１つの入出力端子を介して全ての機能ブロック１ａ〜１ｄに電源電流を測定するためのテストパターンを設定できるようにした。そのため、ＬＳＩテスタと半導体装置との接続を変更することなく、全ての機能ブロック１ａ〜１ｄにテストパターンを設定でき、複数の機能ブロック１ａ〜１ｄの電源電流を短時間で測定できる。 （もっと読む）

【課題】メモリへアクセスするフリップフロップとメモリ間のアクセスパスのスピードテストをメモリＢＩＳＴ回路でテストすることを可能とする。
【解決手段】メモリＢＩＳＴ回路２を用いたテストのとき、メモリＢＩＳＴ回路２からのアドレスおよびコントロール信号を選択出力し、メモリＢＩＳＴ回路を用いたテスト以外のとき、ＣＰＵのアドレスおよびコントロール信号を選択出力するセレクタ１１と、メモリＢＩＳＴ回路を用いたテストのとき、メモリＢＩＳＴ回路からのライトデータを選択出力し、メモリＢＩＳＴ回路を用いたテスト以外のとき、ＣＰＵのライトデータを選択出力するセレクタ１２と、セレクタ１１の出力をサンプルするフリップフロップ１３と、セレクタ１２の出力をサンプルするフリップフロップ１４と、を備え、フリップフロップ１３、１４から出力されるアドレスおよびコントロール信号、ライトデータがメモリ３のアドレスおよびコントロール端子、ライトデータ端子に入力される。 （もっと読む）

【課題】ＳｏＣとメモリの接続試験を容易に行う半導体装置、電子機器及び半導体装置の接続試験方法を提供する。
【解決手段】伸張回路２５は、制御信号Ｓｃに応じて、第１及び第２設定データＤｓ１，Ｄｓ２に対する第１〜第４伸張データＤｅ１〜Ｄｅ４のビットパターンを、各ビットに対して第１及び第２設定データＤｓ１，Ｄｓ２のいずれか１つのビットを選択して生成する。 （もっと読む）

【課題】集積回路の大規模化を可及的に抑制しつつ、異常検出を確実に行うことのできる異常検出システムを提供する。
【解決手段】検査対象選択回路部５が、各異常検出信号をそれぞれ伝送するための複数の伝送路をそれぞれ、前記異常検出信号の伝送を禁止する無効状態及び前記異常検出信号の伝送を許可する有効状態のいずれか一方に設定し、有効状態に設定した伝送路に前記異常検出信号が伝送されるとその異常検出信号を割り込みコントローラ４に出力し、ＣＰＵ２が、各伝送路の有効状態及び無効状態の状態設定に係る設定パターンを切り替え、その設定パターンの切り替えの度に割り込みコントローラ４を介して検査対象選択回路部５から前記異常検出信号を受信したか否かを検出することで、異常の発生源として特定するようにした。 （もっと読む）

【課題】
クロックのデューティ差が小さい場合であっても、精度よくデューティのずれを検知できるデューティ検知回路を提供することである。
【解決手段】
本発明にかかるデューティ検知回路は、第１のキャパシタ６と、クロック信号の第１の期間に第１のキャパシタの充放電電流を制御する第１のトランジスタ２を有する。また、第２のキャパシタ７と、クロック信号の第２の期間に第２のキャパシタの充放電電流を制御する第２のトランジスタ３とを有する。また、第１及び第２のキャパシタのいずれか一方の電位が所定の電位に到達したことを検知し、この検知結果に基づく出力をラッチするラッチ回路８を有する。 （もっと読む）

【課題】間欠動作する半導体装置のテスト工程時間を短縮する。
【解決手段】センサＬＳＩ５０には、センサ部１、制御部２、記憶部３、動作モード制御部４、及び動作タイミング生成部５が設けられる。動作モード制御部４は、センサＬＳＩ５０のテスト工程のときに用いられ、間欠動作テストモードと動作テストモードいずれかを指定するモード制御信号Ｓｍｓを動作タイミング生成部５に出力する。動作タイミング生成部５は、センサＬＳＩ５０のテスト工程のときに用いられ、動作モード制御部４から出力されるモード制御信号Ｓｍｓが入力され、モード制御信号Ｓｍｓに基づいてセンサ部１の動作或いは待機させる動作制御信号Ｓｄｓをセンサ部１及び制御部２に出力する。 （もっと読む）

【課題】簡単な回路でアイソレータにおける故障を検出できる半導体装置を提供する。
【解決手段】異なる電源制御が行われる回路ブロック群１２と回路ブロック群１３の各回路ブロック１２−１〜１２−４，１３−１〜１３−４間に接続され、回路ブロック群１２と回路ブロック群１３とを分離する旨の分離信号が入力された場合、回路ブロック群１３の各回路ブロック１３−１〜１３−４へ固定値を出力する複数段のアイソレータ１４−１〜１４−４、を有しており、各段のアイソレータ１４−１〜１４−４は、分離信号または自身の出力信号が正常な信号か否かを検出して、正常の場合には分離信号を後段に出力し、異常の場合には故障が発生した旨を示す故障判定信号を後段に出力し、前段から当該故障判定信号が入力された場合、自身の出力信号にかかわらず、当該故障判定信号を後段に出力する。 （もっと読む）

【課題】プロセッサを経由することなくデバイスを動作させることが可能な半導体集積回路を提供する。
【解決手段】外部回路と接続可能な半導体集積回路。半導体集積回路は、所定のデバイスパラメータに基づいて動作する複数のデバイス１５と、外部回路から所定のデータを入力する外部端子１１と、外部端子１１によって入力されたデータに基づいてデバイスパラメータを生成するプロセッサブロック１２と、デバイスパラメータを記憶する複数の第１レジスタ１４と、プロセッサブロック１２と複数の第１レジスタ１４との間のインタフェースを切り替えるインタフェース切替部１３と、外部端子１１とプロセッサブロック１２との間でデータを転送する第１信号線Ａと、外部端子１１とインタフェース切替部１３との間で前記データを転送する第２信号線Ｂと、を備えている。プロセッサブロック１２は、第１信号線Ａの転送を制御する第１バスインタフェース１２ｂを有する。インタフェース切替部１３は、第２信号線Ｂの転送を制御する第２バスインタフェース１３ｂを有する。 （もっと読む）

【課題】集積回路及びそのモニタ信号出力方法に関し、複数の内部信号を選択してより少ない外部端子数でモニタ信号を出力し、また、モニタ対象の内部信号を容易に選択可能にする。
【解決手段】集積回路１０内部の各機能回路部１１から出力される内部信号を外部装置２０に出力してモニタする際、モニタ選択部１２によりモニタ対象の内部信号を選択し、パラレル信号からシリアル信号に変換してモニタ信号を出力する。該モニタ信号と共に、パラレル信号からシリアル信号への変換のフォーマットを示す識別子情報ＴＡＧを集積回路１０の外部端子から出力する。外部装置２０は集積回路１０の外部端子から出力される識別子情報ＴＡＧを基に、シリアルパラレル変換数判定部２１によりパラレル信号からシリアル信号への変換のフォーマットを判定し、該フォーマットに応じてモニタ展開部２２によりモニタ信号をシリアル信号からパラレル信号変換して出力する。 （もっと読む）