【課題】配管パージ等の作業を行うことなく、電気的特性等に影響を与える残留したＴｅやＳｅのエピタキシャル層中への混入を防止できるトランジスタ用エピタキシャルウェハを提供する。
【解決手段】基板１００と化合物半導体層２００とコンタクト層３００とを有し、コンタクト層３００は、ｎ型不純物としてＴｅ又はＳｅがドーピングされたＩｎ組成比ｘが０．３≦ｘ≦０．６で一定のｎ型ＩｎＧａＡｓ層からなり、ｎ型ＩｎＧａＡｓ層は、ｎ型不純物濃度が１．０×１０¹⁹ｃｍ^-3以上５．０×１０¹⁹ｃｍ^-3以下で、且つ、炭素濃度が１．０×１０¹⁶ｃｍ^-3以上３．０×１０¹⁸ｃｍ^-3以下であり、化合物半導体層２００は、バッファ層４００を備え、バッファ層４００は、アンドープＡｌＡｓ層からなる第１バッファ層４０１と、Ａｌ組成比ｙが０＜ｙ＜１のアンドープＡｌＧａＡｓ層からなる第２バッファ層４０２とからなるものである。 （もっと読む）

【課題】支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板１０を、第１導電型領域１０ａと第２導電型領域１０ｂとを有し、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域１０ａ、１０ｂで構成されるＰＮＰ接合またはＮＰＮ接合を有するものとする。このような半導体装置では、ＰＮＰ接合またはＮＰＮ接合の間に構成される空乏層により、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）