半導体装置
【課題】支持基板に接地電極を備えることなく、第1、第2素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供する。
【解決手段】支持基板10を、第1導電型領域10aと第2導電型領域10bとを有し、第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第1、第2導電型領域10a、10bで構成されるPNP接合またはNPN接合を有するものとする。このような半導体装置では、PNP接合またはNPN接合の間に構成される空乏層により、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【解決手段】支持基板10を、第1導電型領域10aと第2導電型領域10bとを有し、第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第1、第2導電型領域10a、10bで構成されるPNP接合またはNPN接合を有するものとする。このような半導体装置では、PNP接合またはNPN接合の間に構成される空乏層により、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、第1、第2素子形成領域を有し、第1、第2素子形成領域が絶縁分離トレンチにより絶縁分離された半導体装置に関するものである。
【背景技術】
【0002】
従来より、支持基板と、支持基板の表面に配置された絶縁膜と、当該絶縁膜を挟んで支持基板と反対側に配置された半導体層とを有するSOI(Silicon on Insulator)基板を用いて構成され、半導体層における第1、第2素子形成領域が絶縁分離トレンチにより、互いに絶縁分離された半導体装置が知られている(例えば、特許文献1参照)。
【0003】
具体的には、このような半導体装置では、半導体層に第1、第2素子形成領域を取り囲むトレンチが形成されると共にトレンチ内が絶縁体で埋め込まれることにより、第1、第2素子形成領域が互いに絶縁分離される絶縁分離トレンチが構成されている。そして、第1、第2素子形成領域には、ダイオードやトランジスタ等の半導体素子が形成されている。また、支持基板には、埋込絶縁膜側と反対側の裏面から埋込絶縁膜に達すると共に支持基板より抵抗値が小さい低抵抗領域が複数形成されていると共に、接地電極が備えられている。
【0004】
このような半導体装置は、例えば、第1、第2素子形成領域に形成された半導体素子のうち、第1素子形成領域に形成された半導体素子が外部機器と接続される。この場合、第1素子形成領域に形成された半導体素子から所定の信号を外部機器に出力する場合であったり、外部機器に電位変動が発生したりした場合等に、第1素子形成領域に対してノイズが印加されることがある。しかしながら、上記半導体装置では、第1素子形成領域に印加されたノイズは、支持基板に伝播されると低抵抗領域を介して接地電極から放出されるため、第1素子形成領域に印加されたノイズが第2素子形成領域に伝播されることを抑制することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平9−283437号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、このような半導体装置では、支持基板に接地電極を備えなければならず、部品点数が増加してしまうという問題がある。
【0007】
本発明は上記点に鑑みて、支持基板に接地電極を備えることなく、第1、第2素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項1に記載の発明では、第1、第2素子形成領域(20、30)に形成された半導体素子のうち、第1素子形成領域(20)に形成された半導体素子は外部機器と接続されており、支持基板(10)は、第1導電型領域(10a)と第2導電型領域(10b)とを有し、第1素子形成領域(20)にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第1、第2導電型領域(10a、10b)で構成されるPNP接合またはNPN接合を有することを特徴としている。
【0009】
このような半導体装置では、支持基板(10)のうちノイズの伝播経路中に、第1、第2導電型領域(10a、10b)で構成されるPNP接合、またはNPN接合を有している。このため、例えば、第1導電型領域(10a)をP型領域とすると共に第2導電型領域(10b)をN型領域とした場合には、第1素子形成領域(20)に正のノイズが印加されたとき、当該ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播する際に、第2導電型領域(10b)と第1導電型領域(10a)との間に逆バイアス電圧が印加されることになり、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播されることが抑制される。
【0010】
同様に、第1素子形成領域(20)に負のノイズが印加されたとき、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播する際に、第2導電型領域(10b)と第1導電型領域(10a)との間に逆バイアス電圧が印加されることになり、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播されることが抑制される。
【0011】
すなわち、このような半導体装置では、支持基板(10)に接地電極を備えなくても、第1、第2素子形成領域(20、30)の間でノイズが伝播することを抑制することができる。そして、支持基板(10)に接地電極を備える必要が無いため、部品点数を削減することができる。
【0012】
例えば、請求項2に記載の発明のように、請求項1に記載の発明において、支持基板(10)のうち、第1素子形成領域(20)と対向する部分と第2素子形成領域(30)と対向する部分との間に、埋込絶縁膜(11)側と反対側の裏面から埋込絶縁膜(11)に達すると共に第1素子形成領域(20)と対向する部分を取り囲み、第1導電型領域(10a)で挟まれる第2導電型領域(10b)を形成することができる。
【0013】
また、請求項3に記載の発明のように、請求項1に記載の発明において、支持基板(10)を埋込絶縁膜(11)側と反対側の裏面から埋込絶縁膜(11)に達する複数の第1、第2導電型領域(10a、10b)を有する構成とし、埋込絶縁膜(11)側から視たとき、第1導電型領域(10a)と第2導電型領域(10b)とが格子状にレイアウトされ、かつ互いに繰り返し形成されたものとし、支持基板(10)のうち、第1素子形成領域(20)と対向する部分と第2素子形成領域(30)と対向する部分との間に、第1導電型領域(10a)に挟まれる第2導電型領域(10b)と、第2導電型領域(10b)に挟まれる第1導電型領域(10a)とを交互に繰り返し形成することができる。
【0014】
そして、請求項4に記載の発明のように、請求項1に記載の発明において、支持基板(10)を第1導電型領域(10a)上に第2導電型領域(10b)を配置して構成し、支持基板(10)のうち第1素子形成領域(20)と対向する部分と第2素子形成領域(30)と対向する部分との間に、埋込絶縁膜(11)側から第2導電型領域(10b)を貫通すると共に第1素子形成領域(20)と対向する部分を取り囲む絶縁分離トレンチ(70)を形成することができる。
【0015】
また、請求項5に記載の発明のように、請求項4に記載の発明において、支持基板(10)に形成される絶縁分離トレンチ(70)を、半導体層(12)に形成された絶縁分離トレンチ(40)を埋込絶縁膜(11)および第2導電型領域(10b)を貫通して形成することにより構成することができる。
【0016】
さらに、請求項6に記載の発明のように、請求項1に記載の発明において、支持基板(10)を第1導電型領域(10a)上に第2導電型領域(10b)を配置して構成し、当該支持基板(10)に埋込絶縁膜(11)側から第2導電型領域(10b)を貫通する複数の第1絶縁分離トレンチ(70a)をストライプ状に所定方向に延設すると共に、埋込絶縁膜(11)側から第2導電型領域(10b)を貫通する複数の第2絶縁分離トレンチ(70b)をストライプ状に当該延設方向と垂直方向に延設し、複数の第1絶縁分離トレンチ(70a)を、それぞれ隣接する第1絶縁分離トレンチ(70a)との間隔が第1素子形成領域(20)と第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くなるように形成し、複数の第2絶縁分離トレンチ(70b)を、それぞれ隣接する第2絶縁分離トレンチ(70b)との間隔が第1素子形成領域(20)と第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くなるように形成することができる。
【0017】
また、請求項7に記載の発明では、第1、第2素子形成領域(20、30)に形成された半導体素子のうち、第1素子形成領域(20)に形成された半導体素子は外部機器と接続されており、支持基板(10)は、第1導電型領域(10a)と当該第1導電型領域(10a)を囲む第2導電型領域(10b)とを有して構成され、第1素子形成領域(20)にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時に第1導電型領域(10a)と第2導電型領域(10b)との間で構成される空乏層を有することを特徴としている。
【0018】
このような半導体装置では、支持基板(10)のうちノイズの伝播経路中に、第1、第2導電型領域(10a、10b)で構成される空乏層を有している。このため、例えば、第1導電型領域(10a)をP型領域とすると共に第2導電型領域(10b)をN型領域とした場合には、第1素子形成領域(20)に正のノイズが印加されたとき、第2導電型領域(10b)と第1導電型領域(10a)との間に逆バイアス電圧が印加されることになり、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播されることが抑制される。
【0019】
また、第1素子形成領域(20)に負のノイズが印加されたとき、当該第2導電型領域(10b)と第1導電型領域(10a)との間に構成される空乏層が狭くなるが、この場合、ノイズは、第1導電型領域(10a)を避けながら第2導電型領域(10b)内を伝播して第2素子形成領域(30)に伝播されることになる。このため、支持基板(10)が第1導電型領域(10a)のみ、または第2導電型領域(10b)のみで構成された半導体装置と比較すると、第1導電型領域(10a)を避けながら第2導電型領域(10b)内を伝播するためにノイズの伝播経路が長くなり、支持基板(10)の抵抗成分の影響が大きくなる。このため、第1素子形成領域(20)に負のノイズが印加されたとしても、支持基板(10)が第1導電型領域(10a)のみ、または第2導電型領域(10b)のみで構成された半導体装置と比較すると、ノイズが第1素子形成領域(20)から第2素子形成領域(30)に伝播することが抑制される。
【0020】
すなわち、このような半導体装置としても、支持基板(10)に接地電極を備えることなく、第1、第2素子形成領域(20、30)の間でノイズが伝播することを抑制することができる。そして、支持基板(10)に接地電極を備える必要が無いため、部品点数を削減することができる。
【0021】
また、請求項8に記載の発明のように、請求項7に記載の発明において、支持基板(10)における表層部のうち、第1素子形成領域(20)と対向する部分および第2素子形成領域(30)と対向する部分を含む領域に、第2導電型領域(10b)に囲まれた第1導電型領域(10a)を形成することができる。
【0022】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0023】
【図1】(a)は本発明の第1実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置の概略平面模式図、(c)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図2】(a)は第1素子形成領域に正のノイズが印加されたときの図1に示す半導体装置の状態を示す図であり、(b)は第1素子形成領域に負のノイズが印加されたときの図1に示す半導体装置の状態を示す図である。
【図3】第1素子形成領域に正のノイズが印加されたときの半導体装置の電界分布を示すシミュレーション結果である。
【図4】第1素子形成領域に正のノイズが印加されたときに第2素子形成領域に伝播されたノイズの電流値と、第1素子形成領域と第2素子形成領域との間に形成されたN型領域の本数との関係を示すシミュレーション結果である。
【図5】(a)は本発明の第2実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図6】本発明の第3実施形態における半導体装置の断面構成を示す図である。
【図7】(a)は第1素子形成領域に正のノイズが印加されたときの図6に示す半導体装置の状態を示す図であり、(b)は第1素子形成領域に負のノイズが印加されたときの図6に示す半導体装置の状態を示す図である。
【図8】(a)は本発明の第4実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図9】(a)は本発明の第5実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図10】(a)は第1素子形成領域に正のノイズが印加されたときの図9に示す半導体装置の状態を示す図であり、(b)は第1素子形成領域に負のノイズが印加されたときの図9に示す半導体装置の状態を示す図、(c)は支持基板にP型領域が形成されていない半導体装置において、第1素子形成領域に負のノイズが印加されたときの半導体装置の状態を示す図である。
【図11】(a)は本発明の第6実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置の概略平面模式図である。
【発明を実施するための形態】
【0024】
(第1実施形態)
本発明の第1実施形態について説明する。図1(a)は本実施形態における半導体装置の断面構成を示す図、図1(b)は図1(a)に示す半導体装置の概略平面模式図、図1(c)は図1(a)に示す半導体装置における支持基板の概略平面模式図である。なお、図1(a)は、図1(b)および図1(c)中のA−A断面に相当している。
【0025】
図1に示されるように、本実施形態の半導体装置は、表面を有する支持基板10と、支持基板10の表面に配置される埋込絶縁膜11と、埋込絶縁膜11を挟んで支持基板10と反対側に配置されるN型の半導体層12と、を有するSOI基板13を用いて構成されている。
【0026】
そして、半導体層12には、半導体層12における第1、第2素子形成領域20、30をそれぞれ取り囲むと共に、第1、第2素子形成領域20、30を互いに絶縁分離する絶縁分離トレンチ40が形成されている。本実施形態では、絶縁分離トレンチ40は、半導体層12の表面から埋込絶縁膜11に達するトレンチ41内に酸化物や窒化物等の絶縁体42が埋め込まれることにより構成されている。なお、図1(c)は支持基板10の概略平面模式図であるが、理解をし易くする為に、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に対応する符号を付してある。また、支持基板10の概略平面模式図とは、支持基板10を埋込絶縁膜11側から視たときの概略模式図のことである。
【0027】
半導体層12における第1、第2素子形成領域20、30には、それぞれ所定の半導体素子が形成されている。第1、第2素子形成領域20、30に形成される半導体素子は特に限定されるものではないが、本実施形態では、第1素子形成領域20にダイオードが形成されていると共に、第2素子形成領域30にNPNトランジスタが形成されている。
【0028】
ダイオードは、半導体層12の表層部に選択的に形成されたP型層21およびN+型層22と、半導体層12の表面に配置されている絶縁膜50のコンタクトホール51を介して、P型層21と電気的に接続されるアノード電極23と、N+型層22と電気的に接続されるカソード電極24とを備えた構成とされており、外部機器と電気的に接続されている。
【0029】
NPNトランジスタは、半導体層12の表層部に形成されたP型ベース領域31と、当該ベース領域31の表層部に形成されたN+型のエミッタ領域32と、ベース領域31と離間した位置に形成されたN+型のコレクタ領域33と、半導体層12の表面に配置されている絶縁膜50のコンタクトホール51を介して、ベース領域31と電気的に接続されるベース電極34と、エミッタ領域32と電気的に接続されるエミッタ電極35と、コレクタ領域33と電気的に接続されるコレクタ電極36とを備えた構成とされている。
【0030】
また、支持基板10は、本発明の第1導電型領域に相当するP型領域10aと本発明の第2導電型領域に相当するN型領域10bとを有して構成されている。そして、第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、P型領域10aおよびN型領域10bで構成されるPNP接合を有している。
【0031】
具体的には、本実施形態では、支持基板10のうち、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、埋込絶縁膜11側と反対側の裏面から埋込絶縁膜11に達すると共に第1素子形成領域20と対向する部分を取り囲むN型領域10bが形成されている。そして、このN型領域10bはP型領域10aに挟まれる構成とされている。言い換えると、支持基板10のうち、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、第1素子形成領域20と対向する部分から第2素子形成領域30と対向する部分に向かってPN接合領域とNP接合領域とが形成され、PN接合領域を二箇所有するPNP接合が構成されている。つまり、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分とは、PN接合分離されている。
【0032】
なお、図1では、支持基板10のうち第1素子形成領域20と第2素子形成領域30との間にN型領域10bが一つだけ形成されたものを図示しているが、このN型領域10bは何本形成されていてもよい。例えば、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、第1素子形成領域20と対向する部分を中心として4本のN型領域10bを同心枠上に形成することができる。また、特に限定されるものではないが、例えば、P型領域10aの濃度を1×1014cm−3程度とすることができ、N型領域10bの濃度を1×1014cm−3程度とすることができる。
【0033】
以上説明したように、本実施形態の半導体装置が構成されているが、上記半導体装置は、例えば、次のように製造される。すなわち、P型とされた基板を用意し、当該基板にN型不純物をイオン注入すると共に熱処理等を行ってN型領域10bを形成する。これにより、N型領域10bと、基板のうちN型領域10bとなる部分を除く部分にて構成されるP型領域10aを有する支持基板10が形成される。その後、エピタキシャル成長や貼り合わせ等を行ってSOI基板13を形成する。続いて、半導体層12のうち、第1、第2素子形成領域20、30に半導体素子を形成する。その後、第1、第2素子形成領域20、30をそれぞれ取り囲むトレンチ41をエッチング等により形成する。次に、トレンチ41内に絶縁体42を埋め込むことにより絶縁分離トレンチ40を構成し、絶縁膜50や電極23、24、34〜36を所定の半導体製造プロセスにて形成することにより、上記図1に示す半導体装置が製造される。
【0034】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。上記半導体装置では、第1素子形成領域20に形成されているダイオードが外部機器に接続されており、当該ダイオードには、ダイオードから外部機器に所定の信号を出力したり、接続されている外部機器に電位変動が発生したりした場合等に、ノイズが印加されることになる。この場合、当該ノイズは以下のようにして、第1素子形成領域20と第2素子形成領域30との間を伝播することが抑制される。図2(a)は、支持基板10の電位に対して、第1素子形成領域20に当該電位より高い電位である正のノイズが印加されたときの半導体装置の状態を示す図であり、図2(b)は、支持基板10の電位に対して、第1素子形成領域20に当該電位より低い電位である負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図2(a)中では、支持基板10のうち第2素子形成領域30と対向する部分のP型領域10aとN型領域10bとの間に構成される空乏層を空乏層61として破線で示しており、図2(b)中では、支持基板10のうち第1素子形成領域20と対向する部分のP型領域10aとN型領域10bとの間に構成される空乏層を空乏層62として破線で示している。また、図2中の矢印は、ノイズの伝播方向を示している。
【0035】
図2(a)に示されるように、第1素子形成領域20に正のノイズが印加されたとすると、第1素子形成領域20に印加されたノイズは、支持基板10を介して第2素子形成領域30に伝播しようとする。このとき、N型領域10bと支持基板10のうち第2素子形成領域30と対向する部分のP型領域10aとの間には逆バイアス電圧が印加されることになり、当該N型領域10bとP型領域10aとの間に構成される空乏層61が広がることになる。したがって、ノイズがN型領域10bから第2素子形成領域30と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0036】
図3は、第1素子形成領域20に正のノイズが印加されたときの半導体装置の電界分布を示すシミュレーション結果である。図3に示されるように、N型領域10bと支持基板10のうち第2素子形成領域30と対向する部分のP型領域10aとの間には逆バイアス電圧が印加されることになり、空乏層が広がっている、つまり、電界分布が発生していることを確認することができる。これにより、ノイズが第1素子形成領域20から第2素子形成領域30に伝播することを抑制することができる。
【0037】
また、図2(b)に示されるように、第1素子形成領域20に負のノイズが印加されたとすると、N型領域10bと支持基板10のうち第1素子形成領域20と対向する部分のP型領域10aとの間には逆バイアス電圧が印加されることになり、当該P型領域10aとN型領域10bとの間に構成される空乏層62が広がることになる。したがって、ノイズがN型領域10bから第1素子形成領域20と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0038】
次に、支持基板10のうち第1素子形成領域20と第2素子形成領域30との間に形成されるN型領域10bの本数について説明する。図4は、第1素子形成領域20に正のノイズが印加されたときに第2素子形成領域30に伝播されたノイズの電流値と、第1素子形成領域20と第2素子形成領域30との間に形成されたN型領域10bの本数との関係を示すシミュレーション結果である。なお、図4は、P型領域10aの濃度を1×1014cm−3とし、N型領域10bの濃度を1×1014cm−3としたときのものである。
【0039】
図4に示されるように、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に上記構成のN型領域10bを形成した場合には、第2素子形成領域30に伝播されるノイズを抑制することができる。そして、当該N型領域10bの本数を増やすほど第2素子形成領30に伝播されるノイズを抑制することができ、例えば、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に8本のN型領域10bを形成した場合には、N型領域10bを形成しない場合と比較して、33.7%のノイズを抑制することができる。これは、N型領域10bの本数を増やすほど、ノイズがN型領域10bからP型領域10aに伝播される際に空乏層がノイズの伝播を抑制するためである。
【0040】
以上より、N型領域10bの本数を増やすほどノイズの伝播を抑制できるが、実際にはN型領域10bを増やすほど半導体装置自体が大型化してしまうため、N型領域10bは4本程度であることが好ましい。
【0041】
以上説明したように、本実施形態の半導体装置では、支持基板10のうちノイズの伝播経路中に、つまり、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、PNP接合が構成されている。このため、第1素子形成領域20に正のノイズが印加されたときには、ノイズがN型領域10bから第2素子形成領域30と対向するP型領域10aに伝播する際に、当該N型領域10bとP型領域10aとの間に逆バイアス電圧が印加されることになる。したがって、ノイズがN型領域10bから第2素子形成領域30と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0042】
同様に、第1素子形成領域20に負のノイズが印加されたときには、ノイズがN型領域10bから第1素子形成領域20と対向するP型領域10aに伝播する際に、当該N型領域10bとP型領域10aとの間に逆バイアス電圧が印加されることになる。したがって、ノイズがN型領域10bから第1素子形成領域20と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0043】
以上より、本実施形態の半導体装置では、支持基板10に接地電極を備えなくても、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。また、支持基板10に接地電極を備えないため、部品点数を削減することもできる。
【0044】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、P型領域10aとN型領域10bとの配置を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図5(a)は、本実施形態における半導体装置の断面構成を示す図、図5(b)は図5(a)に示す半導体装置における支持基板10の概略平面模式図である。なお、図5(a)は図5(b)中のB−B断面に相当している。また、図5(b)は支持基板10の概略平面模式図であるが、理解をし易くする為に、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に対応する符号を付してある。さらに、図5(b)は断面図ではないが、理解をし易くするために、P型領域10aにハッチングを施してある。
【0045】
図5に示されるように、本実施形態では、支持基板10は、埋込絶縁膜11側と反対側の裏面から埋込絶縁膜11に達する複数のP型領域10aとN型領域10bとを有している。そして、これらP型領域10aとN型領域10bとは、支持基板10を埋込絶縁膜11側から視たとき、格子状にレイアウトされ、かつ互いに繰り返し形成されている。具体的には、支持基板10を埋込絶縁膜11側から視たとき、複数のN型領域10bの平面パターンは、それぞれ正方形状とされていると共に頂角が他のN型領域10bの頂角と接するように形成されている。そして、N型領域10bで囲まれるP型領域10aの平面パターンもそれぞれN型領域10bと同じ正方形状とされている。すなわち、支持基板10を埋込絶縁膜11側から視たとき、支持基板10は、P型領域10aおよびN型領域10bにより構成される市松模様にレイアウトされている。
【0046】
そして、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、P型領域10aに挟まれるN型領域10bとN型領域10bに挟まれるP型領域10aとが交互に繰り返し成されている。つまり、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、P型領域10aと当該P型領域10aに挟まれるN型領域10bで構成されるPNP接合と、N型領域10bと当該N型領域10bに挟まれるP型領域10aで構成されるNPN接合が交互に繰り返し形成されている。言い換えると、P型領域10aおよびN型領域10bは、平面パターンにおいて、正方形状を構成する一辺が、第1素子形成領域20と第2素子形成領域30との間の長さより短くされている。
【0047】
このようは半導体装置では、平面パターンにおいて、正方形状を構成する一辺が、第1素子形成領域20と第2素子形成領域30との間の長さより短くされたP型領域10aおよびN型領域10bが支持基板10に形成されている。このため、半導体層12に第1、第2素子形成領域20、30をそれぞれ取り囲む絶縁分離トレンチ40を形成するとき、半導体層12と支持基板10とのアライメント合わせをしなくても、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、P型領域10aに挟まれるN型領域10bとN型領域10bに挟まれるP型領域10aが交互に繰り返し形成されることになる。つまり、このような半導体装置では、半導体層12に半導体素子や絶縁分離トレンチ40を形成する際の半導体層12側と支持基板10側のアライメント合わせを不要とすることができつつ、上記第1実施形態と同様の効果を得ることができる。
【0048】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、P型領域10a上にN型領域10bを配置して支持基板10を構成すると共に当該N型領域10bを貫通する絶縁分離トレンチを形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図6は、本実施形態における半導体装置の断面構成を示す図である。
【0049】
図6に示されるように、本実施形態では、P型領域10a上にN型領域10bが配置されて支持基板10が構成されている。そして、支持基板10には、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、具体的には半導体層12に形成された絶縁分離トレンチ40と対向する位置に、埋込絶縁膜11側からN型領域10bを貫通する絶縁分離トレンチ70が形成されている。言い換えると、支持基板10におけるN型領域10bのうち、第1素子形成領域20と対向する部分および第2素子形成領域30と対向する部分は、それぞれ絶縁分離トレンチ70により取り囲まれており、離間した状態になっている。
【0050】
つまり、本実施形態の半導体装置は、支持基板10に伝播されたノイズが、支持基板10のうち第1素子形成領域20と対向するN型領域10b、P型領域10a、第2素子形成領域30と対向するN型領域10bを順に伝播することになり、ノイズの伝播経路中にNPN接合を有した構成とされている。
【0051】
なお、絶縁分離トレンチ70は、半導体層12に形成された絶縁分離トレンチ40と同様に、埋込絶縁膜11からN型領域10bを貫通するトレンチ71内に酸化物や窒化物等の絶縁体72が埋め込まれて構成されている。
【0052】
このような半導体装置は、例えば、次のように製造される。すなわち、P型の基板を用意した後、当該基板上にエピタキシャル成長によりN型領域10bを積層して支持基板10を形成する。続いて、当該支持基板10に絶縁分離トレンチ70を形成した後に、エピタキシャル成長や貼り合わせ等を行ってSOI基板13を構成し、第1、第2素子形成領域20、30に半導体素子を形成する。次に、半導体層12のうち、第1、第2素子形成領域20、30をそれぞれ取り囲む位置、言い換えると、絶縁分離トレンチ70と対向する位置に絶縁分離トレンチ40を形成することにより、上記図6に示す半導体装置が製造される。
【0053】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。図7(a)は、第1素子形成領域20に正のノイズが印加されたときの半導体装置の状態を示す図であり、図7(b)は、第1素子形成領域20に負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図7(a)中では、支持基板10のうち第1素子形成領域20と対向するN型領域10bとP型領域10aとの間に構成される空乏層を空乏層63として破線で示し、図7(b)中では、支持基板10のうち第2素子形成領域30と対向するN型領域10bとP型領域10aとの間に構成される空乏層を空乏層64として破線で示している。また、図7中の矢印は、ノイズの伝播方向を示している。
【0054】
図7(a)に示されるように、第1素子形成領域20に正のノイズが印加されたとすると、支持基板10には上記構成の絶縁分離トレンチ70が形成されているため、ノイズの伝播経路は、第1素子形成領域20と対向するN型領域10b、P型領域10a、第2素子形成領域30と対向するN型領域10bとなる。そして、支持基板10のうち第1素子形成領域20と対向する部分に位置するN型領域10bとP型領域10aとの間には逆バイアス電圧が印加されることになるため、当該P型領域10aとN型領域10bとの間に構成される空乏層63が広がることになる。このため、第1、第2素子形成領域20、30の間でノイズが伝播することが抑制される。
【0055】
同様に、図7(b)に示されるように、第1素子形成領域20に負のノイズが印加されたとすると、支持基板10のうち第2素子形成領域30と対向する部分に位置するN型領域10bとP型領域10aとの間には逆バイアス電圧が印加されることになる。そして、当該P型領域10aとN型領域10bとの間に構成される空乏層64が広がることになる。このため、第1、第2素子形成領域20、30の間でノイズが伝播することが抑制される。
【0056】
このような半導体装置としても、第1素子形成領域20にノイズが印加されたとき、支持基板10はノイズの伝播経路中にNPN接合を有しているため、上記第1実施形態と同様の効果を得ることができる。
【0057】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態の半導体装置は、第3実施形態に対して、支持基板10のうち埋込絶縁膜11側の平面パターンが格子状となるように絶縁分離トレンチ70を形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図8(a)は、本実施形態における半導体装置の断面構成を示す図、図8(b)は図8(a)に示す半導体装置における支持基板10の概略平面模式図である。なお、図8(a)は、図8(b)中のC−C断面に相当している。また、図8(b)は支持基板10の概略平面模式図であるが、理解をし易くする為に、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に対応する符号を付してある。さらに、図8(b)は断面図ではないが、理解をし易くするために、絶縁分離トレンチ70にハッチングを施してある。
【0058】
図8に示されるように、本実施形態では、支持基板10に複数の絶縁分離トレンチ70が形成されている。そして、複数の絶縁分離トレンチ70は、支持基板10のうち埋込絶縁膜11側の平面パターンが格子状となるように形成されている。
【0059】
具体的には、支持基板10には、複数の第1絶縁分離トレンチ70aが所定方向(図8(b)中紙面上下方向)にストライプ状に延設され、複数の第2絶縁分離トレンチ70bが当該所定方向と垂直方向(図8(b)中紙面左右方向)にストライプ状に延設されている。
【0060】
そして、複数の第1絶縁分離トレンチ70aは、それぞれ隣接する第1絶縁分離トレンチ70aとの間隔が、等間隔で形成されていると共に第1素子形成領域20と第2素子形成領域30との間の長さのうち最も短い部分の長さより短くされている。また、複数の第2絶縁分離トレンチ70bは、それぞれ隣接する第2絶縁分離トレンチ70bとの間隔が、等間隔で形成されていると共に第1素子形成領域20と第2素子形成領域30との間の長さのうち最も短い部分の長さより短くされている。
【0061】
このような半導体装置では、支持基板10に複数の絶縁分離トレンチ70が形成されており、第1、第2絶縁分離トレンチ70a、70bは、それぞれ隣接する第1、第2絶縁分離トレンチ70a、70bとの間隔が第1素子形成領域20と第2素子形成領域30との間の長さのうち最も短い部分の長さより短くされている。このため、半導体層12に第1、第2素子形成領域20、30を取り囲む絶縁分離トレンチ40を形成するとき、半導体層12と支持基板10とのアライメント合わせをしなくても、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には絶縁分離トレンチ70が形成されることになる。したがって、このような半導体装置では、半導体層12に半導体素子や絶縁分離トレンチ40を形成する際の半導体層12側と支持基板10側のアライメント合わせを不要とすることができつつ、上記第3実施形態と同様の効果を得ることができる。
【0062】
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、支持基板10の表層部に複数のP型領域10aを離間して形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図9(a)は、本実施形態における半導体装置の断面構成を示す図、図9(b)は図9(a)に示す半導体装置における支持基板10の概略平面模式図である。なお、図9(a)は図9(b)中のD−D断面に相当している。また、図9(b)は支持基板10の概略平面模式図であるが、理解をし易くするために、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に、対応する符号を付してある。
【0063】
図9に示されるように、本実施形態の半導体装置では、支持基板10における表層部のうち第1、第2素子形成領域20、30と対向する部分を含む領域に、N型領域10bで囲まれるP型領域10aが複数離間して形成されている。具体的には、支持基板10には、表面近傍に形成された第1P型領域14aと、当該1P型領域14aよりも深い位置に形成された第2P型領域14bとが形成されている。そして、これら第1、第2P型領域14a、14bは、オフ時に、N型領域10bとの間に構成されるそれぞれの空乏層が連なる構成とされ、かつ第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に空乏層が位置するように形成されている。
【0064】
このような半導体装置の支持基板10は、例えば、N型の基板の表層部に、所定の加速電圧で第2P型領域14bを構成するP型不純物をイオン注入した後、当該加速電圧より小さい加速電圧で第1P型領域14aを構成するP型不純物をイオン注入し、基板を熱処理することにより製造される。
【0065】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。図10(a)は、第1素子形成領域20に正のノイズが印加されたときの半導体装置の状態を示す図であり、図10(b)は、第1素子形成領域20に負のノイズが印加されたときの半導体装置の状態を示す図である。また、図10(c)は、支持基板10にP型領域10aが形成されていない半導体装置において、第1素子形成領域20に負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図10(a)中では、N型領域10bとP型領域10aとの間に構成される空乏層を空乏層65として破線で示している。また、図10(b)および(c)中の矢印は、ノイズの伝播方向を示している。
【0066】
図10(a)に示されるように、第1素子形成領域20に正のノイズが印加されたとすると、支持基板10のうちN型領域10bとP型領域10aとの間には逆バイアス電圧が印加されることになり、当該N型領域10bとP型領域10aとの間に構成される空乏層65が広がることになる。このため、ノイズが第1素子形成領域20から第2素子形成領域30に伝播することが抑制される。
【0067】
また、図10(b)に示されるように、第1素子形成領域20に負のノイズが印加されたとすると、支持基板10のうちN型領域10bとP型領域10aとの間には順バイアス電圧が印加されることになり、当該N型領域10bとP型領域10aとの間に構成される空乏層が狭くなる。この場合、ノイズは、P型領域10aを避けながらN型領域10b内を伝播することになる。すなわち、図10(c)に示されるように、支持基板10にP型領域10aを形成しない場合と比較すると、P型領域10aを避けながらN型領域10b内を伝播するためにノイズの伝播経路が長くなり、支持基板10の抵抗成分の影響が大きくなる。このため、第1素子形成領域20に負のノイズが印加されたとしても、支持基板10にP型領域10aを形成しない場合と比較すると、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0068】
このような半導体装置では、支持基板10の表層部にN型領域10bで囲まれるP型領域10aが形成されており、支持基板10のうちノイズの伝播経路中にP型領域10aとN型領域10bとの間に構成される空乏層を有している。このため、第1素子形成領域20に正のノイズが印加されたときには、当該空乏層が広がることになり、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0069】
また、第1素子形成領域20に負のノイズが印加されたときには、P型領域10aを避けながら当該ノイズはN型領域10b内を伝播するため、支持基板10にP型領域10aを形成しない場合と比較すると、ノイズの伝播経路が長くなり、支持基板10の抵抗成分の影響が大きくなる。このため、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0070】
そして、このような半導体装置では、支持基板10の裏面から埋込絶縁膜11に達するP型領域10aを形成する必要がないため、上記第1実施形態の半導体装置と比較して、製造工程を簡略化すると共に製造コストを低減することができる。
【0071】
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、半導体層12のうち第1素子形成領域20と第2素子形成領域30との間にPNP接合を構成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図11(a)は、本実施形態における半導体装置の断面構成を示す図、図11(b)は図11(a)に示す半導体装置の概略平面模式図である。なお、図11(a)は図11(b)中のE−E断面に相当している。
【0072】
図11に示されるように、本実施形態では、半導体層12のうち第1素子形成領域20と第2素子形成領域30との間には、P型層80と、P型層80に挟まれるN型層81とが配置されており、PNP接合が構成されている。具体的には、P型層80は、絶縁分離トレンチ40をそれぞれ取り囲むと共に、半導体層12の表面から埋込絶縁膜11に達する状態で形成されており、各P型層80はそれぞれ離間した状態とされている。そして、各P型層80の間にN型層81を構成する半導体層12が位置する構成とされることにより、PNP接合が構成されている。
【0073】
また、第1、第2素子形成領域20、30の間には、半導体層12の表面に配置されている絶縁膜50のコンタクトホール51を介して、N型層81と電気的に接続される電極52が備えられている。この電極52は、第1素子形成領域20にノイズが印加された際に、N型層81に残留するノイズを外部に放出するものである。
【0074】
このような半導体装置では、第1素子形成領域20にノイズが印加されると、当該ノイズが絶縁分離トレンチ40を介して第2素子形成領域30に伝播しようとすることがある。しかしながら、本実施形態では、半導体層12のうち、第1、第2素子形成領域20、30の間にPNP接合が構成されている。このため、第1素子形成領域20に正のノイズが印加されたとき、第2素子形成領域30側のP型層80とN型層81との間には逆バイアス電圧が印加されることになる。そして、当該P型層80とN型層81との間に構成される空乏層が広がるため、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0075】
同様に、第1素子形成領域20に負のノイズが印加されたとき、第1素子形成領域20側のP型層80とN型層81との間には逆バイアス電圧が印加されることになる。そして、当該P型層80とN型層81との間に構成される空乏層が広がることになるため、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0076】
以上説明したように、本実施形態の半導体装置では、第1素子形成領域20にノイズが印加されたとき、絶縁分離トレンチ40を介して第1、第2素子形成領域20、30の間でノイズが伝播することも抑制しつつ、上記第1実施形態と同様の効果を得ることができる。
【0077】
(他の実施形態)
上記各実施形態では、第1導電型領域をP型領域10aとし、第2導電型領域をN型領域10bとした半導体装置について説明したが、第1導電型領域をN型領域とし、第2導電型領域をP型領域とした半導体装置とすることもできる。
【0078】
また、上記第1実施形態では、支持基板10のうち第1素子形成領域20と第2素子形成領域30との間にN型領域10bが形成されている例について説明したが、N型領域10bは、第1素子形成領域20と対向する部分を中心として同心枠上に形成されることにより、第2素子形成領域30と対向する部分に形成されていてもよい。
【0079】
さらに、上記第1、第2実施形態では、P型の基板を用い、当該基板にN型不順物をイオン注入すると共に熱処理してP型領域10aおよびN型領域10bを有する支持基板10を形成する例について説明したが、もちろんこれに限定されるものではない。例えば、P型の基板にトレンチを形成すると共に、トレンチ内にN型のエピタキシャル層を埋め込んでN型領域10bを形成することにより、P型領域10aおよびN型領域10bを有する支持基板10を形成することもできる。
【0080】
また、上記第3実施形態では、P型領域10a上にN型領域10bをエピタキシャル成長させて支持基板10を形成する例について説明したが、例えば、P型の基板を用意した後、当該基板の表層部にイオン注入や熱処理等を行ってN型領域10bを形成することにより、支持基板10を形成することもできる。また、P型の基板とN型の基板とを貼り合せて支持基板10を形成することもできる。
【0081】
さらに、上記第3実施形態では、支持基板10には、半導体層12に形成された第1、第2素子形成領域20、30をそれぞれ取り囲む絶縁分離トレンチ40と対向する位置に、埋込絶縁膜11側からN型領域10bを貫通する絶縁分離トレンチ70が形成されている例について説明したが、次のようにすることもできる。例えば、支持基板10のうち、半導体層12に形成された第1素子形成領域20を取り囲む絶縁分離トレンチ40と対向する位置にのみ絶縁分離トレンチ70が形成されていてもよいし、支持基板10のうち、半導体層12に形成された第2素子形成領域30を取り囲む絶縁分離トレンチ40と対向する位置にのみ絶縁分離トレンチ70が形成されていてもよい。このような半導体装置としても、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域と対向する部分との間に絶縁分離トレンチ70が形成されるため、本発明の効果を得ることができる。
【0082】
そして、上記第3実施形態では、支持基板10に絶縁分離トレンチ70を形成してSOI基板13を形成した後、半導体層12に絶縁分離トレンチ40を形成する例について説明したが、もちろんこれに限定されるものではない。例えば、P型領域10a上にN型領域10bが配置されて構成される支持基板10を用いてSOI基板13を形成した後、絶縁分離トレンチ40を形成する際に、埋込絶縁膜11およびN型領域10bを貫通する絶縁分離トレンチ40を形成してもよい。すなわち、半導体層12に形成される絶縁分離トレンチ40を埋込絶縁膜11およびN型領域10bを貫通して形成することにより、絶縁分離トレンチ70を構成することもできる。
【0083】
また、上記第5実施形態では、支持基板10のうち第1、第2素子形成領域20、30と対向する部分を含む領域にP型領域10aが形成されている例について説明したが、P型領域10aは、支持基板10のうち第1素子形成領域20と対向する部分のみに形成されていてもよいし、支持基板10のうち第2素子形成領域30と対向する部分のみに形成されていてもよい。すなわち、第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時にP型領域10aとN型領域10bとの間で構成される空乏層が位置していればよい。例えば、支持基板10のうち第1素子形成領域20と対向する部分にP型領域10aが形成されていれば、第1素子形成領域20から支持基板10にノイズが伝播された直後にノイズの伝播が抑制されることになり、第2素子形成領域30と対向する部分にP型領域10aが形成されていれば、ノイズが支持基板10から第2素子形成領域30に伝播されるときにノイズの伝播が抑制されることになる。
【0084】
さらに、上記第5実施形態では、第1、第2P型領域14a、14bを形成する領域にP型不純物をイオン注入して支持基板10を形成する例について説明したが、例えば、次のように支持基板10を形成することもできる。すなわち、まず、N型の基板の表層部にP型不純物を所定の加速電圧でイオン注入すると共に熱処理等することにより、第2P型領域14bを構成するP型層を形成する。つまり、N型の基板内でP型層がN型領域10bで挟まれる積層構造を形成する。その後、当該P型層にN型不純物をイオン注入すると共に熱処理等し、P型層内に部分的にN型層を形成することにより、互いに離間された第2P型領域14bを形成する。続いて、N型の基板の表層部にP型不純物を所定の加速電圧でイオン注入すると共に熱処理等することにより、第1P型領域14aを構成するP型層を形成する。そして、このP型層内にN型不純物をイオン注入すると共に熱処理等し、P型層内に部分的にN型層を形成することにより、互いに離間された第1P型領域14aを形成して上記第5実施形態の支持基板10を形成してもよい。
【符号の説明】
【0085】
10 支持基板
10a P型領域
10b N型領域
11 埋込絶縁膜
12 半導体層
13 SOI基板
20 第1素子形成領域
30 第2素子形成領域
40 絶縁分離トレンチ
【技術分野】
【0001】
本発明は、第1、第2素子形成領域を有し、第1、第2素子形成領域が絶縁分離トレンチにより絶縁分離された半導体装置に関するものである。
【背景技術】
【0002】
従来より、支持基板と、支持基板の表面に配置された絶縁膜と、当該絶縁膜を挟んで支持基板と反対側に配置された半導体層とを有するSOI(Silicon on Insulator)基板を用いて構成され、半導体層における第1、第2素子形成領域が絶縁分離トレンチにより、互いに絶縁分離された半導体装置が知られている(例えば、特許文献1参照)。
【0003】
具体的には、このような半導体装置では、半導体層に第1、第2素子形成領域を取り囲むトレンチが形成されると共にトレンチ内が絶縁体で埋め込まれることにより、第1、第2素子形成領域が互いに絶縁分離される絶縁分離トレンチが構成されている。そして、第1、第2素子形成領域には、ダイオードやトランジスタ等の半導体素子が形成されている。また、支持基板には、埋込絶縁膜側と反対側の裏面から埋込絶縁膜に達すると共に支持基板より抵抗値が小さい低抵抗領域が複数形成されていると共に、接地電極が備えられている。
【0004】
このような半導体装置は、例えば、第1、第2素子形成領域に形成された半導体素子のうち、第1素子形成領域に形成された半導体素子が外部機器と接続される。この場合、第1素子形成領域に形成された半導体素子から所定の信号を外部機器に出力する場合であったり、外部機器に電位変動が発生したりした場合等に、第1素子形成領域に対してノイズが印加されることがある。しかしながら、上記半導体装置では、第1素子形成領域に印加されたノイズは、支持基板に伝播されると低抵抗領域を介して接地電極から放出されるため、第1素子形成領域に印加されたノイズが第2素子形成領域に伝播されることを抑制することができる。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平9−283437号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、このような半導体装置では、支持基板に接地電極を備えなければならず、部品点数が増加してしまうという問題がある。
【0007】
本発明は上記点に鑑みて、支持基板に接地電極を備えることなく、第1、第2素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項1に記載の発明では、第1、第2素子形成領域(20、30)に形成された半導体素子のうち、第1素子形成領域(20)に形成された半導体素子は外部機器と接続されており、支持基板(10)は、第1導電型領域(10a)と第2導電型領域(10b)とを有し、第1素子形成領域(20)にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第1、第2導電型領域(10a、10b)で構成されるPNP接合またはNPN接合を有することを特徴としている。
【0009】
このような半導体装置では、支持基板(10)のうちノイズの伝播経路中に、第1、第2導電型領域(10a、10b)で構成されるPNP接合、またはNPN接合を有している。このため、例えば、第1導電型領域(10a)をP型領域とすると共に第2導電型領域(10b)をN型領域とした場合には、第1素子形成領域(20)に正のノイズが印加されたとき、当該ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播する際に、第2導電型領域(10b)と第1導電型領域(10a)との間に逆バイアス電圧が印加されることになり、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播されることが抑制される。
【0010】
同様に、第1素子形成領域(20)に負のノイズが印加されたとき、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播する際に、第2導電型領域(10b)と第1導電型領域(10a)との間に逆バイアス電圧が印加されることになり、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播されることが抑制される。
【0011】
すなわち、このような半導体装置では、支持基板(10)に接地電極を備えなくても、第1、第2素子形成領域(20、30)の間でノイズが伝播することを抑制することができる。そして、支持基板(10)に接地電極を備える必要が無いため、部品点数を削減することができる。
【0012】
例えば、請求項2に記載の発明のように、請求項1に記載の発明において、支持基板(10)のうち、第1素子形成領域(20)と対向する部分と第2素子形成領域(30)と対向する部分との間に、埋込絶縁膜(11)側と反対側の裏面から埋込絶縁膜(11)に達すると共に第1素子形成領域(20)と対向する部分を取り囲み、第1導電型領域(10a)で挟まれる第2導電型領域(10b)を形成することができる。
【0013】
また、請求項3に記載の発明のように、請求項1に記載の発明において、支持基板(10)を埋込絶縁膜(11)側と反対側の裏面から埋込絶縁膜(11)に達する複数の第1、第2導電型領域(10a、10b)を有する構成とし、埋込絶縁膜(11)側から視たとき、第1導電型領域(10a)と第2導電型領域(10b)とが格子状にレイアウトされ、かつ互いに繰り返し形成されたものとし、支持基板(10)のうち、第1素子形成領域(20)と対向する部分と第2素子形成領域(30)と対向する部分との間に、第1導電型領域(10a)に挟まれる第2導電型領域(10b)と、第2導電型領域(10b)に挟まれる第1導電型領域(10a)とを交互に繰り返し形成することができる。
【0014】
そして、請求項4に記載の発明のように、請求項1に記載の発明において、支持基板(10)を第1導電型領域(10a)上に第2導電型領域(10b)を配置して構成し、支持基板(10)のうち第1素子形成領域(20)と対向する部分と第2素子形成領域(30)と対向する部分との間に、埋込絶縁膜(11)側から第2導電型領域(10b)を貫通すると共に第1素子形成領域(20)と対向する部分を取り囲む絶縁分離トレンチ(70)を形成することができる。
【0015】
また、請求項5に記載の発明のように、請求項4に記載の発明において、支持基板(10)に形成される絶縁分離トレンチ(70)を、半導体層(12)に形成された絶縁分離トレンチ(40)を埋込絶縁膜(11)および第2導電型領域(10b)を貫通して形成することにより構成することができる。
【0016】
さらに、請求項6に記載の発明のように、請求項1に記載の発明において、支持基板(10)を第1導電型領域(10a)上に第2導電型領域(10b)を配置して構成し、当該支持基板(10)に埋込絶縁膜(11)側から第2導電型領域(10b)を貫通する複数の第1絶縁分離トレンチ(70a)をストライプ状に所定方向に延設すると共に、埋込絶縁膜(11)側から第2導電型領域(10b)を貫通する複数の第2絶縁分離トレンチ(70b)をストライプ状に当該延設方向と垂直方向に延設し、複数の第1絶縁分離トレンチ(70a)を、それぞれ隣接する第1絶縁分離トレンチ(70a)との間隔が第1素子形成領域(20)と第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くなるように形成し、複数の第2絶縁分離トレンチ(70b)を、それぞれ隣接する第2絶縁分離トレンチ(70b)との間隔が第1素子形成領域(20)と第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くなるように形成することができる。
【0017】
また、請求項7に記載の発明では、第1、第2素子形成領域(20、30)に形成された半導体素子のうち、第1素子形成領域(20)に形成された半導体素子は外部機器と接続されており、支持基板(10)は、第1導電型領域(10a)と当該第1導電型領域(10a)を囲む第2導電型領域(10b)とを有して構成され、第1素子形成領域(20)にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時に第1導電型領域(10a)と第2導電型領域(10b)との間で構成される空乏層を有することを特徴としている。
【0018】
このような半導体装置では、支持基板(10)のうちノイズの伝播経路中に、第1、第2導電型領域(10a、10b)で構成される空乏層を有している。このため、例えば、第1導電型領域(10a)をP型領域とすると共に第2導電型領域(10b)をN型領域とした場合には、第1素子形成領域(20)に正のノイズが印加されたとき、第2導電型領域(10b)と第1導電型領域(10a)との間に逆バイアス電圧が印加されることになり、ノイズが第2導電型領域(10b)から第1導電型領域(10a)に伝播されることが抑制される。
【0019】
また、第1素子形成領域(20)に負のノイズが印加されたとき、当該第2導電型領域(10b)と第1導電型領域(10a)との間に構成される空乏層が狭くなるが、この場合、ノイズは、第1導電型領域(10a)を避けながら第2導電型領域(10b)内を伝播して第2素子形成領域(30)に伝播されることになる。このため、支持基板(10)が第1導電型領域(10a)のみ、または第2導電型領域(10b)のみで構成された半導体装置と比較すると、第1導電型領域(10a)を避けながら第2導電型領域(10b)内を伝播するためにノイズの伝播経路が長くなり、支持基板(10)の抵抗成分の影響が大きくなる。このため、第1素子形成領域(20)に負のノイズが印加されたとしても、支持基板(10)が第1導電型領域(10a)のみ、または第2導電型領域(10b)のみで構成された半導体装置と比較すると、ノイズが第1素子形成領域(20)から第2素子形成領域(30)に伝播することが抑制される。
【0020】
すなわち、このような半導体装置としても、支持基板(10)に接地電極を備えることなく、第1、第2素子形成領域(20、30)の間でノイズが伝播することを抑制することができる。そして、支持基板(10)に接地電極を備える必要が無いため、部品点数を削減することができる。
【0021】
また、請求項8に記載の発明のように、請求項7に記載の発明において、支持基板(10)における表層部のうち、第1素子形成領域(20)と対向する部分および第2素子形成領域(30)と対向する部分を含む領域に、第2導電型領域(10b)に囲まれた第1導電型領域(10a)を形成することができる。
【0022】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【0023】
【図1】(a)は本発明の第1実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置の概略平面模式図、(c)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図2】(a)は第1素子形成領域に正のノイズが印加されたときの図1に示す半導体装置の状態を示す図であり、(b)は第1素子形成領域に負のノイズが印加されたときの図1に示す半導体装置の状態を示す図である。
【図3】第1素子形成領域に正のノイズが印加されたときの半導体装置の電界分布を示すシミュレーション結果である。
【図4】第1素子形成領域に正のノイズが印加されたときに第2素子形成領域に伝播されたノイズの電流値と、第1素子形成領域と第2素子形成領域との間に形成されたN型領域の本数との関係を示すシミュレーション結果である。
【図5】(a)は本発明の第2実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図6】本発明の第3実施形態における半導体装置の断面構成を示す図である。
【図7】(a)は第1素子形成領域に正のノイズが印加されたときの図6に示す半導体装置の状態を示す図であり、(b)は第1素子形成領域に負のノイズが印加されたときの図6に示す半導体装置の状態を示す図である。
【図8】(a)は本発明の第4実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図9】(a)は本発明の第5実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置における支持基板の概略平面模式図である。
【図10】(a)は第1素子形成領域に正のノイズが印加されたときの図9に示す半導体装置の状態を示す図であり、(b)は第1素子形成領域に負のノイズが印加されたときの図9に示す半導体装置の状態を示す図、(c)は支持基板にP型領域が形成されていない半導体装置において、第1素子形成領域に負のノイズが印加されたときの半導体装置の状態を示す図である。
【図11】(a)は本発明の第6実施形態における半導体装置の断面構成を示す図、(b)は(a)に示す半導体装置の概略平面模式図である。
【発明を実施するための形態】
【0024】
(第1実施形態)
本発明の第1実施形態について説明する。図1(a)は本実施形態における半導体装置の断面構成を示す図、図1(b)は図1(a)に示す半導体装置の概略平面模式図、図1(c)は図1(a)に示す半導体装置における支持基板の概略平面模式図である。なお、図1(a)は、図1(b)および図1(c)中のA−A断面に相当している。
【0025】
図1に示されるように、本実施形態の半導体装置は、表面を有する支持基板10と、支持基板10の表面に配置される埋込絶縁膜11と、埋込絶縁膜11を挟んで支持基板10と反対側に配置されるN型の半導体層12と、を有するSOI基板13を用いて構成されている。
【0026】
そして、半導体層12には、半導体層12における第1、第2素子形成領域20、30をそれぞれ取り囲むと共に、第1、第2素子形成領域20、30を互いに絶縁分離する絶縁分離トレンチ40が形成されている。本実施形態では、絶縁分離トレンチ40は、半導体層12の表面から埋込絶縁膜11に達するトレンチ41内に酸化物や窒化物等の絶縁体42が埋め込まれることにより構成されている。なお、図1(c)は支持基板10の概略平面模式図であるが、理解をし易くする為に、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に対応する符号を付してある。また、支持基板10の概略平面模式図とは、支持基板10を埋込絶縁膜11側から視たときの概略模式図のことである。
【0027】
半導体層12における第1、第2素子形成領域20、30には、それぞれ所定の半導体素子が形成されている。第1、第2素子形成領域20、30に形成される半導体素子は特に限定されるものではないが、本実施形態では、第1素子形成領域20にダイオードが形成されていると共に、第2素子形成領域30にNPNトランジスタが形成されている。
【0028】
ダイオードは、半導体層12の表層部に選択的に形成されたP型層21およびN+型層22と、半導体層12の表面に配置されている絶縁膜50のコンタクトホール51を介して、P型層21と電気的に接続されるアノード電極23と、N+型層22と電気的に接続されるカソード電極24とを備えた構成とされており、外部機器と電気的に接続されている。
【0029】
NPNトランジスタは、半導体層12の表層部に形成されたP型ベース領域31と、当該ベース領域31の表層部に形成されたN+型のエミッタ領域32と、ベース領域31と離間した位置に形成されたN+型のコレクタ領域33と、半導体層12の表面に配置されている絶縁膜50のコンタクトホール51を介して、ベース領域31と電気的に接続されるベース電極34と、エミッタ領域32と電気的に接続されるエミッタ電極35と、コレクタ領域33と電気的に接続されるコレクタ電極36とを備えた構成とされている。
【0030】
また、支持基板10は、本発明の第1導電型領域に相当するP型領域10aと本発明の第2導電型領域に相当するN型領域10bとを有して構成されている。そして、第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、P型領域10aおよびN型領域10bで構成されるPNP接合を有している。
【0031】
具体的には、本実施形態では、支持基板10のうち、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、埋込絶縁膜11側と反対側の裏面から埋込絶縁膜11に達すると共に第1素子形成領域20と対向する部分を取り囲むN型領域10bが形成されている。そして、このN型領域10bはP型領域10aに挟まれる構成とされている。言い換えると、支持基板10のうち、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、第1素子形成領域20と対向する部分から第2素子形成領域30と対向する部分に向かってPN接合領域とNP接合領域とが形成され、PN接合領域を二箇所有するPNP接合が構成されている。つまり、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分とは、PN接合分離されている。
【0032】
なお、図1では、支持基板10のうち第1素子形成領域20と第2素子形成領域30との間にN型領域10bが一つだけ形成されたものを図示しているが、このN型領域10bは何本形成されていてもよい。例えば、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、第1素子形成領域20と対向する部分を中心として4本のN型領域10bを同心枠上に形成することができる。また、特に限定されるものではないが、例えば、P型領域10aの濃度を1×1014cm−3程度とすることができ、N型領域10bの濃度を1×1014cm−3程度とすることができる。
【0033】
以上説明したように、本実施形態の半導体装置が構成されているが、上記半導体装置は、例えば、次のように製造される。すなわち、P型とされた基板を用意し、当該基板にN型不純物をイオン注入すると共に熱処理等を行ってN型領域10bを形成する。これにより、N型領域10bと、基板のうちN型領域10bとなる部分を除く部分にて構成されるP型領域10aを有する支持基板10が形成される。その後、エピタキシャル成長や貼り合わせ等を行ってSOI基板13を形成する。続いて、半導体層12のうち、第1、第2素子形成領域20、30に半導体素子を形成する。その後、第1、第2素子形成領域20、30をそれぞれ取り囲むトレンチ41をエッチング等により形成する。次に、トレンチ41内に絶縁体42を埋め込むことにより絶縁分離トレンチ40を構成し、絶縁膜50や電極23、24、34〜36を所定の半導体製造プロセスにて形成することにより、上記図1に示す半導体装置が製造される。
【0034】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。上記半導体装置では、第1素子形成領域20に形成されているダイオードが外部機器に接続されており、当該ダイオードには、ダイオードから外部機器に所定の信号を出力したり、接続されている外部機器に電位変動が発生したりした場合等に、ノイズが印加されることになる。この場合、当該ノイズは以下のようにして、第1素子形成領域20と第2素子形成領域30との間を伝播することが抑制される。図2(a)は、支持基板10の電位に対して、第1素子形成領域20に当該電位より高い電位である正のノイズが印加されたときの半導体装置の状態を示す図であり、図2(b)は、支持基板10の電位に対して、第1素子形成領域20に当該電位より低い電位である負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図2(a)中では、支持基板10のうち第2素子形成領域30と対向する部分のP型領域10aとN型領域10bとの間に構成される空乏層を空乏層61として破線で示しており、図2(b)中では、支持基板10のうち第1素子形成領域20と対向する部分のP型領域10aとN型領域10bとの間に構成される空乏層を空乏層62として破線で示している。また、図2中の矢印は、ノイズの伝播方向を示している。
【0035】
図2(a)に示されるように、第1素子形成領域20に正のノイズが印加されたとすると、第1素子形成領域20に印加されたノイズは、支持基板10を介して第2素子形成領域30に伝播しようとする。このとき、N型領域10bと支持基板10のうち第2素子形成領域30と対向する部分のP型領域10aとの間には逆バイアス電圧が印加されることになり、当該N型領域10bとP型領域10aとの間に構成される空乏層61が広がることになる。したがって、ノイズがN型領域10bから第2素子形成領域30と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0036】
図3は、第1素子形成領域20に正のノイズが印加されたときの半導体装置の電界分布を示すシミュレーション結果である。図3に示されるように、N型領域10bと支持基板10のうち第2素子形成領域30と対向する部分のP型領域10aとの間には逆バイアス電圧が印加されることになり、空乏層が広がっている、つまり、電界分布が発生していることを確認することができる。これにより、ノイズが第1素子形成領域20から第2素子形成領域30に伝播することを抑制することができる。
【0037】
また、図2(b)に示されるように、第1素子形成領域20に負のノイズが印加されたとすると、N型領域10bと支持基板10のうち第1素子形成領域20と対向する部分のP型領域10aとの間には逆バイアス電圧が印加されることになり、当該P型領域10aとN型領域10bとの間に構成される空乏層62が広がることになる。したがって、ノイズがN型領域10bから第1素子形成領域20と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0038】
次に、支持基板10のうち第1素子形成領域20と第2素子形成領域30との間に形成されるN型領域10bの本数について説明する。図4は、第1素子形成領域20に正のノイズが印加されたときに第2素子形成領域30に伝播されたノイズの電流値と、第1素子形成領域20と第2素子形成領域30との間に形成されたN型領域10bの本数との関係を示すシミュレーション結果である。なお、図4は、P型領域10aの濃度を1×1014cm−3とし、N型領域10bの濃度を1×1014cm−3としたときのものである。
【0039】
図4に示されるように、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に上記構成のN型領域10bを形成した場合には、第2素子形成領域30に伝播されるノイズを抑制することができる。そして、当該N型領域10bの本数を増やすほど第2素子形成領30に伝播されるノイズを抑制することができ、例えば、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に8本のN型領域10bを形成した場合には、N型領域10bを形成しない場合と比較して、33.7%のノイズを抑制することができる。これは、N型領域10bの本数を増やすほど、ノイズがN型領域10bからP型領域10aに伝播される際に空乏層がノイズの伝播を抑制するためである。
【0040】
以上より、N型領域10bの本数を増やすほどノイズの伝播を抑制できるが、実際にはN型領域10bを増やすほど半導体装置自体が大型化してしまうため、N型領域10bは4本程度であることが好ましい。
【0041】
以上説明したように、本実施形態の半導体装置では、支持基板10のうちノイズの伝播経路中に、つまり、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、PNP接合が構成されている。このため、第1素子形成領域20に正のノイズが印加されたときには、ノイズがN型領域10bから第2素子形成領域30と対向するP型領域10aに伝播する際に、当該N型領域10bとP型領域10aとの間に逆バイアス電圧が印加されることになる。したがって、ノイズがN型領域10bから第2素子形成領域30と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0042】
同様に、第1素子形成領域20に負のノイズが印加されたときには、ノイズがN型領域10bから第1素子形成領域20と対向するP型領域10aに伝播する際に、当該N型領域10bとP型領域10aとの間に逆バイアス電圧が印加されることになる。したがって、ノイズがN型領域10bから第1素子形成領域20と対向するP型領域10aに伝播することを抑制することができ、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0043】
以上より、本実施形態の半導体装置では、支持基板10に接地電極を備えなくても、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。また、支持基板10に接地電極を備えないため、部品点数を削減することもできる。
【0044】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、P型領域10aとN型領域10bとの配置を変更したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図5(a)は、本実施形態における半導体装置の断面構成を示す図、図5(b)は図5(a)に示す半導体装置における支持基板10の概略平面模式図である。なお、図5(a)は図5(b)中のB−B断面に相当している。また、図5(b)は支持基板10の概略平面模式図であるが、理解をし易くする為に、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に対応する符号を付してある。さらに、図5(b)は断面図ではないが、理解をし易くするために、P型領域10aにハッチングを施してある。
【0045】
図5に示されるように、本実施形態では、支持基板10は、埋込絶縁膜11側と反対側の裏面から埋込絶縁膜11に達する複数のP型領域10aとN型領域10bとを有している。そして、これらP型領域10aとN型領域10bとは、支持基板10を埋込絶縁膜11側から視たとき、格子状にレイアウトされ、かつ互いに繰り返し形成されている。具体的には、支持基板10を埋込絶縁膜11側から視たとき、複数のN型領域10bの平面パターンは、それぞれ正方形状とされていると共に頂角が他のN型領域10bの頂角と接するように形成されている。そして、N型領域10bで囲まれるP型領域10aの平面パターンもそれぞれN型領域10bと同じ正方形状とされている。すなわち、支持基板10を埋込絶縁膜11側から視たとき、支持基板10は、P型領域10aおよびN型領域10bにより構成される市松模様にレイアウトされている。
【0046】
そして、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、P型領域10aに挟まれるN型領域10bとN型領域10bに挟まれるP型領域10aとが交互に繰り返し成されている。つまり、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、P型領域10aと当該P型領域10aに挟まれるN型領域10bで構成されるPNP接合と、N型領域10bと当該N型領域10bに挟まれるP型領域10aで構成されるNPN接合が交互に繰り返し形成されている。言い換えると、P型領域10aおよびN型領域10bは、平面パターンにおいて、正方形状を構成する一辺が、第1素子形成領域20と第2素子形成領域30との間の長さより短くされている。
【0047】
このようは半導体装置では、平面パターンにおいて、正方形状を構成する一辺が、第1素子形成領域20と第2素子形成領域30との間の長さより短くされたP型領域10aおよびN型領域10bが支持基板10に形成されている。このため、半導体層12に第1、第2素子形成領域20、30をそれぞれ取り囲む絶縁分離トレンチ40を形成するとき、半導体層12と支持基板10とのアライメント合わせをしなくても、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には、P型領域10aに挟まれるN型領域10bとN型領域10bに挟まれるP型領域10aが交互に繰り返し形成されることになる。つまり、このような半導体装置では、半導体層12に半導体素子や絶縁分離トレンチ40を形成する際の半導体層12側と支持基板10側のアライメント合わせを不要とすることができつつ、上記第1実施形態と同様の効果を得ることができる。
【0048】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、P型領域10a上にN型領域10bを配置して支持基板10を構成すると共に当該N型領域10bを貫通する絶縁分離トレンチを形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図6は、本実施形態における半導体装置の断面構成を示す図である。
【0049】
図6に示されるように、本実施形態では、P型領域10a上にN型領域10bが配置されて支持基板10が構成されている。そして、支持基板10には、第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間に、具体的には半導体層12に形成された絶縁分離トレンチ40と対向する位置に、埋込絶縁膜11側からN型領域10bを貫通する絶縁分離トレンチ70が形成されている。言い換えると、支持基板10におけるN型領域10bのうち、第1素子形成領域20と対向する部分および第2素子形成領域30と対向する部分は、それぞれ絶縁分離トレンチ70により取り囲まれており、離間した状態になっている。
【0050】
つまり、本実施形態の半導体装置は、支持基板10に伝播されたノイズが、支持基板10のうち第1素子形成領域20と対向するN型領域10b、P型領域10a、第2素子形成領域30と対向するN型領域10bを順に伝播することになり、ノイズの伝播経路中にNPN接合を有した構成とされている。
【0051】
なお、絶縁分離トレンチ70は、半導体層12に形成された絶縁分離トレンチ40と同様に、埋込絶縁膜11からN型領域10bを貫通するトレンチ71内に酸化物や窒化物等の絶縁体72が埋め込まれて構成されている。
【0052】
このような半導体装置は、例えば、次のように製造される。すなわち、P型の基板を用意した後、当該基板上にエピタキシャル成長によりN型領域10bを積層して支持基板10を形成する。続いて、当該支持基板10に絶縁分離トレンチ70を形成した後に、エピタキシャル成長や貼り合わせ等を行ってSOI基板13を構成し、第1、第2素子形成領域20、30に半導体素子を形成する。次に、半導体層12のうち、第1、第2素子形成領域20、30をそれぞれ取り囲む位置、言い換えると、絶縁分離トレンチ70と対向する位置に絶縁分離トレンチ40を形成することにより、上記図6に示す半導体装置が製造される。
【0053】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。図7(a)は、第1素子形成領域20に正のノイズが印加されたときの半導体装置の状態を示す図であり、図7(b)は、第1素子形成領域20に負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図7(a)中では、支持基板10のうち第1素子形成領域20と対向するN型領域10bとP型領域10aとの間に構成される空乏層を空乏層63として破線で示し、図7(b)中では、支持基板10のうち第2素子形成領域30と対向するN型領域10bとP型領域10aとの間に構成される空乏層を空乏層64として破線で示している。また、図7中の矢印は、ノイズの伝播方向を示している。
【0054】
図7(a)に示されるように、第1素子形成領域20に正のノイズが印加されたとすると、支持基板10には上記構成の絶縁分離トレンチ70が形成されているため、ノイズの伝播経路は、第1素子形成領域20と対向するN型領域10b、P型領域10a、第2素子形成領域30と対向するN型領域10bとなる。そして、支持基板10のうち第1素子形成領域20と対向する部分に位置するN型領域10bとP型領域10aとの間には逆バイアス電圧が印加されることになるため、当該P型領域10aとN型領域10bとの間に構成される空乏層63が広がることになる。このため、第1、第2素子形成領域20、30の間でノイズが伝播することが抑制される。
【0055】
同様に、図7(b)に示されるように、第1素子形成領域20に負のノイズが印加されたとすると、支持基板10のうち第2素子形成領域30と対向する部分に位置するN型領域10bとP型領域10aとの間には逆バイアス電圧が印加されることになる。そして、当該P型領域10aとN型領域10bとの間に構成される空乏層64が広がることになる。このため、第1、第2素子形成領域20、30の間でノイズが伝播することが抑制される。
【0056】
このような半導体装置としても、第1素子形成領域20にノイズが印加されたとき、支持基板10はノイズの伝播経路中にNPN接合を有しているため、上記第1実施形態と同様の効果を得ることができる。
【0057】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態の半導体装置は、第3実施形態に対して、支持基板10のうち埋込絶縁膜11側の平面パターンが格子状となるように絶縁分離トレンチ70を形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図8(a)は、本実施形態における半導体装置の断面構成を示す図、図8(b)は図8(a)に示す半導体装置における支持基板10の概略平面模式図である。なお、図8(a)は、図8(b)中のC−C断面に相当している。また、図8(b)は支持基板10の概略平面模式図であるが、理解をし易くする為に、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に対応する符号を付してある。さらに、図8(b)は断面図ではないが、理解をし易くするために、絶縁分離トレンチ70にハッチングを施してある。
【0058】
図8に示されるように、本実施形態では、支持基板10に複数の絶縁分離トレンチ70が形成されている。そして、複数の絶縁分離トレンチ70は、支持基板10のうち埋込絶縁膜11側の平面パターンが格子状となるように形成されている。
【0059】
具体的には、支持基板10には、複数の第1絶縁分離トレンチ70aが所定方向(図8(b)中紙面上下方向)にストライプ状に延設され、複数の第2絶縁分離トレンチ70bが当該所定方向と垂直方向(図8(b)中紙面左右方向)にストライプ状に延設されている。
【0060】
そして、複数の第1絶縁分離トレンチ70aは、それぞれ隣接する第1絶縁分離トレンチ70aとの間隔が、等間隔で形成されていると共に第1素子形成領域20と第2素子形成領域30との間の長さのうち最も短い部分の長さより短くされている。また、複数の第2絶縁分離トレンチ70bは、それぞれ隣接する第2絶縁分離トレンチ70bとの間隔が、等間隔で形成されていると共に第1素子形成領域20と第2素子形成領域30との間の長さのうち最も短い部分の長さより短くされている。
【0061】
このような半導体装置では、支持基板10に複数の絶縁分離トレンチ70が形成されており、第1、第2絶縁分離トレンチ70a、70bは、それぞれ隣接する第1、第2絶縁分離トレンチ70a、70bとの間隔が第1素子形成領域20と第2素子形成領域30との間の長さのうち最も短い部分の長さより短くされている。このため、半導体層12に第1、第2素子形成領域20、30を取り囲む絶縁分離トレンチ40を形成するとき、半導体層12と支持基板10とのアライメント合わせをしなくても、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域30と対向する部分との間には絶縁分離トレンチ70が形成されることになる。したがって、このような半導体装置では、半導体層12に半導体素子や絶縁分離トレンチ40を形成する際の半導体層12側と支持基板10側のアライメント合わせを不要とすることができつつ、上記第3実施形態と同様の効果を得ることができる。
【0062】
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、支持基板10の表層部に複数のP型領域10aを離間して形成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図9(a)は、本実施形態における半導体装置の断面構成を示す図、図9(b)は図9(a)に示す半導体装置における支持基板10の概略平面模式図である。なお、図9(a)は図9(b)中のD−D断面に相当している。また、図9(b)は支持基板10の概略平面模式図であるが、理解をし易くするために、支持基板10のうち半導体層12に形成された絶縁分離トレンチ40、第1、第2素子形成領域20、30と対向する位置に、対応する符号を付してある。
【0063】
図9に示されるように、本実施形態の半導体装置では、支持基板10における表層部のうち第1、第2素子形成領域20、30と対向する部分を含む領域に、N型領域10bで囲まれるP型領域10aが複数離間して形成されている。具体的には、支持基板10には、表面近傍に形成された第1P型領域14aと、当該1P型領域14aよりも深い位置に形成された第2P型領域14bとが形成されている。そして、これら第1、第2P型領域14a、14bは、オフ時に、N型領域10bとの間に構成されるそれぞれの空乏層が連なる構成とされ、かつ第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に空乏層が位置するように形成されている。
【0064】
このような半導体装置の支持基板10は、例えば、N型の基板の表層部に、所定の加速電圧で第2P型領域14bを構成するP型不純物をイオン注入した後、当該加速電圧より小さい加速電圧で第1P型領域14aを構成するP型不純物をイオン注入し、基板を熱処理することにより製造される。
【0065】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。図10(a)は、第1素子形成領域20に正のノイズが印加されたときの半導体装置の状態を示す図であり、図10(b)は、第1素子形成領域20に負のノイズが印加されたときの半導体装置の状態を示す図である。また、図10(c)は、支持基板10にP型領域10aが形成されていない半導体装置において、第1素子形成領域20に負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図10(a)中では、N型領域10bとP型領域10aとの間に構成される空乏層を空乏層65として破線で示している。また、図10(b)および(c)中の矢印は、ノイズの伝播方向を示している。
【0066】
図10(a)に示されるように、第1素子形成領域20に正のノイズが印加されたとすると、支持基板10のうちN型領域10bとP型領域10aとの間には逆バイアス電圧が印加されることになり、当該N型領域10bとP型領域10aとの間に構成される空乏層65が広がることになる。このため、ノイズが第1素子形成領域20から第2素子形成領域30に伝播することが抑制される。
【0067】
また、図10(b)に示されるように、第1素子形成領域20に負のノイズが印加されたとすると、支持基板10のうちN型領域10bとP型領域10aとの間には順バイアス電圧が印加されることになり、当該N型領域10bとP型領域10aとの間に構成される空乏層が狭くなる。この場合、ノイズは、P型領域10aを避けながらN型領域10b内を伝播することになる。すなわち、図10(c)に示されるように、支持基板10にP型領域10aを形成しない場合と比較すると、P型領域10aを避けながらN型領域10b内を伝播するためにノイズの伝播経路が長くなり、支持基板10の抵抗成分の影響が大きくなる。このため、第1素子形成領域20に負のノイズが印加されたとしても、支持基板10にP型領域10aを形成しない場合と比較すると、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0068】
このような半導体装置では、支持基板10の表層部にN型領域10bで囲まれるP型領域10aが形成されており、支持基板10のうちノイズの伝播経路中にP型領域10aとN型領域10bとの間に構成される空乏層を有している。このため、第1素子形成領域20に正のノイズが印加されたときには、当該空乏層が広がることになり、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0069】
また、第1素子形成領域20に負のノイズが印加されたときには、P型領域10aを避けながら当該ノイズはN型領域10b内を伝播するため、支持基板10にP型領域10aを形成しない場合と比較すると、ノイズの伝播経路が長くなり、支持基板10の抵抗成分の影響が大きくなる。このため、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0070】
そして、このような半導体装置では、支持基板10の裏面から埋込絶縁膜11に達するP型領域10aを形成する必要がないため、上記第1実施形態の半導体装置と比較して、製造工程を簡略化すると共に製造コストを低減することができる。
【0071】
(第6実施形態)
本発明の第6実施形態について説明する。本実施形態の半導体装置は、第1実施形態に対して、半導体層12のうち第1素子形成領域20と第2素子形成領域30との間にPNP接合を構成したものであり、その他に関しては第1実施形態と同様であるため、ここでは説明を省略する。図11(a)は、本実施形態における半導体装置の断面構成を示す図、図11(b)は図11(a)に示す半導体装置の概略平面模式図である。なお、図11(a)は図11(b)中のE−E断面に相当している。
【0072】
図11に示されるように、本実施形態では、半導体層12のうち第1素子形成領域20と第2素子形成領域30との間には、P型層80と、P型層80に挟まれるN型層81とが配置されており、PNP接合が構成されている。具体的には、P型層80は、絶縁分離トレンチ40をそれぞれ取り囲むと共に、半導体層12の表面から埋込絶縁膜11に達する状態で形成されており、各P型層80はそれぞれ離間した状態とされている。そして、各P型層80の間にN型層81を構成する半導体層12が位置する構成とされることにより、PNP接合が構成されている。
【0073】
また、第1、第2素子形成領域20、30の間には、半導体層12の表面に配置されている絶縁膜50のコンタクトホール51を介して、N型層81と電気的に接続される電極52が備えられている。この電極52は、第1素子形成領域20にノイズが印加された際に、N型層81に残留するノイズを外部に放出するものである。
【0074】
このような半導体装置では、第1素子形成領域20にノイズが印加されると、当該ノイズが絶縁分離トレンチ40を介して第2素子形成領域30に伝播しようとすることがある。しかしながら、本実施形態では、半導体層12のうち、第1、第2素子形成領域20、30の間にPNP接合が構成されている。このため、第1素子形成領域20に正のノイズが印加されたとき、第2素子形成領域30側のP型層80とN型層81との間には逆バイアス電圧が印加されることになる。そして、当該P型層80とN型層81との間に構成される空乏層が広がるため、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0075】
同様に、第1素子形成領域20に負のノイズが印加されたとき、第1素子形成領域20側のP型層80とN型層81との間には逆バイアス電圧が印加されることになる。そして、当該P型層80とN型層81との間に構成される空乏層が広がることになるため、第1、第2素子形成領域20、30の間でノイズが伝播することを抑制することができる。
【0076】
以上説明したように、本実施形態の半導体装置では、第1素子形成領域20にノイズが印加されたとき、絶縁分離トレンチ40を介して第1、第2素子形成領域20、30の間でノイズが伝播することも抑制しつつ、上記第1実施形態と同様の効果を得ることができる。
【0077】
(他の実施形態)
上記各実施形態では、第1導電型領域をP型領域10aとし、第2導電型領域をN型領域10bとした半導体装置について説明したが、第1導電型領域をN型領域とし、第2導電型領域をP型領域とした半導体装置とすることもできる。
【0078】
また、上記第1実施形態では、支持基板10のうち第1素子形成領域20と第2素子形成領域30との間にN型領域10bが形成されている例について説明したが、N型領域10bは、第1素子形成領域20と対向する部分を中心として同心枠上に形成されることにより、第2素子形成領域30と対向する部分に形成されていてもよい。
【0079】
さらに、上記第1、第2実施形態では、P型の基板を用い、当該基板にN型不順物をイオン注入すると共に熱処理してP型領域10aおよびN型領域10bを有する支持基板10を形成する例について説明したが、もちろんこれに限定されるものではない。例えば、P型の基板にトレンチを形成すると共に、トレンチ内にN型のエピタキシャル層を埋め込んでN型領域10bを形成することにより、P型領域10aおよびN型領域10bを有する支持基板10を形成することもできる。
【0080】
また、上記第3実施形態では、P型領域10a上にN型領域10bをエピタキシャル成長させて支持基板10を形成する例について説明したが、例えば、P型の基板を用意した後、当該基板の表層部にイオン注入や熱処理等を行ってN型領域10bを形成することにより、支持基板10を形成することもできる。また、P型の基板とN型の基板とを貼り合せて支持基板10を形成することもできる。
【0081】
さらに、上記第3実施形態では、支持基板10には、半導体層12に形成された第1、第2素子形成領域20、30をそれぞれ取り囲む絶縁分離トレンチ40と対向する位置に、埋込絶縁膜11側からN型領域10bを貫通する絶縁分離トレンチ70が形成されている例について説明したが、次のようにすることもできる。例えば、支持基板10のうち、半導体層12に形成された第1素子形成領域20を取り囲む絶縁分離トレンチ40と対向する位置にのみ絶縁分離トレンチ70が形成されていてもよいし、支持基板10のうち、半導体層12に形成された第2素子形成領域30を取り囲む絶縁分離トレンチ40と対向する位置にのみ絶縁分離トレンチ70が形成されていてもよい。このような半導体装置としても、支持基板10のうち第1素子形成領域20と対向する部分と第2素子形成領域と対向する部分との間に絶縁分離トレンチ70が形成されるため、本発明の効果を得ることができる。
【0082】
そして、上記第3実施形態では、支持基板10に絶縁分離トレンチ70を形成してSOI基板13を形成した後、半導体層12に絶縁分離トレンチ40を形成する例について説明したが、もちろんこれに限定されるものではない。例えば、P型領域10a上にN型領域10bが配置されて構成される支持基板10を用いてSOI基板13を形成した後、絶縁分離トレンチ40を形成する際に、埋込絶縁膜11およびN型領域10bを貫通する絶縁分離トレンチ40を形成してもよい。すなわち、半導体層12に形成される絶縁分離トレンチ40を埋込絶縁膜11およびN型領域10bを貫通して形成することにより、絶縁分離トレンチ70を構成することもできる。
【0083】
また、上記第5実施形態では、支持基板10のうち第1、第2素子形成領域20、30と対向する部分を含む領域にP型領域10aが形成されている例について説明したが、P型領域10aは、支持基板10のうち第1素子形成領域20と対向する部分のみに形成されていてもよいし、支持基板10のうち第2素子形成領域30と対向する部分のみに形成されていてもよい。すなわち、第1素子形成領域20にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時にP型領域10aとN型領域10bとの間で構成される空乏層が位置していればよい。例えば、支持基板10のうち第1素子形成領域20と対向する部分にP型領域10aが形成されていれば、第1素子形成領域20から支持基板10にノイズが伝播された直後にノイズの伝播が抑制されることになり、第2素子形成領域30と対向する部分にP型領域10aが形成されていれば、ノイズが支持基板10から第2素子形成領域30に伝播されるときにノイズの伝播が抑制されることになる。
【0084】
さらに、上記第5実施形態では、第1、第2P型領域14a、14bを形成する領域にP型不純物をイオン注入して支持基板10を形成する例について説明したが、例えば、次のように支持基板10を形成することもできる。すなわち、まず、N型の基板の表層部にP型不純物を所定の加速電圧でイオン注入すると共に熱処理等することにより、第2P型領域14bを構成するP型層を形成する。つまり、N型の基板内でP型層がN型領域10bで挟まれる積層構造を形成する。その後、当該P型層にN型不純物をイオン注入すると共に熱処理等し、P型層内に部分的にN型層を形成することにより、互いに離間された第2P型領域14bを形成する。続いて、N型の基板の表層部にP型不純物を所定の加速電圧でイオン注入すると共に熱処理等することにより、第1P型領域14aを構成するP型層を形成する。そして、このP型層内にN型不純物をイオン注入すると共に熱処理等し、P型層内に部分的にN型層を形成することにより、互いに離間された第1P型領域14aを形成して上記第5実施形態の支持基板10を形成してもよい。
【符号の説明】
【0085】
10 支持基板
10a P型領域
10b N型領域
11 埋込絶縁膜
12 半導体層
13 SOI基板
20 第1素子形成領域
30 第2素子形成領域
40 絶縁分離トレンチ
【特許請求の範囲】
【請求項1】
表面を有する支持基板(10)と、前記支持基板(10)の前記表面に配置される埋込絶縁膜(11)と、前記埋込絶縁膜(11)を挟んで前記支持基板(10)と反対側に配置される半導体層(12)と、を有する半導体基板(13)のうち、前記半導体層(12)には、前記半導体層(12)における第1、第2素子形成領域(20、30)をそれぞれ取り囲むと共に、前記第1、第2素子形成領域(20、30)を互いに絶縁分離する絶縁分離トレンチ(40)が形成され、前記第1、第2素子形成領域(20、30)にそれぞれ半導体素子が形成された半導体装置において、
前記第1、第2素子形成領域(20、30)に形成された前記半導体素子のうち、前記第1素子形成領域(20)に形成された前記半導体素子は外部機器と接続されており、
前記支持基板(10)は、第1導電型領域(10a)と第2導電型領域(10b)とを有し、前記第1素子形成領域(20)にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、前記第1、第2導電型領域(10a、10b)で構成されるPNP接合またはNPN接合を有することを特徴とする半導体装置。
【請求項2】
前記支持基板(10)のうち、前記第1素子形成領域(20)と対向する部分と前記第2素子形成領域(30)と対向する部分との間には、前記埋込絶縁膜(11)側と反対側の裏面から前記埋込絶縁膜(11)に達すると共に前記第1素子形成領域(20)と対向する部分を取り囲み、前記第1導電型領域(10a)で挟まれる第2導電型領域(10b)が形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記支持基板(10)は、前記埋込絶縁膜(11)側と反対側の裏面から前記埋込絶縁膜(11)に達する複数の前記第1、第2導電型領域(10a、10b)を有し、前記埋込絶縁膜(11)側から視たとき、前記第1導電型領域(10a)と前記第2導電型領域(10b)とが格子状にレイアウトされ、かつ互いに繰り返し形成されており、前記第1素子形成領域(20)と対向する部分と前記第2素子形成領域(30)と対向する部分との間に、前記第1導電型領域(10a)に挟まれる前記第2導電型領域(10b)と、前記第2導電型領域(10b)に挟まれる第1導電型領域(10a)とが交互に繰り返し形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記支持基板(10)は、前記第1導電型領域(10a)上に前記第2導電型領域(10b)が配置されて構成されており、前記第1素子形成領域(20)と対向する部分と前記第2素子形成領域(30)と対向する部分との間には、前記埋込絶縁膜(11)側から前記第2導電型領域(10b)を貫通すると共に前記第1素子形成領域(20)と対向する部分を取り囲む絶縁分離トレンチ(70)が形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記支持基板(10)に形成される前記絶縁分離トレンチ(70)は、前記半導体層(12)に形成された前記絶縁分離トレンチ(40)が前記埋込絶縁膜(11)および前記第2導電型領域(10b)を貫通して形成されることにより構成されることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記支持基板(10)は、前記第1導電型領域(10a)上に前記第2導電型領域(10b)が配置されて構成されており、前記埋込絶縁膜(11)側から前記第2導電型領域(10b)を貫通する複数の第1絶縁分離トレンチ(70a)がストライプ状に所定方向に延設されていると共に、前記埋込絶縁膜(11)側から前記第2導電型領域(10b)を貫通する複数の第2絶縁分離トレンチ(70b)がストライプ状に前記所定方向と垂直方向に延設されており、
複数の前記第1絶縁分離トレンチ(70a)は、それぞれ隣接する前記第1絶縁分離トレンチ(70a)との間隔が第1素子形成領域(20)と第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くされ、複数の前記第2絶縁分離トレンチ(70b)は、それぞれ隣接する第2絶縁分離トレンチ(70b)との間隔が第1素子形成領域(20)と前記第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くされていることを特徴とする請求項1に記載の半導体装置。
【請求項7】
表面を有する支持基板(10)と、前記支持基板(10)の前記表面に配置される埋込絶縁膜(11)と、前記埋込絶縁膜(11)を挟んで前記支持基板(10)と反対側に配置される半導体層(12)と、を有する半導体基板(13)のうち、前記半導体層(12)には、前記半導体層(12)における第1、第2素子形成領域(20、30)をそれぞれ取り囲むと共に、前記第1、第2素子形成領域(20、30)を互いに絶縁分離する絶縁分離トレンチ(40)が形成され、前記第1、第2素子形成領域(20、30)にそれぞれ半導体素子が形成された半導体装置において、
前記第1、第2素子形成領域(20、30)に形成された前記半導体素子のうち、前記第1素子形成領域(20)に形成された前記半導体素子は外部機器と接続されており、
前記支持基板(10)は、第1導電型領域(10a)と前記第1導電型領域(10a)を囲む第2導電型領域(10b)とを有して構成され、前記第1素子形成領域(20)にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時に前記第1導電型領域(10a)と前記第2導電型領域(10b)との間で構成される空乏層が位置していることを特徴とする半導体装置。
【請求項8】
前記支持基板(10)における表層部のうち、前記第1素子形成領域(20)と対向する部分および前記第2素子形成領域(30)と対向する部分を含む領域に、前記第2導電型領域(10b)に囲まれた前記第1導電型領域(10a)が形成されていることを特徴とする請求項7に記載の半導体装置。
【請求項1】
表面を有する支持基板(10)と、前記支持基板(10)の前記表面に配置される埋込絶縁膜(11)と、前記埋込絶縁膜(11)を挟んで前記支持基板(10)と反対側に配置される半導体層(12)と、を有する半導体基板(13)のうち、前記半導体層(12)には、前記半導体層(12)における第1、第2素子形成領域(20、30)をそれぞれ取り囲むと共に、前記第1、第2素子形成領域(20、30)を互いに絶縁分離する絶縁分離トレンチ(40)が形成され、前記第1、第2素子形成領域(20、30)にそれぞれ半導体素子が形成された半導体装置において、
前記第1、第2素子形成領域(20、30)に形成された前記半導体素子のうち、前記第1素子形成領域(20)に形成された前記半導体素子は外部機器と接続されており、
前記支持基板(10)は、第1導電型領域(10a)と第2導電型領域(10b)とを有し、前記第1素子形成領域(20)にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、前記第1、第2導電型領域(10a、10b)で構成されるPNP接合またはNPN接合を有することを特徴とする半導体装置。
【請求項2】
前記支持基板(10)のうち、前記第1素子形成領域(20)と対向する部分と前記第2素子形成領域(30)と対向する部分との間には、前記埋込絶縁膜(11)側と反対側の裏面から前記埋込絶縁膜(11)に達すると共に前記第1素子形成領域(20)と対向する部分を取り囲み、前記第1導電型領域(10a)で挟まれる第2導電型領域(10b)が形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記支持基板(10)は、前記埋込絶縁膜(11)側と反対側の裏面から前記埋込絶縁膜(11)に達する複数の前記第1、第2導電型領域(10a、10b)を有し、前記埋込絶縁膜(11)側から視たとき、前記第1導電型領域(10a)と前記第2導電型領域(10b)とが格子状にレイアウトされ、かつ互いに繰り返し形成されており、前記第1素子形成領域(20)と対向する部分と前記第2素子形成領域(30)と対向する部分との間に、前記第1導電型領域(10a)に挟まれる前記第2導電型領域(10b)と、前記第2導電型領域(10b)に挟まれる第1導電型領域(10a)とが交互に繰り返し形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記支持基板(10)は、前記第1導電型領域(10a)上に前記第2導電型領域(10b)が配置されて構成されており、前記第1素子形成領域(20)と対向する部分と前記第2素子形成領域(30)と対向する部分との間には、前記埋込絶縁膜(11)側から前記第2導電型領域(10b)を貫通すると共に前記第1素子形成領域(20)と対向する部分を取り囲む絶縁分離トレンチ(70)が形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記支持基板(10)に形成される前記絶縁分離トレンチ(70)は、前記半導体層(12)に形成された前記絶縁分離トレンチ(40)が前記埋込絶縁膜(11)および前記第2導電型領域(10b)を貫通して形成されることにより構成されることを特徴とする請求項4に記載の半導体装置。
【請求項6】
前記支持基板(10)は、前記第1導電型領域(10a)上に前記第2導電型領域(10b)が配置されて構成されており、前記埋込絶縁膜(11)側から前記第2導電型領域(10b)を貫通する複数の第1絶縁分離トレンチ(70a)がストライプ状に所定方向に延設されていると共に、前記埋込絶縁膜(11)側から前記第2導電型領域(10b)を貫通する複数の第2絶縁分離トレンチ(70b)がストライプ状に前記所定方向と垂直方向に延設されており、
複数の前記第1絶縁分離トレンチ(70a)は、それぞれ隣接する前記第1絶縁分離トレンチ(70a)との間隔が第1素子形成領域(20)と第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くされ、複数の前記第2絶縁分離トレンチ(70b)は、それぞれ隣接する第2絶縁分離トレンチ(70b)との間隔が第1素子形成領域(20)と前記第2素子形成領域(30)との間の長さのうち最も短い部分の長さより短くされていることを特徴とする請求項1に記載の半導体装置。
【請求項7】
表面を有する支持基板(10)と、前記支持基板(10)の前記表面に配置される埋込絶縁膜(11)と、前記埋込絶縁膜(11)を挟んで前記支持基板(10)と反対側に配置される半導体層(12)と、を有する半導体基板(13)のうち、前記半導体層(12)には、前記半導体層(12)における第1、第2素子形成領域(20、30)をそれぞれ取り囲むと共に、前記第1、第2素子形成領域(20、30)を互いに絶縁分離する絶縁分離トレンチ(40)が形成され、前記第1、第2素子形成領域(20、30)にそれぞれ半導体素子が形成された半導体装置において、
前記第1、第2素子形成領域(20、30)に形成された前記半導体素子のうち、前記第1素子形成領域(20)に形成された前記半導体素子は外部機器と接続されており、
前記支持基板(10)は、第1導電型領域(10a)と前記第1導電型領域(10a)を囲む第2導電型領域(10b)とを有して構成され、前記第1素子形成領域(20)にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時に前記第1導電型領域(10a)と前記第2導電型領域(10b)との間で構成される空乏層が位置していることを特徴とする半導体装置。
【請求項8】
前記支持基板(10)における表層部のうち、前記第1素子形成領域(20)と対向する部分および前記第2素子形成領域(30)と対向する部分を含む領域に、前記第2導電型領域(10b)に囲まれた前記第1導電型領域(10a)が形成されていることを特徴とする請求項7に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−15429(P2012−15429A)
【公開日】平成24年1月19日(2012.1.19)
【国際特許分類】
【出願番号】特願2010−152689(P2010−152689)
【出願日】平成22年7月5日(2010.7.5)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
【公開日】平成24年1月19日(2012.1.19)
【国際特許分類】
【出願日】平成22年7月5日(2010.7.5)
【出願人】(000004260)株式会社デンソー (27,639)
【Fターム(参考)】
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