Fターム[5F140DA00]の内容
絶縁ゲート型電界効果トランジスタ (137,078) | 保護 (215)
Fターム[5F140DA00]の下位に属するFターム
保護素子の配置・レイアウト (34)
ウェルによる分離 (10)
ソースードレイン一体化抵抗 (3)
ソースードレインでパンチスルー (14)
基板との間でブレークダウン (19)
保護を素子で行うもの (118)
センサー、温度、電流検知 (12)
Fターム[5F140DA00]に分類される特許
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半導体装置
【課題】印加されたサージによって破壊されることをより抑制することのできる半導体装置を提供する。
【解決手段】半導体装置1は、薄膜SOI基板10の薄膜SOI層40に、入力保護用のダイオード5を有する。そして、このダイオード5を構成する高濃度P型領域41に電気的に接続された電極50aと、同じくダイオード5を構成する高濃度N型領域42に電気的に接続された電極50bとのいずれか一方を介して印加されたサージが、これら両電極50a及び50bのうちの他方の電極に向けて薄膜SOI層40の内部を流れることに起因して該薄膜SOI層40で発生する熱を、熱吸収部材60の相変化を通じて吸収する。
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半導体装置およびその製造方法
【課題】電気的にフローティングした配線に蓄積する電荷を、半導体基板に逃がすこと。
【解決手段】第1主面12aを備えた半導体基板12と、第1主面側に設けられたMOSFET14と、MOSFETのゲート電極26およびゲート電極に電気的に接続された配線を含む第1配線構造体36と、第1主面および第1主面に電気的に接続された配線を含む第2配線構造体38と、第1および第2構造体のどちらとも接触し、かつ、第1および第2配線構造体間を接続している、酸化イットリウムからなる非導電性膜16とを備える
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半導体装置およびその設計方法
【課題】 製造コストの増大や半導体装置性能を損なうことのなく、静電気放電耐量の高い半導体静電気放電保護装置を提供することを目的とする。
【解決手段】 半導体基板に形成した半導体回路上に導電体を配設し、前記導電体の一部を電源ラインに接続し、残る前記導電体をグランドラインに接続することにより気中放電モデルにおける静電気放電耐量を向上させることができる。さらに、半導体回路に占める導電体面積比を40%以上とすることで面積効率の良い半導体静電気保護装置とする。
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横型短チャネルDMOS
【課題】 ゲート抵抗およびオン抵抗が低く、高速スイッチング特性および電流駆動特性に優れた横型短チャネルDMOSを提供する。
【解決手段】 P型半導体基体106の表面近傍にはN−型エピタキシャル層110が形成され、その表面近傍にはP型ウェル114およびN+型ソース領域116が形成されている。N−型エピタキシャル層110の表面近傍には、オン抵抗低減用N型ウェル134が形成され、その表面近傍にはN+型ドレイン領域118が形成されている。P型半導体基体106とN−型エピタキシャル層110との境界の、上面から見て少なくともP型ウェル114と重なり合う部分にはN型埋め込み層108が形成されている。また、このN型埋め込み層108の少なくとも一部とN−型エピタキシャル層110とが接するように、N型埋め込み層108の上面を覆うようにP型埋め込み層109が形成されている。
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半導体装置の製造方法及び半導体装置
【課題】ダミーパターンの面積を大きくしなくても、半導体素子や配線へのプラズマチャージ量を少なくする。
【解決手段】 半導体基板1にトランジスタ11を形成すると共に、半導体基板1上にMNOS素子10を形成する。MNOS素子10に電荷を蓄積した後、層間絶縁膜20を形成する。層間絶縁膜20に、ゲート電極5b上に位置する第1の接続孔20b、及びMNOS素子10上に位置する第2の接続孔20aを形成する。層間絶縁膜20上に、第1の接続孔20bを介してゲート電極5bに接続する配線22bを形成すると共に、第2の接続孔20aを介してMNOS素子10に接続するダミーパターン22aを形成する。
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