【課題】フューズを用いずにベリファイ読み出しの判定をワイアードオア構成により行うことを可能とし、フューズを設けない分、チップサイズを従来に比較して低減した不揮発性半導体記憶装置を提供する。
【解決手段】本発明の不揮発性半導体記憶装置は、複数のビット線及び複数のワード線各々が交差し、交差した部分に不揮発性のメモリセルが配置されたメモリセルアレイと、メモリセルアレイの欠陥ビット線と置換する冗長ビット線を備える不良置換回路と、ビット線毎に設けられ、ワード線で選択されたメモリセルに書き込むまたは読み出したデータを記憶するラッチを含むページバッファと、ベリファイ処理でビット線から読み出し、ページバッファのラッチに書き込まれたデータを、複数のビット線単位で一括判定する一括判定回路と、欠陥ビット線に対応するページバッファにおけるラッチに疑似データを書き込む疑似データ書込回路とを有する。 （もっと読む）

【課題】ヒューズＲＯＭに書き込まれているデータが、書き込む期待値とした期待値データと一致しているか否かを検出する機能を有する半導体装置を供給する。
【解決手段】本発明は、ヒューズＲＯＭの書込状態を示す書込データがヒューズ回路５１A、５１B及び５１Cの各々から供給される比較部６００を有している。この比較部６００は、ヒューズＲＯＭに書き込むデータである期待値データも入力され、この期待値データとヒューズＲＯＭに実際に書き込まれている書込状態を示す書込データとを比較し、比較結果を出力する。そして、本発明によれば、出力回路６５が複数のヒューズＲＯＭのデータの判定結果を１つの出力パッドNC５０１から１ビットの判定データとして出力する。 （もっと読む）

【課題】置換に用いる生死情報が記憶する記憶部を有する半導体装置を提供する。
【解決手段】本発明は、通常メモリセルにおける欠陥メモリセルを置換するために設けられた冗長メモリセルを、置換単位の冗長ブロック毎に試験し、冗長ブロック全体の冗長メモリセルが良品であるか否かをテストするテスト回路を有している。また、テスト回路にの試験結果で、冗長ブロック全体の冗長メモリセルが良品の場合、冗長ブロックを良品であることを示し、冗長ブロックのいずれかの冗長メモリセルが不良の場合、冗長ブロックが欠陥メモリセルの置換に使用できない不良であることを示す生死情報を記憶するＲＯＭ領域を有している。パッケージング後の試験で検出された欠陥メモリセルを、冗長メモリセルと置換する際、ＲＯＭ領域からいずれの冗長ブロックが置換に使用できるかを確認するため、ＲＯＭ領域から生死情報を読み出すための読出回路を有している。 （もっと読む）

【課題】不良救済に伴うメモリアクセスを、簡便かつ高速に実現する。
【解決手段】半導体記憶装置におけるスペアメモリ内に、不良救済回数を記憶する冗長メモリセルアレイを設ける。外部より信号を受けると、当該冗長メモリセルアレイに信号が切り替わり、不良救済回数の判定が行われる。その後、当該判定結果を基に、さらに不良メモリセルの判定を行うか、あるいは、判定を終えてメインメモリセルにデータの書き込みを行うか、決定する。このように、不良救済回数を記憶する冗長メモリセルアレイを設けることで、不良救済状態を素早く把握することが可能となる。 （もっと読む）

【課題】特定領域の信頼性確保を可能とした不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのユーザーアクセス可能領域内で高い信頼性が要求される特定領域の良／不良情報を保持するレジスタと、前記特定領域が不良であってかつこれがアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記ユーザーアクセス可能領域内でバックアップ領域をアクセスし、前記特定領域が不良であってかつ前記バックアップ領域がアクセスされたとき、前記レジスタの良／不良情報に基づいて内部的に前記特定領域をアクセスするように、内部アドレス変換をアドレス変換回路と、を有する。 （もっと読む）

【課題】アンチヒューズ素子への書き込み処理を高速に行うことが可能なアンチヒューズ回路を提供する。
【解決手段】本発明によるアンチヒューズ回路は、不揮発的にデータを保持するアンチヒューズ素子３３０と、アンチヒューズ素子３３０に書き込むべきデータを一時的に保持するラッチ回路３２０とを備える。ラッチ回路３２０への書き込みはナノ秒オーダーで実行可能であることから、複数のチップにそれぞれ異なる不良アドレスを書き込む場合であっても、ラッチ回路３２０への書き込み処理を極めて短時間で完了することができる。これにより、アンチヒューズ素子３３０への実際の書き込み処理については、複数のチップについて並列に実行することができ、結果的にアンチヒューズ素子３３０への書き込み処理を高速に行うことが可能となる。 （もっと読む）

【課題】容易に、不良アドレスを電気的に確認することが可能な半導体記憶装置を提供。
【解決手段】半導体記憶装置10は、アドレスバッファ12、ロウデコーダ14、カラムデコーダ16、ヒューズ回路18、メモリセルアレイ20、レギュレータ22、センスアンプ24、冗長センスアンプ26、アンプ出力選択回路28、入出力バッファ30、およびテストモード回路32を含み、テストモード回路32によってセンスアンプ24および冗長センスアンプ26を制御し、正規メモリセルにアクセスされた際に出力される信号と、冗長メモリセルにアクセスされた際に出力される信号とのレベルを異ならせる。よって容易に不良アドレスを電気的に確認することが可能である。 （もっと読む）

内蔵メモリ内の１以上の不良を修理するためのメモリ修理回路は少なくとも１つのヒューズレジスタ及び当該ヒューズレジスタに結合された状態機械回路を含む。状態機械回路は、（ｉ）内蔵メモリ内の１以上の不良に関するステータス情報を受信し、（ii）ステータス情報に基づいてメモリが修理可能かを判断し、（iii）メモリが修理可能であるとみなされるときは、メモリの不良メモリセルに対応するアドレスを記憶し、（iv）メモリ修理回路に供給された電圧源を用いて、不良メモリセルに対応するアドレスをヒューズレジスタに焼き付け、及び（ｖ）不良メモリセルに対応するアドレスがヒューズレジスタに焼き付けられたことを確認するように動作する第１の状態機械を実装する状態機械回路を備える。状態機械回路がさらに、（ｉ）少なくとも１つのヒューズレジスタに記憶された情報を内蔵メモリに関連する少なくとも１つの修理レジスタにダウンロードし、及び（ii）アドレスが内蔵メモリ内の不良メモリ部分に対応する回路で受信されると、不良メモリ部分へのアクセスを少なくとも１つの修理レジスタに再ルーティングするように動作する第２の状態機械を実装する。
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【課題】個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる半導体記憶装置およびそれを用いた電子機器を提供する。
【解決手段】ｎビットを記憶するために、２個のメモリセル２００,２０１からなるｍ組(ｍ＞ｎ)のメモリセル群１０１〜１０ｍを有する。上記メモリセル群１０１〜１０ｍの各々に、データ“０”、データ“１”および置換メモリセル群であることを示す３種類の状態のうちのいずれか１種類の状態を記憶する。 （もっと読む）

【課題】 半導体集積回路が良品か否かを容易に識別する。
【解決手段】 プログラム回路は、第１プログラム部がプログラムされているときにパス信号を活性化する。第１プログラム部は、内部回路のテストがパスしたときにプログラムされる。モード設定回路は、外部制御により動作モードを通常動作モードまたはテストモードに切り替える。状態制御回路は、通常動作モード中にパス信号が非活性化されているときに、内部回路のうち一部の回路に正常動作と異なる異常動作を実行させる。通常動作モードにおいて、異常動作を認識することにより、半導体集積回路が不良であることを容易に認識できる。テストモードに移行することなく、不良を認識できるため、例えば、半導体集積回路を購入するユーザにも、不良を容易に認識できる。 （もっと読む）

【課題】メモリモジュールの電気的試験で不良と判定された揮発性メモリを交換することなく、不良メモリセルの救済が可能なメモリモジュールの救済方法及びメモリモジュールを提供する。
【解決手段】不良と判定された揮発性メモリのメモリセルに対応する不良行アドレス及び不良列アドレス、並びに不良と判定された揮発性メモリを判別するための不良デバイス情報を不揮発性メモリへ格納しておき、システムの立ち上げ時に、不揮発性メモリに格納されたそれらの情報を、アドレス端子を介して揮発性メモリへ転送して保持し、不良と判定された揮発性メモリのメモリセルに対応するアドレスが入力された場合は、揮発性メモリで保持された情報を用いて該メモリセルに代わって冗長メモリセルへアクセスする。 （もっと読む）

【課題】 メモリモジュールは、搭載されている複数のDRAMが同時動作するために、モジュール状態では不良DRAMの特定ができないという問題がある。またモジュール状態で冗長回路へ置換する場合には、不良DRAM以外のDRAMの冗長回路が不要に浪費されるという問題もある。
【解決手段】 本発明の半導体記憶装置はチップ選択回路を備える。冗長回路に置換されたメモリアドレスを半導体記憶装置固有の認識情報（ID）とすることでモジュール内の半導体記憶装置を選択可能とする。モジュール状態で入力されたアドレスに一致したIDを有する半導体記憶装置が選択され、動作モードあるいはスタンバイモードに設定される。 （もっと読む）

【課題】メモリセルの冗長救済に用いるヒューズを複数のメモリ回路について共有化した場合に対応した歩留まり予測を可能にする。
【解決手段】複数のメモリ回路１〜４が、冗長救済のためのヒューズを共有する場合には、複数のメモリ回路１〜４をその総容量に等しい容量を有する１つのメモリ回路５と置換して、歩留まり算出を行う。 （もっと読む）

【課題】冗長メモリセルのデータを誤り無く確実に読出し、置換制御を正確に行うことができる不揮発性半導体記憶装置を提供する。
【解決手段】冗長メモリセルアレイ１ａ中のメモリセルに対応する閾値電圧を有するダミーメモリセル１８６のゲートに、昇圧電圧ＶＤＤＲに対応する電圧を与えてダミーメモリセル１８６のデータ読出しを行う。ダミーメモリセル１８６から読み出されるべきデータと、実際にダミーメモリセル１８６から読み出されたデータとを比較し、その比較結果に基づきリダンダンシ置換制御の開始を許可する。 （もっと読む）

【課題】容量ヒューズの温度マージンによる不良を検出可能とする半導体記憶装置の提供。
【解決手段】温度マージンチェック回路は、第１及び第２のテストモード信号の論理和をとる第１の論理回路（１１１）と、前記容量ヒューズが書き込み又は未書き込み状態であるかを示す信号を入力し、前記第１の論理回路の出力を入力とし制御されるトランスファゲート（１１３、１１４）と、フリップフロップ（１１５、１１６）と、第１及び第２のテストモード信号の一方と、インバータ（１１５）出力の反転信号と、ヒューズ判定信号の反転信号とを入力とし否定論理和演算を行う第２の論理回路（１１９）と、第１及び第２のテストモード信号の他方と、インバータ（１１５）の出力と、ヒューズ判定信号とを入力とし否定論理和演算を行う第３の論理回路（１２０）と、前記第２および第３の論理回路の出力を入力し否定論理和演算を行う第４の論理回路（１２１）を備えている。 （もっと読む）

【課題】
オンチップコンペアラッチ機能を備えた半導体記憶装置において、１ビット目以外のフェイルをラッチ可能とする半導体記憶装置の提供。
【解決手段】
複数のデータバス信号からの読み出しデータ信号と外部からの入力データ信号を受けてこれらが互いに一致するか比較し比較結果信号を出力する比較回路から出力される比較結果信号を受け、制御信号に基づき、フェイル情報をラッチした結果を出力するラッチ回路は、フェイル情報のラッチ出力の制御信号が活性状態の期間に、前記比較回路から出力される所定番目のフェイル情報をラッチして出力する。 （もっと読む）

【課題】 冗長救済後も冗長救済前に用いたテストパターンを用いてテストすることができる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリ領域１０内にメモリセル領域２０と冗長メモリセル領域３０を含め、データの書き込み回路１００と、データの読み出し回路１１０と、メモリセル領域１０中で不良が発生した場合に不良メモリセルの不良情報を記憶する不良情報記憶回路１２０と、不良情報記憶回路１２０の不良情報に含まれるアドレス情報とメモリセル領域１０のメモリセルを選択するアドレスを比較するアドレス比較回路１３０と、アドレス比較回路１３０においてアドレスが一致したときにデータを変換するかどうかの判定を行うデータ判定回路１４０と、データ判定回路１４０からの信号を元に書き込み回路１００へのデータ、及び読み出し回路１１０からのデータを変換するデータ変換回路１５０を備える。 （もっと読む）

【課題】 半導体装置に用いるプログラムヒューズの数を削減する。
【解決手段】 複数のプログラムヒューズの切断パターンによって所望のアドレスを記憶する記憶回路群２１と、記憶回路群２１に記憶されたアドレスと選択されたアドレスとの一致を検出する一致検出部２２と、複数のプログラムヒューズの少なくとも一つが切断されていることに応答して、一致検出部２２を活性化させる使用判定部２３とを有する第１のヒューズ回路１１を少なくとも一つ備える。このように、第１のヒューズ回路１１は、プログラムヒューズ自体の切断の有無によって使用状態又は不使用状態の判定を行っていることから、イネーブルヒューズが不要となる。 （もっと読む）

【課題】 本発明は、歩留まりを向上させることができる半導体記憶装置を提供することを目的とする。
【解決手段】 メモリセルアレイにおけるロウ方向に沿って配置され、不良メモリセルを救済するためのリダンダンシーメモリセルからなる少なくとも１つのリダンダンシーワード線と、外部から与えられたロウアドレスと、内部に予め格納されている不良メモリセルアドレスのロウアドレスとを比較し、両者が一致すると判定した場合には、リダンダンシーロウデコーダを活性化すると共に、ロウアドレスに所定のアドレス変換を施して出力するリダンダンシー判定回路と、リダンダンシー判定回路から与えられたロウアドレスに基づいて、所望のリダンダンシーワード線を選択するリダンダンシーロウデコーダとを備えることを特徴とする。 （もっと読む）

【課題】リダンダンシ回路を備えた半導体記憶装置に使用されるヒューズの数は増加する一方であり、ヒューズが正しい状態にプログラムされたかどうかを確認することが重要な課題になっている。
【解決手段】リダンダンシ回路の使用／未使用をチェックするロールコールテストの他に第２のロールコールテストモードとしてヒューズプログラムチェックモードを追加する。第２のテストモード信号により、イネーブルヒューズのプログラム情報を遮断する論理回路を構成することで、イネーブルヒューズ及びアドレスヒューズのプログラム状態を確認できる半導体記憶装置を提供する。 （もっと読む）