【課題】メモリセルアレイの占有面積を低減すると共に、使用する電源の容量および占有面積を低減することができる半導体記憶装置の提供を図る。
【解決手段】オープンビット線方式のコアアーキテクチャを有する半導体記憶装置であって、複数のアレイ領域ＢＫ０〜ＢＫ８，ＢＫ０’を有し、前記各アレイ領域は、当該アレイ領域の両端のエッジ部分に配置され、冗長ワード線ＷＬrdのみを有する２つの冗長アレイブロックＢＫ０，ＢＫ０’と、前記２つの冗長アレイブロック間でそれぞれセンスアンプＳＡを介して交互に配置され、リアルワード線ＷＬrlのみを有する複数のリアルアレイブロックＢＫ１〜ＢＫ８と、任意の第１アレイ領域で前記リアルワード線を前記冗長ワード線に置き換えるワード線の冗長処理を行うとき、当該第１アレイ領域の電源容量を増大する電源容量制御手段と、を有する。 （もっと読む）

【課題】２個の隣接する列ブロックのいずれにも欠陥がある場合でも、これらの列ブロックの救済が可能な半導体記憶装置を提供する。
【解決手段】データ線シフト回路５８は、偶数番目の正規ブロックに欠陥がある場合に、偶数番目の正規ブロックおよび偶数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、偶数番目の内部正規データ線ＮＩＯＸおよび偶数番目の内部スペアデータ線ＳＩＯＸと偶数番目の外部データ線ＥＩＯＸとの接続を行ない、奇数番目の正規ブロックに欠陥がある場合に、奇数番目の正規ブロックおよび奇数番目のスペアブロックを対象としたシフトリダンダンシ方式によって、奇数番目の内部正規データ線ＮＩＯＸおよび奇数番目の内部スペアデータ線ＳＩＯＸと奇数番目の外部データ線ＥＩＯＸとの接続を行なう。 （もっと読む）

【課題】スタンバイ電流が小さく、ラッチアップに強い半導体記憶装置を提供する。
【解決手段】このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１を備える。したがって、スタンバイ電流を低減化し、ラッチアップ現象の発生を抑制することができる。 （もっと読む）

【課題】 過大スタンドバイ電流が流れているチップを特定し、製造コストを増大させることなく歩留まり向上を図る。
【解決手段】 第１のチップ識別信号を設定するための第１の設定手段と、前記第１の設定手段により設定された前記第１のチップ識別信号を更新し、第２のチップ識別信号を設定するための第２の設定手段と、外部から供給される電源電圧を昇圧して内部電圧を生成する高電圧発生回路と、前記内部電圧を受けて動作するメモリコア回路と、外部から入力されるチップアドレスと前記第１のチップ識別信号または前記第２のチップ識別信号とが一致した場合に、チップ選択信号を出力するチップセレクト回路と、前記チップ選択信号及び外部コマンドを受けて活性化し、前記高電圧発生回路の昇圧動作を停止させるパワーオフ回路と、前記パワーオフ回路を前記外部コマンドに依らず強制的に活性化させるためのフラグデータを格納する記憶部と、を具備する。 （もっと読む）

【課題】ブロックリペア装置及び方法を提供する。
【解決手段】本発明によるブロックリペア装置は、複数のセルブロック１０と、前記複数のセルブロックのリペア信号を出力するブロックリペアヒューズ部３０と、前記ブロックリペア信号に応じて、前記複数のセルブロックを活性化するか、又は前記複数のセルブロックのうち不良セルブロックを電気的に孤立させるための制御信号を出力するブロックアイソレーション制御部４０と、セルブロックアドレス信号に応じて、前記不良セルブロックを他のセルブロックで代替するためのブロックリペア選択信号を出力するブロックリペア選択部５０と、を含む。 （もっと読む）

【課題】ビット線とワード線のショート欠陥によるスタンバイ電流不良を対策しながら、小さなレイアウト面積で、高い冗長救済率、かつ確実な冗長救済可能にするダイナミック型半導体記憶装置の提供。
【解決手段】シェアードセンスアンプにおける、一側のビット線対用のイコライズ回路と、他側のビット線対用のイコライズ回路とに対し、共通に１つの電流制限素子を設け、電流制限素子を通して、両方の側のイコライズ回路にビット線プリチャージ電位を供給する。 （もっと読む）

【課題】 冗長セルアレイを有する半導体メモリにおいてリーク電流を削減する。
【解決手段】 レギュラーセルアレイおよび冗長セルアレイは、第１または第２電源電圧と、第３電源電圧とを受けるレギュラーメモリセルおよび冗長メモリセルをそれぞれ有する。第２電源電圧と第３電源電圧の差は、第１電源電圧と第３電源電圧の差より小さい。電源制御回路は、メモリセルのアクセスを許可する通常動作モード中に、冗長セルアレイが使用されないときに、レギュラーセルアレイに第１電源電圧を供給し、冗長セルアレイに第２電源電圧を供給する。使用されない冗長セルアレイの冗長メモリセルに供給される２つの電源電圧の差を小さくできるため、使用されない冗長メモリセルのリーク電流（電源電流）を小さくできる。この結果、不良のメモリセルが存在しないときに、半導体メモリのスタンバイ電流を削減できる。 （もっと読む）

【課題】消費電力を低減できる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、内部電源発生回路と、半導体メモリと、前記半導体メモリの不良情報を記録する記憶回路３３と、前記不良情報が読み出された場合に、前記内部電源発生回路から発生する内部電源を停止するように構成された制御回路３９とを具備する。 （もっと読む）

【課題】ビット線対毎に短絡電流を遮断することができ，その遮断のための制御信号の本数を減らした半導体記憶装置を提供する。
【解決手段】通常メモリセルアレイと，当該通常メモリセルアレイ内の不良ビットと置換される冗長メモリセルアレイとを有する半導体記憶装置において，複数のワード線とそれと交差する複数のビット線対とそれらの交差位置に配置された複数のメモリセルとを有するメモリセルアレイと，隣接するメモリセルアレイの間に配置され，両側のメモリセルアレイのビット線対でシェアされる複数のセンスアンプ回路とを有する。そして，センスアンプ回路と両側のビット線対との間にそれぞれ，不良を有するコラムにおいてセンスアンプ回路とビット線対とを切り離す電流遮断回路が設けられる。この電流遮断回路により，センスアンプ回路のプリチャージ電位からビット線とワード線との短絡に流れる短絡電流を抑制することができる。 （もっと読む）

【課題】ＮＢＴＩによるメモリセルの劣化を緩和する機構を備えたＳＲＡＭを得ること。
【解決手段】記憶ノードＮ１が“Ｈ”レベルに、記憶ノードＮ２が“Ｌ”レベルに設定されているデータ保持状態が継続する場合に、電圧コントロール回路１１，１２が駆動されると、ロードトランジスタＱ１，Ｑ３の各ソース電極には電圧“Ｈ−β”が印加され、ドライバトランジスタＱ２，Ｑ４の各ソース電極の電位は所定値αＶ持ち上がった状態になるので、記憶ノードＮ１は“Ｈ−β”レベルとなり、記憶ノードＮ２は“Ｌ＋α”レベルとなる。ＮＢＴＩの影響を受けるロードトランジスタＱ１のゲート電圧とソース・ドレイン間電圧との電圧差は、通常動作時の電圧“Ｈ”から電圧“Ｈ−（α＋β）”に引き下げられる。これによって、当該ＳＲＡＭへのアクセスが行われない状況下において温度が高い状態で推移してもＮＢＴＩによる閾値電圧の劣化の進行を抑えることができる。 （もっと読む）

【課題】従来の半導体記憶装置は、クロス不良が発生した場合、増大するのリーク電流量が大きい問題があった。
【解決手段】本発明にかかる半導体記憶装置は、第１のセルアレイ内のビット線対を所定の電位にする第１のプリチャージ回路１３ａと、第２のセルアレイ内のビット線対を所定の電位にする第２のプリチャージ回路１３ｂと、センスアンプ１０と第１のセルアレイとを接続する第１のスイッチ回路１１ａと、センスアンプ１０と第２のセルアレイとを接続する第２のスイッチ回路１１ｂと、第１、第２のスイッチ回路の導通状態を制御するスイッチ制御回路１２とを有し、センスアンプ１０が第１、第２のセルアレイのいずれもにもアクセスを行わない非選択状態において、スイッチ制御回路１２は、予め実行されるスタンバイ時の電流検査の結果に基づき、第１、第２のスイッチ回路のうちいずれか一方を導通状態に制御するものである。 （もっと読む）

【課題】スタンバイ電流不良でありかつ動作正常のメモリセルを検出し、スタンバイ電流異常を救済する。
【解決手段】メモリ電源線（ＭＶＤＬａ，ＭＶＤＬｂ）を、スイッチゲート（２１５ａ，２１５ｂ）により、テスト動作時電源ノードから切離す。このメモリ電源線の電圧を、検出保持回路（１６ａ，１６ｂ）で検出し、所定値以下のときには対応のメモリ電源線を接地電圧レベルに駆動する。このメモリ電源線の電圧レベルをラッチ回路（２００ａ，２００ｂ）によりラッチし、ラッチ信号に従ってスイッチゲートを導通／非導通状態に設定する。これにより、スタンバイ電流不良でかつ動作正常のメモリセルを動作不良状態に設定する。 （もっと読む）

【課題】不良ダイの検出時に、マルチダイ・パッケージが改装されて、より少数のアクティブ・ダイを有する使用可能なパッケージとなるように、マルチダイ・パッケージを設計するための方法および手段を提供する。
【解決手段】この方法は、（１）必要なときに不良ダイを外部に分離することができるように、パッケージ内の特定のピンを切り離すこと、（２）必要なときに電流のサージによって溶断することができるヒューズ接続をダイに埋め込むこと、および（３）電気工学の分野で周知である他の同様の手法を含むことができる。 （もっと読む）

【課題】 ブートシーケンス時に利用される情報を記憶する内部ＲＯＭを効率良く使用することが可能な不揮発性半導体メモリを有した半導体集積回路装置を提供する。
【解決手段】 ディフェクティブブロックのアドレス情報を含むブロック置換情報の登録が可能なブロック置換情報登録領域、及びバッドブロックのアドレス情報を含むバッドブロック情報の登録が可能なバッドブロック情報登録領域を含む記憶部と、ブロック置換情報がセットされるブロック置換情報レジスタ群と、バッドブロック情報がセットされるバッドブロックフラグレジスタ群とを備える。ブートシーケンス時に、ブロック置換情報レジスタ群は、記憶部から読み出したブロック置換情報に従ってセットする（ＳＴ．５）。また、バッドブロックフラグレジスタ群は、記憶部から読み出したブロック置換情報、及びバッドブロック情報の双方に従ってセットする（ＳＴ．６及びＳＴ．８）。 （もっと読む）

【課題】メモリセルの書き込みレベルを改善することによって、安定したメモリセル特性を持たせる。
【解決手段】メモリセル電源制御回路３は、データの書き込み時に選択されるカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、Ｐ型ＭＯＳトランジスタＱＰ６とＱＰ７の分圧比で決定される、ＶＤＤレベルより低い電圧値に制御する。リーク補償回路４は、データの書き込み時における非選択のカラム、およびデータの読み出し時における全てのカラムのメモリセル１の電源（メモリセル電源ＶＤＤＭ１）を、ＶＤＤレベルに制御する。 （もっと読む）

【課題】 冗長ワード線を有する半導体記憶装置において、ワード不良が同一ワード線において、１箇所以上発生しても、置換されたワード線がフローティングすることによって生ずる誤信号の発生を防止する。
【解決手段】 あらかじめ各メモリセルが備えるアクセストランジスタおよびドライブトランジスタのゲート酸化膜に基板制御イネーブル信号を接続しておき、不良ワードが存在するロウアドレス、または不良ワードが存在するアドレスに対応する基板制御イネーブル信号を制御することにより、アクセルトランジスタおよびドライブトランジスタのゲート酸化膜を絶縁破壊し、アクセストランジスタおよびドライブトランジスタをオフ状態にしてワード線のフローティング状態を回避することができるため、選択されたワードに基づいて読み出された信号に生ずる誤信号の発生を防止することができる。 （もっと読む）

【課題】プリチャージ又はスタンバイ区間の間コア電圧／２の電圧レベルに昇圧されているビットライン対を接地電圧レベルに制御し、ワードラインに流れる不要な漏洩電流を取り除くことができるようにする。
【解決手段】ブロック選択信号の活性化の可否に従い駆動制御信号を制御する制御信号生成部と、プリチャージ区間の間、前記駆動制御信号にターンオンされてビットラインの電圧レベルを接地電圧レベルに遷移させ、前記ビットラインからワードラインに形成される電流経路を遮断する複数個の電流遮断駆動素子とを備える。 （もっと読む）

【課題】電源投入直後において、ヒューズの切断の有無が早期かつ確実に検出可能な半導体装置を得る。
【解決手段】昇圧電源回路系１は内部に昇圧チャージポンプを有し、この昇圧チャージポンプを活性化するための発振起動信号ＲＥＮを電流救済回路系２に出力する。発振起動信号ＲＥＮは電源投入直後から間欠的に“Ｈ”（昇圧チャージポンプの活性化を指示するレベル）パルスとなる信号である。電流救済回路系２は、発振起動信号ＲＥＮに基づき電源供給制御信号ＶＳＡ＜１＞〜ＶＳＡ＜ｋ＞をメモリセル群ＭＧ１〜ＭＧｋに供給する。この電源供給制御信号ＶＳＡ＜１：ｋ＞の有効／無効により対応のメモリセル群ＭＧ１〜ＭＧｋの給電の通電／停止が決定する。 （もっと読む）

【課題】 半導体記憶装置においてアレイ面積を増大させることなくアレイ内の短絡不良を検出して分離する。
【解決手段】 複数のメモリセルを有するメモリマット（ＭＭ）内において、不良列救済単位（ＲＢＵ）ごとにローカルプリチャージ電圧伝達線（１３ｕ，１３ｌ）を配設する。各ローカルプリチャージ電圧伝達線に対して短絡検出回路（２０）を設ける。短絡検出回路は、電源投入時に対応のローカルプリチャージ電圧伝達線の電圧レベルを検出し、その検出結果に従ってメインプリチャージ電圧伝達線（１５ｕ、１５ｌ）と対応のローカルプリチャージ電圧伝達線と接続または分離する。 （もっと読む）