メモリ装置
【課題】配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【解決手段】微結晶である第1の導電性微粒子を含む微結晶層22と、微結晶層22を挟むトンネル絶縁膜21、23とを有する第1の二重トンネル接合構造と、微結晶である第2の導電性微粒子を含む微結晶層26と、微結晶層26を挟むトンネル絶縁膜25、27とを有する第2の二重トンネル接合構造と、第1の二重トンネル接合構造と第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、第1の二重トンネル接合構造、電荷蓄積層、及び第2の二重トンネル接合構造を挟む第1、第2の導電層とを備える。第1の導電性微粒子の平均粒径は、第2の導電性微粒子の平均粒径と異なっている。
【解決手段】微結晶である第1の導電性微粒子を含む微結晶層22と、微結晶層22を挟むトンネル絶縁膜21、23とを有する第1の二重トンネル接合構造と、微結晶である第2の導電性微粒子を含む微結晶層26と、微結晶層26を挟むトンネル絶縁膜25、27とを有する第2の二重トンネル接合構造と、第1の二重トンネル接合構造と第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、第1の二重トンネル接合構造、電荷蓄積層、及び第2の二重トンネル接合構造を挟む第1、第2の導電層とを備える。第1の導電性微粒子の平均粒径は、第2の導電性微粒子の平均粒径と異なっている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリ装置に関するものであり、例えば、クロスポイント型のメモリセルアレイに配置される2端子のメモリ素子を備えたメモリ装置に関するものである。
【背景技術】
【0002】
従来技術の2端子のメモリ素子は以下のような構造を有している。導体またはn型(p型)半導体で形成された配線上に、シリコン酸化膜からなるトンネル絶縁膜が配置され、その上にクーロンブロッケイド条件(電子1個の帯電エネルギーが熱揺らぎよりも大きいこと)を満たすシリコン微結晶(シリコン微粒子)が微結晶間に隙間があるように形成されている。
【0003】
微結晶表面には、シリコン酸化膜からなるトンネル絶縁膜が形成され、その上にシリコンリッチな組成のシリコン窒化膜が形成されている。さらに、シリコン窒化膜上には、導体またはn型(p型)半導体で形成された上側の配線が設けられている。
【0004】
このようなメモリ素子構造では、トラップ準位を多く含むシリコン窒化膜中のトラップ伝導により、配線表面間に電流が流れ得る。その電流はトラップ中の固定捕捉電子の有無に従って増減するので、クーロンブロッケイド条件を満たすシリコン微結晶近傍のトラップに捕捉された電子を情報電荷として、電極間の電流を読み出すことにより、メモリ素子はメモリとして動作し得る。
【0005】
しかしながら、前述したメモリ素子では、配線電極間の電流値や、シリコン微結晶近傍のトラップに捕捉された情報電荷のリークは、シリコン窒化膜(トラップ絶縁膜)中のトラップ伝導により決まるため、絶縁膜中のトラップ状態という制御困難な状態によって、あらゆるメモリ特性が左右されてしまう。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第4247188号公報(図1)
【発明の概要】
【発明が解決しようとする課題】
【0007】
配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【課題を解決するための手段】
【0008】
一実施態様のメモリ装置は、微結晶である第1の導電性微粒子を含む第1の微結晶層と、前記第1の微結晶層を挟む第1、第2のトンネル絶縁膜とを有する第1の二重トンネル接合構造と、微結晶である第2の導電性微粒子を含む第2の微結晶層と、前記第2の微結晶層を挟む第3、第4のトンネル絶縁膜とを有する第2の二重トンネル接合構造と、前記第1の二重トンネル接合構造と前記第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、前記第1の二重トンネル接合構造、前記電荷蓄積層、及び前記第2の二重トンネル接合構造を挟む第1、第2の導電層とを具備する。前記第1の導電性微粒子の平均粒径は、前記第2の導電性微粒子の平均粒径と異なっていることを特徴とする。
【図面の簡単な説明】
【0009】
【図1】第1実施形態のメモリ装置の構造を示す断面図である。
【図2】第1実施形態のメモリ装置の製造方法を示す断面図である。
【図3】第1実施形態のメモリ装置の製造方法を示す断面図である。
【図4】第1実施形態のメモリ装置の製造方法を示す断面図である。
【図5】第1実施形態のメモリ装置におけるエネルギー構造を示す図である。
【図6】第1実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【図7】第1実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【図8】第1実施形態のメモリ装置における書き込み状態/消去状態のエネルギー構造を示す図である。
【図9】第1実施形態のメモリ装置における読み出し時のエネルギー構造を示す図である。
【図10】第2実施形態のメモリ装置の構造とエネルギー構造を示す図である。
【図11】第1,第2実施形態における保持時間確保の問題点を説明するためのエネルギー構造を示す図である。
【図12】第3実施形態のメモリ装置の構造を示す断面図である。
【図13】第3実施形態のメモリ装置の構造とエネルギー構造を示す図である。
【図14】第3実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【図15】第3実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【図16】第3実施形態のメモリ装置における読み出し時のエネルギー構造を示す図である。
【図17】実施形態のメモリ装置における最小メモリセルサイズを示す断面図である。
【図18】第4実施形態のメモリ装置の構造を示す断面図である。
【図19】第5実施形態のメモリ装置の構造を示す断面図である。
【図20】第6実施形態のメモリ装置の構造を示す断面図である。
【図21】第7実施形態のメモリ装置の構造を示す断面図である。
【図22】第8実施形態のクロスポイント型メモリの構成を示す回路図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0011】
[第1実施形態]
まず、第1実施形態のメモリ装置について説明する。
【0012】
[1]メモリ装置の構造
図1は、第1実施形態のメモリ装置の構造を示す断面図である。
【0013】
図示するように、第1の導電層、例えば、高濃度のリン不純物を含んだn+型ポリシリコン配線(または電極)20上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜21が形成されている。シリコン酸化膜21上には、導電性微粒子、例えばシリコン微結晶(シリコン微粒子)を含む微結晶層22が形成されている。さらに、微結晶層22上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜23が形成されている。微結晶層22はシリコン酸化膜21とシリコン酸化膜23とに挟まれており、積層されたシリコン酸化膜21、微結晶層22、及びシリコン酸化膜23は、第1の二重トンネル接合構造を構成している。
【0014】
シリコン酸化膜23上には、情報電荷を蓄積する電荷蓄積層が形成されている。ここでは、電荷蓄積層として、導電性微粒子、例えばシリコン微結晶(シリコン微粒子)を含む微結晶層24が形成されている。
【0015】
微結晶層24上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜25が形成されている。シリコン酸化膜25上には、導電性微粒子、例えばシリコン微結晶(シリコン微粒子)を含む微結晶層26が形成されている。さらに、微結晶層26上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜27が形成されている。微結晶層26はシリコン酸化膜25とシリコン酸化膜27とに挟まれており、積層されたシリコン酸化膜25、微結晶層26、及びシリコン酸化膜27は、第2の二重トンネル接合構造を構成している。
【0016】
さらに、シリコン酸化膜27上には、第2の導電層、例えば、高濃度のリン不純物を含んだn+型ポリシリコン配線(または電極)28が形成されている。
【0017】
このような構造のメモリ装置において、微結晶層22に含まれる導電性微粒子の平均粒径は、微結晶層26に含まれる導電性微粒子の平均粒径と異なっている。例えば、微結晶層22の導電性微粒子の平均粒径は、微結晶層26の導電性微粒子の平均粒径より大きい。さらに、微結晶層24に含まれる導電性微粒子の平均粒径は、微結晶層22,26に含まれる導電性微粒子の平均粒径より大きい。
【0018】
[2]メモリ装置の製造方法
次に、第1実施形態のメモリ装置の製造方法を説明する。
【0019】
図2〜図4は、第1実施形態のメモリ装置の製造方法を示す断面図である。
【0020】
図2(a)に示すように、高濃度のリン不純物を含んだn+型ポリシリコン配線20上に、膜厚1nm程度のシリコン酸化膜21を高速熱酸化(RTO:Rapid thermal oxidation)により形成する。さらに、シリコン酸化膜21上にCVDによりアモルファスシリコン(a−Si)膜22Aを2.5nm程度堆積する。続いて、熱酸化により、a−Si膜22Aの表面に、膜厚が1nm程度のシリコン酸化膜23を形成する。これにより、a−Si膜22Aの厚さは2nm程度であり、a−Si膜22Aの上下を厚さ1nm程度のシリコン酸化膜21,23で挟んだ構造となる。
【0021】
次に、窒素雰囲気中で900℃の高温アニールを行う。すると、図2(b)に示すように、a−Si膜22Aは、このa−Si膜の膜厚2nm程度の大きさのシリコン微小結晶群を含む微結晶層22となる。
【0022】
次に、図3(a)に示すように、シリコン酸化膜23上にCVDによりアモルファスシリコン膜24Aを3.5nm程度堆積する。続いて、熱酸化によりa−Si膜24Aの表面に、膜厚が1nm程度のシリコン酸化膜25を形成する。これにより、a−Si膜24Aの厚さは3nm程度であり、a−Si膜24Aの上下を厚さ1nm程度のシリコン酸化膜23,25で挟んだ構造となる。
【0023】
次に、窒素雰囲気中で900℃の高温アニールを行う。すると、図3(b)に示すように、シリコン酸化膜23上のa−Si膜24Aは、このa−Si膜の膜厚3nm程度の大きさのシリコン微小結晶群を含む微結晶層24となる。
【0024】
次に、図4(a)に示すように、シリコン酸化膜25上にCVDによりアモルファスシリコン膜26Aを1.5nm程度堆積する。続いて、熱酸化によりa−Si膜26Aの表面に、膜厚が1nm程度のシリコン酸化膜27を形成する。これにより、シリコン酸化膜25上のa−Si膜26Aの厚さは1nm程度であり、a−Si膜26Aの上下を厚さ1nm程度のシリコン酸化膜25,27で挟んだ構造となる。
【0025】
次に、窒素雰囲気中で950℃の高温アニールを行う。すると、図4(b)に示すように、シリコン酸化膜25上のa−Si膜26Aは、このa−Si膜の膜厚1nm程度の大きさのシリコン微小結晶群を含む微結晶層26となる。
【0026】
その後、図1に示すように、シリコン酸化膜27上にLPCVDにより高濃度のリン不純物を含んだn+型ポリシリコン配線28を形成する。以上により、図1に示した第1実施形態のメモリ装置が製造できる。
【0027】
前述したように第1実施形態のメモリ装置は、全てLSIプロセスと整合するSi系材料で構成されているため、すなわち全てシリコン系の材料で構成可能であるため、その製造方法はシリコンLSIプロセスと整合性が高い。
【0028】
また、前述した工程において、a−Si膜の膜厚程度の大きさのシリコン微結晶(シリコン微粒子)が形成された後は、シリコン微結晶の表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は、薄いSiナノ膜厚では起こりにくい。このため、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶の粒径制御が微結晶層22,24,26の形成において可能である。なお、ここではシリコン微結晶形成のためのアニールをシリコン微結晶層毎に行ったが、このアニールは一括して行ってもかまわない。
【0029】
膜厚によってSiナノ微結晶の典型的大きさが決まるので、下側の微結晶層22のシリコン微結晶の典型的な大きさは2nm、中央の微結晶層24のシリコン微結晶の典型的な大きさは3nm、上側の微結晶層26のシリコン微結晶の典型的な大きさは1nmとなる。
【0030】
[3]メモリ装置の動作
第1実施形態では、シリコン微結晶(シリコン微粒子)は粒径が3nm以下と小さいため、電子1個の充電エネルギーは熱揺らぎよりも十分大きいというクーロンブロッケイド条件を満たしている。よって、シリコン微粒子中に1個の電子が帯電する時、クーロンブロッケイド効果と量子閉じ込め効果によりシリコン微粒子に高いエネルギー状態が形成され、電子がシリコン微粒子を通り抜けるときエネルギー障壁ができることになる。
【0031】
図5は、第1実施形態のメモリ装置におけるエネルギー構造を示す図である。
【0032】
メモリ装置においてトンネル絶縁膜によるトンネルバリアの間には、シリコン微結晶におけるクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー障壁が存在する。エネルギー障壁は、シリコン微結晶の粒径が小さいほど大きい。従って、中央の微結晶層24のエネルギー障壁ΔE1が最も低く、下側の微結晶層22のエネルギー障壁ΔE2がΔE1よりも高い。さらに、上側の微結晶層26のエネルギー障壁ΔEがΔE1及びΔE2よりも高く、これらのうち一番高い。
【0033】
このクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー領域は、トンネル浸み出しを含めて進入不可能なエネルギー領域であるため、電子が通り抜けるにはエネルギー的に超えて行く以外ない。従って、本実施形態のメモリ装置では良好なメモリ動作が可能となる。
【0034】
このように、クーロンブロッケイド条件を満たす導電性微粒子とそれを挟む二つのトンネル接合のことを、単電子トンネリング現象を扱う分野では二重トンネル接合と称する。
【0035】
第1実施形態におけるメモリ動作は、中央に位置する粒径の最も大きい微結晶層24に情報電荷を蓄積することで可能となる。以下に、第1実施形態における書き込み、消去、及び読み出しの動作を説明する。
【0036】
まず、第1実施形態のメモリ装置における書き込みについて説明する。
【0037】
図6は、第1実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【0038】
微結晶層24に情報電荷の書き込みを行うには、上側の配線28に適度なプラス電圧をかける。図6に示すように、下側の配線20中の電子が中央の微結晶層24のエネルギー障壁ΔE1まで通り抜けるのに、下側の微結晶層22のエネルギー障壁ΔE2が無くなるように、適度なプラス電圧を上側の配線28にかければ良い。このとき、上側の微結晶層26のエネルギー障壁ΔEが十分高くなっており、下側の配線20から上側の配線28への貫通電流を遮る構成になっていることが、高い書き込み効率及び低電力消費の観点から望ましい。
【0039】
図6に示すように、エネルギー障壁ΔEが、書き込み時に貫通電流を遮るには、“ΔE>3×ΔE2”であることが望ましい。本実施形態では、シリコン酸化膜(トンネル絶縁膜)21,23,25の膜厚が全て1nmと等しいため、書き込み開始時に、同じ電位差がシリコン酸化膜21,23,25にかかる。このため、エネルギー障壁ΔE2が無くなるようにシリコン酸化膜21にΔE2の電位差をかけた時、シリコン酸化膜23,25にもΔE2の電位差がかかり、シリコン酸化膜21,23,25の全部で、3×ΔE2の電位差がかかる。よって、“ΔE>3×ΔE2”であれば、書き込み時に配線20,28間の貫通電流を遮ることが可能である。
【0040】
一般に、シリコン酸化膜21,23,25の厚さが同一でない場合は、書き込み開始時に同じ電界がかかるため、厚さに比例した電位差が各シリコン酸化膜にかかる。よって、シリコン酸化膜21,23,25の厚さをそれぞれT21,T23,T25としたとき、“ΔE>[(T21+T23+T25)/T21]×ΔE2”であれば、書き込み時に配線20,28間の貫通電流を遮ることが可能であることがわかる。
【0041】
エネルギー障壁は、シリコン微結晶における量子閉じ込め効果とクーロンブロッケイド効果に起因する。シリコン微結晶(シリコン微粒子)の大きさ(直径)dに対し、量子閉じ込めのエネルギーはd−2に比例して、クーロンブロッケイドエネルギーはd−1に比例してシリコン微結晶の微小化とともに大きくなる。これを用いて、書き込み時に配線間の貫通電流を遮るための、シリコン微結晶の大きさdの望ましい条件見積ることができる。
【0042】
シリコン微結晶の大きさdが小さいほど、d−2に比例する量子閉じ込め効果がクーロンブロッケイドよりも顕著になるため、微結晶層26中のシリコン微結晶の直径をd、微結晶層22中のシリコン微結晶の直径をd2として、“d−2>[(T21+T23+T25)/T21]×d2−2”、即ち“d2>[(T21+T23+T25)/T21]1/2d”であることが望ましい条件である。シリコン酸化膜21,23,25が第1実施形態のように3つとも同じ厚さなら、“d2>31/2d”が望ましい条件である。第1実施形態では、“d2=2d>31/2d”なので、書き込み時に配線間の貫通電流を遮ることが期待できる。なお、微結晶層26中のシリコン微結晶の直径dが1nm、微結晶層22中のシリコン微結晶の直径d2が2nmなので、“d2>31/2d”を満たす。
【0043】
さらに、望ましい条件として、d−1に比例するクーロンブロッケイドエネルギーに対する、“d−1>[(T21+T23+T25)/T21]×d2−1”、即ち“d2>[(T21+T23+T25)/T21]d”も満たしていれば、さらに確実に、書き込み時に配線20,28間の貫通電流を遮ることが期待できる。
【0044】
次に、第1実施形態のメモリ装置における消去について説明する。
【0045】
図7は、第1実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【0046】
微結晶層24に書き込まれた情報電荷の消去では、下側の配線20に適度なプラス電圧をかければ良い。微結晶層24にある情報電荷が、微結晶層22のエネルギー障壁ΔE2に遮られずに、下側の配線20に抜けることで消去可能である。シリコン酸化膜23に、ΔE2−ΔE1以上の電位差が掛かるように、配線20,28間に消去電圧をかければ良い。
【0047】
下側の配線20にプラス電圧をかける場合は、上側の配線28の近くに最も高いエネルギー障壁ΔEがあるため、配線20,28間の貫通電流は遮られる。本実施形態のメモリ装置は、消去時の消去効率向上や、低消費電力であることのみならず、メモリセルアレイ動作でしばしば必要となる整流性を、素子構造設計により実現できる有利なメモリ装置である。
【0048】
次に、第1実施形態のメモリ装置における読み出しについて説明する。
【0049】
図8(a)及び図8(b)は、第1実施形態のメモリ装置における書き込み状態/消去状態の保持条件でのエネルギー構造を示す図である。
【0050】
図8(b)に示す書き込み状態では、図8(a)に示す消去状態に比べて、量子効果によるエネルギー障壁ΔE,ΔE2の分は変わらないが、ΔE1の情報電子による静電エネルギーの分だけ下駄が高くなるので、エネルギー障壁ΔE,ΔE2が上昇する。
【0051】
書き込み状態/消去状態の保持は、微結晶層26,22のエネルギー障壁によってリーク電流を抑制することにより行う。より長い保持時間を実現する1つの方法は、前述した書き込み時の貫通電流を抑制する条件“ΔE>[(T21+T23+T25)/T21]×ΔE2”を維持しながら、エネルギー障壁ΔE2の絶対値を大きくすることである。これにより、指数関数的に記憶保持機能を改善できる。すなわち、微結晶層26及び微結晶層22中の微粒子の粒径を、条件“ΔE>[(T21+T23+T25)/T21]×ΔE2”を保ちつつ、同時に小さくしていくと、保持時間を長くすることができる。
【0052】
図9は、第1実施形態において読み出し電圧を配線28にかけたときのエネルギー構造を示す図である。
【0053】
情報の読み出しは、下側の配線20から上側の配線28への貫通電流の違いを読むことで可能である。
【0054】
図9(a)に示すように、微結晶層24に情報電荷の無い消去状態では、貫通電流を遮るエネルギー障壁がないため、弾道的に下側の配線20から上側の配線28に電子が抜ける。このとき、効率よくオン電流をとること、及び誤書き込み防止の観点から、微結晶層24は十分薄く、弾道電子がエネルギー緩和する前に微結晶層24を通り抜けることが望ましい。シリコン膜厚が5nm以下であれば、エネルギー緩和せずに弾道電子が抜ける効果が大きくなることが知られており、微結晶層24のシリコン膜厚(シリコン微粒子の粒径)は5nm以下であることが望ましい。
【0055】
また、シリコン酸化膜25,27は膜厚が1nm程度と薄いことと、下側の配線20からの弾道電子から見てシリコン酸化膜25,27のトンネル障壁が低くなることは、効率よくオン電流を取ること、及び誤書き込み防止の観点から、本実施形態のメモリ装置構造及び読み出し方法は好都合である。
【0056】
一方、図9(b)に示すように、メモリ装置が書き込み状態にある場合、すなわち微結晶層24に情報電荷がある書き込み状態では、情報電荷により微結晶層24の電位が高くなるため、弾道電子をエネルギー障壁によって遮らせることができる。これにより、読み出し電流値を小さくすることができる。統計力学的に電流値は、遮るエネルギー障壁に対し指数関数的に効率よく低減(遮るエネルギー障壁が60meVで1桁低減)するので、書き込み状態及び消去状態に対応する読み出し電流のオン/オフ比を効率よく大きくできる。
【0057】
第1実施形態のメモリ装置では、書き込み、消去、保持、及び読み出しのいずれの動作も適切な電圧をかけることで可能であり、各状態での貫通電流値、情報電荷のリーク電流値、及び適切な印加電圧値は、全てシリコン酸化膜(トンネル絶縁膜)のトンネル抵抗値とエネルギー障壁の高さから理論的に予測可能である。これにより、シリコン酸化膜の膜厚とシリコン微結晶(シリコン微粒子)の粒径という構造設計によってメモリ特性の設計が可能である。なお、クーロンブロッケイド条件を満たす微小導電性微粒子を含む場合の電流電圧特性の理論として標準理論(Orthodox theory)などがよく知られている。
【0058】
第1実施形態では、電荷蓄積部としての微結晶層24もSi微結晶なので、微結晶層24自身のクーロンブロッケイド効果と量子閉じ込め効果を利用することで、微結晶層24の粒径設計により情報電荷量を制御できるという利点もある。
【0059】
以上説明したように第1実施形態では、全てシリコン系の材料を用いてメモリ装置を構成することができるため、シリコンLSIプロセスと整合性が高い。また、原理的にSiナノ微粒子1個でメモリ動作が可能であるため、セル面積のナノ微粒子の粒径程度までの極微細化が可能である。各動作電圧値や各状態での電流値は、基本的にトンネル酸化膜の膜厚とシリコン微結晶の粒径という構造因子で決まるトンネル抵抗とエネルギーバリアで制御および設計が可能である。よって、第1実施形態のメモリ装置では、素子構造設計、すなわちメモリ装置を構成するトンネル絶縁膜及び微粒子(微結晶)の設計によりメモリ特性の設計及び動作設計が可能である。
【0060】
[第2実施形態]
第1実施形態では上下の配線20,28の材料としてn+ポリシリコンを用いたが、他の導電性材料(例えば、金属または半導体)を用いてもよい。特に、配線20,28の材料として金属が用いられることは低抵抗化の観点から望ましい。この場合、金属の仕事関数はシリコンの電子親和力よりも大きいため、配線からの電子のエネルギー位置が変化する。第2実施形態では、上下の配線が金属で形成された例を説明する。
【0061】
図10は、第2実施形態のメモリ装置の断面構造とエネルギー構造を示す図である。
【0062】
上下の配線30,38は金属材料で形成されている。配線30,38に用いる金属材料としては、W(タングステン)、WN(窒化タングステン)、TaN(窒化タンタル)、WSi(タングステンシリサイド)、CoSi(コバルトシリサイド)、及びNiSi(ニッケルシリサイド)等を挙げることができる。
【0063】
第2実施形態のメモリ装置は、以下の工程を除き第1実施形態と同様に形成すればよい。第1実施形態では、ポリシリコン配線20の表面を熱酸化することで、シリコン酸化膜21を形成したが、配線材料がシリコンでない第2実施形態では、ALD(atomic layer deposition)等のCVDによりシリコン酸化膜21を形成する。
【0064】
さらに、第1実施形態では、窒素雰囲気中の加熱工程を用いてシリコンの微結晶層22,24,26を形成したが、配線30の配線材料である金属の融点が低く、系全体の高温加熱が困難なこともありうる第2実施形態では、低温長時間加熱でシリコン微結晶の粒径を制御する方法や、レーザーアニールによる局所加熱でシリコン微結晶の粒径を制御するなどの方法を用いる。これにより、配線を形成する金属の融点が低い場合でも、配線への影響を抑えることができる。
【0065】
図10(a)に示すように、第2実施形態では、Siの電子親和力と金属の仕事関数の差Δεを考慮する必要がある。ここで、図10(b)に示すように、ΔEeff=ΔE+Δε、ΔE1eff=ΔE1+Δε、ΔE2eff=ΔE2+Δεとする。これは、図5においてΔE→ΔEeff、ΔE1→ΔE1eff、ΔE2→ΔE2eff、と置き換えたものと同様である。すなわち、シリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、シリコンの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、第1実施形態と同じ議論により同等な効果が得られることがわかる。
【0066】
従って、第2実施形態でも図6〜図9で説明したように、書き込み、消去、保持、及び読み出しのいずれの動作も適切な電圧をかけることで可能であり、各状態での貫通電流値、情報電荷のリーク電流値、及び適切な印加電圧値は、全てシリコン酸化膜(トンネル絶縁膜)のトンネル抵抗値と、シリコンの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁の高さとから理論的に予測可能である。これにより、シリコン酸化膜の膜厚とシリコン微結晶(シリコン微粒子)の粒径という構造設計によってメモリ特性の設計が可能である。
【0067】
[第3実施形態]
第1実施形態では、書き込み時の貫通電流を抑止するために、“ΔE>3×ΔE2”の関係を満たすことが望ましい。よって、エネルギー障壁ΔE2がΔEよりもかなり低くなければならないため、図11に示すように、下側の配線20と情報電荷の蓄積部である微結晶層24との間のリークが十分抑制できず、記憶保持が不十分である場合がある。解決策として、“ΔE>3×ΔE2”を満たしながらΔE2を大きくすることがあげられるが、この場合ΔEを著しく大きくする必要があり、微結晶層26が含む微粒子に対して難度の高い極微小な粒径制御が要求される。そこで、第3実施形態では、書き込み時の貫通電流を抑制する条件、“ΔE>3×ΔE2”を緩和する構造を提案する。
【0068】
図12は、第3実施形態のメモリ装置の構造を示す断面図である。
【0069】
図示するように、メモリ装置は、第1実施形態が有するシリコン酸化膜21、微結晶層22、…、シリコン酸化膜27の構造(メモリ基本構造部)に、補助構造部が追加された構造を有する。
【0070】
補助構造部は、配線20とシリコン酸化膜21との間に配置され、シリコン酸化膜31、微結晶層32、シリコン酸化膜33、及び微結晶層34を備える。詳述すると、下側の配線20とシリコン酸化膜21との間に、微結晶層22中の微粒子よりも粒径が大きい微粒子を有する微結晶層32,34が形成されている。微結晶層32,34中の微粒子は、例えばシリコンから成る。微結晶層32,34中の微粒子の粒径は、配線20に近い側が大きい、すなわち配線20に近い微結晶層32の粒径は微結晶層34の粒径より大きい。さらに、配線20と微結晶層32との間にはシリコン酸化膜31が形成され、微結晶層32と微結晶層34との間にはシリコン酸化膜33が形成されている。シリコン酸化膜31,33は、例えばシリコン酸化膜21,23,25,27と同じ1nm程度の厚さで形成されている。
【0071】
ここでは、補助構造部に2層の微結晶層32,34を形成する例を示したが、微結晶層は1層以上形成すればよい。さらに、微結晶層が複数層の場合、それらの粒径は配線20に近い側に配置された微結晶層ほど大きくなるようにする。
【0072】
以下に、図12に示す第3実施形態が書き込み時の貫通電流を抑止する条件、“ΔE>3×ΔE2”を緩和する理由を説明する。
【0073】
図13は、第3実施形態のメモリ装置におけるエネルギー構造を示す図である。
【0074】
図示するように、補助構造部により、下側の配線20と微結晶層(電荷蓄積層)24との間にエネルギー障壁が階段状に並んでいることがわかる。
【0075】
図14に、第3実施形態における書き込み時のエネルギー構造を示す。
【0076】
高速書き込みはエネルギー障壁ΔE2が書き込みトンネル中に無くなることで可能になるので、シリコン酸化膜31,33,21の3層でΔE2の電位差が最低でもかかる必要がある。このとき、配線20と上側の微結晶層26との間には、シリコン酸化膜31,33,21,23,25の5層分の電位差がかかる。シリコン酸化膜31,33,21の3層で電位差ΔE2がかかるとき、5層のシリコン酸化膜分の電位差は(5/3)×ΔE2なので、書き込み時の貫通電流の抑止条件は、“ΔE>(5/3)×ΔE2”となる。これは、第1実施形態における“ΔE>3×ΔE2”よりも、同じΔEに対し、より高いΔE2が可能になることを示す。これにより、第3実施形態は記憶保持時間の確保に有利である。
【0077】
第3実施形態では、シリコン酸化膜31,33,21,23,25の5層を全て同じ膜厚としたが、一般には、それぞれの膜厚をT31,T33,T21,T23,T25として、“ΔE>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]×ΔE2”が書き込み時の貫通電流の抑止条件である。
【0078】
微結晶層26中の微粒子の直径をdとし、微結晶層22中の微粒子の直径をd2としたとき、微粒子が小さいほど、d−2に比例する量子閉じ込め効果が顕著になるため、“d2>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]1/2d”であることが望ましい条件である。シリコン酸化膜が第3実施形態のように、5層とも同じ厚さのときは、“d2>(5/3)1/2d”が望ましい条件である。
【0079】
さらに、望ましい条件として、d−1に比例するクーロンブロッケイドエネルギーに対する、“d2>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]d”も満たしていれば、さらに確実に、書き込み時に配線20,28間の貫通電流を遮ることが期待できる。
【0080】
次に、第3実施形態のメモリ装置における消去について説明する。
【0081】
図15は、第3実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【0082】
情報電荷の消去では、第1実施形態と同様に、下側の配線20に適度なプラス電圧をかければ良い。微結晶層24にある情報電荷が、微結晶層22のエネルギー障壁ΔE2に遮られずに、下側の配線20に抜けることで消去可能である。シリコン酸化膜23に、ΔE2−ΔE1以上の電位差が掛かるように、配線20,28間に消去電圧をかければ良い。
【0083】
下側の配線20にプラス電圧をかける場合は、上側の配線28の近くに最も高いエネルギー障壁ΔEがあるため、配線20,28間の貫通電流は遮られる。第3実施形態のメモリ装置は、第1実施形態と同様に、消去時の消去効率向上や、低消費電力であることのみならず、メモリセルアレイ動作でしばしば必要となる整流性を、素子構造設計により実現できる有利なメモリ装置である。
【0084】
次に、第3実施形態のメモリ装置における読み出しについて説明する。
【0085】
図16は、第3実施形態において読み出し電圧を配線28にかけたときのエネルギー構造を示す図である。
【0086】
情報の読み出しは、第1実施形態と同様に、下側の配線20から上側の配線28への貫通電流の違いを読むことで可能である。
【0087】
図16(a)に示すように、微結晶層24に情報電荷の無い消去状態では、貫通電流を遮るエネルギー障壁がないため、弾道的に下側の配線20から上側の配線28に電子が抜ける。このとき、効率よくオン電流をとること、及び誤書き込み防止の観点から、微結晶層24は十分薄く、弾道電子がエネルギー緩和する前に微結晶層24を通り抜けることが望ましい。シリコン膜厚が5nm以下であれば、エネルギー緩和せずに弾道電子が抜ける効果が大きくなることが知られており、微結晶層24のシリコン膜厚(シリコン微粒子の粒径)は5nm以下であることが望ましい。
【0088】
また、シリコン酸化膜25,27は膜厚が1nm程度と薄いことと、下側の配線20からの弾道電子から見てシリコン酸化膜25,27のトンネル障壁が低くなることは、効率よくオン電流を取ること、及び誤書き込み防止の観点から、本実施形態のメモリ装置構造及び読み出し方法は好都合である。
【0089】
一方、図16(b)に示すように、メモリ装置が書き込み状態にある場合、すなわち微結晶層24に情報電荷がある書き込み状態では、情報電荷により微結晶層24の電位が高くなるため、弾道電子をエネルギー障壁によって遮らせることができる。これにより、読み出し電流値を小さくすることができる。統計力学的に電流値は、遮るエネルギー障壁に対し指数関数的に効率よく低減(遮るエネルギー障壁が60meVで1桁低減)するので、書き込み状態及び消去状態に対応する読み出し電流のオン/オフ比を効率よく大きくできる。
【0090】
第3実施形態では、補助構造部内の微結晶層を2層としたが、1層でも、また3層以上でも適切にエネルギー障壁を階段状に設計すれば、書き込み時の貫通電流を抑止する条件を緩和する効果がある。
【0091】
また、第3実施形態でも、配線材料をn+ポリシリコン以外の金属とした場合、第2実施形態で説明したように、シリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、Siの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、同じ議論により同等な効果が得られることは明らかである。
【0092】
以下に、第1〜第3実施形態のメモリ装置における有効なメモリセルの面積について説明する。
【0093】
本実施形態のメモリ装置は、図17(a)及び図17(b)に示すように、各微結晶層22,24,26,32,34に最低1個のシリコン微結晶があればメモリ動作が可能である。従って、メモリ装置(メモリセル)は数nmのセルサイズまではスケーリング可能と考えられる。
【0094】
[第4実施形態]
前記第1〜第3実施形態では、情報電荷を蓄積する層にシリコンの微結晶層24を用いたが、情報電荷が蓄積可能なもので、かつ消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされなければ、他の材料を用いてもよい。この場合でも、第1〜第3実施形態で説明したのと同様な効果を有する。以下の第4〜第6実施形態に、第1実施形態におけるシリコンの微結晶層24に換えて、電荷蓄積層として他の材料を用いた例を説明する。
【0095】
図18は、第4実施形態のメモリ装置の構造を示す断面図である。
【0096】
第4実施形態では、図18に示すように、電荷蓄積層として、第1実施形態における微結晶層24に換えて厚さ5nm以下のシリコン電極層44を用いている。消去状態の読み出し時に弾道電子がエネルギー緩和しないためには、シリコン電極層44の厚さは5nm以下が望ましい。シリコン電極層44は、ノンドープあるいはn型、p型のいずれでも情報電荷を蓄積することができる。
【0097】
第4実施形態のメモリ装置を製造するには、例えば、第1実施形態よりも蓄積部に当たるアモルファスシリコン膜を厚く形成し、シリコン微結晶を形成するための加熱工程を、例えば加熱温度を高くし、長い時間加熱するなどの条件で行えばよい。これにより、シリコン膜厚の厚いものほど横方向の結晶成長が起こりやすいため、微結晶層22,26は膜厚程度の粒径のシリコン微結晶であることを維持しながら、シリコン電極層44のみ横方向にシリコンが結晶成長したポリシリコン電極または単結晶シリコン電極とすることができる。
【0098】
第4実施形態の利点としては、第1実施形態における微結晶層24のように、量子閉じ込め効果による高いエネルギー準位に情報電荷が蓄積されることがないため、情報電荷量をより多く蓄積できる。その他の構成及び効果は前記第1実施形態と同様である。
【0099】
[第5実施形態]
図19は、第5実施形態のメモリ装置の構造を示す断面図である。
【0100】
第5実施形態では、図19に示すように、第1実施形態における微結晶層24に換えて厚さ3nm程度のシリコン窒化膜54を用いている。シリコン窒化膜54中には多くのトラップ準位が含まれるので、情報電荷が蓄積可能である。
【0101】
また、MONOS構造の書き込み実験などから、シリコン窒化膜は厚さ3nm以下になるとトラップされずに通り抜ける電子が増え始めることが知られている。このため、消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、シリコン窒化膜の厚さは3nm以下であることが望ましい。
【0102】
第5実施形態のメモリ装置の製造方法は、以下の工程を除いて第1実施形態と同様である。シリコン窒化膜54は、CVDによりシリコン酸化膜23上に形成する。さらに、シリコン酸化膜25は、例えば強めの酸化条件を用いればシリコン窒化膜54の表面に形成することができる。
【0103】
第5実施形態の利点は、トラップによる局所的な電荷保持により、トンネル絶縁膜の構造欠陥箇所に対して記憶保持の耐性を向上できるという点が挙げられる。その他の構成及び効果は前記第1実施形態と同様である。
【0104】
[第6実施形態]
図20は、第6実施形態のメモリ装置の構造を示す断面図である。
【0105】
第6実施形態では、図20に示すように、第1実施形態における微結晶層24に換えて厚さ3nm程度の金属電極64を用いている。金属電極64は、当然ながら情報電荷の蓄積が可能である。消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、金属電極64の膜厚は薄くする必要がある。金属電極64中は電子散乱によるエネルギー緩和が半導体よりも顕著なので、ポリシリコンでの厚さの目安である5nm以下は必要と考えられる。状態密度が高い分、薄くしても蓄積機能は維持できるので、数nm以下が望ましい。
【0106】
第6実施形態のメモリ装置の製造方法は、以下の工程を除いて第1実施形態と同様である。シリコン酸化膜25は、熱酸化では形成できないため、例えばALD等のCVDによって形成する。
【0107】
第6実施形態では、電荷蓄積層としての金属電極64のエネルギー準位がシリコン伝導帯端よりも一般に低いので、情報電荷量の確保と記憶保持により有利な構造である。
【0108】
また、消去時には、シリコン酸化膜23に、微結晶層22のエネルギー障壁ΔE2が金属電極(電荷蓄積層)64のエネルギー準位よりも低くなるまで電界がかかるように、下側の配線20にプラス電圧をかける必要がある。配線20,28間にかける消去電圧は、金属電極64のエネルギー準位が低い分大きくなると予想される。その他の構成及び効果は前記第1実施形態と同様である。
【0109】
[第7実施形態]
図21は、第7実施形態のメモリ装置の構造を示す断面図である。
【0110】
第7実施形態では、図21に示すように、第1実施形態における微結晶層24に換えて粒径3nm程度の金属量子ドット層74を用いている。金属量子ドット層74は、当然ながら情報電荷の蓄積が可能である。消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、金属量子ドット層74の粒径を小さくする必要がある。金属量子ドット層74中は電子散乱によるエネルギー緩和が半導体よりも顕著なので、ポリシリコンでの厚さの目安である5nm以下は必要と考えられる。状態密度が高い分、小さくしても蓄積機能は維持できるので、粒径は数nm以下が望ましい。
【0111】
第7実施形態のメモリ装置の製造方法は、第6実施形態と同様であり、シリコン酸化膜25は、例えばALD等のCVDによって形成すればよい。
【0112】
第7実施形態では、電荷蓄積層としての金属量子ドット層74のエネルギー準位がシリコン伝導帯端よりも一般に低いので、情報電荷量の確保と記憶保持により有利な構造である。情報電荷が横方向へ伝導しにくいように、ドット層74をアイランド化しているため、トンネル絶縁膜の構造欠陥箇所に対する記憶保持耐性は第6実施形態より改善できる。
【0113】
また、消去時には、シリコン酸化膜23に、微結晶層22のエネルギー障壁ΔE2が金属量子ドット層74のエネルギー準位よりも低くなるまで電界がかかるように、下側の配線20にプラス電圧をかける必要がある。配線20,28間にかける消去電圧は、金属量子ドット層74のエネルギー準位が低い分大きくなると予想される反面、ドット層74中の金属微粒子のクーロンブロッケイドエネルギーの分だけ高くなるので、第6実施形態よりは消去電圧は小さいと予想できる。
【0114】
また、前述した第4〜第7の実施形態においても第2実施形態と同様に、配線材料が金属である場合であっても、微結晶層22,26のシリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、Siの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、同じ議論により同等な効果が得られることは明らかである。また、第4〜第7実施形態においても第3実施形態と同様に、補助構造部を追加することにより、書き込み時における貫通電流の抑止条件を緩和できることは同様である。
【0115】
前述した第1〜第5実施形態では、全てシリコン系の材料を用いてメモリ装置を構成することができるため、シリコンLSIプロセスと整合性が高い。また、原理的にSiナノ微粒子1個でメモリ動作が可能であるため、セル面積のナノ微粒子の粒径程度までの極微細化が可能である。各動作電圧値や各状態での電流値は、基本的にトンネル酸化膜の膜厚とシリコン微結晶の粒径で決まるトンネル抵抗とエネルギーバリアで制御および設計が可能である。よって、第1〜第5実施形態のメモリ装置では、素子構造設計、すなわちメモリ装置を構成するトンネル絶縁膜及び微粒子(微結晶)の設計によりメモリ特性の設計及び動作設計が可能である。
【0116】
以下に、前述した実施形態が効果を発現するための、いくつかの望ましい条件を説明する。
【0117】
まず、各実施形態ではシリコンの微結晶層22,26を用いているが、他材料の導電性微粒子層を用いた場合でも、閉じ込め効果によるエネルギーバリアが形成され、粒径を小さくすることにより大きなエネルギーバリアが形成されるため、同様の効果を得ることができる。導電性微粒子材料がシリコンのような半導体の場合、量子閉じ込め効果とクーロンブロッケイド効果によりエネルギーバリアが形成される。材料が金属の場合、状態密度が高いことに起因して、クーロンブロッケイド効果のみでエネルギーバリアが形成される。
【0118】
本実施形態では、トンネル絶縁膜中の例えばSiナノ微結晶のような導電性ナノ微小粒子における、キャリアの閉じ込めにより形成されるエネルギー準位を経由したトンネルを用いている。すなわち、導電性ナノ微粒子内のエネルギー障壁ΔEのエネルギー範囲内には量子力学的状態が存在しないので、記憶保持時のようにエネルギー障壁ΔEがキャリアの行き来を遮る場合は、エネルギー的にエネルギー障壁ΔEを超えて行く以外に通り抜ける選択肢がないことを利用している。これは、導電性ナノ微粒子におけるエネルギーレベルΔEが熱揺らぎkBT(kBはボルツマン定数、Tは絶対温度で、室温ではkBTは26meV程度)よりも大きいことにより有効に効果が発現可能となる。
【0119】
エネルギー障壁ΔEは、導電性ナノ微粒子が金属材料の場合はクーロンブロッケイドエネルギー、半導体の場合はクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。エネルギー障壁ΔEの主要因の一つ、クーロンブロッケイドエネルギーは、導電性ナノ微粒子が球形もしくは球に近い形状であれば、粒径(直径)をdとすると、ほぼq/(2πεd)で与えられる。ここで、qは素電荷、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性ナノ微粒子の大きさdの望ましい範囲を見積もることができる。
【0120】
本実施形態で用いられる導電性微粒子の粒径dは、q/(2πεd)>kBT、つまりd<dmax=q/(2πεkBT)を満たすことが望ましい。典型的なトンネル絶縁膜がシリコン酸化膜の場合、dmax=30nmである。
【0121】
トンネル絶縁膜(シリコン酸化膜)の膜厚については概ねできるだけ薄いことが望ましい。シリコン微結晶の粒径の微小化によるエネルギー障壁増加により記憶保持機能を改善可能であるため、トンネル絶縁膜の膜厚が薄い方が、高速書き込み及び消去をより維持できるためである。トンネル絶縁膜の膜厚がトンネル絶縁膜自身の抵抗が低い2nm以下であれば、より効果が期待できる。トンネル絶縁膜の膜厚が1.5nm以下であれば、よりシリコン酸化膜自身が低抵抗となりさらに望ましい。下限としては原子間距離である0.3nm、さらには大気中の自然酸化膜の厚さ0.7nmを挙げることができる。また、前述した実施形態では、トンネル絶縁膜材料として全てシリコン酸化膜を用いているが、他の絶縁体でも本実施形態の実現は可能である。
【0122】
第1〜第3実施形態におけるシリコン微結晶層24では、電荷が蓄積できれば良い。ただし、シリコン微結晶層24の粒径(直径)をd1とすると、消去状態における読み出し時に弾道電子がエネルギー緩和しないことが望ましいことから、シリコン微結晶層24の厚さは5nm以下であることが望ましい。すなわち、d1≦5nmとして粒径の上限が規定できる。
【0123】
このときのクーロンブロッケイドエネルギーをΔE1のより望ましい下限とすることができる。“ΔE1>q/(2πε×5nm)”、ここでεはトンネル酸化膜の誘電率である。エネルギー障壁ΔE1の望ましい上限としては、情報電荷の保持の観点からΔE1はΔE2よりも小さいことが必要である。物理的に有意なエネルギー差を持って小さくなければならないので、最低熱揺らぎ分の差よりも隔たって小さいこと、すなわちエネルギー障壁ΔE1は、“ΔE1<ΔE2−kBT”が望ましい上限となる。
【0124】
エネルギー障壁ΔE2の望ましい下限はこれと同様に与えられる。各実施形態の電荷蓄積層の情報電子のエネルギーに対し、最低熱揺らぎのエネルギー分よりも大きな差を持って高いことがΔE2の上限である。第1〜第3実施形態では“ΔE2>ΔE1+kBT”、第4実施形態では“ΔE2>kBT”、第6実施形態では電荷蓄積層の金属とSiの電子親和力の差をΔε2として“ΔE2>kBT−Δε2”、第7実施形態では電荷蓄積層の金属微粒子の大きさ(直径)をd1とし、トンネル絶縁膜の誘電率をεとすると、電荷蓄積層の金属微粒子のクーロンブロッケイドエネルギーが、q/(2πεd1)で与えられるので、“ΔE2>kBT−Δε2+q/(2πεd1)”となる。
【0125】
エネルギー障壁ΔE2の望ましい上限は、記憶保持の観点から高いほど良いが、書き込み時の配線間の貫通電流抑止の条件から上限が決まる。第1,2及び第4〜7実施形態においては、“ΔE>[(T21+T23+T25)/T21]ΔE2”、第3実施形態では“ΔE>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]ΔE2”が望ましい上限である。第3実施形態は補助構造部として2層のシリコン層を追加しているためこのかぎりではない。
【0126】
一般的には、“ΔE>[(下側配線から最上層Si微結晶層26までのトンネル酸化膜厚の和)/(下側配線から電荷蓄積層までのトンネル酸化膜厚の和)]ΔE2”、が望ましいΔE2の上限である。物理的に有意な差があることがより望ましいので、“ΔE>[(下側配線から最上層Si微結晶層26までのトンネル酸化膜厚の和)/(下側配線から電荷蓄積層までの実効トンネル酸化膜厚の和)]ΔE2+kBT”、がより望ましい上限である。
【0127】
上記エネルギー障壁ΔE2の望ましい上限は、そのままエネルギー障壁ΔEの望ましい下限である。ΔEの望ましい上限は、記憶保持の観点、及び逆バイアス(下側配線にプラス電圧印加)時に電流が流れないように整流性を良くする観点からも高ければ高いほど良い。理論的上限としては少なくともシリコン微結晶の粒径下限として原子サイズがあるので、エネルギー障壁ΔEの有限値上限があることは間違いない。現実的には、極小微粒子径のプロセス技術的な制御限界で決まることもありうる。
【0128】
エネルギー障壁ΔE,ΔE1,ΔE2について望ましい範囲を述べたが、第2実施形態で説明したように、配線材料である金属の仕事関数とSiの電子親和力に差がある場合は、そのエネルギー差を考慮した実効的エネルギー障壁ΔEeff,ΔE1eff,ΔE2effとすれば同様の議論が当てはまる。
【0129】
前述したエネルギー障壁ΔE,ΔE1,ΔE2や、粒径d,d1,d2には、複数の導電性ナノ微粒子を有する場合、粒径にバラツキがあることによる分布がある。従って、導電性ナノ微粒子層に複数のナノ微粒子がある場合の効果の期待できる条件は、上記においてエネルギー障壁ΔE,ΔE1,ΔE2や、粒径d,d1,d2を平均値としたものである。
【0130】
また、上記議論では、導電性ナノ微粒子の粒径をd,d1,d2として、球または球に近い形状をしたものの直径としているが、実際は厳密な球形に近いとは限らない。球形の場合は、直径dに対し自己容量がCself=πεdとなる。よって、クーロンブロッケイドエネルギーは、ほぼq/(2Cself)=q/(2πεd)で与えられる。一方、導電性ナノ微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Cselfに対し、d=Cself/(πε)により実効的な粒径dを特定することができる。
【0131】
また、前述した実施形態は、a−Si薄膜を加熱してできる微結晶層を利用して作成するものであるが、他に、より高温でのLPCVDで直接シリコン微結晶を形成する方法なども用いることができる。ただし、その場合、シリコン微結晶は離散的に分布し、必ずしも稠密に形成されないこともある。二重接合構造中のSiナノ微結晶層のSi微結晶面密度が少なすぎると十分な効果が発現しない場合がある。
【0132】
通常、情報電子は10年の記憶保持の間必ずしも1箇所に留まらずに、多少なりとも電荷蓄積層内を動き回る。Si微結晶層22の微粒子面密度が低いと、読み出し電流経路であるSi微結晶層22の各Si微結晶付近に情報電子が偶然いないことが頻繁に起こり、書き込まれた情報電子の正確な読み出しができないことになる。Siの静電遮蔽長は10nm程度なので、情報電荷蓄積層内の情報電子を読み出すには、Si微結晶層22におけるSi微結晶面密度が20nm四方に一個(2.5×1011cm−2)以上あれば、電荷蓄積層のほぼ全面において、静電遮蔽で隠されることなく情報電子の存在を読み出すことが期待できる。
【0133】
Si微結晶層26の面密度が低いと、Si微結晶層22の各Si微結晶を通る読み出し電流経路上にSi微結晶層26のSi微結晶が存在しないことが多くなり、弾道電子電流による読み出しが出来なくなる。Si微結晶層26のSi微結晶の面密度が、Si微結晶層22における微結晶断面積の逆数以上であれば、Si微結晶層22の各Si微結晶を通る読み出し電流経路上にSi微結晶層26のSi微結晶が存在することが多くなり、弾道電子電流による読み出しが出来ることが期待できる。
【0134】
上記Si微結晶層22,26のSi微結晶面密度下限は、微結晶や電荷蓄積層を自己整合的に位置制御して形成できるような場合はこのかぎりではない。
【0135】
[第8実施形態]
次に、第1〜第7実施形態のメモリ装置をメモリセルとして備えるクロスポイント型メモリについて説明する。
【0136】
図22は、第8実施形態のクロスポイント型メモリの構成を示す回路図である。
【0137】
図示するように、ワード線WL0,WL1,WL2は、X方向に延伸し、Y方向に所定間隔を空けて配列されている。ビット線BL0,BL1,BL2は、Y方向に延伸し、X方向に所定間隔を空けて配列されている。ワード線WL0,WL1,WL2とビット線BL0,BL1,BL2との交差部には、メモリセルMC(0−0)、MC(0−1)、…、MC(2−2)がそれぞれ配置されている。メモリセルには、前述した第1〜第7のメモリ装置が用いられている。
【0138】
本実施形態のクロスポイント型メモリでは、ワード線とビット線との交差部にメモリ装置(メモリセル)のみが配置された構成を有している。第1〜第7実施形態のメモリ装置は整流機能を有しているため、このような構成でも読み出し時に発生する回り込み電流を防止することができる。なお、もちろん、ワード線とビット線との交差部に、メモリ装置と、逆方向の電流を抑制するセレクタ(例えば、ダイオード)が配置された構成としてもよい。
【0139】
以上説明したように実施形態のメモリ装置は、微細化が可能であり、素子構造設計により電極または配線間の双方向の電流値、動作電圧値、及び記憶保持時間が制御及び設計可能な2端子のメモリ素子構造を有している。
【0140】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0141】
20…配線(または電極)、21…シリコン酸化膜、22…微結晶層、23…シリコン酸化膜、24…微結晶層、25…シリコン酸化膜、26…微結晶層、27…シリコン酸化膜、28…配線(または電極)、31…シリコン酸化膜、32…微結晶層、33…シリコン酸化膜、34…微結晶層、44…シリコン電極層、54…シリコン窒化膜、64…金属電極、74…金属量子ドット層。
【技術分野】
【0001】
本発明の実施形態は、メモリ装置に関するものであり、例えば、クロスポイント型のメモリセルアレイに配置される2端子のメモリ素子を備えたメモリ装置に関するものである。
【背景技術】
【0002】
従来技術の2端子のメモリ素子は以下のような構造を有している。導体またはn型(p型)半導体で形成された配線上に、シリコン酸化膜からなるトンネル絶縁膜が配置され、その上にクーロンブロッケイド条件(電子1個の帯電エネルギーが熱揺らぎよりも大きいこと)を満たすシリコン微結晶(シリコン微粒子)が微結晶間に隙間があるように形成されている。
【0003】
微結晶表面には、シリコン酸化膜からなるトンネル絶縁膜が形成され、その上にシリコンリッチな組成のシリコン窒化膜が形成されている。さらに、シリコン窒化膜上には、導体またはn型(p型)半導体で形成された上側の配線が設けられている。
【0004】
このようなメモリ素子構造では、トラップ準位を多く含むシリコン窒化膜中のトラップ伝導により、配線表面間に電流が流れ得る。その電流はトラップ中の固定捕捉電子の有無に従って増減するので、クーロンブロッケイド条件を満たすシリコン微結晶近傍のトラップに捕捉された電子を情報電荷として、電極間の電流を読み出すことにより、メモリ素子はメモリとして動作し得る。
【0005】
しかしながら、前述したメモリ素子では、配線電極間の電流値や、シリコン微結晶近傍のトラップに捕捉された情報電荷のリークは、シリコン窒化膜(トラップ絶縁膜)中のトラップ伝導により決まるため、絶縁膜中のトラップ状態という制御困難な状態によって、あらゆるメモリ特性が左右されてしまう。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特許第4247188号公報(図1)
【発明の概要】
【発明が解決しようとする課題】
【0007】
配線電極間の双方向の電流値、書き込み及び消去の電圧値、および記憶保持時間が制御容易なメモリ装置を提供する。
【課題を解決するための手段】
【0008】
一実施態様のメモリ装置は、微結晶である第1の導電性微粒子を含む第1の微結晶層と、前記第1の微結晶層を挟む第1、第2のトンネル絶縁膜とを有する第1の二重トンネル接合構造と、微結晶である第2の導電性微粒子を含む第2の微結晶層と、前記第2の微結晶層を挟む第3、第4のトンネル絶縁膜とを有する第2の二重トンネル接合構造と、前記第1の二重トンネル接合構造と前記第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、前記第1の二重トンネル接合構造、前記電荷蓄積層、及び前記第2の二重トンネル接合構造を挟む第1、第2の導電層とを具備する。前記第1の導電性微粒子の平均粒径は、前記第2の導電性微粒子の平均粒径と異なっていることを特徴とする。
【図面の簡単な説明】
【0009】
【図1】第1実施形態のメモリ装置の構造を示す断面図である。
【図2】第1実施形態のメモリ装置の製造方法を示す断面図である。
【図3】第1実施形態のメモリ装置の製造方法を示す断面図である。
【図4】第1実施形態のメモリ装置の製造方法を示す断面図である。
【図5】第1実施形態のメモリ装置におけるエネルギー構造を示す図である。
【図6】第1実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【図7】第1実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【図8】第1実施形態のメモリ装置における書き込み状態/消去状態のエネルギー構造を示す図である。
【図9】第1実施形態のメモリ装置における読み出し時のエネルギー構造を示す図である。
【図10】第2実施形態のメモリ装置の構造とエネルギー構造を示す図である。
【図11】第1,第2実施形態における保持時間確保の問題点を説明するためのエネルギー構造を示す図である。
【図12】第3実施形態のメモリ装置の構造を示す断面図である。
【図13】第3実施形態のメモリ装置の構造とエネルギー構造を示す図である。
【図14】第3実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【図15】第3実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【図16】第3実施形態のメモリ装置における読み出し時のエネルギー構造を示す図である。
【図17】実施形態のメモリ装置における最小メモリセルサイズを示す断面図である。
【図18】第4実施形態のメモリ装置の構造を示す断面図である。
【図19】第5実施形態のメモリ装置の構造を示す断面図である。
【図20】第6実施形態のメモリ装置の構造を示す断面図である。
【図21】第7実施形態のメモリ装置の構造を示す断面図である。
【図22】第8実施形態のクロスポイント型メモリの構成を示す回路図である。
【発明を実施するための形態】
【0010】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【0011】
[第1実施形態]
まず、第1実施形態のメモリ装置について説明する。
【0012】
[1]メモリ装置の構造
図1は、第1実施形態のメモリ装置の構造を示す断面図である。
【0013】
図示するように、第1の導電層、例えば、高濃度のリン不純物を含んだn+型ポリシリコン配線(または電極)20上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜21が形成されている。シリコン酸化膜21上には、導電性微粒子、例えばシリコン微結晶(シリコン微粒子)を含む微結晶層22が形成されている。さらに、微結晶層22上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜23が形成されている。微結晶層22はシリコン酸化膜21とシリコン酸化膜23とに挟まれており、積層されたシリコン酸化膜21、微結晶層22、及びシリコン酸化膜23は、第1の二重トンネル接合構造を構成している。
【0014】
シリコン酸化膜23上には、情報電荷を蓄積する電荷蓄積層が形成されている。ここでは、電荷蓄積層として、導電性微粒子、例えばシリコン微結晶(シリコン微粒子)を含む微結晶層24が形成されている。
【0015】
微結晶層24上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜25が形成されている。シリコン酸化膜25上には、導電性微粒子、例えばシリコン微結晶(シリコン微粒子)を含む微結晶層26が形成されている。さらに、微結晶層26上には、膜厚1nm程度のトンネル絶縁膜、例えば、シリコン酸化膜27が形成されている。微結晶層26はシリコン酸化膜25とシリコン酸化膜27とに挟まれており、積層されたシリコン酸化膜25、微結晶層26、及びシリコン酸化膜27は、第2の二重トンネル接合構造を構成している。
【0016】
さらに、シリコン酸化膜27上には、第2の導電層、例えば、高濃度のリン不純物を含んだn+型ポリシリコン配線(または電極)28が形成されている。
【0017】
このような構造のメモリ装置において、微結晶層22に含まれる導電性微粒子の平均粒径は、微結晶層26に含まれる導電性微粒子の平均粒径と異なっている。例えば、微結晶層22の導電性微粒子の平均粒径は、微結晶層26の導電性微粒子の平均粒径より大きい。さらに、微結晶層24に含まれる導電性微粒子の平均粒径は、微結晶層22,26に含まれる導電性微粒子の平均粒径より大きい。
【0018】
[2]メモリ装置の製造方法
次に、第1実施形態のメモリ装置の製造方法を説明する。
【0019】
図2〜図4は、第1実施形態のメモリ装置の製造方法を示す断面図である。
【0020】
図2(a)に示すように、高濃度のリン不純物を含んだn+型ポリシリコン配線20上に、膜厚1nm程度のシリコン酸化膜21を高速熱酸化(RTO:Rapid thermal oxidation)により形成する。さらに、シリコン酸化膜21上にCVDによりアモルファスシリコン(a−Si)膜22Aを2.5nm程度堆積する。続いて、熱酸化により、a−Si膜22Aの表面に、膜厚が1nm程度のシリコン酸化膜23を形成する。これにより、a−Si膜22Aの厚さは2nm程度であり、a−Si膜22Aの上下を厚さ1nm程度のシリコン酸化膜21,23で挟んだ構造となる。
【0021】
次に、窒素雰囲気中で900℃の高温アニールを行う。すると、図2(b)に示すように、a−Si膜22Aは、このa−Si膜の膜厚2nm程度の大きさのシリコン微小結晶群を含む微結晶層22となる。
【0022】
次に、図3(a)に示すように、シリコン酸化膜23上にCVDによりアモルファスシリコン膜24Aを3.5nm程度堆積する。続いて、熱酸化によりa−Si膜24Aの表面に、膜厚が1nm程度のシリコン酸化膜25を形成する。これにより、a−Si膜24Aの厚さは3nm程度であり、a−Si膜24Aの上下を厚さ1nm程度のシリコン酸化膜23,25で挟んだ構造となる。
【0023】
次に、窒素雰囲気中で900℃の高温アニールを行う。すると、図3(b)に示すように、シリコン酸化膜23上のa−Si膜24Aは、このa−Si膜の膜厚3nm程度の大きさのシリコン微小結晶群を含む微結晶層24となる。
【0024】
次に、図4(a)に示すように、シリコン酸化膜25上にCVDによりアモルファスシリコン膜26Aを1.5nm程度堆積する。続いて、熱酸化によりa−Si膜26Aの表面に、膜厚が1nm程度のシリコン酸化膜27を形成する。これにより、シリコン酸化膜25上のa−Si膜26Aの厚さは1nm程度であり、a−Si膜26Aの上下を厚さ1nm程度のシリコン酸化膜25,27で挟んだ構造となる。
【0025】
次に、窒素雰囲気中で950℃の高温アニールを行う。すると、図4(b)に示すように、シリコン酸化膜25上のa−Si膜26Aは、このa−Si膜の膜厚1nm程度の大きさのシリコン微小結晶群を含む微結晶層26となる。
【0026】
その後、図1に示すように、シリコン酸化膜27上にLPCVDにより高濃度のリン不純物を含んだn+型ポリシリコン配線28を形成する。以上により、図1に示した第1実施形態のメモリ装置が製造できる。
【0027】
前述したように第1実施形態のメモリ装置は、全てLSIプロセスと整合するSi系材料で構成されているため、すなわち全てシリコン系の材料で構成可能であるため、その製造方法はシリコンLSIプロセスと整合性が高い。
【0028】
また、前述した工程において、a−Si膜の膜厚程度の大きさのシリコン微結晶(シリコン微粒子)が形成された後は、シリコン微結晶の表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は、薄いSiナノ膜厚では起こりにくい。このため、窒素アニール条件の調整により、膜厚程度を典型的大きさとするSiナノ微結晶の粒径制御が微結晶層22,24,26の形成において可能である。なお、ここではシリコン微結晶形成のためのアニールをシリコン微結晶層毎に行ったが、このアニールは一括して行ってもかまわない。
【0029】
膜厚によってSiナノ微結晶の典型的大きさが決まるので、下側の微結晶層22のシリコン微結晶の典型的な大きさは2nm、中央の微結晶層24のシリコン微結晶の典型的な大きさは3nm、上側の微結晶層26のシリコン微結晶の典型的な大きさは1nmとなる。
【0030】
[3]メモリ装置の動作
第1実施形態では、シリコン微結晶(シリコン微粒子)は粒径が3nm以下と小さいため、電子1個の充電エネルギーは熱揺らぎよりも十分大きいというクーロンブロッケイド条件を満たしている。よって、シリコン微粒子中に1個の電子が帯電する時、クーロンブロッケイド効果と量子閉じ込め効果によりシリコン微粒子に高いエネルギー状態が形成され、電子がシリコン微粒子を通り抜けるときエネルギー障壁ができることになる。
【0031】
図5は、第1実施形態のメモリ装置におけるエネルギー構造を示す図である。
【0032】
メモリ装置においてトンネル絶縁膜によるトンネルバリアの間には、シリコン微結晶におけるクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー障壁が存在する。エネルギー障壁は、シリコン微結晶の粒径が小さいほど大きい。従って、中央の微結晶層24のエネルギー障壁ΔE1が最も低く、下側の微結晶層22のエネルギー障壁ΔE2がΔE1よりも高い。さらに、上側の微結晶層26のエネルギー障壁ΔEがΔE1及びΔE2よりも高く、これらのうち一番高い。
【0033】
このクーロンブロッケイド効果と量子閉じ込め効果によるエネルギー領域は、トンネル浸み出しを含めて進入不可能なエネルギー領域であるため、電子が通り抜けるにはエネルギー的に超えて行く以外ない。従って、本実施形態のメモリ装置では良好なメモリ動作が可能となる。
【0034】
このように、クーロンブロッケイド条件を満たす導電性微粒子とそれを挟む二つのトンネル接合のことを、単電子トンネリング現象を扱う分野では二重トンネル接合と称する。
【0035】
第1実施形態におけるメモリ動作は、中央に位置する粒径の最も大きい微結晶層24に情報電荷を蓄積することで可能となる。以下に、第1実施形態における書き込み、消去、及び読み出しの動作を説明する。
【0036】
まず、第1実施形態のメモリ装置における書き込みについて説明する。
【0037】
図6は、第1実施形態のメモリ装置における書き込み時のエネルギー構造を示す図である。
【0038】
微結晶層24に情報電荷の書き込みを行うには、上側の配線28に適度なプラス電圧をかける。図6に示すように、下側の配線20中の電子が中央の微結晶層24のエネルギー障壁ΔE1まで通り抜けるのに、下側の微結晶層22のエネルギー障壁ΔE2が無くなるように、適度なプラス電圧を上側の配線28にかければ良い。このとき、上側の微結晶層26のエネルギー障壁ΔEが十分高くなっており、下側の配線20から上側の配線28への貫通電流を遮る構成になっていることが、高い書き込み効率及び低電力消費の観点から望ましい。
【0039】
図6に示すように、エネルギー障壁ΔEが、書き込み時に貫通電流を遮るには、“ΔE>3×ΔE2”であることが望ましい。本実施形態では、シリコン酸化膜(トンネル絶縁膜)21,23,25の膜厚が全て1nmと等しいため、書き込み開始時に、同じ電位差がシリコン酸化膜21,23,25にかかる。このため、エネルギー障壁ΔE2が無くなるようにシリコン酸化膜21にΔE2の電位差をかけた時、シリコン酸化膜23,25にもΔE2の電位差がかかり、シリコン酸化膜21,23,25の全部で、3×ΔE2の電位差がかかる。よって、“ΔE>3×ΔE2”であれば、書き込み時に配線20,28間の貫通電流を遮ることが可能である。
【0040】
一般に、シリコン酸化膜21,23,25の厚さが同一でない場合は、書き込み開始時に同じ電界がかかるため、厚さに比例した電位差が各シリコン酸化膜にかかる。よって、シリコン酸化膜21,23,25の厚さをそれぞれT21,T23,T25としたとき、“ΔE>[(T21+T23+T25)/T21]×ΔE2”であれば、書き込み時に配線20,28間の貫通電流を遮ることが可能であることがわかる。
【0041】
エネルギー障壁は、シリコン微結晶における量子閉じ込め効果とクーロンブロッケイド効果に起因する。シリコン微結晶(シリコン微粒子)の大きさ(直径)dに対し、量子閉じ込めのエネルギーはd−2に比例して、クーロンブロッケイドエネルギーはd−1に比例してシリコン微結晶の微小化とともに大きくなる。これを用いて、書き込み時に配線間の貫通電流を遮るための、シリコン微結晶の大きさdの望ましい条件見積ることができる。
【0042】
シリコン微結晶の大きさdが小さいほど、d−2に比例する量子閉じ込め効果がクーロンブロッケイドよりも顕著になるため、微結晶層26中のシリコン微結晶の直径をd、微結晶層22中のシリコン微結晶の直径をd2として、“d−2>[(T21+T23+T25)/T21]×d2−2”、即ち“d2>[(T21+T23+T25)/T21]1/2d”であることが望ましい条件である。シリコン酸化膜21,23,25が第1実施形態のように3つとも同じ厚さなら、“d2>31/2d”が望ましい条件である。第1実施形態では、“d2=2d>31/2d”なので、書き込み時に配線間の貫通電流を遮ることが期待できる。なお、微結晶層26中のシリコン微結晶の直径dが1nm、微結晶層22中のシリコン微結晶の直径d2が2nmなので、“d2>31/2d”を満たす。
【0043】
さらに、望ましい条件として、d−1に比例するクーロンブロッケイドエネルギーに対する、“d−1>[(T21+T23+T25)/T21]×d2−1”、即ち“d2>[(T21+T23+T25)/T21]d”も満たしていれば、さらに確実に、書き込み時に配線20,28間の貫通電流を遮ることが期待できる。
【0044】
次に、第1実施形態のメモリ装置における消去について説明する。
【0045】
図7は、第1実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【0046】
微結晶層24に書き込まれた情報電荷の消去では、下側の配線20に適度なプラス電圧をかければ良い。微結晶層24にある情報電荷が、微結晶層22のエネルギー障壁ΔE2に遮られずに、下側の配線20に抜けることで消去可能である。シリコン酸化膜23に、ΔE2−ΔE1以上の電位差が掛かるように、配線20,28間に消去電圧をかければ良い。
【0047】
下側の配線20にプラス電圧をかける場合は、上側の配線28の近くに最も高いエネルギー障壁ΔEがあるため、配線20,28間の貫通電流は遮られる。本実施形態のメモリ装置は、消去時の消去効率向上や、低消費電力であることのみならず、メモリセルアレイ動作でしばしば必要となる整流性を、素子構造設計により実現できる有利なメモリ装置である。
【0048】
次に、第1実施形態のメモリ装置における読み出しについて説明する。
【0049】
図8(a)及び図8(b)は、第1実施形態のメモリ装置における書き込み状態/消去状態の保持条件でのエネルギー構造を示す図である。
【0050】
図8(b)に示す書き込み状態では、図8(a)に示す消去状態に比べて、量子効果によるエネルギー障壁ΔE,ΔE2の分は変わらないが、ΔE1の情報電子による静電エネルギーの分だけ下駄が高くなるので、エネルギー障壁ΔE,ΔE2が上昇する。
【0051】
書き込み状態/消去状態の保持は、微結晶層26,22のエネルギー障壁によってリーク電流を抑制することにより行う。より長い保持時間を実現する1つの方法は、前述した書き込み時の貫通電流を抑制する条件“ΔE>[(T21+T23+T25)/T21]×ΔE2”を維持しながら、エネルギー障壁ΔE2の絶対値を大きくすることである。これにより、指数関数的に記憶保持機能を改善できる。すなわち、微結晶層26及び微結晶層22中の微粒子の粒径を、条件“ΔE>[(T21+T23+T25)/T21]×ΔE2”を保ちつつ、同時に小さくしていくと、保持時間を長くすることができる。
【0052】
図9は、第1実施形態において読み出し電圧を配線28にかけたときのエネルギー構造を示す図である。
【0053】
情報の読み出しは、下側の配線20から上側の配線28への貫通電流の違いを読むことで可能である。
【0054】
図9(a)に示すように、微結晶層24に情報電荷の無い消去状態では、貫通電流を遮るエネルギー障壁がないため、弾道的に下側の配線20から上側の配線28に電子が抜ける。このとき、効率よくオン電流をとること、及び誤書き込み防止の観点から、微結晶層24は十分薄く、弾道電子がエネルギー緩和する前に微結晶層24を通り抜けることが望ましい。シリコン膜厚が5nm以下であれば、エネルギー緩和せずに弾道電子が抜ける効果が大きくなることが知られており、微結晶層24のシリコン膜厚(シリコン微粒子の粒径)は5nm以下であることが望ましい。
【0055】
また、シリコン酸化膜25,27は膜厚が1nm程度と薄いことと、下側の配線20からの弾道電子から見てシリコン酸化膜25,27のトンネル障壁が低くなることは、効率よくオン電流を取ること、及び誤書き込み防止の観点から、本実施形態のメモリ装置構造及び読み出し方法は好都合である。
【0056】
一方、図9(b)に示すように、メモリ装置が書き込み状態にある場合、すなわち微結晶層24に情報電荷がある書き込み状態では、情報電荷により微結晶層24の電位が高くなるため、弾道電子をエネルギー障壁によって遮らせることができる。これにより、読み出し電流値を小さくすることができる。統計力学的に電流値は、遮るエネルギー障壁に対し指数関数的に効率よく低減(遮るエネルギー障壁が60meVで1桁低減)するので、書き込み状態及び消去状態に対応する読み出し電流のオン/オフ比を効率よく大きくできる。
【0057】
第1実施形態のメモリ装置では、書き込み、消去、保持、及び読み出しのいずれの動作も適切な電圧をかけることで可能であり、各状態での貫通電流値、情報電荷のリーク電流値、及び適切な印加電圧値は、全てシリコン酸化膜(トンネル絶縁膜)のトンネル抵抗値とエネルギー障壁の高さから理論的に予測可能である。これにより、シリコン酸化膜の膜厚とシリコン微結晶(シリコン微粒子)の粒径という構造設計によってメモリ特性の設計が可能である。なお、クーロンブロッケイド条件を満たす微小導電性微粒子を含む場合の電流電圧特性の理論として標準理論(Orthodox theory)などがよく知られている。
【0058】
第1実施形態では、電荷蓄積部としての微結晶層24もSi微結晶なので、微結晶層24自身のクーロンブロッケイド効果と量子閉じ込め効果を利用することで、微結晶層24の粒径設計により情報電荷量を制御できるという利点もある。
【0059】
以上説明したように第1実施形態では、全てシリコン系の材料を用いてメモリ装置を構成することができるため、シリコンLSIプロセスと整合性が高い。また、原理的にSiナノ微粒子1個でメモリ動作が可能であるため、セル面積のナノ微粒子の粒径程度までの極微細化が可能である。各動作電圧値や各状態での電流値は、基本的にトンネル酸化膜の膜厚とシリコン微結晶の粒径という構造因子で決まるトンネル抵抗とエネルギーバリアで制御および設計が可能である。よって、第1実施形態のメモリ装置では、素子構造設計、すなわちメモリ装置を構成するトンネル絶縁膜及び微粒子(微結晶)の設計によりメモリ特性の設計及び動作設計が可能である。
【0060】
[第2実施形態]
第1実施形態では上下の配線20,28の材料としてn+ポリシリコンを用いたが、他の導電性材料(例えば、金属または半導体)を用いてもよい。特に、配線20,28の材料として金属が用いられることは低抵抗化の観点から望ましい。この場合、金属の仕事関数はシリコンの電子親和力よりも大きいため、配線からの電子のエネルギー位置が変化する。第2実施形態では、上下の配線が金属で形成された例を説明する。
【0061】
図10は、第2実施形態のメモリ装置の断面構造とエネルギー構造を示す図である。
【0062】
上下の配線30,38は金属材料で形成されている。配線30,38に用いる金属材料としては、W(タングステン)、WN(窒化タングステン)、TaN(窒化タンタル)、WSi(タングステンシリサイド)、CoSi(コバルトシリサイド)、及びNiSi(ニッケルシリサイド)等を挙げることができる。
【0063】
第2実施形態のメモリ装置は、以下の工程を除き第1実施形態と同様に形成すればよい。第1実施形態では、ポリシリコン配線20の表面を熱酸化することで、シリコン酸化膜21を形成したが、配線材料がシリコンでない第2実施形態では、ALD(atomic layer deposition)等のCVDによりシリコン酸化膜21を形成する。
【0064】
さらに、第1実施形態では、窒素雰囲気中の加熱工程を用いてシリコンの微結晶層22,24,26を形成したが、配線30の配線材料である金属の融点が低く、系全体の高温加熱が困難なこともありうる第2実施形態では、低温長時間加熱でシリコン微結晶の粒径を制御する方法や、レーザーアニールによる局所加熱でシリコン微結晶の粒径を制御するなどの方法を用いる。これにより、配線を形成する金属の融点が低い場合でも、配線への影響を抑えることができる。
【0065】
図10(a)に示すように、第2実施形態では、Siの電子親和力と金属の仕事関数の差Δεを考慮する必要がある。ここで、図10(b)に示すように、ΔEeff=ΔE+Δε、ΔE1eff=ΔE1+Δε、ΔE2eff=ΔE2+Δεとする。これは、図5においてΔE→ΔEeff、ΔE1→ΔE1eff、ΔE2→ΔE2eff、と置き換えたものと同様である。すなわち、シリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、シリコンの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、第1実施形態と同じ議論により同等な効果が得られることがわかる。
【0066】
従って、第2実施形態でも図6〜図9で説明したように、書き込み、消去、保持、及び読み出しのいずれの動作も適切な電圧をかけることで可能であり、各状態での貫通電流値、情報電荷のリーク電流値、及び適切な印加電圧値は、全てシリコン酸化膜(トンネル絶縁膜)のトンネル抵抗値と、シリコンの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁の高さとから理論的に予測可能である。これにより、シリコン酸化膜の膜厚とシリコン微結晶(シリコン微粒子)の粒径という構造設計によってメモリ特性の設計が可能である。
【0067】
[第3実施形態]
第1実施形態では、書き込み時の貫通電流を抑止するために、“ΔE>3×ΔE2”の関係を満たすことが望ましい。よって、エネルギー障壁ΔE2がΔEよりもかなり低くなければならないため、図11に示すように、下側の配線20と情報電荷の蓄積部である微結晶層24との間のリークが十分抑制できず、記憶保持が不十分である場合がある。解決策として、“ΔE>3×ΔE2”を満たしながらΔE2を大きくすることがあげられるが、この場合ΔEを著しく大きくする必要があり、微結晶層26が含む微粒子に対して難度の高い極微小な粒径制御が要求される。そこで、第3実施形態では、書き込み時の貫通電流を抑制する条件、“ΔE>3×ΔE2”を緩和する構造を提案する。
【0068】
図12は、第3実施形態のメモリ装置の構造を示す断面図である。
【0069】
図示するように、メモリ装置は、第1実施形態が有するシリコン酸化膜21、微結晶層22、…、シリコン酸化膜27の構造(メモリ基本構造部)に、補助構造部が追加された構造を有する。
【0070】
補助構造部は、配線20とシリコン酸化膜21との間に配置され、シリコン酸化膜31、微結晶層32、シリコン酸化膜33、及び微結晶層34を備える。詳述すると、下側の配線20とシリコン酸化膜21との間に、微結晶層22中の微粒子よりも粒径が大きい微粒子を有する微結晶層32,34が形成されている。微結晶層32,34中の微粒子は、例えばシリコンから成る。微結晶層32,34中の微粒子の粒径は、配線20に近い側が大きい、すなわち配線20に近い微結晶層32の粒径は微結晶層34の粒径より大きい。さらに、配線20と微結晶層32との間にはシリコン酸化膜31が形成され、微結晶層32と微結晶層34との間にはシリコン酸化膜33が形成されている。シリコン酸化膜31,33は、例えばシリコン酸化膜21,23,25,27と同じ1nm程度の厚さで形成されている。
【0071】
ここでは、補助構造部に2層の微結晶層32,34を形成する例を示したが、微結晶層は1層以上形成すればよい。さらに、微結晶層が複数層の場合、それらの粒径は配線20に近い側に配置された微結晶層ほど大きくなるようにする。
【0072】
以下に、図12に示す第3実施形態が書き込み時の貫通電流を抑止する条件、“ΔE>3×ΔE2”を緩和する理由を説明する。
【0073】
図13は、第3実施形態のメモリ装置におけるエネルギー構造を示す図である。
【0074】
図示するように、補助構造部により、下側の配線20と微結晶層(電荷蓄積層)24との間にエネルギー障壁が階段状に並んでいることがわかる。
【0075】
図14に、第3実施形態における書き込み時のエネルギー構造を示す。
【0076】
高速書き込みはエネルギー障壁ΔE2が書き込みトンネル中に無くなることで可能になるので、シリコン酸化膜31,33,21の3層でΔE2の電位差が最低でもかかる必要がある。このとき、配線20と上側の微結晶層26との間には、シリコン酸化膜31,33,21,23,25の5層分の電位差がかかる。シリコン酸化膜31,33,21の3層で電位差ΔE2がかかるとき、5層のシリコン酸化膜分の電位差は(5/3)×ΔE2なので、書き込み時の貫通電流の抑止条件は、“ΔE>(5/3)×ΔE2”となる。これは、第1実施形態における“ΔE>3×ΔE2”よりも、同じΔEに対し、より高いΔE2が可能になることを示す。これにより、第3実施形態は記憶保持時間の確保に有利である。
【0077】
第3実施形態では、シリコン酸化膜31,33,21,23,25の5層を全て同じ膜厚としたが、一般には、それぞれの膜厚をT31,T33,T21,T23,T25として、“ΔE>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]×ΔE2”が書き込み時の貫通電流の抑止条件である。
【0078】
微結晶層26中の微粒子の直径をdとし、微結晶層22中の微粒子の直径をd2としたとき、微粒子が小さいほど、d−2に比例する量子閉じ込め効果が顕著になるため、“d2>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]1/2d”であることが望ましい条件である。シリコン酸化膜が第3実施形態のように、5層とも同じ厚さのときは、“d2>(5/3)1/2d”が望ましい条件である。
【0079】
さらに、望ましい条件として、d−1に比例するクーロンブロッケイドエネルギーに対する、“d2>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]d”も満たしていれば、さらに確実に、書き込み時に配線20,28間の貫通電流を遮ることが期待できる。
【0080】
次に、第3実施形態のメモリ装置における消去について説明する。
【0081】
図15は、第3実施形態のメモリ装置における消去時のエネルギー構造を示す図である。
【0082】
情報電荷の消去では、第1実施形態と同様に、下側の配線20に適度なプラス電圧をかければ良い。微結晶層24にある情報電荷が、微結晶層22のエネルギー障壁ΔE2に遮られずに、下側の配線20に抜けることで消去可能である。シリコン酸化膜23に、ΔE2−ΔE1以上の電位差が掛かるように、配線20,28間に消去電圧をかければ良い。
【0083】
下側の配線20にプラス電圧をかける場合は、上側の配線28の近くに最も高いエネルギー障壁ΔEがあるため、配線20,28間の貫通電流は遮られる。第3実施形態のメモリ装置は、第1実施形態と同様に、消去時の消去効率向上や、低消費電力であることのみならず、メモリセルアレイ動作でしばしば必要となる整流性を、素子構造設計により実現できる有利なメモリ装置である。
【0084】
次に、第3実施形態のメモリ装置における読み出しについて説明する。
【0085】
図16は、第3実施形態において読み出し電圧を配線28にかけたときのエネルギー構造を示す図である。
【0086】
情報の読み出しは、第1実施形態と同様に、下側の配線20から上側の配線28への貫通電流の違いを読むことで可能である。
【0087】
図16(a)に示すように、微結晶層24に情報電荷の無い消去状態では、貫通電流を遮るエネルギー障壁がないため、弾道的に下側の配線20から上側の配線28に電子が抜ける。このとき、効率よくオン電流をとること、及び誤書き込み防止の観点から、微結晶層24は十分薄く、弾道電子がエネルギー緩和する前に微結晶層24を通り抜けることが望ましい。シリコン膜厚が5nm以下であれば、エネルギー緩和せずに弾道電子が抜ける効果が大きくなることが知られており、微結晶層24のシリコン膜厚(シリコン微粒子の粒径)は5nm以下であることが望ましい。
【0088】
また、シリコン酸化膜25,27は膜厚が1nm程度と薄いことと、下側の配線20からの弾道電子から見てシリコン酸化膜25,27のトンネル障壁が低くなることは、効率よくオン電流を取ること、及び誤書き込み防止の観点から、本実施形態のメモリ装置構造及び読み出し方法は好都合である。
【0089】
一方、図16(b)に示すように、メモリ装置が書き込み状態にある場合、すなわち微結晶層24に情報電荷がある書き込み状態では、情報電荷により微結晶層24の電位が高くなるため、弾道電子をエネルギー障壁によって遮らせることができる。これにより、読み出し電流値を小さくすることができる。統計力学的に電流値は、遮るエネルギー障壁に対し指数関数的に効率よく低減(遮るエネルギー障壁が60meVで1桁低減)するので、書き込み状態及び消去状態に対応する読み出し電流のオン/オフ比を効率よく大きくできる。
【0090】
第3実施形態では、補助構造部内の微結晶層を2層としたが、1層でも、また3層以上でも適切にエネルギー障壁を階段状に設計すれば、書き込み時の貫通電流を抑止する条件を緩和する効果がある。
【0091】
また、第3実施形態でも、配線材料をn+ポリシリコン以外の金属とした場合、第2実施形態で説明したように、シリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、Siの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、同じ議論により同等な効果が得られることは明らかである。
【0092】
以下に、第1〜第3実施形態のメモリ装置における有効なメモリセルの面積について説明する。
【0093】
本実施形態のメモリ装置は、図17(a)及び図17(b)に示すように、各微結晶層22,24,26,32,34に最低1個のシリコン微結晶があればメモリ動作が可能である。従って、メモリ装置(メモリセル)は数nmのセルサイズまではスケーリング可能と考えられる。
【0094】
[第4実施形態]
前記第1〜第3実施形態では、情報電荷を蓄積する層にシリコンの微結晶層24を用いたが、情報電荷が蓄積可能なもので、かつ消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされなければ、他の材料を用いてもよい。この場合でも、第1〜第3実施形態で説明したのと同様な効果を有する。以下の第4〜第6実施形態に、第1実施形態におけるシリコンの微結晶層24に換えて、電荷蓄積層として他の材料を用いた例を説明する。
【0095】
図18は、第4実施形態のメモリ装置の構造を示す断面図である。
【0096】
第4実施形態では、図18に示すように、電荷蓄積層として、第1実施形態における微結晶層24に換えて厚さ5nm以下のシリコン電極層44を用いている。消去状態の読み出し時に弾道電子がエネルギー緩和しないためには、シリコン電極層44の厚さは5nm以下が望ましい。シリコン電極層44は、ノンドープあるいはn型、p型のいずれでも情報電荷を蓄積することができる。
【0097】
第4実施形態のメモリ装置を製造するには、例えば、第1実施形態よりも蓄積部に当たるアモルファスシリコン膜を厚く形成し、シリコン微結晶を形成するための加熱工程を、例えば加熱温度を高くし、長い時間加熱するなどの条件で行えばよい。これにより、シリコン膜厚の厚いものほど横方向の結晶成長が起こりやすいため、微結晶層22,26は膜厚程度の粒径のシリコン微結晶であることを維持しながら、シリコン電極層44のみ横方向にシリコンが結晶成長したポリシリコン電極または単結晶シリコン電極とすることができる。
【0098】
第4実施形態の利点としては、第1実施形態における微結晶層24のように、量子閉じ込め効果による高いエネルギー準位に情報電荷が蓄積されることがないため、情報電荷量をより多く蓄積できる。その他の構成及び効果は前記第1実施形態と同様である。
【0099】
[第5実施形態]
図19は、第5実施形態のメモリ装置の構造を示す断面図である。
【0100】
第5実施形態では、図19に示すように、第1実施形態における微結晶層24に換えて厚さ3nm程度のシリコン窒化膜54を用いている。シリコン窒化膜54中には多くのトラップ準位が含まれるので、情報電荷が蓄積可能である。
【0101】
また、MONOS構造の書き込み実験などから、シリコン窒化膜は厚さ3nm以下になるとトラップされずに通り抜ける電子が増え始めることが知られている。このため、消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、シリコン窒化膜の厚さは3nm以下であることが望ましい。
【0102】
第5実施形態のメモリ装置の製造方法は、以下の工程を除いて第1実施形態と同様である。シリコン窒化膜54は、CVDによりシリコン酸化膜23上に形成する。さらに、シリコン酸化膜25は、例えば強めの酸化条件を用いればシリコン窒化膜54の表面に形成することができる。
【0103】
第5実施形態の利点は、トラップによる局所的な電荷保持により、トンネル絶縁膜の構造欠陥箇所に対して記憶保持の耐性を向上できるという点が挙げられる。その他の構成及び効果は前記第1実施形態と同様である。
【0104】
[第6実施形態]
図20は、第6実施形態のメモリ装置の構造を示す断面図である。
【0105】
第6実施形態では、図20に示すように、第1実施形態における微結晶層24に換えて厚さ3nm程度の金属電極64を用いている。金属電極64は、当然ながら情報電荷の蓄積が可能である。消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、金属電極64の膜厚は薄くする必要がある。金属電極64中は電子散乱によるエネルギー緩和が半導体よりも顕著なので、ポリシリコンでの厚さの目安である5nm以下は必要と考えられる。状態密度が高い分、薄くしても蓄積機能は維持できるので、数nm以下が望ましい。
【0106】
第6実施形態のメモリ装置の製造方法は、以下の工程を除いて第1実施形態と同様である。シリコン酸化膜25は、熱酸化では形成できないため、例えばALD等のCVDによって形成する。
【0107】
第6実施形態では、電荷蓄積層としての金属電極64のエネルギー準位がシリコン伝導帯端よりも一般に低いので、情報電荷量の確保と記憶保持により有利な構造である。
【0108】
また、消去時には、シリコン酸化膜23に、微結晶層22のエネルギー障壁ΔE2が金属電極(電荷蓄積層)64のエネルギー準位よりも低くなるまで電界がかかるように、下側の配線20にプラス電圧をかける必要がある。配線20,28間にかける消去電圧は、金属電極64のエネルギー準位が低い分大きくなると予想される。その他の構成及び効果は前記第1実施形態と同様である。
【0109】
[第7実施形態]
図21は、第7実施形態のメモリ装置の構造を示す断面図である。
【0110】
第7実施形態では、図21に示すように、第1実施形態における微結晶層24に換えて粒径3nm程度の金属量子ドット層74を用いている。金属量子ドット層74は、当然ながら情報電荷の蓄積が可能である。消去状態の読み出し時に弾道電子がエネルギー緩和して誤書き込みされないためには、金属量子ドット層74の粒径を小さくする必要がある。金属量子ドット層74中は電子散乱によるエネルギー緩和が半導体よりも顕著なので、ポリシリコンでの厚さの目安である5nm以下は必要と考えられる。状態密度が高い分、小さくしても蓄積機能は維持できるので、粒径は数nm以下が望ましい。
【0111】
第7実施形態のメモリ装置の製造方法は、第6実施形態と同様であり、シリコン酸化膜25は、例えばALD等のCVDによって形成すればよい。
【0112】
第7実施形態では、電荷蓄積層としての金属量子ドット層74のエネルギー準位がシリコン伝導帯端よりも一般に低いので、情報電荷量の確保と記憶保持により有利な構造である。情報電荷が横方向へ伝導しにくいように、ドット層74をアイランド化しているため、トンネル絶縁膜の構造欠陥箇所に対する記憶保持耐性は第6実施形態より改善できる。
【0113】
また、消去時には、シリコン酸化膜23に、微結晶層22のエネルギー障壁ΔE2が金属量子ドット層74のエネルギー準位よりも低くなるまで電界がかかるように、下側の配線20にプラス電圧をかける必要がある。配線20,28間にかける消去電圧は、金属量子ドット層74のエネルギー準位が低い分大きくなると予想される反面、ドット層74中の金属微粒子のクーロンブロッケイドエネルギーの分だけ高くなるので、第6実施形態よりは消去電圧は小さいと予想できる。
【0114】
また、前述した第4〜第7の実施形態においても第2実施形態と同様に、配線材料が金属である場合であっても、微結晶層22,26のシリコン微結晶中の量子閉じ込め効果とクーロンブロッケイド効果によるエネルギー障壁を、Siの電子親和力と金属の仕事関数の差も考慮に入れた実効的エネルギー障壁に置き換えれば、同じ議論により同等な効果が得られることは明らかである。また、第4〜第7実施形態においても第3実施形態と同様に、補助構造部を追加することにより、書き込み時における貫通電流の抑止条件を緩和できることは同様である。
【0115】
前述した第1〜第5実施形態では、全てシリコン系の材料を用いてメモリ装置を構成することができるため、シリコンLSIプロセスと整合性が高い。また、原理的にSiナノ微粒子1個でメモリ動作が可能であるため、セル面積のナノ微粒子の粒径程度までの極微細化が可能である。各動作電圧値や各状態での電流値は、基本的にトンネル酸化膜の膜厚とシリコン微結晶の粒径で決まるトンネル抵抗とエネルギーバリアで制御および設計が可能である。よって、第1〜第5実施形態のメモリ装置では、素子構造設計、すなわちメモリ装置を構成するトンネル絶縁膜及び微粒子(微結晶)の設計によりメモリ特性の設計及び動作設計が可能である。
【0116】
以下に、前述した実施形態が効果を発現するための、いくつかの望ましい条件を説明する。
【0117】
まず、各実施形態ではシリコンの微結晶層22,26を用いているが、他材料の導電性微粒子層を用いた場合でも、閉じ込め効果によるエネルギーバリアが形成され、粒径を小さくすることにより大きなエネルギーバリアが形成されるため、同様の効果を得ることができる。導電性微粒子材料がシリコンのような半導体の場合、量子閉じ込め効果とクーロンブロッケイド効果によりエネルギーバリアが形成される。材料が金属の場合、状態密度が高いことに起因して、クーロンブロッケイド効果のみでエネルギーバリアが形成される。
【0118】
本実施形態では、トンネル絶縁膜中の例えばSiナノ微結晶のような導電性ナノ微小粒子における、キャリアの閉じ込めにより形成されるエネルギー準位を経由したトンネルを用いている。すなわち、導電性ナノ微粒子内のエネルギー障壁ΔEのエネルギー範囲内には量子力学的状態が存在しないので、記憶保持時のようにエネルギー障壁ΔEがキャリアの行き来を遮る場合は、エネルギー的にエネルギー障壁ΔEを超えて行く以外に通り抜ける選択肢がないことを利用している。これは、導電性ナノ微粒子におけるエネルギーレベルΔEが熱揺らぎkBT(kBはボルツマン定数、Tは絶対温度で、室温ではkBTは26meV程度)よりも大きいことにより有効に効果が発現可能となる。
【0119】
エネルギー障壁ΔEは、導電性ナノ微粒子が金属材料の場合はクーロンブロッケイドエネルギー、半導体の場合はクーロンブロッケイドエネルギーと量子閉じ込めエネルギーで決まる。エネルギー障壁ΔEの主要因の一つ、クーロンブロッケイドエネルギーは、導電性ナノ微粒子が球形もしくは球に近い形状であれば、粒径(直径)をdとすると、ほぼq/(2πεd)で与えられる。ここで、qは素電荷、εはトンネル絶縁膜材料の誘電率である。これを用いて導電性ナノ微粒子の大きさdの望ましい範囲を見積もることができる。
【0120】
本実施形態で用いられる導電性微粒子の粒径dは、q/(2πεd)>kBT、つまりd<dmax=q/(2πεkBT)を満たすことが望ましい。典型的なトンネル絶縁膜がシリコン酸化膜の場合、dmax=30nmである。
【0121】
トンネル絶縁膜(シリコン酸化膜)の膜厚については概ねできるだけ薄いことが望ましい。シリコン微結晶の粒径の微小化によるエネルギー障壁増加により記憶保持機能を改善可能であるため、トンネル絶縁膜の膜厚が薄い方が、高速書き込み及び消去をより維持できるためである。トンネル絶縁膜の膜厚がトンネル絶縁膜自身の抵抗が低い2nm以下であれば、より効果が期待できる。トンネル絶縁膜の膜厚が1.5nm以下であれば、よりシリコン酸化膜自身が低抵抗となりさらに望ましい。下限としては原子間距離である0.3nm、さらには大気中の自然酸化膜の厚さ0.7nmを挙げることができる。また、前述した実施形態では、トンネル絶縁膜材料として全てシリコン酸化膜を用いているが、他の絶縁体でも本実施形態の実現は可能である。
【0122】
第1〜第3実施形態におけるシリコン微結晶層24では、電荷が蓄積できれば良い。ただし、シリコン微結晶層24の粒径(直径)をd1とすると、消去状態における読み出し時に弾道電子がエネルギー緩和しないことが望ましいことから、シリコン微結晶層24の厚さは5nm以下であることが望ましい。すなわち、d1≦5nmとして粒径の上限が規定できる。
【0123】
このときのクーロンブロッケイドエネルギーをΔE1のより望ましい下限とすることができる。“ΔE1>q/(2πε×5nm)”、ここでεはトンネル酸化膜の誘電率である。エネルギー障壁ΔE1の望ましい上限としては、情報電荷の保持の観点からΔE1はΔE2よりも小さいことが必要である。物理的に有意なエネルギー差を持って小さくなければならないので、最低熱揺らぎ分の差よりも隔たって小さいこと、すなわちエネルギー障壁ΔE1は、“ΔE1<ΔE2−kBT”が望ましい上限となる。
【0124】
エネルギー障壁ΔE2の望ましい下限はこれと同様に与えられる。各実施形態の電荷蓄積層の情報電子のエネルギーに対し、最低熱揺らぎのエネルギー分よりも大きな差を持って高いことがΔE2の上限である。第1〜第3実施形態では“ΔE2>ΔE1+kBT”、第4実施形態では“ΔE2>kBT”、第6実施形態では電荷蓄積層の金属とSiの電子親和力の差をΔε2として“ΔE2>kBT−Δε2”、第7実施形態では電荷蓄積層の金属微粒子の大きさ(直径)をd1とし、トンネル絶縁膜の誘電率をεとすると、電荷蓄積層の金属微粒子のクーロンブロッケイドエネルギーが、q/(2πεd1)で与えられるので、“ΔE2>kBT−Δε2+q/(2πεd1)”となる。
【0125】
エネルギー障壁ΔE2の望ましい上限は、記憶保持の観点から高いほど良いが、書き込み時の配線間の貫通電流抑止の条件から上限が決まる。第1,2及び第4〜7実施形態においては、“ΔE>[(T21+T23+T25)/T21]ΔE2”、第3実施形態では“ΔE>[(T31+T33+T21+T23+T25)/(T31+T33+T21)]ΔE2”が望ましい上限である。第3実施形態は補助構造部として2層のシリコン層を追加しているためこのかぎりではない。
【0126】
一般的には、“ΔE>[(下側配線から最上層Si微結晶層26までのトンネル酸化膜厚の和)/(下側配線から電荷蓄積層までのトンネル酸化膜厚の和)]ΔE2”、が望ましいΔE2の上限である。物理的に有意な差があることがより望ましいので、“ΔE>[(下側配線から最上層Si微結晶層26までのトンネル酸化膜厚の和)/(下側配線から電荷蓄積層までの実効トンネル酸化膜厚の和)]ΔE2+kBT”、がより望ましい上限である。
【0127】
上記エネルギー障壁ΔE2の望ましい上限は、そのままエネルギー障壁ΔEの望ましい下限である。ΔEの望ましい上限は、記憶保持の観点、及び逆バイアス(下側配線にプラス電圧印加)時に電流が流れないように整流性を良くする観点からも高ければ高いほど良い。理論的上限としては少なくともシリコン微結晶の粒径下限として原子サイズがあるので、エネルギー障壁ΔEの有限値上限があることは間違いない。現実的には、極小微粒子径のプロセス技術的な制御限界で決まることもありうる。
【0128】
エネルギー障壁ΔE,ΔE1,ΔE2について望ましい範囲を述べたが、第2実施形態で説明したように、配線材料である金属の仕事関数とSiの電子親和力に差がある場合は、そのエネルギー差を考慮した実効的エネルギー障壁ΔEeff,ΔE1eff,ΔE2effとすれば同様の議論が当てはまる。
【0129】
前述したエネルギー障壁ΔE,ΔE1,ΔE2や、粒径d,d1,d2には、複数の導電性ナノ微粒子を有する場合、粒径にバラツキがあることによる分布がある。従って、導電性ナノ微粒子層に複数のナノ微粒子がある場合の効果の期待できる条件は、上記においてエネルギー障壁ΔE,ΔE1,ΔE2や、粒径d,d1,d2を平均値としたものである。
【0130】
また、上記議論では、導電性ナノ微粒子の粒径をd,d1,d2として、球または球に近い形状をしたものの直径としているが、実際は厳密な球形に近いとは限らない。球形の場合は、直径dに対し自己容量がCself=πεdとなる。よって、クーロンブロッケイドエネルギーは、ほぼq/(2Cself)=q/(2πεd)で与えられる。一方、導電性ナノ微粒子の形状が球に近いものでない場合は、その導体形状に応じて決まる自己容量Cselfに対し、d=Cself/(πε)により実効的な粒径dを特定することができる。
【0131】
また、前述した実施形態は、a−Si薄膜を加熱してできる微結晶層を利用して作成するものであるが、他に、より高温でのLPCVDで直接シリコン微結晶を形成する方法なども用いることができる。ただし、その場合、シリコン微結晶は離散的に分布し、必ずしも稠密に形成されないこともある。二重接合構造中のSiナノ微結晶層のSi微結晶面密度が少なすぎると十分な効果が発現しない場合がある。
【0132】
通常、情報電子は10年の記憶保持の間必ずしも1箇所に留まらずに、多少なりとも電荷蓄積層内を動き回る。Si微結晶層22の微粒子面密度が低いと、読み出し電流経路であるSi微結晶層22の各Si微結晶付近に情報電子が偶然いないことが頻繁に起こり、書き込まれた情報電子の正確な読み出しができないことになる。Siの静電遮蔽長は10nm程度なので、情報電荷蓄積層内の情報電子を読み出すには、Si微結晶層22におけるSi微結晶面密度が20nm四方に一個(2.5×1011cm−2)以上あれば、電荷蓄積層のほぼ全面において、静電遮蔽で隠されることなく情報電子の存在を読み出すことが期待できる。
【0133】
Si微結晶層26の面密度が低いと、Si微結晶層22の各Si微結晶を通る読み出し電流経路上にSi微結晶層26のSi微結晶が存在しないことが多くなり、弾道電子電流による読み出しが出来なくなる。Si微結晶層26のSi微結晶の面密度が、Si微結晶層22における微結晶断面積の逆数以上であれば、Si微結晶層22の各Si微結晶を通る読み出し電流経路上にSi微結晶層26のSi微結晶が存在することが多くなり、弾道電子電流による読み出しが出来ることが期待できる。
【0134】
上記Si微結晶層22,26のSi微結晶面密度下限は、微結晶や電荷蓄積層を自己整合的に位置制御して形成できるような場合はこのかぎりではない。
【0135】
[第8実施形態]
次に、第1〜第7実施形態のメモリ装置をメモリセルとして備えるクロスポイント型メモリについて説明する。
【0136】
図22は、第8実施形態のクロスポイント型メモリの構成を示す回路図である。
【0137】
図示するように、ワード線WL0,WL1,WL2は、X方向に延伸し、Y方向に所定間隔を空けて配列されている。ビット線BL0,BL1,BL2は、Y方向に延伸し、X方向に所定間隔を空けて配列されている。ワード線WL0,WL1,WL2とビット線BL0,BL1,BL2との交差部には、メモリセルMC(0−0)、MC(0−1)、…、MC(2−2)がそれぞれ配置されている。メモリセルには、前述した第1〜第7のメモリ装置が用いられている。
【0138】
本実施形態のクロスポイント型メモリでは、ワード線とビット線との交差部にメモリ装置(メモリセル)のみが配置された構成を有している。第1〜第7実施形態のメモリ装置は整流機能を有しているため、このような構成でも読み出し時に発生する回り込み電流を防止することができる。なお、もちろん、ワード線とビット線との交差部に、メモリ装置と、逆方向の電流を抑制するセレクタ(例えば、ダイオード)が配置された構成としてもよい。
【0139】
以上説明したように実施形態のメモリ装置は、微細化が可能であり、素子構造設計により電極または配線間の双方向の電流値、動作電圧値、及び記憶保持時間が制御及び設計可能な2端子のメモリ素子構造を有している。
【0140】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0141】
20…配線(または電極)、21…シリコン酸化膜、22…微結晶層、23…シリコン酸化膜、24…微結晶層、25…シリコン酸化膜、26…微結晶層、27…シリコン酸化膜、28…配線(または電極)、31…シリコン酸化膜、32…微結晶層、33…シリコン酸化膜、34…微結晶層、44…シリコン電極層、54…シリコン窒化膜、64…金属電極、74…金属量子ドット層。
【特許請求の範囲】
【請求項1】
微結晶である第1の導電性微粒子を含む第1の微結晶層と、前記第1の微結晶層を挟む第1、第2のトンネル絶縁膜とを有する第1の二重トンネル接合構造と、
微結晶である第2の導電性微粒子を含む第2の微結晶層と、前記第2の微結晶層を挟む第3、第4のトンネル絶縁膜とを有する第2の二重トンネル接合構造と、
前記第1の二重トンネル接合構造と前記第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、
前記第1の二重トンネル接合構造、前記電荷蓄積層、及び前記第2の二重トンネル接合構造を挟む第1、第2の導電層と、
を具備し、
前記第1の導電性微粒子の平均粒径は、前記第2の導電性微粒子の平均粒径と異なっていることを特徴とするメモリ装置。
【請求項2】
前記電荷蓄積層は、前記第1、第2の導電性微粒子の平均粒径よりも大きな平均粒径を持つ第3の導電性微粒子を含むことを特徴とする請求項1に記載のメモリ装置。
【請求項3】
前記第1、第2の導電性微粒子は、クーロンブロッケイド条件を満たすことを特徴とする請求項1または2に記載のメモリ装置。
【請求項4】
前記第1、第2の導電性微粒子は、Si微結晶であることを特徴とする請求項1乃至3のいずれかに記載のメモリ装置。
【請求項5】
前記第1の二重トンネル接合構造と前記第1の導電層との間に配置された第4の導電性微粒子を含む第4の微結晶層をさらに具備し、
前記第4の導電性微粒子は、前記第1の導電性微粒子の平均粒径よりも大きな平均粒径を持つことを特徴とする請求項1乃至4のいずれかに記載のメモリ装置。
【請求項1】
微結晶である第1の導電性微粒子を含む第1の微結晶層と、前記第1の微結晶層を挟む第1、第2のトンネル絶縁膜とを有する第1の二重トンネル接合構造と、
微結晶である第2の導電性微粒子を含む第2の微結晶層と、前記第2の微結晶層を挟む第3、第4のトンネル絶縁膜とを有する第2の二重トンネル接合構造と、
前記第1の二重トンネル接合構造と前記第2の二重トンネル接合構造との間に配置され、情報電荷を蓄積する電荷蓄積層と、
前記第1の二重トンネル接合構造、前記電荷蓄積層、及び前記第2の二重トンネル接合構造を挟む第1、第2の導電層と、
を具備し、
前記第1の導電性微粒子の平均粒径は、前記第2の導電性微粒子の平均粒径と異なっていることを特徴とするメモリ装置。
【請求項2】
前記電荷蓄積層は、前記第1、第2の導電性微粒子の平均粒径よりも大きな平均粒径を持つ第3の導電性微粒子を含むことを特徴とする請求項1に記載のメモリ装置。
【請求項3】
前記第1、第2の導電性微粒子は、クーロンブロッケイド条件を満たすことを特徴とする請求項1または2に記載のメモリ装置。
【請求項4】
前記第1、第2の導電性微粒子は、Si微結晶であることを特徴とする請求項1乃至3のいずれかに記載のメモリ装置。
【請求項5】
前記第1の二重トンネル接合構造と前記第1の導電層との間に配置された第4の導電性微粒子を含む第4の微結晶層をさらに具備し、
前記第4の導電性微粒子は、前記第1の導電性微粒子の平均粒径よりも大きな平均粒径を持つことを特徴とする請求項1乃至4のいずれかに記載のメモリ装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図15】
【図16】
【図17】
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【図19】
【図20】
【図21】
【図22】
【公開番号】特開2013−77603(P2013−77603A)
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願番号】特願2011−215016(P2011−215016)
【出願日】平成23年9月29日(2011.9.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成25年4月25日(2013.4.25)
【国際特許分類】
【出願日】平成23年9月29日(2011.9.29)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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