半導体スイッチ及び無線機器
【課題】高周波特性を改善した半導体スイッチ及び無線機器を提供する。
【解決手段】電源回路と、駆動回路と、スイッチ部と、第１の電位制御回路と、を備えた半導体スイッチが供給される。前記電源回路は、負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する。前記駆動回路は、前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続する。前記第１の電位制御回路は、第１のトランジスタを有する分割回路と、第２のトランジスタを有する増幅回路と、を有する。
【解決手段】電源回路と、駆動回路と、スイッチ部と、第１の電位制御回路と、を備えた半導体スイッチが供給される。前記電源回路は、負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する。前記駆動回路は、前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続する。前記第１の電位制御回路は、第１のトランジスタを有する分割回路と、第２のトランジスタを有する増幅回路と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチ及び無線機器に関する。
【背景技術】
【０００２】
半導体スイッチは、各種の電子機器に用いられている。例えば、携帯電話機の高周波回路部においては、送信回路と受信回路とが高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。このような高周波スイッチ回路のスイッチ素子には、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２９４７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高周波特性を改善した半導体スイッチ及び無線機器を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路と、駆動回路と、スイッチ部と、第１の電位制御回路と、を備えた半導体スイッチが供給される。前記電源回路は、負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する。前記駆動回路は、前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続する。前記第１の電位制御回路は、前記第２の電位生成回路の出力と前記第１の電位生成回路の出力との間に接続される。前記第１の電位制御回路は、ダイオード接続された第１のトランジスタを有し、前記第１の電位と前記第２の電位との電位差を分割する分割回路と、前記第１のトランジスタとカレントミラーを構成する第２のトランジスタを有し、前記分割回路が分割した電位と基準電位との電位差が小さくなるように前記第１の電位を制御する増幅回路と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体スイッチを例示するブロック図である。
【図２】第１の実施形態におけるスイッチ部を例示する回路図である。
【図３】第１の実施形態におけるスイッチ部の３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
【図４】入力電力Ｐｉｎを変えたときの３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
【図５】第１の実施形態におけるインタフェース回路及び駆動回路を例示する回路図である。
【図６】レベルシフト回路を例示する回路図である。
【図７】第１の実施形態における電源回路の第１の電位生成回路を例示する回路図である。
【図８】第１の実施形態における第１の電位制御回路を例示する回路図である。
【図９】比較例のクランプ回路の回路図である。
【図１０】第２の実施形態における第１の電位制御回路を例示する回路図である。
【図１１】第３の実施形態に係る半導体スイッチを例示するブロック図である。
【図１２】第３の実施形態における第１の電位制御回路を例示する回路図である。
【図１３】第４の実施形態に係る半導体スイッチを例示するブロック図である。
【図１４】第４の実施形態におけるインタフェース回路を例示する回路図である。
【図１５】第４の実施形態における第１の電位生成回路を例示する回路図である。
【図１６】第４の実施形態における第１の電位制御回路を例示する回路図である。
【図１７】第５の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
【図１８】第６の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
【図１９】第７の実施形態に係る半導体スイッチを例示するブロック図である。
【図２０】レベルシフト回路を例示する他の回路図である。
【図２１】第７の実施形態における第３の電位生成回路を例示する回路図である。
【図２２】第７の実施形態における第２の電位制御回路を例示する回路図である。
【図２３】第８の実施形態に係る半導体スイッチを例示するブロック図である。
【図２４】第８の実施形態における電源投入検出回路を例示する回路図である。
【図２５】第９の実施形態に係る半導体スイッチを例示するブロック図である。
【図２６】第９の実施形態における第２の電位制御回路を例示する回路図である。
【図２７】第９の実施形態における第２の電位制御回路の主要な信号を例示するタイミングチャートであり、（ａ）は第３の電位Ｖｐ、（ｂ）は第２の電位制御回路の出力信号Ｓ３である。
【図２８】第１０の実施形態における第１のトランジスタの等価回路図である。
【図２９】第１０の実施形態における第１のトランジスタのレイアウトを例示する平面図である。
【図３０】第１１の実施形態に係る無線機器を例示するブロック図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体スイッチを例示するブロック図である。
半導体スイッチ１は、スイッチ部３、スイッチ部３に制御信号を出力する駆動回路４、端子切替信号ＩＮをデコードするインタフェース回路５、制御信号の電位である第１の電位Ｖｎと内部回路用の第２の電位Ｖｄｄ１とを生成する電源回路（破線６で囲んだ部分）、及び第１の電位Ｖｎを安定化する第１の電位制御回路１０を備えている。半導体スイッチ１は、端子切替信号ＩＮに応じて、共通端子ＡＮＴと複数の高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole ６-Throw）のスイッチである。
【０００９】
スイッチ部３は、駆動回路４から出力される制御信号に応じて、共通端子ＡＮＴを、複数の高周波端子ＲＦ１〜ＲＦ６のいずれか１つに接続する。スイッチ部３は、例えば、ＳＯＩ基板（破線２で囲んだ部分）上に設けられたＳＯＩ構造のＭＯＳＦＥＴにより構成される。スイッチ部３の構成及び動作については、図２、図３及び図４において説明する。
【００１０】
駆動回路４は、インタフェース回路５を介して入力された端子切替信号ＩＮに応じて、スイッチ部３の接続を切替える制御信号を生成する。駆動回路４は、例えば、レベルシフタにより構成される。
駆動回路４には、オフ電位Ｖｏｆｆとして第１の電位Ｖｎ、オン電位Ｖｏｎとして正の電位が供給される。ここで、オフ電位Ｖｏｆｆは、制御信号のローレベルの電位である。オフ電位Ｖｏｆｆは、例えば、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオフさせ、かつ、高周波信号が重畳してもオフの状態を十分維持できる電位である。また、オン電位Ｖｏｎは、制御信号のハイレベルの電位である。オン電位Ｖｏｎは、例えば、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせ、かつ、そのオン抵抗が十分小さい値になる電位である。なお、半導体スイッチ１においては、オン電位Ｖｏｎとして電源電位Ｖｄｄが、高電位電源端子９を介して駆動回路４に供給される。
【００１１】
インタフェース回路５は、外部から入力される端子切替信号ＩＮをデコードして、デコードされた信号Ｄ１〜Ｄ６を駆動回路４に出力する。なお、インタフェース回路５に入力する端子切替信号ＩＮは、パラレルデータ及びシリアルデータのいずれでもよい。駆動回路４及びインタフェース回路５の構成及び動作については、図５、図６において説明する。
【００１２】
電源回路６は、電源電位Ｖｄｄから負の第１の電位Ｖｎを生成する第１の電位生成回路７と、電源電位Ｖｄｄを降圧した第２の電位Ｖｄｄ１とを生成する第２の電位生成回路１１とを備えている。第１の電位Ｖｎは、ＳＯＩ基板２上に設けられた電源回路６から低電位電源端子９ａを介して駆動回路４に供給される。第２の電位Ｖｄｄ１は、内部回路用の電源として、第１の電位制御回路１０に供給される。なお、第２の電位生成回路１１は、例えばシリーズレギュレータなどの定電圧電源回路である。また、電源電位Ｖｄｄが変動する場合や内部回路の耐圧よりも高い電源電位Ｖｄｄの供給を許容する場合など、電源電位Ｖｄｄを降圧して一定の正電位を生成する内部電源回路が必要とされる場合がある。このような場合、第２の電位生成回路１１は、内部電源回路として用いることができる。また、第１の電位生成回路７の構成及び動作については、図７において説明する。
【００１３】
第１の電位制御回路１０は、第２の電位Ｖｄｄ１及び第１の電位Ｖｎを供給され、内部の基準電位に基づいて第１の電位Ｖｎを安定化して、製造ばらつきなどによる第１の電位Ｖｎの変動を抑制する。なお、第１の電位制御回路１０の構成及び動作については、図８において説明する。
【００１４】
半導体スイッチ１は、端子切替信号ＩＮに応じて、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole ６-Throw）のスイッチである。また、スイッチ部３は、多ポートを有し、マルチモード・マルチバンドの無線機器などに用いることができる。なお、以下の説明においては、ＳＰ６Ｔスイッチを例示して説明するが、他の構成のスイッチに対しても同様に適用でき、ｗＰｋＴ（ｗは自然数、ｋは２以上の自然数）スイッチを構成することもできる。
【００１５】
次に各部の構成及び動作について説明する。
図２は、第１の実施形態におけるスイッチ部を例示する回路図である。
スイッチ部３ａは、共通端子ＡＮＴと、複数の高周波端子ＲＦ１〜ＲＦ６と、の端子間の接続を切替えるＳＰ６Ｔスイッチである。共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間には、それぞれ第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆが接続されている。第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをそれぞれオンさせることにより、共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間が導通する。
【００１６】
第１のスイッチ素子１３ａにおいては、ｎ段（ｎは自然数）のスルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎが直列に接続されている。スルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ａが入力される。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆは、それぞれ第１のスイッチ素子１３ａと同一構成である。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆには、それぞれ制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａが入力される。
【００１７】
各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間には、それぞれ第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆが接続されている。第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆがそれぞれオフのときに各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６に流れる漏洩電流を接地ＧＮＤに逃がして、各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６間のアイソレーションを改善する。
【００１８】
第２のスイッチ素子１４ａにおいては、ｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍが直列に接続されている。シャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ｂが入力される。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、それぞれ第２のスイッチ素子１４ａと同一構成である。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆには、それぞれ制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂが入力される。
【００１９】
例えば、以下のように制御すると、高周波端子ＲＦ１と共通端子ＡＮＴとの間が導通する。高周波端子ＲＦ１と共通端子ＡＮＴとの間の第１のスイッチ素子１３ａをオンとし、高周波端子ＲＦ１と接地ＧＮＤとの間の第２のスイッチ素子１４ａをオフとする。すなわち、第１のスイッチ素子１３ａの各スルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎをすべてオンとし、第２のスイッチ素子１４ａの各シャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍをすべてオフとする。
【００２０】
同時に、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と共通端子ＡＮＴとの間の第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをすべてオフとし、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間の第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆをすべてオンとする。すなわち、第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆの各スルーＦＥＴをすべてオフとし、第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆの各シャントＦＥＴをすべてオンとする。
【００２１】
上記の場合、制御信号Ｃｏｎ１ａはオン電位Ｖｏｎ、制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂはオン電位Ｖｏｎ、制御信号Ｃｏｎ１ｂはオフ電位Ｖｏｆｆ、制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａはオフ電位Ｖｏｆｆに設定される。
【００２２】
上記のとおり、オン電位Ｖｏｎは、各ＦＥＴが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位である。オフ電位Ｖｏｆｆは、各ＦＥＴが遮断状態となり、かつ、ＲＦ信号が重畳しても遮断状態を十分維持できる電位である。
【００２３】
オン電位Ｖｏｎが所望の電位（例えば、２．４Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。
また、オフ電位Ｖｏｆｆが所望の電位よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで生成する歪（オフ歪）が増大する。しかし、オフ電位Ｖｏｆｆが負側に大きすぎてもオフ歪が劣化する。オフ電位Ｖｏｆｆには、最適点が存在する。
【００２４】
半導体スイッチ１のような多ポートスイッチにおいては、オン状態の第１のスイッチ素子は１つであるのに対し、オフ状態の第１のスイッチ素子は（ポート数−１）個だけ存在するためオフ歪が問題となる。例えば、ＧＳＭ（Global System for Mobile communications）（登録商標）方式においては、入力電力の許容最大値は３５ｄＢｍと大きく、この時の高調波歪を抑制することは重要である。高調波歪の規定値として例えば、−８０ｄＢｃ以下であることが要求される。
【００２５】
図３は、第１の実施形態におけるスイッチ部の３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
図３においては、入力電力Ｐｉｎが３５ｄＢｍ、周波数が９００ＭＨｚのとき、すなわちＧＳＭ方式における最大入力電力時の３次高調波歪のオフ電位Ｖｏｆｆ依存性を表している。なお、スイッチ部３ａのスルーＦＥＴ及びシャントＦＥＴの段数は、ｎ＝ｍ＝１６段である。
【００２６】
オフ電位Ｖｏｆｆが−１．４Ｖのとき、３次高調波歪は最小値(−８１ｄＢｃ）になる。オフ電位Ｖｏｆｆが最適値から変動すると、３次高調波歪などのオフ歪は劣化する。したがって、電源回路６は、第１の電位Ｖｎとして最適値のオフ電位Ｖｏｆｆを生成する必要がある。なお、ＵＭＴＳ（Universal Mobile Telecommunications System）方式など、入力電力が低いときは、３次高調波歪が最低となるオフ電位Ｖｏｆｆは、正側にシフトする。
【００２７】
図４は、入力電力Ｐｉｎを変えたときの３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
図４に表したように、入力電力Ｐｉｎを小さくしていくと、３次高調波歪が最小になるオフ電位Ｖｏｆｆが正側、すなわち電位の高い方へとシフトしていく。例えば、ＵＭＴＳ方式における最大入力電力時の３次高調波歪は、オフ電位Ｖｏｆｆが−０．８Ｖのとき最小になる。
【００２８】
図５は、第１の実施形態におけるインタフェース回路及び駆動回路を例示する回路図である。
図５に表したように、インタフェース回路５ａは、入力された端子切替信号ＩＮをデコードする。半導体スイッチ１においては、ＳＰ６Ｔのスイッチ部３を備えている。そのため、インタフェース回路５ａは、３ビットの端子切替信号ＩＮをデコードしている。ここで、端子切替信号ＩＮは、ＬＳＢ側から、それぞれＩＮ１、ＩＮ２、ＩＮ３の３ビットで構成されている。また、インタフェース回路５ａは、６ビットの信号Ｄ１（ＬＳＢ）、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６（ＭＳＢ）を出力する。インタフェース回路５ａでデコードされた信号（デコード信号）Ｄ１〜Ｄ６は、駆動回路４に入力される。
【００２９】
なお、端子切替信号ＩＮとして、６ビットの信号が入力される場合、またはスイッチ部３の端子数が２つの場合は、インタフェース回路５ａは不要である。また、図５においては、端子切替信号ＩＮがパラレル信号の場合の構成を例示しているが、シリアル信号の場合についても同様に構成することができる。
【００３０】
なお、インタフェース回路５ａには電源電位Ｖｄｄが供給される。しかし、端子切替信号ＩＮの論理レベルの電位によっては、インタフェース回路５ａに、第２の電位Ｖｄｄ１を電源電位として供給してもよい。
【００３１】
駆動回路４は、６つのレベルシフト回路１２ａ〜１２ｆで構成される。図１に表したように駆動回路４の高電位電源端子９は電源端子８に接続されている。そのため、駆動回路４には、高電位電源端子９を介して、正の電位として電源電位Ｖｄｄが供給される。また、駆動回路４には、低電位電源端子９ａを介して、負の第１の電位Ｖｎが供給される。
【００３２】
レベルシフト回路１２ａ〜１２ｆは、デコード信号Ｄ１〜Ｄ６を入力し、ハイレベルが電源電位Ｖｄｄ（第３の電位）、ローレベルが第１の電位Ｖｎにレベルシフトして制御信号Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂとして出力する。
レベルシフト回路１２ａは、デコード信号Ｄ１〜Ｄ６のＬＳＢである信号Ｄ１を入力して、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂを出力する。レベルシフト回路１２ｂ〜１２ｆは、それぞれ、デコード信号Ｄ１〜Ｄ６の１ビットを入力して、制御信号Ｃｏｎ２ａ、Ｃｏｎ２ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する。
【００３３】
図６は、レベルシフト回路を例示する回路図である。
図６においては、駆動回路４を構成するレベルシフト回路１２ａを例示している。駆動回路４を構成する他のレベルシフト回路１２ｂ〜１２ｆは、レベルシフト回路１２ａと同様に構成される。
【００３４】
レベルシフト回路１２ａにおいては、ＣＭＯＳ（complementary metal oxide semiconductor）のインバータ１５は、デコード信号のＬＳＢである信号Ｄ１の反転信号Ｄ１−を生成する。信号Ｄ１、Ｄ１−は、差動信号として、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２に入力される。
【００３５】
ＰＭＯＳ Ｐ１１、Ｐ１２のゲートには、それぞれ信号Ｄ１−、Ｄ１が入力される。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源端子９を介して、電源電位Ｖｄｄが供給される。
また、ＰＭＯＳ Ｐ１１のドレインは、ＮＭＯＳ Ｎ１１のドレインと接続される。ＰＭＯＳ Ｐ１１のドレイン及びＮＭＯＳ Ｎ１１のドレインから、制御信号Ｃｏｎ１ａが出力される。ＰＭＯＳ Ｐ１２のドレインは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＰＭＯＳ Ｐ１２のドレイン及びＮＭＯＳ Ｎ１２のドレインから、制御信号Ｃｏｎ１ｂが出力される。制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂは、差動信号として、レベルシフト回路１２ａから出力される。
【００３６】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ低電位電源端子９ａに接続されている。ＮＭＯＳ Ｎ１１のゲートは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＮＭＯＳ Ｎ１２のゲートは、ＮＭＯＳ Ｎ１１のドレインと接続される。
【００３７】
制御信号Ｃｏｎ１ａは、第１のスイッチ素子１３ａのスルーＦＥＴの各ゲートに供給される。制御信号Ｃｏｎ１ｂは、第２のスイッチ素子１４ａのシャントＦＥＴの各ゲートに供給される。各ゲートは、端子切替信号ＩＮ（ＩＮ１〜ＩＮ３）に応じて、オン電位Ｖｏｎまたはオフ電位Ｖｏｆｆになる。
【００３８】
例えば、信号Ｄ１がローレベル（０Ｖ）とすると、制御信号Ｃｏｎ１ｂの電位は、電源電位Ｖｄｄと等しくなり（例えば、２．４Ｖ）、制御信号Ｃｏｎ１ａの電位は、第１の電位Ｖｎと等しくなる（例えば、−１．５Ｖ）。レベルシフト回路１２ａは、オン電位Ｖｏｎとして電源電位Ｖｄｄ（例えば、２．４Ｖ）、オフ電位Ｖｏｆｆとして第１の電位Ｖｎ（例えば、−１．５Ｖ）を出力する。
【００３９】
なお、レベルシフト回路１２ａとしては、ハイレベルが電源電位Ｖｄｄ、ローレベルが０Ｖであるデコード信号Ｄ１、Ｄ１−を、ハイレベルが電源電位Ｖｄｄ、ローレベルが第１の電位Ｖｎの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂにレベルシフトできればよい。レベルシフト回路１２ａは、図６に表した構成でなくてもよく、他の構成でもよい。レベルシフト回路１２ｂ〜１２ｆについても同様である。
【００４０】
図７は、第１の実施形態における電源回路の第１の電位生成回路を例示する回路図である。
図７に表したように、第１の電位生成回路７は、発振回路１６、チャージポンプ１７、ローパスフィルタ１８で構成されている。
【００４１】
発振回路１６は、奇数段のインバータで構成されたリングオシレータ４１、出力バッファ４２、バイアス回路４３とで構成され、差動クロック信号ＣＫ、ＣＫ−を出力する。
バイアス回路４３は、リングオシレータ４１及び出力バッファ４２にバイアスを供給する。バイアス回路４３の抵抗Ｒ２は、リングオシレータ４１及び出力バッファ４２に流れる電流を規定している。
【００４２】
チャージポンプ１７は、直列接続した３つのダイオードと、各ダイオード間に一端が接続された２つのコンデンサとを有する。直列接続した３つのダイオードのカソード側は、接地ＧＮＤに接続され、アノード側は、ローパスフィルタ１８に接続されている。各コンデンサの他端には、発振回路１６から差動クロック信号ＣＫ、ＣＫ−が交互に供給されている。
【００４３】
差動クロック信号ＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ１７に負の電圧が生成される。ローパスフィルタ１８は、抵抗とコンデンサで構成され、チャージポンプ１７の出力のノイズを除去する。低電位電源端子９ａに接続されたローパスフィルタ１８の出力コンデンサＣｎの接地ＧＮＤに対する端子電圧が、第１の電位Ｖｎになる。
なお、本実施形態においては、第１の電位生成回路７が電源端子８に接続され、電源電位Ｖｄｄを供給する構成を例示したが、内部の電源電位、例えば第２の電位Ｖｄｄ１を供給してもよい。以下に説明する他の実施形態についても同様である。
また、負の第１の電位Ｖｎを生成する第１の電位生成回路７について説明したが、同様に電源電位Ｖｄｄよりも高い正の電位を生成する電位生成回路を構成することもできる。
【００４４】
図８は、第１の実施形態における第１の電位制御回路を例示する回路図である。
第１の電位制御回路１０は、第１の電位Ｖｎと第２の電位Ｖｄｄ１との電位差を分割して電位Ｖ１として出力する分割回路（破線２０で囲んだ部分）と、電位Ｖ１と基準電位Ｖｒｅｆとの電位差の大きさ（絶対値）が小さくなるように第１の電位Ｖｎを制御する増幅回路２１とで構成されている。
【００４５】
分割回路２０は、直列に接続された分割素子Ｂ１、Ｂ２とで構成される。分割素子Ｂ１の一端に第２の電位Ｖｄｄ１が供給され、分割素子Ｂ１の他端は分割素子Ｂ２の一端に接続され、分割素子Ｂ２の他端は、低電位電源端子９ａに接続される。分割素子Ｂ１の他端と分割素子Ｂ２の一端との接続点２２に、第２の電位Ｖｄｄ１と第１の電位Ｖｎとの電位差を分割した電位Ｖ１が生成される。
【００４６】
増幅回路２１は、差動増幅回路２３と、ソースフォロワ回路２４とを有し、電流出力タイプのボルテージフォロワ回路を構成している。
差動増幅回路２３の反転入力端子（−）には、分割した電位Ｖ１が入力され、非反転入力端子（＋）には、基準電位Ｖｒｅｆとして、接地電位０Ｖが入力される。差動増幅回路２３の出力は、ソースフォロワ回路２４に入力される。また、差動増幅回路２３には、電源電位として第２の電位Ｖｄｄ１と第１の電位Ｖｎとが供給されている。
【００４７】
ソースフォロワ回路２４は、ＮＭＯＳ Ｎ１と、ダイオードＤｉ１、Ｄｉ２とを有している。ＮＭＯＳ Ｎ１のゲートは、差動増幅回路２３の出力に接続され、ドレインには、第２の電位Ｖｄｄ１が供給され、ソースは、ダイオードＤｉ１のアノードに接続される。ダイオードＤｉ１のカソードは、ダイオードＤｉ２のアノードに接続され、ダイオードＤｉ２のカソードは、低電位電源端子９ａに接続される。ソースフォロワ回路２４は、低電位電源端子９ａに接続された第１の電位生成回路７及び駆動回路４を負荷とするソースフォロワになっている。そして、ソースフォロワ回路２４の出力電位である第１の電位Ｖｎは、分割素子Ｂ２を介して、増幅回路２１の反転入力端子（−）に帰還される。
【００４８】
したがって、第１の電位制御回路１０は、電流出力タイプのボルテージフォロワ回路として動作し、分割素子Ｂ１、Ｂ２のインピーダンスをそれぞれＢ１、Ｂ２とすると、低電位電源端子９ａの第１の電位Ｖｎを、Ｖｎ＝−（Ｂ２／Ｂ１）×Ｖｄｄ１となるように制御する。例えば、第２の電位Ｖｄｄ１が１．４Ｖ、分割素子Ｂ１、Ｂ２のインピーダンスをＢ１＝Ｂ２とすると、第１の電位Ｖｎは−１．４Ｖになる。また、ダイオードＤｉ１、Ｄｉ２は、ＮＭＯＳ Ｎ１のソース電位を正側にレベルシフトすることにより、ＮＭＯＳ Ｎ１のゲート電位、すなわち差動増幅回路２３の出力電位を接地電位０Ｖ近傍にレベルシフトしている。その結果、ダイオードＤｉ１、Ｄｉ２が無い場合と比較して、第１の電位Ｖｎの制御範囲を広げることができる。
【００４９】
分割素子Ｂ１、Ｂ２が線形抵抗素子で製造プロセスのばらつきの影響を同時に受けるとすると、インピーダンスの比Ｂ１／Ｂ２は、製造プロセスのばらつきによらず一定となる。また、第２の電位生成回路１１を例えばバンドギャップレファレンス回路を用いた定電圧電源回路とすれば、第２の電位Ｖｄｄ１の変動は極めて小さくなる。その結果、第１の電位Ｖｎの製造プロセスの影響による変動を抑制することができる。
【００５０】
なお、第１の電位制御回路１０においては、ダイオードＤｉ１、Ｄｉ２が２段の構成を例示しているが、第１の電位Ｖｎ、第２の電位Ｖｄｄ１、ＮＭＯＳ Ｎ１のしきい値電圧の各値に応じて、差動増幅回路２３の出力電位が接地電位０Ｖ近傍となるように段数を設定する。また、ダイオードＤｉ１、Ｄｉ２としては、例えばＰＮ接合ダイオード、ＦＥＴのダイオード接続を用いることができる。
【００５１】
次に比較例について説明する。
図９は、比較例のクランプ回路の回路図である。
クランプ回路１９は、ダイオード接続された２つのＮＭＯＳで構成され、低電位電源端子９ａと接地との間に接続され、ＮＭＯＳのしきい値電圧に基づいて第１の電位Ｖｎをクランプする。例えば、ＧＳＭ方式においては、第１の電位Ｖｎ＝−１．４Ｖに設定することで、３次高調波歪を最低にすることができるため、ＮＭＯＳのしきい値電圧を０．７Ｖに設定する。しかし、製造プロセルのばらつきなどの影響でＮＭＯＳのしきい値電圧などはばらつくため、クランプ回路１９を用いた場合、第１の電位Ｖｎのクランプ電位は変動することになる。クランプ回路１９においては、２段の直列接続したＮＭＯＳで構成されているため、各ＮＭＯＳのしきい値電圧のばらつきの２倍の電圧だけばらつくことになる。例えば、しきい値電圧のばらつきが±０．１Ｖとすれば、第１の電位Ｖｎのばらつきは±０．２Ｖ程度となり、図３から３次高調波歪は２ｄＢ程度劣化することになる。
【００５２】
これに対して、本実施形態においては、第１の電位制御回路１０の増幅回路２１が、増幅回路２１が第１の電位Ｖｎと第２の電位Ｖｄｄ１との電位差を分割した電位Ｖ１と基準電位Ｖｒｅｆとの電位差の大きさが小さくなるように第１の電位Ｖｎを制御する。その結果、製造プロセスのばらつきの影響による第１の電位Ｖｎの変動が抑制され、３次高調波歪の劣化を抑制することができる。
【００５３】
また、本実施形態においては、第１の電位制御回路１０の基準電位Ｖｒｅｆは、接地電位０Ｖであるため、バンドギャップレファレンス回路などの基準電位Ｖｒｅｆを生成する回路を必要としない。その結果、消費電力の増加を抑制することができる。
【００５４】
次に、第２の実施形態について説明する。
図１０は、第２の実施形態における第１の電位制御回路を例示する回路図である。
図１０に表したように、本実施形態は、上記の第１の実施形態と比較して、第１の電位制御回路の構成が異なっている。すなわち、本実施形態においては、上記の第１の実施形態における第１の電位制御回路１０の替わりに、第１の電位制御回路１０ａが設けられる。本実施形態に係る半導体スイッチ１ａの第１の電位制御回路１０ａ以外の構成は、第１の実施形態に係る半導体スイッチ１と同様である。
【００５５】
第１の電位制御回路１０ａは、第１の実施形態における第１の電位制御回路１０と比較して、分割回路２０と、増幅回路２１及び差動増幅回路２３の構成が異なっている。すなわち、第１の電位制御回路１０ａにおいては、分割回路２０の替わりに分割回路（破線２０ａで囲んだ部分）が設けられている。また、差動増幅回路２３の替わりに、差動増幅回路（破線２３ａで囲んだ部分）が設けれ、増幅回路２１ａは、差動増幅回路２３ａとソースフォロワ回路２４とで構成される。
【００５６】
分割回路２０ａは、抵抗Ｒ２１と第１のトランジスタＮ５とで構成された分割素子Ｂ１ａと、抵抗Ｒ２２と第１のトランジスタＮ６とで構成された分割素子Ｂ２ａとを有している。第１のトランジスタＮ５のゲートとドレインとは、抵抗Ｒ２１の一端に接続され、抵抗Ｒ２１の他端には、第２の電位Ｖｄｄ１が供給される。また、第１のトランジスタＮ５のソースは、抵抗Ｒ２２の一端に接続され、抵抗Ｒ２２の他端は、第１のトランジスタＮ６のゲート及びドレインに接続される。第１のトランジスタＮ６のソースは、低電位電源端子９ａに接続される。第１のトランジスタＮ５のソースと抵抗Ｒ２２の一端との接続点２２に、第２の電位Ｖｄｄ１と第１の電位Ｖｎとの電位差を分割した電位Ｖ１が出力される。
【００５７】
なお、抵抗Ｒ２１、Ｒ２２は同種類の抵抗であり、抵抗Ｒ２１の抵抗値は、抵抗Ｒ２２の抵抗値と等しく設定されている。また、第１のトランジスタＮ６はＮＭＯＳであり、第１のトランジスタＮ５、Ｎ６は、しきい値電圧などの素子定数が同一に設定されている。その結果、電位Ｖ１は、第１の電位Ｖｎと第２の電位Ｖｄｄ１との電位差を等分した値になる。
【００５８】
差動増幅回路２３ａは、ＮＭＯＳ Ｎ２、Ｎ３で構成された差動対と、ＰＭＯＳ Ｐ１、Ｐ２で構成されたカレントミラーを有している。また、第２のトランジスタＮ４は、分割回路２０の第１のトランジスタＮ６とカレントミラーを構成するＮＭＯＳであり、ＮＭＯＳ Ｎ２、Ｎ３の差動対に定電流を供給する。
【００５９】
すなわち、ＰＭＯＳ Ｐ１のソースには第２の電位Ｖｄｄ１が供給され、ゲートはＰＭＯＳ Ｐ２のゲートに接続され、ドレインはＮＭＯＳ Ｎ２のドレインに接続される。ＰＭＯＳ Ｐ２のソースには第２の電位Ｖｄｄ１が供給され、ゲートはＰＭＯＳ Ｐ２のドレイン及びＮＭＯＳ Ｎ３のドレインに接続される。ＮＭＯＳ Ｎ２のソースとＮＭＯＳ Ｎ３のソースは、第２のトランジスタＮ４のドレインに接続される。ＮＭＯＳ Ｎ２のゲートは接続点２２に接続され、ＮＭＯＳ Ｎ２のゲートには、分割回路２０ａで分割した電位Ｖ１が入力される。また、ＮＭＯＳ Ｎ３のゲートには、基準電位Ｖｒｅｆとして接地電位０Ｖが入力される。第２のトランジスタＮ４のゲートは、分割回路２０ａの第１のトランジスタＮ６のドレインに接続され、ソースは、低電位電源端子９ａに接続される。
【００６０】
差動増幅回路２３ａは、電位Ｖ１と基準電位Ｖｒｅｆ（＝０）との電位差を増幅して、ＮＭＯＳ Ｎ２のドレインに出力する。差動増幅回路２３ａの出力、すなわちＮＭＯＳ Ｎ２のドレイン電位は、ソースフォロワ回路２４に入力される。
【００６１】
第１の電位制御回路１０ａは、電流出力タイプのボルテージフォロワ回路として動作し、分割素子Ｂ１ａ、Ｂ２ａのインピーダンスが等しいため、低電位電源端子９ａの第１の電位Ｖｎを、Ｖｎ＝−Ｖｄｄ１となるように制御する。
なお、第２の電位Ｖｄｄ１は、３次高調波歪が最低になる第１の電位Ｖｎの絶対値に等しくするのが望ましい。例えば第２の電位Ｖｄｄ１を１．４Ｖに設定すると、第１の電位Ｖｎは−１．４Ｖになり、ＧＳＭ方式に最適な値になる。
【００６２】
本実施形態においては、増幅回路２１ａのバイアス回路として分割回路２０ａを用いており、第１のトランジスタＮ６とカレントミラーを構成する第２のトランジスタＮ４が増幅回路２１ａに定電流を生成している。その結果、バイアス回路を別途設ける必要がなく、必要なレイアウト面積が小さくなるとともに、第１の電位生成回路７に流れるバイアス電流を低減することができる。
【００６３】
第１の電位制御回路１０ａは、第１の電位Ｖｎを安定化するため常時動作しており、第２の電位生成回路１１及び第１の電位生成回路７に電流が流れている。例えばチャージポンプを用いた第１の電位生成回路は、電流供給能力が低く、バイアス電流でも負担になる可能性がある。しかし、第１の電位制御回路１０ａは、第１の電位生成回路７に流れるバイアス電流を低減できるため、消費電流の増大やノイズ発生の可能性を低減することができる。
【００６４】
また、分割素子Ｂ１ａ、Ｂ２ａのインピーダンスを小さくして、第１の電位Ｖｎの変動に対する応答を速くすると、バイアス電流が増加し、第１の電位生成回路７の負担が増加する。しかし、本実施形態においては、分割回路２０ａの分割素子Ｂ１ａ、Ｂ２ａに第１のトランジスタＮ５、Ｎ６がそれぞれ設けられているため、抵抗Ｒ２１、Ｒ２２のそれぞれの両端の電圧を低下させることができる。その結果、分割回路２０ａの消費電流を低減することができ、例えば１μＡ程度とすることができ、第１の電位生成回路７のチャージポンプ１７に負担を与えることはない。
上記以外の効果については、第１の実施形態と同様である。
【００６５】
次に、第３の実施形態について説明する。
図１１は、第３の実施形態に係る半導体スイッチを例示するブロック図である。
図１２は、第３の実施形態における第１の電位制御回路を例示する回路図である。
本実施形態は、上記の第１及び第２の実施形態と比較して、第１の電位制御回路の構成が異なっている。すなわち、本実施形態においては、上記の第２の実施形態における第１の電位制御回路１０ａの替わりに、第１の電位制御回路１０ｂが設けられる。本実施形態に係る半導体スイッチ１ｂの第１の電位制御回路１０ｂ以外の構成は、第２の実施形態に係る半導体スイッチ１ａと同様である。なお、高周波端子ＲＦ１〜ＲＦ４はＧＳＭ方式、高周波端子ＲＦ５、ＲＦ６はＵＭＴＳ方式にそれぞれ設定されている。
【００６６】
第１の電位制御回路１０ｂは、第２の実施形態における第１の電位制御回路１０ａと比較して、増幅回路２１ａ、ソースフォロワ回路２４の構成が異なる。すなわち、第１の電位制御回路１０ｂにおいては、ソースフォロワ回路２４の替わりにソースフォロワ回路（破線２４ａで囲んだ部分）が設けられ、増幅回路２１ｂは、差動増幅回路２３ａとソースフォロワ回路２４ａとで構成される。
【００６７】
また、第１の電位制御回路１０ｂは、基準電位生成回路（破線２５で囲んだ部分）が追加されている。基準電位生成回路２５には、インタフェース回路５により、端子切替信号ＩＮをデコードされた信号Ｄ５、Ｄ６が入力される。
【００６８】
ソースフォロワ回路２４ａは、第２の実施形態におけるソースフォロワ回路２４と比較して、ダイオードＤｉ２が削除されている点が異なる。すなわち、ソースフォロワ回路２４ａにおいては、レベルシフト用のダイオードＤｉ１が、ＮＭＯＳ Ｎ１のソースと低電位電源端子９ａと間に接続されている。第１の電位制御回路１０ｂは、基準電位Ｖｒｅｆが端子切替信号ＩＮに応じて変化する構成のため、レベルシフト用のダイオードＤｉ１で構成されている。
【００６９】
基準電位生成回路２５は、デコード信号Ｄ５、Ｄ６の論理和を生成する論理和回路（ＯＲ）２６と、ＯＲ２６の出力電位を分割して基準電位Ｖｒｅｆを生成する分割抵抗Ｒ２３、Ｒ２４を有する。なお、分割抵抗Ｒ２３、Ｒ２４は同種類の抵抗であり、分割比は、製造プロセスのばらつきや温度による抵抗値の変動の影響を受けない。
【００７０】
ＯＲ２６には、電源電位として第２の電位Ｖｄｄ１と接地電位０Ｖとが供給されている。ＯＲ２６は、デコード信号Ｄ５、Ｄ６の少なくとも１つハイレベルのとき、すなわち、ＵＭＴＳ方式の高周波端子ＲＦ５またはＲＦ６が選択されているとき、ハイレベルとして第２の電位Ｖｄｄ１を出力する。このとき、分割抵抗Ｒ２３、Ｒ２４は、第２の電位Ｖｄｄ１を分割した電位を基準電位Ｖｒｅｆとして出力する。第２の電位Ｖｄｄ１は、定電圧に安定化されているため、基準電位Ｖｒｅｆは、製造プロセスのばらつきや温度による影響を受けない。
また、デコード信号Ｄ５、Ｄ６のいずれもがローレベルのとき、すなわちＧＳＭ方式の高周波端子ＲＦ１〜ＲＦ４が選択されているとき、ＯＲ２６は、ローレベルとして接地電位０Ｖを出力する。このとき、分割抵抗Ｒ２３、Ｒ２４は、基準電位Ｖｒｅｆとして、接地電位０Ｖを出力する。
【００７１】
第１の電位Ｖｎは、Ｖｎ＝−Ｖｄｄ１＋２×Ｖｒｅｆになる。例えば、上記と同様に第２の電位Ｖｄｄ１が１．４Ｖとすると、基準電位Ｖｒｅｆが０．３Ｖのとき、第１の電位Ｖｎは、ＵＭＴＳ方式に最適な−０．８Ｖになる。また、基準電位Ｖｒｅｆが接地電位０Ｖのときは、第１の電位Ｖｎは、−１．４Ｖである。
したがって、ＧＳＭ方式の高周波端子ＲＦ１〜ＲＦ４が選択されたとき、第１の電位Ｖｎは−１．４Ｖになり、ＵＭＴＳ方式の高周波端子ＲＦ５、ＲＦ６が選択されたとき、第１の電位Ｖｎは、−０．８Ｖになる。
【００７２】
本実施形態においては、端子切替信号ＩＮに応じて、第１の電位Ｖｎを高周波信号の通信方式の最適値に設定している。その結果、３次高調波歪の増加を抑制して高周波特性を改善することができる。
上記以外の効果については、第１の実施形態と同様である。
【００７３】
次に、第４の実施形態について説明する。
図１３は、第４の実施形態に係る半導体スイッチを例示するブロック図である。
図１３に表したように、第４の実施形態は、第１の実施形態と比較して、インタフェース回路５と電源回路６と、第１の電位制御回路１０の構成が異なっている。すなわち、第４の実施形態においては、第１の実施形態におけるインタフェース回路５と電源回路６と第１の電位制御回路１０の替わりに、それぞれインタフェース回路５ｂと電源回路（破線６ａで囲んだ部分）と第１の電位制御回路１０ｃが設けられている。スイッチ部３及び駆動回路４については、第１の実施形態と同様である。
【００７４】
半導体スイッチ１ｃは、第１〜第３の実施形態と同様に動作する通常の動作モードの機能と、電源回路６ａの第１の電位Ｖｎを供給する電流供給能力が通常の動作モードよりも小さいスリープモードの機能とを有している。
【００７５】
図１４は、第４の実施形態におけるインタフェース回路を例示する回路図である。
図１４に表したように、インタフェース回路５ｂは、外部から入力される端子切替信号ＩＮをデコードして、デコードされた信号Ｄ１〜Ｄ６を駆動回路４に出力し、モード信号Ｅｎを第１の電位制御回路１０ｃと電源回路６ａとに出力する。信号Ｄ１〜Ｄ６は、第１の実施形態と同様であり、スイッチ部３における共通端子ＡＮＴと複数の高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替える信号である。モード信号Ｅｎは、半導体スイッチ１ｃを通常の動作モードまたはスリープモードに切替える信号であり、動作モードのときハイレベル、スリープモードのときローレベルになる。
【００７６】
なお、インタフェース回路５ｂは、動作モードまたはスリープモードに切替えるモード信号Ｅｎを３ビットの端子切替信号ＩＮからデコードしているが、端子切替信号ＩＮと独立した１ビットのモード信号Ｅｎを入力してもよい。また、インタフェース回路５ｂとして、端子切替信号ＩＮがパラレル信号の場合の構成を例示したが、シリアル信号の場合についても同様に構成することができる。
また、インタフェース回路５ｂには電源電位Ｖｄｄが供給される。しかし、端子切替信号ＩＮの電位によっては、インタフェース回路５ｂに、第２の電位Ｖｄｄ１を電源電位として供給してもよい。
【００７７】
電源回路６ａは、電源電位Ｖｄｄから負の第１の電位Ｖｎを生成する第１の電位生成回路７ａと、電源電位Ｖｄｄを降圧した第２の電位Ｖｄｄ１を生成する第２の電位生成回路１１とを備えている。第１の電位Ｖｎは、ＳＯＩ基板２上に設けられた電源回路６ａから低電位電源端子９ａを介して駆動回路４に供給される。第２の電位Ｖｄｄ１は、内部回路用の電源として、第１の電位制御回路１０ｃに供給される。なお、第２の電位生成回路１１は、第１の実施形態と同様である。
【００７８】
図１５は、第４の実施形態における第１の電位生成回路を例示する回路図である。
第１の電位生成回路７ａは、第１の実施形態における第１の電位生成回路７と比較して、バイアス回路４３を有する発振回路１６の替わりに、バイアス回路４３ａを有する発振回路１６ａが設けられている。チャージポンプ１７、ローパスフィルタ１８、リングオシレータ４１、出力バッファ４２については、第１の実施形態と同様である。
【００７９】
バイアス回路４３ａは、インタフェース回路５ａでデコードされたモード信号Ｅｎを入力して、モード信号Ｅｎがハイレベルのとき、すなわち通常の動作モードのとき、リングオシレータ４１及び出力バッファ４２にバイアスを供給する。また、モード信号Ｅｎがローレベルのとき、すなわちスリープモードのときは、バイアス電流を遮断して、リングオシレータ４１の発振を停止する。なお、バイアス回路４３ａの抵抗Ｒ２は、動作モードのリングオシレータ４１及び出力バッファ４２に流れる電流を規定している。
【００８０】
第１の電位生成回路７ａは、スリープモードのとき、発振回路１６ａが発振を停止するため、チャージポンプ１７は動作を停止し、第１の電位Ｖｎを生成しない。その結果、第１の電位生成回路７ａの消費電力が抑制される。また、ローパスフィルタ１８の出力コンデンサＣｎは、第１の電位Ｖｎに充電されている。その結果、低電位電源端子９ａと接地との間にリーク電流が流れると出力コンデンサＣｎが放電し、第１の電位Ｖｎが上昇して、接地電位に近づく。
【００８１】
図１６は、第４の実施形態における第１の電位制御回路を例示する回路図である。
図１６に表したように、第１の電位制御回路１０ｃは、第２の実施形態における第１の電位制御回路１０ａと比較して、分割回路２０ａと、増幅回路２１ａの構成が異なっている。すなわち、第１の電位制御回路１０ｃにおいては、分割回路２０ａの替わりにスリープモードのとき電流が遮断される分割回路（破線２０ｂで囲んだ部分）が設けられている。また、増幅回路２１ａに、差動増幅回路２３ａ及びソースフォロワ回路２４の電流をスリープモードのとき遮断する遮断トランジスタＰ３を追加した増幅回路２１ｂが設けられている。
【００８２】
遮断トランジスタＰ３のゲートには、モード信号Ｅｎをインバータで反転した信号Ｅｎ−が入力される。
分割回路２０ｂにおいては、分割回路２０ａの分割素子Ｂ１ａ、Ｂ２ａの替わりに、それぞれ分割素子Ｂ１ｂ、Ｂ２ｂが設けられている。また、分割素子Ｂ１ｂ、Ｂ２ｂは、分割素子Ｂ１ａ、Ｂ２ａにそれぞれ遮断トランジスタＰ４、ＰＭＯＳ Ｐ５が追加されて構成されている。
【００８３】
遮断トランジスタＰ４は、分割素子Ｂ１ｂにおいて直列に挿入されている。遮断トランジスタＰ４のゲートには、モード信号Ｅｎをインバータで反転した信号Ｅｎ−が入力される。ＰＭＯＳ Ｐ５は、分割素子Ｂ２ｂにおいて直列に挿入されている。ＰＭＯＳ Ｐ５のゲートには、第１の電位Ｖｎが供給される。なお、遮断トランジスタＰ３、Ｐ４は、ＰＭＯＳであり、ＰＭＯＳ Ｐ５は、遮断トランジスタＰ３、Ｐ４と電気的特性が揃えられたペア性を有する素子である。ＰＭＯＳ Ｐ５は、分割素子Ｂ１ｂ、Ｂ２ｂのインピーダンスを等しくするために設けられている。
【００８４】
モード信号Ｅｎがハイレベルのとき、すなわち通常の動作モードのとき、遮断トランジスタＰ３、Ｐ４はオンする。また、ＰＭＯＳ Ｐ５は、第１の電位生成回路７ａが第１の電位Ｖｎを生成するとオンする。その結果、第１のトランジスタＮ６を有する分割回路２０ｂに電流が流れ、分割素子Ｂ１ｂ、Ｂ２ｂの接続点に第２の電位Ｖｄｄ１と第１の電位Ｖｎとの電位差を分割した電位Ｖ１が出力される。また、第２のトランジスタＮ４を有する増幅回路２１ｂに電流が流れ、第１の電位Ｖｎは、基準電位Ｖｒｅｆ（＝０）に対して、Ｖｎ＝−Ｖｄｄ１に安定化される。
【００８５】
また、モード信号Ｅｎがローレベルのとき、すなわちスリープモードのとき、遮断トランジスタＰ３、Ｐ４はオフする。その結果、第１のトランジスタＮ６を有する分割回路２０ｂの電流と第２のトランジスタＮ４を有する増幅回路２１ｂの電流とがそれぞれ遮断される。すなわち、第１の電位制御回路１０ｃは、第２の電位Ｖｄｄ１の供給が遮断されて、低電位電源端子９ａと第１の電位制御回路１０ｃとの間は、ハイインピーダンス状態になり、リーク電流が抑制される。
【００８６】
本実施形態においては、スリープモードのとき、第１の電位生成回路７ａの発振回路１６ａが発振を停止して第１の電位Ｖｎの生成を停止する。その結果、消費電力を低減することができる。また、本実施形態においては、スリープモードのとき、第１の電位制御回路１０ｃは、第２の電位Ｖｄｄ１の供給が遮断されて、低電位電源端子９ａに接続された第１の電位制御回路１０ｃがハイインピーダンス状態になる。その結果、リーク電流が抑制され、第１の電位Ｖｎは、出力コンデンサＣｎにより直前の動作モードにおける電位値に維持されるため、スリープモードから動作モードに切り替わる際に第１の電位Ｖｎが定常値に達するのに要する時間（ウェークアップ時間）をほぼゼロにできる。
【００８７】
また、本実施形態における通常の動作モードの動作は、第２の実施形態と同様であり、上記以外の本実施形態の効果は、第２の実施形態と同様である。
【００８８】
次に、第５の実施形態について説明する。
図１７は、第５の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
図１７に表したように、第５の実施形態は、第４の実施形態と比較して、第１の電位生成回路７ａの発振回路１６ａの構成が異なる。すなわち、発振回路１６ｂにおいては、発振回路１６ａのバイアス回路４３ａの替わりにバイアス回路４３ｂが設けられている。これ以外については、第５の実施形態は、第４の実施形態と同様である。
【００８９】
バイアス回路４３ｂは、バイアス回路４３ａに抵抗値が抵抗Ｒ２よりも大きい抵抗Ｒ１が追加されている。バイアス回路４３ｂは、モード信号Ｅｎに応じて、リングオシレータ４１及び出力バッファ４２の電流値を、通常の動作モードとスリープモードとで切替えている。すなわち、バイアス回路４３ｂは、動作モードのとき、抵抗Ｒ１、Ｒ２を並列接続した合成抵抗により規定される電流をリングオシレータ４１及び出力バッファ４２に流す。また、バイアス回路４３ｂは、スリープモードのとき、抵抗Ｒ１で規定される電流をリングオシレータ４１及び出力バッファ４２に流す。例えば、スリープモードにときの電流を通常の動作モードのときの約１／１０にする。その結果、スリープモードのときの第１の電位生成回路の電流供給能力は、通常の動作モードのときの電流供給能力よりも小さくなる。
【００９０】
本実施形態においては、スリープモードにときに第１の電位生成回路が動作を停止する場合と比較すると、スリープモードにおける消費電力が増加する。しかし、本実施形態は、第１の電位制御回路１０ｃがハイインピーダンス状態となってもわずかに残る低電位電源端子９ａのリーク電流（リークパス）に対して、第１の電位Ｖｎの低下を補償することができる。すなわち、極めて長い時間、例えば１ｓが経過しても、リーク電流による出力コンデンサＣｎの放電を補償することができる。その結果、長い期間スリープモードにされた後に動作モードに切り替えられた場合のウェークアップ時間を短縮し、ほぼゼロにすることができる。
また、本実施形態における通常の動作モードの動作は、第２の実施形態と同様であり、上記以外の本実施形態の効果は、第２の実施形態と同様である。
【００９１】
次に、第６の実施形態について説明する。
図１８は、第６の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
図１８に表したように、第６の実施形態は、第４の実施形態と比較して、第１の電位生成回路７ａの発振回路１６ａの構成が異なる。すなわち、発振回路１６ｃは、発振回路１６ａの出力バッファ４２の替わりに出力バッファ４２ａが設けられ、さらに出力バッファ４２ａの入力をスリープモードのときにハイレベルに保持する電位保持回路４４が追加されている。これ以外については、第６の実施形態は、第４の実施形態と同様である。
【００９２】
出力バッファ４２ａは、発振回路１６ａの出力バッファ４２と比較して、バイアス回路４３ａにより電流が制御されない電源直結型である点が異なる。すなわち、出力バッファ４２は、バイアス回路４３ａで電流を制御することができる電流制御型で構成されていた。これに対して、本実施形態における出力バッファ４２ａは、電源直結型で構成されているため、電流供給能力が高く、電源を投入してから第１の電位Ｖｎが定常値に達するまでの時間（スタートアップ時間）を短くすることができる。
【００９３】
電位保持回路４４は、スリープモードのときに出力バッファ４２ａの入力をプルアップする。リングオシレータ４１の出力は、スリープモードのときハイインピーダンス状態になり出力電位が不定になるため、電位保持回路４４により、出力バッファ４２ａの入力を安定させる。その結果、出力バッファ４２ａの入力は、ハイレベルに固定され、出力バッファ４２ａに貫通電流が流れるのを防止している。なお、本実施形態における電位保持回路４４は、ＰＭＯＳであり、ゲートには、モード信号Ｅｎが入力されている。しかし、電位保持回路は、スリープモードのときに出力バッファ４２ａの入力をハイレベルまたはローレベルに固定できればよく、ＮＭＯＳなどでプルダウンしてもよい。また、本実施形態における発振回路１６ｃは、バイアス回路４３ａを有する構成を例示している。しかし、バイアス回路４３ａの替わりにバイアス回路４３ｂが設けられてもよい。
本実施形態の上記以外の効果については、第２の実施形態と同様である。
【００９４】
次に、第７の実施形態について説明する。
図１９は、第７の実施形態に係る半導体スイッチを例示するブロック図である。
図１９に表したように、第７の実施形態は、第４の実施形態と比較して、駆動回路４及び電源回路６ａの構成が異なり、また第２の電位制御回路２８が追加されている点が異なっている。すなわち、第７の実施形態においては、駆動回路４及び電源回路６ａの替わりに、それぞれ駆動回路４ａ及び電源回路（破線６ｂで囲んだ部分）が設けられている。スイッチ部３、インタフェース回路５ｂについては、第４の実施形態と同様である。
【００９５】
半導体スイッチ１ｄは、通常の動作モードの機能と、電源回路６ｂにおける第１の電位Ｖｎ及び第３の電位Ｖｐを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。
【００９６】
駆動回路４ａは、第１の実施形態における駆動回路４と比較して、高電位電源端子９に正の電源電位として第３の電位Ｖｐが供給される点が異なる。
図２０は、レベルシフト回路を例示する他の回路図である。
図２０に表したように、レベルシフト回路４５には、高電位電源端子９を介して正の第３の電位Ｖｐが供給され、低電位電源端子９ａを介して負の第１の電位Ｖｎが供給される。駆動回路４ａは、例えばレベルシフト回路４５と同一回路の６つのレベルシフト回路で構成され、デコード信号Ｄ１〜Ｄ６をそれぞれ入力して、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する。
【００９７】
レベルシフト回路４５は、第１のレベルシフト回路４６と第２のレベルシフト回路４７とを有する。第１のレベルシフト回路４６は、一対のＮＭＯＳ Ｎ１１、Ｎ１２と、一対のＰＭＯＳ Ｐ１１、Ｐ１２とを有する。第２のレベルシフト回路４７は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２３、Ｎ２４とを有する。
【００９８】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳ Ｎ１１のゲートにはデコード信号Ｄ１が入力される。ＮＭＯＳ Ｎ１２のゲートには、インバータ１５を介してデコード信号Ｄ１を反転した信号Ｄ１−が入力される。
【００９９】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源端子９を介して、第３の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは第１のレベルシフト回路４６の差動出力の一方のラインＯＵＴ１Ｂに接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは第１のレベルシフト回路４６の差動出力の他方のラインＯＵＴ１Ａに接続されている。
【０１００】
上記ラインＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ第２のレベルシフト回路４７のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＯＵＴ１Ａ、ＯＵＴ１Ｂを介して第１のレベルシフト回路４６の出力は、第２のレベルシフト回路４７へ入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースには、高電位電源端子９を介して、第１の電位Ｖｐが供給される。
【０１０１】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２３のドレインと接続され、これらの接続ノードから、制御信号Ｃｏｎ１ａが出力される。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２４のドレインと接続され、これらの接続ノードから、制御信号Ｃｏｎ１ｂが出力される。制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂのハイレベルの電位としてオン電位Ｖｏｎ、ローレベルの電位としてオフ電位Ｖｏｆｆが、スイッチ部３のスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【０１０２】
第１のレベルシフト回路４６は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖであるデコード信号Ｄ１を、ハイレベルが第３の電位Ｖｐ、ローレベルが０Ｖ（接地電位）の差動信号として出力する。すなわち、ハイレベルの電位を第３の電位Ｖｐに変換する。また第２のレベルシフト回路４７は、その出力レベルをハイレベルが第３の電位Ｖｐ、ローレベルが第１の電位Ｖｎの差動信号として出力する。すなわちローレベルの電位を第１の電位Ｖｎに変換する。
【０１０３】
レベルシフト回路４５は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖであるデコード信号Ｄ１を、ハイレベルが第３の電位Ｖｐ、ローレベルが第１の電位Ｖｎの差動信号として出力する。すなわち、入力されたハイレベル及びローレベルの電位をそれぞれ第３の電位Ｖｐ、第１の電位Ｖｎに変換する。
【０１０４】
なお、レベルシフト回路４５としては、ハイレベルがＶｄｄ１、ローレベルが０Ｖであるデコード信号Ｄ１を、ハイレベルが第３の電位Ｖｐ、ローレベルが第１の電位Ｖｎの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂにレベルシフトできればよい。レベルシフト回路４５は、図２０に表した構成でなくてもよく、他の構成でもよい。デコード信号Ｄ２〜Ｄ６をレベルシフトして制御信号Ｃｏｎ２ａ、Ｃｏｎ２ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する他のレベルシフト回路についても同様である。
【０１０５】
図２１は、第７の実施形態における第３の電位生成回路を例示する回路図である。
図２１に表したように、第３の電位生成回路２７は、チャージポンプ１７ａ、ローパスフィルタ１８ａを有している。ローパスフィルタ１８ａは、第４の実施形態における第１の電位生成回路７ａのローパスフィルタ１８と同様である。
【０１０６】
チャージポンプ１７ａは、第１の電位生成回路７ａのチャージポンプ１７と比較して、ダイオードの向きと数が異なっている。すなわち、チャージポンプ１７ａは、直列接続した５つのダイオードと、各ダイオード間に一端が接続された４つのコンデンサとを有する。直列接続した５つのダイオードのアノード側は、接地され、カソード側は、ローパスフィルタ１８ａに接続されている。各コンデンサの他端には、発振回路１６ａから差動クロック信号ＣＫ、ＣＫ−が交互に供給されている。なお、ダイオード及びコンデンサの数は、生成する電位に応じて任意数とすることができる。
【０１０７】
第１の電位生成回路７ａと同様に、差動クロック信号ＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ１７ａに正の電位が生成される。ローパスフィルタ１８ａは、抵抗とコンデンサで構成され、チャージポンプ１７ａの出力のノイズを除去する。高電位電源端子９に接続されたローパスフィルタ１８ａの出力コンデンサＣｐの接地に対する端子電圧が、第３の電位Ｖｐになる。電源端子８から供給される電源電位Ｖｄｄは、例えば２．３Ｖであり、第３の電位Ｖｐは、例えば３．４Ｖである。
【０１０８】
第３の電位生成回路２７には、第１の電位生成回路７ａの発振回路１６ｃで生成されたクロック信号ＣＫ、ＣＫ−が入力されるため、スリープモードのとき第３の電位生成回路２７は、第３の電位Ｖｐの生成を停止する。
【０１０９】
図２２は、第７の実施形態における第２の電位制御回路を例示する回路図である。
図２２に表したように、第２の電位制御回路２８は、第３の電位Ｖｐを分割する分割回路４８、高電位電源端子９と接地と間の電流を制御する電流制御回路４９、増幅回路６０を有している。
【０１１０】
分割回路４８は、高電位電源端子９と接地との間に遮断トランジスタＮ３６を介して接続され、抵抗Ｒ３１〜３３とダイオードＤｉ３１〜Ｄｉ３３と遮断トランジスタＮ３６とを有している。直列に接続された抵抗とダイオードとを１つのユニットとして、複数のユニットと遮断トランジスタＮ３６とが直列に接続される。すなわち、直列に接続された抵抗Ｒ３１とダイオードＤｉ３１、直列に接続された抵抗Ｒ３２とダイオードＤｉ３２、直列に接続された抵抗Ｒ３３とダイオードＤｉ３３、との３つのユニットと遮断トランジスタＮ３６とが高電位電源端子９と接地との間に接続される。抵抗Ｒ３３とダイオードＤｉ３３のユニットの電位が、第３の電位Ｖｐを分割した電位として、増幅回路６０の非反転入力端子に入力される。なお、抵抗Ｒ３１〜Ｒ３３の各抵抗値は、等しく設定され、ダイオードＤｉ３１〜Ｄｉ３３は電気的特性が揃えられている。
【０１１１】
電流制御回路４９は、高電位電源端子９と接地ＧＮＤとの間に遮断トランジスタＮ３５を介して接続され、ＮＭＯＳ Ｎ３１〜Ｎ３４を有している。ＮＭＯＳ Ｎ３１〜Ｎ３３は、それぞれダイオード接続され、また互いに直列に接続されている。ＮＭＯＳ Ｎ３４は、直列に接続されたＮＭＯＳ Ｎ３１〜Ｎ３３と遮断トランジスタＮ３５との間に接続される。ＮＭＯＳ Ｎ３４のゲートは、増幅回路６０の出力に接続され、ＮＭＯＳ Ｎ１の電流が、増幅回路６０により制御される。増幅回路６０の反転入力端子には、基準電位Ｖｒｅｆが入力される。
【０１１２】
遮断トランジスタＮ３５、Ｎ３６のゲートには、モード信号Ｅｎが入力される。通常の動作モードのとき、すなわちモード信号Ｅｎがハイレベルのとき、遮断トランジスタＮ３５、Ｎ３６はオンする。
【０１１３】
したがって、動作モードのとき、増幅回路６０は、非反転入力端子に入力される第３の電位Ｖｐを分割した電位が、基準電位Ｖｒｅｆと等しくなるように、ＮＭＯＳ Ｎ３４のゲート電位を制御して電流制御回路４９に流れる電流を制御する。その結果、第３の電位Ｖｐは、Ｖｐ＝３×Ｖｒｅｆとなるように安定化される。例えば、基準電位Ｖｒｅｆが、１．１４Ｖのとき、第３の電位Ｖｐは、３．４２Ｖになる。なお、遮断トランジスタＮ３５、Ｎ３６のオン抵抗は、抵抗Ｒ３１〜Ｒ３３の抵抗値と比較して十分に小さい。
【０１１４】
また、スリープモードのとき、すなわち、モード信号Ｅｎがローレベルのとき、遮断トランジスタＮ３５、Ｎ３６はオフし、高電位電源端子９に接続された第２の電位制御回路２８がハイインピーダンス状態になる。その結果、第２の電位制御回路２８を介して、高電位電源端子９から接地に流れる電流は遮断され、高電位電源端子９のリーク電流が抑制される。
【０１１５】
また、上記のとおり、スリープモードのときは、低電位電源端子９ａに接続された第１の電位制御回路１０ｃがハイインピーダンス状態になる。その結果、第１の電位制御回路１０ｃを介して、接地から低電位電源端子９ａに流れる電流は遮断され、低電位電源端子９ａのリーク電流が抑制される。
【０１１６】
このように、本実施形態においては、スリープモードのとき、第１の電位生成回路７ａの発振回路１６ａが発振を停止して第１の電位Ｖｎ及び第３の電位Ｖｐの生成を停止する。その結果、消費電力を低減することができる。また、本実施形態においては、スリープモードのとき、低電位電源端子９ａに接続された第１の電位制御回路１０ｃと高電位電源端子９に接続された第２の電位制御回路２８とがハイインピーダンス状態になり、低電位電源端子９ａと高電位電源端子９のリーク電流が抑制される。その結果、第１の電位Ｖｎ及び第３の電位Ｖｐは、それぞれ出力コンデンサＣｎ、Ｃｐにより直前の動作モードにおける電位値に維持され、スリープモードから動作モードに切り替わる際に第１の電位Ｖｎ及び第３の電位Ｖｐが定常値に達するのに要する時間（ウェークアップ時間）をほぼゼロにできる。
【０１１７】
また、本実施形態においては、電源端子８から供給される正の電源電位Ｖｄｄよりも高い第３の電位Ｖｐを高電位電源端子９に供給しているため、スイッチ部３の挿入損失を低減することができる。
本実施形態における上記以外の通常の動作モードの動作は、第４の実施形態と同様であり、上記以外の本実施形態の効果は、第４の実施形態と同様である。
【０１１８】
なお、本実施形態においては、第４の実施形態における発振回路１６ａを用いた構成を例示したが、発振回路１６ａの替わりに第５の実施形態における発振回路１６ｂ、または第６の実施形態における発振回路１６ｃを設けてもよい。
【０１１９】
次に、第８の実施形態について説明する。
図２３は、第８の実施形態に係る半導体スイッチを例示するブロック図である。
図２３に表したように、第８の実施形態は、第７の実施形態と比較して、電源投入検出回路２９が追加されている点が異なっている。スイッチ部３、駆動回路４ａ、インタフェース回路５ｂ、電源回路６ｂ、第１の電位制御回路１０ｃ及び第２の電位制御回路２８については、第７の実施形態と同様である。
【０１２０】
半導体スイッチ１ｅは、通常の動作モードの機能と、電源回路６ｂにおける第１の電位Ｖｎ及び第３の電位Ｖｐを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。
【０１２１】
電源投入検出回路２９は、第２の電位生成回路１１により生成された第２の電位Ｖｄｄ１を入力して電源投入を検出し、モード信号Ｅｎを電源投入時にマスクした出力信号Ｓ１を出力する回路である。電源投入検出回路２９の出力信号Ｓ１は、第１の電位制御回路１０ｃ及び第２の電位制御回路２８のモード信号Ｅｎとして、第１の電位制御回路１０ｃ及び第２の電位制御回路２８に供給される。
【０１２２】
図２４は、第８の実施形態における電源投入検出回路を例示する回路図である。
図２４に表したように、電源投入検出回路２９は、電源投入時に第２の電位Ｖｄｄ１を抵抗とコンデンサとで積分し、２段のインバータで構成されたバッファを介して、電源投入を検出する。そして、検出された電源投入信号Ｓ２とモード信号Ｅｎとの論理積を生成して、信号Ｓ１として出力する。
【０１２３】
電源投入検出回路２９は、電源投入直後から抵抗とコンデンサとの時定数で定まる時間Ｔ１までの間は、電源投入信号Ｓ２としてローレベルを出力し、信号Ｓ１としてモード信号Ｅｎのレベルによらずローレベルを出力する。また、電源投入検出回路２９は、電源投入から時間Ｔ１の後は、電源投入信号Ｓ２としてハイレベルを出力し、信号Ｓ１としてモード信号Ｅｎを出力する。
【０１２４】
なお、電源端子８に外部から供給される電源電位Ｖｄｄは、電源投入時に極めて緩やかに上場し、立上がり時間が大きくなる可能性がある。その場合、抵抗とコンデンサとで構成された積分回路が応答せず電源投入を検出できない可能性がある。これに対して、第２の電位Ｖｄｄ１の立上がり時間は一般に短いため、抵抗とコンデンサとで構成された積分回路は、第２の電位Ｖｄｄ１の立上がりに応答して、電源投入を検出できる。そこで、電源投入検出回路２９は、電源投入を検出するために、第２の電位Ｖｄｄ１の立上がりを積分している。
【０１２５】
また、上記のとおり、本実施形態においては、第１の電位制御回路１０ｃ及び第２の電位制御回路２８のモード信号Ｅｎとして、電源投入検出回路２９の出力信号Ｓ１が入力される。電源投入直後から時間Ｔ１までの間は、信号Ｓ１はローレベルのため、第１の電位制御回路１０ｃ及び第２の電位制御回路２８は、ハイインピーダンス状態になり、これらの回路によるリーク電流は生じない。その結果、時間Ｔ１を適切に設定することにより、第１の電位制御回路１０ｃ及び第２の電位制御回路２８を設けたことによるスタートアップ時間の増加を抑制することができる。なお、本実施形態におけるスタートアップ時間は、電源を投入してから第１の電位Ｖｎ及び第３の電位Ｖｐが所定の値に達する時間である。
また、本実施形態の上記以外の効果は、第７の実施形態の効果と同様である。
【０１２６】
次に、第９の実施形態について説明する。
図２５は、第９の実施形態に係る半導体スイッチを例示するブロック図である。
図２５に表したように、第９の実施形態は、第７の実施形態と比較して、第２の電位制御回路２８の構成が異なっている。すなわち、第９の実施形態においては、第２の電位制御回路２８の替わりに第２の電位制御回路２８ａが設けられている。スイッチ部３、駆動回路４ａ、インタフェース回路５ｂ、電源回路６ｂ及び第１の電位制御回路１０ｃについては、第７の実施形態と同様である。
【０１２７】
半導体スイッチ１ｆは、通常の動作モードの機能と、電源回路６ｂにおける第１の電位Ｖｎ及び第３の電位Ｖｐを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。
【０１２８】
第２の電位制御回路２８ａは、第７の実施形態における第２の電位制御回路２８に電源投入時にモード信号Ｅｎをマスクした出力信号Ｓ３を出力する機能が追加されている。第２の電位制御回路２８ａの出力信号Ｓ３は、第１の電位制御回路１０ｃのモード信号Ｅｎとして第１の電位制御回路１０ｃに供給される。
【０１２９】
図２６は、第９の実施形態における第２の電位制御回路を例示する回路図である。
図２６に表したように、第２の電位制御回路２８ａは、第２の電位制御回路２８に、比較回路６１と論理積回路（ＡＮＤ）６２とが追加され、遮断トランジスタＮ３５、Ｎ３６のゲートには、ＡＮＤ６２を介してモード信号Ｅｎが入力される。また、抵抗Ｒ３２は、直列接続された抵抗Ｒ３２ａ、Ｒ３２ｂで構成されている。
【０１３０】
抵抗Ｒ３２ａ、Ｒ３２ｂは、抵抗Ｒ３２の電位をさらに分割して、抵抗Ｒ３３の電位として増幅回路６０の非反転入力端子に入力される電位よりも少しだけ高い電位を生成して、比較回路６１の非反転入力端子に供給する。また、比較回路６１の反転入力端子には、基準電位Ｖｒｅｆが入力される。比較回路６１は、非反転入力端子の電位が、反転入力端子の電位よりも高いときハイレベルを出力し、低いときローレベルを出力する。比較回路６１の出力信号Ｓ４は、ＡＮＤ６２に入力される。
【０１３１】
ＡＮＤ６２は、モード信号Ｅｎと比較回路６１の出力信号Ｓ４との論理積を生成し、第２の電位制御回路２８ａの出力信号Ｓ３として出力する。また、出力信号Ｓ３は、遮断トランジスタＮ３５、Ｎ３６のゲートに入力される。
通常の動作モードのとき、すなわちモード信号Ｅｎがハイレベルのときは、比較回路６１の出力信号Ｓ４が、第２の電位制御回路２８ａの出力信号Ｓ３として出力される。また、スリープモードのとき、すなわちモード信号Ｅｎがローレベルのときは、第２の電位制御回路２８ａは、比較回路６１の出力信号Ｓ４のレベルによらず、出力信号Ｓ３としてローレベルを出力する。
【０１３２】
図２７は、第９の実施形態における第２の電位制御回路の主要な信号を例示するタイミングチャートであり、（ａ）は第３の電位Ｖｐ、（ｂ）は第２の電位制御回路の出力信号Ｓ３である。
図２７に表したように、モード信号Ｅｎがハイレベルのときは、電源投入直後に第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位に上昇するまで（図２７（ａ））、第２の電位制御回路２８ａの非反転入力端子の電位は、基準電位Ｖｒｅｆよりも低い。その結果、第２の電位制御回路２８ａは、出力信号Ｓ３としてローレベルを出力する（図２７（ｂ））。
【０１３３】
また、第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位に達すると（図２７（ａ））、第２の電位制御回路２８ａは、出力信号Ｓ３としてハイレベルを出力する（図２７（ｂ））。
【０１３４】
このように、第２の電位制御回路２８ａは、動作モードのとき、すなわちモード信号Ｅｎがハイレベルのとき、第３の電位Ｖｐが、電源投入直後から第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位に上昇するまで出力信号Ｓ３としてローレベルを出力する。そして、第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位よりも上昇すると、出力信号Ｓ３としてハイレベルを出力する。
【０１３５】
出力信号Ｓ３は、遮断トランジスタＮ３５、Ｎ３６のゲートに入力されるため、第２の電位制御回路２８ａは、電源投入直後の出力信号Ｓ３がローレベルの期間は、電流が遮断され、ハイインピーダンス状態になる。その結果、高電位電源端子９のリーク電流が抑制され、第２の電位制御回路２８を設けたことによるスタートアップ時間の増加を抑制することができる。
【０１３６】
また、上記のとおり、出力信号Ｓ３は、第１の電位制御回路１０ｃのモード信号Ｅｎとして第１の電位制御回路１０ｃに供給されているため、出力信号Ｓ３がローレベルの期間は、第１の電位制御回路１０ｃは、電流が遮断され、ハイインピーダンス状態になる。その結果、低電位電源端子９ａのリーク電流が抑制され、第１の電位制御回路２８を設けたことによるスタートアップ時間の増加を抑制することができる。
また、本実施形態の上記以外の効果は、第７の実施形態の効果と同様である。
【０１３７】
次に、第１０の実施形態について説明する。
図２８は、第１０の実施形態における第１のトランジスタの等価回路図である。
図２９は、第１０の実施形態における第１のトランジスタのレイアウトを例示する平面図である。
本実施形態は、上記の第１、第２及び第３の実施形態と比較して、第１のトランジスタの構成が異なっている。すなわち、本実施形態においては、上記の第２の実施形態における第１のトランジスタＮ５が、一対のトランジスタ５１、５２で構成され、第１のトランジスタＮ６が、一対のトランジスタ５３、５４で構成されている。本実施形態に係る半導体スイッチの第１のトランジスタＮ５、Ｎ６以外の構成は、第２の実施形態に係る半導体スイッチ１ａと同様である。
【０１３８】
第１のトランジスタＮ５は、並列に接続された一対のトランジスタ５１、５２で構成される。また、第１のトランジスタＮ６は、並列に接続された一対のトランジスタ５３、５４で構成される。トランジスタ５２は、一対のトランジスタ５３と５４との間に設けられ、トランジスタ５３は、一対のトランジスタ５１と５２との間に設けられている。
【０１３９】
すなわち、一対のトランジスタ５１、５２、一対のトランジスタ５３、５４は、それぞれ並行に配置される。そして、トランジスタ５１のゲートは、ゲート配線Ｎ５ｇを介してトランジスタ５２のゲートに接続される。トランジスタ５１のソースは、ソース配線Ｎ５ｓを介してトランジスタ５２のソースに接続される。トランジスタ５１のドレインは、ドレイン配線Ｎ５ｄを介してトランジスタ５２のドレインに接続される。また、トランジスタ５３のゲートは、ゲート配線Ｎ６ｇを介してトランジスタ５４のゲートに接続される。トランジスタ５３のソースは、ソース配線Ｎ６ｓを介してトランジスタ５４のソースに接続される。トランジスタ５３のドレインは、ドレイン配線Ｎ６ｄを介してトランジスタ５４のドレインに接続される。
【０１４０】
本実施形態は、第１のトランジスタＮ５が一対のトランジスタ５１、５２に、第１のトランジスタＮ６が一対のトランジスタ５３、５４にそれぞれ分散配置されている。その結果、製造プロセスのばらつきや温度の変化による素子特性の変動の影響が低減され、３次高調波歪の増加を抑制して高周波特性を改善することができる。
【０１４１】
なお、図２９に表したライアウトは、例示であり、他のレイアウトも可能である。例えば第１のトランジスタＮ５、Ｎ６をそれぞれ点対称に配置した４つのトランジスタに分散配置してもよい。また、配線は、トランジスタの電極間を接続できればよく、他のレイアウトでもよい。
【０１４２】
次に、第１１の実施形態について説明する。
図３０は、第１１の実施形態に係る無線機器を例示するブロック図である。
図３０に表したように、無線機器３０は、半導体スイッチ１ｂ、アンテナ３１、送受信回路３２ａ、３２ｂ、無線制御回路３３を備える。
半導体スイッチ１ｂについては、第３の実施形態に係る半導体スイッチ１ｂと同様であり、端子切替信号ＩＮにより共通端子ＡＮＴと、６つの高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替える。
【０１４３】
また、上記のとおり半導体スイッチ１ｂにおいては、第１の電位制御回路１０ｂには、端子切替信号ＩＮのデコード信号Ｄ１〜Ｄ６のうちＭＳＢ側のＤ５、Ｄ６のみが入力される。したがって、第１の電位制御回路１０ｂは、端子切替信号ＩＮが５、６の規定値のときにそれ以外のときとは異なる動作をし、共通端子ＡＮＴと高周波端子ＲＦ５または、共通端子ＡＮＴと高周波端子ＲＦ６との間の接続が切り替わったときの３次高調波歪の増加が抑制される。
【０１４４】
共通端子ＡＮＴは、アンテナ３１に接続される。高周波端子ＲＦ１〜ＲＦ６は、送受信回路３２ａ、３２ｂに接続される。
アンテナ３１は、携帯電話の無線通信、例えばＧＳＭ方式及びＵＭＴＳ方式に対応した帯域、例えば、８００Ｍ〜２ＧＨｚの高周波信号を送受信する。
【０１４５】
送受信回路３２ａは、送信回路３４ａ、３４ｂ、受信回路３５ａ、３５ｂを有し、ＧＳＭ方式の高周波信号を送受信する。送信回路３４ａは、音声信号、映像信号、２値データなどの情報からなる送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１ｂの高周波端子ＲＦ１に出力する。送信回路３４ｂは、送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１ｂの高周波端子ＲＦ２に出力する。
【０１４６】
受信回路３５ａは、高周波端子ＲＦ３から入力されるＧＳＭ方式の高周波信号を受信して、音声信号、映像信号、２値データなどの情報からなる受信信号に復調する。受信回路３５ｂは、高周波端子ＲＦ４から入力されるＧＳＭ方式の高周波信号を受信して、受信信号を復調する。
【０１４７】
送受信回路３２ｂは、送信回路３６ａ、３６ｂ、受信回路３７ａ、３７ｂ、デュプレクサ３８ａ、３８ｂを有し、ＵＭＴＳ方式の高周波信号を送受信する。
送信回路３６ａは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ａを介して高周波端子ＲＦ５に出力する。受信回路３７ａは、デュプレクサ３８ａを介して高周波端子ＲＦ５から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１４８】
送信回路３６ｂは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ｂを介して高周波端子ＲＦ６に出力する。受信回路３７ｂは、デュプレクサ３８ｂを介して高周波端子ＲＦ６から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１４９】
無線制御回路３３は、半導体スイッチ１ｂに端子切替信号ＩＮを出力して半導体スイッチ１ｂの端子間の接続を制御する。また、送受信回路３２ａ、３２ｂを制御する。すなわち、送信回路３４ａ、３４ｂ、３６ａ、３６ｂ、受信回路３５ａ、３５ｂ、３７ａ、３７ｂを制御する。
【０１５０】
例えば、送受信回路３２ａの送信回路３４ａを用いて送信する場合、無線制御回路３３は、半導体スイッチ１ｂに端子切替信号ＩＮを出力して、共通端子ＡＮＴと半導体スイッチ１ｂの高周波端子ＲＦ１とを接続する。
上記のとおり、半導体スイッチ１ｂにおいては、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ４とのいずれかが接続された場合に、第１の電位制御回路１０ｂは、第１の電位ＶｎをＧＳＭの最適値である−１．４Ｖに制御する。その結果、電力が大きいＧＳＭ方式に最適な第１の電位Ｖｎに制御され、３次高調波歪の増加が抑制される。
【０１５１】
また、半導体スイッチ１ｂにおいては、共通端子ＡＮＴと高周波端子ＲＦ５または共通端子ＡＮＴと高周波端子ＲＦ６とが導通状態になった場合、第１の電位制御回路１０ｂは、第１の電位ＶｎをＵＭＴＳの最適値である−０．８Ｖに制御する。その結果、電力の比較的小さいＵＭＴＳ方式に最適な第１の電位Ｖｎになる。
そのため、無線機器３０によれば、半導体スイッチ１ｂの３次高調波歪の増加を抑制して、ＧＳＭ方式、ＵＭＴＳ方式の高周波信号をそれぞれアンテナ３１から送信することができる。
【０１５２】
なお、本実施形態は、第２の実施形態に係る半導体スイッチ１ｂをＧＳＭ方式及びＵＭＴＳ方式に用いた構成について説明した。しかし、他の実施形態に係る半導体スイッチを用いてもよい、また、他の無線通信の方式に用いることもできる。
また、本実施形態に係る無線機器３０においては、変調及び復調が、それぞれ送信回路３４ａ、３４ｂ、３６ａ、３６ｂ及び受信回路３５ａ、３５ｂ、３７ａ、３７ｂで行われる。しかし、共通の変復調回路を設け、送信回路に変調信号を出力し、また受信回路から入力した信号を復調する構成としてもよい。
【０１５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５４】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ…半導体スイッチ、 ２…ＳＯＩ基板、 ３、３ａ…スイッチ部、 ４、４ａ…駆動回路、 ５、５ａ、５ｂ…インタフェース回路、 ６、６ａ、６ｂ…電源回路、 ７、７ａ…第１の電位生成回路、 ８…電源端子、 ９…高電位電源端子、 ９ａ…低電位電源端子、 １０、１０ａ、１０ｂ、１０ｃ…第１の電位制御回路、 １１…第２の電位生成回路、 １２ａ〜１２ｆ、４５…レベルシフト回路、 １３ａ〜１３ｆ…第１のスイッチ素子、 １４ａ〜１４ｆ…第２のスイッチ素子、 １５…インバータ、 １６、１６ａ、１６ｂ…発振回路、 １７、１７ａ…チャージポンプ、 １８、１８ａ…ローパスフィルタ、 １９…クランプ回路、 ２０、２０ａ、２０ｂ、４８…分割回路、 ２１、２１ａ、２１ｂ、６０…増幅回路、 ２２…接続点、 ２３、２３ａ…差動増幅回路、 ２４、２４ａ…ソースフォロワ回路、 ２５…基準電位生成回路、 ２６…論理和回路（ＯＲ）、 ２７…第３の電位生成回路、 ２８、２８ａ…第２の電位制御回路、 ２９…電源投入検出回路、 ３０…無線機器、 ３１…アンテナ、 ３２ａ、３２ｂ…送受信回路、 ３３…無線制御回路、 ３４ａ、３４ｂ、３６ａ、３６ｂ…送信回路、 ３５ａ、３５ｂ、３７ａ、３７ｂ…受信回路、 ３８ａ、３８ｂ…デュプレクサ、 ４１…リングオシレータ、 ４２、４２ａ…出力バッファ、 ４３、４３ａ、４３ｂ…バイアス回路、 ４４…電位保持回路、 ４６…第１のレベルシフト回路、 ４７…第２のレベルシフト回路、 ４９…電流制御回路、 ６１…比較回路、 ＡＮＴ…共通端子、 Ｃｎ、Ｃｐ…出力コンデンサ、 Ｄｉ１、Ｄｉ２、Ｄｉ３１〜Ｄｉ３３…ダイオード、 Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２…Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）、 Ｎ４…第２のトランジスタ、 Ｎ５、Ｎ６…第１のトランジスタ、 Ｎ３５、Ｎ３６…遮断トランジスタ、 Ｐ１、Ｐ２、Ｐ１１、Ｐ１２…Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）、 Ｒ２、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３３…抵抗、 ＲＦ１〜ＲＦ６…高周波端子、 Ｓ１１〜Ｓ１ｍ…シャントＦＥＴ、 Ｔ１１〜Ｔ１ｎ…スルーＦＥＴ
【技術分野】
【０００１】
本発明の実施形態は、半導体スイッチ及び無線機器に関する。
【背景技術】
【０００２】
半導体スイッチは、各種の電子機器に用いられている。例えば、携帯電話機の高周波回路部においては、送信回路と受信回路とが高周波スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。このような高周波スイッチ回路のスイッチ素子には、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）が用いられる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−２９４７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、高周波特性を改善した半導体スイッチ及び無線機器を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、電源回路と、駆動回路と、スイッチ部と、第１の電位制御回路と、を備えた半導体スイッチが供給される。前記電源回路は、負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する。前記駆動回路は、前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する。前記スイッチ部は、前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続する。前記第１の電位制御回路は、前記第２の電位生成回路の出力と前記第１の電位生成回路の出力との間に接続される。前記第１の電位制御回路は、ダイオード接続された第１のトランジスタを有し、前記第１の電位と前記第２の電位との電位差を分割する分割回路と、前記第１のトランジスタとカレントミラーを構成する第２のトランジスタを有し、前記分割回路が分割した電位と基準電位との電位差が小さくなるように前記第１の電位を制御する増幅回路と、を有する。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体スイッチを例示するブロック図である。
【図２】第１の実施形態におけるスイッチ部を例示する回路図である。
【図３】第１の実施形態におけるスイッチ部の３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
【図４】入力電力Ｐｉｎを変えたときの３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
【図５】第１の実施形態におけるインタフェース回路及び駆動回路を例示する回路図である。
【図６】レベルシフト回路を例示する回路図である。
【図７】第１の実施形態における電源回路の第１の電位生成回路を例示する回路図である。
【図８】第１の実施形態における第１の電位制御回路を例示する回路図である。
【図９】比較例のクランプ回路の回路図である。
【図１０】第２の実施形態における第１の電位制御回路を例示する回路図である。
【図１１】第３の実施形態に係る半導体スイッチを例示するブロック図である。
【図１２】第３の実施形態における第１の電位制御回路を例示する回路図である。
【図１３】第４の実施形態に係る半導体スイッチを例示するブロック図である。
【図１４】第４の実施形態におけるインタフェース回路を例示する回路図である。
【図１５】第４の実施形態における第１の電位生成回路を例示する回路図である。
【図１６】第４の実施形態における第１の電位制御回路を例示する回路図である。
【図１７】第５の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
【図１８】第６の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
【図１９】第７の実施形態に係る半導体スイッチを例示するブロック図である。
【図２０】レベルシフト回路を例示する他の回路図である。
【図２１】第７の実施形態における第３の電位生成回路を例示する回路図である。
【図２２】第７の実施形態における第２の電位制御回路を例示する回路図である。
【図２３】第８の実施形態に係る半導体スイッチを例示するブロック図である。
【図２４】第８の実施形態における電源投入検出回路を例示する回路図である。
【図２５】第９の実施形態に係る半導体スイッチを例示するブロック図である。
【図２６】第９の実施形態における第２の電位制御回路を例示する回路図である。
【図２７】第９の実施形態における第２の電位制御回路の主要な信号を例示するタイミングチャートであり、（ａ）は第３の電位Ｖｐ、（ｂ）は第２の電位制御回路の出力信号Ｓ３である。
【図２８】第１０の実施形態における第１のトランジスタの等価回路図である。
【図２９】第１０の実施形態における第１のトランジスタのレイアウトを例示する平面図である。
【図３０】第１１の実施形態に係る無線機器を例示するブロック図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して詳細に説明する。なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
まず、第１の実施形態について説明する。
図１は、第１の実施形態に係る半導体スイッチを例示するブロック図である。
半導体スイッチ１は、スイッチ部３、スイッチ部３に制御信号を出力する駆動回路４、端子切替信号ＩＮをデコードするインタフェース回路５、制御信号の電位である第１の電位Ｖｎと内部回路用の第２の電位Ｖｄｄ１とを生成する電源回路（破線６で囲んだ部分）、及び第１の電位Ｖｎを安定化する第１の電位制御回路１０を備えている。半導体スイッチ１は、端子切替信号ＩＮに応じて、共通端子ＡＮＴと複数の高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole ６-Throw）のスイッチである。
【０００９】
スイッチ部３は、駆動回路４から出力される制御信号に応じて、共通端子ＡＮＴを、複数の高周波端子ＲＦ１〜ＲＦ６のいずれか１つに接続する。スイッチ部３は、例えば、ＳＯＩ基板（破線２で囲んだ部分）上に設けられたＳＯＩ構造のＭＯＳＦＥＴにより構成される。スイッチ部３の構成及び動作については、図２、図３及び図４において説明する。
【００１０】
駆動回路４は、インタフェース回路５を介して入力された端子切替信号ＩＮに応じて、スイッチ部３の接続を切替える制御信号を生成する。駆動回路４は、例えば、レベルシフタにより構成される。
駆動回路４には、オフ電位Ｖｏｆｆとして第１の電位Ｖｎ、オン電位Ｖｏｎとして正の電位が供給される。ここで、オフ電位Ｖｏｆｆは、制御信号のローレベルの電位である。オフ電位Ｖｏｆｆは、例えば、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオフさせ、かつ、高周波信号が重畳してもオフの状態を十分維持できる電位である。また、オン電位Ｖｏｎは、制御信号のハイレベルの電位である。オン電位Ｖｏｎは、例えば、スイッチ部３の各ＦＥＴのゲートに印加して各ＦＥＴをオンさせ、かつ、そのオン抵抗が十分小さい値になる電位である。なお、半導体スイッチ１においては、オン電位Ｖｏｎとして電源電位Ｖｄｄが、高電位電源端子９を介して駆動回路４に供給される。
【００１１】
インタフェース回路５は、外部から入力される端子切替信号ＩＮをデコードして、デコードされた信号Ｄ１〜Ｄ６を駆動回路４に出力する。なお、インタフェース回路５に入力する端子切替信号ＩＮは、パラレルデータ及びシリアルデータのいずれでもよい。駆動回路４及びインタフェース回路５の構成及び動作については、図５、図６において説明する。
【００１２】
電源回路６は、電源電位Ｖｄｄから負の第１の電位Ｖｎを生成する第１の電位生成回路７と、電源電位Ｖｄｄを降圧した第２の電位Ｖｄｄ１とを生成する第２の電位生成回路１１とを備えている。第１の電位Ｖｎは、ＳＯＩ基板２上に設けられた電源回路６から低電位電源端子９ａを介して駆動回路４に供給される。第２の電位Ｖｄｄ１は、内部回路用の電源として、第１の電位制御回路１０に供給される。なお、第２の電位生成回路１１は、例えばシリーズレギュレータなどの定電圧電源回路である。また、電源電位Ｖｄｄが変動する場合や内部回路の耐圧よりも高い電源電位Ｖｄｄの供給を許容する場合など、電源電位Ｖｄｄを降圧して一定の正電位を生成する内部電源回路が必要とされる場合がある。このような場合、第２の電位生成回路１１は、内部電源回路として用いることができる。また、第１の電位生成回路７の構成及び動作については、図７において説明する。
【００１３】
第１の電位制御回路１０は、第２の電位Ｖｄｄ１及び第１の電位Ｖｎを供給され、内部の基準電位に基づいて第１の電位Ｖｎを安定化して、製造ばらつきなどによる第１の電位Ｖｎの変動を抑制する。なお、第１の電位制御回路１０の構成及び動作については、図８において説明する。
【００１４】
半導体スイッチ１は、端子切替信号ＩＮに応じて、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替えるＳＰ６Ｔ（Single-Pole ６-Throw）のスイッチである。また、スイッチ部３は、多ポートを有し、マルチモード・マルチバンドの無線機器などに用いることができる。なお、以下の説明においては、ＳＰ６Ｔスイッチを例示して説明するが、他の構成のスイッチに対しても同様に適用でき、ｗＰｋＴ（ｗは自然数、ｋは２以上の自然数）スイッチを構成することもできる。
【００１５】
次に各部の構成及び動作について説明する。
図２は、第１の実施形態におけるスイッチ部を例示する回路図である。
スイッチ部３ａは、共通端子ＡＮＴと、複数の高周波端子ＲＦ１〜ＲＦ６と、の端子間の接続を切替えるＳＰ６Ｔスイッチである。共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間には、それぞれ第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆが接続されている。第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをそれぞれオンさせることにより、共通端子ＡＮＴと各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６との間が導通する。
【００１６】
第１のスイッチ素子１３ａにおいては、ｎ段（ｎは自然数）のスルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎが直列に接続されている。スルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ａが入力される。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆは、それぞれ第１のスイッチ素子１３ａと同一構成である。第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆには、それぞれ制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａが入力される。
【００１７】
各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間には、それぞれ第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆが接続されている。第２のスイッチ素子１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、第１のスイッチ素子１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆがそれぞれオフのときに各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６に流れる漏洩電流を接地ＧＮＤに逃がして、各高周波端子ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６間のアイソレーションを改善する。
【００１８】
第２のスイッチ素子１４ａにおいては、ｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍが直列に接続されている。シャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍの各ゲートには、高周波漏洩防止用の抵抗を介して、制御信号Ｃｏｎ１ｂが入力される。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆは、それぞれ第２のスイッチ素子１４ａと同一構成である。第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆには、それぞれ制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂが入力される。
【００１９】
例えば、以下のように制御すると、高周波端子ＲＦ１と共通端子ＡＮＴとの間が導通する。高周波端子ＲＦ１と共通端子ＡＮＴとの間の第１のスイッチ素子１３ａをオンとし、高周波端子ＲＦ１と接地ＧＮＤとの間の第２のスイッチ素子１４ａをオフとする。すなわち、第１のスイッチ素子１３ａの各スルーＦＥＴ Ｔ１１、Ｔ１２、…、Ｔ１ｎをすべてオンとし、第２のスイッチ素子１４ａの各シャントＦＥＴ Ｓ１１、Ｓ１２、…、Ｓ１ｍをすべてオフとする。
【００２０】
同時に、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と共通端子ＡＮＴとの間の第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆをすべてオフとし、他の各高周波端子ＲＦ２、ＲＦ３、ＲＦ４、ＲＦ５、ＲＦ６と接地ＧＮＤとの間の第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆをすべてオンとする。すなわち、第１のスイッチ素子１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆの各スルーＦＥＴをすべてオフとし、第２のスイッチ素子１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆの各シャントＦＥＴをすべてオンとする。
【００２１】
上記の場合、制御信号Ｃｏｎ１ａはオン電位Ｖｏｎ、制御信号Ｃｏｎ２ｂ、Ｃｏｎ３ｂ、Ｃｏｎ４ｂ、Ｃｏｎ５ｂ、Ｃｏｎ６ｂはオン電位Ｖｏｎ、制御信号Ｃｏｎ１ｂはオフ電位Ｖｏｆｆ、制御信号Ｃｏｎ２ａ、Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａはオフ電位Ｖｏｆｆに設定される。
【００２２】
上記のとおり、オン電位Ｖｏｎは、各ＦＥＴが導通状態となり、かつ、そのオン抵抗が十分小さい値になる電位である。オフ電位Ｖｏｆｆは、各ＦＥＴが遮断状態となり、かつ、ＲＦ信号が重畳しても遮断状態を十分維持できる電位である。
【００２３】
オン電位Ｖｏｎが所望の電位（例えば、２．４Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。
また、オフ電位Ｖｏｆｆが所望の電位よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで生成する歪（オフ歪）が増大する。しかし、オフ電位Ｖｏｆｆが負側に大きすぎてもオフ歪が劣化する。オフ電位Ｖｏｆｆには、最適点が存在する。
【００２４】
半導体スイッチ１のような多ポートスイッチにおいては、オン状態の第１のスイッチ素子は１つであるのに対し、オフ状態の第１のスイッチ素子は（ポート数−１）個だけ存在するためオフ歪が問題となる。例えば、ＧＳＭ（Global System for Mobile communications）（登録商標）方式においては、入力電力の許容最大値は３５ｄＢｍと大きく、この時の高調波歪を抑制することは重要である。高調波歪の規定値として例えば、−８０ｄＢｃ以下であることが要求される。
【００２５】
図３は、第１の実施形態におけるスイッチ部の３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
図３においては、入力電力Ｐｉｎが３５ｄＢｍ、周波数が９００ＭＨｚのとき、すなわちＧＳＭ方式における最大入力電力時の３次高調波歪のオフ電位Ｖｏｆｆ依存性を表している。なお、スイッチ部３ａのスルーＦＥＴ及びシャントＦＥＴの段数は、ｎ＝ｍ＝１６段である。
【００２６】
オフ電位Ｖｏｆｆが−１．４Ｖのとき、３次高調波歪は最小値(−８１ｄＢｃ）になる。オフ電位Ｖｏｆｆが最適値から変動すると、３次高調波歪などのオフ歪は劣化する。したがって、電源回路６は、第１の電位Ｖｎとして最適値のオフ電位Ｖｏｆｆを生成する必要がある。なお、ＵＭＴＳ（Universal Mobile Telecommunications System）方式など、入力電力が低いときは、３次高調波歪が最低となるオフ電位Ｖｏｆｆは、正側にシフトする。
【００２７】
図４は、入力電力Ｐｉｎを変えたときの３次高調波歪のオフ電位Ｖｏｆｆ依存性を例示する特性図である。
図４に表したように、入力電力Ｐｉｎを小さくしていくと、３次高調波歪が最小になるオフ電位Ｖｏｆｆが正側、すなわち電位の高い方へとシフトしていく。例えば、ＵＭＴＳ方式における最大入力電力時の３次高調波歪は、オフ電位Ｖｏｆｆが−０．８Ｖのとき最小になる。
【００２８】
図５は、第１の実施形態におけるインタフェース回路及び駆動回路を例示する回路図である。
図５に表したように、インタフェース回路５ａは、入力された端子切替信号ＩＮをデコードする。半導体スイッチ１においては、ＳＰ６Ｔのスイッチ部３を備えている。そのため、インタフェース回路５ａは、３ビットの端子切替信号ＩＮをデコードしている。ここで、端子切替信号ＩＮは、ＬＳＢ側から、それぞれＩＮ１、ＩＮ２、ＩＮ３の３ビットで構成されている。また、インタフェース回路５ａは、６ビットの信号Ｄ１（ＬＳＢ）、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６（ＭＳＢ）を出力する。インタフェース回路５ａでデコードされた信号（デコード信号）Ｄ１〜Ｄ６は、駆動回路４に入力される。
【００２９】
なお、端子切替信号ＩＮとして、６ビットの信号が入力される場合、またはスイッチ部３の端子数が２つの場合は、インタフェース回路５ａは不要である。また、図５においては、端子切替信号ＩＮがパラレル信号の場合の構成を例示しているが、シリアル信号の場合についても同様に構成することができる。
【００３０】
なお、インタフェース回路５ａには電源電位Ｖｄｄが供給される。しかし、端子切替信号ＩＮの論理レベルの電位によっては、インタフェース回路５ａに、第２の電位Ｖｄｄ１を電源電位として供給してもよい。
【００３１】
駆動回路４は、６つのレベルシフト回路１２ａ〜１２ｆで構成される。図１に表したように駆動回路４の高電位電源端子９は電源端子８に接続されている。そのため、駆動回路４には、高電位電源端子９を介して、正の電位として電源電位Ｖｄｄが供給される。また、駆動回路４には、低電位電源端子９ａを介して、負の第１の電位Ｖｎが供給される。
【００３２】
レベルシフト回路１２ａ〜１２ｆは、デコード信号Ｄ１〜Ｄ６を入力し、ハイレベルが電源電位Ｖｄｄ（第３の電位）、ローレベルが第１の電位Ｖｎにレベルシフトして制御信号Ｃｏｎ１ａ〜Ｃｏｎ６ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ｂとして出力する。
レベルシフト回路１２ａは、デコード信号Ｄ１〜Ｄ６のＬＳＢである信号Ｄ１を入力して、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂを出力する。レベルシフト回路１２ｂ〜１２ｆは、それぞれ、デコード信号Ｄ１〜Ｄ６の１ビットを入力して、制御信号Ｃｏｎ２ａ、Ｃｏｎ２ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する。
【００３３】
図６は、レベルシフト回路を例示する回路図である。
図６においては、駆動回路４を構成するレベルシフト回路１２ａを例示している。駆動回路４を構成する他のレベルシフト回路１２ｂ〜１２ｆは、レベルシフト回路１２ａと同様に構成される。
【００３４】
レベルシフト回路１２ａにおいては、ＣＭＯＳ（complementary metal oxide semiconductor）のインバータ１５は、デコード信号のＬＳＢである信号Ｄ１の反転信号Ｄ１−を生成する。信号Ｄ１、Ｄ１−は、差動信号として、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２に入力される。
【００３５】
ＰＭＯＳ Ｐ１１、Ｐ１２のゲートには、それぞれ信号Ｄ１−、Ｄ１が入力される。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源端子９を介して、電源電位Ｖｄｄが供給される。
また、ＰＭＯＳ Ｐ１１のドレインは、ＮＭＯＳ Ｎ１１のドレインと接続される。ＰＭＯＳ Ｐ１１のドレイン及びＮＭＯＳ Ｎ１１のドレインから、制御信号Ｃｏｎ１ａが出力される。ＰＭＯＳ Ｐ１２のドレインは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＰＭＯＳ Ｐ１２のドレイン及びＮＭＯＳ Ｎ１２のドレインから、制御信号Ｃｏｎ１ｂが出力される。制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂは、差動信号として、レベルシフト回路１２ａから出力される。
【００３６】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ低電位電源端子９ａに接続されている。ＮＭＯＳ Ｎ１１のゲートは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＮＭＯＳ Ｎ１２のゲートは、ＮＭＯＳ Ｎ１１のドレインと接続される。
【００３７】
制御信号Ｃｏｎ１ａは、第１のスイッチ素子１３ａのスルーＦＥＴの各ゲートに供給される。制御信号Ｃｏｎ１ｂは、第２のスイッチ素子１４ａのシャントＦＥＴの各ゲートに供給される。各ゲートは、端子切替信号ＩＮ（ＩＮ１〜ＩＮ３）に応じて、オン電位Ｖｏｎまたはオフ電位Ｖｏｆｆになる。
【００３８】
例えば、信号Ｄ１がローレベル（０Ｖ）とすると、制御信号Ｃｏｎ１ｂの電位は、電源電位Ｖｄｄと等しくなり（例えば、２．４Ｖ）、制御信号Ｃｏｎ１ａの電位は、第１の電位Ｖｎと等しくなる（例えば、−１．５Ｖ）。レベルシフト回路１２ａは、オン電位Ｖｏｎとして電源電位Ｖｄｄ（例えば、２．４Ｖ）、オフ電位Ｖｏｆｆとして第１の電位Ｖｎ（例えば、−１．５Ｖ）を出力する。
【００３９】
なお、レベルシフト回路１２ａとしては、ハイレベルが電源電位Ｖｄｄ、ローレベルが０Ｖであるデコード信号Ｄ１、Ｄ１−を、ハイレベルが電源電位Ｖｄｄ、ローレベルが第１の電位Ｖｎの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂにレベルシフトできればよい。レベルシフト回路１２ａは、図６に表した構成でなくてもよく、他の構成でもよい。レベルシフト回路１２ｂ〜１２ｆについても同様である。
【００４０】
図７は、第１の実施形態における電源回路の第１の電位生成回路を例示する回路図である。
図７に表したように、第１の電位生成回路７は、発振回路１６、チャージポンプ１７、ローパスフィルタ１８で構成されている。
【００４１】
発振回路１６は、奇数段のインバータで構成されたリングオシレータ４１、出力バッファ４２、バイアス回路４３とで構成され、差動クロック信号ＣＫ、ＣＫ−を出力する。
バイアス回路４３は、リングオシレータ４１及び出力バッファ４２にバイアスを供給する。バイアス回路４３の抵抗Ｒ２は、リングオシレータ４１及び出力バッファ４２に流れる電流を規定している。
【００４２】
チャージポンプ１７は、直列接続した３つのダイオードと、各ダイオード間に一端が接続された２つのコンデンサとを有する。直列接続した３つのダイオードのカソード側は、接地ＧＮＤに接続され、アノード側は、ローパスフィルタ１８に接続されている。各コンデンサの他端には、発振回路１６から差動クロック信号ＣＫ、ＣＫ−が交互に供給されている。
【００４３】
差動クロック信号ＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ１７に負の電圧が生成される。ローパスフィルタ１８は、抵抗とコンデンサで構成され、チャージポンプ１７の出力のノイズを除去する。低電位電源端子９ａに接続されたローパスフィルタ１８の出力コンデンサＣｎの接地ＧＮＤに対する端子電圧が、第１の電位Ｖｎになる。
なお、本実施形態においては、第１の電位生成回路７が電源端子８に接続され、電源電位Ｖｄｄを供給する構成を例示したが、内部の電源電位、例えば第２の電位Ｖｄｄ１を供給してもよい。以下に説明する他の実施形態についても同様である。
また、負の第１の電位Ｖｎを生成する第１の電位生成回路７について説明したが、同様に電源電位Ｖｄｄよりも高い正の電位を生成する電位生成回路を構成することもできる。
【００４４】
図８は、第１の実施形態における第１の電位制御回路を例示する回路図である。
第１の電位制御回路１０は、第１の電位Ｖｎと第２の電位Ｖｄｄ１との電位差を分割して電位Ｖ１として出力する分割回路（破線２０で囲んだ部分）と、電位Ｖ１と基準電位Ｖｒｅｆとの電位差の大きさ（絶対値）が小さくなるように第１の電位Ｖｎを制御する増幅回路２１とで構成されている。
【００４５】
分割回路２０は、直列に接続された分割素子Ｂ１、Ｂ２とで構成される。分割素子Ｂ１の一端に第２の電位Ｖｄｄ１が供給され、分割素子Ｂ１の他端は分割素子Ｂ２の一端に接続され、分割素子Ｂ２の他端は、低電位電源端子９ａに接続される。分割素子Ｂ１の他端と分割素子Ｂ２の一端との接続点２２に、第２の電位Ｖｄｄ１と第１の電位Ｖｎとの電位差を分割した電位Ｖ１が生成される。
【００４６】
増幅回路２１は、差動増幅回路２３と、ソースフォロワ回路２４とを有し、電流出力タイプのボルテージフォロワ回路を構成している。
差動増幅回路２３の反転入力端子（−）には、分割した電位Ｖ１が入力され、非反転入力端子（＋）には、基準電位Ｖｒｅｆとして、接地電位０Ｖが入力される。差動増幅回路２３の出力は、ソースフォロワ回路２４に入力される。また、差動増幅回路２３には、電源電位として第２の電位Ｖｄｄ１と第１の電位Ｖｎとが供給されている。
【００４７】
ソースフォロワ回路２４は、ＮＭＯＳ Ｎ１と、ダイオードＤｉ１、Ｄｉ２とを有している。ＮＭＯＳ Ｎ１のゲートは、差動増幅回路２３の出力に接続され、ドレインには、第２の電位Ｖｄｄ１が供給され、ソースは、ダイオードＤｉ１のアノードに接続される。ダイオードＤｉ１のカソードは、ダイオードＤｉ２のアノードに接続され、ダイオードＤｉ２のカソードは、低電位電源端子９ａに接続される。ソースフォロワ回路２４は、低電位電源端子９ａに接続された第１の電位生成回路７及び駆動回路４を負荷とするソースフォロワになっている。そして、ソースフォロワ回路２４の出力電位である第１の電位Ｖｎは、分割素子Ｂ２を介して、増幅回路２１の反転入力端子（−）に帰還される。
【００４８】
したがって、第１の電位制御回路１０は、電流出力タイプのボルテージフォロワ回路として動作し、分割素子Ｂ１、Ｂ２のインピーダンスをそれぞれＢ１、Ｂ２とすると、低電位電源端子９ａの第１の電位Ｖｎを、Ｖｎ＝−（Ｂ２／Ｂ１）×Ｖｄｄ１となるように制御する。例えば、第２の電位Ｖｄｄ１が１．４Ｖ、分割素子Ｂ１、Ｂ２のインピーダンスをＢ１＝Ｂ２とすると、第１の電位Ｖｎは−１．４Ｖになる。また、ダイオードＤｉ１、Ｄｉ２は、ＮＭＯＳ Ｎ１のソース電位を正側にレベルシフトすることにより、ＮＭＯＳ Ｎ１のゲート電位、すなわち差動増幅回路２３の出力電位を接地電位０Ｖ近傍にレベルシフトしている。その結果、ダイオードＤｉ１、Ｄｉ２が無い場合と比較して、第１の電位Ｖｎの制御範囲を広げることができる。
【００４９】
分割素子Ｂ１、Ｂ２が線形抵抗素子で製造プロセスのばらつきの影響を同時に受けるとすると、インピーダンスの比Ｂ１／Ｂ２は、製造プロセスのばらつきによらず一定となる。また、第２の電位生成回路１１を例えばバンドギャップレファレンス回路を用いた定電圧電源回路とすれば、第２の電位Ｖｄｄ１の変動は極めて小さくなる。その結果、第１の電位Ｖｎの製造プロセスの影響による変動を抑制することができる。
【００５０】
なお、第１の電位制御回路１０においては、ダイオードＤｉ１、Ｄｉ２が２段の構成を例示しているが、第１の電位Ｖｎ、第２の電位Ｖｄｄ１、ＮＭＯＳ Ｎ１のしきい値電圧の各値に応じて、差動増幅回路２３の出力電位が接地電位０Ｖ近傍となるように段数を設定する。また、ダイオードＤｉ１、Ｄｉ２としては、例えばＰＮ接合ダイオード、ＦＥＴのダイオード接続を用いることができる。
【００５１】
次に比較例について説明する。
図９は、比較例のクランプ回路の回路図である。
クランプ回路１９は、ダイオード接続された２つのＮＭＯＳで構成され、低電位電源端子９ａと接地との間に接続され、ＮＭＯＳのしきい値電圧に基づいて第１の電位Ｖｎをクランプする。例えば、ＧＳＭ方式においては、第１の電位Ｖｎ＝−１．４Ｖに設定することで、３次高調波歪を最低にすることができるため、ＮＭＯＳのしきい値電圧を０．７Ｖに設定する。しかし、製造プロセルのばらつきなどの影響でＮＭＯＳのしきい値電圧などはばらつくため、クランプ回路１９を用いた場合、第１の電位Ｖｎのクランプ電位は変動することになる。クランプ回路１９においては、２段の直列接続したＮＭＯＳで構成されているため、各ＮＭＯＳのしきい値電圧のばらつきの２倍の電圧だけばらつくことになる。例えば、しきい値電圧のばらつきが±０．１Ｖとすれば、第１の電位Ｖｎのばらつきは±０．２Ｖ程度となり、図３から３次高調波歪は２ｄＢ程度劣化することになる。
【００５２】
これに対して、本実施形態においては、第１の電位制御回路１０の増幅回路２１が、増幅回路２１が第１の電位Ｖｎと第２の電位Ｖｄｄ１との電位差を分割した電位Ｖ１と基準電位Ｖｒｅｆとの電位差の大きさが小さくなるように第１の電位Ｖｎを制御する。その結果、製造プロセスのばらつきの影響による第１の電位Ｖｎの変動が抑制され、３次高調波歪の劣化を抑制することができる。
【００５３】
また、本実施形態においては、第１の電位制御回路１０の基準電位Ｖｒｅｆは、接地電位０Ｖであるため、バンドギャップレファレンス回路などの基準電位Ｖｒｅｆを生成する回路を必要としない。その結果、消費電力の増加を抑制することができる。
【００５４】
次に、第２の実施形態について説明する。
図１０は、第２の実施形態における第１の電位制御回路を例示する回路図である。
図１０に表したように、本実施形態は、上記の第１の実施形態と比較して、第１の電位制御回路の構成が異なっている。すなわち、本実施形態においては、上記の第１の実施形態における第１の電位制御回路１０の替わりに、第１の電位制御回路１０ａが設けられる。本実施形態に係る半導体スイッチ１ａの第１の電位制御回路１０ａ以外の構成は、第１の実施形態に係る半導体スイッチ１と同様である。
【００５５】
第１の電位制御回路１０ａは、第１の実施形態における第１の電位制御回路１０と比較して、分割回路２０と、増幅回路２１及び差動増幅回路２３の構成が異なっている。すなわち、第１の電位制御回路１０ａにおいては、分割回路２０の替わりに分割回路（破線２０ａで囲んだ部分）が設けられている。また、差動増幅回路２３の替わりに、差動増幅回路（破線２３ａで囲んだ部分）が設けれ、増幅回路２１ａは、差動増幅回路２３ａとソースフォロワ回路２４とで構成される。
【００５６】
分割回路２０ａは、抵抗Ｒ２１と第１のトランジスタＮ５とで構成された分割素子Ｂ１ａと、抵抗Ｒ２２と第１のトランジスタＮ６とで構成された分割素子Ｂ２ａとを有している。第１のトランジスタＮ５のゲートとドレインとは、抵抗Ｒ２１の一端に接続され、抵抗Ｒ２１の他端には、第２の電位Ｖｄｄ１が供給される。また、第１のトランジスタＮ５のソースは、抵抗Ｒ２２の一端に接続され、抵抗Ｒ２２の他端は、第１のトランジスタＮ６のゲート及びドレインに接続される。第１のトランジスタＮ６のソースは、低電位電源端子９ａに接続される。第１のトランジスタＮ５のソースと抵抗Ｒ２２の一端との接続点２２に、第２の電位Ｖｄｄ１と第１の電位Ｖｎとの電位差を分割した電位Ｖ１が出力される。
【００５７】
なお、抵抗Ｒ２１、Ｒ２２は同種類の抵抗であり、抵抗Ｒ２１の抵抗値は、抵抗Ｒ２２の抵抗値と等しく設定されている。また、第１のトランジスタＮ６はＮＭＯＳであり、第１のトランジスタＮ５、Ｎ６は、しきい値電圧などの素子定数が同一に設定されている。その結果、電位Ｖ１は、第１の電位Ｖｎと第２の電位Ｖｄｄ１との電位差を等分した値になる。
【００５８】
差動増幅回路２３ａは、ＮＭＯＳ Ｎ２、Ｎ３で構成された差動対と、ＰＭＯＳ Ｐ１、Ｐ２で構成されたカレントミラーを有している。また、第２のトランジスタＮ４は、分割回路２０の第１のトランジスタＮ６とカレントミラーを構成するＮＭＯＳであり、ＮＭＯＳ Ｎ２、Ｎ３の差動対に定電流を供給する。
【００５９】
すなわち、ＰＭＯＳ Ｐ１のソースには第２の電位Ｖｄｄ１が供給され、ゲートはＰＭＯＳ Ｐ２のゲートに接続され、ドレインはＮＭＯＳ Ｎ２のドレインに接続される。ＰＭＯＳ Ｐ２のソースには第２の電位Ｖｄｄ１が供給され、ゲートはＰＭＯＳ Ｐ２のドレイン及びＮＭＯＳ Ｎ３のドレインに接続される。ＮＭＯＳ Ｎ２のソースとＮＭＯＳ Ｎ３のソースは、第２のトランジスタＮ４のドレインに接続される。ＮＭＯＳ Ｎ２のゲートは接続点２２に接続され、ＮＭＯＳ Ｎ２のゲートには、分割回路２０ａで分割した電位Ｖ１が入力される。また、ＮＭＯＳ Ｎ３のゲートには、基準電位Ｖｒｅｆとして接地電位０Ｖが入力される。第２のトランジスタＮ４のゲートは、分割回路２０ａの第１のトランジスタＮ６のドレインに接続され、ソースは、低電位電源端子９ａに接続される。
【００６０】
差動増幅回路２３ａは、電位Ｖ１と基準電位Ｖｒｅｆ（＝０）との電位差を増幅して、ＮＭＯＳ Ｎ２のドレインに出力する。差動増幅回路２３ａの出力、すなわちＮＭＯＳ Ｎ２のドレイン電位は、ソースフォロワ回路２４に入力される。
【００６１】
第１の電位制御回路１０ａは、電流出力タイプのボルテージフォロワ回路として動作し、分割素子Ｂ１ａ、Ｂ２ａのインピーダンスが等しいため、低電位電源端子９ａの第１の電位Ｖｎを、Ｖｎ＝−Ｖｄｄ１となるように制御する。
なお、第２の電位Ｖｄｄ１は、３次高調波歪が最低になる第１の電位Ｖｎの絶対値に等しくするのが望ましい。例えば第２の電位Ｖｄｄ１を１．４Ｖに設定すると、第１の電位Ｖｎは−１．４Ｖになり、ＧＳＭ方式に最適な値になる。
【００６２】
本実施形態においては、増幅回路２１ａのバイアス回路として分割回路２０ａを用いており、第１のトランジスタＮ６とカレントミラーを構成する第２のトランジスタＮ４が増幅回路２１ａに定電流を生成している。その結果、バイアス回路を別途設ける必要がなく、必要なレイアウト面積が小さくなるとともに、第１の電位生成回路７に流れるバイアス電流を低減することができる。
【００６３】
第１の電位制御回路１０ａは、第１の電位Ｖｎを安定化するため常時動作しており、第２の電位生成回路１１及び第１の電位生成回路７に電流が流れている。例えばチャージポンプを用いた第１の電位生成回路は、電流供給能力が低く、バイアス電流でも負担になる可能性がある。しかし、第１の電位制御回路１０ａは、第１の電位生成回路７に流れるバイアス電流を低減できるため、消費電流の増大やノイズ発生の可能性を低減することができる。
【００６４】
また、分割素子Ｂ１ａ、Ｂ２ａのインピーダンスを小さくして、第１の電位Ｖｎの変動に対する応答を速くすると、バイアス電流が増加し、第１の電位生成回路７の負担が増加する。しかし、本実施形態においては、分割回路２０ａの分割素子Ｂ１ａ、Ｂ２ａに第１のトランジスタＮ５、Ｎ６がそれぞれ設けられているため、抵抗Ｒ２１、Ｒ２２のそれぞれの両端の電圧を低下させることができる。その結果、分割回路２０ａの消費電流を低減することができ、例えば１μＡ程度とすることができ、第１の電位生成回路７のチャージポンプ１７に負担を与えることはない。
上記以外の効果については、第１の実施形態と同様である。
【００６５】
次に、第３の実施形態について説明する。
図１１は、第３の実施形態に係る半導体スイッチを例示するブロック図である。
図１２は、第３の実施形態における第１の電位制御回路を例示する回路図である。
本実施形態は、上記の第１及び第２の実施形態と比較して、第１の電位制御回路の構成が異なっている。すなわち、本実施形態においては、上記の第２の実施形態における第１の電位制御回路１０ａの替わりに、第１の電位制御回路１０ｂが設けられる。本実施形態に係る半導体スイッチ１ｂの第１の電位制御回路１０ｂ以外の構成は、第２の実施形態に係る半導体スイッチ１ａと同様である。なお、高周波端子ＲＦ１〜ＲＦ４はＧＳＭ方式、高周波端子ＲＦ５、ＲＦ６はＵＭＴＳ方式にそれぞれ設定されている。
【００６６】
第１の電位制御回路１０ｂは、第２の実施形態における第１の電位制御回路１０ａと比較して、増幅回路２１ａ、ソースフォロワ回路２４の構成が異なる。すなわち、第１の電位制御回路１０ｂにおいては、ソースフォロワ回路２４の替わりにソースフォロワ回路（破線２４ａで囲んだ部分）が設けられ、増幅回路２１ｂは、差動増幅回路２３ａとソースフォロワ回路２４ａとで構成される。
【００６７】
また、第１の電位制御回路１０ｂは、基準電位生成回路（破線２５で囲んだ部分）が追加されている。基準電位生成回路２５には、インタフェース回路５により、端子切替信号ＩＮをデコードされた信号Ｄ５、Ｄ６が入力される。
【００６８】
ソースフォロワ回路２４ａは、第２の実施形態におけるソースフォロワ回路２４と比較して、ダイオードＤｉ２が削除されている点が異なる。すなわち、ソースフォロワ回路２４ａにおいては、レベルシフト用のダイオードＤｉ１が、ＮＭＯＳ Ｎ１のソースと低電位電源端子９ａと間に接続されている。第１の電位制御回路１０ｂは、基準電位Ｖｒｅｆが端子切替信号ＩＮに応じて変化する構成のため、レベルシフト用のダイオードＤｉ１で構成されている。
【００６９】
基準電位生成回路２５は、デコード信号Ｄ５、Ｄ６の論理和を生成する論理和回路（ＯＲ）２６と、ＯＲ２６の出力電位を分割して基準電位Ｖｒｅｆを生成する分割抵抗Ｒ２３、Ｒ２４を有する。なお、分割抵抗Ｒ２３、Ｒ２４は同種類の抵抗であり、分割比は、製造プロセスのばらつきや温度による抵抗値の変動の影響を受けない。
【００７０】
ＯＲ２６には、電源電位として第２の電位Ｖｄｄ１と接地電位０Ｖとが供給されている。ＯＲ２６は、デコード信号Ｄ５、Ｄ６の少なくとも１つハイレベルのとき、すなわち、ＵＭＴＳ方式の高周波端子ＲＦ５またはＲＦ６が選択されているとき、ハイレベルとして第２の電位Ｖｄｄ１を出力する。このとき、分割抵抗Ｒ２３、Ｒ２４は、第２の電位Ｖｄｄ１を分割した電位を基準電位Ｖｒｅｆとして出力する。第２の電位Ｖｄｄ１は、定電圧に安定化されているため、基準電位Ｖｒｅｆは、製造プロセスのばらつきや温度による影響を受けない。
また、デコード信号Ｄ５、Ｄ６のいずれもがローレベルのとき、すなわちＧＳＭ方式の高周波端子ＲＦ１〜ＲＦ４が選択されているとき、ＯＲ２６は、ローレベルとして接地電位０Ｖを出力する。このとき、分割抵抗Ｒ２３、Ｒ２４は、基準電位Ｖｒｅｆとして、接地電位０Ｖを出力する。
【００７１】
第１の電位Ｖｎは、Ｖｎ＝−Ｖｄｄ１＋２×Ｖｒｅｆになる。例えば、上記と同様に第２の電位Ｖｄｄ１が１．４Ｖとすると、基準電位Ｖｒｅｆが０．３Ｖのとき、第１の電位Ｖｎは、ＵＭＴＳ方式に最適な−０．８Ｖになる。また、基準電位Ｖｒｅｆが接地電位０Ｖのときは、第１の電位Ｖｎは、−１．４Ｖである。
したがって、ＧＳＭ方式の高周波端子ＲＦ１〜ＲＦ４が選択されたとき、第１の電位Ｖｎは−１．４Ｖになり、ＵＭＴＳ方式の高周波端子ＲＦ５、ＲＦ６が選択されたとき、第１の電位Ｖｎは、−０．８Ｖになる。
【００７２】
本実施形態においては、端子切替信号ＩＮに応じて、第１の電位Ｖｎを高周波信号の通信方式の最適値に設定している。その結果、３次高調波歪の増加を抑制して高周波特性を改善することができる。
上記以外の効果については、第１の実施形態と同様である。
【００７３】
次に、第４の実施形態について説明する。
図１３は、第４の実施形態に係る半導体スイッチを例示するブロック図である。
図１３に表したように、第４の実施形態は、第１の実施形態と比較して、インタフェース回路５と電源回路６と、第１の電位制御回路１０の構成が異なっている。すなわち、第４の実施形態においては、第１の実施形態におけるインタフェース回路５と電源回路６と第１の電位制御回路１０の替わりに、それぞれインタフェース回路５ｂと電源回路（破線６ａで囲んだ部分）と第１の電位制御回路１０ｃが設けられている。スイッチ部３及び駆動回路４については、第１の実施形態と同様である。
【００７４】
半導体スイッチ１ｃは、第１〜第３の実施形態と同様に動作する通常の動作モードの機能と、電源回路６ａの第１の電位Ｖｎを供給する電流供給能力が通常の動作モードよりも小さいスリープモードの機能とを有している。
【００７５】
図１４は、第４の実施形態におけるインタフェース回路を例示する回路図である。
図１４に表したように、インタフェース回路５ｂは、外部から入力される端子切替信号ＩＮをデコードして、デコードされた信号Ｄ１〜Ｄ６を駆動回路４に出力し、モード信号Ｅｎを第１の電位制御回路１０ｃと電源回路６ａとに出力する。信号Ｄ１〜Ｄ６は、第１の実施形態と同様であり、スイッチ部３における共通端子ＡＮＴと複数の高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替える信号である。モード信号Ｅｎは、半導体スイッチ１ｃを通常の動作モードまたはスリープモードに切替える信号であり、動作モードのときハイレベル、スリープモードのときローレベルになる。
【００７６】
なお、インタフェース回路５ｂは、動作モードまたはスリープモードに切替えるモード信号Ｅｎを３ビットの端子切替信号ＩＮからデコードしているが、端子切替信号ＩＮと独立した１ビットのモード信号Ｅｎを入力してもよい。また、インタフェース回路５ｂとして、端子切替信号ＩＮがパラレル信号の場合の構成を例示したが、シリアル信号の場合についても同様に構成することができる。
また、インタフェース回路５ｂには電源電位Ｖｄｄが供給される。しかし、端子切替信号ＩＮの電位によっては、インタフェース回路５ｂに、第２の電位Ｖｄｄ１を電源電位として供給してもよい。
【００７７】
電源回路６ａは、電源電位Ｖｄｄから負の第１の電位Ｖｎを生成する第１の電位生成回路７ａと、電源電位Ｖｄｄを降圧した第２の電位Ｖｄｄ１を生成する第２の電位生成回路１１とを備えている。第１の電位Ｖｎは、ＳＯＩ基板２上に設けられた電源回路６ａから低電位電源端子９ａを介して駆動回路４に供給される。第２の電位Ｖｄｄ１は、内部回路用の電源として、第１の電位制御回路１０ｃに供給される。なお、第２の電位生成回路１１は、第１の実施形態と同様である。
【００７８】
図１５は、第４の実施形態における第１の電位生成回路を例示する回路図である。
第１の電位生成回路７ａは、第１の実施形態における第１の電位生成回路７と比較して、バイアス回路４３を有する発振回路１６の替わりに、バイアス回路４３ａを有する発振回路１６ａが設けられている。チャージポンプ１７、ローパスフィルタ１８、リングオシレータ４１、出力バッファ４２については、第１の実施形態と同様である。
【００７９】
バイアス回路４３ａは、インタフェース回路５ａでデコードされたモード信号Ｅｎを入力して、モード信号Ｅｎがハイレベルのとき、すなわち通常の動作モードのとき、リングオシレータ４１及び出力バッファ４２にバイアスを供給する。また、モード信号Ｅｎがローレベルのとき、すなわちスリープモードのときは、バイアス電流を遮断して、リングオシレータ４１の発振を停止する。なお、バイアス回路４３ａの抵抗Ｒ２は、動作モードのリングオシレータ４１及び出力バッファ４２に流れる電流を規定している。
【００８０】
第１の電位生成回路７ａは、スリープモードのとき、発振回路１６ａが発振を停止するため、チャージポンプ１７は動作を停止し、第１の電位Ｖｎを生成しない。その結果、第１の電位生成回路７ａの消費電力が抑制される。また、ローパスフィルタ１８の出力コンデンサＣｎは、第１の電位Ｖｎに充電されている。その結果、低電位電源端子９ａと接地との間にリーク電流が流れると出力コンデンサＣｎが放電し、第１の電位Ｖｎが上昇して、接地電位に近づく。
【００８１】
図１６は、第４の実施形態における第１の電位制御回路を例示する回路図である。
図１６に表したように、第１の電位制御回路１０ｃは、第２の実施形態における第１の電位制御回路１０ａと比較して、分割回路２０ａと、増幅回路２１ａの構成が異なっている。すなわち、第１の電位制御回路１０ｃにおいては、分割回路２０ａの替わりにスリープモードのとき電流が遮断される分割回路（破線２０ｂで囲んだ部分）が設けられている。また、増幅回路２１ａに、差動増幅回路２３ａ及びソースフォロワ回路２４の電流をスリープモードのとき遮断する遮断トランジスタＰ３を追加した増幅回路２１ｂが設けられている。
【００８２】
遮断トランジスタＰ３のゲートには、モード信号Ｅｎをインバータで反転した信号Ｅｎ−が入力される。
分割回路２０ｂにおいては、分割回路２０ａの分割素子Ｂ１ａ、Ｂ２ａの替わりに、それぞれ分割素子Ｂ１ｂ、Ｂ２ｂが設けられている。また、分割素子Ｂ１ｂ、Ｂ２ｂは、分割素子Ｂ１ａ、Ｂ２ａにそれぞれ遮断トランジスタＰ４、ＰＭＯＳ Ｐ５が追加されて構成されている。
【００８３】
遮断トランジスタＰ４は、分割素子Ｂ１ｂにおいて直列に挿入されている。遮断トランジスタＰ４のゲートには、モード信号Ｅｎをインバータで反転した信号Ｅｎ−が入力される。ＰＭＯＳ Ｐ５は、分割素子Ｂ２ｂにおいて直列に挿入されている。ＰＭＯＳ Ｐ５のゲートには、第１の電位Ｖｎが供給される。なお、遮断トランジスタＰ３、Ｐ４は、ＰＭＯＳであり、ＰＭＯＳ Ｐ５は、遮断トランジスタＰ３、Ｐ４と電気的特性が揃えられたペア性を有する素子である。ＰＭＯＳ Ｐ５は、分割素子Ｂ１ｂ、Ｂ２ｂのインピーダンスを等しくするために設けられている。
【００８４】
モード信号Ｅｎがハイレベルのとき、すなわち通常の動作モードのとき、遮断トランジスタＰ３、Ｐ４はオンする。また、ＰＭＯＳ Ｐ５は、第１の電位生成回路７ａが第１の電位Ｖｎを生成するとオンする。その結果、第１のトランジスタＮ６を有する分割回路２０ｂに電流が流れ、分割素子Ｂ１ｂ、Ｂ２ｂの接続点に第２の電位Ｖｄｄ１と第１の電位Ｖｎとの電位差を分割した電位Ｖ１が出力される。また、第２のトランジスタＮ４を有する増幅回路２１ｂに電流が流れ、第１の電位Ｖｎは、基準電位Ｖｒｅｆ（＝０）に対して、Ｖｎ＝−Ｖｄｄ１に安定化される。
【００８５】
また、モード信号Ｅｎがローレベルのとき、すなわちスリープモードのとき、遮断トランジスタＰ３、Ｐ４はオフする。その結果、第１のトランジスタＮ６を有する分割回路２０ｂの電流と第２のトランジスタＮ４を有する増幅回路２１ｂの電流とがそれぞれ遮断される。すなわち、第１の電位制御回路１０ｃは、第２の電位Ｖｄｄ１の供給が遮断されて、低電位電源端子９ａと第１の電位制御回路１０ｃとの間は、ハイインピーダンス状態になり、リーク電流が抑制される。
【００８６】
本実施形態においては、スリープモードのとき、第１の電位生成回路７ａの発振回路１６ａが発振を停止して第１の電位Ｖｎの生成を停止する。その結果、消費電力を低減することができる。また、本実施形態においては、スリープモードのとき、第１の電位制御回路１０ｃは、第２の電位Ｖｄｄ１の供給が遮断されて、低電位電源端子９ａに接続された第１の電位制御回路１０ｃがハイインピーダンス状態になる。その結果、リーク電流が抑制され、第１の電位Ｖｎは、出力コンデンサＣｎにより直前の動作モードにおける電位値に維持されるため、スリープモードから動作モードに切り替わる際に第１の電位Ｖｎが定常値に達するのに要する時間（ウェークアップ時間）をほぼゼロにできる。
【００８７】
また、本実施形態における通常の動作モードの動作は、第２の実施形態と同様であり、上記以外の本実施形態の効果は、第２の実施形態と同様である。
【００８８】
次に、第５の実施形態について説明する。
図１７は、第５の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
図１７に表したように、第５の実施形態は、第４の実施形態と比較して、第１の電位生成回路７ａの発振回路１６ａの構成が異なる。すなわち、発振回路１６ｂにおいては、発振回路１６ａのバイアス回路４３ａの替わりにバイアス回路４３ｂが設けられている。これ以外については、第５の実施形態は、第４の実施形態と同様である。
【００８９】
バイアス回路４３ｂは、バイアス回路４３ａに抵抗値が抵抗Ｒ２よりも大きい抵抗Ｒ１が追加されている。バイアス回路４３ｂは、モード信号Ｅｎに応じて、リングオシレータ４１及び出力バッファ４２の電流値を、通常の動作モードとスリープモードとで切替えている。すなわち、バイアス回路４３ｂは、動作モードのとき、抵抗Ｒ１、Ｒ２を並列接続した合成抵抗により規定される電流をリングオシレータ４１及び出力バッファ４２に流す。また、バイアス回路４３ｂは、スリープモードのとき、抵抗Ｒ１で規定される電流をリングオシレータ４１及び出力バッファ４２に流す。例えば、スリープモードにときの電流を通常の動作モードのときの約１／１０にする。その結果、スリープモードのときの第１の電位生成回路の電流供給能力は、通常の動作モードのときの電流供給能力よりも小さくなる。
【００９０】
本実施形態においては、スリープモードにときに第１の電位生成回路が動作を停止する場合と比較すると、スリープモードにおける消費電力が増加する。しかし、本実施形態は、第１の電位制御回路１０ｃがハイインピーダンス状態となってもわずかに残る低電位電源端子９ａのリーク電流（リークパス）に対して、第１の電位Ｖｎの低下を補償することができる。すなわち、極めて長い時間、例えば１ｓが経過しても、リーク電流による出力コンデンサＣｎの放電を補償することができる。その結果、長い期間スリープモードにされた後に動作モードに切り替えられた場合のウェークアップ時間を短縮し、ほぼゼロにすることができる。
また、本実施形態における通常の動作モードの動作は、第２の実施形態と同様であり、上記以外の本実施形態の効果は、第２の実施形態と同様である。
【００９１】
次に、第６の実施形態について説明する。
図１８は、第６の実施形態における第１の電位生成回路の発振回路を例示する回路図である。
図１８に表したように、第６の実施形態は、第４の実施形態と比較して、第１の電位生成回路７ａの発振回路１６ａの構成が異なる。すなわち、発振回路１６ｃは、発振回路１６ａの出力バッファ４２の替わりに出力バッファ４２ａが設けられ、さらに出力バッファ４２ａの入力をスリープモードのときにハイレベルに保持する電位保持回路４４が追加されている。これ以外については、第６の実施形態は、第４の実施形態と同様である。
【００９２】
出力バッファ４２ａは、発振回路１６ａの出力バッファ４２と比較して、バイアス回路４３ａにより電流が制御されない電源直結型である点が異なる。すなわち、出力バッファ４２は、バイアス回路４３ａで電流を制御することができる電流制御型で構成されていた。これに対して、本実施形態における出力バッファ４２ａは、電源直結型で構成されているため、電流供給能力が高く、電源を投入してから第１の電位Ｖｎが定常値に達するまでの時間（スタートアップ時間）を短くすることができる。
【００９３】
電位保持回路４４は、スリープモードのときに出力バッファ４２ａの入力をプルアップする。リングオシレータ４１の出力は、スリープモードのときハイインピーダンス状態になり出力電位が不定になるため、電位保持回路４４により、出力バッファ４２ａの入力を安定させる。その結果、出力バッファ４２ａの入力は、ハイレベルに固定され、出力バッファ４２ａに貫通電流が流れるのを防止している。なお、本実施形態における電位保持回路４４は、ＰＭＯＳであり、ゲートには、モード信号Ｅｎが入力されている。しかし、電位保持回路は、スリープモードのときに出力バッファ４２ａの入力をハイレベルまたはローレベルに固定できればよく、ＮＭＯＳなどでプルダウンしてもよい。また、本実施形態における発振回路１６ｃは、バイアス回路４３ａを有する構成を例示している。しかし、バイアス回路４３ａの替わりにバイアス回路４３ｂが設けられてもよい。
本実施形態の上記以外の効果については、第２の実施形態と同様である。
【００９４】
次に、第７の実施形態について説明する。
図１９は、第７の実施形態に係る半導体スイッチを例示するブロック図である。
図１９に表したように、第７の実施形態は、第４の実施形態と比較して、駆動回路４及び電源回路６ａの構成が異なり、また第２の電位制御回路２８が追加されている点が異なっている。すなわち、第７の実施形態においては、駆動回路４及び電源回路６ａの替わりに、それぞれ駆動回路４ａ及び電源回路（破線６ｂで囲んだ部分）が設けられている。スイッチ部３、インタフェース回路５ｂについては、第４の実施形態と同様である。
【００９５】
半導体スイッチ１ｄは、通常の動作モードの機能と、電源回路６ｂにおける第１の電位Ｖｎ及び第３の電位Ｖｐを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。
【００９６】
駆動回路４ａは、第１の実施形態における駆動回路４と比較して、高電位電源端子９に正の電源電位として第３の電位Ｖｐが供給される点が異なる。
図２０は、レベルシフト回路を例示する他の回路図である。
図２０に表したように、レベルシフト回路４５には、高電位電源端子９を介して正の第３の電位Ｖｐが供給され、低電位電源端子９ａを介して負の第１の電位Ｖｎが供給される。駆動回路４ａは、例えばレベルシフト回路４５と同一回路の６つのレベルシフト回路で構成され、デコード信号Ｄ１〜Ｄ６をそれぞれ入力して、制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する。
【００９７】
レベルシフト回路４５は、第１のレベルシフト回路４６と第２のレベルシフト回路４７とを有する。第１のレベルシフト回路４６は、一対のＮＭＯＳ Ｎ１１、Ｎ１２と、一対のＰＭＯＳ Ｐ１１、Ｐ１２とを有する。第２のレベルシフト回路４７は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２３、Ｎ２４とを有する。
【００９８】
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ接地に接続されている。ＮＭＯＳ Ｎ１１のゲートにはデコード信号Ｄ１が入力される。ＮＭＯＳ Ｎ１２のゲートには、インバータ１５を介してデコード信号Ｄ１を反転した信号Ｄ１−が入力される。
【００９９】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位電源端子９を介して、第３の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは第１のレベルシフト回路４６の差動出力の一方のラインＯＵＴ１Ｂに接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは第１のレベルシフト回路４６の差動出力の他方のラインＯＵＴ１Ａに接続されている。
【０１００】
上記ラインＯＵＴ１Ａ、ＯＵＴ１Ｂはそれぞれ第２のレベルシフト回路４７のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＯＵＴ１Ａ、ＯＵＴ１Ｂを介して第１のレベルシフト回路４６の出力は、第２のレベルシフト回路４７へ入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースには、高電位電源端子９を介して、第１の電位Ｖｐが供給される。
【０１０１】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２３のドレインと接続され、これらの接続ノードから、制御信号Ｃｏｎ１ａが出力される。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２４のドレインと接続され、これらの接続ノードから、制御信号Ｃｏｎ１ｂが出力される。制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂのハイレベルの電位としてオン電位Ｖｏｎ、ローレベルの電位としてオフ電位Ｖｏｆｆが、スイッチ部３のスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【０１０２】
第１のレベルシフト回路４６は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖであるデコード信号Ｄ１を、ハイレベルが第３の電位Ｖｐ、ローレベルが０Ｖ（接地電位）の差動信号として出力する。すなわち、ハイレベルの電位を第３の電位Ｖｐに変換する。また第２のレベルシフト回路４７は、その出力レベルをハイレベルが第３の電位Ｖｐ、ローレベルが第１の電位Ｖｎの差動信号として出力する。すなわちローレベルの電位を第１の電位Ｖｎに変換する。
【０１０３】
レベルシフト回路４５は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖであるデコード信号Ｄ１を、ハイレベルが第３の電位Ｖｐ、ローレベルが第１の電位Ｖｎの差動信号として出力する。すなわち、入力されたハイレベル及びローレベルの電位をそれぞれ第３の電位Ｖｐ、第１の電位Ｖｎに変換する。
【０１０４】
なお、レベルシフト回路４５としては、ハイレベルがＶｄｄ１、ローレベルが０Ｖであるデコード信号Ｄ１を、ハイレベルが第３の電位Ｖｐ、ローレベルが第１の電位Ｖｎの制御信号Ｃｏｎ１ａ、Ｃｏｎ１ｂにレベルシフトできればよい。レベルシフト回路４５は、図２０に表した構成でなくてもよく、他の構成でもよい。デコード信号Ｄ２〜Ｄ６をレベルシフトして制御信号Ｃｏｎ２ａ、Ｃｏｎ２ｂ〜Ｃｏｎ６ａ、Ｃｏｎ６ｂを出力する他のレベルシフト回路についても同様である。
【０１０５】
図２１は、第７の実施形態における第３の電位生成回路を例示する回路図である。
図２１に表したように、第３の電位生成回路２７は、チャージポンプ１７ａ、ローパスフィルタ１８ａを有している。ローパスフィルタ１８ａは、第４の実施形態における第１の電位生成回路７ａのローパスフィルタ１８と同様である。
【０１０６】
チャージポンプ１７ａは、第１の電位生成回路７ａのチャージポンプ１７と比較して、ダイオードの向きと数が異なっている。すなわち、チャージポンプ１７ａは、直列接続した５つのダイオードと、各ダイオード間に一端が接続された４つのコンデンサとを有する。直列接続した５つのダイオードのアノード側は、接地され、カソード側は、ローパスフィルタ１８ａに接続されている。各コンデンサの他端には、発振回路１６ａから差動クロック信号ＣＫ、ＣＫ−が交互に供給されている。なお、ダイオード及びコンデンサの数は、生成する電位に応じて任意数とすることができる。
【０１０７】
第１の電位生成回路７ａと同様に、差動クロック信号ＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ１７ａに正の電位が生成される。ローパスフィルタ１８ａは、抵抗とコンデンサで構成され、チャージポンプ１７ａの出力のノイズを除去する。高電位電源端子９に接続されたローパスフィルタ１８ａの出力コンデンサＣｐの接地に対する端子電圧が、第３の電位Ｖｐになる。電源端子８から供給される電源電位Ｖｄｄは、例えば２．３Ｖであり、第３の電位Ｖｐは、例えば３．４Ｖである。
【０１０８】
第３の電位生成回路２７には、第１の電位生成回路７ａの発振回路１６ｃで生成されたクロック信号ＣＫ、ＣＫ−が入力されるため、スリープモードのとき第３の電位生成回路２７は、第３の電位Ｖｐの生成を停止する。
【０１０９】
図２２は、第７の実施形態における第２の電位制御回路を例示する回路図である。
図２２に表したように、第２の電位制御回路２８は、第３の電位Ｖｐを分割する分割回路４８、高電位電源端子９と接地と間の電流を制御する電流制御回路４９、増幅回路６０を有している。
【０１１０】
分割回路４８は、高電位電源端子９と接地との間に遮断トランジスタＮ３６を介して接続され、抵抗Ｒ３１〜３３とダイオードＤｉ３１〜Ｄｉ３３と遮断トランジスタＮ３６とを有している。直列に接続された抵抗とダイオードとを１つのユニットとして、複数のユニットと遮断トランジスタＮ３６とが直列に接続される。すなわち、直列に接続された抵抗Ｒ３１とダイオードＤｉ３１、直列に接続された抵抗Ｒ３２とダイオードＤｉ３２、直列に接続された抵抗Ｒ３３とダイオードＤｉ３３、との３つのユニットと遮断トランジスタＮ３６とが高電位電源端子９と接地との間に接続される。抵抗Ｒ３３とダイオードＤｉ３３のユニットの電位が、第３の電位Ｖｐを分割した電位として、増幅回路６０の非反転入力端子に入力される。なお、抵抗Ｒ３１〜Ｒ３３の各抵抗値は、等しく設定され、ダイオードＤｉ３１〜Ｄｉ３３は電気的特性が揃えられている。
【０１１１】
電流制御回路４９は、高電位電源端子９と接地ＧＮＤとの間に遮断トランジスタＮ３５を介して接続され、ＮＭＯＳ Ｎ３１〜Ｎ３４を有している。ＮＭＯＳ Ｎ３１〜Ｎ３３は、それぞれダイオード接続され、また互いに直列に接続されている。ＮＭＯＳ Ｎ３４は、直列に接続されたＮＭＯＳ Ｎ３１〜Ｎ３３と遮断トランジスタＮ３５との間に接続される。ＮＭＯＳ Ｎ３４のゲートは、増幅回路６０の出力に接続され、ＮＭＯＳ Ｎ１の電流が、増幅回路６０により制御される。増幅回路６０の反転入力端子には、基準電位Ｖｒｅｆが入力される。
【０１１２】
遮断トランジスタＮ３５、Ｎ３６のゲートには、モード信号Ｅｎが入力される。通常の動作モードのとき、すなわちモード信号Ｅｎがハイレベルのとき、遮断トランジスタＮ３５、Ｎ３６はオンする。
【０１１３】
したがって、動作モードのとき、増幅回路６０は、非反転入力端子に入力される第３の電位Ｖｐを分割した電位が、基準電位Ｖｒｅｆと等しくなるように、ＮＭＯＳ Ｎ３４のゲート電位を制御して電流制御回路４９に流れる電流を制御する。その結果、第３の電位Ｖｐは、Ｖｐ＝３×Ｖｒｅｆとなるように安定化される。例えば、基準電位Ｖｒｅｆが、１．１４Ｖのとき、第３の電位Ｖｐは、３．４２Ｖになる。なお、遮断トランジスタＮ３５、Ｎ３６のオン抵抗は、抵抗Ｒ３１〜Ｒ３３の抵抗値と比較して十分に小さい。
【０１１４】
また、スリープモードのとき、すなわち、モード信号Ｅｎがローレベルのとき、遮断トランジスタＮ３５、Ｎ３６はオフし、高電位電源端子９に接続された第２の電位制御回路２８がハイインピーダンス状態になる。その結果、第２の電位制御回路２８を介して、高電位電源端子９から接地に流れる電流は遮断され、高電位電源端子９のリーク電流が抑制される。
【０１１５】
また、上記のとおり、スリープモードのときは、低電位電源端子９ａに接続された第１の電位制御回路１０ｃがハイインピーダンス状態になる。その結果、第１の電位制御回路１０ｃを介して、接地から低電位電源端子９ａに流れる電流は遮断され、低電位電源端子９ａのリーク電流が抑制される。
【０１１６】
このように、本実施形態においては、スリープモードのとき、第１の電位生成回路７ａの発振回路１６ａが発振を停止して第１の電位Ｖｎ及び第３の電位Ｖｐの生成を停止する。その結果、消費電力を低減することができる。また、本実施形態においては、スリープモードのとき、低電位電源端子９ａに接続された第１の電位制御回路１０ｃと高電位電源端子９に接続された第２の電位制御回路２８とがハイインピーダンス状態になり、低電位電源端子９ａと高電位電源端子９のリーク電流が抑制される。その結果、第１の電位Ｖｎ及び第３の電位Ｖｐは、それぞれ出力コンデンサＣｎ、Ｃｐにより直前の動作モードにおける電位値に維持され、スリープモードから動作モードに切り替わる際に第１の電位Ｖｎ及び第３の電位Ｖｐが定常値に達するのに要する時間（ウェークアップ時間）をほぼゼロにできる。
【０１１７】
また、本実施形態においては、電源端子８から供給される正の電源電位Ｖｄｄよりも高い第３の電位Ｖｐを高電位電源端子９に供給しているため、スイッチ部３の挿入損失を低減することができる。
本実施形態における上記以外の通常の動作モードの動作は、第４の実施形態と同様であり、上記以外の本実施形態の効果は、第４の実施形態と同様である。
【０１１８】
なお、本実施形態においては、第４の実施形態における発振回路１６ａを用いた構成を例示したが、発振回路１６ａの替わりに第５の実施形態における発振回路１６ｂ、または第６の実施形態における発振回路１６ｃを設けてもよい。
【０１１９】
次に、第８の実施形態について説明する。
図２３は、第８の実施形態に係る半導体スイッチを例示するブロック図である。
図２３に表したように、第８の実施形態は、第７の実施形態と比較して、電源投入検出回路２９が追加されている点が異なっている。スイッチ部３、駆動回路４ａ、インタフェース回路５ｂ、電源回路６ｂ、第１の電位制御回路１０ｃ及び第２の電位制御回路２８については、第７の実施形態と同様である。
【０１２０】
半導体スイッチ１ｅは、通常の動作モードの機能と、電源回路６ｂにおける第１の電位Ｖｎ及び第３の電位Ｖｐを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。
【０１２１】
電源投入検出回路２９は、第２の電位生成回路１１により生成された第２の電位Ｖｄｄ１を入力して電源投入を検出し、モード信号Ｅｎを電源投入時にマスクした出力信号Ｓ１を出力する回路である。電源投入検出回路２９の出力信号Ｓ１は、第１の電位制御回路１０ｃ及び第２の電位制御回路２８のモード信号Ｅｎとして、第１の電位制御回路１０ｃ及び第２の電位制御回路２８に供給される。
【０１２２】
図２４は、第８の実施形態における電源投入検出回路を例示する回路図である。
図２４に表したように、電源投入検出回路２９は、電源投入時に第２の電位Ｖｄｄ１を抵抗とコンデンサとで積分し、２段のインバータで構成されたバッファを介して、電源投入を検出する。そして、検出された電源投入信号Ｓ２とモード信号Ｅｎとの論理積を生成して、信号Ｓ１として出力する。
【０１２３】
電源投入検出回路２９は、電源投入直後から抵抗とコンデンサとの時定数で定まる時間Ｔ１までの間は、電源投入信号Ｓ２としてローレベルを出力し、信号Ｓ１としてモード信号Ｅｎのレベルによらずローレベルを出力する。また、電源投入検出回路２９は、電源投入から時間Ｔ１の後は、電源投入信号Ｓ２としてハイレベルを出力し、信号Ｓ１としてモード信号Ｅｎを出力する。
【０１２４】
なお、電源端子８に外部から供給される電源電位Ｖｄｄは、電源投入時に極めて緩やかに上場し、立上がり時間が大きくなる可能性がある。その場合、抵抗とコンデンサとで構成された積分回路が応答せず電源投入を検出できない可能性がある。これに対して、第２の電位Ｖｄｄ１の立上がり時間は一般に短いため、抵抗とコンデンサとで構成された積分回路は、第２の電位Ｖｄｄ１の立上がりに応答して、電源投入を検出できる。そこで、電源投入検出回路２９は、電源投入を検出するために、第２の電位Ｖｄｄ１の立上がりを積分している。
【０１２５】
また、上記のとおり、本実施形態においては、第１の電位制御回路１０ｃ及び第２の電位制御回路２８のモード信号Ｅｎとして、電源投入検出回路２９の出力信号Ｓ１が入力される。電源投入直後から時間Ｔ１までの間は、信号Ｓ１はローレベルのため、第１の電位制御回路１０ｃ及び第２の電位制御回路２８は、ハイインピーダンス状態になり、これらの回路によるリーク電流は生じない。その結果、時間Ｔ１を適切に設定することにより、第１の電位制御回路１０ｃ及び第２の電位制御回路２８を設けたことによるスタートアップ時間の増加を抑制することができる。なお、本実施形態におけるスタートアップ時間は、電源を投入してから第１の電位Ｖｎ及び第３の電位Ｖｐが所定の値に達する時間である。
また、本実施形態の上記以外の効果は、第７の実施形態の効果と同様である。
【０１２６】
次に、第９の実施形態について説明する。
図２５は、第９の実施形態に係る半導体スイッチを例示するブロック図である。
図２５に表したように、第９の実施形態は、第７の実施形態と比較して、第２の電位制御回路２８の構成が異なっている。すなわち、第９の実施形態においては、第２の電位制御回路２８の替わりに第２の電位制御回路２８ａが設けられている。スイッチ部３、駆動回路４ａ、インタフェース回路５ｂ、電源回路６ｂ及び第１の電位制御回路１０ｃについては、第７の実施形態と同様である。
【０１２７】
半導体スイッチ１ｆは、通常の動作モードの機能と、電源回路６ｂにおける第１の電位Ｖｎ及び第３の電位Ｖｐを供給する電流供給能力が、通常の動作モードよりも小さいスリープモードの機能とを有している。
【０１２８】
第２の電位制御回路２８ａは、第７の実施形態における第２の電位制御回路２８に電源投入時にモード信号Ｅｎをマスクした出力信号Ｓ３を出力する機能が追加されている。第２の電位制御回路２８ａの出力信号Ｓ３は、第１の電位制御回路１０ｃのモード信号Ｅｎとして第１の電位制御回路１０ｃに供給される。
【０１２９】
図２６は、第９の実施形態における第２の電位制御回路を例示する回路図である。
図２６に表したように、第２の電位制御回路２８ａは、第２の電位制御回路２８に、比較回路６１と論理積回路（ＡＮＤ）６２とが追加され、遮断トランジスタＮ３５、Ｎ３６のゲートには、ＡＮＤ６２を介してモード信号Ｅｎが入力される。また、抵抗Ｒ３２は、直列接続された抵抗Ｒ３２ａ、Ｒ３２ｂで構成されている。
【０１３０】
抵抗Ｒ３２ａ、Ｒ３２ｂは、抵抗Ｒ３２の電位をさらに分割して、抵抗Ｒ３３の電位として増幅回路６０の非反転入力端子に入力される電位よりも少しだけ高い電位を生成して、比較回路６１の非反転入力端子に供給する。また、比較回路６１の反転入力端子には、基準電位Ｖｒｅｆが入力される。比較回路６１は、非反転入力端子の電位が、反転入力端子の電位よりも高いときハイレベルを出力し、低いときローレベルを出力する。比較回路６１の出力信号Ｓ４は、ＡＮＤ６２に入力される。
【０１３１】
ＡＮＤ６２は、モード信号Ｅｎと比較回路６１の出力信号Ｓ４との論理積を生成し、第２の電位制御回路２８ａの出力信号Ｓ３として出力する。また、出力信号Ｓ３は、遮断トランジスタＮ３５、Ｎ３６のゲートに入力される。
通常の動作モードのとき、すなわちモード信号Ｅｎがハイレベルのときは、比較回路６１の出力信号Ｓ４が、第２の電位制御回路２８ａの出力信号Ｓ３として出力される。また、スリープモードのとき、すなわちモード信号Ｅｎがローレベルのときは、第２の電位制御回路２８ａは、比較回路６１の出力信号Ｓ４のレベルによらず、出力信号Ｓ３としてローレベルを出力する。
【０１３２】
図２７は、第９の実施形態における第２の電位制御回路の主要な信号を例示するタイミングチャートであり、（ａ）は第３の電位Ｖｐ、（ｂ）は第２の電位制御回路の出力信号Ｓ３である。
図２７に表したように、モード信号Ｅｎがハイレベルのときは、電源投入直後に第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位に上昇するまで（図２７（ａ））、第２の電位制御回路２８ａの非反転入力端子の電位は、基準電位Ｖｒｅｆよりも低い。その結果、第２の電位制御回路２８ａは、出力信号Ｓ３としてローレベルを出力する（図２７（ｂ））。
【０１３３】
また、第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位に達すると（図２７（ａ））、第２の電位制御回路２８ａは、出力信号Ｓ３としてハイレベルを出力する（図２７（ｂ））。
【０１３４】
このように、第２の電位制御回路２８ａは、動作モードのとき、すなわちモード信号Ｅｎがハイレベルのとき、第３の電位Ｖｐが、電源投入直後から第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位に上昇するまで出力信号Ｓ３としてローレベルを出力する。そして、第３の電位Ｖｐが３×Ｖｒｅｆよりも少しだけ低い電位よりも上昇すると、出力信号Ｓ３としてハイレベルを出力する。
【０１３５】
出力信号Ｓ３は、遮断トランジスタＮ３５、Ｎ３６のゲートに入力されるため、第２の電位制御回路２８ａは、電源投入直後の出力信号Ｓ３がローレベルの期間は、電流が遮断され、ハイインピーダンス状態になる。その結果、高電位電源端子９のリーク電流が抑制され、第２の電位制御回路２８を設けたことによるスタートアップ時間の増加を抑制することができる。
【０１３６】
また、上記のとおり、出力信号Ｓ３は、第１の電位制御回路１０ｃのモード信号Ｅｎとして第１の電位制御回路１０ｃに供給されているため、出力信号Ｓ３がローレベルの期間は、第１の電位制御回路１０ｃは、電流が遮断され、ハイインピーダンス状態になる。その結果、低電位電源端子９ａのリーク電流が抑制され、第１の電位制御回路２８を設けたことによるスタートアップ時間の増加を抑制することができる。
また、本実施形態の上記以外の効果は、第７の実施形態の効果と同様である。
【０１３７】
次に、第１０の実施形態について説明する。
図２８は、第１０の実施形態における第１のトランジスタの等価回路図である。
図２９は、第１０の実施形態における第１のトランジスタのレイアウトを例示する平面図である。
本実施形態は、上記の第１、第２及び第３の実施形態と比較して、第１のトランジスタの構成が異なっている。すなわち、本実施形態においては、上記の第２の実施形態における第１のトランジスタＮ５が、一対のトランジスタ５１、５２で構成され、第１のトランジスタＮ６が、一対のトランジスタ５３、５４で構成されている。本実施形態に係る半導体スイッチの第１のトランジスタＮ５、Ｎ６以外の構成は、第２の実施形態に係る半導体スイッチ１ａと同様である。
【０１３８】
第１のトランジスタＮ５は、並列に接続された一対のトランジスタ５１、５２で構成される。また、第１のトランジスタＮ６は、並列に接続された一対のトランジスタ５３、５４で構成される。トランジスタ５２は、一対のトランジスタ５３と５４との間に設けられ、トランジスタ５３は、一対のトランジスタ５１と５２との間に設けられている。
【０１３９】
すなわち、一対のトランジスタ５１、５２、一対のトランジスタ５３、５４は、それぞれ並行に配置される。そして、トランジスタ５１のゲートは、ゲート配線Ｎ５ｇを介してトランジスタ５２のゲートに接続される。トランジスタ５１のソースは、ソース配線Ｎ５ｓを介してトランジスタ５２のソースに接続される。トランジスタ５１のドレインは、ドレイン配線Ｎ５ｄを介してトランジスタ５２のドレインに接続される。また、トランジスタ５３のゲートは、ゲート配線Ｎ６ｇを介してトランジスタ５４のゲートに接続される。トランジスタ５３のソースは、ソース配線Ｎ６ｓを介してトランジスタ５４のソースに接続される。トランジスタ５３のドレインは、ドレイン配線Ｎ６ｄを介してトランジスタ５４のドレインに接続される。
【０１４０】
本実施形態は、第１のトランジスタＮ５が一対のトランジスタ５１、５２に、第１のトランジスタＮ６が一対のトランジスタ５３、５４にそれぞれ分散配置されている。その結果、製造プロセスのばらつきや温度の変化による素子特性の変動の影響が低減され、３次高調波歪の増加を抑制して高周波特性を改善することができる。
【０１４１】
なお、図２９に表したライアウトは、例示であり、他のレイアウトも可能である。例えば第１のトランジスタＮ５、Ｎ６をそれぞれ点対称に配置した４つのトランジスタに分散配置してもよい。また、配線は、トランジスタの電極間を接続できればよく、他のレイアウトでもよい。
【０１４２】
次に、第１１の実施形態について説明する。
図３０は、第１１の実施形態に係る無線機器を例示するブロック図である。
図３０に表したように、無線機器３０は、半導体スイッチ１ｂ、アンテナ３１、送受信回路３２ａ、３２ｂ、無線制御回路３３を備える。
半導体スイッチ１ｂについては、第３の実施形態に係る半導体スイッチ１ｂと同様であり、端子切替信号ＩＮにより共通端子ＡＮＴと、６つの高周波端子ＲＦ１〜ＲＦ６との間の接続を切り替える。
【０１４３】
また、上記のとおり半導体スイッチ１ｂにおいては、第１の電位制御回路１０ｂには、端子切替信号ＩＮのデコード信号Ｄ１〜Ｄ６のうちＭＳＢ側のＤ５、Ｄ６のみが入力される。したがって、第１の電位制御回路１０ｂは、端子切替信号ＩＮが５、６の規定値のときにそれ以外のときとは異なる動作をし、共通端子ＡＮＴと高周波端子ＲＦ５または、共通端子ＡＮＴと高周波端子ＲＦ６との間の接続が切り替わったときの３次高調波歪の増加が抑制される。
【０１４４】
共通端子ＡＮＴは、アンテナ３１に接続される。高周波端子ＲＦ１〜ＲＦ６は、送受信回路３２ａ、３２ｂに接続される。
アンテナ３１は、携帯電話の無線通信、例えばＧＳＭ方式及びＵＭＴＳ方式に対応した帯域、例えば、８００Ｍ〜２ＧＨｚの高周波信号を送受信する。
【０１４５】
送受信回路３２ａは、送信回路３４ａ、３４ｂ、受信回路３５ａ、３５ｂを有し、ＧＳＭ方式の高周波信号を送受信する。送信回路３４ａは、音声信号、映像信号、２値データなどの情報からなる送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１ｂの高周波端子ＲＦ１に出力する。送信回路３４ｂは、送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１ｂの高周波端子ＲＦ２に出力する。
【０１４６】
受信回路３５ａは、高周波端子ＲＦ３から入力されるＧＳＭ方式の高周波信号を受信して、音声信号、映像信号、２値データなどの情報からなる受信信号に復調する。受信回路３５ｂは、高周波端子ＲＦ４から入力されるＧＳＭ方式の高周波信号を受信して、受信信号を復調する。
【０１４７】
送受信回路３２ｂは、送信回路３６ａ、３６ｂ、受信回路３７ａ、３７ｂ、デュプレクサ３８ａ、３８ｂを有し、ＵＭＴＳ方式の高周波信号を送受信する。
送信回路３６ａは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ａを介して高周波端子ＲＦ５に出力する。受信回路３７ａは、デュプレクサ３８ａを介して高周波端子ＲＦ５から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１４８】
送信回路３６ｂは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ｂを介して高周波端子ＲＦ６に出力する。受信回路３７ｂは、デュプレクサ３８ｂを介して高周波端子ＲＦ６から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１４９】
無線制御回路３３は、半導体スイッチ１ｂに端子切替信号ＩＮを出力して半導体スイッチ１ｂの端子間の接続を制御する。また、送受信回路３２ａ、３２ｂを制御する。すなわち、送信回路３４ａ、３４ｂ、３６ａ、３６ｂ、受信回路３５ａ、３５ｂ、３７ａ、３７ｂを制御する。
【０１５０】
例えば、送受信回路３２ａの送信回路３４ａを用いて送信する場合、無線制御回路３３は、半導体スイッチ１ｂに端子切替信号ＩＮを出力して、共通端子ＡＮＴと半導体スイッチ１ｂの高周波端子ＲＦ１とを接続する。
上記のとおり、半導体スイッチ１ｂにおいては、共通端子ＡＮＴと高周波端子ＲＦ１〜ＲＦ４とのいずれかが接続された場合に、第１の電位制御回路１０ｂは、第１の電位ＶｎをＧＳＭの最適値である−１．４Ｖに制御する。その結果、電力が大きいＧＳＭ方式に最適な第１の電位Ｖｎに制御され、３次高調波歪の増加が抑制される。
【０１５１】
また、半導体スイッチ１ｂにおいては、共通端子ＡＮＴと高周波端子ＲＦ５または共通端子ＡＮＴと高周波端子ＲＦ６とが導通状態になった場合、第１の電位制御回路１０ｂは、第１の電位ＶｎをＵＭＴＳの最適値である−０．８Ｖに制御する。その結果、電力の比較的小さいＵＭＴＳ方式に最適な第１の電位Ｖｎになる。
そのため、無線機器３０によれば、半導体スイッチ１ｂの３次高調波歪の増加を抑制して、ＧＳＭ方式、ＵＭＴＳ方式の高周波信号をそれぞれアンテナ３１から送信することができる。
【０１５２】
なお、本実施形態は、第２の実施形態に係る半導体スイッチ１ｂをＧＳＭ方式及びＵＭＴＳ方式に用いた構成について説明した。しかし、他の実施形態に係る半導体スイッチを用いてもよい、また、他の無線通信の方式に用いることもできる。
また、本実施形態に係る無線機器３０においては、変調及び復調が、それぞれ送信回路３４ａ、３４ｂ、３６ａ、３６ｂ及び受信回路３５ａ、３５ｂ、３７ａ、３７ｂで行われる。しかし、共通の変復調回路を設け、送信回路に変調信号を出力し、また受信回路から入力した信号を復調する構成としてもよい。
【０１５３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１５４】
１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ…半導体スイッチ、 ２…ＳＯＩ基板、 ３、３ａ…スイッチ部、 ４、４ａ…駆動回路、 ５、５ａ、５ｂ…インタフェース回路、 ６、６ａ、６ｂ…電源回路、 ７、７ａ…第１の電位生成回路、 ８…電源端子、 ９…高電位電源端子、 ９ａ…低電位電源端子、 １０、１０ａ、１０ｂ、１０ｃ…第１の電位制御回路、 １１…第２の電位生成回路、 １２ａ〜１２ｆ、４５…レベルシフト回路、 １３ａ〜１３ｆ…第１のスイッチ素子、 １４ａ〜１４ｆ…第２のスイッチ素子、 １５…インバータ、 １６、１６ａ、１６ｂ…発振回路、 １７、１７ａ…チャージポンプ、 １８、１８ａ…ローパスフィルタ、 １９…クランプ回路、 ２０、２０ａ、２０ｂ、４８…分割回路、 ２１、２１ａ、２１ｂ、６０…増幅回路、 ２２…接続点、 ２３、２３ａ…差動増幅回路、 ２４、２４ａ…ソースフォロワ回路、 ２５…基準電位生成回路、 ２６…論理和回路（ＯＲ）、 ２７…第３の電位生成回路、 ２８、２８ａ…第２の電位制御回路、 ２９…電源投入検出回路、 ３０…無線機器、 ３１…アンテナ、 ３２ａ、３２ｂ…送受信回路、 ３３…無線制御回路、 ３４ａ、３４ｂ、３６ａ、３６ｂ…送信回路、 ３５ａ、３５ｂ、３７ａ、３７ｂ…受信回路、 ３８ａ、３８ｂ…デュプレクサ、 ４１…リングオシレータ、 ４２、４２ａ…出力バッファ、 ４３、４３ａ、４３ｂ…バイアス回路、 ４４…電位保持回路、 ４６…第１のレベルシフト回路、 ４７…第２のレベルシフト回路、 ４９…電流制御回路、 ６１…比較回路、 ＡＮＴ…共通端子、 Ｃｎ、Ｃｐ…出力コンデンサ、 Ｄｉ１、Ｄｉ２、Ｄｉ３１〜Ｄｉ３３…ダイオード、 Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２…Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）、 Ｎ４…第２のトランジスタ、 Ｎ５、Ｎ６…第１のトランジスタ、 Ｎ３５、Ｎ３６…遮断トランジスタ、 Ｐ１、Ｐ２、Ｐ１１、Ｐ１２…Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）、 Ｒ２、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３３…抵抗、 ＲＦ１〜ＲＦ６…高周波端子、 Ｓ１１〜Ｓ１ｍ…シャントＦＥＴ、 Ｔ１１〜Ｔ１ｎ…スルーＦＥＴ
【特許請求の範囲】
【請求項１】
負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する電源回路と、
前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する駆動回路と、
前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続するスイッチ部と、
前記第２の電位生成回路の出力と前記第１の電位生成回路の出力との間に接続され、ダイオード接続された第１のトランジスタを有し、前記第１の電位と前記第２の電位との電位差を分割する分割回路と、前記第１のトランジスタとカレントミラーを構成する第２のトランジスタを有し、前記分割回路が分割した電位と基準電位との電位差が小さくなるように前記第１の電位を制御する増幅回路と、を有する第１の電位制御回路と、
を備えた半導体スイッチ。
【請求項２】
前記基準電位は、接地電位であることを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記基準電位は、前記端子切替信号に応じて接地電位または前記接地電位と異なる電位に変化する請求項１または２に記載の半導体スイッチ。
【請求項４】
前記分割回路は、前記第１のトランジスタに直列に接続された第１の抵抗を有し、前記第１の電位と前記第２の電位との電位差を１対１に分割することを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項５】
前記第１の電位生成回路は、動作モードとスリープモードの機能を有し、
前記第１の電位制御回路は、前記スリープモードのとき、前記第２の電位から供給される電流を遮断する請求項１〜４のいずれか１つに記載の半導体スイッチ。
【請求項６】
前記第１の電位生成回路は、前記スリープモードのとき前記第１の電位の生成を停止する請求項５記載の半導体スイッチ。
【請求項７】
前記第１の電位生成回路は、
前記スリープモードのとき発振を停止するリングオシレータと、
前記リングオシレータの出力に接続された出力バッファと、
前記スリープモードのとき前記出力バッファの入力を前記第２の電位または接地電位に保持する電位保持回路と、
を有する請求項６記載の半導体スイッチ。
【請求項８】
電波を放射するアンテナと、
送信信号を変調して前記アンテナを介して送信する送信回路と、
前記アンテナを介して受信した高周波信号を復調する受信回路と、
前記アンテナが前記共通端子に接続され、前記送信回路と前記受信回路とがそれぞれ前記高周波端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する請求項１〜７のいずれか１つに記載の半導体スイッチと、
前記半導体スイッチに前記端子切替信号を出力する無線制御回路と、
を備えた無線機器。
【請求項１】
負の第１の電位を生成する第１の電位生成回路と、電源電位を降圧した正の第２の電位を生成する第２の電位生成回路と、を有する電源回路と、
前記第１の電位と第３の電位とが供給され、端子切替信号に基づいて前記第１の電位及び前記第３の電位の少なくとも一方を出力する駆動回路と、
前記駆動回路の出力に応じて複数の高周波端子のいずれか１つに共通端子を接続するスイッチ部と、
前記第２の電位生成回路の出力と前記第１の電位生成回路の出力との間に接続され、ダイオード接続された第１のトランジスタを有し、前記第１の電位と前記第２の電位との電位差を分割する分割回路と、前記第１のトランジスタとカレントミラーを構成する第２のトランジスタを有し、前記分割回路が分割した電位と基準電位との電位差が小さくなるように前記第１の電位を制御する増幅回路と、を有する第１の電位制御回路と、
を備えた半導体スイッチ。
【請求項２】
前記基準電位は、接地電位であることを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記基準電位は、前記端子切替信号に応じて接地電位または前記接地電位と異なる電位に変化する請求項１または２に記載の半導体スイッチ。
【請求項４】
前記分割回路は、前記第１のトランジスタに直列に接続された第１の抵抗を有し、前記第１の電位と前記第２の電位との電位差を１対１に分割することを特徴とする請求項１〜３のいずれか１つに記載の半導体スイッチ。
【請求項５】
前記第１の電位生成回路は、動作モードとスリープモードの機能を有し、
前記第１の電位制御回路は、前記スリープモードのとき、前記第２の電位から供給される電流を遮断する請求項１〜４のいずれか１つに記載の半導体スイッチ。
【請求項６】
前記第１の電位生成回路は、前記スリープモードのとき前記第１の電位の生成を停止する請求項５記載の半導体スイッチ。
【請求項７】
前記第１の電位生成回路は、
前記スリープモードのとき発振を停止するリングオシレータと、
前記リングオシレータの出力に接続された出力バッファと、
前記スリープモードのとき前記出力バッファの入力を前記第２の電位または接地電位に保持する電位保持回路と、
を有する請求項６記載の半導体スイッチ。
【請求項８】
電波を放射するアンテナと、
送信信号を変調して前記アンテナを介して送信する送信回路と、
前記アンテナを介して受信した高周波信号を復調する受信回路と、
前記アンテナが前記共通端子に接続され、前記送信回路と前記受信回路とがそれぞれ前記高周波端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する請求項１〜７のいずれか１つに記載の半導体スイッチと、
前記半導体スイッチに前記端子切替信号を出力する無線制御回路と、
を備えた無線機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１３−６６１３９（Ｐ２０１３−６６１３９Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２７２１０９（Ｐ２０１１−２７２１０９）
【出願日】平成２３年１２月１３日（２０１１．１２．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年１２月１３日（２０１１．１２．１３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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