半導体光源点灯回路
【課題】負荷の変動に対する応答性がより良い半導体光源点灯回路を提供する。
【解決手段】半導体光源点灯回路１００は、１次巻き線１３６の一端に入力電圧Ｖｉｎが印加されたトランス１１０と、１次巻き線１３６の他端と接地端子との間に接続された第１スイッチング素子１１２と、アノードがトランス１１０の２次巻き線１３８の一端と接続された第１ダイオード１１４と、アノードが２次巻き線１３８の他端と接続された第２ダイオード１１６と、一端が第１ダイオード１１４のカソードおよび第２ダイオード１１６のカソードの両方と接続されたインダクタ１１８と、出力電流Ｉｏｕｔの大きさが第１しきい値を上回ると第１スイッチング素子１１２をオフし、その大きさが第２しきい値を下回ると第１スイッチング素子１１２をオンする制御回路１０２と、を備える。
【解決手段】半導体光源点灯回路１００は、１次巻き線１３６の一端に入力電圧Ｖｉｎが印加されたトランス１１０と、１次巻き線１３６の他端と接地端子との間に接続された第１スイッチング素子１１２と、アノードがトランス１１０の２次巻き線１３８の一端と接続された第１ダイオード１１４と、アノードが２次巻き線１３８の他端と接続された第２ダイオード１１６と、一端が第１ダイオード１１４のカソードおよび第２ダイオード１１６のカソードの両方と接続されたインダクタ１１８と、出力電流Ｉｏｕｔの大きさが第１しきい値を上回ると第１スイッチング素子１１２をオフし、その大きさが第２しきい値を下回ると第１スイッチング素子１１２をオンする制御回路１０２と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＥＤ（Light Emitting Diode）などの半導体光源に流れる駆動電流を生成する半導体光源点灯回路に関する。
【背景技術】
【０００２】
近年、前照灯などの車両用灯具に、従来のフィラメントを有するハロゲンランプに代えてより長寿命で低消費電力のＬＥＤが利用されている。ＬＥＤの発光の度合いすなわち明るさはＬＥＤに流す電流の大きさに依存するので、ＬＥＤを光源として利用する場合にはＬＥＤに流れる電流を調節するための点灯回路が必要となる。
【０００３】
本出願人は、前照灯の配光を可変とし、きめの細かい配光制御を行うために、光源としてＬＥＤのアレイを採用し、各ＬＥＤを個別に点消灯する技術を特許文献１において提案している。特許文献１に記載の点灯回路では、各ＬＥＤに並列にバイパススイッチが設けられ、そのバイパススイッチのオンオフによりＬＥＤの個別点灯・消灯が実現されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９２８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のバイパス方式では、各バイパススイッチのオンオフ切り替えの際に負荷の変動が生じる。ＬＥＤに供給すべき電流を生成する駆動回路の応答速度によっては、負荷の変動に伴い電流が狙いの値から外れる可能性がある。
【０００６】
このような課題はバイパス方式に限らず、負荷が変動しうる任意の半導体光源点灯回路について生じうる。
【０００７】
本発明はこうした状況に鑑みてなされたものであり、その目的は、負荷の変動に対する応答性がより良い半導体光源点灯回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、半導体光源点灯回路に関する。この半導体光源点灯回路は、半導体光源に流れる駆動電流を生成する半導体光源点灯回路であって、１次巻き線の一端に入力電圧が印加されたトランスと、トランスの１次巻き線の他端と固定電圧端子との間に接続されたスイッチング素子と、アノードがトランスの２次巻き線の一端と接続された第１ダイオードと、アノードがトランスの２次巻き線の他端と接続された第２ダイオードと、一端が第１ダイオードのカソードおよび第２ダイオードのカソードの両方と接続されたインダクタと、駆動電流の大きさが所定の第１しきい値を上回るとスイッチング素子をオフし、駆動電流の大きさが第１しきい値よりも小さい第２しきい値を下回るとスイッチング素子をオンする制御回路と、を備える。
【０００９】
この態様によると、駆動電流の大きさに基づいてスイッチング素子のオンオフを制御できる。
【００１０】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を装置、方法、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、負荷の変動に対する半導体光源点灯回路の応答性を改善できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る半導体光源点灯回路の構成を示す回路図である。
【図２】図１の駆動回路の構成を示す回路図である。
【図３】周波数比較回路の構成を示す回路図である。
【図４】図３の周波数比較回路の動作状態を示すタイムチャートである。
【図５】しきい値設定回路の構成を示す回路図である。
【図６】図１の半導体光源点灯回路の動作状態を示すタイムチャートである。
【図７】図７(ａ）、（ｂ）は、駆動対象のＬＥＤの個数を変化させたときの出力電流および出力電圧の波形を示す波形図である。
【図８】図８（ａ）〜（ｃ）は、ＬＥＤの個数の変化による下側しきい値電流、上側しきい値電流の振る舞いを説明するための説明図である。
【図９】第２の実施の形態に係る半導体光源点灯回路の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、各図面に示される同一または同等の構成要素、部材、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。また、電圧、電流あるいは抵抗などに付された符号は、必要に応じてそれぞれの電圧値、電流値あるいは抵抗値を表すものとして用いることがある。
【００１４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１５】
（第１の実施の形態）
第１の実施の形態に係る半導体光源点灯回路は、出力段から平滑用キャパシタが除去されたフォワードコンバータである。このフォワードコンバータは平滑用キャパシタを備えないので、トランスの１次側のスイッチング素子のオン・オフと２次側の出力電流の増大・減少が実質的に同期する。本実施の形態では、この特性を利用し、出力電流のヒステリシス制御を行う。これにより、電流フィードバックにおける応答を高速化できる。
【００１６】
図１は、第１の実施の形態に係る半導体光源点灯回路１００の構成を示す回路図である。半導体光源点灯回路１００は、直列に接続された車載用の第１ＬＥＤ１２２、第２ＬＥＤ１２４に出力電流Ｉｏｕｔを供給し、それらを点灯させる。半導体光源点灯回路１００は第２ＬＥＤ１２４の点灯・消灯を個別に制御できるよう構成されている。半導体光源点灯回路１００、第１ＬＥＤ１２２および第２ＬＥＤ１２４は、ヘッドライトなどの車両用灯具に搭載される。半導体光源点灯回路１００は車載バッテリ１０４と接続される。
【００１７】
車載バッテリ１０４は、１２Ｖ（もしくは２４Ｖ）の直流のバッテリ電圧を発生する。半導体光源点灯回路１００は車載バッテリ１０４からバッテリ電圧を入力電圧Ｖｉｎとして受ける。
【００１８】
半導体光源点灯回路１００は、電圧の観点からは、正の直流の電圧である入力電圧Ｖｉｎを、負の直流の電圧である出力電圧Ｖｏｕｔに変換して第１ＬＥＤ１２２、第２ＬＥＤ１２４に印加する。すなわち、半導体光源点灯回路１００は負極出力のフォワードコンバータである。半導体光源点灯回路１００は、電流の観点からは、第１スイッチング素子１１２のスイッチングを使用して出力電流Ｉｏｕｔを生成し、第１ＬＥＤ１２２、第２ＬＥＤ１２４に供給する。
【００１９】
出力電流Ｉｏｕｔのヒステリシス制御を行うためには、出力電流Ｉｏｕｔが連続的に変化することが好ましい。また、駆動対象のＬＥＤの個数の変化などの負荷の変化に対応するためには、出力電圧Ｖｏｕｔの昇降圧が可能であることが好ましい。これら２つの条件を満たすため、半導体光源点灯回路１００はフォワードコンバータの形態をとることが好ましい。
【００２０】
半導体光源点灯回路１００は、制御回路１０２と、入力キャパシタ１０６と、リセット回路１０８と、トランス１１０と、第１スイッチング素子１１２と、第１ダイオード１１４と、第２ダイオード１１６と、インダクタ１１８と、電流検出抵抗１２０と、第２スイッチング素子１２６と、を備える。
【００２１】
入力キャパシタ１０６は、車載バッテリ１０４と並列に設けられ、入力電圧Ｖｉｎを平滑化する。より具体的には、入力キャパシタ１０６はトランス１１０の１次側の近傍に設けられており、第１スイッチング素子１１２のスイッチング動作に対する電圧平滑化の機能を果たす。
【００２２】
トランス１１０は、１次巻き線１３６と、２次巻き線１３８と、リセット用巻き線１４０と、を含む。１次巻き線１３６の第１極性端子はリセット用巻き線１４０の第２極性端子と接続される。１次巻き線１３６の第１極性端子には入力電圧Ｖｉｎが印加される。
第１スイッチング素子１１２は、１次巻き線１３６の第２極性端子と、固定電圧が印加される固定電圧端子と、の間に接続される。固定電圧端子は例えば接地電位が印加される接地端子である。
【００２３】
リセット用巻き線１４０の第１極性端子は第３ダイオード１３４のカソードと接続される。第３ダイオード１３４のアノードは接地される。第３ダイオード１３４およびリセット用巻き線１４０はリセット回路１０８を構成する。このリセット回路１０８は、第１スイッチング素子１１２がオフされたとき、トランス１１０のコアの磁束をリセット電流Ｉｒに変換することによって低減させる。
【００２４】
２次巻き線１３８の第１極性端子は第１ダイオード１１４のアノードと接続され、第２極性端子は第２ダイオード１１６のアノードと接続される。
なお、トランス１１０の各巻き線の端子の極性は、トランス１１０で生じる逆起電力および対応する誘導起電力の極性に基づき設定される極性である。
【００２５】
第１ダイオード１１４のカソードおよび第２ダイオード１１６のカソードは両方ともインダクタ１１８の一端に接続される。インダクタ１１８の他端は電流検出抵抗１２０の一端と接続される。電流検出抵抗１２０の他端は第１ＬＥＤ１２２のアノードと接続されると共に接地される。
【００２６】
第２スイッチング素子１２６は、第２ＬＥＤ１２４と並列に接続される。第２スイッチング素子１２６は、オンされた場合すなわち導通状態となった場合に第２ＬＥＤ１２４がバイパスされるよう構成される。より具体的には、第２スイッチング素子１２６は第２ＬＥＤ１２４のアノードとカソードとの間に設けられる。
第２ダイオード１１６のアノードは第２ＬＥＤ１２４のカソードと接続される。第２ダイオード１１６のアノードの電圧が出力電圧Ｖｏｕｔとして第２ＬＥＤ１２４のカソードに印加される。
【００２７】
第１スイッチング素子１１２、第２スイッチング素子１２６はいずれもＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やバイポーラトランジスタなどにより構成されてもよい。本実施の形態では、第１スイッチング素子１１２、第２スイッチング素子１２６のいずれにもＮチャンネルＭＯＳＦＥＴが採用される。
【００２８】
制御回路１０２は、出力電流Ｉｏｕｔの大きさが所定の上側しきい値電流Ｉｈｉを上回ると第１スイッチング素子１１２をオフし、出力電流Ｉｏｕｔの大きさが上側しきい値電流Ｉｈｉよりも小さい下側しきい値電流Ｉｌｏを下回ると第１スイッチング素子１１２をオンする。このようなヒステリシス制御の際、制御回路１０２は、第１スイッチング素子１１２のスイッチング周波数ｆ１が所定の周波数範囲Δｆに入るように、上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差を調整する。制御回路１０２は、切替信号生成回路１２８と、駆動回路１３０と、ヒステリシス調整回路１３２と、を含む。
【００２９】
切替信号生成回路１２８は、不図示のエンジンコントロールユニット（Engine Control Unit）などから第２ＬＥＤ１２４を点灯状態とすべきかまたは消灯状態とすべきかを指定する信号を受信する。切替信号生成回路１２８は、その信号に基づき第２スイッチング素子１２６のオンオフを制御する。すなわち、切替信号生成回路１２８は、第２ＬＥＤ１２４を消灯状態とすべき場合は第２スイッチング素子１２６をオンし、点灯状態とすべき場合は第２スイッチング素子１２６をオフする。
【００３０】
駆動回路１３０は、パルス変調された１次側制御信号Ｓｃｏｎを生成し、第１スイッチング素子１１２のゲートに供給することによって、第１スイッチング素子１１２のオンオフを制御する。
【００３１】
駆動回路１３０は、電流検出抵抗１２０の両端電圧すなわちこの場合では電流検出抵抗１２０の一端の電圧を、出力電流Ｉｏｕｔの大きさを示す電流検出電圧ＶＦＢとして取得する。駆動回路１３０は、ヒステリシス調整回路１３２から上側しきい値電圧Ｖｈｉおよび下側しきい値電圧Ｖｌｏを取得する。上側しきい値電圧Ｖｈｉは上側しきい値電流Ｉｈｉに応じた電圧であり、下側しきい値電圧Ｖｌｏは下側しきい値電流Ｉｌｏに応じた電圧である。
【００３２】
駆動回路１３０は、電流検出電圧ＶＦＢ、上側しきい値電圧Ｖｈｉ、下側しきい値電圧Ｖｌｏを使用し、出力電流Ｉｏｕｔの大きさと上側しきい値電流Ｉｈｉ、下側しきい値電流Ｉｌｏとを比較する。駆動回路１３０は、出力電流Ｉｏｕｔの大きさが上側しきい値電流Ｉｈｉを上回ると１次側制御信号Ｓｃｏｎをネゲートすなわちローレベルとし、出力電流Ｉｏｕｔの大きさが下側しきい値電流Ｉｌｏを下回ると１次側制御信号Ｓｃｏｎをアサートすなわちハイレベルとする。
【００３３】
ヒステリシス調整回路１３２は第１スイッチング素子１１２のスイッチング周波数ｆ１に関するフィードバック制御を行う。ヒステリシス調整回路１３２は１次側制御信号Ｓｃｏｎの周波数である駆動周波数ｆ２を取得し、取得された駆動周波数ｆ２が周波数範囲Δｆに入るように、上側しきい値電圧Ｖｈｉと下側しきい値電圧Ｖｌｏとの差（以下、ヒステリシス幅ΔＶｈｙｓと称す）を調整する。周波数範囲Δｆは、例えば４００ｋＨｚ程度の目標周波数ｆ３を基準として含む。駆動周波数ｆ２はスイッチング周波数ｆ１と実質的に等しい。
【００３４】
図２は、駆動回路１３０の構成を示す回路図である。駆動回路１３０は、第１コンパレータ２０２と、第２コンパレータ２０４と、判定回路２１６と、第１ＯＲゲート２１８と、第１ＮＡＮＤゲート２２０と、第２ＮＡＮＤゲート２２２と、第１シュミットインバータ２２４と、第５抵抗２２６と、第１キャパシタ２２８と、第１Ｄフリップフロップ２３０と、第１タイマ回路２４２と、を有する。
【００３５】
第１コンパレータ２０２の非反転入力端子には下側しきい値電圧Ｖｌｏが印加され、反転入力端子には電流検出電圧ＶＦＢが印加される。第１コンパレータ２０２は下側しきい値電圧Ｖｌｏと電流検出電圧ＶＦＢとを比較し、出力電流Ｉｏｕｔ≧下側しきい値電流Ｉｌｏの場合ローレベル、そうでない場合ハイレベルとなる第１信号Ｓ１を生成する。本実施の形態では、Ｉｏｕｔ≧ＩｌｏとＶＦＢ≧Ｖｌｏとが同値であるとする。
第２コンパレータ２０４の非反転入力端子には電流検出電圧ＶＦＢが印加され、反転入力端子には上側しきい値電圧Ｖｈｉが印加される。第２コンパレータ２０４は上側しきい値電圧Ｖｈｉと電流検出電圧ＶＦＢとを比較し、出力電流Ｉｏｕｔ≦上側しきい値電流Ｉｈｉの場合ローレベル、そうでない場合ハイレベルとなる第２信号Ｓ２を生成する。本実施の形態では、Ｉｏｕｔ≦ＩｈｉとＶＦＢ≦Ｖｈｉとが同値であるとする。
【００３６】
判定回路２１６は、第１スイッチング素子１１２がオフされた後、リセット電流Ｉｒの大きさに基づきトランス１１０のコアの磁束が実質的にゼロとなったか否かを判定する。判定回路２１６は第３コンパレータ２０６を含む。第３コンパレータ２０６の非反転入力端子には、リセット用巻き線１４０の第１極性端子の電圧であるリセット電圧Ｖｒを第１抵抗２０８と第２抵抗２１０とで分圧した電圧が印加される。第３コンパレータ２０６の反転入力端子には、入力電圧Ｖｉｎを第３抵抗２１２と第４抵抗２１４とで分圧した電圧が印加される。第１スイッチング素子１１２がオフされた後、トランス１１０のコアの磁束の減少と共にリセット電流Ｉｒは徐々に減少する。リセット電流Ｉｒが減少するにつれてリセット電圧Ｖｒは入力電圧Ｖｉｎに近づいてゆく。トランス１１０のコアの磁束が実質的にゼロとなると、リセット電圧Ｖｒ≒入力電圧Ｖｉｎとなる。そこで判定回路２１６の各抵抗値は、第３コンパレータ２０６がＶｒ＞Ｖｉｎ×０．９の場合にハイレベルとなり、そうでない場合にローレベルとなる第３信号Ｓ３を生成するよう設定される。
【００３７】
第５抵抗２２６の一端には１次側制御信号Ｓｃｏｎが入力され、他端は第１キャパシタ２２８の一端と接続される。第１キャパシタ２２８の他端は接地される。第１シュミットインバータ２２４は、第１キャパシタ２２８の一端の電圧を受け、第４信号Ｓ４を生成する。
第１ＮＡＮＤゲート２２０は、第１信号Ｓ１と第３信号Ｓ３と第４信号Ｓ４との否定論理積を第５信号Ｓ５として生成する。
【００３８】
第１タイマ回路２４２は、第１スイッチング素子１１２のオン期間の長さの最大値Δｔｏｎ＿ｍａｘを規定する。第１タイマ回路２４２は、１次側制御信号Ｓｃｏｎの立ち上がりエッジに合わせて最大値Δｔｏｎ＿ｍａｘの長さを有する逆パルスが現れる第６信号Ｓ６を生成する。特に、第６信号Ｓ６は１次側制御信号Ｓｃｏｎの立ち上がりエッジに合わせてローレベルに遷移し、最大値Δｔｏｎ＿ｍａｘが経過した後ハイレベルに遷移する信号である。本実施の形態では、ローレベルからハイレベルに遷移し、またローレベルに戻るパルスに対し、ハイレベルからローレベルに遷移し、またハイレベルに戻るものを逆パルスと称す。
【００３９】
第１タイマ回路２４２は、タイマＩＣ２３２と、第２キャパシタ２３６と、第４ダイオード２３８と、第６抵抗２４０と、を有する。タイマＩＣ２３２としては例えば７４ＨＣ４５３８と同様の機能を有する素子が採用されてもよい。第１タイマ回路２４２のトポロジーはよく知られたものであるからここでは詳述しない。
【００４０】
第１ＯＲゲート２１８は、第２信号Ｓ２と第６信号Ｓ６との論理和を第７信号Ｓ７として生成する。
第２ＮＡＮＤゲート２２２は、第７信号Ｓ７と１次側制御信号Ｓｃｏｎとの否定論理積を第８信号Ｓ８として生成する。
第１Ｄフリップフロップ２３０としては例えば標準ロジックＩＣである７４シリーズの’７４と同様の機能を有する素子が採用されてもよい。第１Ｄフリップフロップ２３０のデータ端子およびクロック端子は接地される。第１Ｄフリップフロップ２３０の負論理のプリセット端子には第５信号Ｓ５が入力され、負論理のクリア端子には第８信号Ｓ８が入力される。第１Ｄフリップフロップ２３０の非反転出力端子から１次側制御信号Ｓｃｏｎが出力される。
【００４１】
１次側制御信号Ｓｃｏｎがハイレベルの場合、第１スイッチング素子１１２はオン状態であり、出力電流Ｉｏｕｔは上昇する。出力電流Ｉｏｕｔの上昇と共に電流検出電圧ＶＦＢも上昇する。電流検出電圧ＶＦＢが下側しきい値電圧Ｖｌｏを上回ると第１信号Ｓ１はハイレベルからローレベルに遷移する。少なくとも第１信号Ｓ１のこの遷移後は、第１ＮＡＮＤゲート２２０は第５信号Ｓ５をハイレベルとする。
【００４２】
電流検出電圧ＶＦＢが下側しきい値電圧Ｖｌｏと上側しきい値電圧Ｖｈｉとの間にある場合、第２信号Ｓ２はローレベルとなる。第６信号Ｓ６は最大値Δｔｏｎ＿ｍａｘが経過するまでローレベルとなる。電流検出電圧ＶＦＢが上側しきい値電圧Ｖｈｉを上回るかまたは最大値Δｔｏｎ＿ｍａｘが経過した場合、第１ＯＲゲート２１８は第７信号Ｓ７をハイレベルに遷移させる。その遷移を受け、第２ＮＡＮＤゲート２２２は第８信号Ｓ８をハイレベルからローレベルに遷移させる。すると、第１Ｄフリップフロップ２３０のプリセット端子にハイレベルが印加された状態でクリア端子にローレベルが印加されるので、第１Ｄフリップフロップ２３０は１次側制御信号Ｓｃｏｎをハイレベルからローレベルに遷移させる。
【００４３】
１次側制御信号Ｓｃｏｎがローレベルとなると、第２ＮＡＮＤゲート２２２は第８信号Ｓ８をローレベルからハイレベルに遷移させる。また、１次側制御信号Ｓｃｏｎがローレベルとなると、第１スイッチング素子１１２はオフされ、出力電流Ｉｏｕｔは下降し、リセット回路１０８の作用によりトランス１１０のコアの磁束はゼロに近づいてゆく。コアの磁束が十分ゼロに近づくと第３信号Ｓ３はローレベルからハイレベルに遷移する。第１キャパシタ２２８の一端の電圧はローレベルとなり、第４信号Ｓ４はハイレベルとなる。
【００４４】
出力電流Ｉｏｕｔの下降と共に電流検出電圧ＶＦＢも下降する。電流検出電圧ＶＦＢが下側しきい値電圧Ｖｌｏを下回ると第１信号Ｓ１はローレベルからハイレベルに遷移する。その遷移を受け、第１ＮＡＮＤゲート２２０は第５信号Ｓ５をハイレベルからローレベルに遷移させる。すると、第１Ｄフリップフロップ２３０のクリア端子にハイレベルが印加された状態でプリセット端子にローレベルが印加されるので、第１Ｄフリップフロップ２３０は１次側制御信号Ｓｃｏｎをローレベルからハイレベルに遷移させる。
【００４５】
第１シュミットインバータ２２４、第５抵抗２２６および第１キャパシタ２２８は、例えば半導体光源点灯回路１００の立ち上げの際など出力電流Ｉｏｕｔが下側しきい値電流Ｉｌｏよりも小さいときに、１次側制御信号Ｓｃｏｎを、所定の周波数およびデューティ比を有する矩形波信号とするための立ち上げ回路を構成する。Ｉｏｕｔ≪Ｉｌｏの場合、第１信号Ｓ１はハイレベルに固定されるので、立ち上げ回路が第４信号Ｓ４のレベルを遷移させることで、１次側制御信号Ｓｃｏｎのレベルを周期的に変化させる。
【００４６】
駆動回路１３０では、第５信号Ｓ５は第３信号Ｓ３がハイレベルであることを条件のひとつとしてローレベルとなる。すなわち、駆動回路１３０の第１Ｄフリップフロップ２３０は、判定回路２１６においてトランス１１０のコアの磁束が実質的にゼロとなったと判定されたことを条件のひとつとして、第１スイッチング素子１１２をオンすると言える。
【００４７】
ヒステリシス調整回路１３２は周波数比較回路３００としきい値設定回路４００とを含む。
図３は、周波数比較回路３００の構成を示す回路図である。周波数比較回路３００は、第２Ｄフリップフロップ３０２と、パルス生成回路３０４と、第１ＡＮＤゲート３０６と、第２ＡＮＤゲート３０８と、第２タイマ回路３１０と、第３タイマ回路３１２と、第３ＮＡＮＤゲート３１４と、第４ＮＡＮＤゲート３１６と、を有する。
【００４８】
第２Ｄフリップフロップ３０２のクロック端子には１次側制御信号Ｓｃｏｎが入力され、反転出力端子はデータ端子と接続される。第２Ｄフリップフロップ３０２のプリセット端子およびクリア端子は例えば約５Ｖの電源電圧を使用してハイレベルに固定される。第２Ｄフリップフロップ３０２の非反転出力端子は１次側制御信号Ｓｃｏｎが２分周された信号である第９信号Ｓ９を出力する。
【００４９】
パルス生成回路３０４は第９信号Ｓ９を受け、第９信号Ｓ９のレベルの遷移に合わせて所定幅のパルスが現れる第１０信号Ｓ１０を生成する。パルス生成回路３０４は、第２シュミットインバータ３１８と、第７抵抗３２０と、第３シュミットインバータ３２２と、第３キャパシタ３２４と、第１ＸＯＲゲート３２６と、を有する。第１ＸＯＲゲート３２６の第１入力端子には第９信号Ｓ９が入力される。第２Ｄフリップフロップ３０２の非反転出力端子と第１ＸＯＲゲート３２６の第２入力端子との間には、第２シュミットインバータ３１８、第７抵抗３２０、第３シュミットインバータ３２２がこの順に直列に設けられる。第３キャパシタ３２４の一端は、第７抵抗３２０と第３シュミットインバータ３２２との接続ノードに接続され、第３キャパシタ３２４の他端は接地される。
【００５０】
第９信号Ｓ９がローレベルからハイレベルに遷移すると、第３シュミットインバータ３２２の出力信号は第７抵抗３２０の抵抗値と第３キャパシタ３２４の容量値とにより定まる時定数だけ遅延してローレベルからハイレベルに遷移する。第１ＸＯＲゲート３２６は第９信号Ｓ９と第３シュミットインバータ３２２の出力信号との排他的論理和を第１０信号Ｓ１０として生成するので、第１０信号Ｓ１０には第９信号Ｓ９のレベルの遷移に合わせて上記時定数に応じた幅のパルスが現れる。第９信号Ｓ９がハイレベルからローレベルに遷移する場合も同様である。
【００５１】
第１ＡＮＤゲート３０６は、第９信号Ｓ９と第１０信号Ｓ１０との論理積を第１１信号Ｓ１１として生成する。
第２ＡＮＤゲート３０８は、第１０信号Ｓ１０と第２シュミットインバータ３１８の出力信号との論理積を第１２信号Ｓ１２として生成する。
第２タイマ回路３１０、第３タイマ回路３１２はそれぞれ、第１１信号Ｓ１１の立ち上がりエッジに合わせて所定の下側周期Ｔ１、所定の上側周期Ｔ２の長さを有するパルスが現れる第１３信号Ｓ１３、第１５信号Ｓ１５、および第１１信号Ｓ１１の立ち上がりエッジに合わせて下側周期Ｔ１、上側周期Ｔ２の長さを有する逆パルスが現れる第１４信号Ｓ１４、第１６信号Ｓ１６を生成する。下側周期Ｔ１は上側周期Ｔ２よりも小さい。第２タイマ回路３１０、第３タイマ回路３１２はいずれも第１タイマ回路２４２と同様に構成される。
【００５２】
第３ＮＡＮＤゲート３１４は、第１２信号Ｓ１２と第１３信号Ｓ１３と第１５信号Ｓ１５と後述のカウンタ下限設定信号Ｓｃｌとの否定論理積を第１７信号Ｓ１７として生成する。
第４ＮＡＮＤゲート３１６は、第１２信号Ｓ１２と第１４信号Ｓ１４と第１６信号Ｓ１６と後述のカウンタ上限設定信号Ｓｃｕとの否定論理積を第１８信号Ｓ１８として生成する。
【００５３】
図４は、周波数比較回路３００の動作状態を示すタイムチャートである。ここでは説明の便宜上、カウンタ下限設定信号Ｓｃｌおよびカウンタ上限設定信号Ｓｃｕはいずれもハイレベルに固定されているものとする。図４は、上から順に、１次側制御信号Ｓｃｏｎ、第９信号Ｓ９、第１０信号Ｓ１０、第１１信号Ｓ１１、第１３信号Ｓ１３、第１４信号Ｓ１４、第１５信号Ｓ１５、第１６信号Ｓ１６、第１２信号Ｓ１２、第１７信号Ｓ１７および第１８信号Ｓ１８、を示す。
【００５４】
１次側制御信号Ｓｃｏｎはスイッチング周期Ｔ３（＝１／ｆ２）を有する矩形波信号である。時刻ｔ１において、１次側制御信号Ｓｃｏｎはローレベルからハイレベルに遷移する。その遷移に合わせて第９信号Ｓ９はローレベルからハイレベルに遷移する。するとパルス生成回路３０４の作用により、第１０信号Ｓ１０には幅Δｔ１のパルスが現れる。幅Δｔ１のパルスの持続期間中、第９信号Ｓ９はハイレベルを維持するので、第１１信号Ｓ１１にも幅Δｔ１のパルスが現れる。
【００５５】
第２タイマ回路３１０および第３タイマ回路３１２の作用により、第１３信号Ｓ１３、第１５信号Ｓ１５にはそれぞれ、下側周期Ｔ１、上側周期Ｔ２の長さを有するパルスが現れる。また第１４信号Ｓ１４、第１６信号Ｓ１６にはそれぞれ、下側周期Ｔ１、上側周期Ｔ２の長さを有する逆パルスが現れる。
【００５６】
時刻ｔ１の後の時刻ｔ２において、第２Ｄフリップフロップ３０２のデータ端子にローレベルが印加された状態で、１次側制御信号Ｓｃｏｎはローレベルからハイレベルに遷移する。その遷移に合わせて第９信号Ｓ９はハイレベルからローレベルに遷移する。するとパルス生成回路３０４の作用により、第１０信号Ｓ１０には幅Δｔ１のパルスが現れる。幅Δｔ１のパルスの持続期間中、第２シュミットインバータ３１８の出力信号はハイレベルを維持するので、第１２信号Ｓ１２にも幅Δｔ１のパルスが現れる。
【００５７】
図４の例では、Ｔ１＜Ｔ３＜Ｔ２なので、第１２信号Ｓ１２に現れるパルスの持続期間中、第１３信号Ｓ１３はローレベルを維持する。したがって、第１７信号Ｓ１７はハイレベル一定の信号となる。また、第１２信号Ｓ１２に現れるパルスの持続期間中、第１６信号Ｓ１６はローレベルを維持する。したがって、第１８信号Ｓ１８はハイレベル一定の信号となる。
【００５８】
Ｔ１＜Ｔ２＜Ｔ３の場合、図４の例において第１２信号Ｓ１２のパルスが右に移動することに対応する。図４ではこの右に移動したパルスを、実線で示されるパルスの右側に破線で示す。この右に移動したパルスの持続期間中、第１４信号Ｓ１４、第１６信号Ｓ１６はいずれもハイレベルとなるので、第１８信号Ｓ１８に逆パルスが現れる。
Ｔ３＜Ｔ１＜Ｔ２の場合、図４の例において第１２信号Ｓ１２のパルスが左に移動することに対応する。図４ではこの左に移動したパルスを、実線で示されるパルスの左側に破線で示す。この左に移動したパルスの持続期間中、第１３信号Ｓ１３、第１５信号Ｓ１５はいずれもハイレベルとなるので、第１７信号Ｓ１７に逆パルスが現れる。
【００５９】
まとめると、１次側制御信号Ｓｃｏｎのスイッチング周期Ｔ３が上側周期Ｔ２よりも大きい場合すなわち１次側制御信号Ｓｃｏｎの駆動周波数ｆ２が周波数範囲Δｆの下限を下回る場合、第１８信号Ｓ１８に逆パルスが生成され、この逆パルスは後述のようにヒステリシス幅ΔＶｈｙｓを小さくするよう作用する。ヒステリシス幅ΔＶｈｙｓが小さくなると、駆動周波数ｆ２は高くなる。スイッチング周期Ｔ３が下側周期Ｔ１よりも小さい場合すなわち駆動周波数ｆ２が周波数範囲Δｆの上限を上回る場合は同様の理由によりヒステリシス幅ΔＶｈｙｓが大きくなり、駆動周波数ｆ２は低くなる。
【００６０】
図５は、しきい値設定回路４００の構成を示す回路図である。しきい値設定回路４００は、カウンタ回路４０２と、カウンタ上限設定回路４０４と、カウンタ下限設定回路４０６と、Ｄ／Ａ変換回路４０８と、第１演算増幅器４１０と、基準電圧生成回路４１２と、上側しきい値電圧設定回路４１４と、を有する。
【００６１】
カウンタ回路４０２は、第１７信号Ｓ１７および第１８信号Ｓ１８を受け、第１７信号Ｓ１７に立ち上がりエッジが現れるごとに６ビットのデジタル値をカウントダウンし、第１８信号Ｓ１８に立ち上がりエッジが現れるごとにデジタル値をカウントアップする。カウンタ回路４０２はカスケード接続された２つのアップダウンカウンタを有する。そのようなアップダウンカウンタとしては例えば標準ロジックＩＣである７４シリーズの’１９３と同様の機能を有する素子が採用されてもよい。
【００６２】
カウンタ上限設定回路４０４は、６ビットのデジタル値を表す６本の出力信号線の全てがハイレベルの場合ローレベルとなり、それ以外の場合ハイレベルとなるカウンタ上限設定信号Ｓｃｕを生成する。すなわち、デジタル値が上限値（１１１１１１）となった場合、カウンタ上限設定信号Ｓｃｕはローレベルとなり、周波数比較回路３００の第４ＮＡＮＤゲート３１６の作用により第１８信号Ｓ１８はハイレベルに固定され、さらなるカウントアップが制限または禁止される。カウンタ上限設定回路４０４はＡＮＤゲートやＮＡＮＤゲートを使用して上記の機能を実現するよう構成される。
【００６３】
カウンタ下限設定回路４０６は、６ビットのデジタル値を表す６本の出力信号線の全てがローレベルの場合ローレベルとなり、それ以外の場合ハイレベルとなるカウンタ下限設定信号Ｓｃｌを生成する。すなわち、デジタル値が下限値（００００００）となった場合、カウンタ下限設定信号Ｓｃｌはローレベルとなり、周波数比較回路３００の第３ＮＡＮＤゲート３１４の作用により第１７信号Ｓ１７はハイレベルに固定され、さらなるカウントダウンが制限または禁止される。カウンタ下限設定回路４０６はＯＲゲートを使用して上記の機能を実現するよう構成される。
【００６４】
Ｄ／Ａ変換回路４０８は、カウンタ回路４０２によって出力される６ビットのデジタル値をアナログ電圧Ｖａに変換する。Ｄ／Ａ変換回路４０８は、アナログ電圧Ｖａがデジタル値の単調関数となるよう構成されてもよい。Ｄ／Ａ変換回路４０８は、公知のラダー抵抗により構成される。そのようなラダー抵抗型のＤ／Ａ変換回路はよく知られたものであるからここでは詳述しない。
【００６５】
第１演算増幅器４１０の非反転入力端子にはアナログ電圧Ｖａが印加され、反転入力端子は出力端子と接続される。第１演算増幅器４１０はバッファとして機能し、アナログ電圧Ｖａを下側しきい値電圧Ｖｌｏとして出力する。
【００６６】
基準電圧生成回路４１２は、出力電流Ｉｏｕｔの目標値Ｉｒｅｆに対応する基準電圧Ｖｒｅｆを生成する。基準電圧生成回路４１２は電源電圧を２つの抵抗で分圧した分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００６７】
上側しきい値電圧設定回路４１４は、下側しきい値電圧Ｖｌｏおよび基準電圧Ｖｒｅｆを受け、基準電圧Ｖｒｅｆが上側しきい値電圧Ｖｈｉと下側しきい値電圧Ｖｌｏとの実質的な中心となるように上側しきい値電圧Ｖｈｉを生成する。上側しきい値電圧設定回路４１４は、Ｖｒｅｆ−Ｖｌｏ≒Ｖｈｉ−Ｖｒｅｆが満たされるように上側しきい値電圧Ｖｈｉを生成する。すなわち、下側しきい値電圧Ｖｌｏが低く（高く）なるとその分上側しきい値電圧Ｖｈｉは高く（低く）なり、ヒステリシス幅ΔＶｈｙｓは大きく（小さく）なる。
【００６８】
上側しきい値電圧設定回路４１４は、第２演算増幅器４１６と、第８抵抗４１８と、第９抵抗４２０と、を有する。第８抵抗４１８および第９抵抗４２０は実質的に等しい抵抗値を有し、第２演算増幅器４１６の出力端子と第１演算増幅器４１０の出力端子との間に直列に接続される。第２演算増幅器４１６の非反転入力端子には基準電圧Ｖｒｅｆが印加され、反転入力端子は第８抵抗４１８と第９抵抗４２０との接続ノードと接続される。第２演算増幅器４１６は出力端子から上側しきい値電圧Ｖｈｉを出力する。
【００６９】
以上の構成による半導体光源点灯回路１００の動作を説明する。
図６は、半導体光源点灯回路１００の動作状態を示すタイムチャートである。図６は、上から順に、出力電流Ｉｏｕｔ、１次巻き線１３６を流れる１次電流Ｉｐ、リセット電流Ｉｒ、を示す。時刻ｔ３において出力電流Ｉｏｕｔは下側しきい値電流Ｉｌｏを下回り、第１スイッチング素子１１２はオンされる。第１スイッチング素子１１２がオン状態となる期間であるオン期間ＴＰＯＮにおいて、１次電流Ｉｐは上昇し、それに伴い出力電流Ｉｏｕｔも上昇する。時刻ｔ４において出力電流Ｉｏｕｔは上側しきい値電流Ｉｈｉを上回り、第１スイッチング素子１１２はオフされオン期間ＴＰＯＮは終了する。第１スイッチング素子１１２がオフ状態となる期間であるオフ期間ＴＰＯＦＦにおいて、１次電流Ｉｐは実質的にゼロとなり出力電流Ｉｏｕｔは減少する。また、リセット電流Ｉｒがリセット用巻き線１４０を流れる。トランス１１０のコアの磁束が減少するにつれてリセット電流Ｉｒは減少し、時刻ｔ５において実質的にゼロとなる。このようにリセット電流Ｉｒが流れる期間をリセット期間ＴＰＲＥと称してもよい。時刻ｔ５の後の時刻ｔ６において、出力電流Ｉｏｕｔは下側しきい値電流Ｉｌｏを下回り、第１スイッチング素子１１２は再びオンされる。
【００７０】
本実施の形態に係る半導体光源点灯回路１００によると、出力段に平滑用のキャパシタが設けられていないので第１スイッチング素子１１２のオンオフに対する出力電流Ｉｏｕｔの追従性がより良くなる。すなわち、第１スイッチング素子１１２がオフされると出力電流Ｉｏｕｔは小さくなり、第１スイッチング素子１１２がオンされると出力電流Ｉｏｕｔは大きくなる。そして、出力電流Ｉｏｕｔを目標値Ｉｒｅｆ付近で安定化させるために、平滑化の代わりに出力電流Ｉｏｕｔのヒステリシス制御が採用されている。これらの結果、電流フィードバックにおける応答を高速化できる。例えば、半導体光源点灯回路１００の負荷であるＬＥＤの個数が第２スイッチング素子１２６および切替信号生成回路１２８の作用により切り替えられたときに、出力電流Ｉｏｕｔをそのような負荷の変動により速く追従させることができる。
【００７１】
図７(ａ）、（ｂ）は、駆動対象のＬＥＤの個数を変化させたときの出力電流Ｉｏｕｔおよび出力電圧Ｖｏｕｔの波形を示す波形図である。図７(ａ）は駆動対象のＬＥＤの個数を増やした場合、図７（ｂ）は減らした場合にそれぞれ対応する。図７（ａ）について、時刻ｔ７において第２スイッチング素子１２６をオンからオフとすることにより半導体光源点灯回路１００の駆動対象に第２ＬＥＤ１２４が追加される。それに伴い出力電圧Ｖｏｕｔは変化するが、出力電流Ｉｏｕｔは良くヒステリシス制御されておりその平均値はほぼ変化しないことが分かる。図７（ｂ）について、時刻ｔ８において第２スイッチング素子１２６をオフからオンとすることにより半導体光源点灯回路１００の駆動対象から第２ＬＥＤ１２４が外される。それに伴い出力電圧Ｖｏｕｔは変化するが、出力電流Ｉｏｕｔは良くヒステリシス制御されておりその平均値はほぼ変化しないことが分かる。
【００７２】
半導体光源点灯回路が正極出力の場合、ＬＥＤが地絡した場合を考慮して出力電流の検出はハイサイドで行われる場合が多い。ここで負荷が変化すると、検出箇所の電位も変化するので、正確な出力電流の検出が困難となる。また、検出回路の構成もより複雑となりうる。そこで、本実施の形態に係る半導体光源点灯回路１００では負極出力が採用され、正極側すなわち接地側の出力に電流検出抵抗１２０が設けられる。これにより、負荷（出力電圧Ｖｏｕｔ）が変化しても、その変化による出力電流Ｉｏｕｔの検出箇所の電位への影響は少なく、安定して出力電流Ｉｏｕｔを検出できる。
【００７３】
出力電流Ｉｏｕｔをヒステリシス制御する際、入力電圧Ｖｉｎまたは負荷が変化すると出力電流Ｉｏｕｔの上昇や下降の傾きが変化するので、スイッチング周波数ｆ１が変化しうる。そこで、本実施の形態に係る半導体光源点灯回路１００では、スイッチング周波数ｆ１が周波数範囲Δｆに入るように上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差が調整される。これにより、入出力条件の変化に伴うスイッチング周波数ｆ１の変化を抑えることができる。特に、周波数範囲Δｆを既知のラジオノイズの周波数帯域を避けるよう設定することにより、ラジオノイズによる半導体光源点灯回路１００への悪影響を抑えることができる。
【００７４】
なお、負荷であるＬＥＤの個数を変化させたときに上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差がどのように変化するかは、半導体光源点灯回路１００の回路定数やＬＥＤの性質によりまちまちである。例えば、ＬＥＤの個数を減らすと出力電圧Ｖｏｕｔが接地電位に近づき、出力電流Ｉｏｕｔの上昇の傾きはより急となる。しかしながら出力電流Ｉｏｕｔの下降の傾きはより緩やかとなる。したがって、上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差が大きくなる場合もあれば小さくなる場合もある。
【００７５】
図８（ａ）〜（ｃ）は、ＬＥＤの個数の変化による下側しきい値電流Ｉｌｏ、上側しきい値電流Ｉｈｉの振る舞いを説明するための説明図である。図８(ａ）はＬＥＤの個数を変化させる前の出力電流Ｉｏｕｔの波形図である。この場合の上側しきい値電流Ｉｈｉ１と下側しきい値電流Ｉｌｏ１との差をΔＩ１と表記する。
【００７６】
図８（ｂ）、（ｃ）はそれぞれ、ＬＥＤの個数を減らした場合の出力電流Ｉｏｕｔの波形図である。ＬＥＤの個数を減らした場合に、出力電流Ｉｏｕｔの上昇、下降の傾きが図８（ｂ）に示されるように変化する場合、スイッチング周期Ｔ３を維持するために、上側しきい値電流Ｉｈｉ２と下側しきい値電流Ｉｌｏ２との差ΔＩ２が差ΔＩ１よりも大きくなる。ＬＥＤの個数を減らした場合に、出力電流Ｉｏｕｔの上昇、下降の傾きが図８（ｃ）に示されるように変化する場合、スイッチング周期Ｔ３を維持するために、上側しきい値電流Ｉｈｉ３と下側しきい値電流Ｉｌｏ３との差ΔＩ３が差ΔＩ１よりも小さくなる。
【００７７】
また、本実施の形態に係る半導体光源点灯回路１００では、リセット期間ＴＰＲＥが終了するまでは第１スイッチング素子１１２はオフされたままとされる。したがって、トランス１１０のコアのリセットをより確実に完了させることができ、トランス１１０の飽和を避けることができる。これにより、トランス１１０としてより小型で廉価なトランスを採用することができる。
【００７８】
（第２の実施の形態）
図９は、第２の実施の形態に係る半導体光源点灯回路５００の構成を示す回路図である。半導体光源点灯回路５００は車載バッテリ１０４と接続され、第１ＬＥＤ１２２、第２ＬＥＤ１２４に出力電流Ｉｏｕｔを供給し、それらを点灯させる。半導体光源点灯回路５００は、入力キャパシタ１０６と、第３ダイオード１３４と、第１スイッチング素子１１２と、トランス１１０と、第１ダイオード１１４と、第２ダイオード１１６と、インダクタ１１８と、インダクタ電流検出抵抗５０２と、第１出力平滑キャパシタ５０４と、第２出力平滑キャパシタ５０６と、電流検出抵抗１２０と、第２スイッチング素子１２６と、制御回路５０８と、を備える。
【００７９】
インダクタ電流検出抵抗５０２はインダクタ１１８と電流検出抵抗１２０との間に設けられる。第１出力平滑キャパシタ５０４の一端はインダクタ電流検出抵抗５０２と電流検出抵抗１２０との接続ノードと接続され、他端は第２ＬＥＤ１２４のアノードと接続される。第２出力平滑キャパシタ５０６の一端は第１出力平滑キャパシタ５０４の他端と接続され、他端は第２ＬＥＤ１２４のカソードと接続される。
【００８０】
制御回路５０８は、インダクタ１１８から出力されるインダクタ電流ＩＬを用いたピーク電流モード制御を行う。制御回路５０８は、エラー増幅器５１０と、第３演算増幅器５１２と、第４コンパレータ５１４と、ＲＳフリップフロップ５１６と、を含む。エラー増幅器５１０は、第１出力平滑キャパシタ５０４の一端の電圧と基準電圧Ｖｒｅｆとの差に対応する電圧をエラー電圧Ｖｅｒｒとして出力する。第３演算増幅器５１２は、インダクタ電流検出抵抗５０２の両端電圧を所定の利得で増幅し、インダクタ電流ＩＬの大きさを示すインダクタ検出電圧ＶＬとして出力する。第４コンパレータ５１４はエラー電圧Ｖｅｒｒとインダクタ検出電圧ＶＬとを比較し、その比較結果を比較電圧Ｖｃとして出力する。ＲＳフリップフロップ５１６のセット端子には所定の周波数の基本クロック信号Ｓｃｌｏｃｋが入力される。リセット端子には比較電圧Ｖｃが印加される。ＲＳフリップフロップ５１６の非反転出力端子と第１スイッチング素子１１２のゲートとが接続される。
【００８１】
以上、実施の形態に係る半導体光源点灯回路の構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００８２】
１００ 半導体光源点灯回路、 １０２ 制御回路、 １０８ リセット回路、 １１０ トランス、 １１４ 第１ダイオード、 １１６ 第２ダイオード、 １１８ インダクタ、 １２０ 電流検出抵抗、 ５００ 半導体光源点灯回路。
【技術分野】
【０００１】
本発明は、ＬＥＤ（Light Emitting Diode）などの半導体光源に流れる駆動電流を生成する半導体光源点灯回路に関する。
【背景技術】
【０００２】
近年、前照灯などの車両用灯具に、従来のフィラメントを有するハロゲンランプに代えてより長寿命で低消費電力のＬＥＤが利用されている。ＬＥＤの発光の度合いすなわち明るさはＬＥＤに流す電流の大きさに依存するので、ＬＥＤを光源として利用する場合にはＬＥＤに流れる電流を調節するための点灯回路が必要となる。
【０００３】
本出願人は、前照灯の配光を可変とし、きめの細かい配光制御を行うために、光源としてＬＥＤのアレイを採用し、各ＬＥＤを個別に点消灯する技術を特許文献１において提案している。特許文献１に記載の点灯回路では、各ＬＥＤに並列にバイパススイッチが設けられ、そのバイパススイッチのオンオフによりＬＥＤの個別点灯・消灯が実現されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１９２８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のバイパス方式では、各バイパススイッチのオンオフ切り替えの際に負荷の変動が生じる。ＬＥＤに供給すべき電流を生成する駆動回路の応答速度によっては、負荷の変動に伴い電流が狙いの値から外れる可能性がある。
【０００６】
このような課題はバイパス方式に限らず、負荷が変動しうる任意の半導体光源点灯回路について生じうる。
【０００７】
本発明はこうした状況に鑑みてなされたものであり、その目的は、負荷の変動に対する応答性がより良い半導体光源点灯回路の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、半導体光源点灯回路に関する。この半導体光源点灯回路は、半導体光源に流れる駆動電流を生成する半導体光源点灯回路であって、１次巻き線の一端に入力電圧が印加されたトランスと、トランスの１次巻き線の他端と固定電圧端子との間に接続されたスイッチング素子と、アノードがトランスの２次巻き線の一端と接続された第１ダイオードと、アノードがトランスの２次巻き線の他端と接続された第２ダイオードと、一端が第１ダイオードのカソードおよび第２ダイオードのカソードの両方と接続されたインダクタと、駆動電流の大きさが所定の第１しきい値を上回るとスイッチング素子をオフし、駆動電流の大きさが第１しきい値よりも小さい第２しきい値を下回るとスイッチング素子をオンする制御回路と、を備える。
【０００９】
この態様によると、駆動電流の大きさに基づいてスイッチング素子のオンオフを制御できる。
【００１０】
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を装置、方法、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、負荷の変動に対する半導体光源点灯回路の応答性を改善できる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施の形態に係る半導体光源点灯回路の構成を示す回路図である。
【図２】図１の駆動回路の構成を示す回路図である。
【図３】周波数比較回路の構成を示す回路図である。
【図４】図３の周波数比較回路の動作状態を示すタイムチャートである。
【図５】しきい値設定回路の構成を示す回路図である。
【図６】図１の半導体光源点灯回路の動作状態を示すタイムチャートである。
【図７】図７(ａ）、（ｂ）は、駆動対象のＬＥＤの個数を変化させたときの出力電流および出力電圧の波形を示す波形図である。
【図８】図８（ａ）〜（ｃ）は、ＬＥＤの個数の変化による下側しきい値電流、上側しきい値電流の振る舞いを説明するための説明図である。
【図９】第２の実施の形態に係る半導体光源点灯回路の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
以下、各図面に示される同一または同等の構成要素、部材、信号には、同一の符号を付するものとし、適宜重複した説明は省略する。また、各図面において説明上重要ではない部材の一部は省略して表示する。また、電圧、電流あるいは抵抗などに付された符号は、必要に応じてそれぞれの電圧値、電流値あるいは抵抗値を表すものとして用いることがある。
【００１４】
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１５】
（第１の実施の形態）
第１の実施の形態に係る半導体光源点灯回路は、出力段から平滑用キャパシタが除去されたフォワードコンバータである。このフォワードコンバータは平滑用キャパシタを備えないので、トランスの１次側のスイッチング素子のオン・オフと２次側の出力電流の増大・減少が実質的に同期する。本実施の形態では、この特性を利用し、出力電流のヒステリシス制御を行う。これにより、電流フィードバックにおける応答を高速化できる。
【００１６】
図１は、第１の実施の形態に係る半導体光源点灯回路１００の構成を示す回路図である。半導体光源点灯回路１００は、直列に接続された車載用の第１ＬＥＤ１２２、第２ＬＥＤ１２４に出力電流Ｉｏｕｔを供給し、それらを点灯させる。半導体光源点灯回路１００は第２ＬＥＤ１２４の点灯・消灯を個別に制御できるよう構成されている。半導体光源点灯回路１００、第１ＬＥＤ１２２および第２ＬＥＤ１２４は、ヘッドライトなどの車両用灯具に搭載される。半導体光源点灯回路１００は車載バッテリ１０４と接続される。
【００１７】
車載バッテリ１０４は、１２Ｖ（もしくは２４Ｖ）の直流のバッテリ電圧を発生する。半導体光源点灯回路１００は車載バッテリ１０４からバッテリ電圧を入力電圧Ｖｉｎとして受ける。
【００１８】
半導体光源点灯回路１００は、電圧の観点からは、正の直流の電圧である入力電圧Ｖｉｎを、負の直流の電圧である出力電圧Ｖｏｕｔに変換して第１ＬＥＤ１２２、第２ＬＥＤ１２４に印加する。すなわち、半導体光源点灯回路１００は負極出力のフォワードコンバータである。半導体光源点灯回路１００は、電流の観点からは、第１スイッチング素子１１２のスイッチングを使用して出力電流Ｉｏｕｔを生成し、第１ＬＥＤ１２２、第２ＬＥＤ１２４に供給する。
【００１９】
出力電流Ｉｏｕｔのヒステリシス制御を行うためには、出力電流Ｉｏｕｔが連続的に変化することが好ましい。また、駆動対象のＬＥＤの個数の変化などの負荷の変化に対応するためには、出力電圧Ｖｏｕｔの昇降圧が可能であることが好ましい。これら２つの条件を満たすため、半導体光源点灯回路１００はフォワードコンバータの形態をとることが好ましい。
【００２０】
半導体光源点灯回路１００は、制御回路１０２と、入力キャパシタ１０６と、リセット回路１０８と、トランス１１０と、第１スイッチング素子１１２と、第１ダイオード１１４と、第２ダイオード１１６と、インダクタ１１８と、電流検出抵抗１２０と、第２スイッチング素子１２６と、を備える。
【００２１】
入力キャパシタ１０６は、車載バッテリ１０４と並列に設けられ、入力電圧Ｖｉｎを平滑化する。より具体的には、入力キャパシタ１０６はトランス１１０の１次側の近傍に設けられており、第１スイッチング素子１１２のスイッチング動作に対する電圧平滑化の機能を果たす。
【００２２】
トランス１１０は、１次巻き線１３６と、２次巻き線１３８と、リセット用巻き線１４０と、を含む。１次巻き線１３６の第１極性端子はリセット用巻き線１４０の第２極性端子と接続される。１次巻き線１３６の第１極性端子には入力電圧Ｖｉｎが印加される。
第１スイッチング素子１１２は、１次巻き線１３６の第２極性端子と、固定電圧が印加される固定電圧端子と、の間に接続される。固定電圧端子は例えば接地電位が印加される接地端子である。
【００２３】
リセット用巻き線１４０の第１極性端子は第３ダイオード１３４のカソードと接続される。第３ダイオード１３４のアノードは接地される。第３ダイオード１３４およびリセット用巻き線１４０はリセット回路１０８を構成する。このリセット回路１０８は、第１スイッチング素子１１２がオフされたとき、トランス１１０のコアの磁束をリセット電流Ｉｒに変換することによって低減させる。
【００２４】
２次巻き線１３８の第１極性端子は第１ダイオード１１４のアノードと接続され、第２極性端子は第２ダイオード１１６のアノードと接続される。
なお、トランス１１０の各巻き線の端子の極性は、トランス１１０で生じる逆起電力および対応する誘導起電力の極性に基づき設定される極性である。
【００２５】
第１ダイオード１１４のカソードおよび第２ダイオード１１６のカソードは両方ともインダクタ１１８の一端に接続される。インダクタ１１８の他端は電流検出抵抗１２０の一端と接続される。電流検出抵抗１２０の他端は第１ＬＥＤ１２２のアノードと接続されると共に接地される。
【００２６】
第２スイッチング素子１２６は、第２ＬＥＤ１２４と並列に接続される。第２スイッチング素子１２６は、オンされた場合すなわち導通状態となった場合に第２ＬＥＤ１２４がバイパスされるよう構成される。より具体的には、第２スイッチング素子１２６は第２ＬＥＤ１２４のアノードとカソードとの間に設けられる。
第２ダイオード１１６のアノードは第２ＬＥＤ１２４のカソードと接続される。第２ダイオード１１６のアノードの電圧が出力電圧Ｖｏｕｔとして第２ＬＥＤ１２４のカソードに印加される。
【００２７】
第１スイッチング素子１１２、第２スイッチング素子１２６はいずれもＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やバイポーラトランジスタなどにより構成されてもよい。本実施の形態では、第１スイッチング素子１１２、第２スイッチング素子１２６のいずれにもＮチャンネルＭＯＳＦＥＴが採用される。
【００２８】
制御回路１０２は、出力電流Ｉｏｕｔの大きさが所定の上側しきい値電流Ｉｈｉを上回ると第１スイッチング素子１１２をオフし、出力電流Ｉｏｕｔの大きさが上側しきい値電流Ｉｈｉよりも小さい下側しきい値電流Ｉｌｏを下回ると第１スイッチング素子１１２をオンする。このようなヒステリシス制御の際、制御回路１０２は、第１スイッチング素子１１２のスイッチング周波数ｆ１が所定の周波数範囲Δｆに入るように、上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差を調整する。制御回路１０２は、切替信号生成回路１２８と、駆動回路１３０と、ヒステリシス調整回路１３２と、を含む。
【００２９】
切替信号生成回路１２８は、不図示のエンジンコントロールユニット（Engine Control Unit）などから第２ＬＥＤ１２４を点灯状態とすべきかまたは消灯状態とすべきかを指定する信号を受信する。切替信号生成回路１２８は、その信号に基づき第２スイッチング素子１２６のオンオフを制御する。すなわち、切替信号生成回路１２８は、第２ＬＥＤ１２４を消灯状態とすべき場合は第２スイッチング素子１２６をオンし、点灯状態とすべき場合は第２スイッチング素子１２６をオフする。
【００３０】
駆動回路１３０は、パルス変調された１次側制御信号Ｓｃｏｎを生成し、第１スイッチング素子１１２のゲートに供給することによって、第１スイッチング素子１１２のオンオフを制御する。
【００３１】
駆動回路１３０は、電流検出抵抗１２０の両端電圧すなわちこの場合では電流検出抵抗１２０の一端の電圧を、出力電流Ｉｏｕｔの大きさを示す電流検出電圧ＶＦＢとして取得する。駆動回路１３０は、ヒステリシス調整回路１３２から上側しきい値電圧Ｖｈｉおよび下側しきい値電圧Ｖｌｏを取得する。上側しきい値電圧Ｖｈｉは上側しきい値電流Ｉｈｉに応じた電圧であり、下側しきい値電圧Ｖｌｏは下側しきい値電流Ｉｌｏに応じた電圧である。
【００３２】
駆動回路１３０は、電流検出電圧ＶＦＢ、上側しきい値電圧Ｖｈｉ、下側しきい値電圧Ｖｌｏを使用し、出力電流Ｉｏｕｔの大きさと上側しきい値電流Ｉｈｉ、下側しきい値電流Ｉｌｏとを比較する。駆動回路１３０は、出力電流Ｉｏｕｔの大きさが上側しきい値電流Ｉｈｉを上回ると１次側制御信号Ｓｃｏｎをネゲートすなわちローレベルとし、出力電流Ｉｏｕｔの大きさが下側しきい値電流Ｉｌｏを下回ると１次側制御信号Ｓｃｏｎをアサートすなわちハイレベルとする。
【００３３】
ヒステリシス調整回路１３２は第１スイッチング素子１１２のスイッチング周波数ｆ１に関するフィードバック制御を行う。ヒステリシス調整回路１３２は１次側制御信号Ｓｃｏｎの周波数である駆動周波数ｆ２を取得し、取得された駆動周波数ｆ２が周波数範囲Δｆに入るように、上側しきい値電圧Ｖｈｉと下側しきい値電圧Ｖｌｏとの差（以下、ヒステリシス幅ΔＶｈｙｓと称す）を調整する。周波数範囲Δｆは、例えば４００ｋＨｚ程度の目標周波数ｆ３を基準として含む。駆動周波数ｆ２はスイッチング周波数ｆ１と実質的に等しい。
【００３４】
図２は、駆動回路１３０の構成を示す回路図である。駆動回路１３０は、第１コンパレータ２０２と、第２コンパレータ２０４と、判定回路２１６と、第１ＯＲゲート２１８と、第１ＮＡＮＤゲート２２０と、第２ＮＡＮＤゲート２２２と、第１シュミットインバータ２２４と、第５抵抗２２６と、第１キャパシタ２２８と、第１Ｄフリップフロップ２３０と、第１タイマ回路２４２と、を有する。
【００３５】
第１コンパレータ２０２の非反転入力端子には下側しきい値電圧Ｖｌｏが印加され、反転入力端子には電流検出電圧ＶＦＢが印加される。第１コンパレータ２０２は下側しきい値電圧Ｖｌｏと電流検出電圧ＶＦＢとを比較し、出力電流Ｉｏｕｔ≧下側しきい値電流Ｉｌｏの場合ローレベル、そうでない場合ハイレベルとなる第１信号Ｓ１を生成する。本実施の形態では、Ｉｏｕｔ≧ＩｌｏとＶＦＢ≧Ｖｌｏとが同値であるとする。
第２コンパレータ２０４の非反転入力端子には電流検出電圧ＶＦＢが印加され、反転入力端子には上側しきい値電圧Ｖｈｉが印加される。第２コンパレータ２０４は上側しきい値電圧Ｖｈｉと電流検出電圧ＶＦＢとを比較し、出力電流Ｉｏｕｔ≦上側しきい値電流Ｉｈｉの場合ローレベル、そうでない場合ハイレベルとなる第２信号Ｓ２を生成する。本実施の形態では、Ｉｏｕｔ≦ＩｈｉとＶＦＢ≦Ｖｈｉとが同値であるとする。
【００３６】
判定回路２１６は、第１スイッチング素子１１２がオフされた後、リセット電流Ｉｒの大きさに基づきトランス１１０のコアの磁束が実質的にゼロとなったか否かを判定する。判定回路２１６は第３コンパレータ２０６を含む。第３コンパレータ２０６の非反転入力端子には、リセット用巻き線１４０の第１極性端子の電圧であるリセット電圧Ｖｒを第１抵抗２０８と第２抵抗２１０とで分圧した電圧が印加される。第３コンパレータ２０６の反転入力端子には、入力電圧Ｖｉｎを第３抵抗２１２と第４抵抗２１４とで分圧した電圧が印加される。第１スイッチング素子１１２がオフされた後、トランス１１０のコアの磁束の減少と共にリセット電流Ｉｒは徐々に減少する。リセット電流Ｉｒが減少するにつれてリセット電圧Ｖｒは入力電圧Ｖｉｎに近づいてゆく。トランス１１０のコアの磁束が実質的にゼロとなると、リセット電圧Ｖｒ≒入力電圧Ｖｉｎとなる。そこで判定回路２１６の各抵抗値は、第３コンパレータ２０６がＶｒ＞Ｖｉｎ×０．９の場合にハイレベルとなり、そうでない場合にローレベルとなる第３信号Ｓ３を生成するよう設定される。
【００３７】
第５抵抗２２６の一端には１次側制御信号Ｓｃｏｎが入力され、他端は第１キャパシタ２２８の一端と接続される。第１キャパシタ２２８の他端は接地される。第１シュミットインバータ２２４は、第１キャパシタ２２８の一端の電圧を受け、第４信号Ｓ４を生成する。
第１ＮＡＮＤゲート２２０は、第１信号Ｓ１と第３信号Ｓ３と第４信号Ｓ４との否定論理積を第５信号Ｓ５として生成する。
【００３８】
第１タイマ回路２４２は、第１スイッチング素子１１２のオン期間の長さの最大値Δｔｏｎ＿ｍａｘを規定する。第１タイマ回路２４２は、１次側制御信号Ｓｃｏｎの立ち上がりエッジに合わせて最大値Δｔｏｎ＿ｍａｘの長さを有する逆パルスが現れる第６信号Ｓ６を生成する。特に、第６信号Ｓ６は１次側制御信号Ｓｃｏｎの立ち上がりエッジに合わせてローレベルに遷移し、最大値Δｔｏｎ＿ｍａｘが経過した後ハイレベルに遷移する信号である。本実施の形態では、ローレベルからハイレベルに遷移し、またローレベルに戻るパルスに対し、ハイレベルからローレベルに遷移し、またハイレベルに戻るものを逆パルスと称す。
【００３９】
第１タイマ回路２４２は、タイマＩＣ２３２と、第２キャパシタ２３６と、第４ダイオード２３８と、第６抵抗２４０と、を有する。タイマＩＣ２３２としては例えば７４ＨＣ４５３８と同様の機能を有する素子が採用されてもよい。第１タイマ回路２４２のトポロジーはよく知られたものであるからここでは詳述しない。
【００４０】
第１ＯＲゲート２１８は、第２信号Ｓ２と第６信号Ｓ６との論理和を第７信号Ｓ７として生成する。
第２ＮＡＮＤゲート２２２は、第７信号Ｓ７と１次側制御信号Ｓｃｏｎとの否定論理積を第８信号Ｓ８として生成する。
第１Ｄフリップフロップ２３０としては例えば標準ロジックＩＣである７４シリーズの’７４と同様の機能を有する素子が採用されてもよい。第１Ｄフリップフロップ２３０のデータ端子およびクロック端子は接地される。第１Ｄフリップフロップ２３０の負論理のプリセット端子には第５信号Ｓ５が入力され、負論理のクリア端子には第８信号Ｓ８が入力される。第１Ｄフリップフロップ２３０の非反転出力端子から１次側制御信号Ｓｃｏｎが出力される。
【００４１】
１次側制御信号Ｓｃｏｎがハイレベルの場合、第１スイッチング素子１１２はオン状態であり、出力電流Ｉｏｕｔは上昇する。出力電流Ｉｏｕｔの上昇と共に電流検出電圧ＶＦＢも上昇する。電流検出電圧ＶＦＢが下側しきい値電圧Ｖｌｏを上回ると第１信号Ｓ１はハイレベルからローレベルに遷移する。少なくとも第１信号Ｓ１のこの遷移後は、第１ＮＡＮＤゲート２２０は第５信号Ｓ５をハイレベルとする。
【００４２】
電流検出電圧ＶＦＢが下側しきい値電圧Ｖｌｏと上側しきい値電圧Ｖｈｉとの間にある場合、第２信号Ｓ２はローレベルとなる。第６信号Ｓ６は最大値Δｔｏｎ＿ｍａｘが経過するまでローレベルとなる。電流検出電圧ＶＦＢが上側しきい値電圧Ｖｈｉを上回るかまたは最大値Δｔｏｎ＿ｍａｘが経過した場合、第１ＯＲゲート２１８は第７信号Ｓ７をハイレベルに遷移させる。その遷移を受け、第２ＮＡＮＤゲート２２２は第８信号Ｓ８をハイレベルからローレベルに遷移させる。すると、第１Ｄフリップフロップ２３０のプリセット端子にハイレベルが印加された状態でクリア端子にローレベルが印加されるので、第１Ｄフリップフロップ２３０は１次側制御信号Ｓｃｏｎをハイレベルからローレベルに遷移させる。
【００４３】
１次側制御信号Ｓｃｏｎがローレベルとなると、第２ＮＡＮＤゲート２２２は第８信号Ｓ８をローレベルからハイレベルに遷移させる。また、１次側制御信号Ｓｃｏｎがローレベルとなると、第１スイッチング素子１１２はオフされ、出力電流Ｉｏｕｔは下降し、リセット回路１０８の作用によりトランス１１０のコアの磁束はゼロに近づいてゆく。コアの磁束が十分ゼロに近づくと第３信号Ｓ３はローレベルからハイレベルに遷移する。第１キャパシタ２２８の一端の電圧はローレベルとなり、第４信号Ｓ４はハイレベルとなる。
【００４４】
出力電流Ｉｏｕｔの下降と共に電流検出電圧ＶＦＢも下降する。電流検出電圧ＶＦＢが下側しきい値電圧Ｖｌｏを下回ると第１信号Ｓ１はローレベルからハイレベルに遷移する。その遷移を受け、第１ＮＡＮＤゲート２２０は第５信号Ｓ５をハイレベルからローレベルに遷移させる。すると、第１Ｄフリップフロップ２３０のクリア端子にハイレベルが印加された状態でプリセット端子にローレベルが印加されるので、第１Ｄフリップフロップ２３０は１次側制御信号Ｓｃｏｎをローレベルからハイレベルに遷移させる。
【００４５】
第１シュミットインバータ２２４、第５抵抗２２６および第１キャパシタ２２８は、例えば半導体光源点灯回路１００の立ち上げの際など出力電流Ｉｏｕｔが下側しきい値電流Ｉｌｏよりも小さいときに、１次側制御信号Ｓｃｏｎを、所定の周波数およびデューティ比を有する矩形波信号とするための立ち上げ回路を構成する。Ｉｏｕｔ≪Ｉｌｏの場合、第１信号Ｓ１はハイレベルに固定されるので、立ち上げ回路が第４信号Ｓ４のレベルを遷移させることで、１次側制御信号Ｓｃｏｎのレベルを周期的に変化させる。
【００４６】
駆動回路１３０では、第５信号Ｓ５は第３信号Ｓ３がハイレベルであることを条件のひとつとしてローレベルとなる。すなわち、駆動回路１３０の第１Ｄフリップフロップ２３０は、判定回路２１６においてトランス１１０のコアの磁束が実質的にゼロとなったと判定されたことを条件のひとつとして、第１スイッチング素子１１２をオンすると言える。
【００４７】
ヒステリシス調整回路１３２は周波数比較回路３００としきい値設定回路４００とを含む。
図３は、周波数比較回路３００の構成を示す回路図である。周波数比較回路３００は、第２Ｄフリップフロップ３０２と、パルス生成回路３０４と、第１ＡＮＤゲート３０６と、第２ＡＮＤゲート３０８と、第２タイマ回路３１０と、第３タイマ回路３１２と、第３ＮＡＮＤゲート３１４と、第４ＮＡＮＤゲート３１６と、を有する。
【００４８】
第２Ｄフリップフロップ３０２のクロック端子には１次側制御信号Ｓｃｏｎが入力され、反転出力端子はデータ端子と接続される。第２Ｄフリップフロップ３０２のプリセット端子およびクリア端子は例えば約５Ｖの電源電圧を使用してハイレベルに固定される。第２Ｄフリップフロップ３０２の非反転出力端子は１次側制御信号Ｓｃｏｎが２分周された信号である第９信号Ｓ９を出力する。
【００４９】
パルス生成回路３０４は第９信号Ｓ９を受け、第９信号Ｓ９のレベルの遷移に合わせて所定幅のパルスが現れる第１０信号Ｓ１０を生成する。パルス生成回路３０４は、第２シュミットインバータ３１８と、第７抵抗３２０と、第３シュミットインバータ３２２と、第３キャパシタ３２４と、第１ＸＯＲゲート３２６と、を有する。第１ＸＯＲゲート３２６の第１入力端子には第９信号Ｓ９が入力される。第２Ｄフリップフロップ３０２の非反転出力端子と第１ＸＯＲゲート３２６の第２入力端子との間には、第２シュミットインバータ３１８、第７抵抗３２０、第３シュミットインバータ３２２がこの順に直列に設けられる。第３キャパシタ３２４の一端は、第７抵抗３２０と第３シュミットインバータ３２２との接続ノードに接続され、第３キャパシタ３２４の他端は接地される。
【００５０】
第９信号Ｓ９がローレベルからハイレベルに遷移すると、第３シュミットインバータ３２２の出力信号は第７抵抗３２０の抵抗値と第３キャパシタ３２４の容量値とにより定まる時定数だけ遅延してローレベルからハイレベルに遷移する。第１ＸＯＲゲート３２６は第９信号Ｓ９と第３シュミットインバータ３２２の出力信号との排他的論理和を第１０信号Ｓ１０として生成するので、第１０信号Ｓ１０には第９信号Ｓ９のレベルの遷移に合わせて上記時定数に応じた幅のパルスが現れる。第９信号Ｓ９がハイレベルからローレベルに遷移する場合も同様である。
【００５１】
第１ＡＮＤゲート３０６は、第９信号Ｓ９と第１０信号Ｓ１０との論理積を第１１信号Ｓ１１として生成する。
第２ＡＮＤゲート３０８は、第１０信号Ｓ１０と第２シュミットインバータ３１８の出力信号との論理積を第１２信号Ｓ１２として生成する。
第２タイマ回路３１０、第３タイマ回路３１２はそれぞれ、第１１信号Ｓ１１の立ち上がりエッジに合わせて所定の下側周期Ｔ１、所定の上側周期Ｔ２の長さを有するパルスが現れる第１３信号Ｓ１３、第１５信号Ｓ１５、および第１１信号Ｓ１１の立ち上がりエッジに合わせて下側周期Ｔ１、上側周期Ｔ２の長さを有する逆パルスが現れる第１４信号Ｓ１４、第１６信号Ｓ１６を生成する。下側周期Ｔ１は上側周期Ｔ２よりも小さい。第２タイマ回路３１０、第３タイマ回路３１２はいずれも第１タイマ回路２４２と同様に構成される。
【００５２】
第３ＮＡＮＤゲート３１４は、第１２信号Ｓ１２と第１３信号Ｓ１３と第１５信号Ｓ１５と後述のカウンタ下限設定信号Ｓｃｌとの否定論理積を第１７信号Ｓ１７として生成する。
第４ＮＡＮＤゲート３１６は、第１２信号Ｓ１２と第１４信号Ｓ１４と第１６信号Ｓ１６と後述のカウンタ上限設定信号Ｓｃｕとの否定論理積を第１８信号Ｓ１８として生成する。
【００５３】
図４は、周波数比較回路３００の動作状態を示すタイムチャートである。ここでは説明の便宜上、カウンタ下限設定信号Ｓｃｌおよびカウンタ上限設定信号Ｓｃｕはいずれもハイレベルに固定されているものとする。図４は、上から順に、１次側制御信号Ｓｃｏｎ、第９信号Ｓ９、第１０信号Ｓ１０、第１１信号Ｓ１１、第１３信号Ｓ１３、第１４信号Ｓ１４、第１５信号Ｓ１５、第１６信号Ｓ１６、第１２信号Ｓ１２、第１７信号Ｓ１７および第１８信号Ｓ１８、を示す。
【００５４】
１次側制御信号Ｓｃｏｎはスイッチング周期Ｔ３（＝１／ｆ２）を有する矩形波信号である。時刻ｔ１において、１次側制御信号Ｓｃｏｎはローレベルからハイレベルに遷移する。その遷移に合わせて第９信号Ｓ９はローレベルからハイレベルに遷移する。するとパルス生成回路３０４の作用により、第１０信号Ｓ１０には幅Δｔ１のパルスが現れる。幅Δｔ１のパルスの持続期間中、第９信号Ｓ９はハイレベルを維持するので、第１１信号Ｓ１１にも幅Δｔ１のパルスが現れる。
【００５５】
第２タイマ回路３１０および第３タイマ回路３１２の作用により、第１３信号Ｓ１３、第１５信号Ｓ１５にはそれぞれ、下側周期Ｔ１、上側周期Ｔ２の長さを有するパルスが現れる。また第１４信号Ｓ１４、第１６信号Ｓ１６にはそれぞれ、下側周期Ｔ１、上側周期Ｔ２の長さを有する逆パルスが現れる。
【００５６】
時刻ｔ１の後の時刻ｔ２において、第２Ｄフリップフロップ３０２のデータ端子にローレベルが印加された状態で、１次側制御信号Ｓｃｏｎはローレベルからハイレベルに遷移する。その遷移に合わせて第９信号Ｓ９はハイレベルからローレベルに遷移する。するとパルス生成回路３０４の作用により、第１０信号Ｓ１０には幅Δｔ１のパルスが現れる。幅Δｔ１のパルスの持続期間中、第２シュミットインバータ３１８の出力信号はハイレベルを維持するので、第１２信号Ｓ１２にも幅Δｔ１のパルスが現れる。
【００５７】
図４の例では、Ｔ１＜Ｔ３＜Ｔ２なので、第１２信号Ｓ１２に現れるパルスの持続期間中、第１３信号Ｓ１３はローレベルを維持する。したがって、第１７信号Ｓ１７はハイレベル一定の信号となる。また、第１２信号Ｓ１２に現れるパルスの持続期間中、第１６信号Ｓ１６はローレベルを維持する。したがって、第１８信号Ｓ１８はハイレベル一定の信号となる。
【００５８】
Ｔ１＜Ｔ２＜Ｔ３の場合、図４の例において第１２信号Ｓ１２のパルスが右に移動することに対応する。図４ではこの右に移動したパルスを、実線で示されるパルスの右側に破線で示す。この右に移動したパルスの持続期間中、第１４信号Ｓ１４、第１６信号Ｓ１６はいずれもハイレベルとなるので、第１８信号Ｓ１８に逆パルスが現れる。
Ｔ３＜Ｔ１＜Ｔ２の場合、図４の例において第１２信号Ｓ１２のパルスが左に移動することに対応する。図４ではこの左に移動したパルスを、実線で示されるパルスの左側に破線で示す。この左に移動したパルスの持続期間中、第１３信号Ｓ１３、第１５信号Ｓ１５はいずれもハイレベルとなるので、第１７信号Ｓ１７に逆パルスが現れる。
【００５９】
まとめると、１次側制御信号Ｓｃｏｎのスイッチング周期Ｔ３が上側周期Ｔ２よりも大きい場合すなわち１次側制御信号Ｓｃｏｎの駆動周波数ｆ２が周波数範囲Δｆの下限を下回る場合、第１８信号Ｓ１８に逆パルスが生成され、この逆パルスは後述のようにヒステリシス幅ΔＶｈｙｓを小さくするよう作用する。ヒステリシス幅ΔＶｈｙｓが小さくなると、駆動周波数ｆ２は高くなる。スイッチング周期Ｔ３が下側周期Ｔ１よりも小さい場合すなわち駆動周波数ｆ２が周波数範囲Δｆの上限を上回る場合は同様の理由によりヒステリシス幅ΔＶｈｙｓが大きくなり、駆動周波数ｆ２は低くなる。
【００６０】
図５は、しきい値設定回路４００の構成を示す回路図である。しきい値設定回路４００は、カウンタ回路４０２と、カウンタ上限設定回路４０４と、カウンタ下限設定回路４０６と、Ｄ／Ａ変換回路４０８と、第１演算増幅器４１０と、基準電圧生成回路４１２と、上側しきい値電圧設定回路４１４と、を有する。
【００６１】
カウンタ回路４０２は、第１７信号Ｓ１７および第１８信号Ｓ１８を受け、第１７信号Ｓ１７に立ち上がりエッジが現れるごとに６ビットのデジタル値をカウントダウンし、第１８信号Ｓ１８に立ち上がりエッジが現れるごとにデジタル値をカウントアップする。カウンタ回路４０２はカスケード接続された２つのアップダウンカウンタを有する。そのようなアップダウンカウンタとしては例えば標準ロジックＩＣである７４シリーズの’１９３と同様の機能を有する素子が採用されてもよい。
【００６２】
カウンタ上限設定回路４０４は、６ビットのデジタル値を表す６本の出力信号線の全てがハイレベルの場合ローレベルとなり、それ以外の場合ハイレベルとなるカウンタ上限設定信号Ｓｃｕを生成する。すなわち、デジタル値が上限値（１１１１１１）となった場合、カウンタ上限設定信号Ｓｃｕはローレベルとなり、周波数比較回路３００の第４ＮＡＮＤゲート３１６の作用により第１８信号Ｓ１８はハイレベルに固定され、さらなるカウントアップが制限または禁止される。カウンタ上限設定回路４０４はＡＮＤゲートやＮＡＮＤゲートを使用して上記の機能を実現するよう構成される。
【００６３】
カウンタ下限設定回路４０６は、６ビットのデジタル値を表す６本の出力信号線の全てがローレベルの場合ローレベルとなり、それ以外の場合ハイレベルとなるカウンタ下限設定信号Ｓｃｌを生成する。すなわち、デジタル値が下限値（００００００）となった場合、カウンタ下限設定信号Ｓｃｌはローレベルとなり、周波数比較回路３００の第３ＮＡＮＤゲート３１４の作用により第１７信号Ｓ１７はハイレベルに固定され、さらなるカウントダウンが制限または禁止される。カウンタ下限設定回路４０６はＯＲゲートを使用して上記の機能を実現するよう構成される。
【００６４】
Ｄ／Ａ変換回路４０８は、カウンタ回路４０２によって出力される６ビットのデジタル値をアナログ電圧Ｖａに変換する。Ｄ／Ａ変換回路４０８は、アナログ電圧Ｖａがデジタル値の単調関数となるよう構成されてもよい。Ｄ／Ａ変換回路４０８は、公知のラダー抵抗により構成される。そのようなラダー抵抗型のＤ／Ａ変換回路はよく知られたものであるからここでは詳述しない。
【００６５】
第１演算増幅器４１０の非反転入力端子にはアナログ電圧Ｖａが印加され、反転入力端子は出力端子と接続される。第１演算増幅器４１０はバッファとして機能し、アナログ電圧Ｖａを下側しきい値電圧Ｖｌｏとして出力する。
【００６６】
基準電圧生成回路４１２は、出力電流Ｉｏｕｔの目標値Ｉｒｅｆに対応する基準電圧Ｖｒｅｆを生成する。基準電圧生成回路４１２は電源電圧を２つの抵抗で分圧した分圧電圧を基準電圧Ｖｒｅｆとして出力する。
【００６７】
上側しきい値電圧設定回路４１４は、下側しきい値電圧Ｖｌｏおよび基準電圧Ｖｒｅｆを受け、基準電圧Ｖｒｅｆが上側しきい値電圧Ｖｈｉと下側しきい値電圧Ｖｌｏとの実質的な中心となるように上側しきい値電圧Ｖｈｉを生成する。上側しきい値電圧設定回路４１４は、Ｖｒｅｆ−Ｖｌｏ≒Ｖｈｉ−Ｖｒｅｆが満たされるように上側しきい値電圧Ｖｈｉを生成する。すなわち、下側しきい値電圧Ｖｌｏが低く（高く）なるとその分上側しきい値電圧Ｖｈｉは高く（低く）なり、ヒステリシス幅ΔＶｈｙｓは大きく（小さく）なる。
【００６８】
上側しきい値電圧設定回路４１４は、第２演算増幅器４１６と、第８抵抗４１８と、第９抵抗４２０と、を有する。第８抵抗４１８および第９抵抗４２０は実質的に等しい抵抗値を有し、第２演算増幅器４１６の出力端子と第１演算増幅器４１０の出力端子との間に直列に接続される。第２演算増幅器４１６の非反転入力端子には基準電圧Ｖｒｅｆが印加され、反転入力端子は第８抵抗４１８と第９抵抗４２０との接続ノードと接続される。第２演算増幅器４１６は出力端子から上側しきい値電圧Ｖｈｉを出力する。
【００６９】
以上の構成による半導体光源点灯回路１００の動作を説明する。
図６は、半導体光源点灯回路１００の動作状態を示すタイムチャートである。図６は、上から順に、出力電流Ｉｏｕｔ、１次巻き線１３６を流れる１次電流Ｉｐ、リセット電流Ｉｒ、を示す。時刻ｔ３において出力電流Ｉｏｕｔは下側しきい値電流Ｉｌｏを下回り、第１スイッチング素子１１２はオンされる。第１スイッチング素子１１２がオン状態となる期間であるオン期間ＴＰＯＮにおいて、１次電流Ｉｐは上昇し、それに伴い出力電流Ｉｏｕｔも上昇する。時刻ｔ４において出力電流Ｉｏｕｔは上側しきい値電流Ｉｈｉを上回り、第１スイッチング素子１１２はオフされオン期間ＴＰＯＮは終了する。第１スイッチング素子１１２がオフ状態となる期間であるオフ期間ＴＰＯＦＦにおいて、１次電流Ｉｐは実質的にゼロとなり出力電流Ｉｏｕｔは減少する。また、リセット電流Ｉｒがリセット用巻き線１４０を流れる。トランス１１０のコアの磁束が減少するにつれてリセット電流Ｉｒは減少し、時刻ｔ５において実質的にゼロとなる。このようにリセット電流Ｉｒが流れる期間をリセット期間ＴＰＲＥと称してもよい。時刻ｔ５の後の時刻ｔ６において、出力電流Ｉｏｕｔは下側しきい値電流Ｉｌｏを下回り、第１スイッチング素子１１２は再びオンされる。
【００７０】
本実施の形態に係る半導体光源点灯回路１００によると、出力段に平滑用のキャパシタが設けられていないので第１スイッチング素子１１２のオンオフに対する出力電流Ｉｏｕｔの追従性がより良くなる。すなわち、第１スイッチング素子１１２がオフされると出力電流Ｉｏｕｔは小さくなり、第１スイッチング素子１１２がオンされると出力電流Ｉｏｕｔは大きくなる。そして、出力電流Ｉｏｕｔを目標値Ｉｒｅｆ付近で安定化させるために、平滑化の代わりに出力電流Ｉｏｕｔのヒステリシス制御が採用されている。これらの結果、電流フィードバックにおける応答を高速化できる。例えば、半導体光源点灯回路１００の負荷であるＬＥＤの個数が第２スイッチング素子１２６および切替信号生成回路１２８の作用により切り替えられたときに、出力電流Ｉｏｕｔをそのような負荷の変動により速く追従させることができる。
【００７１】
図７(ａ）、（ｂ）は、駆動対象のＬＥＤの個数を変化させたときの出力電流Ｉｏｕｔおよび出力電圧Ｖｏｕｔの波形を示す波形図である。図７(ａ）は駆動対象のＬＥＤの個数を増やした場合、図７（ｂ）は減らした場合にそれぞれ対応する。図７（ａ）について、時刻ｔ７において第２スイッチング素子１２６をオンからオフとすることにより半導体光源点灯回路１００の駆動対象に第２ＬＥＤ１２４が追加される。それに伴い出力電圧Ｖｏｕｔは変化するが、出力電流Ｉｏｕｔは良くヒステリシス制御されておりその平均値はほぼ変化しないことが分かる。図７（ｂ）について、時刻ｔ８において第２スイッチング素子１２６をオフからオンとすることにより半導体光源点灯回路１００の駆動対象から第２ＬＥＤ１２４が外される。それに伴い出力電圧Ｖｏｕｔは変化するが、出力電流Ｉｏｕｔは良くヒステリシス制御されておりその平均値はほぼ変化しないことが分かる。
【００７２】
半導体光源点灯回路が正極出力の場合、ＬＥＤが地絡した場合を考慮して出力電流の検出はハイサイドで行われる場合が多い。ここで負荷が変化すると、検出箇所の電位も変化するので、正確な出力電流の検出が困難となる。また、検出回路の構成もより複雑となりうる。そこで、本実施の形態に係る半導体光源点灯回路１００では負極出力が採用され、正極側すなわち接地側の出力に電流検出抵抗１２０が設けられる。これにより、負荷（出力電圧Ｖｏｕｔ）が変化しても、その変化による出力電流Ｉｏｕｔの検出箇所の電位への影響は少なく、安定して出力電流Ｉｏｕｔを検出できる。
【００７３】
出力電流Ｉｏｕｔをヒステリシス制御する際、入力電圧Ｖｉｎまたは負荷が変化すると出力電流Ｉｏｕｔの上昇や下降の傾きが変化するので、スイッチング周波数ｆ１が変化しうる。そこで、本実施の形態に係る半導体光源点灯回路１００では、スイッチング周波数ｆ１が周波数範囲Δｆに入るように上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差が調整される。これにより、入出力条件の変化に伴うスイッチング周波数ｆ１の変化を抑えることができる。特に、周波数範囲Δｆを既知のラジオノイズの周波数帯域を避けるよう設定することにより、ラジオノイズによる半導体光源点灯回路１００への悪影響を抑えることができる。
【００７４】
なお、負荷であるＬＥＤの個数を変化させたときに上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差がどのように変化するかは、半導体光源点灯回路１００の回路定数やＬＥＤの性質によりまちまちである。例えば、ＬＥＤの個数を減らすと出力電圧Ｖｏｕｔが接地電位に近づき、出力電流Ｉｏｕｔの上昇の傾きはより急となる。しかしながら出力電流Ｉｏｕｔの下降の傾きはより緩やかとなる。したがって、上側しきい値電流Ｉｈｉと下側しきい値電流Ｉｌｏとの差が大きくなる場合もあれば小さくなる場合もある。
【００７５】
図８（ａ）〜（ｃ）は、ＬＥＤの個数の変化による下側しきい値電流Ｉｌｏ、上側しきい値電流Ｉｈｉの振る舞いを説明するための説明図である。図８(ａ）はＬＥＤの個数を変化させる前の出力電流Ｉｏｕｔの波形図である。この場合の上側しきい値電流Ｉｈｉ１と下側しきい値電流Ｉｌｏ１との差をΔＩ１と表記する。
【００７６】
図８（ｂ）、（ｃ）はそれぞれ、ＬＥＤの個数を減らした場合の出力電流Ｉｏｕｔの波形図である。ＬＥＤの個数を減らした場合に、出力電流Ｉｏｕｔの上昇、下降の傾きが図８（ｂ）に示されるように変化する場合、スイッチング周期Ｔ３を維持するために、上側しきい値電流Ｉｈｉ２と下側しきい値電流Ｉｌｏ２との差ΔＩ２が差ΔＩ１よりも大きくなる。ＬＥＤの個数を減らした場合に、出力電流Ｉｏｕｔの上昇、下降の傾きが図８（ｃ）に示されるように変化する場合、スイッチング周期Ｔ３を維持するために、上側しきい値電流Ｉｈｉ３と下側しきい値電流Ｉｌｏ３との差ΔＩ３が差ΔＩ１よりも小さくなる。
【００７７】
また、本実施の形態に係る半導体光源点灯回路１００では、リセット期間ＴＰＲＥが終了するまでは第１スイッチング素子１１２はオフされたままとされる。したがって、トランス１１０のコアのリセットをより確実に完了させることができ、トランス１１０の飽和を避けることができる。これにより、トランス１１０としてより小型で廉価なトランスを採用することができる。
【００７８】
（第２の実施の形態）
図９は、第２の実施の形態に係る半導体光源点灯回路５００の構成を示す回路図である。半導体光源点灯回路５００は車載バッテリ１０４と接続され、第１ＬＥＤ１２２、第２ＬＥＤ１２４に出力電流Ｉｏｕｔを供給し、それらを点灯させる。半導体光源点灯回路５００は、入力キャパシタ１０６と、第３ダイオード１３４と、第１スイッチング素子１１２と、トランス１１０と、第１ダイオード１１４と、第２ダイオード１１６と、インダクタ１１８と、インダクタ電流検出抵抗５０２と、第１出力平滑キャパシタ５０４と、第２出力平滑キャパシタ５０６と、電流検出抵抗１２０と、第２スイッチング素子１２６と、制御回路５０８と、を備える。
【００７９】
インダクタ電流検出抵抗５０２はインダクタ１１８と電流検出抵抗１２０との間に設けられる。第１出力平滑キャパシタ５０４の一端はインダクタ電流検出抵抗５０２と電流検出抵抗１２０との接続ノードと接続され、他端は第２ＬＥＤ１２４のアノードと接続される。第２出力平滑キャパシタ５０６の一端は第１出力平滑キャパシタ５０４の他端と接続され、他端は第２ＬＥＤ１２４のカソードと接続される。
【００８０】
制御回路５０８は、インダクタ１１８から出力されるインダクタ電流ＩＬを用いたピーク電流モード制御を行う。制御回路５０８は、エラー増幅器５１０と、第３演算増幅器５１２と、第４コンパレータ５１４と、ＲＳフリップフロップ５１６と、を含む。エラー増幅器５１０は、第１出力平滑キャパシタ５０４の一端の電圧と基準電圧Ｖｒｅｆとの差に対応する電圧をエラー電圧Ｖｅｒｒとして出力する。第３演算増幅器５１２は、インダクタ電流検出抵抗５０２の両端電圧を所定の利得で増幅し、インダクタ電流ＩＬの大きさを示すインダクタ検出電圧ＶＬとして出力する。第４コンパレータ５１４はエラー電圧Ｖｅｒｒとインダクタ検出電圧ＶＬとを比較し、その比較結果を比較電圧Ｖｃとして出力する。ＲＳフリップフロップ５１６のセット端子には所定の周波数の基本クロック信号Ｓｃｌｏｃｋが入力される。リセット端子には比較電圧Ｖｃが印加される。ＲＳフリップフロップ５１６の非反転出力端子と第１スイッチング素子１１２のゲートとが接続される。
【００８１】
以上、実施の形態に係る半導体光源点灯回路の構成と動作について説明した。これらの実施の形態は例示であり、その各構成要素や各処理の組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【符号の説明】
【００８２】
１００ 半導体光源点灯回路、 １０２ 制御回路、 １０８ リセット回路、 １１０ トランス、 １１４ 第１ダイオード、 １１６ 第２ダイオード、 １１８ インダクタ、 １２０ 電流検出抵抗、 ５００ 半導体光源点灯回路。
【特許請求の範囲】
【請求項１】
半導体光源に流れる駆動電流を生成する半導体光源点灯回路であって、
１次巻き線の一端に入力電圧が印加されたトランスと、
前記トランスの１次巻き線の他端と固定電圧端子との間に接続されたスイッチング素子と、
アノードが前記トランスの２次巻き線の一端と接続された第１ダイオードと、
アノードが前記トランスの２次巻き線の他端と接続された第２ダイオードと、
一端が前記第１ダイオードのカソードおよび前記第２ダイオードのカソードの両方と接続されたインダクタと、
駆動電流の大きさが所定の第１しきい値を上回ると前記スイッチング素子をオフし、駆動電流の大きさが前記第１しきい値よりも小さい第２しきい値を下回ると前記スイッチング素子をオンする制御回路と、を備えることを特徴とする半導体光源点灯回路。
【請求項２】
前記スイッチング素子がオフされると駆動電流は小さくなり、前記スイッチング素子がオンされると駆動電流は大きくなるよう構成されたことを特徴とする請求項１に記載の半導体光源点灯回路。
【請求項３】
一端が前記インダクタの他端と接続され、他端が接地された電流検出抵抗をさらに備え、
前記制御回路は、前記電流検出抵抗の両端電圧を駆動電流の大きさを示す電圧として使用することを特徴とする請求項１または２に記載の半導体光源点灯回路。
【請求項４】
前記制御回路は、前記スイッチング素子のスイッチング周波数が所定の周波数範囲に入るように、前記第１しきい値と前記第２しきい値との差を調整することを特徴とする請求項１から３のいずれかに記載の半導体光源点灯回路。
【請求項５】
半導体光源は直列に接続された複数の半導体光源であり、
本半導体光源点灯回路は、直列に接続された複数の半導体光源のうちの少なくともひとつの半導体光源と並列に接続されたバイパススイッチをさらに備えることを特徴とする請求項１から４のいずれかに記載の半導体光源点灯回路。
【請求項６】
前記スイッチング素子がオフされたとき、前記トランスのコアの磁束をリセット電流に変換することによって低減させるリセット回路をさらに備え、
前記制御回路は、
前記スイッチング素子がオフされた後、前記リセット電流の大きさに基づき前記トランスのコアの磁束が実質的にゼロとなったか否かを判定する判定回路と、
前記判定回路において実質的にゼロとなったと判定されたことを条件のひとつとして、前記スイッチング素子をオンするスイッチ駆動回路と、を含むことを特徴とする請求項１から５のいずれかに記載の半導体光源点灯回路。
【請求項１】
半導体光源に流れる駆動電流を生成する半導体光源点灯回路であって、
１次巻き線の一端に入力電圧が印加されたトランスと、
前記トランスの１次巻き線の他端と固定電圧端子との間に接続されたスイッチング素子と、
アノードが前記トランスの２次巻き線の一端と接続された第１ダイオードと、
アノードが前記トランスの２次巻き線の他端と接続された第２ダイオードと、
一端が前記第１ダイオードのカソードおよび前記第２ダイオードのカソードの両方と接続されたインダクタと、
駆動電流の大きさが所定の第１しきい値を上回ると前記スイッチング素子をオフし、駆動電流の大きさが前記第１しきい値よりも小さい第２しきい値を下回ると前記スイッチング素子をオンする制御回路と、を備えることを特徴とする半導体光源点灯回路。
【請求項２】
前記スイッチング素子がオフされると駆動電流は小さくなり、前記スイッチング素子がオンされると駆動電流は大きくなるよう構成されたことを特徴とする請求項１に記載の半導体光源点灯回路。
【請求項３】
一端が前記インダクタの他端と接続され、他端が接地された電流検出抵抗をさらに備え、
前記制御回路は、前記電流検出抵抗の両端電圧を駆動電流の大きさを示す電圧として使用することを特徴とする請求項１または２に記載の半導体光源点灯回路。
【請求項４】
前記制御回路は、前記スイッチング素子のスイッチング周波数が所定の周波数範囲に入るように、前記第１しきい値と前記第２しきい値との差を調整することを特徴とする請求項１から３のいずれかに記載の半導体光源点灯回路。
【請求項５】
半導体光源は直列に接続された複数の半導体光源であり、
本半導体光源点灯回路は、直列に接続された複数の半導体光源のうちの少なくともひとつの半導体光源と並列に接続されたバイパススイッチをさらに備えることを特徴とする請求項１から４のいずれかに記載の半導体光源点灯回路。
【請求項６】
前記スイッチング素子がオフされたとき、前記トランスのコアの磁束をリセット電流に変換することによって低減させるリセット回路をさらに備え、
前記制御回路は、
前記スイッチング素子がオフされた後、前記リセット電流の大きさに基づき前記トランスのコアの磁束が実質的にゼロとなったか否かを判定する判定回路と、
前記判定回路において実質的にゼロとなったと判定されたことを条件のひとつとして、前記スイッチング素子をオンするスイッチ駆動回路と、を含むことを特徴とする請求項１から５のいずれかに記載の半導体光源点灯回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−９３２１４（Ｐ２０１３−９３２１４Ａ）
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願番号】特願２０１１−２３４６５１（Ｐ２０１１−２３４６５１）
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００００１１３３）株式会社小糸製作所 (1,575)
【Ｆターム（参考）】
【公開日】平成２５年５月１６日（２０１３．５．１６）
【国際特許分類】
【出願日】平成２３年１０月２６日（２０１１．１０．２６）
【出願人】（０００００１１３３）株式会社小糸製作所 (1,575)
【Ｆターム（参考）】
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