半導体素子の駆動回路
【課題】負電位の印加により導通状態となるノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現すること。
【解決手段】給電ラインＡ上のｐチャネル型ＦＥＴによる高速スイッチング素子Ｓのソース電位Ｖｓを降圧用抵抗Ｒ１により降圧させた駆動信号ＶＧｏを、降圧用抵抗Ｒ１と接地電位ラインＢとの間に接続したｎＭＯＳＦＥＴ５のオン時に、高速スイッチング素子ＳのゲートＧに出力する。ｎＭＯＳＦＥＴ５は、給電ラインＡの電圧（高速スイッチング素子Ｓよりも交流成分を含む直流電圧Ｖｉの入力側の電位）を用いて補助駆動回路７のマイクロコンピュータが生成したスイッチング用の駆動信号ＶＧｉによりオンオフされる。マイクロコンピュータは、給電ラインＡの交流成分を含む直流電圧Ｖｉから生成した定電圧により作動する。したがって、高速スイッチング素子Ｓのスイッチングに専用の電源が不要となる。
【解決手段】給電ラインＡ上のｐチャネル型ＦＥＴによる高速スイッチング素子Ｓのソース電位Ｖｓを降圧用抵抗Ｒ１により降圧させた駆動信号ＶＧｏを、降圧用抵抗Ｒ１と接地電位ラインＢとの間に接続したｎＭＯＳＦＥＴ５のオン時に、高速スイッチング素子ＳのゲートＧに出力する。ｎＭＯＳＦＥＴ５は、給電ラインＡの電圧（高速スイッチング素子Ｓよりも交流成分を含む直流電圧Ｖｉの入力側の電位）を用いて補助駆動回路７のマイクロコンピュータが生成したスイッチング用の駆動信号ＶＧｉによりオンオフされる。マイクロコンピュータは、給電ラインＡの交流成分を含む直流電圧Ｖｉから生成した定電圧により作動する。したがって、高速スイッチング素子Ｓのスイッチングに専用の電源が不要となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路のスイッチング等に用いられる半導体素子を駆動するための回路に関するものである。
【背景技術】
【０００２】
ＦＥＴ（電界効果トランジスタ）のような半導体素子は、給電ライン上でのスイッチングを必要とする電力変換回路（直流入力−交流出力、交流入力−直流出力、直流入力−直流出力、交流入力−交流出力）におけるスイッチングデバイスとして多用されている。このような半導体素子のスイッチングには、専用の電源を有する駆動回路が用いられる。
【０００３】
例えば、高耐圧で大電流を流すことができる高速スイッチングが可能な半導体素子として知られている窒化ガリウム（ＧａＮ）を用いたＦＥＴには、デプレッション型ＦＥＴのものもある。デプレッション型ＦＥＴはノーマリーオンの特性を有しており、ゲート電圧が負のときにドレイン−ソース間がオフとなり、ゲート電圧がゼロ又は正のときにドレイン−ソース間がオンとなる。このようなデプレッション型ＦＥＴにおいては、主電源の投入と同時にドレイン−ソース間が短絡しないようにすることが好ましい。
【０００４】
そこで、主電源と同時に電圧が確立する電源をゲートオフ用の電源とし、ゲートオン用の電源を制御電源から導入することで、制御電源のシャットダウン時に窒化ガリウムＦＥＴを確実にゲートオフさせるようにしたゲート駆動回路が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２４２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、例えば発電機で発電した電力の昇圧回路や降圧回路のように、電位が変動する給電ライン上で半導体素子をスイッチングさせる場合には、給電ラインの電位が変動しても半導体素子がスイッチングできるような駆動信号を駆動回路で生成しなければならない。その場合には、単なる定電圧電源を駆動回路の電源として使用することができず、より複雑な構成の電源を使用しなければならなくなる。そのような電源の使用は、駆動回路の大型化や消費電力の増大につながり、好ましいものではない。
【０００７】
本発明は前記事情に鑑みなされたもので、本発明の目的は、ｐチャネル型ＦＥＴやデプレッション型ＦＥＴのように、負電位の印加により導通状態となるノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載した本発明の半導体素子の駆動回路は、
電力変換回路の給電ライン上でオンオフするノーマリーオン型の半導体素子を駆動するための回路であって、
前記給電ラインに分岐接続された降圧用抵抗と、
前記降圧用抵抗と接地ラインとを接続するノーマリーオフ型のスイッチング素子と、
前記給電ラインの電圧を用いて生成した、前記降圧用抵抗の前記スイッチング素子側の接続端に現れる電位よりも高い電位のスイッチング用の駆動信号を、前記スイッチング素子に出力する補助駆動回路とを備えており、
前記スイッチング素子のスイッチングに伴い前記接続端に現れる電位の信号により、前記半導体素子を駆動する、
ことを特徴とする。
【０００９】
請求項１に記載した本発明の半導体素子の駆動回路によれば、スイッチング素子の高電位側（例えば、ｎチャネル型ＭＯＳＦＥＴの場合はソース）に対する降圧用抵抗の接続端の電位、即ち、給電ラインの電位から降圧用抵抗での電圧降下分を差し引いた電位と比較すると、補助駆動回路がスイッチング素子に出力する駆動信号はそれよりも高電位となる。したがって、補助駆動回路の駆動信号によってスイッチング素子はオンオフ制御される。
【００１０】
そして、スイッチング素子のオン時には、降圧用抵抗の接続端の電位が接地電位となるので、接続端の電位と給電ラインの電位との差は、給電ラインの電位に負の符号を付けた負電圧となる。したがって、給電ラインの電位が変動しても、その電位に対して一定以上の電位差を有する負電圧の信号を、専用の電源を用いずに半導体素子に出力することができる。よって、ノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することができる。
【００１１】
また、請求項２に記載した本発明の半導体素子の駆動回路は、請求項１に記載した本発明の半導体素子の駆動回路において、前記降圧用抵抗で生じる電圧降下量よりも降伏電圧が低いツェナーダイオードを、前記給電ラインと前記接続端との間に逆バイアス状態で接続し、かつ、前記接続端と前記スイッチング素子との間に分圧用抵抗を直列に接続し、前記スイッチング素子のオン時に前記ツェナーダイオードの降伏電圧分だけ前記給電ラインの電位よりも低い電位で前記接続端に現れる信号により、前記半導体素子を駆動することを特徴とする。
【００１２】
請求項２に記載した本発明の半導体素子の駆動回路によれば、請求項１に記載した本発明の半導体素子の駆動回路において、給電ラインと降圧用抵抗の接続端との間に逆バイアス状態で接続したツェナーダイオードの降伏電圧が、ツェナーダイオードと並列に接続される降圧用抵抗で生じる電圧降下量よりも低い。そのため、スイッチング素子のオン時に降圧用抵抗のスイッチング素子に対する接続端には、給電ラインの電位よりもツェナーダイオードの降伏電圧分だけ低い電位が現れる。
【００１３】
したがって、給電ラインの電位の変動に影響されることなく、その電位に対して常に一定の電位差を有する負電圧の信号を、専用の電源を用いずに半導体素子に出力することができる。よって、ノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することができる。
【発明の効果】
【００１４】
本発明の半導体素子の駆動回路によれば、負電位の印加により導通状態となるノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る半導体素子の駆動回路により駆動されるｐチャネル型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図２】本発明の第１実施形態に係る半導体素子の駆動回路により駆動されるｎチャネル型のデプレッション型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図３】図１及び図２の補助駆動回路の概略構成を示す回路図である。
【図４】図１及び図２の降圧チョッパ回路における各部の電位を示すタイミングチャートである。
【図５】本発明の第２実施形態に係る半導体素子の駆動回路により駆動されるｐチャネル型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図６】本発明の第２実施形態に係る半導体素子の駆動回路により駆動されるｎチャネル型のデプレッション型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図７】図５及び図６の降圧チョッパ回路における各部の電位を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
（第１実施形態）
まず、図１乃至図４を参照して、本発明の第１実施形態に係る半導体素子の駆動回路を備えた降圧チョッパ回路について説明する。なお、本実施形態では、例えば発電機で発電した電力の電圧を降圧チョッパ回路によって降圧させるものとする。
【００１８】
図１及び図２に示す第１実施形態の降圧チョッパ回路１（請求項中の電力変換回路に相当）は、給電ラインＡと接地ラインＢとの間に入力される、交流成分を含む直流電圧Ｖｉを降圧して、直流電圧Ｖｏを出力するものである。そのために、降圧チョッパ回路１は、ゲート駆動回路３（請求項中の半導体素子の駆動回路に相当）により駆動される高速スイッチング素子Ｓ（請求項中の半導体素子に相当）と、インダクタＬ及びコンデンサＣによるＬＣ回路と、逆流防止用のダイオードＤとを有している。このうち、ＬＣ回路とダイオードＤは、公知の降圧チョッパ回路において採用されているごく一般的な接続関係にあるので、ここでの詳説は省略する。
【００１９】
高速スイッチング素子Ｓには、ノーマリーオン型の半導体素子が用いられている。具体的には、図１に示す降圧チョッパ回路１ではｐチャネル型ＦＥＴを用い、図２に示す降圧チョッパ回路１ではデプレッション型のｎチャネル型ＦＥＴを用いている。
【００２０】
ゲート駆動回路３は、高速スイッチング素子Ｓのソース電位Ｖｓを降圧し駆動信号ＶＧｏとしてゲートＧに印加するために、図１に示す降圧チョッパ回路１では高速スイッチング素子Ｓよりも交流成分を含む直流電圧Ｖｉの入力側に設けられ、図２に示す降圧チョッパ回路１では高速スイッチング素子Ｓよりも直流電圧Ｖｏの出力側に設けられる。
【００２１】
ゲート駆動回路３は、給電ラインＡに分岐接続された降圧用抵抗Ｒ１と、この降圧用抵抗Ｒ１と接地ラインＢとを接続するノーマリーオフ型のｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳＦＥＴ」と略記する。請求項中のスイッチング素子に相当）５と、給電ラインＡの電圧（高速スイッチング素子Ｓよりも交流成分を含む直流電圧Ｖｉの入力側の電位）を用いて生成したスイッチング用の駆動信号を、ｎＭＯＳＦＥＴ５のゲートＧに出力する補助駆動回路７とを備えている。
【００２２】
補助駆動回路７は、図３に示すように、ＤＣ−ＤＣコンバータ７１とマイクロコンピュータ７３と電圧センサ７５とを有している。ＤＣ−ＤＣコンバータ７１は、入力側の交流成分を含む直流電圧Ｖｉから定電圧Ｖｉ２を生成してマイクロコンピュータ７３に供給する。マイクロコンピュータ７３は、駆動信号ＶＧｉを生成してｎＭＯＳＦＥＴ５のゲートＧに出力する。電圧センサ７５は、例えば、降圧チョッパ回路１の出力である直流電圧Ｖｏを分圧する等して直流電圧Ｖｏの電圧値に対応する電位のアナログ信号を生成し、マイクロコンピュータ７３に出力する。
【００２３】
マイクロコンピュータ７３は、電圧センサ７５からのアナログ信号をデジタル変換するＡ／Ｄコンバータ７３ａと、Ａ／Ｄコンバータ７３ａからのデジタル値が入力されるＣＰＵ７３ｂと、ＣＰＵ７３ｂの制御により信号レベルが「Ｈ」レベルと「Ｌ」レベルとに周期的に切り換わる駆動信号ＶＧｉを生成し出力ポートから出力するディスクリート機能部７３ｃとを有している。
【００２４】
ＣＰＵ７３ｂは、電圧センサ７５からＡ／Ｄコンバータ７５ａを介して入力されるデジタル値、つまり、直流電圧Ｖｏの電圧値に応じて決定したデューティー比で、ディスクリート機能部７３ｃが出力する駆動信号ＶＧｉの信号レベルを「Ｈ」レベルと「Ｌ」レベルとの相互間で切り換えさせる。
【００２５】
このような構成により補助駆動回路７のマイクロコンピュータ７３は、ｎＭＯＳＦＥＴ５のドレインＤに対する降圧用抵抗Ｒ１の接続端ａに現れる電位よりも高い電位のスイッチング用の駆動信号ＶＧｉを、ｎＭＯＳＦＥＴ５のゲートＧに出力する。
【００２６】
以上の構成による本実施形態の降圧チョッパ回路１においては、不図示の発電機から入力される交流成分を含む直流電圧Ｖｉが周期的に変化するので、図４（ａ）のタイミングチャートに示すように、高速スイッチング素子Ｓのソース電位Ｖｓも周期的に変化する。このソース電位Ｖｓから補助駆動回路７で生成されるｎＭＯＳＦＥＴ５の駆動信号ＶＧｉは、高速スイッチング素子Ｓをオンオフさせるタイミングに合わせた周期の、図４（ｂ）のタイミングチャートに示すようなパルス信号となる。
【００２７】
そして、ｎＭＯＳＦＥＴ５のゲート電位は、駆動信号ＶＧｉのオフ時に接地電位（０Ｖ）となり、駆動信号ＶＧｉのオン時には降圧用抵抗Ｒ１の接続端ａに現れる電位よりも高い電位、即ち、ｎＭＯＳＦＥＴ５のオン電圧ＶＧＳＯＮよりも高い電位となる。したがって、ｎＭＯＳＦＥＴ５は、駆動信号ＶＧｉのオン時にオンとなり、駆動信号ＶＧｉのオフ時にオフとなる。
【００２８】
ｎＭＯＳＦＥＴ５がオンすると、ｎＭＯＳＦＥＴ５のドレインＤ−ソースＳ間が導通状態となるので、ｎＭＯＳＦＥＴ５のドレイン電位ＶＤ が接地電位（０Ｖ）となる。このため、ｎＭＯＳＦＥＴ５のドレインＤに接続される降圧用抵抗Ｒ１の接続端ａの電位も接地電位（０Ｖ）となる。
【００２９】
一方、ｎＭＯＳＦＥＴ５がオフすると、ｎＭＯＳＦＥＴ５のドレイン−ソース間が非導通状態となるので、ｎＭＯＳＦＥＴ５のドレイン電位ＶＤ と降圧用抵抗Ｒ１の接続端ａの電位とが、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００３０】
したがって、ゲート駆動回路３が高速スイッチング素子ＳのゲートＧに出力する駆動信号ＶＧｏの電位は、図４（ｃ）のタイミングチャートに示すように、ｎＭＯＳＦＥＴ５がオンの間は接地電位（０Ｖ）となり、ｎＭＯＳＦＥＴ５がオフの間は、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００３１】
このため、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳは、図４（ｄ）のタイミングチャートに示すように、ゲート駆動回路３の駆動信号ＶＧｏが接地電位（０Ｖ）の間は、ソース電位Ｖｓの符号を反転させた−Ｖｓとなり、駆動信号ＶＧｏが高速スイッチング素子Ｓのソース電位Ｖｓの間は、接地電位（０Ｖ）となる。
【００３２】
したがって、高速スイッチング素子Ｓは、ゲート駆動回路３の駆動信号ＶＧｏが接地電位（０Ｖ）であるとオンとなり、駆動信号ＶＧｏが負の電位（−Ｖｓ）であるとオフになる。
【００３３】
なお、本実施形態の降圧チョッパ回路１では、入力側の交流成分を含む直流電圧Ｖｉの電位が周期的に変動するのに合わせて、ゲート駆動回路３の駆動信号ＶＧｏが接地電位（０Ｖ）であるときの、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳも周期的に変化する。したがって、高速スイッチング素子Ｓのソース電位Ｖｓや入力側の交流成分を含む直流電圧Ｖｉの変動が、ゲート−ソース間電圧ＶＧＳが変動許容範囲に収まる程度のものである場合は、本実施形態の降圧チョッパ回路１を利用することができる。
【００３４】
このように構成した本実施形態の降圧チョッパ回路１によれば、給電ラインＡの電位（交流成分を含む直流電圧Ｖｉ及び高速スイッチング素子Ｓのソース電位Ｖｓ）が変動しても、その電位に対して一定以上の電位差を有する負電圧の信号を、専用の電源を用いずにゲート駆動回路３により高速スイッチング素子ＳのゲートＧに出力することができる。よって、図１のｐチャネル型ＦＥＴや図２デプレッション型のｎチャネル型ＦＥＴのような、ノーマリーオン型の半導体素子を高速スイッチング素子Ｓとして用いた場合に、その駆動に適したゲート駆動回路３を、専用の電源を用いずに実現することができる。
【００３５】
（第２実施形態）
次に、図５乃至図７を参照して、本発明の第２実施形態に係る半導体素子の駆動回路を備えた降圧チョッパ回路について説明する。本実施形態でも、降圧チョッパ回路によって電圧を降圧させる電力は、例えば発電機で発電した電力であるものとする。
【００３６】
図５及び図６に示す第２実施形態の降圧チョッパ回路１Ａ（請求項中の電力変換回路に相当）は、ゲート駆動回路３Ａの構成が第１実施形態の降圧チョッパ回路１と異なっている。即ち、本実施形態の降圧チョッパ回路１Ａにおけるゲート駆動回路３Ａでは、降圧用抵抗Ｒ１と並列にツェナーダイオードＺを接続し、かつ、降圧用抵抗Ｒ１の接続端ａとｎＭＯＳＦＥＴ５のドレインＤとの間に分圧用抵抗Ｒ２を直列に接続している。なお、ツェナーダイオードＺの降伏電圧Ｖｚは、降圧用抵抗Ｒ１における電圧降下量よりも低い。
【００３７】
したがって、降圧用抵抗Ｒ１の抵抗値をｒ１、分圧用抵抗Ｒ２の抵抗値をｒ２とした場合、ツェナーダイオードＺの降伏電圧Ｖｚは、
｛ｒ１／（ｒ１＋ｒ２）｝Ｖｓ＞Ｖｚ
の関係が成立する値となっている。
【００３８】
以上の構成による本実施形態の降圧チョッパ回路１Ａにおける高速スイッチング素子Ｓのソース電位Ｖｓや補助駆動回路７が生成するｎＭＯＳＦＥＴ５の駆動信号ＶＧｉは、図７（ａ），（ｂ）に示すように、図４（ａ），（ｂ）に示す、第１実施形態の降圧チョッパ回路１における高速スイッチング素子Ｓのソース電位Ｖｓや補助駆動回路７が生成するｎＭＯＳＦＥＴ５の駆動信号ＶＧｉと同じである。したがって、ｎＭＯＳＦＥＴ５のドレインＤ−ソースＳ間は、駆動信号ＶＧｉのオン時にオンとなり、オフ時にオフとなる。
【００３９】
そして、ｎＭＯＳＦＥＴ５がオンすると、ｎＭＯＳＦＥＴ５のドレインＤ−ソースＳ間が導通状態となるので、ツェナーダイオードＺのアノードの電位、つまり、分圧用抵抗Ｒ２に対する降圧用抵抗Ｒ１の接続端ａの電位が、高速スイッチング素子Ｓのソース電位ＶｓからツェナーダイオードＺの降伏電圧Ｖｚ分だけ電圧降下した電位となる。
【００４０】
一方、ｎＭＯＳＦＥＴ５がオフすると、ｎＭＯＳＦＥＴ５のドレイン−ソース間が非導通状態となるので、ｎＭＯＳＦＥＴ５のドレイン電位ＶＤ と降圧用抵抗Ｒ１の接続端ａの電位とが、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００４１】
したがって、ゲート駆動回路３Ａが高速スイッチング素子ＳのゲートＧに出力する駆動信号ＶＧｏの電位は、図７（ｃ）のタイミングチャートに示すように、ｎＭＯＳＦＥＴ５のがオンの間は、高速スイッチング素子Ｓのソース電位ＶｓからツェナーダイオードＺの降伏電圧Ｖｚ分だけ電圧降下した電位（Ｖｓ−Ｖｚ）となり、ｎＭＯＳＦＥＴ５がオフの間は、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００４２】
このため、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳは、図４（ｄ）のタイミングチャートに示すように、ゲート駆動回路３Ａの駆動信号ＶＧｏが、ソース電位Ｖｓから降伏電圧Ｖｚ分だけ電圧降下した電位（Ｖｓ−Ｖｚ）の間は、降伏電圧Ｖｚの符号を反転させた−Ｖｚとなり、駆動信号ＶＧｏが高速スイッチング素子Ｓソース電位Ｖｓの間は、接地電位（０Ｖ）となる。
【００４３】
したがって、高速スイッチング素子Ｓは、ゲート駆動回路３Ａの駆動信号ＶＧｏが接地電位（０Ｖ）であるとオンとなり、駆動信号ＶＧｏが負の電位（−Ｖｚ）であるとオフになる。
【００４４】
なお、本実施形態の降圧チョッパ回路１Ａでは、入力側の交流成分を含む直流電圧Ｖｉの電位が周期的に変動するものの、ゲート駆動回路３Ａの駆動信号ＶＧｏの電位がソース電位Ｖｓから降伏電圧Ｖｚ分だけ電圧降下した電位（Ｖｓ−Ｖｚ）であるときの、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳは、降伏電圧Ｖｚの符号を反転させたーＶｚのまま一定である。したがって、高速スイッチング素子Ｓのソース電位Ｖｓの変動、ひいては、入力側の交流成分を含む直流電圧Ｖｉの変動が、どのような程度であっても、本実施形態の降圧チョッパ回路１Ａを利用することができる。
【００４５】
このように構成した本実施形態の降圧チョッパ回路１Ａによっても、第１実施形態の降圧チョッパ回路１と同様の効果を得ることができる。しかも、高速スイッチング素子Ｓのソース電位Ｖｓや入力側の交流成分を含む直流電圧Ｖｉが変動しても、ゲート駆動回路３Ａの駆動信号の電位が変動しない。そのため、高速スイッチング素子Ｓのソース電位Ｖｓや入力側の交流成分を含む直流電圧Ｖｉが変動するか否かに拘わらず、その電位に対して常に一定の電位差を有する負電圧の信号を、専用の電源を用いずにゲート駆動回路３Ａにより高速スイッチング素子ＳのゲートＧに出力することができる。よって、図１のｐチャネル型ＦＥＴや図２デプレッション型のｎチャネル型ＦＥＴのような、ノーマリーオン型の半導体素子を高速スイッチング素子Ｓとして用いた場合に、その駆動に適したゲート駆動回路３Ａを、専用の電源を用いずに実現することができる。
【００４６】
ちなみに、上述した第１及び第２実施形態の降圧チョッパ回路１，１Ａでは、入力側の交流成分を含む直流電圧Ｖｉの電位が補助駆動回路７の定電圧電源からマイクロコンピュータに供給する定電圧に満たない間は、補助駆動回路７が作動せず、ｎＭＯＳＦＥＴ５のゲートＧに対する駆動信号ＶＧｉの出力が行わない。しかし、入力側の交流成分を含む直流電圧Ｖｉの電位が出力側で所望される直流電圧Ｖｏの電位を超えるまでは、降圧チョッパ回路１によって入力側の交流成分を含む直流電圧Ｖｉを降圧させる必要がない。しかも、出力側で所望される直流電圧Ｖｏの電位はマイクロコンピュータに供給する定電圧よりも高い。そのため、入力側の交流成分を含む直流電圧Ｖｉの電位が低い間補助駆動回路７が作動しなくても、何ら問題はない。
【００４７】
なお、上述した第１及び第２実施形態では、降圧チョッパ回路１，１Ａの高速スイッチング素子Ｓのゲート駆動回路３に本発明を適用した場合について説明した。しかし、本発明は、電力変換回路（直流入力−交流出力、交流入力−直流出力、直流入力−直流出力、交流入力−交流出力）におけるスイッチングを必要とする給電ライン上でオンオフする、ノーマリーオン型の半導体素子を駆動するための回路の全般に、広く適用可能である。
【符号の説明】
【００４８】
１ 降圧チョッパ回路
１Ａ 降圧チョッパ回路
３ ゲート駆動回路
３Ａ ゲート駆動回路
５ ｎＭＯＳＦＥＴ
７ 補助駆動回路
７１ ＤＣ−ＤＣコンバータ
７３ マイクロコンピュータ
７３ａ Ａ／Ｄコンバータ
７３ｂ ＣＰＵ
７３ｃ ディスクリート機能部
７５ 電圧センサ
Ａ 給電ライン
ａ 接続端
Ｂ 接地ライン
Ｃ コンデンサ
Ｄ ダイオード
Ｌ インダクタ
Ｒ１ 降圧用抵抗
Ｒ２ 分圧用抵抗
Ｓ 高速スイッチング素子
Ｖｉ 直流電圧
Ｖｏ 直流電圧
Ｚ ツェナーダイオード
【技術分野】
【０００１】
本発明は、回路のスイッチング等に用いられる半導体素子を駆動するための回路に関するものである。
【背景技術】
【０００２】
ＦＥＴ（電界効果トランジスタ）のような半導体素子は、給電ライン上でのスイッチングを必要とする電力変換回路（直流入力−交流出力、交流入力−直流出力、直流入力−直流出力、交流入力−交流出力）におけるスイッチングデバイスとして多用されている。このような半導体素子のスイッチングには、専用の電源を有する駆動回路が用いられる。
【０００３】
例えば、高耐圧で大電流を流すことができる高速スイッチングが可能な半導体素子として知られている窒化ガリウム（ＧａＮ）を用いたＦＥＴには、デプレッション型ＦＥＴのものもある。デプレッション型ＦＥＴはノーマリーオンの特性を有しており、ゲート電圧が負のときにドレイン−ソース間がオフとなり、ゲート電圧がゼロ又は正のときにドレイン−ソース間がオンとなる。このようなデプレッション型ＦＥＴにおいては、主電源の投入と同時にドレイン−ソース間が短絡しないようにすることが好ましい。
【０００４】
そこで、主電源と同時に電圧が確立する電源をゲートオフ用の電源とし、ゲートオン用の電源を制御電源から導入することで、制御電源のシャットダウン時に窒化ガリウムＦＥＴを確実にゲートオフさせるようにしたゲート駆動回路が提案されている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２４２４７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、例えば発電機で発電した電力の昇圧回路や降圧回路のように、電位が変動する給電ライン上で半導体素子をスイッチングさせる場合には、給電ラインの電位が変動しても半導体素子がスイッチングできるような駆動信号を駆動回路で生成しなければならない。その場合には、単なる定電圧電源を駆動回路の電源として使用することができず、より複雑な構成の電源を使用しなければならなくなる。そのような電源の使用は、駆動回路の大型化や消費電力の増大につながり、好ましいものではない。
【０００７】
本発明は前記事情に鑑みなされたもので、本発明の目的は、ｐチャネル型ＦＥＴやデプレッション型ＦＥＴのように、負電位の印加により導通状態となるノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載した本発明の半導体素子の駆動回路は、
電力変換回路の給電ライン上でオンオフするノーマリーオン型の半導体素子を駆動するための回路であって、
前記給電ラインに分岐接続された降圧用抵抗と、
前記降圧用抵抗と接地ラインとを接続するノーマリーオフ型のスイッチング素子と、
前記給電ラインの電圧を用いて生成した、前記降圧用抵抗の前記スイッチング素子側の接続端に現れる電位よりも高い電位のスイッチング用の駆動信号を、前記スイッチング素子に出力する補助駆動回路とを備えており、
前記スイッチング素子のスイッチングに伴い前記接続端に現れる電位の信号により、前記半導体素子を駆動する、
ことを特徴とする。
【０００９】
請求項１に記載した本発明の半導体素子の駆動回路によれば、スイッチング素子の高電位側（例えば、ｎチャネル型ＭＯＳＦＥＴの場合はソース）に対する降圧用抵抗の接続端の電位、即ち、給電ラインの電位から降圧用抵抗での電圧降下分を差し引いた電位と比較すると、補助駆動回路がスイッチング素子に出力する駆動信号はそれよりも高電位となる。したがって、補助駆動回路の駆動信号によってスイッチング素子はオンオフ制御される。
【００１０】
そして、スイッチング素子のオン時には、降圧用抵抗の接続端の電位が接地電位となるので、接続端の電位と給電ラインの電位との差は、給電ラインの電位に負の符号を付けた負電圧となる。したがって、給電ラインの電位が変動しても、その電位に対して一定以上の電位差を有する負電圧の信号を、専用の電源を用いずに半導体素子に出力することができる。よって、ノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することができる。
【００１１】
また、請求項２に記載した本発明の半導体素子の駆動回路は、請求項１に記載した本発明の半導体素子の駆動回路において、前記降圧用抵抗で生じる電圧降下量よりも降伏電圧が低いツェナーダイオードを、前記給電ラインと前記接続端との間に逆バイアス状態で接続し、かつ、前記接続端と前記スイッチング素子との間に分圧用抵抗を直列に接続し、前記スイッチング素子のオン時に前記ツェナーダイオードの降伏電圧分だけ前記給電ラインの電位よりも低い電位で前記接続端に現れる信号により、前記半導体素子を駆動することを特徴とする。
【００１２】
請求項２に記載した本発明の半導体素子の駆動回路によれば、請求項１に記載した本発明の半導体素子の駆動回路において、給電ラインと降圧用抵抗の接続端との間に逆バイアス状態で接続したツェナーダイオードの降伏電圧が、ツェナーダイオードと並列に接続される降圧用抵抗で生じる電圧降下量よりも低い。そのため、スイッチング素子のオン時に降圧用抵抗のスイッチング素子に対する接続端には、給電ラインの電位よりもツェナーダイオードの降伏電圧分だけ低い電位が現れる。
【００１３】
したがって、給電ラインの電位の変動に影響されることなく、その電位に対して常に一定の電位差を有する負電圧の信号を、専用の電源を用いずに半導体素子に出力することができる。よって、ノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することができる。
【発明の効果】
【００１４】
本発明の半導体素子の駆動回路によれば、負電位の印加により導通状態となるノーマリーオン型の半導体素子の駆動に適した駆動回路を、専用の電源を用いずに実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の第１実施形態に係る半導体素子の駆動回路により駆動されるｐチャネル型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図２】本発明の第１実施形態に係る半導体素子の駆動回路により駆動されるｎチャネル型のデプレッション型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図３】図１及び図２の補助駆動回路の概略構成を示す回路図である。
【図４】図１及び図２の降圧チョッパ回路における各部の電位を示すタイミングチャートである。
【図５】本発明の第２実施形態に係る半導体素子の駆動回路により駆動されるｐチャネル型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図６】本発明の第２実施形態に係る半導体素子の駆動回路により駆動されるｎチャネル型のデプレッション型ＦＥＴを備えた降圧チョッパ回路を示す回路図である。
【図７】図５及び図６の降圧チョッパ回路における各部の電位を示すタイミングチャートである。
【発明を実施するための形態】
【００１６】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１７】
（第１実施形態）
まず、図１乃至図４を参照して、本発明の第１実施形態に係る半導体素子の駆動回路を備えた降圧チョッパ回路について説明する。なお、本実施形態では、例えば発電機で発電した電力の電圧を降圧チョッパ回路によって降圧させるものとする。
【００１８】
図１及び図２に示す第１実施形態の降圧チョッパ回路１（請求項中の電力変換回路に相当）は、給電ラインＡと接地ラインＢとの間に入力される、交流成分を含む直流電圧Ｖｉを降圧して、直流電圧Ｖｏを出力するものである。そのために、降圧チョッパ回路１は、ゲート駆動回路３（請求項中の半導体素子の駆動回路に相当）により駆動される高速スイッチング素子Ｓ（請求項中の半導体素子に相当）と、インダクタＬ及びコンデンサＣによるＬＣ回路と、逆流防止用のダイオードＤとを有している。このうち、ＬＣ回路とダイオードＤは、公知の降圧チョッパ回路において採用されているごく一般的な接続関係にあるので、ここでの詳説は省略する。
【００１９】
高速スイッチング素子Ｓには、ノーマリーオン型の半導体素子が用いられている。具体的には、図１に示す降圧チョッパ回路１ではｐチャネル型ＦＥＴを用い、図２に示す降圧チョッパ回路１ではデプレッション型のｎチャネル型ＦＥＴを用いている。
【００２０】
ゲート駆動回路３は、高速スイッチング素子Ｓのソース電位Ｖｓを降圧し駆動信号ＶＧｏとしてゲートＧに印加するために、図１に示す降圧チョッパ回路１では高速スイッチング素子Ｓよりも交流成分を含む直流電圧Ｖｉの入力側に設けられ、図２に示す降圧チョッパ回路１では高速スイッチング素子Ｓよりも直流電圧Ｖｏの出力側に設けられる。
【００２１】
ゲート駆動回路３は、給電ラインＡに分岐接続された降圧用抵抗Ｒ１と、この降圧用抵抗Ｒ１と接地ラインＢとを接続するノーマリーオフ型のｎチャネル型ＭＯＳＦＥＴ（以下、「ｎＭＯＳＦＥＴ」と略記する。請求項中のスイッチング素子に相当）５と、給電ラインＡの電圧（高速スイッチング素子Ｓよりも交流成分を含む直流電圧Ｖｉの入力側の電位）を用いて生成したスイッチング用の駆動信号を、ｎＭＯＳＦＥＴ５のゲートＧに出力する補助駆動回路７とを備えている。
【００２２】
補助駆動回路７は、図３に示すように、ＤＣ−ＤＣコンバータ７１とマイクロコンピュータ７３と電圧センサ７５とを有している。ＤＣ−ＤＣコンバータ７１は、入力側の交流成分を含む直流電圧Ｖｉから定電圧Ｖｉ２を生成してマイクロコンピュータ７３に供給する。マイクロコンピュータ７３は、駆動信号ＶＧｉを生成してｎＭＯＳＦＥＴ５のゲートＧに出力する。電圧センサ７５は、例えば、降圧チョッパ回路１の出力である直流電圧Ｖｏを分圧する等して直流電圧Ｖｏの電圧値に対応する電位のアナログ信号を生成し、マイクロコンピュータ７３に出力する。
【００２３】
マイクロコンピュータ７３は、電圧センサ７５からのアナログ信号をデジタル変換するＡ／Ｄコンバータ７３ａと、Ａ／Ｄコンバータ７３ａからのデジタル値が入力されるＣＰＵ７３ｂと、ＣＰＵ７３ｂの制御により信号レベルが「Ｈ」レベルと「Ｌ」レベルとに周期的に切り換わる駆動信号ＶＧｉを生成し出力ポートから出力するディスクリート機能部７３ｃとを有している。
【００２４】
ＣＰＵ７３ｂは、電圧センサ７５からＡ／Ｄコンバータ７５ａを介して入力されるデジタル値、つまり、直流電圧Ｖｏの電圧値に応じて決定したデューティー比で、ディスクリート機能部７３ｃが出力する駆動信号ＶＧｉの信号レベルを「Ｈ」レベルと「Ｌ」レベルとの相互間で切り換えさせる。
【００２５】
このような構成により補助駆動回路７のマイクロコンピュータ７３は、ｎＭＯＳＦＥＴ５のドレインＤに対する降圧用抵抗Ｒ１の接続端ａに現れる電位よりも高い電位のスイッチング用の駆動信号ＶＧｉを、ｎＭＯＳＦＥＴ５のゲートＧに出力する。
【００２６】
以上の構成による本実施形態の降圧チョッパ回路１においては、不図示の発電機から入力される交流成分を含む直流電圧Ｖｉが周期的に変化するので、図４（ａ）のタイミングチャートに示すように、高速スイッチング素子Ｓのソース電位Ｖｓも周期的に変化する。このソース電位Ｖｓから補助駆動回路７で生成されるｎＭＯＳＦＥＴ５の駆動信号ＶＧｉは、高速スイッチング素子Ｓをオンオフさせるタイミングに合わせた周期の、図４（ｂ）のタイミングチャートに示すようなパルス信号となる。
【００２７】
そして、ｎＭＯＳＦＥＴ５のゲート電位は、駆動信号ＶＧｉのオフ時に接地電位（０Ｖ）となり、駆動信号ＶＧｉのオン時には降圧用抵抗Ｒ１の接続端ａに現れる電位よりも高い電位、即ち、ｎＭＯＳＦＥＴ５のオン電圧ＶＧＳＯＮよりも高い電位となる。したがって、ｎＭＯＳＦＥＴ５は、駆動信号ＶＧｉのオン時にオンとなり、駆動信号ＶＧｉのオフ時にオフとなる。
【００２８】
ｎＭＯＳＦＥＴ５がオンすると、ｎＭＯＳＦＥＴ５のドレインＤ−ソースＳ間が導通状態となるので、ｎＭＯＳＦＥＴ５のドレイン電位ＶＤ が接地電位（０Ｖ）となる。このため、ｎＭＯＳＦＥＴ５のドレインＤに接続される降圧用抵抗Ｒ１の接続端ａの電位も接地電位（０Ｖ）となる。
【００２９】
一方、ｎＭＯＳＦＥＴ５がオフすると、ｎＭＯＳＦＥＴ５のドレイン−ソース間が非導通状態となるので、ｎＭＯＳＦＥＴ５のドレイン電位ＶＤ と降圧用抵抗Ｒ１の接続端ａの電位とが、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００３０】
したがって、ゲート駆動回路３が高速スイッチング素子ＳのゲートＧに出力する駆動信号ＶＧｏの電位は、図４（ｃ）のタイミングチャートに示すように、ｎＭＯＳＦＥＴ５がオンの間は接地電位（０Ｖ）となり、ｎＭＯＳＦＥＴ５がオフの間は、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００３１】
このため、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳは、図４（ｄ）のタイミングチャートに示すように、ゲート駆動回路３の駆動信号ＶＧｏが接地電位（０Ｖ）の間は、ソース電位Ｖｓの符号を反転させた−Ｖｓとなり、駆動信号ＶＧｏが高速スイッチング素子Ｓのソース電位Ｖｓの間は、接地電位（０Ｖ）となる。
【００３２】
したがって、高速スイッチング素子Ｓは、ゲート駆動回路３の駆動信号ＶＧｏが接地電位（０Ｖ）であるとオンとなり、駆動信号ＶＧｏが負の電位（−Ｖｓ）であるとオフになる。
【００３３】
なお、本実施形態の降圧チョッパ回路１では、入力側の交流成分を含む直流電圧Ｖｉの電位が周期的に変動するのに合わせて、ゲート駆動回路３の駆動信号ＶＧｏが接地電位（０Ｖ）であるときの、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳも周期的に変化する。したがって、高速スイッチング素子Ｓのソース電位Ｖｓや入力側の交流成分を含む直流電圧Ｖｉの変動が、ゲート−ソース間電圧ＶＧＳが変動許容範囲に収まる程度のものである場合は、本実施形態の降圧チョッパ回路１を利用することができる。
【００３４】
このように構成した本実施形態の降圧チョッパ回路１によれば、給電ラインＡの電位（交流成分を含む直流電圧Ｖｉ及び高速スイッチング素子Ｓのソース電位Ｖｓ）が変動しても、その電位に対して一定以上の電位差を有する負電圧の信号を、専用の電源を用いずにゲート駆動回路３により高速スイッチング素子ＳのゲートＧに出力することができる。よって、図１のｐチャネル型ＦＥＴや図２デプレッション型のｎチャネル型ＦＥＴのような、ノーマリーオン型の半導体素子を高速スイッチング素子Ｓとして用いた場合に、その駆動に適したゲート駆動回路３を、専用の電源を用いずに実現することができる。
【００３５】
（第２実施形態）
次に、図５乃至図７を参照して、本発明の第２実施形態に係る半導体素子の駆動回路を備えた降圧チョッパ回路について説明する。本実施形態でも、降圧チョッパ回路によって電圧を降圧させる電力は、例えば発電機で発電した電力であるものとする。
【００３６】
図５及び図６に示す第２実施形態の降圧チョッパ回路１Ａ（請求項中の電力変換回路に相当）は、ゲート駆動回路３Ａの構成が第１実施形態の降圧チョッパ回路１と異なっている。即ち、本実施形態の降圧チョッパ回路１Ａにおけるゲート駆動回路３Ａでは、降圧用抵抗Ｒ１と並列にツェナーダイオードＺを接続し、かつ、降圧用抵抗Ｒ１の接続端ａとｎＭＯＳＦＥＴ５のドレインＤとの間に分圧用抵抗Ｒ２を直列に接続している。なお、ツェナーダイオードＺの降伏電圧Ｖｚは、降圧用抵抗Ｒ１における電圧降下量よりも低い。
【００３７】
したがって、降圧用抵抗Ｒ１の抵抗値をｒ１、分圧用抵抗Ｒ２の抵抗値をｒ２とした場合、ツェナーダイオードＺの降伏電圧Ｖｚは、
｛ｒ１／（ｒ１＋ｒ２）｝Ｖｓ＞Ｖｚ
の関係が成立する値となっている。
【００３８】
以上の構成による本実施形態の降圧チョッパ回路１Ａにおける高速スイッチング素子Ｓのソース電位Ｖｓや補助駆動回路７が生成するｎＭＯＳＦＥＴ５の駆動信号ＶＧｉは、図７（ａ），（ｂ）に示すように、図４（ａ），（ｂ）に示す、第１実施形態の降圧チョッパ回路１における高速スイッチング素子Ｓのソース電位Ｖｓや補助駆動回路７が生成するｎＭＯＳＦＥＴ５の駆動信号ＶＧｉと同じである。したがって、ｎＭＯＳＦＥＴ５のドレインＤ−ソースＳ間は、駆動信号ＶＧｉのオン時にオンとなり、オフ時にオフとなる。
【００３９】
そして、ｎＭＯＳＦＥＴ５がオンすると、ｎＭＯＳＦＥＴ５のドレインＤ−ソースＳ間が導通状態となるので、ツェナーダイオードＺのアノードの電位、つまり、分圧用抵抗Ｒ２に対する降圧用抵抗Ｒ１の接続端ａの電位が、高速スイッチング素子Ｓのソース電位ＶｓからツェナーダイオードＺの降伏電圧Ｖｚ分だけ電圧降下した電位となる。
【００４０】
一方、ｎＭＯＳＦＥＴ５がオフすると、ｎＭＯＳＦＥＴ５のドレイン−ソース間が非導通状態となるので、ｎＭＯＳＦＥＴ５のドレイン電位ＶＤ と降圧用抵抗Ｒ１の接続端ａの電位とが、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００４１】
したがって、ゲート駆動回路３Ａが高速スイッチング素子ＳのゲートＧに出力する駆動信号ＶＧｏの電位は、図７（ｃ）のタイミングチャートに示すように、ｎＭＯＳＦＥＴ５のがオンの間は、高速スイッチング素子Ｓのソース電位ＶｓからツェナーダイオードＺの降伏電圧Ｖｚ分だけ電圧降下した電位（Ｖｓ−Ｖｚ）となり、ｎＭＯＳＦＥＴ５がオフの間は、高速スイッチング素子Ｓのソース電位Ｖｓとなる。
【００４２】
このため、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳは、図４（ｄ）のタイミングチャートに示すように、ゲート駆動回路３Ａの駆動信号ＶＧｏが、ソース電位Ｖｓから降伏電圧Ｖｚ分だけ電圧降下した電位（Ｖｓ−Ｖｚ）の間は、降伏電圧Ｖｚの符号を反転させた−Ｖｚとなり、駆動信号ＶＧｏが高速スイッチング素子Ｓソース電位Ｖｓの間は、接地電位（０Ｖ）となる。
【００４３】
したがって、高速スイッチング素子Ｓは、ゲート駆動回路３Ａの駆動信号ＶＧｏが接地電位（０Ｖ）であるとオンとなり、駆動信号ＶＧｏが負の電位（−Ｖｚ）であるとオフになる。
【００４４】
なお、本実施形態の降圧チョッパ回路１Ａでは、入力側の交流成分を含む直流電圧Ｖｉの電位が周期的に変動するものの、ゲート駆動回路３Ａの駆動信号ＶＧｏの電位がソース電位Ｖｓから降伏電圧Ｖｚ分だけ電圧降下した電位（Ｖｓ−Ｖｚ）であるときの、高速スイッチング素子Ｓのゲート−ソース間電圧ＶＧＳは、降伏電圧Ｖｚの符号を反転させたーＶｚのまま一定である。したがって、高速スイッチング素子Ｓのソース電位Ｖｓの変動、ひいては、入力側の交流成分を含む直流電圧Ｖｉの変動が、どのような程度であっても、本実施形態の降圧チョッパ回路１Ａを利用することができる。
【００４５】
このように構成した本実施形態の降圧チョッパ回路１Ａによっても、第１実施形態の降圧チョッパ回路１と同様の効果を得ることができる。しかも、高速スイッチング素子Ｓのソース電位Ｖｓや入力側の交流成分を含む直流電圧Ｖｉが変動しても、ゲート駆動回路３Ａの駆動信号の電位が変動しない。そのため、高速スイッチング素子Ｓのソース電位Ｖｓや入力側の交流成分を含む直流電圧Ｖｉが変動するか否かに拘わらず、その電位に対して常に一定の電位差を有する負電圧の信号を、専用の電源を用いずにゲート駆動回路３Ａにより高速スイッチング素子ＳのゲートＧに出力することができる。よって、図１のｐチャネル型ＦＥＴや図２デプレッション型のｎチャネル型ＦＥＴのような、ノーマリーオン型の半導体素子を高速スイッチング素子Ｓとして用いた場合に、その駆動に適したゲート駆動回路３Ａを、専用の電源を用いずに実現することができる。
【００４６】
ちなみに、上述した第１及び第２実施形態の降圧チョッパ回路１，１Ａでは、入力側の交流成分を含む直流電圧Ｖｉの電位が補助駆動回路７の定電圧電源からマイクロコンピュータに供給する定電圧に満たない間は、補助駆動回路７が作動せず、ｎＭＯＳＦＥＴ５のゲートＧに対する駆動信号ＶＧｉの出力が行わない。しかし、入力側の交流成分を含む直流電圧Ｖｉの電位が出力側で所望される直流電圧Ｖｏの電位を超えるまでは、降圧チョッパ回路１によって入力側の交流成分を含む直流電圧Ｖｉを降圧させる必要がない。しかも、出力側で所望される直流電圧Ｖｏの電位はマイクロコンピュータに供給する定電圧よりも高い。そのため、入力側の交流成分を含む直流電圧Ｖｉの電位が低い間補助駆動回路７が作動しなくても、何ら問題はない。
【００４７】
なお、上述した第１及び第２実施形態では、降圧チョッパ回路１，１Ａの高速スイッチング素子Ｓのゲート駆動回路３に本発明を適用した場合について説明した。しかし、本発明は、電力変換回路（直流入力−交流出力、交流入力−直流出力、直流入力−直流出力、交流入力−交流出力）におけるスイッチングを必要とする給電ライン上でオンオフする、ノーマリーオン型の半導体素子を駆動するための回路の全般に、広く適用可能である。
【符号の説明】
【００４８】
１ 降圧チョッパ回路
１Ａ 降圧チョッパ回路
３ ゲート駆動回路
３Ａ ゲート駆動回路
５ ｎＭＯＳＦＥＴ
７ 補助駆動回路
７１ ＤＣ−ＤＣコンバータ
７３ マイクロコンピュータ
７３ａ Ａ／Ｄコンバータ
７３ｂ ＣＰＵ
７３ｃ ディスクリート機能部
７５ 電圧センサ
Ａ 給電ライン
ａ 接続端
Ｂ 接地ライン
Ｃ コンデンサ
Ｄ ダイオード
Ｌ インダクタ
Ｒ１ 降圧用抵抗
Ｒ２ 分圧用抵抗
Ｓ 高速スイッチング素子
Ｖｉ 直流電圧
Ｖｏ 直流電圧
Ｚ ツェナーダイオード
【特許請求の範囲】
【請求項１】
電力変換回路の給電ライン上でオンオフするノーマリーオン型の半導体素子を駆動するための回路であって、
前記給電ラインに分岐接続された降圧用抵抗と、
前記降圧用抵抗と接地ラインとを接続するノーマリーオフ型のスイッチング素子と、
前記給電ラインの電圧を用いて生成した、前記降圧用抵抗の前記スイッチング素子側の接続端に現れる電位よりも高い電位のスイッチング用の駆動信号を、前記スイッチング素子に出力する補助駆動回路とを備えており、
前記スイッチング素子のスイッチングに伴い前記接続点に現れる電位の信号により、前記半導体素子を駆動する、
ことを特徴とする半導体素子の駆動回路。
【請求項２】
前記降圧用抵抗で生じる電圧降下量よりも降伏電圧が低いツェナーダイオードを、前記給電ラインと前記接続端との間に逆バイアス状態で接続し、かつ、前記接続端と前記スイッチング素子との間に分圧用抵抗を直列に接続し、前記スイッチング素子のオン時に前記ツェナーダイオードの降伏電圧分だけ前記給電ラインの電位よりも低い電位で前記接続端に現れる信号により、前記半導体素子を駆動することを特徴とする請求項１記載の半導体素子の駆動回路。
【請求項１】
電力変換回路の給電ライン上でオンオフするノーマリーオン型の半導体素子を駆動するための回路であって、
前記給電ラインに分岐接続された降圧用抵抗と、
前記降圧用抵抗と接地ラインとを接続するノーマリーオフ型のスイッチング素子と、
前記給電ラインの電圧を用いて生成した、前記降圧用抵抗の前記スイッチング素子側の接続端に現れる電位よりも高い電位のスイッチング用の駆動信号を、前記スイッチング素子に出力する補助駆動回路とを備えており、
前記スイッチング素子のスイッチングに伴い前記接続点に現れる電位の信号により、前記半導体素子を駆動する、
ことを特徴とする半導体素子の駆動回路。
【請求項２】
前記降圧用抵抗で生じる電圧降下量よりも降伏電圧が低いツェナーダイオードを、前記給電ラインと前記接続端との間に逆バイアス状態で接続し、かつ、前記接続端と前記スイッチング素子との間に分圧用抵抗を直列に接続し、前記スイッチング素子のオン時に前記ツェナーダイオードの降伏電圧分だけ前記給電ラインの電位よりも低い電位で前記接続端に現れる信号により、前記半導体素子を駆動することを特徴とする請求項１記載の半導体素子の駆動回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−３９７５２（Ｐ２０１２−３９７５２Ａ）
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願番号】特願２０１０−１７７５０１（Ｐ２０１０−１７７５０１）
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００００９９）株式会社ＩＨＩ (5,014)
【Ｆターム（参考）】
【公開日】平成２４年２月２３日（２０１２．２．２３）
【国際特許分類】
【出願日】平成２２年８月６日（２０１０．８．６）
【出願人】（０００００００９９）株式会社ＩＨＩ (5,014)
【Ｆターム（参考）】
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