半導体素子及びその製造方法
【課題】半導体素子及びその製造方法を提供する。
【解決手段】高電圧領域及び低電圧領域を有する半導体基板100と、高電圧領域に形成され、第1活性領域110-I、第1ソース/ドレイン領域114-I、第1ゲート絶縁膜130及び第1ゲート電極202-Iを有する高電圧トランジスタTR-Iと、低電圧領域に形成され、第2活性領域110-II、第2ソース/ドレイン領域114-II、第2ゲート絶縁膜310及び第2ゲート電極320を有する低電圧トランジスタTR-IIとを備え、第2ソース/ドレイン領域は、第1ソース/ドレイン領域より薄い厚さを有することを特徴とする半導体素子。
【解決手段】高電圧領域及び低電圧領域を有する半導体基板100と、高電圧領域に形成され、第1活性領域110-I、第1ソース/ドレイン領域114-I、第1ゲート絶縁膜130及び第1ゲート電極202-Iを有する高電圧トランジスタTR-Iと、低電圧領域に形成され、第2活性領域110-II、第2ソース/ドレイン領域114-II、第2ゲート絶縁膜310及び第2ゲート電極320を有する低電圧トランジスタTR-IIとを備え、第2ソース/ドレイン領域は、第1ソース/ドレイン領域より薄い厚さを有することを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に係り、特に高電圧トランジスタと低電圧トランジスタとを有する半導体素子及びその製造方法に関する。
【背景技術】
【0002】
最近、半導体産業の発展及びユーザーの要求に応じて、電子機器はさらに多機能化されており、これによって、電子機器の核心部品である半導体素子も、要求される機能が多様になっている。しかし、かかる多様な機能を一つの半導体素子に含めるためには、相異なる特性を有する多様な世代のトランジスタを共に具現せねばならない。しかし、多様な世代のトランジスタを製造するためには、相異なる工程条件を有するので、要求される特性をいずれも満足させるのには困難が多い。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の目的は、前記した従来の問題点を解決するためのものであって、高電圧トランジスタと低電圧トランジスタとを有する半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【0004】
本発明による半導体素子は、高電圧領域及び低電圧領域を有する半導体基板と、前記高電圧領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、前記低電圧領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有する。
【0005】
前記第2ソース/ドレイン領域の下面は、前記第1ソース/ドレイン領域の下面より高いレベルを有してもよい。
【0006】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚くてもよい。
【0007】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有してもよい。
【0008】
前記第1ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で形成され、前記第2ゲート絶縁膜は、高誘電率を有する金属酸化物または金属ケイ酸塩で形成されてもよい。
【0009】
前記第2ゲート絶縁膜と前記第2活性領域との間に配置される界面酸化層をさらに備えてもよい。
【0010】
前記第2ゲート電極は、前記第1ゲート電極より低い抵抗率を有する物質で形成されてもよい。
【0011】
前記第2ゲート電極は、金属または導電性金属窒化物で形成されてもよい。
【0012】
前記第2ゲート電極の両側に配置される一対の第2スペーサ層をさらに備え、前記第2ゲート絶縁膜は、前記第2ゲート電極と前記第2活性領域との間から、前記第2ゲート電極と前記第2スペーサ層との間に延びてもよい。
【0013】
前記第1活性領域及び前記第2活性領域をそれぞれ定義する第1素子分離層及び第2素子分離層をさらに備え、前記第1素子分離層の下面と前記第2素子分離層の下面とは、同じレベルを有してもよい。
【0014】
前記第1素子分離層の上面は、前記第2素子分離層の上面より高いレベルを有してもよい。
【0015】
前記低電圧トランジスタは、第2活性領域の上面及び両側面にチャネルが形成されるFinFET(Fin Field Effect Transistor)であってもよい。
【0016】
前記第1ゲート電極が延びる方向の前記第1活性領域の幅は、前記第2ゲート電極が延びる方向の前記第2活性領域の幅より広くてもよい。
【0017】
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より深さに対するドーピング濃度の変化が大きくてもよい。
【0018】
本発明による半導体素子は、第1領域及び第2領域を有する半導体基板と、前記第1領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、前記第2領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有し、前記第1ゲート電極の上面と前記第2ゲート電極の上面とが同じレベルを有する。
【0019】
本発明による半導体素子の製造方法は、高電圧領域及び低電圧領域にそれぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、前記第1活性領域及び前記第2活性領域上に第1ゲート絶縁膜を形成するステップと、前記第1活性領域に第1ソース/ドレイン領域を形成するステップと、前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に前記第1ソース/ドレイン領域より薄い厚さを有する第2ソース/ドレイン領域を形成するステップと、を含む。
【0020】
前記半導体基板を準備するステップは、前記第1活性領域及び前記第2活性領域の上面を露出させるように、前記高電圧領域及び前記低電圧領域に素子分離層を形成するステップと、前記低電圧領域に形成された素子分離層の一部分を除去して、前記第2活性領域の側壁の一部分を露出させる前記第2素子分離層を形成するステップと、を含んでもよい。
【0021】
前記第2素子分離層を形成するステップは、前記第2活性領域上に形成された前記第1ゲート絶縁膜を共に除去してもよい。
【0022】
前記第1ソース/ドレイン領域を形成するステップ前に、前記高電圧領域及び前記低電圧領域上に第1ゲート物質層を形成するステップと、前記第1ゲート物質層を形成して、前記高電圧領域上の前記第1活性領域と交差しつつ延びる第1ゲート電極を形成するステップと、をさらに含んでもよい。
【0023】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びる第2ゲート電極を形成するステップをさらに含んでもよい。
【0024】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びるダミーゲート電極を形成するステップをさらに含んでもよい。
【0025】
前記第1ゲート電極及び前記ダミーゲート電極の上面を露出させ、前記半導体基板を覆う層間絶縁層を形成するステップと、前記ダミーゲート電極を除去して、前記ダミーゲート電極が除去された空間にリセスを形成するステップと、前記リセスに金属または導電性金属窒化物を充填して、第2ゲート電極を形成するステップと、をさらに含んでもよい。
【0026】
前記第1ゲート物質層を形成するステップ前に、前記第2素子分離層により露出される前記第2活性領域を覆うバッファ酸化層を形成するステップをさらに含み、前記リセスを形成するステップ後に、前記リセス内に露出された前記バッファ酸化層の部分を除去するステップをさらに含んでもよい。
【0027】
前記リセス内に露出された前記バッファ酸化層の部分を除去するステップ後に、前記バッファ酸化層が除去されて露出される前記第2活性領域上に界面酸化層を形成するステップをさらに含んでもよい。
【0028】
前記リセスを形成するステップ後、及び前記第2ゲート電極を形成するステップ前に、前記リセスの一部分を満たす第2ゲート絶縁膜を形成するステップをさらに含んでもよい。
【0029】
前記ダミーゲート電極を形成した後、及び前記層間絶縁層を形成する前に、前記ダミーゲート電極の両側面を覆う第2スペーサ層を形成するステップをさらに含み、前記第2ゲート絶縁膜は、前記リセス内で第2活性領域と第2ゲート電極との間から、前記ゲート電極と前記第2スペーサ層との間に延びるように形成されてもよい。
【0030】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有し、前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より薄く形成されてもよい。
【0031】
本発明による半導体素子の製造方法は、高電圧トランジスタが形成される第1領域及び低電圧トランジスタが形成される第2領域に、それぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、前記第1活性領域上に、前記高電圧トランジスタの第1ゲート絶縁膜、及び前記第1活性領域と交差しつつ延びる前記高電圧トランジスタの第1ゲート電極を形成するステップと、前記第1活性領域に、前記高電圧トランジスタの第1ソース/ドレイン領域を形成するステップと、前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に、前記低電圧トランジスタの第2ソース/ドレイン領域を形成するステップと、を含み、前記第1ソース/ドレイン領域を形成するステップ、及び前記第2ソース/ドレイン領域を形成するステップは、それぞれ第1熱処理工程及び第2熱処理工程を含み、前記第2熱処理工程は、前記第1熱処理工程より短時間で進められる。
【0032】
前記第2ソース/ドレイン領域を形成した後、前記第2活性領域上に、前記低電圧トランジスタの第2ゲート絶縁膜、及び前記第2活性領域と交差しつつ延びる前記低電圧トランジスタの第2ゲート電極を形成するステップをさらに含んでもよい。
【0033】
前記第2熱処理工程を進めた後、第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有するように形成されてもよい。
【発明の効果】
【0034】
本発明による半導体素子は、高電圧に適するように高信頼性を有するゲート絶縁膜を有するので、漏れ電流が低く、ノイズ特性に優れた高電圧トランジスタと、集積度が高く、高速動作が可能であり、別途の熱処理工程により形成して短チャネル効果の影響を最小化し、しきい電圧の制御が容易な低電圧トランジスタとを共に備える。また、平板トランジスタとFinFETとを共に備える。
【0035】
本発明による半導体素子の製造方法は、高電圧トランジスタと低電圧トランジスタとをそれぞれ形成するための工程のうち多くの部分を共有するため、全体工程が短縮され、これによって、必要なフォトマスクの個数も減少する。したがって、製造時間及び製造コストを低減できる。
【0036】
また、高電圧トランジスタと低電圧トランジスタとの段差がないため、後続工程を進める時、フォトリソグラフィ工程など多様な工程の工程マージンが確保される。
【図面の簡単な説明】
【0037】
【図1】本発明の実施形態による半導体素子のゲート電極と活性領域との配置のレイアウトを示す図面である。
【図2】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図3】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図4】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図5】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図6】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図7】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図8】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図9】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図10A】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図10B】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図11】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図12】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図13A】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図13B】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図14】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図15】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図16】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図17】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図18】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図19】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図20】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図21】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図22】本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。
【図23】本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。
【図24】本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。
【図25】本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。
【図26】本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。
【図27】本発明の実施形態による第1ソース/ドレイン領域と第2ソース/ドレイン領域とのドーピング濃度を深さに対して示すグラフである。
【図28】本発明の実施形態による半導体素子を適用したイメージセンサーを示す概略的なブロック図である。
【図29】イメージセンサーに含まれた単位ピクセルの一例を示す回路図である。
【図30】本発明の一実施形態によるイメージセンサーの概略的なレイアウト図である。
【発明を実施するための形態】
【0038】
本発明の構成及び効果を十分に理解するために、添付した図面を参照して、本発明の望ましい実施形態を説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、色々な形態に具現され、多様な変更を加えてもよい。ただし、本実施形態についての説明は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。添付された図面において、構成要素は、説明の便宜上、そのサイズが実際より拡大して示したものであり、各構成要素の割合は誇張または縮小される。
【0039】
ある構成要素が他の構成要素の“上に”あるか、または“接して”いると記載された場合、他の構成要素の上に直接接触または連結されているが、中間にさらに他の構成要素が存在してもよいと理解されねばならない。一方、ある構成要素が他の構成要素の“真上に”あるか、または“直接接して”いると記載された場合には、中間にさらに他の構成要素が存在しないものと解される。構成要素間の関係を説明する他の表現、例えば、“〜間に”“直接〜の間に”なども同様に解釈される。
【0040】
第1、第2などの用語は、多様な構成要素を説明するために使われるが、前記構成要素は、前記用語により限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別する目的のみで使われる。例えば、本発明の権利範囲を逸脱しない範囲内で、第1構成要素は、第2構成要素と命名され、同様に第2構成要素も、第1構成要素と命名される。
【0041】
単数の表現は、文脈上明白に取り立てて表現しない限り、複数の表現を含む。“含む”または“有する”などの用語は、明細書上に記載された特徴、数字、ステップ、動作、構成要素、部分品またはそれらを組み合わせたものが存在することを指定するためのものであり、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部分品またはそれらを組み合わせたものが付加されるものと解釈される。
【0042】
本発明の実施形態において使われる用語は、取り立てて定義されない限り、当業者に通常的に知られた意味と解釈される。
【0043】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。
【0044】
図1は、本発明の実施形態による半導体素子のゲート電極と活性領域との配置のレイアウトを示す図面である。
【0045】
図1を参照すれば、第1領域I及び第2領域IIには、それぞれ第1活性領域110−I及び第2活性領域110−IIが形成され、第1活性領域110−I及び第2活性領域110−IIとそれぞれ交差しつつ延びる第1ゲート電極G−I及び第2ゲート電極G−IIが形成される。
【0046】
第1ゲート電極G−Iの延長方向の第1活性領域110−Iの幅、すなわち、第1ゲート電極G−Iが交差する第1活性領域110−Iの幅である第1幅W1は、第2ゲート電極G−IIの延長方向の第2活性領域110−IIの幅、すなわち、第2ゲート電極G−IIが交差する第2活性領域110−IIの幅である第2幅W2より広く形成される。
【0047】
第1領域Iには、一つの第1活性領域110−Iが示され、第2領域IIには、三つの第2活性領域110−IIが示されたが、これに限定されない。第2活性領域110−IIは、第2ゲート電極G−IIの延長方向に沿って四つ以上が配置され、同様に第1活性領域100−Iも、第1ゲート電極G−Iの延長方向に沿って複数個が形成される。また、第1領域I及び第2領域IIに、一つの第1ゲート電極G−I及び一つの第2ゲート電極G−IIを示したが、第1ゲート電極G−I及び第2ゲート電極G−IIは、それぞれ複数個配列されてもよい。
【0048】
一つの第1活性領域110−1または一つの第2活性領域110−IIに対して、一つの第1ゲート電極G−Iまたは一つの第2ゲート電極G−IIが交差するものと示されたが、ソース領域またはドレイン領域のうちいずれか一つを共有して、一つの活性領域に二つのゲート電極を通過させて、一つの活性領域に二つのトランジスタを形成させることも可能である。
【0049】
第1ゲート電極G−I及び第2ゲート電極G−IIが同じ方向に延びるものと示されたが、これに制限されず、第1ゲート電極G−I及び第2ゲート電極G−IIは、異なる方向に延びてもよい。例えば、第1ゲート電極G−I及び第2ゲート電極G−IIは、互いに垂直な方向に延びてもよい。
【0050】
第1ゲート電極G−I及び第1活性領域100−I、または第2ゲート電極G−II及び第2活性領域100−IIは、互いに垂直に交差するものと示されたが、これに限定されない。すなわち、第1ゲート電極G−I及び第1活性領域100−I、または第2ゲート電極G−II及び第2活性領域100−IIは、垂直に交差してもよく、90°より小さい所定の角度を有するように互いに交差してもよい。
【0051】
以下、図2ないし図26は、図1のA−A′、B−B′及びC−C′に対応する位置を切断した断面図である。また、図2ないし図26では、第1領域Iで、第1ゲート電極G−Iを横切る第1活性領域100−Iの延長方向に沿う切断断面A−A′、並びに第2領域IIで、第2ゲート電極G−IIの延長方向に沿う切断断面B−B′、及び第2ゲート電極G−IIを横切る第2活性領域100−IIの延長方向に沿う切断断面C−C′が垂直方向(高さ方向)に一致するように示される。すなわち、図2ないし図26の断面図は、切断方向が同じであっても、垂直であっても、異なる方向であってもよいが、同じ高さは同じレベルで表す。
【0052】
図2ないし図13Bは、本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【0053】
図2は、本発明の一実施形態による第1活性領域及び第2活性領域を定義するために、第1トレンチ及び第2トレンチが形成されるステップを示す断面図である。
【0054】
図2を参照すれば、半導体基板100にトレンチ102−I,102−IIを形成して、活性領域110−I,110−IIを突出させる。第1領域Iには、第1トレンチ102−Iが形成されて、第1活性領域110−Iが突出し、第2領域IIには、第2トレンチ102−IIが形成されて、第2活性領域110−IIが突出する。
【0055】
第1トレンチ102−I及び第2トレンチ102−IIは、エッチング工程を通じて共に形成され、同じ深さを有するように形成される。第1トレンチ102−I及び第2トレンチ102−IIは、例えば、2000Åないし3000Åの深さを有するように形成される。
【0056】
第1領域I及び第2領域IIは、それぞれ高電圧領域I及び低電圧領域IIとも呼ばれる。高電圧領域Iには、相対的に高電圧で動作するトランジスタが形成され、低電圧領域IIには、相対的に低電圧で動作するトランジスタが形成される。例えば、高電圧領域Iには、アナログロジック回路用トランジスタが形成され、低電圧領域IIには、デジタルロジック回路用トランジスタが形成される。例えば、高電圧領域Iには、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサー用トランジスタ、または低ノイズ回路用トランジスタが形成される。例えば、高電圧領域Iには、数ないし数十Vの動作電圧を有するトランジスタが形成され、低電圧領域Iには、数Vまたは1V以下の動作電圧を有するトランジスタが形成される。
【0057】
本発明の明細書を通じて、同じ番号に“−I”または“−II”が使われた部材番号は、同じ構成要素のうち、第1領域Iまたは第2領域IIに形成された部分、あるいは第1領域Iまたは第2領域IIに形成された互いに対応する構成要素を意味する。
【0058】
半導体基板100は、半導体物質、例えば、IV族半導体、III−V族化合物半導体、またはII−VI族酸化物半導体を含む。例えば、IV族半導体は、シリコン、ゲルマニウム、シリコン・ゲルマニウムまたはガリウム・砒素を含む。半導体基板100は、バルクウェーハまたはエピタキシャル層で提供されても、SOI(Silicon On Insulator)基板であってもよい。
【0059】
図3は、本発明の実施形態による素子分離層を形成するステップを示す断面図である。
【0060】
図3を参照すれば、トレンチ102−I,102−IIを満たすように、素子分離層104−I,104−IIを形成する。素子分離層104−Iは、例えば、シリコン酸化物を含む。素子分離層104−Iは、例えば、シリコン酸化物とシリコン窒化物とを含む多層構造を有する。
【0061】
第1トレンチ102−Iに形成された素子分離層の部分104−Iと、第2トレンチ102−IIに形成された素子分離層の部分104−IIとは、それぞれ第1活性領域110−I及び第2活性領域110−IIの上面を露出させるように形成される。素子分離層104−I,104−IIは、第1及び第2活性領域110−I,110−IIを覆う素子分離物質層を形成した後、第1活性領域110−I及び第2活性領域110−IIの上面を露出する平坦化工程、例えば、CMP(Chemical Mechanical Polishing)工程を行って形成する。
【0062】
素子分離層104−I,104−IIを形成した後、選択的に第1及び第2活性領域110−I,110−IIの上面を覆う犠牲層120を形成する。犠牲層120は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆うものと示したが、形成方法によって、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成してもよい。犠牲層120を熱酸化法により形成する場合、犠牲層120は、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成する。一方、犠牲層120を蒸着方法により形成する場合、犠牲層120は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆う。犠牲層120は、素子分離層104−I,104−IIに比べてはるかに薄く形成するため、犠牲層120と素子分離層104−I,104−IIとがいずれも酸化物で形成された場合には、素子分離層104−I,104−II上に犠牲層120を形成しても、素子分離層104−I,104−IIと犠牲層120との区分は困難である。
【0063】
犠牲層120を形成した後、第1活性領域110−I、第2活性領域110−II及び半導体基板100のうち、第1及び第2活性領域110−I,110−IIと素子分離層104−I,104−IIの下側部分には、チャネルの形成及びウェルの形成のためのイオン注入が行われる。イオン注入により注入される不純物の種類は、第1活性領域110−I及び第2活性領域110−IIに形成しようとするトランジスタの種類(例えば、n型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、p型MOSFET)によって決定される。
【0064】
すなわち、イオン注入により注入される不純物の種類によって、第1活性領域110−Iまたは第2活性領域110−IIに、n型MOSFET、p型MOSFETまたはn型及びp型MOSFETをいずれも形成する。
【0065】
イオン注入が行われた後に、犠牲層120は除去される。
【0066】
図4は、本発明の一実施形態による第1ゲート絶縁膜を形成するステップを示す断面図である。
【0067】
図4を参照すれば、第1及び第2活性領域110−I,110−IIの上面を覆う第1ゲート絶縁膜130を形成する。第1ゲート絶縁膜130は、例えば、30ないし200Åの厚さを有するように形成する。第1ゲート絶縁膜130は、例えば、シリコン酸化物で形成されるか、またはシリコン酸化物のうち、一部の酸素原子が窒素原子に置換されたシリコン酸窒化物で形成される。第1ゲート絶縁膜130は、例えば、熱酸化法によりシリコン酸化物を形成した後、窒素雰囲気での熱処理または窒素プラズマを利用して、シリコン酸化物をシリコン酸窒化物に変化させて形成する。
【0068】
第1ゲート絶縁膜130は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆うものと示したが、形成方法によって、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成してもよい。第1ゲート絶縁膜130を熱酸化法により形成する場合、第1ゲート絶縁膜130は、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成する。一方、第1ゲート絶縁膜130を蒸着方法により形成する場合、第1ゲート絶縁膜130は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆う。
【0069】
図5は、本発明の一実施形態による第2素子分離層を形成するステップを示す断面図である。
【0070】
図4及び図5を共に参照すれば、第2領域IIに形成された素子分離層の部分104−IIのうち一部分を除去して、第2活性領域110−IIの側壁の一部分を露出させる。第2領域IIに形成された素子分離層の部分104−IIのうち除去されて残留された部分は、第2素子分離層104a−IIと呼ばれる。この時、第1領域Iに形成された素子分離層の部分104−Iは除去されずにそのまま残留され、第1素子分離層104−Iと呼ばれる。
【0071】
第2素子分離層104a−IIにより、第2活性領域110−IIの側壁の上側の一部分、例えば、300ないし400Åが露出される。第2素子分離層104a−IIを形成するために、第2領域IIに形成された第1ゲート絶縁膜130の部分は共に除去される。
【0072】
第2素子分離層104a−IIを形成するために、第1領域Iが露出されないようにマスク層(図示せず)を形成した後、エッチング工程またはエッチバック工程が行われる。
【0073】
図6は、本発明の一実施形態による第1ゲート物質層を形成するステップを示す断面図である。
【0074】
図6を参照すれば、第1素子分離層104−I及び第2素子分離層104a−IIを形成した後、半導体基板100をいずれも覆う第1ゲート物質層200を形成する。第1ゲート物質層200は、例えば、ドーピングされたポリシリコンで形成される。または、第1ゲート物質層200は、例えば、非晶質シリコンで形成した後、後続工程で熱処理を通じてポリシリコンに変化させる。第1ゲート物質層200は、例えば、1000ないし3000Åの厚さを有するように形成される。
【0075】
第1ゲート物質層200を形成する前に、第2素子分離層104a−IIにより露出される第2活性領域110−IIを覆うバッファ酸化層140を形成する。バッファ酸化層140は、例えば、熱酸化法により形成されたシリコン酸化物である。バッファ酸化層140を熱酸化法により形成する場合、第1活性領域110−Iは、第1ゲート絶縁膜130により覆われているため、バッファ酸化層140は、第2活性領域110−II上にのみ形成される。したがって、バッファ酸化層140は、露出された第2活性領域110−IIの上面及び露出された側壁上に形成される。
【0076】
第1領域Iで第1ゲート物質層200は、第1ゲート絶縁膜130がその間に配置されるように、第1活性領域110−I上に形成される。
【0077】
第1ゲート物質層200は、予備第1ゲート物質層(図示せず)を形成した後、平坦化工程、例えば、CMP工程を行って形成する。すなわち、第1ゲート物質層200の上面は、第1領域I及び第2領域IIでいずれも同じレベルを有するように形成される。したがって、バッファ酸化層140が第1ゲート絶縁膜130より薄い厚さを有する場合、第1活性領域110−I上の第1ゲート物質層200の部分は、第2活性領域110−II上の第1ゲート物質層200の部分より厚さが薄い。
【0078】
図7は、本発明の一実施形態による第1ゲート電極を形成するステップを示す断面図である。
【0079】
図6及び図7を共に参照すれば、第1領域Iの第1ゲート物質層200の部分を、エッチング工程を通じてパターニングして、第1ゲート電極202−Iを形成する。この時、第2領域IIの第1ゲート物質層200の部分は、そのまま残存する。
【0080】
図示していないが、第1ゲート電極202−I下の第1ゲート絶縁膜130の部分はそのまま残留するが、第1ゲート電極202−Iにより露出される第1ゲート絶縁膜130の部分は、過エッチングにより一部分が除去されて、第1ゲート電極202−I下の第1ゲート絶縁膜130の部分と段差を形成する。第1ゲート電極202−Iは、第1活性領域110−Iと交差しつつ延びる。
【0081】
図8は、本発明の一実施形態による高電圧トランジスタを形成するステップを示す断面図である。
【0082】
図8を参照すれば、高電圧トランジスタTR−Iを形成するために、第1活性領域110−I内に不純物を注入して、第1ソース/ドレイン領域114−Iを形成する。第1ソース/ドレイン領域114−Iを形成するために、イオン注入工程により第1活性領域110−I内に不純物を注入した後、第1熱処理工程を行って、注入された不純物を拡散させるか、または第1ソース/ドレイン領域114−Iを活性化する。前記第1熱処理工程は、例えば、900ないし1100℃の温度で数秒または数分間進められる。前記第1熱処理工程は、相対的に長時間進められるので、後述する第2ソース/ドレイン領域に比べて厚い厚さを有する。
【0083】
これを通じて、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130及び第1ゲート電極202−Iを有する高電圧トランジスタTR−Iを形成する。
【0084】
高電圧トランジスタTR−Iを形成するために、第1ソース/ドレイン領域114−I以外に、第1スペーサ層204−I及び第1LDD(Lightly Doped source and drain)領域112−Iをさらに形成する。この場合、第1ゲート電極202−Iをマスクとして使用して、不純物を注入して、第1LDD領域112−Iを先に形成し、以後、第1ゲート電極202−Iの両側に第1スペーサ層204−Iが配置されるように形成した後、第1ゲート電極202−I及び第1スペーサ層204−Iをマスクとして使用して、不純物を注入して、第1ソース/ドレイン領域114−Iを形成する。
【0085】
図9は、本発明の一実施形態によるダミーゲート電極を形成するステップを示す断面図である。
【0086】
図8及び図9を共に参照すれば、第2領域IIの第1ゲート物質層200の部分を、エッチング工程を通じてパターニングして、ダミーゲート電極202−IIを形成する。ダミーゲート電極202−IIは、第2活性領域110−IIと交差しつつ延びる。
【0087】
ダミーゲート電極202−IIを形成した後、第1領域Iを覆う第1マスク層510を選択的に形成する。
【0088】
図10Aは、本発明の一実施形態による第2ソース/ドレイン領域を形成するステップを示す断面図である。
【0089】
図10Aを参照すれば、第2活性領域110−II内に不純物を注入して、第2ソース/ドレイン領域114−IIを形成する。第2ソース/ドレイン領域114−IIを形成するために、イオン注入工程により第2活性領域110−II内に不純物を注入した後、第2熱処理工程を行って注入された不純物を拡散させるか、または第2ソース/ドレイン領域114−IIを活性化する。前記第2熱処理工程は、例えば、レーザーまたはランプによる急速熱処理工程(Rapid Thermal Processing: RTP)により行われる。前記第2熱処理工程は、前述した前記第1熱処理工程に比べて相対的に短時間で進められるので、第2ソース/ドレイン領域114−IIは、前述した第1ソース/ドレイン領域114−Iに比べて薄い厚さを有する。また、第1ソース/ドレイン領域114−Iは、第2ソース/ドレイン領域114−IIに比べて厚い厚さを有するため、第2ソース/ドレイン領域114−IIを活性化するための熱処理工程により、第2ソース/ドレイン領域114−IIが拡張するなどの影響が最小化される。
【0090】
また、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第2LDD領域112−IIをさらに形成する。この場合、ダミーゲート電極202−IIをマスクとして使用して、不純物を注入して、第2LDD領域112−IIを先に形成し、以後、ダミーゲート電極202−IIの両側に第2スペーサ層206−IIが配置されるように形成した後、ダミーゲート電極202−II及び第2スペーサ層206−IIをマスクとして使用して、不純物を注入して、第2ソース/ドレイン領域114−IIを形成する。
【0091】
以後、図9で示した第1マスク層510を除去する。
【0092】
図10Bは、本発明の一実施形態の変形による第2ソース/ドレイン領域を形成するステップを示す断面図である。図10Bは、ダミーゲート電極202−IIを形成した後、図9で示した第1マスク層510を形成しない状態で、後続工程を進める時の断面図である。
【0093】
図10Bを参照すれば、第2領域IIに第2LDD領域112−II、第2スペーサ層206−II及び第2ソース/ドレイン領域114−IIを形成する。第2スペーサ層206−IIを形成する時、第1領域IIには、補助スペーサ層206−Iが共に形成される。
【0094】
図9、図10A及び図10Bを共に参照すれば、第1領域Iを覆う第1マスク層510がある状態で、第2スペーサ層206−IIを形成するための第2スペーサ物質層(図示せず)を形成すれば、前記第2スペーサ物質層は、第1領域Iで第1マスク層510の上面に平坦に形成されるので、第2スペーサ層206−IIを形成するための異方性エッチング工程またはエッチバック工程により、第1領域Iに形成された前記第2スペーサ物質層の部分はいずれも除去される。一方、第1マスク層510を使用しない場合、前記第2スペーサ物質層が第1スペーサ層204−Iそれぞれの側面にも残留して、補助スペーサ層206−Iが形成される。
【0095】
したがって、第1マスク層510の使用如何によって、第1ゲート電極202−Iの側壁上に形成されるスペーサ層の厚さは変わる。例えば、第1スペーサ層204−I及び第2スペーサ層206−IIを、同一/類似した物質で同一/類似した厚さを有するように形成する場合、第1マスク層510を使用した時、第1ゲート電極202−Iの側壁上に形成されたスペーサ層は、第1スペーサ層204−Iだけであるので、第2スペーサ層206−IIと類似した厚さを有する。一方、第1マスク層510を使用しない時、第1ゲート電極202−Iの側壁上に形成されたスペーサ層は、第1スペーサ層204−I及び補助スペーサ層206−Iであるので、第2スペーサ層206−IIより約2倍の厚さを有する。
【0096】
ここで、スペーサ層の厚さとは、スペーサ層が形成される側壁に対する法線方向への厚さを意味するので、半導体基板100に対して水平方向への厚さを意味する。
【0097】
図11は、本発明の一実施形態による層間絶縁層を形成するステップを示す断面図である。
【0098】
図11を参照すれば、第1ゲート電極202−Iの上面及びダミーゲート電極202−IIの上面を露出させ、半導体基板100を覆う層間絶縁層250を形成する。層間絶縁層250を形成するために、第1ゲート電極202−Iの上面及びダミーゲート電極202−IIの上面をいずれも覆う予備層間絶縁層(図示せず)を形成した後、CMPのような平坦化工程を行って、第1ゲート電極202−Iの上面及びダミーゲート電極202−IIの上面を露出させる。
【0099】
図12は、本発明の一実施形態によるダミーゲート電極を除去するステップを示す断面図である。
【0100】
図11及び図12を共に参照すれば、第2マスク層520を形成して第1領域Iを覆った後、露出された第2領域IIからダミーゲート電極202−IIのみを選択的に除去する。ダミーゲート電極202−IIを除去するために、ダミーゲート電極202−IIに対して、層間絶縁層250、バッファ酸化層140及び第2マスク層520がエッチング選択比を有するウェットまたはドライエッチング工程が行われる。ダミーゲート電極202−IIが除去された空間は、バッファ酸化層140及び第2スペーサ層206−IIにより取り囲まれるリセス300が形成される。
【0101】
図13Aは、本発明の一実施形態による低電圧トランジスタを形成するステップを示す断面図である。
【0102】
図12及び図13Aを共に参照すれば、リセス300を充填するように、第2ゲート電極320を形成する。第2ゲート電極320を形成する前に、リセス300内の露出された表面を覆う第2ゲート絶縁膜310を形成する。すなわち、第2ゲート絶縁膜310は、リセス300内の露出された表面を覆う。第2ゲート絶縁膜310は、リセス300内に露出される第2スペーサ層206−II上、及び第2スペーサ層206−II間のリセス300の底面にも形成される。第2ゲート電極320は、第2ゲート絶縁膜310がなす形状の内部を充填するように形成される。したがって、第2ゲート絶縁膜310は、第2活性領域110−IIと第2ゲート電極320との間から、第2ゲート電極320と第2スペーサ層206−IIとの間に延びる。
【0103】
第2ゲート絶縁膜310及び第2ゲート電極320を形成するために、第2領域IIを覆う予備第2ゲート絶縁物質層(図示せず)と予備第2ゲート物質層(図示せず)とを形成した後、層間絶縁層250が露出されるように、CMP工程のような平坦化工程が行われる。
【0104】
これを通じて、第2活性領域110−IIの両側に配置される第2ソース/ドレイン領域114−II、第2活性領域110−II上に順次に配置される第2ゲート絶縁膜310及び第2ゲート電極320を有する低電圧トランジスタTR−IIを形成する。第2ゲート絶縁膜310は、第1ゲート絶縁膜130に比べて薄く形成する。すなわち、第1ゲート絶縁膜130は、高電圧トランジスタTR−Iのためのゲート絶縁膜として使われるので、低電圧トランジスタTR−IIのためのゲート絶縁膜である第2ゲート絶縁膜310より厚く形成する。
【0105】
第2ゲート電極320は、第1ゲート電極202−Iより低い抵抗率を有する物質で形成される。第2ゲート電極320は、例えば、金属または導電性金属窒化物で形成される。第2ゲート電極320は、例えば、W,WN,Ti,TiNまたはCuを含む。
【0106】
第2ゲート絶縁膜310は、高誘電率物質で形成される。第2ゲート絶縁膜310は、例えば、ハフニウム、ジルコニウムまたはアルミニウムの酸化物またはケイ酸塩であるか、あるいはハフニウム・ジルコニウム酸化物またはケイ酸塩のような一つまたは複数の金属酸化物または金属ケイ酸塩である。
【0107】
高誘電率物質とは、広い意味でシリコン酸化物より誘電率の高い物質を意味する。しかし、本発明において、高誘電率物質とは、シリコン酸化物またはシリコン酸窒化物、あるいはシリコン酸化物とシリコン窒化物との組み合わせ(例えば、ONO(Oxide−Nitride−Oxide))より誘電率の高い物質、すなわち、シリコン酸化物またはシリコン酸化物に基づいて誘電率を増加させた物質より誘電率の高い物質を意味する。したがって、第2ゲート絶縁膜310は、第1ゲート絶縁膜130より高い誘電率を有する物質で形成される。
【0108】
第2ゲート絶縁膜310を形成する前に、選択的にリセス300の内部に露出されるバッファ酸化層140を除去して、第2活性領域110−IIを露出させる。次いで、リセス300の内部に露出される第2活性領域110−II上に界面酸化層150を形成する。界面酸化層150は、例えば、熱酸化法により形成されたシリコン酸化物である。界面酸化層150は、リセス300の内部に露出される第2活性領域110−II上にのみ形成される。界面酸化層150が形成された場合、界面酸化層150が形成されたリセス300内に、順次に第2ゲート絶縁膜310と第2ゲート電極320とを形成する。
【0109】
界面酸化層150が形成された場合、界面酸化層150と第2ゲート絶縁膜310とが共に低電圧トランジスタTR−IIのゲート絶縁膜の役割を行う。界面酸化層150は、第2活性領域110−IIと第2ゲート絶縁膜310との界面特性を向上させる。界面酸化層150は、例えば、数ないし20Åの厚さを有するように形成する。
【0110】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを比較すれば、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iより薄い厚さを有するように形成される。すなわち、第1ソース/ドレイン領域114−Iの厚さである第1厚さD−Iは、第2ソース/ドレイン領域114−IIの厚さである第2厚さD−IIより大きい値を有する。
【0111】
第1ソース/ドレイン領域114−Iの上面、すなわち、第1活性領域110−Iの上面と、第2ソース/ドレイン領域114−IIの上面、すなわち、第2活性領域110−IIの上面とは、同じレベルを有する。一方、第2ソース/ドレイン領域114−IIの下面は、第1ソース/ドレイン領域114−Iの下面より高いレベルを有する。
【0112】
高電圧トランジスタTR−Iを取り囲む第1素子分離層104−Iの上面は、低電圧トランジスタTR−Iを取り囲む第2素子分離層104a−IIの上面より高いレベルを有する。
【0113】
高電圧トランジスタTR−Iは、第1活性領域110−Iの上面に沿ってチャネル領域が形成される平板トランジスタであるが、低電圧トランジスタTR−IIは、第2素子分離層104a−IIの上面より突出した第2活性領域110−IIの上面及び両側面に沿ってチャネルが形成されるFinFET(Fin Field Effect Transistor)である。
【0114】
これを通じて、高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを共に有する半導体素子を形成する。すなわち、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iを先に形成し、次いで、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIを形成することで、熱的バジェットの大きい低電圧トランジスタTR−Iと、熱的バジェットの小さい低電圧トランジスタTR−IIとを一つの半導体素子に共に形成する。また、高誘電率物質で形成されるゲート絶縁膜及び金属性ゲート電極を利用して、低電圧トランジスタTR−IIのサイズを小さく形成する。
【0115】
すなわち、高電圧に適するように高信頼性を有するゲート絶縁膜を有するので、漏れ電流が低く、ノイズ特性に優れた高電圧トランジスタTR−Iと、集積度が高く、高速動作が可能であり、別途の熱処理工程により形成して短チャネル効果の影響を最小化し、しきい電圧の制御が容易な低電圧トランジスタTR−IIとを共に具現する。
【0116】
また、高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとをそれぞれ形成するための工程のうち多くの部分を共有するため、全体工程が短縮され、これによって、必要なフォトマスクの個数も減少する。したがって、製造時間及び製造コストを低減できる。
【0117】
そして、高電圧トランジスタTR−Iの上面と低電圧トランジスタTR−IIの上面、すなわち、第1ゲート電極202−Iの上面と第2ゲート電極320の上面とが同じレベルを有するので、高電圧領域Iと低電圧領域IIとの段差がないため、後続工程を進める時、フォトリソグラフィ工程など多様な工程の工程マージンが確保される。
【0118】
図13Bは、本発明の一実施形態の変形による低電圧トランジスタを形成するステップを示す断面図である。
【0119】
図12ないし図13Bを共に参照すれば、図13Aの低電圧トランジスタTR−IIの界面酸化層150と異なり、図13Bの低電圧トランジスタTR−IIの界面酸化層150aは、リセス300内の露出された表面を覆うように形成される。また、第2ゲート絶縁膜310は、界面酸化層150aがなす形状の内部にさらに重なった形態に形成される。第2ゲート電極320は、第2ゲート絶縁膜310がなす形状の内部を満たすように形成される。
【0120】
この場合、界面酸化層150a、第2ゲート絶縁膜310及び第2ゲート電極320を形成するために、第2領域IIを覆う予備界面酸化物質層(図示せず)、予備第2ゲート絶縁物質層(図示せず)及び予備第2ゲート物質層(図示せず)を形成した後、層間絶縁層250が露出されるように、CMP工程のような平坦化工程が行われる。界面酸化層150は、原子層蒸着(Atomic Layer Deposition: ALD)または化学気相蒸着(Chemical Vapor Deposition: CVD)法により形成される。
【0121】
参考までに、図1の第1ゲート電極G−I及び第2ゲート電極G−IIは、図7ないし図13Bで説明された第1ゲート電極202−I及び第2ゲート電極320に対応する。
【0122】
図14ないし図21は、本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。図14ないし図21についての説明のうち、図2ないし図13Bについての説明と重なる部分は省略する。
【0123】
図14は、本発明の他の実施形態による第1ゲート物質層を形成するステップを示す断面図である。図14は、本発明の一実施形態による図4で説明された第1ゲート絶縁膜130を形成した後のステップを示す断面図である。
【0124】
図14を参照すれば、半導体基板100をいずれも覆う第1ゲート物質層210を形成する。図14及び図6を共に比較すれば、図14では、第2領域IIに形成された素子分離層の部分104−IIの一部を除去しない。したがって、図14では、第2領域に形成された第2素子分離層の部分104−IIが第2素子分離層104−IIとも呼ばれる。第1ゲート物質層210は、例えば、ドーピングされたポリシリコンで形成される。第1ゲート物質層210は、段差がほとんどない第1ゲート絶縁膜130上に形成されるので、別途の平坦化工程を行わずに形成する。また、第1ゲート物質層210は、第1領域I及び第2領域IIで同じ厚さを有する。
【0125】
図15は、本発明の他の実施形態による第1ゲート電極を形成するステップを示す断面図である。
【0126】
図14及び図15を共に参照すれば、第1領域Iの第1ゲート物質層210の部分を、エッチング工程を通じてパターニングして、第1ゲート電極212−Iを形成する。この時、第2領域IIの第1ゲート物質層210の部分は、そのまま残存する。
【0127】
図16は、本発明の他の実施形態による高電圧トランジスタを形成するステップを示す断面図である。
【0128】
図16を参照すれば、高電圧トランジスタTR−Iを形成するために、第1活性領域110−I内に、第1ソース/ドレイン領域114−Iを形成する。これを通じて、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130及び第1ゲート電極212−Iを有する高電圧トランジスタTR−Iを形成する。
【0129】
高電圧トランジスタTR−Iを形成するために、第1ソース/ドレイン領域114−I以外に、第1スペーサ層204−I及び第1LDD領域112−Iをさらに形成する。
【0130】
図17は、本発明の他の実施形態によるダミーゲート電極を形成するステップを示す断面図である。
【0131】
図16及び図17を共に参照すれば、第2領域IIの第1ゲート物質層210の部分を、エッチング工程を通じてパターニングして、ダミーゲート電極212−IIを形成する。
【0132】
ダミーゲート電極212−IIを形成する過程において、ダミーゲート電極212−IIにより露出される第1ゲート絶縁膜130の部分は、過エッチングにより一部分が除去されて、ダミーゲート電極212−I下の第1ゲート絶縁膜130の部分と段差を形成する。
【0133】
図18は、本発明の他の実施形態による第2ソース/ドレイン領域を形成するステップを示す断面図である。
【0134】
図18を参照すれば、第2活性領域110−II内に第2ソース/ドレイン領域114−IIを形成する。第2ソース/ドレイン領域114−IIは、第1ソース/ドレイン領域114−Iに比べて薄い厚さを有する。
【0135】
また、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第2LDD領域112−IIをさらに形成する。
【0136】
また、図示していないが、図9ないし図10Bに示すように、選択的に第1マスク層510を形成するか、または補助スペーサ層206−Iを形成する。
【0137】
図19は、本発明の他の実施形態による層間絶縁層を形成するステップを示す断面図である。
【0138】
図19を参照すれば、第1ゲート電極212−Iの上面及びダミーゲート電極212−IIの上面を露出させ、半導体基板100を覆う層間絶縁層252を形成する。
【0139】
図20は、本発明の他の実施形態によるダミーゲート電極を除去するステップを示す断面図である。
【0140】
図19及び図20を共に参照すれば、第2マスク層520を形成して第1領域Iを覆った後、露出された第2領域IIからダミーゲート電極212−IIのみを選択的に除去して、リセス302を形成する。次いで、選択的にリセス302の内部に露出される第1ゲート絶縁膜130の部分を除去して、第2活性領域110−IIを露出させる。ダミーゲート電極212−II及び第1ゲート絶縁膜130の部分が除去されれば、第2活性領域110−II及び第2スペーサ層206−IIにより取り囲まれるリセス302が形成される。
【0141】
図21は、本発明の他の実施形態による低電圧トランジスタを形成するステップを示す断面図である。
【0142】
図20及び図21を共に参照すれば、リセス302を満たすように、第2ゲート電極322を形成する。第2ゲート電極322を形成する前に、リセス302内の露出された表面を覆う第2ゲート絶縁膜312を形成する。すなわち、第2ゲート絶縁膜312は、リセス302内の露出された表面を覆い、第2ゲート電極322は、第2ゲート絶縁膜312がなす形状の内部を満たすように形成される。したがって、第2ゲート絶縁膜312は、第2活性領域110−IIと第2ゲート電極322との間から、第2ゲート電極322と第2スペーサ層206−IIとの間に延びる。
【0143】
これを通じて、第2活性領域110−IIの両端に配置される第2ソース/ドレイン領域114−II、第2活性領域110−II上に順次に配置される第2ゲート絶縁膜312及び第2ゲート電極322を有する低電圧トランジスタTR−IIを形成する。第2ゲート絶縁膜312は、第1ゲート絶縁膜130に比べて薄く形成する。すなわち、第1ゲート絶縁膜130は、高電圧トランジスタTR−Iのためのゲート絶縁膜として使われるので、低電圧トランジスタTR−IIのためのゲート絶縁膜である第2ゲート絶縁膜312より厚く形成する。
【0144】
第2ゲート電極322は、第1ゲート電極212−Iより低い抵抗率を有する物質で形成される。第2ゲート絶縁膜310は、高誘電率物質で形成される。
【0145】
リセス302の内部で露出される第2活性領域110−II上に、界面酸化層152を形成する。界面酸化層152は、リセス302の内部に露出される第2活性領域110−II上にのみ形成される。界面酸化層152が形成された場合、界面酸化層152が形成されたリセス302内に、順次に第2ゲート絶縁膜312と第2ゲート電極322とを形成する。
【0146】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを比較すれば、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iより薄い厚さを有するように形成される。
【0147】
第1ソース/ドレイン領域114−Iの上面、すなわち、第1活性領域110−Iの上面と、第2ソース/ドレイン領域114−IIの上面、すなわち、第2活性領域110−IIの上面とは、同じレベルを有する。一方、第2ソース/ドレイン領域114−IIの下面は、第1ソース/ドレイン領域114−Iの下面より高いレベルを有する。
【0148】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとは、いずれも平板トランジスタであるが、ゲート絶縁膜及びゲート電極に使われる物質を異ならせて、低電圧トランジスタTR−IIが高電圧トランジスタTR−Iより小さい面積を占めるように形成する。
【0149】
図示していないが、図21の界面酸化層152も、図13Bに示す界面酸化層150aと同じ形状を有するように変形できる。
【0150】
参考までに、図1の第1ゲート電極G−I及び第2ゲート電極G−IIは、図15ないし図21で説明された第1ゲート電極212−I及び第2ゲート電極322に対応する。
【0151】
図22ないし図24は、本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。図22ないし図24についての説明のうち、図2ないし図21についての説明と重なる部分は省略する。
【0152】
図22は、本発明のさらに他の実施形態によるゲート物質層を形成するステップを示す断面図である。図22は、本発明の一実施形態による図3で説明された犠牲層120を除去した後のステップを示す断面図である。
【0153】
図22を参照すれば、第1及び第2活性領域110−I,110−IIの上面をそれぞれ覆う第1ゲート絶縁膜130−I及び第2ゲート絶縁膜130−IIを形成する。第1ゲート絶縁膜130−I及び第2ゲート絶縁膜130−IIは、例えば、30ないし200Åの厚さを有するが、第1ゲート絶縁膜130−Iが第2ゲート絶縁膜130−IIより厚く形成される。例えば、第1ゲート絶縁膜130−Iのうち、第2ゲート絶縁膜130−IIと同じ厚さを有する部分を、第2ゲート絶縁膜130−IIと共に形成した後、選択的に第1活性領域110−I上に、第1ゲート絶縁膜130−Iのうち第2ゲート絶縁膜130−IIより厚い部分をさらに形成する。または、第1及び第2活性領域110−I,110−IIに、第1ゲート絶縁膜130−Iと同じ厚さの絶縁膜を形成した後、第2活性領域110−Iから一部分を除去して、第1ゲート絶縁膜130−Iより薄い厚さを有する第2ゲート絶縁膜130−Iを形成する。
【0154】
次いで、第1及び第2ゲート絶縁膜130−I,130−IIを覆うゲート物質層220を形成する。ゲート物質層220は、第1及び第2領域I,IIに同じ厚さを有するように形成し、この場合、第1及び第2ゲート絶縁膜130−I,130−II間の段差と類似した段差を有する。
【0155】
図23は、本発明のさらに他の実施形態による高電圧トランジスタを形成するステップを示す断面図である。
【0156】
図22及び図23を共に参照すれば、第1領域Iのゲート物質層220の部分を、エッチング工程を通じてパターニングして、第1ゲート電極222−Iを形成する。この時、第2領域IIのゲート物質層220の部分は、そのまま残存する。
【0157】
次いで、高電圧トランジスタTR−Iを形成するために、第1活性領域110−I内に、第1ソース/ドレイン領域114−Iを形成する。これを通じて、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130−I及び第1ゲート電極222−Iを有する高電圧トランジスタTR−Iを形成する。
【0158】
高電圧トランジスタTR−Iを形成するために、第1ソース/ドレイン領域114−I以外に、第1スペーサ層204−I及び第1LDD領域112−Iをさらに形成する。
【0159】
図24は、本発明のさらに他の実施形態による低電圧トランジスタを形成するステップを示す断面図である。
【0160】
図23及び図24を共に参照すれば、高電圧トランジスタTR−Iを形成する方法と同様に、低電圧トランジスタTR−IIを形成する。
【0161】
第2領域2のゲート物質層220の部分を、エッチング工程を通じてパターニングして、第2ゲート電極222−IIを形成する。次いで、低電圧トランジスタTR−IIを形成するために、第2活性領域110−II内に第2ソース/ドレイン領域114a−IIを形成する。これを通じて、第2活性領域110−IIの両端に配置される第2ソース/ドレイン領域114a−II、第2活性領域110−II上に順次に配置される第2ゲート絶縁膜130−II及び第2ゲート電極222−IIを有する低電圧トランジスタTR−IIを形成する。
【0162】
低電圧トランジスタTR−IIを形成するために、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第2LDD領域112−IIをさらに形成する。
【0163】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを比較すれば、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iより薄い厚さを有するように形成される。
【0164】
第1ソース/ドレイン領域114−Iの上面、すなわち、第1活性領域110−Iの上面と、第2ソース/ドレイン領域114−IIの上面、すなわち、第2活性領域110−IIの上面とは、同じレベルを有する。一方、第2ソース/ドレイン領域114−IIの下面は、第1ソース/ドレイン領域114−Iの下面より高いレベルを有する。
【0165】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとは、いずれも平板トランジスタであり、ゲート絶縁膜及びゲート電極に使われる物質が同じであるが、低電圧トランジスタTR−IIの動作電圧が、高電圧トランジスタTR−Iの動作電圧より低いため、ゲート絶縁膜の厚さを異ならせて、低電圧トランジスタTR−IIが高電圧トランジスタTR−Iより小さい面積を占めるように形成する。
【0166】
図25及び図26は、本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。図25及び図26についての説明のうち、図2ないし図24についての説明と重なる部分は省略する。
【0167】
図25は、本発明のさらに他の実施形態の変形によるゲート物質層を形成するステップを示す断面図である。図25は、本発明の一実施形態による図3で説明された犠牲層120は除去した後のステップを示す断面図である。
【0168】
図25を図22と比較すれば、第1及び第2ゲート絶縁膜130−I,130−IIとゲート物質層220との間に、高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324をさらに形成する。
【0169】
高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324は、図13Aに示す第2ゲート絶縁膜310及び第2ゲート電極320とそれぞれ同一または類似した特性を有する物質で形成される。
【0170】
図26は、本発明のさらに他の実施形態の変形による高電圧トランジスタ及び低電圧トランジスタを形成するステップを示す断面図である。
【0171】
図26を図23と比較して参照すれば、第1領域Iで、ゲート物質層220をパターニングして、第1ゲート電極222−Iを形成する時、第1領域Iで、高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324を共にパターニングして、それぞれ第1高誘電ゲート絶縁膜314−I及び第1低抵抗ゲート物質層324−Iを形成する。次いで、第1活性領域110−I内に、第1ソース/ドレイン領域114−Iを形成して、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130−I、第1高誘電ゲート絶縁膜314−I、第1低抵抗ゲート物質層324−I及び第1ゲート電極222−Iを有する高電圧トランジスタTR−Iを形成する。
【0172】
図26を図24と比較して参照すれば、第2領域IIで、ゲート物質層220をパターニングして、第2ゲート電極222−IIを形成する時、第2領域IIで、高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324を共にパターニングして、それぞれ第2高誘電ゲート絶縁膜314−II及び第2低抵抗ゲート物質層324−IIを形成する。次いで、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第1LDD領域112−IIをさらに形成する。
【0173】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとは、いずれも平板トランジスタであるが、ゲート絶縁膜及びゲート電極にそれぞれ高誘電ゲート絶縁膜及び低抵抗ゲート物質層の一部分がさらに備えられて、ゲート絶縁膜の誘電特性及びゲート電極の伝導性が向上される。
【0174】
図27は、本発明の実施形態による第1ソース/ドレイン領域と第2ソース/ドレイン領域とのドーピング濃度を深さに対して示すグラフである。
【0175】
図27を参照すれば、高電圧トランジスタの第1ソース/ドレイン領域のドーピング濃度DC−Iと、低電圧トランジスタの第2ソース/ドレイン領域のドーピング濃度DC−IIとが深さに対して示される。前記高電圧トランジスタは、図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iに該当し、前記低電圧トランジスタは、図13A、図13B、図21、図24及び図26の低電圧トランジスタTR−IIに該当する。また、前記第1ソース/ドレイン領域は、図13A、図13B、図21、図24及び図26の第1ソース/ドレイン領域114−Iに該当し、前記第2ソース/ドレイン領域は、図13A、図13B、図21、図24及び図26の第2ソース/ドレイン領域114−IIまたは114a−IIに該当する。
【0176】
したがって、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iの厚さD−Iは、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIまたは114−IIaの厚さD−IIより大きい値を有する。また、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIまたは114−IIaのドーピング濃度DC−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iのドーピング濃度DC−Iより深さに対して大きく変化する。
【0177】
図28は、本発明の実施形態による半導体素子を適用したイメージセンサーを示す概略的なブロック図である。
【0178】
図28を参照すれば、本発明の一実施形態によるイメージセンサー1000は、受光素子(図示せず)を含むピクセル(画素)が二次元的に配列されてなるアクティブピクセルセンサー(Active Pixel Sensor: APS)アレイ領域1110と、APSアレイ領域1110を動作させるための制御回路領域1120とを備える。
【0179】
APSアレイ領域1110は、二次元的に配列された複数のピクセルを含み、各ピクセルには、受光素子(図示せず)が位置する。APSアレイ領域1110は、図29に示す等価回路図で構成された単位ピクセルがマトリックス形態に配列されて構成される。かかるAPSアレイ領域1110は、光信号を電気的信号に変換し、ロウドライバ1121から、図29のように、ピクセル選択信号SEL、リセット信号RS、伝達信号TGなど複数の駆動信号を受信して駆動される。また、変換された電気的信号は、垂直信号ラインVout(図29)を通じて、相関二重サンプラー(Correlated Double Sampler: CDS)1124に提供される。
【0180】
制御回路領域1120は、コントローラ1123、ロウデコーダ1122、ロウドライバ1121、CDS 1124、アナログ・デジタルコンバータ(ADC)1125、ラッチ部1126及びカラムデコーダ1127などを備える。
【0181】
コントローラ1123は、ロウデコーダ1122及びカラムデコーダ1127に制御信号を提供する。ロウドライバ1121は、ロウデコーダ1122でデコーディングされた結果によって、複数のピクセルを駆動するための複数の駆動信号をAPSアレイ領域1110に提供する。一般的に、マトリックス形態にピクセルが配列された場合には、各ロウ別に駆動信号を提供する。
【0182】
CDS 1124は、APSアレイ領域1110に形成された電気信号を垂直信号ラインVout(図29)を通じて受信して、サンプリング及びホールドする。すなわち、特定のノイズレベルと、生成された電気的信号による信号レベルとを二重にサンプリングして、ノイズレベルと信号レベルとの差に該当する差レベルを出力する。
【0183】
ADC 1125は、差レベルに該当するアナログ信号をデジタル信号として出力する。
【0184】
ラッチ部1126は、デジタル信号をラッチし、ラッチされた信号は、カラムデコーダ1127でのデコーディング結果によって、順次に映像信号処理部(図示せず)に出力される。
【0185】
図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、APSアレイ領域1110に形成されるトランジスタに該当する。図13A、図13B、図21、図24及び図26の低電圧トランジスタTR−IIは、制御回路領域1120に形成されるトランジスタに該当する。または、図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、制御回路領域1120に形成されるアナログロジック回路用トランジスタに該当する。
【0186】
したがって、制御回路領域1120に小さい面積を有する低電圧トランジスタTR−IIを適用して、APSアレイ領域1110が十分な面積を確保することを可能にする。
【0187】
図29は、図28のイメージセンサーに含まれた単位ピクセルの一例を示す回路図である。図29には、一つのフォトダイオード及び四つのトランジスタから構成された単位ピクセルの等価回路図が例示されている。
【0188】
図29を参照すれば、単位ピクセルは、フォトダイオードPD、伝送トランジスタTx、リセットトランジスタRx、ドライブトランジスタDx及び選択トランジスタSxを備える。
【0189】
フォトダイオードPDは、光を印加されて光電荷を生成し、伝送トランジスタTxは、フォトダイオードPDで生成された光電荷をフローティング拡散領域FDへ伝送する。
【0190】
また、リセットトランジスタRxは、フローティング拡散領域FDに保存されている電荷を周期的にリセットさせる。ドライブトランジスタDxは、ソースフォロワーバッファ増幅器の役割を行い、フローティング拡散領域FDに充電された電荷による信号をバッファリングする。選択トランジスタSxは、単位ピクセルを選択するためのスイッチング及びアドレシングの役割を行う。ここで、“RS”は、リセットトランジスタRxのゲートに印加される信号であり、“TG”は、伝送トランジスタTxのゲートに印加される信号である。また、“SEL”は、選択トランジスタSxのゲートに印加される信号である。
【0191】
リセットトランジスタRxのソースには、電源供給端子VDDが連結されている。リセットトランジスタRxのゲートに、リセット電圧RSが印加されれば、リセットトランジスタRxがオンになり、フローティング拡散領域FDのポテンシャルは、リセットトランジスタRxのソースでのVDD電圧によってチャージングされ、これによって、フローティング拡散領域FDは、所定の電圧VDD−Vth(Vthは、リセットトランジスタRxのしきい電圧)にリセットされる。
【0192】
フローティング拡散領域FDの電荷は、ドライブトランジスタDxのゲートに印加されて、選択トランジスタSxのゲートに印加される選択信号SELによりオンになった選択トランジスタSxを通じて流れる電流を制御する。選択トランジスタSxを通じて流れる電流は、単位ピクセルの出力端Voutから、単位ピクセルの出力信号として出力され、これは、単位ピクセルの出力端Voutに連結されている負荷トランジスタ(図示せず)から読み取られる。
【0193】
図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、伝送トランジスタTx、リセットトランジスタRx、ドライブトランジスタDx及び選択トランジスタSxに該当する。
【0194】
図30は、本発明の一実施形態によるイメージセンサーの概略的なレイアウト図である。図30は、図29の等価回路図に対応する構成を提供する。
【0195】
図30を参照すれば、単位ピクセルは、半導体基板上のピクセルアレイ領域で、所定の形状により定義されている活性領域ACTを備える。活性領域ACTは、それぞれフォトダイオードPDが形成されるフォトダイオード領域ACT_P、及びトランジスタが形成されるトランジスタ領域ACT_Tに区分される。活性領域ACTのうち、受光領域であるフォトダイオード領域ACT_Pは、単位ピクセル内で半導体基板の所定の領域を占有するように、所定の形状、例えば、平面視長方形に形成される。トランジスタ領域ACT_Tは、フォトダイオード領域ACT_Pの一部と接しつつ、少なくとも一部分以上折り曲げられたライン形態に形成される。
【0196】
伝送トランジスタTxのゲートTGは、活性領域ACTのうち、フォトダイオード領域ACT_Pとトランジスタ領域ACT_Tとの境界面付近に配置される。リセットトランジスタRxのゲートRG、ドライブトランジスタDxのゲートDG及び選択トランジスタSxのゲートSGが、活性領域ACTのトランジスタ領域ACT_T上に、互いに所定の間隔を置いて配置されている。図30に示している各トランジスタの配置順序は、単に例示に過ぎず、場合によって、その配置順序が変わってもよい。
【0197】
図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、図30に示している伝送トランジスタTx、リセットトランジスタRx、ドライブトランジスタDx及び選択トランジスタSxに該当する。
【0198】
第1コンタクトプラグC1及び第2コンタクトプラグC2は、それぞれゲートRG,SG,DG,TG及び活性領域ACT上に形成されたコンタクトプラグを指す。本実施形態において、ゲートRG,SG,DG,TG上に形成された第1コンタクトプラグC1と、ソース及びドレイン領域を備える活性領域ACT上に形成された第2コンタクトプラグC2とは、二つのコンタクトプラグが対をなす。
【産業上の利用可能性】
【0199】
本発明は、例えば、電子機器関連の技術分野に適用可能である。
【符号の説明】
【0200】
100 半導体基板
104−I 第1素子分離層
104−II,104a−II 第2素子分離層
110−I 第1活性領域
110−II 第2活性領域
112−I 第1LDD領域
112−II 第2LDD領域
114−I 第1ソース/ドレイン領域
114−II,114a−II 第2ソース/ドレイン領域
130 第1ゲート絶縁膜
140 バッファ酸化層
150 界面酸化層
202−I 第1ゲート電極
202−II ダミーゲート電極
204−I 第1スペーサ層
206−II 第2スペーサ層
250 層間絶縁層
310 第2ゲート絶縁膜
320 第2ゲート電極
TR−I 高電圧トランジスタ
TR−II 低電圧トランジスタ
【技術分野】
【0001】
本発明は、半導体素子及びその製造方法に係り、特に高電圧トランジスタと低電圧トランジスタとを有する半導体素子及びその製造方法に関する。
【背景技術】
【0002】
最近、半導体産業の発展及びユーザーの要求に応じて、電子機器はさらに多機能化されており、これによって、電子機器の核心部品である半導体素子も、要求される機能が多様になっている。しかし、かかる多様な機能を一つの半導体素子に含めるためには、相異なる特性を有する多様な世代のトランジスタを共に具現せねばならない。しかし、多様な世代のトランジスタを製造するためには、相異なる工程条件を有するので、要求される特性をいずれも満足させるのには困難が多い。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の目的は、前記した従来の問題点を解決するためのものであって、高電圧トランジスタと低電圧トランジスタとを有する半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【0004】
本発明による半導体素子は、高電圧領域及び低電圧領域を有する半導体基板と、前記高電圧領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、前記低電圧領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有する。
【0005】
前記第2ソース/ドレイン領域の下面は、前記第1ソース/ドレイン領域の下面より高いレベルを有してもよい。
【0006】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚くてもよい。
【0007】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有してもよい。
【0008】
前記第1ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で形成され、前記第2ゲート絶縁膜は、高誘電率を有する金属酸化物または金属ケイ酸塩で形成されてもよい。
【0009】
前記第2ゲート絶縁膜と前記第2活性領域との間に配置される界面酸化層をさらに備えてもよい。
【0010】
前記第2ゲート電極は、前記第1ゲート電極より低い抵抗率を有する物質で形成されてもよい。
【0011】
前記第2ゲート電極は、金属または導電性金属窒化物で形成されてもよい。
【0012】
前記第2ゲート電極の両側に配置される一対の第2スペーサ層をさらに備え、前記第2ゲート絶縁膜は、前記第2ゲート電極と前記第2活性領域との間から、前記第2ゲート電極と前記第2スペーサ層との間に延びてもよい。
【0013】
前記第1活性領域及び前記第2活性領域をそれぞれ定義する第1素子分離層及び第2素子分離層をさらに備え、前記第1素子分離層の下面と前記第2素子分離層の下面とは、同じレベルを有してもよい。
【0014】
前記第1素子分離層の上面は、前記第2素子分離層の上面より高いレベルを有してもよい。
【0015】
前記低電圧トランジスタは、第2活性領域の上面及び両側面にチャネルが形成されるFinFET(Fin Field Effect Transistor)であってもよい。
【0016】
前記第1ゲート電極が延びる方向の前記第1活性領域の幅は、前記第2ゲート電極が延びる方向の前記第2活性領域の幅より広くてもよい。
【0017】
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より深さに対するドーピング濃度の変化が大きくてもよい。
【0018】
本発明による半導体素子は、第1領域及び第2領域を有する半導体基板と、前記第1領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、前記第2領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有し、前記第1ゲート電極の上面と前記第2ゲート電極の上面とが同じレベルを有する。
【0019】
本発明による半導体素子の製造方法は、高電圧領域及び低電圧領域にそれぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、前記第1活性領域及び前記第2活性領域上に第1ゲート絶縁膜を形成するステップと、前記第1活性領域に第1ソース/ドレイン領域を形成するステップと、前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に前記第1ソース/ドレイン領域より薄い厚さを有する第2ソース/ドレイン領域を形成するステップと、を含む。
【0020】
前記半導体基板を準備するステップは、前記第1活性領域及び前記第2活性領域の上面を露出させるように、前記高電圧領域及び前記低電圧領域に素子分離層を形成するステップと、前記低電圧領域に形成された素子分離層の一部分を除去して、前記第2活性領域の側壁の一部分を露出させる前記第2素子分離層を形成するステップと、を含んでもよい。
【0021】
前記第2素子分離層を形成するステップは、前記第2活性領域上に形成された前記第1ゲート絶縁膜を共に除去してもよい。
【0022】
前記第1ソース/ドレイン領域を形成するステップ前に、前記高電圧領域及び前記低電圧領域上に第1ゲート物質層を形成するステップと、前記第1ゲート物質層を形成して、前記高電圧領域上の前記第1活性領域と交差しつつ延びる第1ゲート電極を形成するステップと、をさらに含んでもよい。
【0023】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びる第2ゲート電極を形成するステップをさらに含んでもよい。
【0024】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びるダミーゲート電極を形成するステップをさらに含んでもよい。
【0025】
前記第1ゲート電極及び前記ダミーゲート電極の上面を露出させ、前記半導体基板を覆う層間絶縁層を形成するステップと、前記ダミーゲート電極を除去して、前記ダミーゲート電極が除去された空間にリセスを形成するステップと、前記リセスに金属または導電性金属窒化物を充填して、第2ゲート電極を形成するステップと、をさらに含んでもよい。
【0026】
前記第1ゲート物質層を形成するステップ前に、前記第2素子分離層により露出される前記第2活性領域を覆うバッファ酸化層を形成するステップをさらに含み、前記リセスを形成するステップ後に、前記リセス内に露出された前記バッファ酸化層の部分を除去するステップをさらに含んでもよい。
【0027】
前記リセス内に露出された前記バッファ酸化層の部分を除去するステップ後に、前記バッファ酸化層が除去されて露出される前記第2活性領域上に界面酸化層を形成するステップをさらに含んでもよい。
【0028】
前記リセスを形成するステップ後、及び前記第2ゲート電極を形成するステップ前に、前記リセスの一部分を満たす第2ゲート絶縁膜を形成するステップをさらに含んでもよい。
【0029】
前記ダミーゲート電極を形成した後、及び前記層間絶縁層を形成する前に、前記ダミーゲート電極の両側面を覆う第2スペーサ層を形成するステップをさらに含み、前記第2ゲート絶縁膜は、前記リセス内で第2活性領域と第2ゲート電極との間から、前記ゲート電極と前記第2スペーサ層との間に延びるように形成されてもよい。
【0030】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有し、前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より薄く形成されてもよい。
【0031】
本発明による半導体素子の製造方法は、高電圧トランジスタが形成される第1領域及び低電圧トランジスタが形成される第2領域に、それぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、前記第1活性領域上に、前記高電圧トランジスタの第1ゲート絶縁膜、及び前記第1活性領域と交差しつつ延びる前記高電圧トランジスタの第1ゲート電極を形成するステップと、前記第1活性領域に、前記高電圧トランジスタの第1ソース/ドレイン領域を形成するステップと、前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に、前記低電圧トランジスタの第2ソース/ドレイン領域を形成するステップと、を含み、前記第1ソース/ドレイン領域を形成するステップ、及び前記第2ソース/ドレイン領域を形成するステップは、それぞれ第1熱処理工程及び第2熱処理工程を含み、前記第2熱処理工程は、前記第1熱処理工程より短時間で進められる。
【0032】
前記第2ソース/ドレイン領域を形成した後、前記第2活性領域上に、前記低電圧トランジスタの第2ゲート絶縁膜、及び前記第2活性領域と交差しつつ延びる前記低電圧トランジスタの第2ゲート電極を形成するステップをさらに含んでもよい。
【0033】
前記第2熱処理工程を進めた後、第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有するように形成されてもよい。
【発明の効果】
【0034】
本発明による半導体素子は、高電圧に適するように高信頼性を有するゲート絶縁膜を有するので、漏れ電流が低く、ノイズ特性に優れた高電圧トランジスタと、集積度が高く、高速動作が可能であり、別途の熱処理工程により形成して短チャネル効果の影響を最小化し、しきい電圧の制御が容易な低電圧トランジスタとを共に備える。また、平板トランジスタとFinFETとを共に備える。
【0035】
本発明による半導体素子の製造方法は、高電圧トランジスタと低電圧トランジスタとをそれぞれ形成するための工程のうち多くの部分を共有するため、全体工程が短縮され、これによって、必要なフォトマスクの個数も減少する。したがって、製造時間及び製造コストを低減できる。
【0036】
また、高電圧トランジスタと低電圧トランジスタとの段差がないため、後続工程を進める時、フォトリソグラフィ工程など多様な工程の工程マージンが確保される。
【図面の簡単な説明】
【0037】
【図1】本発明の実施形態による半導体素子のゲート電極と活性領域との配置のレイアウトを示す図面である。
【図2】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図3】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図4】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図5】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図6】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図7】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図8】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図9】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図10A】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図10B】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図11】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図12】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図13A】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図13B】本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【図14】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図15】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図16】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図17】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図18】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図19】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図20】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図21】本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。
【図22】本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。
【図23】本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。
【図24】本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。
【図25】本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。
【図26】本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。
【図27】本発明の実施形態による第1ソース/ドレイン領域と第2ソース/ドレイン領域とのドーピング濃度を深さに対して示すグラフである。
【図28】本発明の実施形態による半導体素子を適用したイメージセンサーを示す概略的なブロック図である。
【図29】イメージセンサーに含まれた単位ピクセルの一例を示す回路図である。
【図30】本発明の一実施形態によるイメージセンサーの概略的なレイアウト図である。
【発明を実施するための形態】
【0038】
本発明の構成及び効果を十分に理解するために、添付した図面を参照して、本発明の望ましい実施形態を説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、色々な形態に具現され、多様な変更を加えてもよい。ただし、本実施形態についての説明は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。添付された図面において、構成要素は、説明の便宜上、そのサイズが実際より拡大して示したものであり、各構成要素の割合は誇張または縮小される。
【0039】
ある構成要素が他の構成要素の“上に”あるか、または“接して”いると記載された場合、他の構成要素の上に直接接触または連結されているが、中間にさらに他の構成要素が存在してもよいと理解されねばならない。一方、ある構成要素が他の構成要素の“真上に”あるか、または“直接接して”いると記載された場合には、中間にさらに他の構成要素が存在しないものと解される。構成要素間の関係を説明する他の表現、例えば、“〜間に”“直接〜の間に”なども同様に解釈される。
【0040】
第1、第2などの用語は、多様な構成要素を説明するために使われるが、前記構成要素は、前記用語により限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別する目的のみで使われる。例えば、本発明の権利範囲を逸脱しない範囲内で、第1構成要素は、第2構成要素と命名され、同様に第2構成要素も、第1構成要素と命名される。
【0041】
単数の表現は、文脈上明白に取り立てて表現しない限り、複数の表現を含む。“含む”または“有する”などの用語は、明細書上に記載された特徴、数字、ステップ、動作、構成要素、部分品またはそれらを組み合わせたものが存在することを指定するためのものであり、一つまたはそれ以上の他の特徴や数字、ステップ、動作、構成要素、部分品またはそれらを組み合わせたものが付加されるものと解釈される。
【0042】
本発明の実施形態において使われる用語は、取り立てて定義されない限り、当業者に通常的に知られた意味と解釈される。
【0043】
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することで、本発明を詳細に説明する。
【0044】
図1は、本発明の実施形態による半導体素子のゲート電極と活性領域との配置のレイアウトを示す図面である。
【0045】
図1を参照すれば、第1領域I及び第2領域IIには、それぞれ第1活性領域110−I及び第2活性領域110−IIが形成され、第1活性領域110−I及び第2活性領域110−IIとそれぞれ交差しつつ延びる第1ゲート電極G−I及び第2ゲート電極G−IIが形成される。
【0046】
第1ゲート電極G−Iの延長方向の第1活性領域110−Iの幅、すなわち、第1ゲート電極G−Iが交差する第1活性領域110−Iの幅である第1幅W1は、第2ゲート電極G−IIの延長方向の第2活性領域110−IIの幅、すなわち、第2ゲート電極G−IIが交差する第2活性領域110−IIの幅である第2幅W2より広く形成される。
【0047】
第1領域Iには、一つの第1活性領域110−Iが示され、第2領域IIには、三つの第2活性領域110−IIが示されたが、これに限定されない。第2活性領域110−IIは、第2ゲート電極G−IIの延長方向に沿って四つ以上が配置され、同様に第1活性領域100−Iも、第1ゲート電極G−Iの延長方向に沿って複数個が形成される。また、第1領域I及び第2領域IIに、一つの第1ゲート電極G−I及び一つの第2ゲート電極G−IIを示したが、第1ゲート電極G−I及び第2ゲート電極G−IIは、それぞれ複数個配列されてもよい。
【0048】
一つの第1活性領域110−1または一つの第2活性領域110−IIに対して、一つの第1ゲート電極G−Iまたは一つの第2ゲート電極G−IIが交差するものと示されたが、ソース領域またはドレイン領域のうちいずれか一つを共有して、一つの活性領域に二つのゲート電極を通過させて、一つの活性領域に二つのトランジスタを形成させることも可能である。
【0049】
第1ゲート電極G−I及び第2ゲート電極G−IIが同じ方向に延びるものと示されたが、これに制限されず、第1ゲート電極G−I及び第2ゲート電極G−IIは、異なる方向に延びてもよい。例えば、第1ゲート電極G−I及び第2ゲート電極G−IIは、互いに垂直な方向に延びてもよい。
【0050】
第1ゲート電極G−I及び第1活性領域100−I、または第2ゲート電極G−II及び第2活性領域100−IIは、互いに垂直に交差するものと示されたが、これに限定されない。すなわち、第1ゲート電極G−I及び第1活性領域100−I、または第2ゲート電極G−II及び第2活性領域100−IIは、垂直に交差してもよく、90°より小さい所定の角度を有するように互いに交差してもよい。
【0051】
以下、図2ないし図26は、図1のA−A′、B−B′及びC−C′に対応する位置を切断した断面図である。また、図2ないし図26では、第1領域Iで、第1ゲート電極G−Iを横切る第1活性領域100−Iの延長方向に沿う切断断面A−A′、並びに第2領域IIで、第2ゲート電極G−IIの延長方向に沿う切断断面B−B′、及び第2ゲート電極G−IIを横切る第2活性領域100−IIの延長方向に沿う切断断面C−C′が垂直方向(高さ方向)に一致するように示される。すなわち、図2ないし図26の断面図は、切断方向が同じであっても、垂直であっても、異なる方向であってもよいが、同じ高さは同じレベルで表す。
【0052】
図2ないし図13Bは、本発明の一実施形態による半導体素子を形成するステップを示す断面図である。
【0053】
図2は、本発明の一実施形態による第1活性領域及び第2活性領域を定義するために、第1トレンチ及び第2トレンチが形成されるステップを示す断面図である。
【0054】
図2を参照すれば、半導体基板100にトレンチ102−I,102−IIを形成して、活性領域110−I,110−IIを突出させる。第1領域Iには、第1トレンチ102−Iが形成されて、第1活性領域110−Iが突出し、第2領域IIには、第2トレンチ102−IIが形成されて、第2活性領域110−IIが突出する。
【0055】
第1トレンチ102−I及び第2トレンチ102−IIは、エッチング工程を通じて共に形成され、同じ深さを有するように形成される。第1トレンチ102−I及び第2トレンチ102−IIは、例えば、2000Åないし3000Åの深さを有するように形成される。
【0056】
第1領域I及び第2領域IIは、それぞれ高電圧領域I及び低電圧領域IIとも呼ばれる。高電圧領域Iには、相対的に高電圧で動作するトランジスタが形成され、低電圧領域IIには、相対的に低電圧で動作するトランジスタが形成される。例えば、高電圧領域Iには、アナログロジック回路用トランジスタが形成され、低電圧領域IIには、デジタルロジック回路用トランジスタが形成される。例えば、高電圧領域Iには、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサー用トランジスタ、または低ノイズ回路用トランジスタが形成される。例えば、高電圧領域Iには、数ないし数十Vの動作電圧を有するトランジスタが形成され、低電圧領域Iには、数Vまたは1V以下の動作電圧を有するトランジスタが形成される。
【0057】
本発明の明細書を通じて、同じ番号に“−I”または“−II”が使われた部材番号は、同じ構成要素のうち、第1領域Iまたは第2領域IIに形成された部分、あるいは第1領域Iまたは第2領域IIに形成された互いに対応する構成要素を意味する。
【0058】
半導体基板100は、半導体物質、例えば、IV族半導体、III−V族化合物半導体、またはII−VI族酸化物半導体を含む。例えば、IV族半導体は、シリコン、ゲルマニウム、シリコン・ゲルマニウムまたはガリウム・砒素を含む。半導体基板100は、バルクウェーハまたはエピタキシャル層で提供されても、SOI(Silicon On Insulator)基板であってもよい。
【0059】
図3は、本発明の実施形態による素子分離層を形成するステップを示す断面図である。
【0060】
図3を参照すれば、トレンチ102−I,102−IIを満たすように、素子分離層104−I,104−IIを形成する。素子分離層104−Iは、例えば、シリコン酸化物を含む。素子分離層104−Iは、例えば、シリコン酸化物とシリコン窒化物とを含む多層構造を有する。
【0061】
第1トレンチ102−Iに形成された素子分離層の部分104−Iと、第2トレンチ102−IIに形成された素子分離層の部分104−IIとは、それぞれ第1活性領域110−I及び第2活性領域110−IIの上面を露出させるように形成される。素子分離層104−I,104−IIは、第1及び第2活性領域110−I,110−IIを覆う素子分離物質層を形成した後、第1活性領域110−I及び第2活性領域110−IIの上面を露出する平坦化工程、例えば、CMP(Chemical Mechanical Polishing)工程を行って形成する。
【0062】
素子分離層104−I,104−IIを形成した後、選択的に第1及び第2活性領域110−I,110−IIの上面を覆う犠牲層120を形成する。犠牲層120は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆うものと示したが、形成方法によって、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成してもよい。犠牲層120を熱酸化法により形成する場合、犠牲層120は、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成する。一方、犠牲層120を蒸着方法により形成する場合、犠牲層120は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆う。犠牲層120は、素子分離層104−I,104−IIに比べてはるかに薄く形成するため、犠牲層120と素子分離層104−I,104−IIとがいずれも酸化物で形成された場合には、素子分離層104−I,104−II上に犠牲層120を形成しても、素子分離層104−I,104−IIと犠牲層120との区分は困難である。
【0063】
犠牲層120を形成した後、第1活性領域110−I、第2活性領域110−II及び半導体基板100のうち、第1及び第2活性領域110−I,110−IIと素子分離層104−I,104−IIの下側部分には、チャネルの形成及びウェルの形成のためのイオン注入が行われる。イオン注入により注入される不純物の種類は、第1活性領域110−I及び第2活性領域110−IIに形成しようとするトランジスタの種類(例えば、n型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、p型MOSFET)によって決定される。
【0064】
すなわち、イオン注入により注入される不純物の種類によって、第1活性領域110−Iまたは第2活性領域110−IIに、n型MOSFET、p型MOSFETまたはn型及びp型MOSFETをいずれも形成する。
【0065】
イオン注入が行われた後に、犠牲層120は除去される。
【0066】
図4は、本発明の一実施形態による第1ゲート絶縁膜を形成するステップを示す断面図である。
【0067】
図4を参照すれば、第1及び第2活性領域110−I,110−IIの上面を覆う第1ゲート絶縁膜130を形成する。第1ゲート絶縁膜130は、例えば、30ないし200Åの厚さを有するように形成する。第1ゲート絶縁膜130は、例えば、シリコン酸化物で形成されるか、またはシリコン酸化物のうち、一部の酸素原子が窒素原子に置換されたシリコン酸窒化物で形成される。第1ゲート絶縁膜130は、例えば、熱酸化法によりシリコン酸化物を形成した後、窒素雰囲気での熱処理または窒素プラズマを利用して、シリコン酸化物をシリコン酸窒化物に変化させて形成する。
【0068】
第1ゲート絶縁膜130は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆うものと示したが、形成方法によって、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成してもよい。第1ゲート絶縁膜130を熱酸化法により形成する場合、第1ゲート絶縁膜130は、第1及び第2活性領域110−I,110−IIの上面のみを覆うように形成する。一方、第1ゲート絶縁膜130を蒸着方法により形成する場合、第1ゲート絶縁膜130は、第1及び第2活性領域110−I,110−IIの上面と、素子分離層104−I,104−IIの上面とをいずれも覆う。
【0069】
図5は、本発明の一実施形態による第2素子分離層を形成するステップを示す断面図である。
【0070】
図4及び図5を共に参照すれば、第2領域IIに形成された素子分離層の部分104−IIのうち一部分を除去して、第2活性領域110−IIの側壁の一部分を露出させる。第2領域IIに形成された素子分離層の部分104−IIのうち除去されて残留された部分は、第2素子分離層104a−IIと呼ばれる。この時、第1領域Iに形成された素子分離層の部分104−Iは除去されずにそのまま残留され、第1素子分離層104−Iと呼ばれる。
【0071】
第2素子分離層104a−IIにより、第2活性領域110−IIの側壁の上側の一部分、例えば、300ないし400Åが露出される。第2素子分離層104a−IIを形成するために、第2領域IIに形成された第1ゲート絶縁膜130の部分は共に除去される。
【0072】
第2素子分離層104a−IIを形成するために、第1領域Iが露出されないようにマスク層(図示せず)を形成した後、エッチング工程またはエッチバック工程が行われる。
【0073】
図6は、本発明の一実施形態による第1ゲート物質層を形成するステップを示す断面図である。
【0074】
図6を参照すれば、第1素子分離層104−I及び第2素子分離層104a−IIを形成した後、半導体基板100をいずれも覆う第1ゲート物質層200を形成する。第1ゲート物質層200は、例えば、ドーピングされたポリシリコンで形成される。または、第1ゲート物質層200は、例えば、非晶質シリコンで形成した後、後続工程で熱処理を通じてポリシリコンに変化させる。第1ゲート物質層200は、例えば、1000ないし3000Åの厚さを有するように形成される。
【0075】
第1ゲート物質層200を形成する前に、第2素子分離層104a−IIにより露出される第2活性領域110−IIを覆うバッファ酸化層140を形成する。バッファ酸化層140は、例えば、熱酸化法により形成されたシリコン酸化物である。バッファ酸化層140を熱酸化法により形成する場合、第1活性領域110−Iは、第1ゲート絶縁膜130により覆われているため、バッファ酸化層140は、第2活性領域110−II上にのみ形成される。したがって、バッファ酸化層140は、露出された第2活性領域110−IIの上面及び露出された側壁上に形成される。
【0076】
第1領域Iで第1ゲート物質層200は、第1ゲート絶縁膜130がその間に配置されるように、第1活性領域110−I上に形成される。
【0077】
第1ゲート物質層200は、予備第1ゲート物質層(図示せず)を形成した後、平坦化工程、例えば、CMP工程を行って形成する。すなわち、第1ゲート物質層200の上面は、第1領域I及び第2領域IIでいずれも同じレベルを有するように形成される。したがって、バッファ酸化層140が第1ゲート絶縁膜130より薄い厚さを有する場合、第1活性領域110−I上の第1ゲート物質層200の部分は、第2活性領域110−II上の第1ゲート物質層200の部分より厚さが薄い。
【0078】
図7は、本発明の一実施形態による第1ゲート電極を形成するステップを示す断面図である。
【0079】
図6及び図7を共に参照すれば、第1領域Iの第1ゲート物質層200の部分を、エッチング工程を通じてパターニングして、第1ゲート電極202−Iを形成する。この時、第2領域IIの第1ゲート物質層200の部分は、そのまま残存する。
【0080】
図示していないが、第1ゲート電極202−I下の第1ゲート絶縁膜130の部分はそのまま残留するが、第1ゲート電極202−Iにより露出される第1ゲート絶縁膜130の部分は、過エッチングにより一部分が除去されて、第1ゲート電極202−I下の第1ゲート絶縁膜130の部分と段差を形成する。第1ゲート電極202−Iは、第1活性領域110−Iと交差しつつ延びる。
【0081】
図8は、本発明の一実施形態による高電圧トランジスタを形成するステップを示す断面図である。
【0082】
図8を参照すれば、高電圧トランジスタTR−Iを形成するために、第1活性領域110−I内に不純物を注入して、第1ソース/ドレイン領域114−Iを形成する。第1ソース/ドレイン領域114−Iを形成するために、イオン注入工程により第1活性領域110−I内に不純物を注入した後、第1熱処理工程を行って、注入された不純物を拡散させるか、または第1ソース/ドレイン領域114−Iを活性化する。前記第1熱処理工程は、例えば、900ないし1100℃の温度で数秒または数分間進められる。前記第1熱処理工程は、相対的に長時間進められるので、後述する第2ソース/ドレイン領域に比べて厚い厚さを有する。
【0083】
これを通じて、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130及び第1ゲート電極202−Iを有する高電圧トランジスタTR−Iを形成する。
【0084】
高電圧トランジスタTR−Iを形成するために、第1ソース/ドレイン領域114−I以外に、第1スペーサ層204−I及び第1LDD(Lightly Doped source and drain)領域112−Iをさらに形成する。この場合、第1ゲート電極202−Iをマスクとして使用して、不純物を注入して、第1LDD領域112−Iを先に形成し、以後、第1ゲート電極202−Iの両側に第1スペーサ層204−Iが配置されるように形成した後、第1ゲート電極202−I及び第1スペーサ層204−Iをマスクとして使用して、不純物を注入して、第1ソース/ドレイン領域114−Iを形成する。
【0085】
図9は、本発明の一実施形態によるダミーゲート電極を形成するステップを示す断面図である。
【0086】
図8及び図9を共に参照すれば、第2領域IIの第1ゲート物質層200の部分を、エッチング工程を通じてパターニングして、ダミーゲート電極202−IIを形成する。ダミーゲート電極202−IIは、第2活性領域110−IIと交差しつつ延びる。
【0087】
ダミーゲート電極202−IIを形成した後、第1領域Iを覆う第1マスク層510を選択的に形成する。
【0088】
図10Aは、本発明の一実施形態による第2ソース/ドレイン領域を形成するステップを示す断面図である。
【0089】
図10Aを参照すれば、第2活性領域110−II内に不純物を注入して、第2ソース/ドレイン領域114−IIを形成する。第2ソース/ドレイン領域114−IIを形成するために、イオン注入工程により第2活性領域110−II内に不純物を注入した後、第2熱処理工程を行って注入された不純物を拡散させるか、または第2ソース/ドレイン領域114−IIを活性化する。前記第2熱処理工程は、例えば、レーザーまたはランプによる急速熱処理工程(Rapid Thermal Processing: RTP)により行われる。前記第2熱処理工程は、前述した前記第1熱処理工程に比べて相対的に短時間で進められるので、第2ソース/ドレイン領域114−IIは、前述した第1ソース/ドレイン領域114−Iに比べて薄い厚さを有する。また、第1ソース/ドレイン領域114−Iは、第2ソース/ドレイン領域114−IIに比べて厚い厚さを有するため、第2ソース/ドレイン領域114−IIを活性化するための熱処理工程により、第2ソース/ドレイン領域114−IIが拡張するなどの影響が最小化される。
【0090】
また、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第2LDD領域112−IIをさらに形成する。この場合、ダミーゲート電極202−IIをマスクとして使用して、不純物を注入して、第2LDD領域112−IIを先に形成し、以後、ダミーゲート電極202−IIの両側に第2スペーサ層206−IIが配置されるように形成した後、ダミーゲート電極202−II及び第2スペーサ層206−IIをマスクとして使用して、不純物を注入して、第2ソース/ドレイン領域114−IIを形成する。
【0091】
以後、図9で示した第1マスク層510を除去する。
【0092】
図10Bは、本発明の一実施形態の変形による第2ソース/ドレイン領域を形成するステップを示す断面図である。図10Bは、ダミーゲート電極202−IIを形成した後、図9で示した第1マスク層510を形成しない状態で、後続工程を進める時の断面図である。
【0093】
図10Bを参照すれば、第2領域IIに第2LDD領域112−II、第2スペーサ層206−II及び第2ソース/ドレイン領域114−IIを形成する。第2スペーサ層206−IIを形成する時、第1領域IIには、補助スペーサ層206−Iが共に形成される。
【0094】
図9、図10A及び図10Bを共に参照すれば、第1領域Iを覆う第1マスク層510がある状態で、第2スペーサ層206−IIを形成するための第2スペーサ物質層(図示せず)を形成すれば、前記第2スペーサ物質層は、第1領域Iで第1マスク層510の上面に平坦に形成されるので、第2スペーサ層206−IIを形成するための異方性エッチング工程またはエッチバック工程により、第1領域Iに形成された前記第2スペーサ物質層の部分はいずれも除去される。一方、第1マスク層510を使用しない場合、前記第2スペーサ物質層が第1スペーサ層204−Iそれぞれの側面にも残留して、補助スペーサ層206−Iが形成される。
【0095】
したがって、第1マスク層510の使用如何によって、第1ゲート電極202−Iの側壁上に形成されるスペーサ層の厚さは変わる。例えば、第1スペーサ層204−I及び第2スペーサ層206−IIを、同一/類似した物質で同一/類似した厚さを有するように形成する場合、第1マスク層510を使用した時、第1ゲート電極202−Iの側壁上に形成されたスペーサ層は、第1スペーサ層204−Iだけであるので、第2スペーサ層206−IIと類似した厚さを有する。一方、第1マスク層510を使用しない時、第1ゲート電極202−Iの側壁上に形成されたスペーサ層は、第1スペーサ層204−I及び補助スペーサ層206−Iであるので、第2スペーサ層206−IIより約2倍の厚さを有する。
【0096】
ここで、スペーサ層の厚さとは、スペーサ層が形成される側壁に対する法線方向への厚さを意味するので、半導体基板100に対して水平方向への厚さを意味する。
【0097】
図11は、本発明の一実施形態による層間絶縁層を形成するステップを示す断面図である。
【0098】
図11を参照すれば、第1ゲート電極202−Iの上面及びダミーゲート電極202−IIの上面を露出させ、半導体基板100を覆う層間絶縁層250を形成する。層間絶縁層250を形成するために、第1ゲート電極202−Iの上面及びダミーゲート電極202−IIの上面をいずれも覆う予備層間絶縁層(図示せず)を形成した後、CMPのような平坦化工程を行って、第1ゲート電極202−Iの上面及びダミーゲート電極202−IIの上面を露出させる。
【0099】
図12は、本発明の一実施形態によるダミーゲート電極を除去するステップを示す断面図である。
【0100】
図11及び図12を共に参照すれば、第2マスク層520を形成して第1領域Iを覆った後、露出された第2領域IIからダミーゲート電極202−IIのみを選択的に除去する。ダミーゲート電極202−IIを除去するために、ダミーゲート電極202−IIに対して、層間絶縁層250、バッファ酸化層140及び第2マスク層520がエッチング選択比を有するウェットまたはドライエッチング工程が行われる。ダミーゲート電極202−IIが除去された空間は、バッファ酸化層140及び第2スペーサ層206−IIにより取り囲まれるリセス300が形成される。
【0101】
図13Aは、本発明の一実施形態による低電圧トランジスタを形成するステップを示す断面図である。
【0102】
図12及び図13Aを共に参照すれば、リセス300を充填するように、第2ゲート電極320を形成する。第2ゲート電極320を形成する前に、リセス300内の露出された表面を覆う第2ゲート絶縁膜310を形成する。すなわち、第2ゲート絶縁膜310は、リセス300内の露出された表面を覆う。第2ゲート絶縁膜310は、リセス300内に露出される第2スペーサ層206−II上、及び第2スペーサ層206−II間のリセス300の底面にも形成される。第2ゲート電極320は、第2ゲート絶縁膜310がなす形状の内部を充填するように形成される。したがって、第2ゲート絶縁膜310は、第2活性領域110−IIと第2ゲート電極320との間から、第2ゲート電極320と第2スペーサ層206−IIとの間に延びる。
【0103】
第2ゲート絶縁膜310及び第2ゲート電極320を形成するために、第2領域IIを覆う予備第2ゲート絶縁物質層(図示せず)と予備第2ゲート物質層(図示せず)とを形成した後、層間絶縁層250が露出されるように、CMP工程のような平坦化工程が行われる。
【0104】
これを通じて、第2活性領域110−IIの両側に配置される第2ソース/ドレイン領域114−II、第2活性領域110−II上に順次に配置される第2ゲート絶縁膜310及び第2ゲート電極320を有する低電圧トランジスタTR−IIを形成する。第2ゲート絶縁膜310は、第1ゲート絶縁膜130に比べて薄く形成する。すなわち、第1ゲート絶縁膜130は、高電圧トランジスタTR−Iのためのゲート絶縁膜として使われるので、低電圧トランジスタTR−IIのためのゲート絶縁膜である第2ゲート絶縁膜310より厚く形成する。
【0105】
第2ゲート電極320は、第1ゲート電極202−Iより低い抵抗率を有する物質で形成される。第2ゲート電極320は、例えば、金属または導電性金属窒化物で形成される。第2ゲート電極320は、例えば、W,WN,Ti,TiNまたはCuを含む。
【0106】
第2ゲート絶縁膜310は、高誘電率物質で形成される。第2ゲート絶縁膜310は、例えば、ハフニウム、ジルコニウムまたはアルミニウムの酸化物またはケイ酸塩であるか、あるいはハフニウム・ジルコニウム酸化物またはケイ酸塩のような一つまたは複数の金属酸化物または金属ケイ酸塩である。
【0107】
高誘電率物質とは、広い意味でシリコン酸化物より誘電率の高い物質を意味する。しかし、本発明において、高誘電率物質とは、シリコン酸化物またはシリコン酸窒化物、あるいはシリコン酸化物とシリコン窒化物との組み合わせ(例えば、ONO(Oxide−Nitride−Oxide))より誘電率の高い物質、すなわち、シリコン酸化物またはシリコン酸化物に基づいて誘電率を増加させた物質より誘電率の高い物質を意味する。したがって、第2ゲート絶縁膜310は、第1ゲート絶縁膜130より高い誘電率を有する物質で形成される。
【0108】
第2ゲート絶縁膜310を形成する前に、選択的にリセス300の内部に露出されるバッファ酸化層140を除去して、第2活性領域110−IIを露出させる。次いで、リセス300の内部に露出される第2活性領域110−II上に界面酸化層150を形成する。界面酸化層150は、例えば、熱酸化法により形成されたシリコン酸化物である。界面酸化層150は、リセス300の内部に露出される第2活性領域110−II上にのみ形成される。界面酸化層150が形成された場合、界面酸化層150が形成されたリセス300内に、順次に第2ゲート絶縁膜310と第2ゲート電極320とを形成する。
【0109】
界面酸化層150が形成された場合、界面酸化層150と第2ゲート絶縁膜310とが共に低電圧トランジスタTR−IIのゲート絶縁膜の役割を行う。界面酸化層150は、第2活性領域110−IIと第2ゲート絶縁膜310との界面特性を向上させる。界面酸化層150は、例えば、数ないし20Åの厚さを有するように形成する。
【0110】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを比較すれば、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iより薄い厚さを有するように形成される。すなわち、第1ソース/ドレイン領域114−Iの厚さである第1厚さD−Iは、第2ソース/ドレイン領域114−IIの厚さである第2厚さD−IIより大きい値を有する。
【0111】
第1ソース/ドレイン領域114−Iの上面、すなわち、第1活性領域110−Iの上面と、第2ソース/ドレイン領域114−IIの上面、すなわち、第2活性領域110−IIの上面とは、同じレベルを有する。一方、第2ソース/ドレイン領域114−IIの下面は、第1ソース/ドレイン領域114−Iの下面より高いレベルを有する。
【0112】
高電圧トランジスタTR−Iを取り囲む第1素子分離層104−Iの上面は、低電圧トランジスタTR−Iを取り囲む第2素子分離層104a−IIの上面より高いレベルを有する。
【0113】
高電圧トランジスタTR−Iは、第1活性領域110−Iの上面に沿ってチャネル領域が形成される平板トランジスタであるが、低電圧トランジスタTR−IIは、第2素子分離層104a−IIの上面より突出した第2活性領域110−IIの上面及び両側面に沿ってチャネルが形成されるFinFET(Fin Field Effect Transistor)である。
【0114】
これを通じて、高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを共に有する半導体素子を形成する。すなわち、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iを先に形成し、次いで、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIを形成することで、熱的バジェットの大きい低電圧トランジスタTR−Iと、熱的バジェットの小さい低電圧トランジスタTR−IIとを一つの半導体素子に共に形成する。また、高誘電率物質で形成されるゲート絶縁膜及び金属性ゲート電極を利用して、低電圧トランジスタTR−IIのサイズを小さく形成する。
【0115】
すなわち、高電圧に適するように高信頼性を有するゲート絶縁膜を有するので、漏れ電流が低く、ノイズ特性に優れた高電圧トランジスタTR−Iと、集積度が高く、高速動作が可能であり、別途の熱処理工程により形成して短チャネル効果の影響を最小化し、しきい電圧の制御が容易な低電圧トランジスタTR−IIとを共に具現する。
【0116】
また、高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとをそれぞれ形成するための工程のうち多くの部分を共有するため、全体工程が短縮され、これによって、必要なフォトマスクの個数も減少する。したがって、製造時間及び製造コストを低減できる。
【0117】
そして、高電圧トランジスタTR−Iの上面と低電圧トランジスタTR−IIの上面、すなわち、第1ゲート電極202−Iの上面と第2ゲート電極320の上面とが同じレベルを有するので、高電圧領域Iと低電圧領域IIとの段差がないため、後続工程を進める時、フォトリソグラフィ工程など多様な工程の工程マージンが確保される。
【0118】
図13Bは、本発明の一実施形態の変形による低電圧トランジスタを形成するステップを示す断面図である。
【0119】
図12ないし図13Bを共に参照すれば、図13Aの低電圧トランジスタTR−IIの界面酸化層150と異なり、図13Bの低電圧トランジスタTR−IIの界面酸化層150aは、リセス300内の露出された表面を覆うように形成される。また、第2ゲート絶縁膜310は、界面酸化層150aがなす形状の内部にさらに重なった形態に形成される。第2ゲート電極320は、第2ゲート絶縁膜310がなす形状の内部を満たすように形成される。
【0120】
この場合、界面酸化層150a、第2ゲート絶縁膜310及び第2ゲート電極320を形成するために、第2領域IIを覆う予備界面酸化物質層(図示せず)、予備第2ゲート絶縁物質層(図示せず)及び予備第2ゲート物質層(図示せず)を形成した後、層間絶縁層250が露出されるように、CMP工程のような平坦化工程が行われる。界面酸化層150は、原子層蒸着(Atomic Layer Deposition: ALD)または化学気相蒸着(Chemical Vapor Deposition: CVD)法により形成される。
【0121】
参考までに、図1の第1ゲート電極G−I及び第2ゲート電極G−IIは、図7ないし図13Bで説明された第1ゲート電極202−I及び第2ゲート電極320に対応する。
【0122】
図14ないし図21は、本発明の他の実施形態による半導体素子を形成するステップを示す断面図である。図14ないし図21についての説明のうち、図2ないし図13Bについての説明と重なる部分は省略する。
【0123】
図14は、本発明の他の実施形態による第1ゲート物質層を形成するステップを示す断面図である。図14は、本発明の一実施形態による図4で説明された第1ゲート絶縁膜130を形成した後のステップを示す断面図である。
【0124】
図14を参照すれば、半導体基板100をいずれも覆う第1ゲート物質層210を形成する。図14及び図6を共に比較すれば、図14では、第2領域IIに形成された素子分離層の部分104−IIの一部を除去しない。したがって、図14では、第2領域に形成された第2素子分離層の部分104−IIが第2素子分離層104−IIとも呼ばれる。第1ゲート物質層210は、例えば、ドーピングされたポリシリコンで形成される。第1ゲート物質層210は、段差がほとんどない第1ゲート絶縁膜130上に形成されるので、別途の平坦化工程を行わずに形成する。また、第1ゲート物質層210は、第1領域I及び第2領域IIで同じ厚さを有する。
【0125】
図15は、本発明の他の実施形態による第1ゲート電極を形成するステップを示す断面図である。
【0126】
図14及び図15を共に参照すれば、第1領域Iの第1ゲート物質層210の部分を、エッチング工程を通じてパターニングして、第1ゲート電極212−Iを形成する。この時、第2領域IIの第1ゲート物質層210の部分は、そのまま残存する。
【0127】
図16は、本発明の他の実施形態による高電圧トランジスタを形成するステップを示す断面図である。
【0128】
図16を参照すれば、高電圧トランジスタTR−Iを形成するために、第1活性領域110−I内に、第1ソース/ドレイン領域114−Iを形成する。これを通じて、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130及び第1ゲート電極212−Iを有する高電圧トランジスタTR−Iを形成する。
【0129】
高電圧トランジスタTR−Iを形成するために、第1ソース/ドレイン領域114−I以外に、第1スペーサ層204−I及び第1LDD領域112−Iをさらに形成する。
【0130】
図17は、本発明の他の実施形態によるダミーゲート電極を形成するステップを示す断面図である。
【0131】
図16及び図17を共に参照すれば、第2領域IIの第1ゲート物質層210の部分を、エッチング工程を通じてパターニングして、ダミーゲート電極212−IIを形成する。
【0132】
ダミーゲート電極212−IIを形成する過程において、ダミーゲート電極212−IIにより露出される第1ゲート絶縁膜130の部分は、過エッチングにより一部分が除去されて、ダミーゲート電極212−I下の第1ゲート絶縁膜130の部分と段差を形成する。
【0133】
図18は、本発明の他の実施形態による第2ソース/ドレイン領域を形成するステップを示す断面図である。
【0134】
図18を参照すれば、第2活性領域110−II内に第2ソース/ドレイン領域114−IIを形成する。第2ソース/ドレイン領域114−IIは、第1ソース/ドレイン領域114−Iに比べて薄い厚さを有する。
【0135】
また、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第2LDD領域112−IIをさらに形成する。
【0136】
また、図示していないが、図9ないし図10Bに示すように、選択的に第1マスク層510を形成するか、または補助スペーサ層206−Iを形成する。
【0137】
図19は、本発明の他の実施形態による層間絶縁層を形成するステップを示す断面図である。
【0138】
図19を参照すれば、第1ゲート電極212−Iの上面及びダミーゲート電極212−IIの上面を露出させ、半導体基板100を覆う層間絶縁層252を形成する。
【0139】
図20は、本発明の他の実施形態によるダミーゲート電極を除去するステップを示す断面図である。
【0140】
図19及び図20を共に参照すれば、第2マスク層520を形成して第1領域Iを覆った後、露出された第2領域IIからダミーゲート電極212−IIのみを選択的に除去して、リセス302を形成する。次いで、選択的にリセス302の内部に露出される第1ゲート絶縁膜130の部分を除去して、第2活性領域110−IIを露出させる。ダミーゲート電極212−II及び第1ゲート絶縁膜130の部分が除去されれば、第2活性領域110−II及び第2スペーサ層206−IIにより取り囲まれるリセス302が形成される。
【0141】
図21は、本発明の他の実施形態による低電圧トランジスタを形成するステップを示す断面図である。
【0142】
図20及び図21を共に参照すれば、リセス302を満たすように、第2ゲート電極322を形成する。第2ゲート電極322を形成する前に、リセス302内の露出された表面を覆う第2ゲート絶縁膜312を形成する。すなわち、第2ゲート絶縁膜312は、リセス302内の露出された表面を覆い、第2ゲート電極322は、第2ゲート絶縁膜312がなす形状の内部を満たすように形成される。したがって、第2ゲート絶縁膜312は、第2活性領域110−IIと第2ゲート電極322との間から、第2ゲート電極322と第2スペーサ層206−IIとの間に延びる。
【0143】
これを通じて、第2活性領域110−IIの両端に配置される第2ソース/ドレイン領域114−II、第2活性領域110−II上に順次に配置される第2ゲート絶縁膜312及び第2ゲート電極322を有する低電圧トランジスタTR−IIを形成する。第2ゲート絶縁膜312は、第1ゲート絶縁膜130に比べて薄く形成する。すなわち、第1ゲート絶縁膜130は、高電圧トランジスタTR−Iのためのゲート絶縁膜として使われるので、低電圧トランジスタTR−IIのためのゲート絶縁膜である第2ゲート絶縁膜312より厚く形成する。
【0144】
第2ゲート電極322は、第1ゲート電極212−Iより低い抵抗率を有する物質で形成される。第2ゲート絶縁膜310は、高誘電率物質で形成される。
【0145】
リセス302の内部で露出される第2活性領域110−II上に、界面酸化層152を形成する。界面酸化層152は、リセス302の内部に露出される第2活性領域110−II上にのみ形成される。界面酸化層152が形成された場合、界面酸化層152が形成されたリセス302内に、順次に第2ゲート絶縁膜312と第2ゲート電極322とを形成する。
【0146】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを比較すれば、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iより薄い厚さを有するように形成される。
【0147】
第1ソース/ドレイン領域114−Iの上面、すなわち、第1活性領域110−Iの上面と、第2ソース/ドレイン領域114−IIの上面、すなわち、第2活性領域110−IIの上面とは、同じレベルを有する。一方、第2ソース/ドレイン領域114−IIの下面は、第1ソース/ドレイン領域114−Iの下面より高いレベルを有する。
【0148】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとは、いずれも平板トランジスタであるが、ゲート絶縁膜及びゲート電極に使われる物質を異ならせて、低電圧トランジスタTR−IIが高電圧トランジスタTR−Iより小さい面積を占めるように形成する。
【0149】
図示していないが、図21の界面酸化層152も、図13Bに示す界面酸化層150aと同じ形状を有するように変形できる。
【0150】
参考までに、図1の第1ゲート電極G−I及び第2ゲート電極G−IIは、図15ないし図21で説明された第1ゲート電極212−I及び第2ゲート電極322に対応する。
【0151】
図22ないし図24は、本発明のさらに他の実施形態による半導体素子を製造するステップを示す断面図である。図22ないし図24についての説明のうち、図2ないし図21についての説明と重なる部分は省略する。
【0152】
図22は、本発明のさらに他の実施形態によるゲート物質層を形成するステップを示す断面図である。図22は、本発明の一実施形態による図3で説明された犠牲層120を除去した後のステップを示す断面図である。
【0153】
図22を参照すれば、第1及び第2活性領域110−I,110−IIの上面をそれぞれ覆う第1ゲート絶縁膜130−I及び第2ゲート絶縁膜130−IIを形成する。第1ゲート絶縁膜130−I及び第2ゲート絶縁膜130−IIは、例えば、30ないし200Åの厚さを有するが、第1ゲート絶縁膜130−Iが第2ゲート絶縁膜130−IIより厚く形成される。例えば、第1ゲート絶縁膜130−Iのうち、第2ゲート絶縁膜130−IIと同じ厚さを有する部分を、第2ゲート絶縁膜130−IIと共に形成した後、選択的に第1活性領域110−I上に、第1ゲート絶縁膜130−Iのうち第2ゲート絶縁膜130−IIより厚い部分をさらに形成する。または、第1及び第2活性領域110−I,110−IIに、第1ゲート絶縁膜130−Iと同じ厚さの絶縁膜を形成した後、第2活性領域110−Iから一部分を除去して、第1ゲート絶縁膜130−Iより薄い厚さを有する第2ゲート絶縁膜130−Iを形成する。
【0154】
次いで、第1及び第2ゲート絶縁膜130−I,130−IIを覆うゲート物質層220を形成する。ゲート物質層220は、第1及び第2領域I,IIに同じ厚さを有するように形成し、この場合、第1及び第2ゲート絶縁膜130−I,130−II間の段差と類似した段差を有する。
【0155】
図23は、本発明のさらに他の実施形態による高電圧トランジスタを形成するステップを示す断面図である。
【0156】
図22及び図23を共に参照すれば、第1領域Iのゲート物質層220の部分を、エッチング工程を通じてパターニングして、第1ゲート電極222−Iを形成する。この時、第2領域IIのゲート物質層220の部分は、そのまま残存する。
【0157】
次いで、高電圧トランジスタTR−Iを形成するために、第1活性領域110−I内に、第1ソース/ドレイン領域114−Iを形成する。これを通じて、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130−I及び第1ゲート電極222−Iを有する高電圧トランジスタTR−Iを形成する。
【0158】
高電圧トランジスタTR−Iを形成するために、第1ソース/ドレイン領域114−I以外に、第1スペーサ層204−I及び第1LDD領域112−Iをさらに形成する。
【0159】
図24は、本発明のさらに他の実施形態による低電圧トランジスタを形成するステップを示す断面図である。
【0160】
図23及び図24を共に参照すれば、高電圧トランジスタTR−Iを形成する方法と同様に、低電圧トランジスタTR−IIを形成する。
【0161】
第2領域2のゲート物質層220の部分を、エッチング工程を通じてパターニングして、第2ゲート電極222−IIを形成する。次いで、低電圧トランジスタTR−IIを形成するために、第2活性領域110−II内に第2ソース/ドレイン領域114a−IIを形成する。これを通じて、第2活性領域110−IIの両端に配置される第2ソース/ドレイン領域114a−II、第2活性領域110−II上に順次に配置される第2ゲート絶縁膜130−II及び第2ゲート電極222−IIを有する低電圧トランジスタTR−IIを形成する。
【0162】
低電圧トランジスタTR−IIを形成するために、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第2LDD領域112−IIをさらに形成する。
【0163】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとを比較すれば、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iより薄い厚さを有するように形成される。
【0164】
第1ソース/ドレイン領域114−Iの上面、すなわち、第1活性領域110−Iの上面と、第2ソース/ドレイン領域114−IIの上面、すなわち、第2活性領域110−IIの上面とは、同じレベルを有する。一方、第2ソース/ドレイン領域114−IIの下面は、第1ソース/ドレイン領域114−Iの下面より高いレベルを有する。
【0165】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとは、いずれも平板トランジスタであり、ゲート絶縁膜及びゲート電極に使われる物質が同じであるが、低電圧トランジスタTR−IIの動作電圧が、高電圧トランジスタTR−Iの動作電圧より低いため、ゲート絶縁膜の厚さを異ならせて、低電圧トランジスタTR−IIが高電圧トランジスタTR−Iより小さい面積を占めるように形成する。
【0166】
図25及び図26は、本発明のさらに他の実施形態の変形による半導体素子の製造方法を示す断面図である。図25及び図26についての説明のうち、図2ないし図24についての説明と重なる部分は省略する。
【0167】
図25は、本発明のさらに他の実施形態の変形によるゲート物質層を形成するステップを示す断面図である。図25は、本発明の一実施形態による図3で説明された犠牲層120は除去した後のステップを示す断面図である。
【0168】
図25を図22と比較すれば、第1及び第2ゲート絶縁膜130−I,130−IIとゲート物質層220との間に、高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324をさらに形成する。
【0169】
高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324は、図13Aに示す第2ゲート絶縁膜310及び第2ゲート電極320とそれぞれ同一または類似した特性を有する物質で形成される。
【0170】
図26は、本発明のさらに他の実施形態の変形による高電圧トランジスタ及び低電圧トランジスタを形成するステップを示す断面図である。
【0171】
図26を図23と比較して参照すれば、第1領域Iで、ゲート物質層220をパターニングして、第1ゲート電極222−Iを形成する時、第1領域Iで、高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324を共にパターニングして、それぞれ第1高誘電ゲート絶縁膜314−I及び第1低抵抗ゲート物質層324−Iを形成する。次いで、第1活性領域110−I内に、第1ソース/ドレイン領域114−Iを形成して、第1活性領域110−Iの両端に配置される第1ソース/ドレイン領域114−I、第1活性領域110−I上に順次に配置される第1ゲート絶縁膜130−I、第1高誘電ゲート絶縁膜314−I、第1低抵抗ゲート物質層324−I及び第1ゲート電極222−Iを有する高電圧トランジスタTR−Iを形成する。
【0172】
図26を図24と比較して参照すれば、第2領域IIで、ゲート物質層220をパターニングして、第2ゲート電極222−IIを形成する時、第2領域IIで、高誘電ゲート絶縁膜314及び低抵抗ゲート物質層324を共にパターニングして、それぞれ第2高誘電ゲート絶縁膜314−II及び第2低抵抗ゲート物質層324−IIを形成する。次いで、第2ソース/ドレイン領域114−II以外に、第2スペーサ層206−II及び第1LDD領域112−IIをさらに形成する。
【0173】
高電圧トランジスタTR−Iと低電圧トランジスタTR−IIとは、いずれも平板トランジスタであるが、ゲート絶縁膜及びゲート電極にそれぞれ高誘電ゲート絶縁膜及び低抵抗ゲート物質層の一部分がさらに備えられて、ゲート絶縁膜の誘電特性及びゲート電極の伝導性が向上される。
【0174】
図27は、本発明の実施形態による第1ソース/ドレイン領域と第2ソース/ドレイン領域とのドーピング濃度を深さに対して示すグラフである。
【0175】
図27を参照すれば、高電圧トランジスタの第1ソース/ドレイン領域のドーピング濃度DC−Iと、低電圧トランジスタの第2ソース/ドレイン領域のドーピング濃度DC−IIとが深さに対して示される。前記高電圧トランジスタは、図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iに該当し、前記低電圧トランジスタは、図13A、図13B、図21、図24及び図26の低電圧トランジスタTR−IIに該当する。また、前記第1ソース/ドレイン領域は、図13A、図13B、図21、図24及び図26の第1ソース/ドレイン領域114−Iに該当し、前記第2ソース/ドレイン領域は、図13A、図13B、図21、図24及び図26の第2ソース/ドレイン領域114−IIまたは114a−IIに該当する。
【0176】
したがって、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iの厚さD−Iは、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIまたは114−IIaの厚さD−IIより大きい値を有する。また、低電圧トランジスタTR−IIの第2ソース/ドレイン領域114−IIまたは114−IIaのドーピング濃度DC−IIは、高電圧トランジスタTR−Iの第1ソース/ドレイン領域114−Iのドーピング濃度DC−Iより深さに対して大きく変化する。
【0177】
図28は、本発明の実施形態による半導体素子を適用したイメージセンサーを示す概略的なブロック図である。
【0178】
図28を参照すれば、本発明の一実施形態によるイメージセンサー1000は、受光素子(図示せず)を含むピクセル(画素)が二次元的に配列されてなるアクティブピクセルセンサー(Active Pixel Sensor: APS)アレイ領域1110と、APSアレイ領域1110を動作させるための制御回路領域1120とを備える。
【0179】
APSアレイ領域1110は、二次元的に配列された複数のピクセルを含み、各ピクセルには、受光素子(図示せず)が位置する。APSアレイ領域1110は、図29に示す等価回路図で構成された単位ピクセルがマトリックス形態に配列されて構成される。かかるAPSアレイ領域1110は、光信号を電気的信号に変換し、ロウドライバ1121から、図29のように、ピクセル選択信号SEL、リセット信号RS、伝達信号TGなど複数の駆動信号を受信して駆動される。また、変換された電気的信号は、垂直信号ラインVout(図29)を通じて、相関二重サンプラー(Correlated Double Sampler: CDS)1124に提供される。
【0180】
制御回路領域1120は、コントローラ1123、ロウデコーダ1122、ロウドライバ1121、CDS 1124、アナログ・デジタルコンバータ(ADC)1125、ラッチ部1126及びカラムデコーダ1127などを備える。
【0181】
コントローラ1123は、ロウデコーダ1122及びカラムデコーダ1127に制御信号を提供する。ロウドライバ1121は、ロウデコーダ1122でデコーディングされた結果によって、複数のピクセルを駆動するための複数の駆動信号をAPSアレイ領域1110に提供する。一般的に、マトリックス形態にピクセルが配列された場合には、各ロウ別に駆動信号を提供する。
【0182】
CDS 1124は、APSアレイ領域1110に形成された電気信号を垂直信号ラインVout(図29)を通じて受信して、サンプリング及びホールドする。すなわち、特定のノイズレベルと、生成された電気的信号による信号レベルとを二重にサンプリングして、ノイズレベルと信号レベルとの差に該当する差レベルを出力する。
【0183】
ADC 1125は、差レベルに該当するアナログ信号をデジタル信号として出力する。
【0184】
ラッチ部1126は、デジタル信号をラッチし、ラッチされた信号は、カラムデコーダ1127でのデコーディング結果によって、順次に映像信号処理部(図示せず)に出力される。
【0185】
図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、APSアレイ領域1110に形成されるトランジスタに該当する。図13A、図13B、図21、図24及び図26の低電圧トランジスタTR−IIは、制御回路領域1120に形成されるトランジスタに該当する。または、図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、制御回路領域1120に形成されるアナログロジック回路用トランジスタに該当する。
【0186】
したがって、制御回路領域1120に小さい面積を有する低電圧トランジスタTR−IIを適用して、APSアレイ領域1110が十分な面積を確保することを可能にする。
【0187】
図29は、図28のイメージセンサーに含まれた単位ピクセルの一例を示す回路図である。図29には、一つのフォトダイオード及び四つのトランジスタから構成された単位ピクセルの等価回路図が例示されている。
【0188】
図29を参照すれば、単位ピクセルは、フォトダイオードPD、伝送トランジスタTx、リセットトランジスタRx、ドライブトランジスタDx及び選択トランジスタSxを備える。
【0189】
フォトダイオードPDは、光を印加されて光電荷を生成し、伝送トランジスタTxは、フォトダイオードPDで生成された光電荷をフローティング拡散領域FDへ伝送する。
【0190】
また、リセットトランジスタRxは、フローティング拡散領域FDに保存されている電荷を周期的にリセットさせる。ドライブトランジスタDxは、ソースフォロワーバッファ増幅器の役割を行い、フローティング拡散領域FDに充電された電荷による信号をバッファリングする。選択トランジスタSxは、単位ピクセルを選択するためのスイッチング及びアドレシングの役割を行う。ここで、“RS”は、リセットトランジスタRxのゲートに印加される信号であり、“TG”は、伝送トランジスタTxのゲートに印加される信号である。また、“SEL”は、選択トランジスタSxのゲートに印加される信号である。
【0191】
リセットトランジスタRxのソースには、電源供給端子VDDが連結されている。リセットトランジスタRxのゲートに、リセット電圧RSが印加されれば、リセットトランジスタRxがオンになり、フローティング拡散領域FDのポテンシャルは、リセットトランジスタRxのソースでのVDD電圧によってチャージングされ、これによって、フローティング拡散領域FDは、所定の電圧VDD−Vth(Vthは、リセットトランジスタRxのしきい電圧)にリセットされる。
【0192】
フローティング拡散領域FDの電荷は、ドライブトランジスタDxのゲートに印加されて、選択トランジスタSxのゲートに印加される選択信号SELによりオンになった選択トランジスタSxを通じて流れる電流を制御する。選択トランジスタSxを通じて流れる電流は、単位ピクセルの出力端Voutから、単位ピクセルの出力信号として出力され、これは、単位ピクセルの出力端Voutに連結されている負荷トランジスタ(図示せず)から読み取られる。
【0193】
図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、伝送トランジスタTx、リセットトランジスタRx、ドライブトランジスタDx及び選択トランジスタSxに該当する。
【0194】
図30は、本発明の一実施形態によるイメージセンサーの概略的なレイアウト図である。図30は、図29の等価回路図に対応する構成を提供する。
【0195】
図30を参照すれば、単位ピクセルは、半導体基板上のピクセルアレイ領域で、所定の形状により定義されている活性領域ACTを備える。活性領域ACTは、それぞれフォトダイオードPDが形成されるフォトダイオード領域ACT_P、及びトランジスタが形成されるトランジスタ領域ACT_Tに区分される。活性領域ACTのうち、受光領域であるフォトダイオード領域ACT_Pは、単位ピクセル内で半導体基板の所定の領域を占有するように、所定の形状、例えば、平面視長方形に形成される。トランジスタ領域ACT_Tは、フォトダイオード領域ACT_Pの一部と接しつつ、少なくとも一部分以上折り曲げられたライン形態に形成される。
【0196】
伝送トランジスタTxのゲートTGは、活性領域ACTのうち、フォトダイオード領域ACT_Pとトランジスタ領域ACT_Tとの境界面付近に配置される。リセットトランジスタRxのゲートRG、ドライブトランジスタDxのゲートDG及び選択トランジスタSxのゲートSGが、活性領域ACTのトランジスタ領域ACT_T上に、互いに所定の間隔を置いて配置されている。図30に示している各トランジスタの配置順序は、単に例示に過ぎず、場合によって、その配置順序が変わってもよい。
【0197】
図13A、図13B、図21、図24及び図26の高電圧トランジスタTR−Iは、図30に示している伝送トランジスタTx、リセットトランジスタRx、ドライブトランジスタDx及び選択トランジスタSxに該当する。
【0198】
第1コンタクトプラグC1及び第2コンタクトプラグC2は、それぞれゲートRG,SG,DG,TG及び活性領域ACT上に形成されたコンタクトプラグを指す。本実施形態において、ゲートRG,SG,DG,TG上に形成された第1コンタクトプラグC1と、ソース及びドレイン領域を備える活性領域ACT上に形成された第2コンタクトプラグC2とは、二つのコンタクトプラグが対をなす。
【産業上の利用可能性】
【0199】
本発明は、例えば、電子機器関連の技術分野に適用可能である。
【符号の説明】
【0200】
100 半導体基板
104−I 第1素子分離層
104−II,104a−II 第2素子分離層
110−I 第1活性領域
110−II 第2活性領域
112−I 第1LDD領域
112−II 第2LDD領域
114−I 第1ソース/ドレイン領域
114−II,114a−II 第2ソース/ドレイン領域
130 第1ゲート絶縁膜
140 バッファ酸化層
150 界面酸化層
202−I 第1ゲート電極
202−II ダミーゲート電極
204−I 第1スペーサ層
206−II 第2スペーサ層
250 層間絶縁層
310 第2ゲート絶縁膜
320 第2ゲート電極
TR−I 高電圧トランジスタ
TR−II 低電圧トランジスタ
【特許請求の範囲】
【請求項1】
高電圧領域及び低電圧領域を有する半導体基板と、
前記高電圧領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、
前記低電圧領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有することを特徴とする半導体素子。
【請求項2】
前記第2ソース/ドレイン領域の下面は、前記第1ソース/ドレイン領域の下面より高いレベルを有することを特徴とする請求項1に記載の半導体素子。
【請求項3】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚いことを特徴とする請求項1に記載の半導体素子。
【請求項4】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有する物質で形成されたことを特徴とする請求項1に記載の半導体素子。
【請求項5】
前記第1ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で形成され、前記第2ゲート絶縁膜は、高誘電率を有する金属酸化物または金属ケイ酸塩で形成されることを特徴とする請求項4に記載の半導体素子。
【請求項6】
前記第2ゲート絶縁膜と前記第2活性領域との間に配置される界面酸化層をさらに備えることを特徴とする請求項4に記載の半導体素子。
【請求項7】
前記第2ゲート電極は、前記第1ゲート電極より低い抵抗率を有する物質で形成されたことを特徴とする請求項1に記載の半導体素子。
【請求項8】
前記第2ゲート電極は、金属または導電性金属窒化物で形成されることを特徴とする請求項1に記載の半導体素子。
【請求項9】
前記第2ゲート電極の両側に配置される一対の第2スペーサ層をさらに備え、
前記第2ゲート絶縁膜は、前記第2ゲート電極と前記第2活性領域との間から、前記第2ゲート電極と前記第2スペーサ層との間に延びることを特徴とする請求項1に記載の半導体素子。
【請求項10】
前記第1活性領域及び前記第2活性領域をそれぞれ定義する第1素子分離層及び第2素子分離層をさらに備え、
前記第1素子分離層の下面と前記第2素子分離層の下面とは、同じレベルを有することを特徴とする請求項1に記載の半導体素子。
【請求項11】
前記第1素子分離層の上面は、前記第2素子分離層の上面より高いレベルを有することを特徴とする請求項10に記載の半導体素子。
【請求項12】
前記低電圧トランジスタは、第2活性領域の上面及び両側面にチャネルが形成されるFinFETであることを特徴とする請求項1に記載の半導体素子。
【請求項13】
前記第1ゲート電極が延びる方向の前記第1活性領域の幅は、前記第2ゲート電極が延びる方向の前記第2活性領域の幅より広いことを特徴とする請求項1に記載の半導体素子。
【請求項14】
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より深さに対するドーピング濃度の変化が大きいことを特徴とする請求項1に記載の半導体素子。
【請求項15】
第1領域及び第2領域を有する半導体基板と、
前記第1領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、
前記第2領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有し、前記第1ゲート電極の上面と前記第2ゲート電極の上面とが同じレベルを有することを特徴とする半導体素子。
【請求項16】
高電圧領域及び低電圧領域にそれぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、
前記第1活性領域及び前記第2活性領域上に、第1ゲート絶縁膜を形成するステップと、
前記第1活性領域に第1ソース/ドレイン領域を形成するステップと、
前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に、前記第1ソース/ドレイン領域より薄い厚さを有する第2ソース/ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項17】
前記半導体基板を準備するステップは、
前記第1活性領域及び前記第2活性領域の上面を露出させるように、前記高電圧領域及び前記低電圧領域に素子分離層を形成するステップと、
前記低電圧領域に形成された素子分離層の一部分を除去して、前記第2活性領域の側壁の一部分を露出させる前記第2素子分離層を形成するステップと、を含むことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項18】
前記第2素子分離層を形成するステップは、前記第2活性領域上に形成された前記第1ゲート絶縁膜を共に除去することを特徴とする請求項17に記載の半導体素子の製造方法。
【請求項19】
前記第1ソース/ドレイン領域を形成するステップ前に、
前記高電圧領域及び前記低電圧領域上に、第1ゲート物質層を形成するステップと、
前記第1ゲート物質層を形成して、前記高電圧領域上の前記第1活性領域と交差しつつ延びる第1ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項20】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、
前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びる第2ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項19に記載の半導体素子の製造方法。
【請求項21】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、
前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びるダミーゲート電極を形成するステップをさらに含むことを特徴とする請求項19に記載の半導体素子の製造方法。
【請求項22】
前記第1ゲート電極及び前記ダミーゲート電極の上面を露出させ、前記半導体基板を覆う層間絶縁層を形成するステップと、
前記ダミーゲート電極を除去して、前記ダミーゲート電極が除去された空間にリセスを形成するステップと、
前記リセスに金属または導電性金属窒化物を充填して、第2ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項21に記載の半導体素子の製造方法。
【請求項23】
前記第1ゲート物質層を形成するステップ前に、前記第2素子分離層により露出される前記第2活性領域を覆うバッファ酸化層を形成するステップをさらに含み、
前記リセスを形成するステップ後に、前記リセス内に露出された前記バッファ酸化層の部分を除去するステップをさらに含むことを特徴とする請求項22に記載の半導体素子の製造方法。
【請求項24】
前記リセス内に露出された前記バッファ酸化層の部分を除去するステップ後に、前記バッファ酸化層が除去されて露出される前記第2活性領域上に界面酸化層を形成するステップをさらに含むことを特徴とする請求項23に記載の半導体素子の製造方法。
【請求項25】
前記リセスを形成するステップ後、及び前記第2ゲート電極を形成するステップ前に、前記リセスの一部分を満たす第2ゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項22に記載の半導体素子の製造方法。
【請求項26】
前記ダミーゲート電極を形成した後、及び前記層間絶縁層を形成する前に、
前記ダミーゲート電極の両側面を覆う第2スペーサ層を形成するステップをさらに含み、
前記第2ゲート絶縁膜は、前記リセス内で第2活性領域と第2ゲート電極との間から、前記ゲート電極と前記第2スペーサ層との間に延びるように形成されることを特徴とする請求項25に記載の半導体素子の製造方法。
【請求項27】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有し、前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より薄く形成されることを特徴とする請求項25に記載の半導体素子の製造方法。
【請求項28】
高電圧トランジスタが形成される第1領域及び低電圧トランジスタが形成される第2領域に、それぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、
前記第1活性領域上に、前記高電圧トランジスタの第1ゲート絶縁膜、及び前記第1活性領域と交差しつつ延びる前記高電圧トランジスタの第1ゲート電極を形成するステップと、
前記第1活性領域に、前記高電圧トランジスタの第1ソース/ドレイン領域を形成するステップと、
前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に前記低電圧トランジスタの第2ソース/ドレイン領域を形成するステップと、を含み、
前記第1ソース/ドレイン領域を形成するステップ、及び前記第2ソース/ドレイン領域を形成するステップは、それぞれ第1熱処理工程及び第2熱処理工程を含み、
前記第2熱処理工程は、前記第1熱処理工程より短時間で進められることを特徴とする半導体素子の製造方法。
【請求項29】
前記第2ソース/ドレイン領域を形成した後、
前記第2活性領域上に、前記低電圧トランジスタの第2ゲート絶縁膜、及び前記第2活性領域と交差しつつ延びる前記低電圧トランジスタの第2ゲート電極を形成するステップをさらに含むことを特徴とする請求項28に記載の半導体素子の製造方法。
【請求項30】
前記第2熱処理工程を進めた後、第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有するように形成されることを特徴とする請求項28に記載の半導体素子の製造方法。
【請求項1】
高電圧領域及び低電圧領域を有する半導体基板と、
前記高電圧領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、
前記低電圧領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有することを特徴とする半導体素子。
【請求項2】
前記第2ソース/ドレイン領域の下面は、前記第1ソース/ドレイン領域の下面より高いレベルを有することを特徴とする請求項1に記載の半導体素子。
【請求項3】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜より厚いことを特徴とする請求項1に記載の半導体素子。
【請求項4】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有する物質で形成されたことを特徴とする請求項1に記載の半導体素子。
【請求項5】
前記第1ゲート絶縁膜は、シリコン酸化物またはシリコン酸窒化物で形成され、前記第2ゲート絶縁膜は、高誘電率を有する金属酸化物または金属ケイ酸塩で形成されることを特徴とする請求項4に記載の半導体素子。
【請求項6】
前記第2ゲート絶縁膜と前記第2活性領域との間に配置される界面酸化層をさらに備えることを特徴とする請求項4に記載の半導体素子。
【請求項7】
前記第2ゲート電極は、前記第1ゲート電極より低い抵抗率を有する物質で形成されたことを特徴とする請求項1に記載の半導体素子。
【請求項8】
前記第2ゲート電極は、金属または導電性金属窒化物で形成されることを特徴とする請求項1に記載の半導体素子。
【請求項9】
前記第2ゲート電極の両側に配置される一対の第2スペーサ層をさらに備え、
前記第2ゲート絶縁膜は、前記第2ゲート電極と前記第2活性領域との間から、前記第2ゲート電極と前記第2スペーサ層との間に延びることを特徴とする請求項1に記載の半導体素子。
【請求項10】
前記第1活性領域及び前記第2活性領域をそれぞれ定義する第1素子分離層及び第2素子分離層をさらに備え、
前記第1素子分離層の下面と前記第2素子分離層の下面とは、同じレベルを有することを特徴とする請求項1に記載の半導体素子。
【請求項11】
前記第1素子分離層の上面は、前記第2素子分離層の上面より高いレベルを有することを特徴とする請求項10に記載の半導体素子。
【請求項12】
前記低電圧トランジスタは、第2活性領域の上面及び両側面にチャネルが形成されるFinFETであることを特徴とする請求項1に記載の半導体素子。
【請求項13】
前記第1ゲート電極が延びる方向の前記第1活性領域の幅は、前記第2ゲート電極が延びる方向の前記第2活性領域の幅より広いことを特徴とする請求項1に記載の半導体素子。
【請求項14】
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より深さに対するドーピング濃度の変化が大きいことを特徴とする請求項1に記載の半導体素子。
【請求項15】
第1領域及び第2領域を有する半導体基板と、
前記第1領域に形成され、第1活性領域、第1ソース/ドレイン領域、第1ゲート絶縁膜及び第1ゲート電極を有する高電圧トランジスタと、
前記第2領域に形成され、第2活性領域、第2ソース/ドレイン領域、第2ゲート絶縁膜及び第2ゲート電極を有する低電圧トランジスタと、を備え、
前記第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有し、前記第1ゲート電極の上面と前記第2ゲート電極の上面とが同じレベルを有することを特徴とする半導体素子。
【請求項16】
高電圧領域及び低電圧領域にそれぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、
前記第1活性領域及び前記第2活性領域上に、第1ゲート絶縁膜を形成するステップと、
前記第1活性領域に第1ソース/ドレイン領域を形成するステップと、
前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に、前記第1ソース/ドレイン領域より薄い厚さを有する第2ソース/ドレイン領域を形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項17】
前記半導体基板を準備するステップは、
前記第1活性領域及び前記第2活性領域の上面を露出させるように、前記高電圧領域及び前記低電圧領域に素子分離層を形成するステップと、
前記低電圧領域に形成された素子分離層の一部分を除去して、前記第2活性領域の側壁の一部分を露出させる前記第2素子分離層を形成するステップと、を含むことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項18】
前記第2素子分離層を形成するステップは、前記第2活性領域上に形成された前記第1ゲート絶縁膜を共に除去することを特徴とする請求項17に記載の半導体素子の製造方法。
【請求項19】
前記第1ソース/ドレイン領域を形成するステップ前に、
前記高電圧領域及び前記低電圧領域上に、第1ゲート物質層を形成するステップと、
前記第1ゲート物質層を形成して、前記高電圧領域上の前記第1活性領域と交差しつつ延びる第1ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項16に記載の半導体素子の製造方法。
【請求項20】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、
前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びる第2ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項19に記載の半導体素子の製造方法。
【請求項21】
前記第1ソース/ドレイン領域を形成するステップ後、及び前記第2ソース/ドレイン領域を形成するステップ前に、
前記第1ゲート物質層をエッチングして、前記低電圧領域上の前記第2活性領域と交差しつつ延びるダミーゲート電極を形成するステップをさらに含むことを特徴とする請求項19に記載の半導体素子の製造方法。
【請求項22】
前記第1ゲート電極及び前記ダミーゲート電極の上面を露出させ、前記半導体基板を覆う層間絶縁層を形成するステップと、
前記ダミーゲート電極を除去して、前記ダミーゲート電極が除去された空間にリセスを形成するステップと、
前記リセスに金属または導電性金属窒化物を充填して、第2ゲート電極を形成するステップと、をさらに含むことを特徴とする請求項21に記載の半導体素子の製造方法。
【請求項23】
前記第1ゲート物質層を形成するステップ前に、前記第2素子分離層により露出される前記第2活性領域を覆うバッファ酸化層を形成するステップをさらに含み、
前記リセスを形成するステップ後に、前記リセス内に露出された前記バッファ酸化層の部分を除去するステップをさらに含むことを特徴とする請求項22に記載の半導体素子の製造方法。
【請求項24】
前記リセス内に露出された前記バッファ酸化層の部分を除去するステップ後に、前記バッファ酸化層が除去されて露出される前記第2活性領域上に界面酸化層を形成するステップをさらに含むことを特徴とする請求項23に記載の半導体素子の製造方法。
【請求項25】
前記リセスを形成するステップ後、及び前記第2ゲート電極を形成するステップ前に、前記リセスの一部分を満たす第2ゲート絶縁膜を形成するステップをさらに含むことを特徴とする請求項22に記載の半導体素子の製造方法。
【請求項26】
前記ダミーゲート電極を形成した後、及び前記層間絶縁層を形成する前に、
前記ダミーゲート電極の両側面を覆う第2スペーサ層を形成するステップをさらに含み、
前記第2ゲート絶縁膜は、前記リセス内で第2活性領域と第2ゲート電極との間から、前記ゲート電極と前記第2スペーサ層との間に延びるように形成されることを特徴とする請求項25に記載の半導体素子の製造方法。
【請求項27】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より高い誘電率を有し、前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜より薄く形成されることを特徴とする請求項25に記載の半導体素子の製造方法。
【請求項28】
高電圧トランジスタが形成される第1領域及び低電圧トランジスタが形成される第2領域に、それぞれ第1素子分離層及び第2素子分離層によって定義される第1活性領域及び第2活性領域を有する半導体基板を準備するステップと、
前記第1活性領域上に、前記高電圧トランジスタの第1ゲート絶縁膜、及び前記第1活性領域と交差しつつ延びる前記高電圧トランジスタの第1ゲート電極を形成するステップと、
前記第1活性領域に、前記高電圧トランジスタの第1ソース/ドレイン領域を形成するステップと、
前記第1ソース/ドレイン領域を形成した後、前記第2活性領域に前記低電圧トランジスタの第2ソース/ドレイン領域を形成するステップと、を含み、
前記第1ソース/ドレイン領域を形成するステップ、及び前記第2ソース/ドレイン領域を形成するステップは、それぞれ第1熱処理工程及び第2熱処理工程を含み、
前記第2熱処理工程は、前記第1熱処理工程より短時間で進められることを特徴とする半導体素子の製造方法。
【請求項29】
前記第2ソース/ドレイン領域を形成した後、
前記第2活性領域上に、前記低電圧トランジスタの第2ゲート絶縁膜、及び前記第2活性領域と交差しつつ延びる前記低電圧トランジスタの第2ゲート電極を形成するステップをさらに含むことを特徴とする請求項28に記載の半導体素子の製造方法。
【請求項30】
前記第2熱処理工程を進めた後、第2ソース/ドレイン領域は、前記第1ソース/ドレイン領域より薄い厚さを有するように形成されることを特徴とする請求項28に記載の半導体素子の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【公開番号】特開2013−115433(P2013−115433A)
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願番号】特願2012−256142(P2012−256142)
【出願日】平成24年11月22日(2012.11.22)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
【公開日】平成25年6月10日(2013.6.10)
【国際特許分類】
【出願日】平成24年11月22日(2012.11.22)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【住所又は居所原語表記】129,Samsung−ro,Yeongtong−gu,Suwon−si,Gyeonggi−do,Republic of Korea
【Fターム(参考)】
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