半導体装置の製造方法
【課題】
実施形態は、ゲート配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【解決手段】
本実施形態の半導体装置の製造方法は、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。
実施形態は、ゲート配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【解決手段】
本実施形態の半導体装置の製造方法は、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関し、例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えばＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、電荷蓄積層を有する。電荷蓄積層として浮遊ゲートを有するＮＡＮＤ型フラッシュメモリの製造工程では、例えばメモリセルアレイ領域の素子分離膜（ＳＴＩ）をエッチバックする際に、周辺回路領域をレジストで被膜する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置の製造方法によれば、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す平面図。
【図２】図１のワード線ＷＬに沿ったＩ−Ｉ′断面図。
【図３】図１のビット線ＢＬに沿ったＩＩ−ＩＩ′断面図。
【図４】第１実施形態の半導体装置の製造方法を示す断面図。
【図５】第１実施形態の半導体装置の製造方法を示す断面図。
【図６】第２実施形態の半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［半導体装置の構成］
本実施形態の半導体装置について、ＮＡＮＤ型フラッシュメモリを例として説明する。ＮＡＮＤ型フラッシュメモリのメモリセルアレイ領域の構成について、図１乃至図３を用いて説明する。図１乃至図３はメモリセルアレイ領域の構成のみであり、メモリセルアレイ領域、周辺回路領域との境界に部分については、図４以降で説明する。
【０００９】
図１に示すように、メモリセルアレイ領域には、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫを有する。複数のワード線ＷＬ（１３）は図１のビット線方向に離間して、ワード線方向に平行に延びる。同様に、複数のビット線ＢＬ（２５）は、図１のワード線方向に離間して、ビット線方向に平行に延びる。選択ゲート線ＳＧＤ、ＳＧＳ（図示略）もワード線ＷＬと平行にワード線方向に延びる。選択ゲート線ＳＧＳ，ＳＧＤは、複数のワード線ＷＬを挟むように、複数のワード線ＷＬの両端にそれぞれ平行に配置されている。ワード線ＷＬ（１３）と選択ゲート線ＳＧＤとの間の幅は、隣接するワード線ＷＬ（１３）間の幅よりも広い。ワード線ＷＬ（１３）と選択ゲート線ＳＧＳとの間の幅も、ワード線ＷＬ（１３）と選択ゲート線ＳＧＤとの間の幅と同様に、隣接するワード線ＷＬ（１３）間の幅よりも広い。
【００１０】
メモリセルＭＣは、上面視したとき、ビット線ＢＬ（２５）とワード線ＷＬ（１３）との交差部分に形成される。
【００１１】
ブロックＢＬＫは、複数のＮＡＮＤストリングを有する。このＮＡＮＤストリングは、ビット線方向に直列接続された複数のメモリセルＭＣと、ドレイン側選択ゲートトランジスタＳＧ１と、ソース側選択ゲートトランジスタ（図示略）とを有する。
【００１２】
直列接続されたメモリセルＭＣの一端側のドレイン領域はドレイン側選択ゲートトランジスタＳＧ１のソース領域に接続され、他端側のソース領域はソース側選択ゲートトランジスタのドレイン領域に接続される。また、メモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。
【００１３】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、例えば、図２に示すように、ｐ型半導体基板２上にゲート絶縁膜（第１絶縁膜）１０を介在して形成された浮遊ゲート（電荷導電層）１１と、浮遊ゲート１１上にゲート間絶縁膜（第３絶縁膜）１２を介在して形成された制御ゲート１３とを含んだ構造である。制御ゲート１３は、一方向に連続的にパターニングされて、ワード線ＷＬとなる。図２の詳細は、後述する。
【００１４】
メモリセルＭＣのドレインは、タングステン配線２２、コンタクトプラグ２４を介してビット線ＢＬに電気的に接続される。メモリセルＭＣのソースはソース線ＳＬに電気的に接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１６】
図２は、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図３は同じくビット線Ｂ
Ｌに沿ったＩＩ−ＩＩ′断面図である。
【００１７】
図２及び図３に示すように、ｐ型シリコン基板１００上のメモリセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成される。このｐ型ウェル２には、等間隔にトレンチ３が形成される。素子分離絶縁膜４は、このトレンチ３に形成される。素子分離絶縁膜４は、例えばＰＳＺ（ポリシラザン）やＴＥＯＳを用いる。隣接する素子分離絶縁膜４の間に、素子領域２Ａは形成される。メモリセルＭＣは素子領域２Ａに形成される。
【００１８】
素子領域２Ａでは、ゲート絶縁膜１０はｐ型ウェル２上に形成される。浮遊ゲート（電荷蓄積層；例えば多結晶シリコン膜）１１は、ゲート絶縁膜１０上に形成される。制御ゲート１３は、浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して形成される。制御ゲート１３は、例えば多結晶シリコン膜１３ａとタングステンシリサイド（ＷＳｉ）膜１３ｂの積層膜により形成される。
【００１９】
メモリセルアレイ領域のメモリセルＭＣは、層間絶縁膜２０で覆われる。図３に示すように、この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルのタングステン（Ｗ）配線２２が埋め込まれる。更に、層間絶縁膜２０上に層間絶縁膜２３は積層される。この層間絶縁膜２３には、コンタクトプラグ２４が埋め込まれる。層間絶縁膜２３、コンタクトプラグ２４上に、第２層メタルであるＡｌ膜によるビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、Ｗ配線２２はビット線のための中継配線となるが、ソース線側はＷ配線２２と同じ膜でソース配線が形成される。
【００２０】
ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤ
によるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。
【００２１】
［半導体装置の製造方法］
次に、本実施形態の半導体装置の製造方法について、図４及び図５を用いて説明する。
【００２２】
本実施形態の半導体装置の製造方法では、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする前に、ストッパー膜３０を形成する。ストッパー膜３０上に周辺回路領域を被膜するようなレジストパターンＲを形成して、ストッパー膜３０、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする。
【００２３】
その結果、周辺回路領域の素子分離絶縁膜にエッチングソースが入らず、周辺回路領域の素子分離絶縁膜が不用意にエッチバックされることを防止できる。したがって、周辺回路領域の素子分離絶縁膜上に形成される配線（ワード線ＷＬ）の全体にサリサイド領域を形成でき、配線（ワード線ＷＬ）の抵抗が増大することを防止できる。
【００２４】
以下、具体的に説明する。
【００２５】
図４（ａ）に示すように、ｐ型シリコン基板１００上のメモリセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成される。このｐ型ウェル２には、等間隔にトレンチ３が形成される。素子分離絶縁膜４は、このトレンチ３に形成される。具体的には、浮遊ゲート１１上及びトレンチ３内に素子分離絶縁膜４を形成する。その後、浮遊ゲート１１の上面が露出するまで、素子分離絶縁膜４に対してＣＭＰ（Chemical Mechanical Polishing）を行う。その結果、図４（ａ）のように、浮遊ゲート１１と素子分離絶縁膜４が面一となる。
【００２６】
図４（ｂ）に示すように、浮遊ゲート１１と素子分離絶縁膜４上に、所望の膜厚であるストッパー膜３０を形成する。ストッパー膜３０は、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする際に、周辺回路領域の素子分離絶縁膜にエッチングソースが入ることを防止する膜として機能する。このストッパー膜３０は、素子分離絶縁膜４とエッチングレートが同程度又は素子分離絶縁膜４よりもエッチングレートが低い材料を用いる。ストッパー膜３０が、素子分離絶縁膜４とエッチングレートが同程度であっても、例えば隣接する素子分離絶縁膜４間にある浮遊ゲート１１の幅が十分ある場合には、周辺回路領域の素子分離絶縁膜４にエッチングソースが入ることを防止できる。なお、上記の条件を満たす限り、ストッパー膜３０は、素子分離絶縁膜４の材料と同種の絶縁膜により形成してもよい。
【００２７】
図４（ｃ）に示すように、周辺回路領域全体を被膜するよう、ストッパー膜３０上にレジストパターン（第２絶縁膜）Ｒを形成する。具体的には、ストッパー膜３０の全面にレジストを塗布し、光リソグラフィ−技術により所望のレジストパターン（第２絶縁膜）Ｒを形成する。
【００２８】
図４（ｄ）に示すように、図４（ｃ）のレジストパターンＲをマスクとして、ストッパー膜３０及び素子分離絶縁膜４をウエットエッチング又はドライエッチング（例えばＲＩＥ）でエッチバックする。メモリセルアレイ領域の素子分離絶縁膜４をエッチバックするとき、レジストパターンＲ直下にあるストッパー膜３０の一部もエッチングされる。しかしながら、メモリセルアレイ領域と周辺回路領域の境界から周辺回路領域の素子分離絶縁膜４まで十分な距離があるため、周辺回路領域の素子分離絶縁膜にエッチングソースが入り込み、素子分離絶縁膜がエッチングされて窪みが発生することを防止できる。
【００２９】
図５（ａ）に示すように、ストッパー膜３０上に形成されたレジストパターンＲを除去する。図５（ｂ）に示すように、浮遊ゲート１１、エッチバックされたメモリセルアレイ領域の素子分離絶縁膜４、ストッパー膜３０上に、第３絶縁膜（図示略）を介して、多結晶シリコン膜１３ａ（ワード線ＷＬ、制御ゲート１３）を形成する。
【００３０】
次に、図５（ｃ）に示すように、多結晶シリコン膜１３ａ上に、サリサイドブロック膜を形成する。窪みの発生を防止する事により、結果サリサイドブロック膜の一部が局所的に厚くなることを防止できる。
【００３１】
図５（ｄ）に示すように、サリサイドブロック膜をエッチバックして除去する。このとき、多結晶シリコン膜１３ａ上の全サリサイドブロック膜を除去できる。
【００３２】
図５（ｅ）に示すように、多結晶シリコン膜１３ａ上に、タングステンシリサイド（ＷＳｉ）膜１３ｂ（ワード線ＷＬ、制御ゲート１３）を形成する。
【００３３】
［本実施形態の効果］
以上より、実施形態は、配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供できる。具体的に説明する。
【００３４】
例えばストッパー膜３０を形成せずに、メモリセルアレイ領域の素子分離絶縁膜をエッチバックする比較例と比較して、本実施形態の効果を説明する。
【００３５】
メモリセルアレイ領域の素子分離絶縁膜４をエッチバックするときに、周辺回路領域の素子分離絶縁膜４にエッチングソースが流入することを防ぐために、図４に示すように、メモリセルアレイ領域と周辺回路領域との境界をダミーメモリセル上に設定する。
【００３６】
メモリセルアレイ領域と周辺回路領域との境界をダミーメモリセル上に設定したとしても、比較例の場合には、レジストパターンとダミーメモリセルの密着性が悪く、周辺回路領域の素子分離絶縁膜４にエッチングソースが入る場合がある。
【００３７】
周辺回路領域の素子分離絶縁膜４にエッチングソースが入ると、素子分離絶縁膜４の一部がエッチングされ、例えば窪みができる。このため、窪みができた素子分離絶縁膜４上に多結晶シリコン膜１３ａを形成すると、多結晶シリコン膜１３ａの一部に窪みが生じる。この多結晶シリコン膜１３ａの上にサリサイドブロック膜を形成し、のちにエッチバックをしてサリサイドブロック膜を除去すると、多結晶シリコン膜１３ａの窪みに入ったサリサイドブロック膜は除去できず、残存する。
【００３８】
したがって、サリサイドブロック膜が残存する部分は、タングステンシリサイド１３ｂを形成することができない。その結果、配線（ワード線ＷＬ）の抵抗が増大する。
【００３９】
しかし、本実施形態の半導体装置の製造方法であれば、ストッパー膜３０を形成したのちにメモリセルアレイ領域の素子分離絶縁膜４をエッチバックする。その結果、周辺回路領域の素子分離絶縁膜４にエッチングソースが入らず、周辺回路領域の素子分離絶縁膜４がエッチバックされることを防止できる。多結晶シリコン膜１３ａの一部に窪みが生じないため、周辺回路領域の素子分離絶縁膜４上に形成される配線の全体にサリサイド領域に形成でき、配線の抵抗が増大することを防止できる。
【００４０】
（第２実施形態）
次に、第２実施形態の半導体装置の製造方法について、図６を用いて説明する。第２実施形態は、第１実施形態に対して、ストッパー膜に用いる材料が相違するが、その他の構成は同様である。第２実施形態では、第１実施形態に対する相違点を詳細に説明し、残りは、詳細な説明は省略する。
【００４１】
［半導体装置の構成］
本実施形態のストッパー膜３０は、素子分離絶縁膜４と異なる材料であって、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックするときにエッチングされにくい材料を用いる。例えば、ＳｉＮである。
【００４２】
素子分離絶縁膜４に対してストッパー膜３０の選択比が高いエッチング条件で、メモリセルアレイ領域の素子分離絶縁膜４を、エッチバックすればよく、選択比が高いエッチング条件を満たすものであれば、いかなる材料であってもよい。
【００４３】
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法は、第１実施形態に対して、図４（ｄ）の工程は、図６の工程に変更される点で相違する。
【００４４】
具体的には、図４（ｃ）で、ストッパー膜３０上に所望のレジストパターンＲを形成したのち、図６（ａ）に示すように、メモリセルアレイ領域におけるストッパー膜３０のみをドライエッチングによって、エッチバックする。
【００４５】
図６（ｂ）に示すように、メモリセルアレイ領域におけるストッパー膜３０をエッチバックしたのち、例えばバッファード弗酸を用いて、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする。
【００４６】
なお、ＳｉＮを材料としたストッパー膜の場合には、レジストパターンＲと密着性がよく、ストッパー膜を薄くしてもよい。
【００４７】
［第２実施形態の効果］
以上より、第２実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法と同様の効果を奏する。
【００４８】
また、第１実施形態では、レジストパターンＲを形成するときに、メモリセルアレイ領域と周辺回路領域の境界に対して、周辺回路領域の素子分離絶縁膜４まで十分なマージンをとる必要があるため、レジストパターンＲのマスク作成が複雑となる。しかし、第２実施形態では、境界に対して、周辺回路領域の素子分離絶縁膜４まで十分なマージンをとる必要はなく、レジストパターンＲのマスク作成は容易となる。
【００４９】
第２実施形態のストッパー膜３０は、素子分離絶縁膜４をエッチングする際にエッチングされにくい材料であるため、エッチバックの制御についても、第１実施形態より容易である。
【００５０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００５１】
２…ｐ型ウェル
３…トレンチ
４…素子分離絶縁膜
１０…ゲート絶縁膜
１１…浮遊ゲート
１２…ゲート間絶縁膜
１３…ワード線 制御ゲート
３０…ストッパー膜
Ｒ…レジストパターン
【技術分野】
【０００１】
本発明の実施形態は、半導体装置の製造方法に関し、例えば、ＮＡＮＤ型フラッシュメモリを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置として、例えばＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリは、電荷蓄積層を有する。電荷蓄積層として浮遊ゲートを有するＮＡＮＤ型フラッシュメモリの製造工程では、例えばメモリセルアレイ領域の素子分離膜（ＳＴＩ）をエッチバックする際に、周辺回路領域をレジストで被膜する。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３６１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態は、配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置の製造方法によれば、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】第１実施形態のＮＡＮＤ型フラッシュメモリのメモリセルアレイを示す平面図。
【図２】図１のワード線ＷＬに沿ったＩ−Ｉ′断面図。
【図３】図１のビット線ＢＬに沿ったＩＩ−ＩＩ′断面図。
【図４】第１実施形態の半導体装置の製造方法を示す断面図。
【図５】第１実施形態の半導体装置の製造方法を示す断面図。
【図６】第２実施形態の半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【０００７】
（第１の実施形態）
次に、第１の実施形態について図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。
【０００８】
［半導体装置の構成］
本実施形態の半導体装置について、ＮＡＮＤ型フラッシュメモリを例として説明する。ＮＡＮＤ型フラッシュメモリのメモリセルアレイ領域の構成について、図１乃至図３を用いて説明する。図１乃至図３はメモリセルアレイ領域の構成のみであり、メモリセルアレイ領域、周辺回路領域との境界に部分については、図４以降で説明する。
【０００９】
図１に示すように、メモリセルアレイ領域には、複数の不揮発性のメモリセルＭＣを含んだブロックＢＬＫを有する。複数のワード線ＷＬ（１３）は図１のビット線方向に離間して、ワード線方向に平行に延びる。同様に、複数のビット線ＢＬ（２５）は、図１のワード線方向に離間して、ビット線方向に平行に延びる。選択ゲート線ＳＧＤ、ＳＧＳ（図示略）もワード線ＷＬと平行にワード線方向に延びる。選択ゲート線ＳＧＳ，ＳＧＤは、複数のワード線ＷＬを挟むように、複数のワード線ＷＬの両端にそれぞれ平行に配置されている。ワード線ＷＬ（１３）と選択ゲート線ＳＧＤとの間の幅は、隣接するワード線ＷＬ（１３）間の幅よりも広い。ワード線ＷＬ（１３）と選択ゲート線ＳＧＳとの間の幅も、ワード線ＷＬ（１３）と選択ゲート線ＳＧＤとの間の幅と同様に、隣接するワード線ＷＬ（１３）間の幅よりも広い。
【００１０】
メモリセルＭＣは、上面視したとき、ビット線ＢＬ（２５）とワード線ＷＬ（１３）との交差部分に形成される。
【００１１】
ブロックＢＬＫは、複数のＮＡＮＤストリングを有する。このＮＡＮＤストリングは、ビット線方向に直列接続された複数のメモリセルＭＣと、ドレイン側選択ゲートトランジスタＳＧ１と、ソース側選択ゲートトランジスタ（図示略）とを有する。
【００１２】
直列接続されたメモリセルＭＣの一端側のドレイン領域はドレイン側選択ゲートトランジスタＳＧ１のソース領域に接続され、他端側のソース領域はソース側選択ゲートトランジスタのドレイン領域に接続される。また、メモリセルＭＣは、隣接するもの同士でソース、ドレインを共有している。
【００１３】
メモリセルＭＣは、２値以上のデータを保持可能とする。このメモリセルＭＣの構造は、例えば、図２に示すように、ｐ型半導体基板２上にゲート絶縁膜（第１絶縁膜）１０を介在して形成された浮遊ゲート（電荷導電層）１１と、浮遊ゲート１１上にゲート間絶縁膜（第３絶縁膜）１２を介在して形成された制御ゲート１３とを含んだ構造である。制御ゲート１３は、一方向に連続的にパターニングされて、ワード線ＷＬとなる。図２の詳細は、後述する。
【００１４】
メモリセルＭＣのドレインは、タングステン配線２２、コンタクトプラグ２４を介してビット線ＢＬに電気的に接続される。メモリセルＭＣのソースはソース線ＳＬに電気的に接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルＭＣには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルＭＣはブロックＢＬＫ単位で一括してデータが消去される。
【００１６】
図２は、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図３は同じくビット線Ｂ
Ｌに沿ったＩＩ−ＩＩ′断面図である。
【００１７】
図２及び図３に示すように、ｐ型シリコン基板１００上のメモリセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成される。このｐ型ウェル２には、等間隔にトレンチ３が形成される。素子分離絶縁膜４は、このトレンチ３に形成される。素子分離絶縁膜４は、例えばＰＳＺ（ポリシラザン）やＴＥＯＳを用いる。隣接する素子分離絶縁膜４の間に、素子領域２Ａは形成される。メモリセルＭＣは素子領域２Ａに形成される。
【００１８】
素子領域２Ａでは、ゲート絶縁膜１０はｐ型ウェル２上に形成される。浮遊ゲート（電荷蓄積層；例えば多結晶シリコン膜）１１は、ゲート絶縁膜１０上に形成される。制御ゲート１３は、浮遊ゲート１１上にゲート間絶縁膜１２（例：ＯＮＯ膜）を介して形成される。制御ゲート１３は、例えば多結晶シリコン膜１３ａとタングステンシリサイド（ＷＳｉ）膜１３ｂの積層膜により形成される。
【００１９】
メモリセルアレイ領域のメモリセルＭＣは、層間絶縁膜２０で覆われる。図３に示すように、この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルのタングステン（Ｗ）配線２２が埋め込まれる。更に、層間絶縁膜２０上に層間絶縁膜２３は積層される。この層間絶縁膜２３には、コンタクトプラグ２４が埋め込まれる。層間絶縁膜２３、コンタクトプラグ２４上に、第２層メタルであるＡｌ膜によるビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、Ｗ配線２２はビット線のための中継配線となるが、ソース線側はＷ配線２２と同じ膜でソース配線が形成される。
【００２０】
ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤ
によるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。
【００２１】
［半導体装置の製造方法］
次に、本実施形態の半導体装置の製造方法について、図４及び図５を用いて説明する。
【００２２】
本実施形態の半導体装置の製造方法では、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする前に、ストッパー膜３０を形成する。ストッパー膜３０上に周辺回路領域を被膜するようなレジストパターンＲを形成して、ストッパー膜３０、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする。
【００２３】
その結果、周辺回路領域の素子分離絶縁膜にエッチングソースが入らず、周辺回路領域の素子分離絶縁膜が不用意にエッチバックされることを防止できる。したがって、周辺回路領域の素子分離絶縁膜上に形成される配線（ワード線ＷＬ）の全体にサリサイド領域を形成でき、配線（ワード線ＷＬ）の抵抗が増大することを防止できる。
【００２４】
以下、具体的に説明する。
【００２５】
図４（ａ）に示すように、ｐ型シリコン基板１００上のメモリセルアレイ領域には、ｎ型ウェル１、ｐ型ウェル２が形成される。このｐ型ウェル２には、等間隔にトレンチ３が形成される。素子分離絶縁膜４は、このトレンチ３に形成される。具体的には、浮遊ゲート１１上及びトレンチ３内に素子分離絶縁膜４を形成する。その後、浮遊ゲート１１の上面が露出するまで、素子分離絶縁膜４に対してＣＭＰ（Chemical Mechanical Polishing）を行う。その結果、図４（ａ）のように、浮遊ゲート１１と素子分離絶縁膜４が面一となる。
【００２６】
図４（ｂ）に示すように、浮遊ゲート１１と素子分離絶縁膜４上に、所望の膜厚であるストッパー膜３０を形成する。ストッパー膜３０は、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする際に、周辺回路領域の素子分離絶縁膜にエッチングソースが入ることを防止する膜として機能する。このストッパー膜３０は、素子分離絶縁膜４とエッチングレートが同程度又は素子分離絶縁膜４よりもエッチングレートが低い材料を用いる。ストッパー膜３０が、素子分離絶縁膜４とエッチングレートが同程度であっても、例えば隣接する素子分離絶縁膜４間にある浮遊ゲート１１の幅が十分ある場合には、周辺回路領域の素子分離絶縁膜４にエッチングソースが入ることを防止できる。なお、上記の条件を満たす限り、ストッパー膜３０は、素子分離絶縁膜４の材料と同種の絶縁膜により形成してもよい。
【００２７】
図４（ｃ）に示すように、周辺回路領域全体を被膜するよう、ストッパー膜３０上にレジストパターン（第２絶縁膜）Ｒを形成する。具体的には、ストッパー膜３０の全面にレジストを塗布し、光リソグラフィ−技術により所望のレジストパターン（第２絶縁膜）Ｒを形成する。
【００２８】
図４（ｄ）に示すように、図４（ｃ）のレジストパターンＲをマスクとして、ストッパー膜３０及び素子分離絶縁膜４をウエットエッチング又はドライエッチング（例えばＲＩＥ）でエッチバックする。メモリセルアレイ領域の素子分離絶縁膜４をエッチバックするとき、レジストパターンＲ直下にあるストッパー膜３０の一部もエッチングされる。しかしながら、メモリセルアレイ領域と周辺回路領域の境界から周辺回路領域の素子分離絶縁膜４まで十分な距離があるため、周辺回路領域の素子分離絶縁膜にエッチングソースが入り込み、素子分離絶縁膜がエッチングされて窪みが発生することを防止できる。
【００２９】
図５（ａ）に示すように、ストッパー膜３０上に形成されたレジストパターンＲを除去する。図５（ｂ）に示すように、浮遊ゲート１１、エッチバックされたメモリセルアレイ領域の素子分離絶縁膜４、ストッパー膜３０上に、第３絶縁膜（図示略）を介して、多結晶シリコン膜１３ａ（ワード線ＷＬ、制御ゲート１３）を形成する。
【００３０】
次に、図５（ｃ）に示すように、多結晶シリコン膜１３ａ上に、サリサイドブロック膜を形成する。窪みの発生を防止する事により、結果サリサイドブロック膜の一部が局所的に厚くなることを防止できる。
【００３１】
図５（ｄ）に示すように、サリサイドブロック膜をエッチバックして除去する。このとき、多結晶シリコン膜１３ａ上の全サリサイドブロック膜を除去できる。
【００３２】
図５（ｅ）に示すように、多結晶シリコン膜１３ａ上に、タングステンシリサイド（ＷＳｉ）膜１３ｂ（ワード線ＷＬ、制御ゲート１３）を形成する。
【００３３】
［本実施形態の効果］
以上より、実施形態は、配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供できる。具体的に説明する。
【００３４】
例えばストッパー膜３０を形成せずに、メモリセルアレイ領域の素子分離絶縁膜をエッチバックする比較例と比較して、本実施形態の効果を説明する。
【００３５】
メモリセルアレイ領域の素子分離絶縁膜４をエッチバックするときに、周辺回路領域の素子分離絶縁膜４にエッチングソースが流入することを防ぐために、図４に示すように、メモリセルアレイ領域と周辺回路領域との境界をダミーメモリセル上に設定する。
【００３６】
メモリセルアレイ領域と周辺回路領域との境界をダミーメモリセル上に設定したとしても、比較例の場合には、レジストパターンとダミーメモリセルの密着性が悪く、周辺回路領域の素子分離絶縁膜４にエッチングソースが入る場合がある。
【００３７】
周辺回路領域の素子分離絶縁膜４にエッチングソースが入ると、素子分離絶縁膜４の一部がエッチングされ、例えば窪みができる。このため、窪みができた素子分離絶縁膜４上に多結晶シリコン膜１３ａを形成すると、多結晶シリコン膜１３ａの一部に窪みが生じる。この多結晶シリコン膜１３ａの上にサリサイドブロック膜を形成し、のちにエッチバックをしてサリサイドブロック膜を除去すると、多結晶シリコン膜１３ａの窪みに入ったサリサイドブロック膜は除去できず、残存する。
【００３８】
したがって、サリサイドブロック膜が残存する部分は、タングステンシリサイド１３ｂを形成することができない。その結果、配線（ワード線ＷＬ）の抵抗が増大する。
【００３９】
しかし、本実施形態の半導体装置の製造方法であれば、ストッパー膜３０を形成したのちにメモリセルアレイ領域の素子分離絶縁膜４をエッチバックする。その結果、周辺回路領域の素子分離絶縁膜４にエッチングソースが入らず、周辺回路領域の素子分離絶縁膜４がエッチバックされることを防止できる。多結晶シリコン膜１３ａの一部に窪みが生じないため、周辺回路領域の素子分離絶縁膜４上に形成される配線の全体にサリサイド領域に形成でき、配線の抵抗が増大することを防止できる。
【００４０】
（第２実施形態）
次に、第２実施形態の半導体装置の製造方法について、図６を用いて説明する。第２実施形態は、第１実施形態に対して、ストッパー膜に用いる材料が相違するが、その他の構成は同様である。第２実施形態では、第１実施形態に対する相違点を詳細に説明し、残りは、詳細な説明は省略する。
【００４１】
［半導体装置の構成］
本実施形態のストッパー膜３０は、素子分離絶縁膜４と異なる材料であって、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックするときにエッチングされにくい材料を用いる。例えば、ＳｉＮである。
【００４２】
素子分離絶縁膜４に対してストッパー膜３０の選択比が高いエッチング条件で、メモリセルアレイ領域の素子分離絶縁膜４を、エッチバックすればよく、選択比が高いエッチング条件を満たすものであれば、いかなる材料であってもよい。
【００４３】
［半導体装置の製造方法］
本実施形態の半導体装置の製造方法は、第１実施形態に対して、図４（ｄ）の工程は、図６の工程に変更される点で相違する。
【００４４】
具体的には、図４（ｃ）で、ストッパー膜３０上に所望のレジストパターンＲを形成したのち、図６（ａ）に示すように、メモリセルアレイ領域におけるストッパー膜３０のみをドライエッチングによって、エッチバックする。
【００４５】
図６（ｂ）に示すように、メモリセルアレイ領域におけるストッパー膜３０をエッチバックしたのち、例えばバッファード弗酸を用いて、メモリセルアレイ領域の素子分離絶縁膜４をエッチバックする。
【００４６】
なお、ＳｉＮを材料としたストッパー膜の場合には、レジストパターンＲと密着性がよく、ストッパー膜を薄くしてもよい。
【００４７】
［第２実施形態の効果］
以上より、第２実施形態の半導体装置の製造方法は、第１実施形態の半導体装置の製造方法と同様の効果を奏する。
【００４８】
また、第１実施形態では、レジストパターンＲを形成するときに、メモリセルアレイ領域と周辺回路領域の境界に対して、周辺回路領域の素子分離絶縁膜４まで十分なマージンをとる必要があるため、レジストパターンＲのマスク作成が複雑となる。しかし、第２実施形態では、境界に対して、周辺回路領域の素子分離絶縁膜４まで十分なマージンをとる必要はなく、レジストパターンＲのマスク作成は容易となる。
【００４９】
第２実施形態のストッパー膜３０は、素子分離絶縁膜４をエッチングする際にエッチングされにくい材料であるため、エッチバックの制御についても、第１実施形態より容易である。
【００５０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００５１】
２…ｐ型ウェル
３…トレンチ
４…素子分離絶縁膜
１０…ゲート絶縁膜
１１…浮遊ゲート
１２…ゲート間絶縁膜
１３…ワード線 制御ゲート
３０…ストッパー膜
Ｒ…レジストパターン
【特許請求の範囲】
【請求項１】
第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、
前記トレンチに素子分離膜を形成する工程と、
前記素子分離膜及び前記電荷蓄積層上にストッパー膜を形成する工程と、
前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程と、
前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜上に第３絶縁膜を介して配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ストッパー膜は、前記素子分離膜の材料と同種の絶縁膜により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程において、
前記素子分離膜に対して前記ストッパー膜の選択比が高いエッチング条件で、前記素子分離膜をエッチバックすることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程ののち、
前記第２絶縁膜を除去する工程と
をさらに備えることを特徴とする請求項１乃至請求項３いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記配線を形成する工程ののちに、
前記配線上にサリサイドブロック膜を形成する工程と
をさらに備えることを特徴とする請求項１乃至請求項４いずれか１項記載の半導体装置の製造方法。
【請求項１】
第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、
前記トレンチに素子分離膜を形成する工程と、
前記素子分離膜及び前記電荷蓄積層上にストッパー膜を形成する工程と、
前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程と、
前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜上に第３絶縁膜を介して配線を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記ストッパー膜は、前記素子分離膜の材料と同種の絶縁膜により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程において、
前記素子分離膜に対して前記ストッパー膜の選択比が高いエッチング条件で、前記素子分離膜をエッチバックすることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１領域の前記ストッパー膜と前記素子分離膜をエッチバックする工程ののち、
前記第２絶縁膜を除去する工程と
をさらに備えることを特徴とする請求項１乃至請求項３いずれか１項記載の半導体装置の製造方法。
【請求項５】
前記配線を形成する工程ののちに、
前記配線上にサリサイドブロック膜を形成する工程と
をさらに備えることを特徴とする請求項１乃至請求項４いずれか１項記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１３−７７６５７（Ｐ２０１３−７７６５７Ａ）
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願番号】特願２０１１−２１５７２８（Ｐ２０１１−２１５７２８）
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月２５日（２０１３．４．２５）
【国際特許分類】
【出願日】平成２３年９月２９日（２０１１．９．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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