接合型電界効果トランジスタ
【課題】 基板が低濃度の半導体基板のみからなるＪ−ＦＥＴは、静電破壊耐量は高いが、ノイズ電圧が大きく、ノイズ特性のばらつきも大きい問題があった。一方、ノイズ対策として、高濃度の半導体基板に低濃度の半導体層を積層した基板構造のＪ−ＦＥＴでは、ゲート抵抗の低減によりノイズ電圧を小さくできノイズ特性も安定する反面、静電破壊耐量が劣化する問題があった。
【解決手段】 高濃度半導体基板に低濃度の第１半導体層と、第１半導体層より高濃度の第２半導体層を積層する基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。
【解決手段】 高濃度半導体基板に低濃度の第１半導体層と、第１半導体層より高濃度の第２半導体層を積層する基板構造とする。これにより静電破壊耐量を劣化させない範囲でノイズ特性のばらつきを抑え、ノイズ電圧を小さくすることができる。また同時にノイズ特性に影響を与えない範囲で静電破壊耐量を向上させることができる。従って、従来構造と比較して市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタに係り、特にノイズ電圧が小さく、静電破壊耐量が高い接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
図３は、従来の、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）２００、２０１の一例を示す断面図である。
【０００３】
図３（Ａ）を参照して、Ｊ−ＦＥＴ２００は、例えば低濃度のｐ型シリコン半導体基板１２１（ＳＢ）の表面に、分離領域１２０で区画されたｎ型不純物領域であるチャネル領域１２３が設けられ、チャネル領域１２３にはｎ＋型不純物領域であるソース領域１２４およびドレイン領域１２５と、ｐ＋型不純物領域であるゲート領域１２６が設けられる。ソース領域１２４およびドレイン領域１２５上にはこれらとそれぞれ接続するソース電極１２７およびドレイン電極１２８が設けられ、バックゲート領域となる半導体基板１２１の裏面にはゲート領域１２６と電気的に接続するゲート電極１２９が設けられる（例えば特許文献１参照。）。
【０００４】
また図３（Ｂ）を参照して、Ｊ−ＦＥＴ２０１は、例えば高濃度のｐ型シリコン半導体基板１３１上にそれより低濃度のｐ型半導体層１３２を積層した基板ＳＢの表面に、分離領域１３０で区画されたｎ型不純物領域であるチャネル領域１３３が設けられ、チャネル領域１３３にはｎ＋型不純物領域であるソース領域１３４およびドレイン領域１３５と、ｐ＋型不純物領域であるゲート領域１３６が設けられる。ソース領域１３４およびドレイン領域１３５上にはこれらとそれぞれ接続するソース電極１３７およびドレイン電極１３８が設けられ、バックゲート領域となる半導体基板１３１の裏面にはゲート領域１３６と電気的に接続するゲート電極１３９が設けられる（例えば特願２００７−２０７０５６（第１０図）参照。）。
【特許文献１】特開２００４−２２９２００号公報（第７頁、第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図３のＪ−ＦＥＴ２００、２０１は、例えばエレクトレットコンデンサマイクロホン（Electret Condenser Microphone：以下ＥＣＭ）に採用されるものであり、良好なノイズ特性を実現することが市場要求である。
【０００６】
図３（Ａ）に示すＪ−ＦＥＴ２００は、良好なｎ型のチャネル領域１２３を低コストで形成するため、ｐ型半導体基板１の表面にｎ型チャネル領域１２３を形成している。このときバックゲート領域となるpシリコン型半導体基板１２１はある程度のゲート抵抗が必要である。このため、不純物濃度を低くして（例えば約５．０Ｅ１５ｃｍ−３、比抵抗では例えば３〜６Ω・ｃｍ程度）、厚みＤを８０μｍ程度とし、ゲート抵抗として利用している。
【０００７】
しかしこの構造では、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）、およびゲート−ソース間逆バイアス電圧ＶＧＳＯ特性が、製品間で大きくばらつく問題がある。これは、バックゲート領域となる基板ＳＢの抵抗値がばらつくことが一因と考えられている。基板ＳＢの抵抗値には、ｐ型シリコン半導体基板１２１そのものの抵抗に加え、金（Ａｕ）の蒸着金属によりｐ型シリコン半導体基板１２１の裏面に形成するゲート電極１２９と、ｐ型半導体基板１２１との接触抵抗が含まれる。従って、低濃度の基板ＳＢとゲート電極１２９の接触抵抗がばらつくことで、基板ＳＢの抵抗値がばらついてしまう。これにより、ノイズの規格外製品が多発する問題がある。
【０００８】
また、低濃度の基板ＳＢとゲート電極１２９間の十分なコンタクトが得られず、基板ＳＢの抵抗値が大きくなるほど、ノイズ特性は悪化し、結果としてＥＣＭのノイズ電圧Ｖｎｏが大きくなる問題もある。
【０００９】
図３（Ｂ）は上記の問題を改善するＪ−ＦＥＴ２０１である。すなわち、高濃度ｐ型シリコン半導体基板１３１（０．０１５Ω・ｃｍ、厚みＤ１：１５μｍ程度）上に、それより低濃度のｐ型半導体層１３２（約３Ω・ｃｍ、厚みＤ２：６５μｍ程度）を積層して基板ＳＢとし、ｐ型半導体層１３２表面にチャネル領域１３３、ソース領域１３４及びドレイン領域１３５、ゲート領域１３６を形成したものである。
【００１０】
この場合ｐ型シリコン半導体基板１３１の不純物濃度が高いため、ゲート電極１３９との接触抵抗のばらつきも小さくなり、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）、およびゲート−ソース間逆バイアス電圧ＶＧＳＯ特性のばらつきは小さくなり、製品間のばらつきを安定させることができる。また、低濃度の基板ＳＢとゲート電極１２９間のコンタクトが良好になるため、ノイズ電圧Ｖｎｏも小さくできる。
【００１１】
しかし、この場合にはｐ＋型シリコン半導体基板１３１の抵抗値（ゲート抵抗）が小さくなるため、静電破壊耐量が弱くなる問題があった。そこで、ｐ＋型シリコン半導体基板１３１上にそれより低濃度のｐ型半導体層１３２を積層して基板ＳＢの抵抗値を高めているが、静電破壊耐量は十分でない問題があった。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、高濃度一導電型半導体基板と、該高濃度一導電型半導体基板上に設けられた第１低濃度一導電型半導体層と、該第１低濃度一導電型半導体層上に設けられ、該半導体層より不純物濃度が高い第２低濃度一導電型半導体層と、該第２低濃度一導電型半導体層表面に設けられた逆導電型のチャネル領域と、該チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域と、前記チャネル領域表面に設けられた一導電型のゲート領域と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本発明に依れば以下の数々の効果が得られる。
【００１４】
第１に、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）のばらつきおよび、ゲート−ソース間逆バイアス電圧ＶＧＳＯのばらつきが安定する。これにより、ノイズ電圧Ｖｎｏのばらつきも安定し、ノイズ規格外製品を大幅に低減することができる。
【００１５】
また低濃度の基板と裏面の金電極間のコンタクトが良好になるため、基板の抵抗を低減でき、ノイズ電圧Ｖｎｏも小さくすることができる。
【００１６】
従来構造ではゲート−ソース間逆バイアス電圧ＶＧＳＯが大きくばらつき、同時にノイズが規格外となることにより不良が多発していた。しかし、基板と裏面の金電極の接触抵抗を低減することにより、安定したゲート−ソース間逆バイアス電圧ＶＧＳＯ波形が得られ、ノイズも小さく安定する。
【００１７】
第２に、第１低濃度一導電型半導体層の比抵抗値及び厚みを適宜選択することにより、Ｊ−ＦＥＴのゲート抵抗値を所望の値に設定できる。
【００１８】
第３に、静電破壊耐量を高めることが可能となる。従来のｐ型半導体基板とｐ型半導体層を積層した基板からなるＪ−ＦＥＴでは、ノイズ電圧Ｖｎｏのばらつきは小さくなる反面、静電破壊耐量が十分ではない問題があった。しかし、本実施形態では、半導体基板上に不純物濃度の異なる２つの半導体層を積層することで、ノイズ電圧Ｖｎｏのばらつきを抑え、且つ静電破壊耐量を高めたＪ−ＦＥＴを提供できる。
【００１９】
また、ノイズ電圧Ｖｎｏの安定化及びローノイズ化と静電破壊耐量の向上は、トレードオフの関係が残るものの、基板の抵抗値に大きく寄与する半導体層（第１ｐ型半導体層）の条件を適宜選択できる。従って、静電破壊耐量とノイズ特性との関係において一方に影響を及ぼさない範囲で他方を改善できるため、さまざまな市場要求にも比較的柔軟に対応できるＪ−ＦＥＴを提供できる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の実施の形態について、図１から図２を参照して説明する。
【００２１】
図１は、Ｊ−ＦＥＴ１００を示す図であり、図１（Ａ）が断面図、図１（Ｂ）が等価回路図である。
【００２２】
本実施形態のＪ−ＦＥＴ１００は、高濃度一導電型半導体基板１と、第１低濃度一導電型半導体層２と、第２低濃度一導電型半導体層３と、チャネル領域４と、ゲート領域７と、ソース領域５と、ドレイン領域６とから構成される。
【００２３】
本実施形態の基板ＳＢは、高濃度一導電型半導体基板（ｐ＋型半導体基板）１に、第１低濃度一導電型半導体層（第１ｐ型半導体層）２と、第２低濃度一導電型半導体層（第２ｐ型半導体層）３を積層した構造である。
【００２４】
ｐ＋型半導体基板１は、比抵抗が例えば０．０１５Ω・ｃｍであり、厚みＤ１は例えば１５μｍである。
【００２５】
第１ｐ型半導体層２は、ｐ＋型半導体基板１上に設けられた例えばエピタキシャル層である。第１ｐ型半導体層２は、所望の静電破壊耐量が得られる不純物濃度および厚みを有する。一例として比抵抗は約２０Ω・ｃｍ、厚みＤ２は４０μｍである。第１ｐ型半導体層２の厚みは、第２ｐ型半導体層３より厚い。
【００２６】
第２ｐ型半導体層３は、第１ｐ型半導体層２上に設けられた例えばエピタキシャル層であり、第１ｐ型半導体層２より不純物濃度が高い。一例として比抵抗は約３Ω・ｃｍで厚みＤ３は１５μｍである。
【００２７】
チャネル領域４は、第２ｐ型半導体層３表面に、ｎ型不純物のイオン注入及び拡散により設けられる。チャネル領域４表面には、ｐ＋型不純物領域によるゲート領域７が配置される。ｎ＋型不純物領域によるソース領域５およびドレイン領域６は、ゲート領域７の両側のチャネル領域４表面に配置される。
【００２８】
第２ｐ型半導体層３表面には、絶縁膜９（酸化膜９ａ、ＣＶＤ酸化膜９ｂ）が設けられ、その上に設けられたソース電極１１およびドレイン電極１２が、絶縁膜９のコンタクトホールを介してソース領域５およびドレイン領域６とそれぞれ接続する。
【００２９】
チャネル領域４はｐ＋型不純物領域による分離領域２１で区画され、ゲート領域７は分離領域２１に接続し、バックゲート領域となる第２ｐ型半導体層３、第１ｐ型半導体層２、ｐ＋型半導体基板１と電気的に接続する。
【００３０】
ｐ＋型半導体基板１の裏面には、金（Ａｕ）の蒸着金属によるバックゲート電極１３が設けられる。
【００３１】
また、ここでは一例としてＥＣＭに採用されるＪ−ＦＥＴ１００を示しており、抵抗ＲおよびダイオードＤｉも同一基板に集積化されている。
【００３２】
抵抗Ｒ部は、ｐ型半導体層２表面にチャネル領域４、ｐ＋型不純物領域２１およびゲートコンタクト層２５が設けられ、ゲートコンタクト層２５にはＡｌ配線１４がコンタクトする。また絶縁膜９上に窒化膜９ｃおよびゲート−ソース間抵抗（ポリシリコン）２３が所望の形状にパターンニングされ、抵抗Ｒを形成する。
【００３３】
ダイオードＤｉは、ｐ型半導体層２表面にｎ型カソード領域２６が設けられ、ｎ型カソード領域２６の表面にはｐ＋型アノード領域２８およびｎ＋型カソードコンタクト領域２７が設けられる。ｐ＋型アノード領域２８はソース電極１１とコンタクトし、ｎ＋型カソードコンタクト領域２７は、Ａｌ配線１４とコンタクトする。
【００３４】
ダイオードＤｉおよび抵抗Ｒはそれぞれ、Ｊ−ＦＥＴ１００のゲートＧ−ソースＳ間に接続する。（図１（Ｂ）参照）。
【００３５】
本実施形態では、バックゲート電極１３が蒸着されるｐ＋型半導体基板１を比抵抗が０．０１５Ω・ｃｍの高濃度基板にすることで、バックゲート電極１３との抵抗値の差を小さくできる。これにより、ｐ＋型半導体基板１の接触抵抗のばらつきによる順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）の製品間のばらつきを、従来のｐ型半導体基板のみからなるＪ−ＦＥＴ２００（図３（Ａ）参照）と比較して、小さくすることができる。また、図１（Ａ）の如く、ダイオードを有する場合であっても、ゲート−ソース間逆バイアス電圧ＶＧＳＯ特性のばらつきを抑えることができる。これにより、ＥＣＭ用途としてノイズ電圧Ｖｎｏのばらつきも低減できる。
【００３６】
図２は、本実施形態のＪ−ＦＥＴ１００（実線）と、従来構造のＪ−ＦＥＴ２００（破線）について、ゲート電流ＩＧと、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）特性の概要を示した図である。縦軸がゲート電流ＩＧであり、横軸がゲート−ドレイン間電圧ＶＧＤ（ｆ）である。
【００３７】
従来のＪ−ＦＥＴでは、図の如くゲート−ドレイン間電圧ＶＧＤ（ｆ）のばらつきが大きいため、ノイズのばらつきも大きくなり、ノイズ規格外となる製品が多い問題があった。しかし、本実施形態によれば、従来構造のＪ−ＦＥＴ２００の課題であったノイズ規格外製品を減少させることができる。
【００３８】
また、第１ｐ型半導体層２の不純物濃度や厚みを適宜選択することで、基板ＳＢの抵抗値を低減できる。つまり、基板ＳＢの不純物濃度を上げて抵抗を下げることにより、基板ＳＢと裏面の金電極とのコンタクト抵抗が下がるため、製品単体としてのノイズ電圧Ｖｎｏを低減できる。つまり、静電破壊耐量に影響を及ぼさない範囲でノイズ特性の改善も可能である。
【００３９】
更に本実施形態では、ｐ＋型半導体基板１と第２ｐ型半導体層３の間に、高抵抗層となる第１ｐ型半導体層２を配置している。これにより従来の、ノイズ対策に有効なＪ−ＦＥＴ２０１（図３（Ｂ）参照）と比較して、ゲート抵抗Ｒｉを高めることができ、静電破壊耐量を向上させることができる。
【００４０】
具体的に、静電破壊耐量について同じチップサイズ（３００μｍ×３００μｍ）の従来構造のＪ−ＦＥＴ２００およびＪ−ＦＥＴ２０１（図３参照）と比較すると、以下の通りである。尚、図３ではＪ−ＦＥＴ２００、２０１の基本的な構造を模式的に示したが、ここでの比較は、基板ＳＢ（ｐ型半導体基板および／またはｐ型半導体層）以外の構成は、図１と同じ条件で形成した場合について比較する。すなわち、図３について、図１と同様の特性のダイオードＤｉおよび抵抗Ｒを同一基板に集積化した場合について比較する。
【００４１】
尚、ダイオードＤｉは、これを構成するｐ＋型アノード領域２８の面積と不純物濃度、およびｐ＋型アノード領域２８直下のｎ型カソード領域２６の不純物濃度が支配的なため、基板ＳＢの不純物濃度によらず同等の特性となる。
【００４２】
また抵抗Ｒもポリシリコン２３の幅、長さ、厚みおよび不純物濃度と不純物の拡散時間が支配的なため、いずれも同等の特性となる。
【００４３】
基板ＳＢがｐ型半導体基板１２１のみからなる場合（図３（Ａ））、基板ＳＢの厚みＤを８０μｍとすると、比抵抗は例えば３Ω・ｃｍ〜６Ω・ｃｍであり、ゲート抵抗の一部となる基板ＳＢの抵抗値は２４Ω程度となる。この場合、静電破壊耐量は例えば１８００Ｖ程度と強く、ノイズ不良が発生しやすい。
【００４４】
基板ＳＢがｐ型半導体基板１３１とｐ型半導体層１３２からなる場合（図３（Ｂ））、ｐ型半導体基板１３１の比抵抗を０．０１５Ω・ｃｍ、厚みＤ１を６５μｍとし、ｐ型半導体層１３２の比抵抗を４Ω・ｃｍ、厚みＤ２を１５μｍとすると、ゲート抵抗の一部となる基板ＳＢの抵抗値は５Ω程度となる。この場合、静電破壊耐量は例えば６００Ｖ程度であり、ノイズ特性は図３（Ａ）より改善する。
【００４５】
本実施形態の構造の場合、ｐ＋型半導体基板１の比抵抗が０．０１５Ω・ｃｍ、厚みはＤ１を１５μｍとし、第１ｐ型半導体層２の比抵抗は約２０Ω・ｃｍ、厚みＤ２を４０μｍとし、第２ｐ型半導体層３の比抵抗は約３Ω・ｃｍ、厚みＤ３を１５μｍとすると、ゲート抵抗の一部となる基板ＳＢの抵抗値は、７６Ω程度となる。これにより静電破壊耐量は２０００Ｖ程度となり、ノイズ特性も良好となる。
【００４６】
このように、従来構造Ｊ−ＦＥＴ２０１の課題であった静電破壊耐量を向上させることができる。更に静電破壊耐量は、第１ｐ型半導体層２の不純物濃度や厚みにより、ノイズ特性に影響を及ぼさない範囲で適宜選択が可能であり、更に向上させることもできる。
【００４７】
つまり、従来構造のいずれと比較しても、市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態を説明するための（Ａ）断面図（Ｂ）等価回路図である。
【図２】本発明の実施形態と従来構造を比較した特性図である。
【図３】従来構造を説明するための断面図である。
【符号の説明】
【００４９】
１ ｐ＋型半導体基板
２ 第１ｐ型半導体層
３ 第２ｐ型半導体層
４ チャネル領域
５ ソース領域
６ ドレイン領域
７ ゲート領域
９、９ａ、９ｂ、９ｃ 絶縁膜
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
２１ 分離領域
１２０ 分離領域
１２１ ｐ型シリコン半導体基板
１２３ チャネル領域
１２４ ソース領域
１２５ ドレイン領域
１２６ ゲート領域
１２７ ソース電極
１２８ ドレイン電極
１２９ ゲート電極
１３０ 分離領域
１３１ ｐ型シリコン半導体基板
１３２ ｐ型半導体層
１３３ チャネル領域
１３４ ソース領域
１３５ ドレイン領域
１３６ ゲート領域
１３７ ソース電極
１３８ ドレイン電極
１３９ ゲート電極
１００、２００、２０１ 接合型ＦＥＴ（Ｊ−ＦＥＴ）
ＳＢ 基板
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタに係り、特にノイズ電圧が小さく、静電破壊耐量が高い接合型電界効果トランジスタに関する。
【背景技術】
【０００２】
図３は、従来の、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）：以下Ｊ−ＦＥＴ）２００、２０１の一例を示す断面図である。
【０００３】
図３（Ａ）を参照して、Ｊ−ＦＥＴ２００は、例えば低濃度のｐ型シリコン半導体基板１２１（ＳＢ）の表面に、分離領域１２０で区画されたｎ型不純物領域であるチャネル領域１２３が設けられ、チャネル領域１２３にはｎ＋型不純物領域であるソース領域１２４およびドレイン領域１２５と、ｐ＋型不純物領域であるゲート領域１２６が設けられる。ソース領域１２４およびドレイン領域１２５上にはこれらとそれぞれ接続するソース電極１２７およびドレイン電極１２８が設けられ、バックゲート領域となる半導体基板１２１の裏面にはゲート領域１２６と電気的に接続するゲート電極１２９が設けられる（例えば特許文献１参照。）。
【０００４】
また図３（Ｂ）を参照して、Ｊ−ＦＥＴ２０１は、例えば高濃度のｐ型シリコン半導体基板１３１上にそれより低濃度のｐ型半導体層１３２を積層した基板ＳＢの表面に、分離領域１３０で区画されたｎ型不純物領域であるチャネル領域１３３が設けられ、チャネル領域１３３にはｎ＋型不純物領域であるソース領域１３４およびドレイン領域１３５と、ｐ＋型不純物領域であるゲート領域１３６が設けられる。ソース領域１３４およびドレイン領域１３５上にはこれらとそれぞれ接続するソース電極１３７およびドレイン電極１３８が設けられ、バックゲート領域となる半導体基板１３１の裏面にはゲート領域１３６と電気的に接続するゲート電極１３９が設けられる（例えば特願２００７−２０７０５６（第１０図）参照。）。
【特許文献１】特開２００４−２２９２００号公報（第７頁、第７図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図３のＪ−ＦＥＴ２００、２０１は、例えばエレクトレットコンデンサマイクロホン（Electret Condenser Microphone：以下ＥＣＭ）に採用されるものであり、良好なノイズ特性を実現することが市場要求である。
【０００６】
図３（Ａ）に示すＪ−ＦＥＴ２００は、良好なｎ型のチャネル領域１２３を低コストで形成するため、ｐ型半導体基板１の表面にｎ型チャネル領域１２３を形成している。このときバックゲート領域となるpシリコン型半導体基板１２１はある程度のゲート抵抗が必要である。このため、不純物濃度を低くして（例えば約５．０Ｅ１５ｃｍ−３、比抵抗では例えば３〜６Ω・ｃｍ程度）、厚みＤを８０μｍ程度とし、ゲート抵抗として利用している。
【０００７】
しかしこの構造では、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）、およびゲート−ソース間逆バイアス電圧ＶＧＳＯ特性が、製品間で大きくばらつく問題がある。これは、バックゲート領域となる基板ＳＢの抵抗値がばらつくことが一因と考えられている。基板ＳＢの抵抗値には、ｐ型シリコン半導体基板１２１そのものの抵抗に加え、金（Ａｕ）の蒸着金属によりｐ型シリコン半導体基板１２１の裏面に形成するゲート電極１２９と、ｐ型半導体基板１２１との接触抵抗が含まれる。従って、低濃度の基板ＳＢとゲート電極１２９の接触抵抗がばらつくことで、基板ＳＢの抵抗値がばらついてしまう。これにより、ノイズの規格外製品が多発する問題がある。
【０００８】
また、低濃度の基板ＳＢとゲート電極１２９間の十分なコンタクトが得られず、基板ＳＢの抵抗値が大きくなるほど、ノイズ特性は悪化し、結果としてＥＣＭのノイズ電圧Ｖｎｏが大きくなる問題もある。
【０００９】
図３（Ｂ）は上記の問題を改善するＪ−ＦＥＴ２０１である。すなわち、高濃度ｐ型シリコン半導体基板１３１（０．０１５Ω・ｃｍ、厚みＤ１：１５μｍ程度）上に、それより低濃度のｐ型半導体層１３２（約３Ω・ｃｍ、厚みＤ２：６５μｍ程度）を積層して基板ＳＢとし、ｐ型半導体層１３２表面にチャネル領域１３３、ソース領域１３４及びドレイン領域１３５、ゲート領域１３６を形成したものである。
【００１０】
この場合ｐ型シリコン半導体基板１３１の不純物濃度が高いため、ゲート電極１３９との接触抵抗のばらつきも小さくなり、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）、およびゲート−ソース間逆バイアス電圧ＶＧＳＯ特性のばらつきは小さくなり、製品間のばらつきを安定させることができる。また、低濃度の基板ＳＢとゲート電極１２９間のコンタクトが良好になるため、ノイズ電圧Ｖｎｏも小さくできる。
【００１１】
しかし、この場合にはｐ＋型シリコン半導体基板１３１の抵抗値（ゲート抵抗）が小さくなるため、静電破壊耐量が弱くなる問題があった。そこで、ｐ＋型シリコン半導体基板１３１上にそれより低濃度のｐ型半導体層１３２を積層して基板ＳＢの抵抗値を高めているが、静電破壊耐量は十分でない問題があった。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、高濃度一導電型半導体基板と、該高濃度一導電型半導体基板上に設けられた第１低濃度一導電型半導体層と、該第１低濃度一導電型半導体層上に設けられ、該半導体層より不純物濃度が高い第２低濃度一導電型半導体層と、該第２低濃度一導電型半導体層表面に設けられた逆導電型のチャネル領域と、該チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域と、前記チャネル領域表面に設けられた一導電型のゲート領域と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本発明に依れば以下の数々の効果が得られる。
【００１４】
第１に、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）のばらつきおよび、ゲート−ソース間逆バイアス電圧ＶＧＳＯのばらつきが安定する。これにより、ノイズ電圧Ｖｎｏのばらつきも安定し、ノイズ規格外製品を大幅に低減することができる。
【００１５】
また低濃度の基板と裏面の金電極間のコンタクトが良好になるため、基板の抵抗を低減でき、ノイズ電圧Ｖｎｏも小さくすることができる。
【００１６】
従来構造ではゲート−ソース間逆バイアス電圧ＶＧＳＯが大きくばらつき、同時にノイズが規格外となることにより不良が多発していた。しかし、基板と裏面の金電極の接触抵抗を低減することにより、安定したゲート−ソース間逆バイアス電圧ＶＧＳＯ波形が得られ、ノイズも小さく安定する。
【００１７】
第２に、第１低濃度一導電型半導体層の比抵抗値及び厚みを適宜選択することにより、Ｊ−ＦＥＴのゲート抵抗値を所望の値に設定できる。
【００１８】
第３に、静電破壊耐量を高めることが可能となる。従来のｐ型半導体基板とｐ型半導体層を積層した基板からなるＪ−ＦＥＴでは、ノイズ電圧Ｖｎｏのばらつきは小さくなる反面、静電破壊耐量が十分ではない問題があった。しかし、本実施形態では、半導体基板上に不純物濃度の異なる２つの半導体層を積層することで、ノイズ電圧Ｖｎｏのばらつきを抑え、且つ静電破壊耐量を高めたＪ−ＦＥＴを提供できる。
【００１９】
また、ノイズ電圧Ｖｎｏの安定化及びローノイズ化と静電破壊耐量の向上は、トレードオフの関係が残るものの、基板の抵抗値に大きく寄与する半導体層（第１ｐ型半導体層）の条件を適宜選択できる。従って、静電破壊耐量とノイズ特性との関係において一方に影響を及ぼさない範囲で他方を改善できるため、さまざまな市場要求にも比較的柔軟に対応できるＪ−ＦＥＴを提供できる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の実施の形態について、図１から図２を参照して説明する。
【００２１】
図１は、Ｊ−ＦＥＴ１００を示す図であり、図１（Ａ）が断面図、図１（Ｂ）が等価回路図である。
【００２２】
本実施形態のＪ−ＦＥＴ１００は、高濃度一導電型半導体基板１と、第１低濃度一導電型半導体層２と、第２低濃度一導電型半導体層３と、チャネル領域４と、ゲート領域７と、ソース領域５と、ドレイン領域６とから構成される。
【００２３】
本実施形態の基板ＳＢは、高濃度一導電型半導体基板（ｐ＋型半導体基板）１に、第１低濃度一導電型半導体層（第１ｐ型半導体層）２と、第２低濃度一導電型半導体層（第２ｐ型半導体層）３を積層した構造である。
【００２４】
ｐ＋型半導体基板１は、比抵抗が例えば０．０１５Ω・ｃｍであり、厚みＤ１は例えば１５μｍである。
【００２５】
第１ｐ型半導体層２は、ｐ＋型半導体基板１上に設けられた例えばエピタキシャル層である。第１ｐ型半導体層２は、所望の静電破壊耐量が得られる不純物濃度および厚みを有する。一例として比抵抗は約２０Ω・ｃｍ、厚みＤ２は４０μｍである。第１ｐ型半導体層２の厚みは、第２ｐ型半導体層３より厚い。
【００２６】
第２ｐ型半導体層３は、第１ｐ型半導体層２上に設けられた例えばエピタキシャル層であり、第１ｐ型半導体層２より不純物濃度が高い。一例として比抵抗は約３Ω・ｃｍで厚みＤ３は１５μｍである。
【００２７】
チャネル領域４は、第２ｐ型半導体層３表面に、ｎ型不純物のイオン注入及び拡散により設けられる。チャネル領域４表面には、ｐ＋型不純物領域によるゲート領域７が配置される。ｎ＋型不純物領域によるソース領域５およびドレイン領域６は、ゲート領域７の両側のチャネル領域４表面に配置される。
【００２８】
第２ｐ型半導体層３表面には、絶縁膜９（酸化膜９ａ、ＣＶＤ酸化膜９ｂ）が設けられ、その上に設けられたソース電極１１およびドレイン電極１２が、絶縁膜９のコンタクトホールを介してソース領域５およびドレイン領域６とそれぞれ接続する。
【００２９】
チャネル領域４はｐ＋型不純物領域による分離領域２１で区画され、ゲート領域７は分離領域２１に接続し、バックゲート領域となる第２ｐ型半導体層３、第１ｐ型半導体層２、ｐ＋型半導体基板１と電気的に接続する。
【００３０】
ｐ＋型半導体基板１の裏面には、金（Ａｕ）の蒸着金属によるバックゲート電極１３が設けられる。
【００３１】
また、ここでは一例としてＥＣＭに採用されるＪ−ＦＥＴ１００を示しており、抵抗ＲおよびダイオードＤｉも同一基板に集積化されている。
【００３２】
抵抗Ｒ部は、ｐ型半導体層２表面にチャネル領域４、ｐ＋型不純物領域２１およびゲートコンタクト層２５が設けられ、ゲートコンタクト層２５にはＡｌ配線１４がコンタクトする。また絶縁膜９上に窒化膜９ｃおよびゲート−ソース間抵抗（ポリシリコン）２３が所望の形状にパターンニングされ、抵抗Ｒを形成する。
【００３３】
ダイオードＤｉは、ｐ型半導体層２表面にｎ型カソード領域２６が設けられ、ｎ型カソード領域２６の表面にはｐ＋型アノード領域２８およびｎ＋型カソードコンタクト領域２７が設けられる。ｐ＋型アノード領域２８はソース電極１１とコンタクトし、ｎ＋型カソードコンタクト領域２７は、Ａｌ配線１４とコンタクトする。
【００３４】
ダイオードＤｉおよび抵抗Ｒはそれぞれ、Ｊ−ＦＥＴ１００のゲートＧ−ソースＳ間に接続する。（図１（Ｂ）参照）。
【００３５】
本実施形態では、バックゲート電極１３が蒸着されるｐ＋型半導体基板１を比抵抗が０．０１５Ω・ｃｍの高濃度基板にすることで、バックゲート電極１３との抵抗値の差を小さくできる。これにより、ｐ＋型半導体基板１の接触抵抗のばらつきによる順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）、ゲート−ソース間電圧ＶＧＳ（ｆ）の製品間のばらつきを、従来のｐ型半導体基板のみからなるＪ−ＦＥＴ２００（図３（Ａ）参照）と比較して、小さくすることができる。また、図１（Ａ）の如く、ダイオードを有する場合であっても、ゲート−ソース間逆バイアス電圧ＶＧＳＯ特性のばらつきを抑えることができる。これにより、ＥＣＭ用途としてノイズ電圧Ｖｎｏのばらつきも低減できる。
【００３６】
図２は、本実施形態のＪ−ＦＥＴ１００（実線）と、従来構造のＪ−ＦＥＴ２００（破線）について、ゲート電流ＩＧと、順方向電圧印加時のゲート−ドレイン間電圧ＶＧＤ（ｆ）特性の概要を示した図である。縦軸がゲート電流ＩＧであり、横軸がゲート−ドレイン間電圧ＶＧＤ（ｆ）である。
【００３７】
従来のＪ−ＦＥＴでは、図の如くゲート−ドレイン間電圧ＶＧＤ（ｆ）のばらつきが大きいため、ノイズのばらつきも大きくなり、ノイズ規格外となる製品が多い問題があった。しかし、本実施形態によれば、従来構造のＪ−ＦＥＴ２００の課題であったノイズ規格外製品を減少させることができる。
【００３８】
また、第１ｐ型半導体層２の不純物濃度や厚みを適宜選択することで、基板ＳＢの抵抗値を低減できる。つまり、基板ＳＢの不純物濃度を上げて抵抗を下げることにより、基板ＳＢと裏面の金電極とのコンタクト抵抗が下がるため、製品単体としてのノイズ電圧Ｖｎｏを低減できる。つまり、静電破壊耐量に影響を及ぼさない範囲でノイズ特性の改善も可能である。
【００３９】
更に本実施形態では、ｐ＋型半導体基板１と第２ｐ型半導体層３の間に、高抵抗層となる第１ｐ型半導体層２を配置している。これにより従来の、ノイズ対策に有効なＪ−ＦＥＴ２０１（図３（Ｂ）参照）と比較して、ゲート抵抗Ｒｉを高めることができ、静電破壊耐量を向上させることができる。
【００４０】
具体的に、静電破壊耐量について同じチップサイズ（３００μｍ×３００μｍ）の従来構造のＪ−ＦＥＴ２００およびＪ−ＦＥＴ２０１（図３参照）と比較すると、以下の通りである。尚、図３ではＪ−ＦＥＴ２００、２０１の基本的な構造を模式的に示したが、ここでの比較は、基板ＳＢ（ｐ型半導体基板および／またはｐ型半導体層）以外の構成は、図１と同じ条件で形成した場合について比較する。すなわち、図３について、図１と同様の特性のダイオードＤｉおよび抵抗Ｒを同一基板に集積化した場合について比較する。
【００４１】
尚、ダイオードＤｉは、これを構成するｐ＋型アノード領域２８の面積と不純物濃度、およびｐ＋型アノード領域２８直下のｎ型カソード領域２６の不純物濃度が支配的なため、基板ＳＢの不純物濃度によらず同等の特性となる。
【００４２】
また抵抗Ｒもポリシリコン２３の幅、長さ、厚みおよび不純物濃度と不純物の拡散時間が支配的なため、いずれも同等の特性となる。
【００４３】
基板ＳＢがｐ型半導体基板１２１のみからなる場合（図３（Ａ））、基板ＳＢの厚みＤを８０μｍとすると、比抵抗は例えば３Ω・ｃｍ〜６Ω・ｃｍであり、ゲート抵抗の一部となる基板ＳＢの抵抗値は２４Ω程度となる。この場合、静電破壊耐量は例えば１８００Ｖ程度と強く、ノイズ不良が発生しやすい。
【００４４】
基板ＳＢがｐ型半導体基板１３１とｐ型半導体層１３２からなる場合（図３（Ｂ））、ｐ型半導体基板１３１の比抵抗を０．０１５Ω・ｃｍ、厚みＤ１を６５μｍとし、ｐ型半導体層１３２の比抵抗を４Ω・ｃｍ、厚みＤ２を１５μｍとすると、ゲート抵抗の一部となる基板ＳＢの抵抗値は５Ω程度となる。この場合、静電破壊耐量は例えば６００Ｖ程度であり、ノイズ特性は図３（Ａ）より改善する。
【００４５】
本実施形態の構造の場合、ｐ＋型半導体基板１の比抵抗が０．０１５Ω・ｃｍ、厚みはＤ１を１５μｍとし、第１ｐ型半導体層２の比抵抗は約２０Ω・ｃｍ、厚みＤ２を４０μｍとし、第２ｐ型半導体層３の比抵抗は約３Ω・ｃｍ、厚みＤ３を１５μｍとすると、ゲート抵抗の一部となる基板ＳＢの抵抗値は、７６Ω程度となる。これにより静電破壊耐量は２０００Ｖ程度となり、ノイズ特性も良好となる。
【００４６】
このように、従来構造Ｊ−ＦＥＴ２０１の課題であった静電破壊耐量を向上させることができる。更に静電破壊耐量は、第１ｐ型半導体層２の不純物濃度や厚みにより、ノイズ特性に影響を及ぼさない範囲で適宜選択が可能であり、更に向上させることもできる。
【００４７】
つまり、従来構造のいずれと比較しても、市場要求に比較的柔軟に対応できるＪ−ＦＥＴを提供することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態を説明するための（Ａ）断面図（Ｂ）等価回路図である。
【図２】本発明の実施形態と従来構造を比較した特性図である。
【図３】従来構造を説明するための断面図である。
【符号の説明】
【００４９】
１ ｐ＋型半導体基板
２ 第１ｐ型半導体層
３ 第２ｐ型半導体層
４ チャネル領域
５ ソース領域
６ ドレイン領域
７ ゲート領域
９、９ａ、９ｂ、９ｃ 絶縁膜
１１ ソース電極
１２ ドレイン電極
１３ ゲート電極
２１ 分離領域
１２０ 分離領域
１２１ ｐ型シリコン半導体基板
１２３ チャネル領域
１２４ ソース領域
１２５ ドレイン領域
１２６ ゲート領域
１２７ ソース電極
１２８ ドレイン電極
１２９ ゲート電極
１３０ 分離領域
１３１ ｐ型シリコン半導体基板
１３２ ｐ型半導体層
１３３ チャネル領域
１３４ ソース領域
１３５ ドレイン領域
１３６ ゲート領域
１３７ ソース電極
１３８ ドレイン電極
１３９ ゲート電極
１００、２００、２０１ 接合型ＦＥＴ（Ｊ−ＦＥＴ）
ＳＢ 基板
【特許請求の範囲】
【請求項１】
高濃度一導電型半導体基板と、
該高濃度一導電型半導体基板上に設けられた第１低濃度一導電型半導体層と、
該第１低濃度一導電型半導体層上に設けられ、該半導体層より不純物濃度が高い第２低濃度一導電型半導体層と、
該第２低濃度一導電型半導体層表面に設けられた逆導電型のチャネル領域と、
該チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域と、
前記チャネル領域表面に設けられた一導電型のゲート領域と、
を具備することを特徴とする接合型電界効果トランジスタ。
【請求項２】
前記第１低濃度一導電型半導体層は、所望の静電破壊耐量が得られる不純物濃度および厚みを有することを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記チャネル領域は不純物拡散領域であることを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項４】
前記高濃度一導電型半導体基板の裏面に金電極を設けることを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項１】
高濃度一導電型半導体基板と、
該高濃度一導電型半導体基板上に設けられた第１低濃度一導電型半導体層と、
該第１低濃度一導電型半導体層上に設けられ、該半導体層より不純物濃度が高い第２低濃度一導電型半導体層と、
該第２低濃度一導電型半導体層表面に設けられた逆導電型のチャネル領域と、
該チャネル領域表面に設けられた逆導電型のソース領域およびドレイン領域と、
前記チャネル領域表面に設けられた一導電型のゲート領域と、
を具備することを特徴とする接合型電界効果トランジスタ。
【請求項２】
前記第１低濃度一導電型半導体層は、所望の静電破壊耐量が得られる不純物濃度および厚みを有することを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項３】
前記チャネル領域は不純物拡散領域であることを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【請求項４】
前記高濃度一導電型半導体基板の裏面に金電極を設けることを特徴とする請求項１に記載の接合型電界効果トランジスタ。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２００９−２８３６２５（Ｐ２００９−２８３６２５Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００８−１３３２６９（Ｐ２００８−１３３２６９）
【出願日】平成２０年５月２１日（２００８．５．２１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願日】平成２０年５月２１日（２００８．５．２１）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
[ Back to top ]