有機デュアルゲートメモリおよびその製造方法
有機メモリデバイスは、第1のゲート電極(4)と、第1のゲート誘電体(6)と、有機半導体材料(2)と、第2のゲート誘電体(7)と、第2のゲート電極(8)とを備えるデュアルゲートトランジスタである。ソース・ドレイン電極(5)が、有機半導体材料(2)中に配置されるとともに、電極間表面を規定する。捕捉領域(9)が、有機半導体材料(2)とゲート電極(4,8)のうちの一方との間に配置されるとともに、ゲート電極(4,8)のうちの一方または有機半導体材料(2)と電気的に接触する。捕捉領域(9)は少なくとも電極間表面と対向する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、第1のゲート電極と、第1のゲート誘電体と、有機半導体材料と、電極間表面を規定するソース・ドレイン電極とを備えるメモリデバイスに関する。
【0002】
また、本発明は、有機メモリデバイスを製造するための方法に関する。
【背景技術】
【0003】
有機エレクトロニクスが主要な研究分野になってきた。シリコンエレクトロニクスにおいて知られる基本的なデバイスの大部分が有機エレクトロニクスによって達成されようとしておりあるいは既に達成されている。
【0004】
しかしながら、材料が異なると、それに伴う物理的現象も異なり、特定の技術ブロックを置き換えることが難しい。これは、特に、有機材料から形成されるメモリセルの場合である。現在では、実施が容易でかつ日常の用途を見出すことができる十分に良好な電気的特性を与える有機メモリを製造することが難しい。
【0005】
図1に示されるように、従来の態様では、有機メモリデバイスがトランジスタから形成される。メモリデバイスは、基板1上に、強誘電体材料3の層とゲート電極4とによって覆われる有機半導体材料2を備える。ソース・ドレイン電極5が、有機半導体材料2と接触して配置されるとともに、トランジスタのチャネルを規定する。強誘電体材料3は、ゲート絶縁体の機能とデータ保持領域の機能とを同時に果たす。
【0006】
これらのメモリデバイスは、良好なデータ記憶特性と一般にチャネル内での良好な伝導に関連付けられる良好な電気的性能とを組み合わせることができないため、あまり良好な性能を有さない。したがって、これらのデバイスは、記憶状態を読み取る際にデータ損失問題を与える。
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、実施が容易でかつ特に読み取り速度および記憶信頼性において高い電気的性能を与えるメモリデバイスを提供することである。
【0008】
本発明の更なる目的は、実施が容易でかつ少ない数の技術的ステップを備える、例えば印刷技術によってメモリデバイスを製造するための方法を提供することである。
【課題を解決するための手段】
【0009】
本発明に係るデバイスは、有機半導体材料の両側に配置されるダブルゲートトランジスタであり、第2のゲート誘電体と、第2のゲート電極と、有機半導体材料とゲート電極のうちの一方との間に配置される電荷捕捉領域とを備え、前記捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向することを特徴とする。
【0010】
本発明に係る方法は、
− 第1のゲート電極の形成、
− 第1のゲート誘電体の形成、
− 有機半導体材料と接触するソース・ドレイン電極であって、電極間表面を規定するソース・ドレイン電極の形成、
− 第2のゲート誘電体の形成、
− 第2のゲート電極の形成、
を連続的に含み、
有機半導体材料とゲート電極のうちの一方との間での電荷捕捉領域の形成を含み、捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向していることを特徴とする。
【0011】
他の利点および特徴は、非限定的な例として与えられて添付図面に示される本発明の特定の実施形態の以下の説明から更に明確に明らかになる。
【図面の簡単な説明】
【0012】
【図1】従来技術に係るメモリデバイスを概略態様で断面で示している。
【図2】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図3】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図4】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図5】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図6】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図7】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図8】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図9】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図10】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図11】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図12】本発明に係るマルチビットデバイスの一実施形態を概略態様で平面図で示している。
【図13】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【図14】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【発明を実施するための形態】
【0013】
メモリデバイスは、ダブルゲート有機トランジスタ、すなわち、2つのゲートがチャネルの両側に配置されて成るトランジスタから形成される。トランジスタのチャネルは有機半導体材料2から形成される。半導体は、単一層の形態または異なる材料から形成される積層体の形態を成すことができる。図2に示されるように、有機メモリデバイスは、第1のゲート電極4と、第1のゲート誘電体6と、有機半導体材料2と、第2のゲート誘電体7と、第2のゲート電極8とを連続して備える。したがって、2つのゲート電極が有機半導体材料の両側に配置される。
【0014】
また、メモリデバイスは、第1のゲート誘電体6と第2のゲート誘電体7との間に配置されるソース・ドレイン電極5も備える。ソース・ドレイン電極5は、活性表面とも呼ばれる電極間表面2aを半導体材料2中に規定する。電極間表面2aは、半導体材料2の表面とソース・ドレイン電極の端部によって画定される表面との交わり部分に対応する。したがって、殆どの場合、電極間表面2aは、ソース・ドレイン電極5間に直接に設けられる領域を備えるが、堆積されるあるいは半導体材料2によって覆われるソース・ドレイン電極5の表面も備える。電極間表面2aは、ソース・ドレイン電極5によって画定されかつチャネルへと同化され得る表面と、ソース・ドレイン電極5のそれぞれの表面とを、それらが半導体材料2によって覆われあるいは半導体材料2を覆う限りにおいて概ね備える。チャネルへと同化される表面は、電荷キャリアの大部分がソース・ドレイン電極5間でたどる表面に対応する。図2および図3に示されるように、これらのソース・ドレイン電極5を第1のゲート誘電体6または第2のゲート誘電体7と接触させた状態で配置することができる。また、ソース・ドレイン電極5を有機半導体材料2によってコーティングすることもできる(図4)。すなわち、ソース・ドレイン電極5を有機半導体材料2の2つの部分同士の間に垂直に設けることもできる。ソース・ドレイン電極5は、第1のゲート誘電体6と有機半導体材料2との間の界面と平行な面内にほぼ位置される。
【0015】
ソース・ドレイン電極5は有機半導体材料2と電気的に接触している。図5に示されるように、電極5を半導体材料2の両側に配置することができ、あるいは、半導体材料2がソース・ドレイン電極5を部分的にあるいは完全に覆うことができる(図6および図2)。
【0016】
また、メモリデバイスは電荷の捕捉領域9も備える。この電荷捕捉領域9は電極間表面2aと対向して位置される。捕捉領域9の表面を破壊することができる(図2および図3)。捕捉領域を電極間に位置される領域よりも大きくすることができ、それにより、捕捉領域が電極のうちの一方と部分的にあるいは全体的に対向できる。捕捉領域9の電荷密度が一定の場合にあっては、捕捉領域9と電極間表面2aとの間の対向表面が大きければ大きいほど、チャネルの電荷の伝導特性に対する捕捉領域の効果も大きくなる。
【0017】
捕捉領域9は、有機半導体材料2とゲート電極6,7のうちの一方との間に配置される。捕捉領域9は、ゲート電極6,7と電気的に接触し、あるいは、半導体材料2と電気的に接触している。したがって、捕捉領域9は、ゲート電極6,7と直接に接触でき、あるいは、半導体材料2と直接に接触できる。また、捕捉領域を少なくとも1つの導電材料によってゲート電極からあるいは半導体材料から分離させることもできる。したがって、電荷をゲート電極6,7またはトランジスタのチャネルから電荷捕捉領域9へと注入できる。
【0018】
特定の実施形態において、捕捉領域9は、一方のゲート誘電体6または7と関連するゲート電極4または8との間に配置される(図2、3、4、7、8)。この場合、捕捉領域9を構成する材料は、第1のゲート誘電体6の前または第2のゲート誘電体7の後に形成される。また、ゲート電極をパターニングして電荷捕捉材料をゲート電極構造に組み込むこともできる。このとき、電荷捕捉材料は、イオン伝導性高分子材料、例えば、ナフィオン(nafion)(登録商標)という商標名でデュポンにより市販される製品である、スルホン酸基を終端とするペルフルオロ化された(ペルフルオロビニルエーテル)ダングリングチェーンがグラフト重合されたポリ(テトラフルオロエチレン)(PTFE)タイプの疎水性骨格から成るアイオノマーであることが有益である。
【0019】
例えば図3の場合、捕捉領域9は、特異的に堆積された半導体材料の分解によって形成することもできる。しかしながら、ゲート誘電体の領域の分解によって捕捉領域9を形成することも想起できる。この場合、ゲート誘電体6または7の分解された部分は、材料の残りの部分から異なる電気的特性を与える。分解されたゲート誘電体は、より高い表面状態密度を与えるとともに、蓄積された電荷をかなり維持することができる。ゲート誘電体の局所的な分解は、例えば物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。
【0020】
高い状態と低い状態の定義を得るため、閾値電圧の著しいシフトがもたらされなければならない。このシフトは、もたらされるべき捕捉状態密度に比例するとともに、捕捉状態がもたらされる界面に位置される絶縁材料の電気容量に反比例する。シフトを与える関係は以下の通りである。
【数1】
ここで、eは電子電荷、Nssは捕捉状態密度、Coxは誘電体容量である。
【0021】
一例として、厚さが800nmで比誘電率が2の誘電体材料において、6.9×1010/cm2に等しい界面状態密度は約5Vのシフトを可能にする。厚さが100nmで比誘電率が2の誘電体材料に関して、1.1×1011/cm2に等しい界面状態密度は約1Vのシフトを可能にする。
【0022】
有利な態様において、状態密度は、109/cm2よりも大きく、好ましくは1012/cm2未満である。
【0023】
必要とされる材料の分解の有利な実施形態は、数ナノ秒〜数十ナノ秒の範囲、好ましくは10〜20nsの範囲のパルスを伴うエキシマレーザ放射を使用する。波長は、紫外線領域に含まれ、例えば248nmまたは385nmの波長である。レーザパルスによって供給されるエネルギは、照射される材料によって決まる。高分子基板の場合、パルスエネルギは20mJ/cm2〜200mJ/cm2であることが有益である。このエネルギにより、高分子内のC−H結合の破壊と界面でのC−OH結合(水酸基)またはC−OOH結合(酸)の形成とに関与するかなりの数の界面状態を形成できる。レーザ照射は、異なる雰囲気で、例えば酸素を含む雰囲気で行なうことができる。紫外線は、吸収が高いため、高分子タイプの基板と関連して特に興味深い。
【0024】
他の実施形態では、捕捉領域9がゲート誘電体6,7と半導体材料2との間に配置される。この場合、捕捉領域9は、ゲート誘電体6,7を形成する材料および半導体材料2とは異なる電気的特性を有する捕捉材料によって形成される。また、大きな表面状態密度を備える界面によって捕捉領域を形成することもできる。この界面は、ゲート誘電体および/または半導体材料を分解することにより形成できる。表面の分解は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。分解は、一般に数ナノメートルの深さにわたって、単原子層上で、好ましくは幾つかの原子層上で行なわれる。
【0025】
一般的な態様において、電荷捕捉領域9は、特定の長さの時間にわたって組み込まれた電荷を維持できる領域である。捕捉された電荷は捕捉領域9の分極をもたらす。その結果、捕捉領域9は、静電的態様でデバイスの電気的特性の変化を引き起こす。したがって、メモリセルの少なくとも2つの状態、すなわち、例えば高い状態と低い状態とを規定することが可能になる。
【0026】
一般的な態様で、捕捉領域9を形成する材料は、イオン伝導性高分子材料、捕捉粒子、例えば金属粒子または強誘電体粒子が充填される高分子材料であってもよい。また、捕捉領域の材料は、高い表面状態密度を備える誘電体または半導体材料であってもよい。特定のケースでは、電荷捕捉領域の材料を、分解された有機半導体材料によって形成することができ、あるいは、同様に分解されるゲート誘電体のうちの1つから形成することができる。
【0027】
電荷捕捉領域9が有機半導体材料2と電気的に接触した状態で配置される場合には、第1のゲート誘電体(図5)または有機半導体材料(図9)の分解によって捕捉領域を形成するのが有益である。
【0028】
電荷捕捉領域9がゲート電極4,8と電気的に接触した状態で配置される場合には、イオン伝導性高分子材料から形成される捕捉領域を使用するのが有益である。
【0029】
図10に示される別の実施形態において、メモリデバイスは、2つの基本捕捉領域9a,9bによって形成される電荷捕捉領域9を備える。これらの2つの基本捕捉領域は、互いに上下に配置されており、ゲート誘電体によって分離される。第1の基本捕捉領域9aは有機半導体材料2と接触し、一方、第2の基本電荷捕捉領域9bはゲート電極4,8と接触する。それぞれの基本捕捉領域9a,9bは、先の実施形態の捕捉領域9と同じ基準を満たす。基本捕捉領域9a,9bが重ね合される場合には、容量効果が更に高く、それにより、更に低いチャージ電圧を有することができる。基本捕捉領域9a,9bが同じ平面上にある場合には、マルチビットタイプのメモリ、すなわち、数ビットを記憶できるメモリ、ここでは例えば1ビットの2つの記憶領域を形成することができる。
【0030】
図11に示される他の別の実施形態において、メモリデバイスは、少なくとも2つの基本捕捉領域9a,9bによって形成される電荷捕捉領域を備える。これらの2つの基本捕捉領域は、基板1の表面と平行な同じ平面内に並んで配置される。異なる基本捕捉領域の全てが有機半導体材料2またはゲート電極のうちの1つと接触する。基本捕捉領域は、ゲート誘電体によって分離されるソース・ドレイン電極5と平行なライン、すなわち、チャネル内でのキャリアの動作方向に対して垂直、したがって、2つの電極を分離する最も短い距離に対して垂直なラインを形成する。一実施形態が図12に示されており、この図では、2つの基本捕捉領域9a,9bが形成される。これらの2つの捕捉領域は、第1のゲート誘電体およびソース・ドレイン電極5の堆積前に下側ゲート6に形成される。ソース・ドレイン電極5の少なくとも一部が基本捕捉領域9a,9bの上側に形成され、捕捉領域がキャリアの動きに対して垂直な方向で電極よりも小さい寸法を有することが有益である。この構造により、マルチビットメモリを得ることができる。図12の実施形態では、下側ゲートが示されておらず、捕捉領域9a,9b、下側誘電体6、および、その後にソース・ドレイン電極5が連続的に形成される。その後、図4に示される実施形態と同様に、半導体材料、上側誘電体、および、上側ゲートが形成される。
【0031】
捕捉領域9は、半導体材料2に対してメモリデバイスの一方側に配置される。したがって、捕捉領域は、半導体材料2と捕捉領域に関連付けられるゲート電極との間に形成される。関連する電極は、データ書き込みを行なうために使用されるゲート電極である。他のゲート電極はデータ読み取りのために使用される。
【0032】
捕捉領域9が書き込みゲート電極と接触する場合には、ゲート電極電位の変調により、データを捕捉領域に書き込むことができあるいは捕捉領域のデータを消去できる。
【0033】
捕捉領域9が半導体材料2と接触する場合には、ソース・ドレイン電極5間を通過するように電流を形成しなければならず、また、チャネル内で電荷キャリアが電荷捕捉領域へ方向付けられるように電場を印加しなければならない。概略的には、電子流がソース電極とドレイン電極との間で流れる場合には、電子流と書き込みゲートとの間に配置される捕捉領域へと電子を引き付けるために、書き込みゲート電極がチャネルの電位よりも高いプラス電位を有する。
【0034】
捕捉領域9で捕捉される電荷キャリアは、容量効果によって、チャネルの両側に配置されるソース・ドレイン電極5および読み取りゲートにより形成されるシングルゲートトランジスタの特性を変える。捕捉領域がチャネルへと同化されるものと対向して配置される場合には、蓄積される電荷がチャネル内での伝導を変える。捕捉領域がソース・ドレイン電極の一方の上側または下側に配置される半導体材料と対向して配置される場合には、電極の注入抵抗が変えられる。
【0035】
このメモリデバイス構造は、データ読み取りを行なうために書き込みゲート電極を使用しないため、特に有益である。したがって、メモリデバイスは、データがそれぞれの読み取りで多かれ少なかれ削除されあるいは損なわれる読み取り障害現象に抗するべく特にロバスト性が高い。
【0036】
この有機メモリデバイスにおいて、捕捉領域9の電荷は、トンネル効果によってではなく、伝導によって、ゲート電極からあるいはトランジスタのチャネルから生じる。これは、この分野で使用される印刷技術の厚い層でトンネル効果を適用するのが困難だからである。
【0037】
一般的な態様では、メモリデバイスが以下の製造方法によって形成され、この製造方法は、
− 第1のゲート電極4の形成、
− 第1のゲート誘電体6の形成
− 有機半導体材料2と接触するソース・ドレイン電極5であって、電極間表面を規定するソース・ドレイン電極5の形成、
− 第2のゲート誘電体7の形成、
− 第2のゲート電極8の形成、
を含む。
【0038】
異なる想定し得る実施形態に関しては、有機半導体材料2とゲート電極4,8のうちの一方との間に電荷捕捉領域9を形成することも必要である。先に明記したように、捕捉領域9をゲート電極6,7のうちの一方または有機半導体材料2と電気的に接触させることも必要である。同様に、読み取りゲートにより形成されるトランジスタの動作に影響を与える容量効果を有するべく、捕捉領域9が少なくとも電極間表面と対向しなければならない。
【0039】
やや詳しい態様では、異なるデバイス間の短絡を防止するために、非導電性材料から形成される任意の基板1から以下の態様でメモリデバイスを製造できる。基板1は、例えば、ガラス、ポリイミド、ポリエチレンテレフタレート、または、ポリエチレンナフタレート基板である。
【0040】
第1のゲート電極4が従来の態様で基板1上に形成される。この第1のゲート電極4は、例えば、金属材料から、例えば厚さが30〜100nmの金から形成され、あるいは、「PSS」と称されるポリ(スチレン−スルホン酸塩)ナトリウムと「PEDOT」と呼ばれるポリ(3,4−エチレン−ジオキシチオフェン)との混合物などの導電性高分子から形成され、あるいは、金属粒子に基づくインクから形成される。第1のゲート電極4は、スクリーン印刷または堆積と、その後のフォトリソグラフィおよびエッチングステップとによって形成できる。マスクを介したレーザアブレーションによってあるいはフォトリソグラフィによって第1のゲート電極4のパターニングを行なうこともできる。
【0041】
図7に示される特定の実施形態では、捕捉領域9の捕捉材料が第1のゲート電極4上に堆積される。この捕捉材料は、捕捉領域9のみを形成するために選択的態様で堆積させることができる。また、捕捉材料を「フルウエハ」態様で堆積させてパターニングすることにより捕捉領域9を画定することもできる。捕捉領域9は、例えば、スクリーン印刷によって、あるいは、堆積とその後のフォトリソグラフィおよびエッチングステップとによって形成することもできる。
【0042】
その後、基板1上には、第1のゲート電極4の上側に第1のゲート誘電体6が堆積される。第1のゲート誘電体6は、絶縁材料、例えば酸化ケイ素または好ましくは紫外線放射下で架橋できる架橋可能高分子である。第1のゲート誘電体6を液体方法によって堆積させた後に例えば紫外線により硬化させることができる。紫外線と関連付けられる露光マスクの使用は、第1のゲート誘電体6が維持されるべき領域を規定するために有益である。第1のゲート誘電体6のパターニングは、第1のゲート誘電体6の形状およびサイズを規定するとともに、第1のゲート電極4のために接触を行なうことができるようにする領域も規定する。
【0043】
その後、ソース・ドレイン電極5が第1のゲート誘電体6上に形成され、これらのソース・ドレイン電極5は、第1のゲート電極4の材料群と同じ材料群から選択される導電材料から形成される。ソース・ドレイン電極5は、スクリーン印刷によって、あるいは、堆積ステプとその後のフォトリソグラフィおよびエッチングステップとによって形成される。ソース・ドレイン電極5は、蒸着とその後のパターニングとによって、例えばレーザアブレーションによって形成されるのが有益である。
【0044】
図5に示される特定の実施形態では、捕捉領域9が半導体材料2と第1の誘電体材料6との間のチャネル下に配置される。この特定の実施形態では、ソース・ドレイン電極5がパターニングされると同時に捕捉領域9を形成することが特に有益である。この特定の実施形態では、第1のゲート誘電体6を分解することにより電荷捕捉材料が第1のゲート誘電体6に形成されるのが有益である。この分解は、ソース・ドレイン電極5をパターニングするために使用されるレーザ放射により行なうことができる。したがって、ソース・ドレイン電極5の形成および捕捉領域9の形成は、同じレーザ放射を用いて同時に達成される。
【0045】
ソース・ドレイン電極5が有機半導体材料2の上側、すなわち、有機半導体材料2と第2のゲート誘電体7との間に配置される場合には、ソース・ドレイン電極5のパターニングを使用して捕捉領域9を形成することも有益である。このとき、捕捉領域9は分解によって有機半導体材料2に形成される。前述したように、分解は、レーザ放射によって、あるいは、熱処理、一般的にはエッチングによって達成できる。
【0046】
その後、基板1上には、有機半導体材料2が第1のゲート誘電体2上およびソース・ドレイン電極5上に堆積される。有機半導体材料2は、例えば、ポリトリ−アリールアミン(PTAA)またはポリ(9,9−ジアルキルフルオレン−アルト−トリアリルアミン)(TFB)などのアモルファス高分子材料、あるいは、ポリ(3−ヘキシル)チオフェン(P3HT)またはポリ(クォーターチオフェン)(PQT)などの小結晶化分子状態の材料である。半導体材料2が液体手段によって堆積されると、半導体材料2は、既に形成された層を分解しない溶媒と関連付けられるのが有益である。半導体材料2は、例えば、トルエンタイプの溶媒と関連付けられる。半導体材料2は、一般に、トルエン中またはキシレン中で溶解できるペンタセン誘導体、例えばトリイソプロピルシリルペンタセン(TIPS−ペンタセン)である。
【0047】
第2のゲート誘電体7が有機半導体材料2上に堆積される。この第2のゲート誘電体7は、任意の適した技術によって、特に有機半導体材料2に影響を及ぼさない溶媒における液体手段によって堆積させることができる。フッ素化溶媒、例えばサイトップ(Cytop)(商標)(旭硝子株式会社(ASHAI GLASS)によって市販されるポリフルオロブテニルビニルエーテルにおける商標名)を使用するのが有益である。第2のゲート誘電体7は、例えば溶媒の蒸着によって、一般的にはアニーリングによって形成される。第2のゲート誘電体7は、第1のゲート誘電体6と同じ材料からあるいは異なる材料から形成することができる。
【0048】
図2に示される他の実施形態では、第2のゲート誘電体7と第2のゲート電極8との間に捕捉領域9が形成される。捕捉材料は、第2のゲート誘電体7中にあるいは第2のゲート誘電体7の上側に形成される。捕捉材料は、例えば、液体方法によって第2のゲート誘電体7の上側に局所的態様で堆積されるナフィオン(nafion)(登録商標)などの液体または固体イオン性電解質である。液体方法による局所的堆積は、一般に、インクジェットによって、スクリーン印刷によって、あるいは、例えばエタノールまたは水である極性溶媒中での写真製版法によって行なわれる。極性溶媒の使用は有益である。これは、極性溶媒が、一般的にフッ素化溶媒に敏感な第2のゲート誘電体7に影響を及ぼさないからである。
【0049】
第2のゲート電極8が、第2のゲート誘電体7上、または、第2の誘電体7上および捕捉領域9上に形成される。第2のゲート電極8の形成は、従来の態様で、例えば印刷方法によってあるいは蒸着によって行なわれる。第2のゲート電極8の材料は、第1のゲート電極4と同じ材料から選択される。第1および第2のゲート電極4,8は、同一の材料から形成することができ、あるいは、異なる材料から形成することができる。
【0050】
一例として、ソース電極またはドレイン電極5を分離する距離は、100ミクロン未満、一般的には5〜100ミクロンである。ゲート電極4,8は、100ミクロン未満、一般的には5〜100ミクロンの長さを有する。2つのゲートが同じ寸法を有する必要はない。第1のゲート誘電体6および第2のゲート誘電体7の厚さは、5ミクロン未満、一般的には100ナノメートル〜1ミクロンである。2つのゲート誘電体6,7の厚さは異なることができる。有機半導体材料2の厚さは1ミクロン未満であり、一般的には、厚さは50ナノメートル〜200ナノメートルである。50ナノメートルを超える厚さにより、良好な電荷伝導性能を与えるトランジスタを得ることができ、一方、200nm未満の厚さにより、メモリデバイスとして十分な2つのゲート電極4,8間の結合を使用できる。メモリの寸法は、単なる指標的な目的で与えられており、使用される異なる材料により与えられる電気的性能に応じて、与えられた寸法よりも小さくすることができる。
【0051】
このデバイスは、単一基板上に多数の構成要素を形成するために特に有利な「ラージサーフェス」技術と呼ばれる印刷技術によって実施することができる。
【0052】
更なる他の別の実施形態では、ナフィオンの層とゲート誘電体の分解とを組み合わせて、捕捉効果を高めることができるようにする単一の捕捉領域を形成することも想起できる。
【0053】
図13および図14は、異なる実施形態に係る電極間表面の範囲を概略態様で平面図で示している。図13および図14には、半導体材料2およびソース・ドレイン電極5だけが示されている。図13では、半導体材料2がソース・ドレイン電極5を覆い、あるいは、半導体材料2がソース・ドレイン電極5によって覆われる。これらの状態下で、電極間表面2a(斜線で表わされる)は、電極5と半導体材料2との間に接触面を備えるとともに、2つの電極5間にある半導体材料2の領域の表面を備える。図13に示されるように電極が簡単な形状を有すると、半導体領域は、電極5の対向する表面とこれらの2つの対向表面の端部を結ぶ仮想線とによって画定される。
【0054】
図14において、半導体材料2は、ソース・ドレイン電極5を覆わず、また、ソース・ドレイン電極5によって覆われない。この実施形態は、図5に示される実施形態に類似している。この場合、電極間表面2a(斜線で表わされる)は、2つの電極5間にある半導体材料2の領域によって占められる表面のみに対応する。
【0055】
半導体材料2の電極間表面2aは、基板1と平行な、すなわち、異なる層が堆積される基板1の表面と平行な平面内に規定される表面である。半導体材料2のこの電極間表面2aはソース・ドレイン電極5によって画定される。これは、これらの電極が仮想境界線を形成するために使用されるからである。
【技術分野】
【0001】
本発明は、第1のゲート電極と、第1のゲート誘電体と、有機半導体材料と、電極間表面を規定するソース・ドレイン電極とを備えるメモリデバイスに関する。
【0002】
また、本発明は、有機メモリデバイスを製造するための方法に関する。
【背景技術】
【0003】
有機エレクトロニクスが主要な研究分野になってきた。シリコンエレクトロニクスにおいて知られる基本的なデバイスの大部分が有機エレクトロニクスによって達成されようとしておりあるいは既に達成されている。
【0004】
しかしながら、材料が異なると、それに伴う物理的現象も異なり、特定の技術ブロックを置き換えることが難しい。これは、特に、有機材料から形成されるメモリセルの場合である。現在では、実施が容易でかつ日常の用途を見出すことができる十分に良好な電気的特性を与える有機メモリを製造することが難しい。
【0005】
図1に示されるように、従来の態様では、有機メモリデバイスがトランジスタから形成される。メモリデバイスは、基板1上に、強誘電体材料3の層とゲート電極4とによって覆われる有機半導体材料2を備える。ソース・ドレイン電極5が、有機半導体材料2と接触して配置されるとともに、トランジスタのチャネルを規定する。強誘電体材料3は、ゲート絶縁体の機能とデータ保持領域の機能とを同時に果たす。
【0006】
これらのメモリデバイスは、良好なデータ記憶特性と一般にチャネル内での良好な伝導に関連付けられる良好な電気的性能とを組み合わせることができないため、あまり良好な性能を有さない。したがって、これらのデバイスは、記憶状態を読み取る際にデータ損失問題を与える。
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の目的は、実施が容易でかつ特に読み取り速度および記憶信頼性において高い電気的性能を与えるメモリデバイスを提供することである。
【0008】
本発明の更なる目的は、実施が容易でかつ少ない数の技術的ステップを備える、例えば印刷技術によってメモリデバイスを製造するための方法を提供することである。
【課題を解決するための手段】
【0009】
本発明に係るデバイスは、有機半導体材料の両側に配置されるダブルゲートトランジスタであり、第2のゲート誘電体と、第2のゲート電極と、有機半導体材料とゲート電極のうちの一方との間に配置される電荷捕捉領域とを備え、前記捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向することを特徴とする。
【0010】
本発明に係る方法は、
− 第1のゲート電極の形成、
− 第1のゲート誘電体の形成、
− 有機半導体材料と接触するソース・ドレイン電極であって、電極間表面を規定するソース・ドレイン電極の形成、
− 第2のゲート誘電体の形成、
− 第2のゲート電極の形成、
を連続的に含み、
有機半導体材料とゲート電極のうちの一方との間での電荷捕捉領域の形成を含み、捕捉領域が、ゲート電極のうちの一方または有機半導体材料と電気的に接触するとともに、少なくとも電極間表面と対向していることを特徴とする。
【0011】
他の利点および特徴は、非限定的な例として与えられて添付図面に示される本発明の特定の実施形態の以下の説明から更に明確に明らかになる。
【図面の簡単な説明】
【0012】
【図1】従来技術に係るメモリデバイスを概略態様で断面で示している。
【図2】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図3】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図4】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図5】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図6】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図7】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図8】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図9】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図10】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図11】本発明に係るデバイスの実施形態を概略態様で断面で示している。
【図12】本発明に係るマルチビットデバイスの一実施形態を概略態様で平面図で示している。
【図13】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【図14】本発明に係る半導体材料およびソース・ドレイン電極の配置を概略態様で平面図で示している。
【発明を実施するための形態】
【0013】
メモリデバイスは、ダブルゲート有機トランジスタ、すなわち、2つのゲートがチャネルの両側に配置されて成るトランジスタから形成される。トランジスタのチャネルは有機半導体材料2から形成される。半導体は、単一層の形態または異なる材料から形成される積層体の形態を成すことができる。図2に示されるように、有機メモリデバイスは、第1のゲート電極4と、第1のゲート誘電体6と、有機半導体材料2と、第2のゲート誘電体7と、第2のゲート電極8とを連続して備える。したがって、2つのゲート電極が有機半導体材料の両側に配置される。
【0014】
また、メモリデバイスは、第1のゲート誘電体6と第2のゲート誘電体7との間に配置されるソース・ドレイン電極5も備える。ソース・ドレイン電極5は、活性表面とも呼ばれる電極間表面2aを半導体材料2中に規定する。電極間表面2aは、半導体材料2の表面とソース・ドレイン電極の端部によって画定される表面との交わり部分に対応する。したがって、殆どの場合、電極間表面2aは、ソース・ドレイン電極5間に直接に設けられる領域を備えるが、堆積されるあるいは半導体材料2によって覆われるソース・ドレイン電極5の表面も備える。電極間表面2aは、ソース・ドレイン電極5によって画定されかつチャネルへと同化され得る表面と、ソース・ドレイン電極5のそれぞれの表面とを、それらが半導体材料2によって覆われあるいは半導体材料2を覆う限りにおいて概ね備える。チャネルへと同化される表面は、電荷キャリアの大部分がソース・ドレイン電極5間でたどる表面に対応する。図2および図3に示されるように、これらのソース・ドレイン電極5を第1のゲート誘電体6または第2のゲート誘電体7と接触させた状態で配置することができる。また、ソース・ドレイン電極5を有機半導体材料2によってコーティングすることもできる(図4)。すなわち、ソース・ドレイン電極5を有機半導体材料2の2つの部分同士の間に垂直に設けることもできる。ソース・ドレイン電極5は、第1のゲート誘電体6と有機半導体材料2との間の界面と平行な面内にほぼ位置される。
【0015】
ソース・ドレイン電極5は有機半導体材料2と電気的に接触している。図5に示されるように、電極5を半導体材料2の両側に配置することができ、あるいは、半導体材料2がソース・ドレイン電極5を部分的にあるいは完全に覆うことができる(図6および図2)。
【0016】
また、メモリデバイスは電荷の捕捉領域9も備える。この電荷捕捉領域9は電極間表面2aと対向して位置される。捕捉領域9の表面を破壊することができる(図2および図3)。捕捉領域を電極間に位置される領域よりも大きくすることができ、それにより、捕捉領域が電極のうちの一方と部分的にあるいは全体的に対向できる。捕捉領域9の電荷密度が一定の場合にあっては、捕捉領域9と電極間表面2aとの間の対向表面が大きければ大きいほど、チャネルの電荷の伝導特性に対する捕捉領域の効果も大きくなる。
【0017】
捕捉領域9は、有機半導体材料2とゲート電極6,7のうちの一方との間に配置される。捕捉領域9は、ゲート電極6,7と電気的に接触し、あるいは、半導体材料2と電気的に接触している。したがって、捕捉領域9は、ゲート電極6,7と直接に接触でき、あるいは、半導体材料2と直接に接触できる。また、捕捉領域を少なくとも1つの導電材料によってゲート電極からあるいは半導体材料から分離させることもできる。したがって、電荷をゲート電極6,7またはトランジスタのチャネルから電荷捕捉領域9へと注入できる。
【0018】
特定の実施形態において、捕捉領域9は、一方のゲート誘電体6または7と関連するゲート電極4または8との間に配置される(図2、3、4、7、8)。この場合、捕捉領域9を構成する材料は、第1のゲート誘電体6の前または第2のゲート誘電体7の後に形成される。また、ゲート電極をパターニングして電荷捕捉材料をゲート電極構造に組み込むこともできる。このとき、電荷捕捉材料は、イオン伝導性高分子材料、例えば、ナフィオン(nafion)(登録商標)という商標名でデュポンにより市販される製品である、スルホン酸基を終端とするペルフルオロ化された(ペルフルオロビニルエーテル)ダングリングチェーンがグラフト重合されたポリ(テトラフルオロエチレン)(PTFE)タイプの疎水性骨格から成るアイオノマーであることが有益である。
【0019】
例えば図3の場合、捕捉領域9は、特異的に堆積された半導体材料の分解によって形成することもできる。しかしながら、ゲート誘電体の領域の分解によって捕捉領域9を形成することも想起できる。この場合、ゲート誘電体6または7の分解された部分は、材料の残りの部分から異なる電気的特性を与える。分解されたゲート誘電体は、より高い表面状態密度を与えるとともに、蓄積された電荷をかなり維持することができる。ゲート誘電体の局所的な分解は、例えば物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。
【0020】
高い状態と低い状態の定義を得るため、閾値電圧の著しいシフトがもたらされなければならない。このシフトは、もたらされるべき捕捉状態密度に比例するとともに、捕捉状態がもたらされる界面に位置される絶縁材料の電気容量に反比例する。シフトを与える関係は以下の通りである。
【数1】
ここで、eは電子電荷、Nssは捕捉状態密度、Coxは誘電体容量である。
【0021】
一例として、厚さが800nmで比誘電率が2の誘電体材料において、6.9×1010/cm2に等しい界面状態密度は約5Vのシフトを可能にする。厚さが100nmで比誘電率が2の誘電体材料に関して、1.1×1011/cm2に等しい界面状態密度は約1Vのシフトを可能にする。
【0022】
有利な態様において、状態密度は、109/cm2よりも大きく、好ましくは1012/cm2未満である。
【0023】
必要とされる材料の分解の有利な実施形態は、数ナノ秒〜数十ナノ秒の範囲、好ましくは10〜20nsの範囲のパルスを伴うエキシマレーザ放射を使用する。波長は、紫外線領域に含まれ、例えば248nmまたは385nmの波長である。レーザパルスによって供給されるエネルギは、照射される材料によって決まる。高分子基板の場合、パルスエネルギは20mJ/cm2〜200mJ/cm2であることが有益である。このエネルギにより、高分子内のC−H結合の破壊と界面でのC−OH結合(水酸基)またはC−OOH結合(酸)の形成とに関与するかなりの数の界面状態を形成できる。レーザ照射は、異なる雰囲気で、例えば酸素を含む雰囲気で行なうことができる。紫外線は、吸収が高いため、高分子タイプの基板と関連して特に興味深い。
【0024】
他の実施形態では、捕捉領域9がゲート誘電体6,7と半導体材料2との間に配置される。この場合、捕捉領域9は、ゲート誘電体6,7を形成する材料および半導体材料2とは異なる電気的特性を有する捕捉材料によって形成される。また、大きな表面状態密度を備える界面によって捕捉領域を形成することもできる。この界面は、ゲート誘電体および/または半導体材料を分解することにより形成できる。表面の分解は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって行なうことができる。分解は、一般に数ナノメートルの深さにわたって、単原子層上で、好ましくは幾つかの原子層上で行なわれる。
【0025】
一般的な態様において、電荷捕捉領域9は、特定の長さの時間にわたって組み込まれた電荷を維持できる領域である。捕捉された電荷は捕捉領域9の分極をもたらす。その結果、捕捉領域9は、静電的態様でデバイスの電気的特性の変化を引き起こす。したがって、メモリセルの少なくとも2つの状態、すなわち、例えば高い状態と低い状態とを規定することが可能になる。
【0026】
一般的な態様で、捕捉領域9を形成する材料は、イオン伝導性高分子材料、捕捉粒子、例えば金属粒子または強誘電体粒子が充填される高分子材料であってもよい。また、捕捉領域の材料は、高い表面状態密度を備える誘電体または半導体材料であってもよい。特定のケースでは、電荷捕捉領域の材料を、分解された有機半導体材料によって形成することができ、あるいは、同様に分解されるゲート誘電体のうちの1つから形成することができる。
【0027】
電荷捕捉領域9が有機半導体材料2と電気的に接触した状態で配置される場合には、第1のゲート誘電体(図5)または有機半導体材料(図9)の分解によって捕捉領域を形成するのが有益である。
【0028】
電荷捕捉領域9がゲート電極4,8と電気的に接触した状態で配置される場合には、イオン伝導性高分子材料から形成される捕捉領域を使用するのが有益である。
【0029】
図10に示される別の実施形態において、メモリデバイスは、2つの基本捕捉領域9a,9bによって形成される電荷捕捉領域9を備える。これらの2つの基本捕捉領域は、互いに上下に配置されており、ゲート誘電体によって分離される。第1の基本捕捉領域9aは有機半導体材料2と接触し、一方、第2の基本電荷捕捉領域9bはゲート電極4,8と接触する。それぞれの基本捕捉領域9a,9bは、先の実施形態の捕捉領域9と同じ基準を満たす。基本捕捉領域9a,9bが重ね合される場合には、容量効果が更に高く、それにより、更に低いチャージ電圧を有することができる。基本捕捉領域9a,9bが同じ平面上にある場合には、マルチビットタイプのメモリ、すなわち、数ビットを記憶できるメモリ、ここでは例えば1ビットの2つの記憶領域を形成することができる。
【0030】
図11に示される他の別の実施形態において、メモリデバイスは、少なくとも2つの基本捕捉領域9a,9bによって形成される電荷捕捉領域を備える。これらの2つの基本捕捉領域は、基板1の表面と平行な同じ平面内に並んで配置される。異なる基本捕捉領域の全てが有機半導体材料2またはゲート電極のうちの1つと接触する。基本捕捉領域は、ゲート誘電体によって分離されるソース・ドレイン電極5と平行なライン、すなわち、チャネル内でのキャリアの動作方向に対して垂直、したがって、2つの電極を分離する最も短い距離に対して垂直なラインを形成する。一実施形態が図12に示されており、この図では、2つの基本捕捉領域9a,9bが形成される。これらの2つの捕捉領域は、第1のゲート誘電体およびソース・ドレイン電極5の堆積前に下側ゲート6に形成される。ソース・ドレイン電極5の少なくとも一部が基本捕捉領域9a,9bの上側に形成され、捕捉領域がキャリアの動きに対して垂直な方向で電極よりも小さい寸法を有することが有益である。この構造により、マルチビットメモリを得ることができる。図12の実施形態では、下側ゲートが示されておらず、捕捉領域9a,9b、下側誘電体6、および、その後にソース・ドレイン電極5が連続的に形成される。その後、図4に示される実施形態と同様に、半導体材料、上側誘電体、および、上側ゲートが形成される。
【0031】
捕捉領域9は、半導体材料2に対してメモリデバイスの一方側に配置される。したがって、捕捉領域は、半導体材料2と捕捉領域に関連付けられるゲート電極との間に形成される。関連する電極は、データ書き込みを行なうために使用されるゲート電極である。他のゲート電極はデータ読み取りのために使用される。
【0032】
捕捉領域9が書き込みゲート電極と接触する場合には、ゲート電極電位の変調により、データを捕捉領域に書き込むことができあるいは捕捉領域のデータを消去できる。
【0033】
捕捉領域9が半導体材料2と接触する場合には、ソース・ドレイン電極5間を通過するように電流を形成しなければならず、また、チャネル内で電荷キャリアが電荷捕捉領域へ方向付けられるように電場を印加しなければならない。概略的には、電子流がソース電極とドレイン電極との間で流れる場合には、電子流と書き込みゲートとの間に配置される捕捉領域へと電子を引き付けるために、書き込みゲート電極がチャネルの電位よりも高いプラス電位を有する。
【0034】
捕捉領域9で捕捉される電荷キャリアは、容量効果によって、チャネルの両側に配置されるソース・ドレイン電極5および読み取りゲートにより形成されるシングルゲートトランジスタの特性を変える。捕捉領域がチャネルへと同化されるものと対向して配置される場合には、蓄積される電荷がチャネル内での伝導を変える。捕捉領域がソース・ドレイン電極の一方の上側または下側に配置される半導体材料と対向して配置される場合には、電極の注入抵抗が変えられる。
【0035】
このメモリデバイス構造は、データ読み取りを行なうために書き込みゲート電極を使用しないため、特に有益である。したがって、メモリデバイスは、データがそれぞれの読み取りで多かれ少なかれ削除されあるいは損なわれる読み取り障害現象に抗するべく特にロバスト性が高い。
【0036】
この有機メモリデバイスにおいて、捕捉領域9の電荷は、トンネル効果によってではなく、伝導によって、ゲート電極からあるいはトランジスタのチャネルから生じる。これは、この分野で使用される印刷技術の厚い層でトンネル効果を適用するのが困難だからである。
【0037】
一般的な態様では、メモリデバイスが以下の製造方法によって形成され、この製造方法は、
− 第1のゲート電極4の形成、
− 第1のゲート誘電体6の形成
− 有機半導体材料2と接触するソース・ドレイン電極5であって、電極間表面を規定するソース・ドレイン電極5の形成、
− 第2のゲート誘電体7の形成、
− 第2のゲート電極8の形成、
を含む。
【0038】
異なる想定し得る実施形態に関しては、有機半導体材料2とゲート電極4,8のうちの一方との間に電荷捕捉領域9を形成することも必要である。先に明記したように、捕捉領域9をゲート電極6,7のうちの一方または有機半導体材料2と電気的に接触させることも必要である。同様に、読み取りゲートにより形成されるトランジスタの動作に影響を与える容量効果を有するべく、捕捉領域9が少なくとも電極間表面と対向しなければならない。
【0039】
やや詳しい態様では、異なるデバイス間の短絡を防止するために、非導電性材料から形成される任意の基板1から以下の態様でメモリデバイスを製造できる。基板1は、例えば、ガラス、ポリイミド、ポリエチレンテレフタレート、または、ポリエチレンナフタレート基板である。
【0040】
第1のゲート電極4が従来の態様で基板1上に形成される。この第1のゲート電極4は、例えば、金属材料から、例えば厚さが30〜100nmの金から形成され、あるいは、「PSS」と称されるポリ(スチレン−スルホン酸塩)ナトリウムと「PEDOT」と呼ばれるポリ(3,4−エチレン−ジオキシチオフェン)との混合物などの導電性高分子から形成され、あるいは、金属粒子に基づくインクから形成される。第1のゲート電極4は、スクリーン印刷または堆積と、その後のフォトリソグラフィおよびエッチングステップとによって形成できる。マスクを介したレーザアブレーションによってあるいはフォトリソグラフィによって第1のゲート電極4のパターニングを行なうこともできる。
【0041】
図7に示される特定の実施形態では、捕捉領域9の捕捉材料が第1のゲート電極4上に堆積される。この捕捉材料は、捕捉領域9のみを形成するために選択的態様で堆積させることができる。また、捕捉材料を「フルウエハ」態様で堆積させてパターニングすることにより捕捉領域9を画定することもできる。捕捉領域9は、例えば、スクリーン印刷によって、あるいは、堆積とその後のフォトリソグラフィおよびエッチングステップとによって形成することもできる。
【0042】
その後、基板1上には、第1のゲート電極4の上側に第1のゲート誘電体6が堆積される。第1のゲート誘電体6は、絶縁材料、例えば酸化ケイ素または好ましくは紫外線放射下で架橋できる架橋可能高分子である。第1のゲート誘電体6を液体方法によって堆積させた後に例えば紫外線により硬化させることができる。紫外線と関連付けられる露光マスクの使用は、第1のゲート誘電体6が維持されるべき領域を規定するために有益である。第1のゲート誘電体6のパターニングは、第1のゲート誘電体6の形状およびサイズを規定するとともに、第1のゲート電極4のために接触を行なうことができるようにする領域も規定する。
【0043】
その後、ソース・ドレイン電極5が第1のゲート誘電体6上に形成され、これらのソース・ドレイン電極5は、第1のゲート電極4の材料群と同じ材料群から選択される導電材料から形成される。ソース・ドレイン電極5は、スクリーン印刷によって、あるいは、堆積ステプとその後のフォトリソグラフィおよびエッチングステップとによって形成される。ソース・ドレイン電極5は、蒸着とその後のパターニングとによって、例えばレーザアブレーションによって形成されるのが有益である。
【0044】
図5に示される特定の実施形態では、捕捉領域9が半導体材料2と第1の誘電体材料6との間のチャネル下に配置される。この特定の実施形態では、ソース・ドレイン電極5がパターニングされると同時に捕捉領域9を形成することが特に有益である。この特定の実施形態では、第1のゲート誘電体6を分解することにより電荷捕捉材料が第1のゲート誘電体6に形成されるのが有益である。この分解は、ソース・ドレイン電極5をパターニングするために使用されるレーザ放射により行なうことができる。したがって、ソース・ドレイン電極5の形成および捕捉領域9の形成は、同じレーザ放射を用いて同時に達成される。
【0045】
ソース・ドレイン電極5が有機半導体材料2の上側、すなわち、有機半導体材料2と第2のゲート誘電体7との間に配置される場合には、ソース・ドレイン電極5のパターニングを使用して捕捉領域9を形成することも有益である。このとき、捕捉領域9は分解によって有機半導体材料2に形成される。前述したように、分解は、レーザ放射によって、あるいは、熱処理、一般的にはエッチングによって達成できる。
【0046】
その後、基板1上には、有機半導体材料2が第1のゲート誘電体2上およびソース・ドレイン電極5上に堆積される。有機半導体材料2は、例えば、ポリトリ−アリールアミン(PTAA)またはポリ(9,9−ジアルキルフルオレン−アルト−トリアリルアミン)(TFB)などのアモルファス高分子材料、あるいは、ポリ(3−ヘキシル)チオフェン(P3HT)またはポリ(クォーターチオフェン)(PQT)などの小結晶化分子状態の材料である。半導体材料2が液体手段によって堆積されると、半導体材料2は、既に形成された層を分解しない溶媒と関連付けられるのが有益である。半導体材料2は、例えば、トルエンタイプの溶媒と関連付けられる。半導体材料2は、一般に、トルエン中またはキシレン中で溶解できるペンタセン誘導体、例えばトリイソプロピルシリルペンタセン(TIPS−ペンタセン)である。
【0047】
第2のゲート誘電体7が有機半導体材料2上に堆積される。この第2のゲート誘電体7は、任意の適した技術によって、特に有機半導体材料2に影響を及ぼさない溶媒における液体手段によって堆積させることができる。フッ素化溶媒、例えばサイトップ(Cytop)(商標)(旭硝子株式会社(ASHAI GLASS)によって市販されるポリフルオロブテニルビニルエーテルにおける商標名)を使用するのが有益である。第2のゲート誘電体7は、例えば溶媒の蒸着によって、一般的にはアニーリングによって形成される。第2のゲート誘電体7は、第1のゲート誘電体6と同じ材料からあるいは異なる材料から形成することができる。
【0048】
図2に示される他の実施形態では、第2のゲート誘電体7と第2のゲート電極8との間に捕捉領域9が形成される。捕捉材料は、第2のゲート誘電体7中にあるいは第2のゲート誘電体7の上側に形成される。捕捉材料は、例えば、液体方法によって第2のゲート誘電体7の上側に局所的態様で堆積されるナフィオン(nafion)(登録商標)などの液体または固体イオン性電解質である。液体方法による局所的堆積は、一般に、インクジェットによって、スクリーン印刷によって、あるいは、例えばエタノールまたは水である極性溶媒中での写真製版法によって行なわれる。極性溶媒の使用は有益である。これは、極性溶媒が、一般的にフッ素化溶媒に敏感な第2のゲート誘電体7に影響を及ぼさないからである。
【0049】
第2のゲート電極8が、第2のゲート誘電体7上、または、第2の誘電体7上および捕捉領域9上に形成される。第2のゲート電極8の形成は、従来の態様で、例えば印刷方法によってあるいは蒸着によって行なわれる。第2のゲート電極8の材料は、第1のゲート電極4と同じ材料から選択される。第1および第2のゲート電極4,8は、同一の材料から形成することができ、あるいは、異なる材料から形成することができる。
【0050】
一例として、ソース電極またはドレイン電極5を分離する距離は、100ミクロン未満、一般的には5〜100ミクロンである。ゲート電極4,8は、100ミクロン未満、一般的には5〜100ミクロンの長さを有する。2つのゲートが同じ寸法を有する必要はない。第1のゲート誘電体6および第2のゲート誘電体7の厚さは、5ミクロン未満、一般的には100ナノメートル〜1ミクロンである。2つのゲート誘電体6,7の厚さは異なることができる。有機半導体材料2の厚さは1ミクロン未満であり、一般的には、厚さは50ナノメートル〜200ナノメートルである。50ナノメートルを超える厚さにより、良好な電荷伝導性能を与えるトランジスタを得ることができ、一方、200nm未満の厚さにより、メモリデバイスとして十分な2つのゲート電極4,8間の結合を使用できる。メモリの寸法は、単なる指標的な目的で与えられており、使用される異なる材料により与えられる電気的性能に応じて、与えられた寸法よりも小さくすることができる。
【0051】
このデバイスは、単一基板上に多数の構成要素を形成するために特に有利な「ラージサーフェス」技術と呼ばれる印刷技術によって実施することができる。
【0052】
更なる他の別の実施形態では、ナフィオンの層とゲート誘電体の分解とを組み合わせて、捕捉効果を高めることができるようにする単一の捕捉領域を形成することも想起できる。
【0053】
図13および図14は、異なる実施形態に係る電極間表面の範囲を概略態様で平面図で示している。図13および図14には、半導体材料2およびソース・ドレイン電極5だけが示されている。図13では、半導体材料2がソース・ドレイン電極5を覆い、あるいは、半導体材料2がソース・ドレイン電極5によって覆われる。これらの状態下で、電極間表面2a(斜線で表わされる)は、電極5と半導体材料2との間に接触面を備えるとともに、2つの電極5間にある半導体材料2の領域の表面を備える。図13に示されるように電極が簡単な形状を有すると、半導体領域は、電極5の対向する表面とこれらの2つの対向表面の端部を結ぶ仮想線とによって画定される。
【0054】
図14において、半導体材料2は、ソース・ドレイン電極5を覆わず、また、ソース・ドレイン電極5によって覆われない。この実施形態は、図5に示される実施形態に類似している。この場合、電極間表面2a(斜線で表わされる)は、2つの電極5間にある半導体材料2の領域によって占められる表面のみに対応する。
【0055】
半導体材料2の電極間表面2aは、基板1と平行な、すなわち、異なる層が堆積される基板1の表面と平行な平面内に規定される表面である。半導体材料2のこの電極間表面2aはソース・ドレイン電極5によって画定される。これは、これらの電極が仮想境界線を形成するために使用されるからである。
【特許請求の範囲】
【請求項1】
− 第1のゲート電極(4)と、
− 第1のゲート誘電体(6)と、
− 有機半導体材料(2)と、
− 第2のゲート電極(8)と、
− 第2のゲート誘電体(7)と、
− 半導体材料(2)の電極間表面(2a)を画定するソース・ドレイン電極(5)と、
− 有機半導体材料(2)とゲート電極(4,8)のうちの一方との間に配置される電荷捕捉材料(9)と、
を備えるダブルゲートトランジスタであって、
捕捉材料(9)は、ゲート電極(6,7)のうちの一方または有機半導体材料(2)と電気的に接触するとともに、電極間表面(2a)と部分的に対向していることを特徴とする、ダブルゲートトランジスタ。
【請求項2】
電荷捕捉材料(9)がゲート誘電体(6,7)の一部を備えることを特徴とする、請求項1に記載のデバイス。
【請求項3】
電荷捕捉材料(9)が有機半導体材料(2)の一部を備えることを特徴とする、請求項1または請求項2に記載のデバイス。
【請求項4】
電荷捕捉材料(9)がイオン伝導性高分子材料から形成されることを特徴とする、請求項1に記載のデバイス。
【請求項5】
電荷捕捉材料(9)は、スルホン酸基を終端とするペルフルオロ化されたダングリングチェーンがグラフト重合されたポリ(テトラフルオロエチレン)タイプの骨格を備えることを特徴とする、請求項4に記載のデバイス。
【請求項6】
電荷捕捉材料(9)から形成される基本捕捉領域(9a,9b)を備えることを特徴とする、請求項1から5のいずれか一項に記載のデバイス。
【請求項7】
メモリデバイスを製造するための方法であって、
− 第1のゲート電極(4)の形成、
− 第1のゲート誘電体(6)の形成、
− 有機半導体材料(2)と接触するソース・ドレイン電極(5)であって、電極間表面(2a)を規定するソース・ドレイン電極(5)の形成、
− 第2のゲート誘電体(7)の形成、
− 第2のゲート電極(8)の形成、
を連続的に含み、
有機半導体材料(2)とゲート電極(4,8)のうちの一方との間での電荷捕捉材料(9)の形成を含み、捕捉材料(9)は、ゲート電極(6,7)のうちの一方または有機半導体材料(2)と電気的に接触するとともに、電極間表面(2a)と部分的に対向していることを特徴とする、方法。
【請求項8】
捕捉材料(9)が第1のゲート誘電体(6)の一部の分解によって形成されることを特徴とする、請求項7に記載の方法。
【請求項9】
捕捉材料(9)が有機半導体材料(2)の一部の分解によって形成されることを特徴とする、請求項7に記載の方法。
【請求項10】
捕捉材料(9)は、ソース・ドレイン電極(5)のパターニングが行なわれるときに形成されることを特徴とする、請求項8または請求項9に記載の方法。
【請求項11】
捕捉材料(9)は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって形成されることを特徴とする、請求項8から10のいずれか一項に記載の方法。
【請求項1】
− 第1のゲート電極(4)と、
− 第1のゲート誘電体(6)と、
− 有機半導体材料(2)と、
− 第2のゲート電極(8)と、
− 第2のゲート誘電体(7)と、
− 半導体材料(2)の電極間表面(2a)を画定するソース・ドレイン電極(5)と、
− 有機半導体材料(2)とゲート電極(4,8)のうちの一方との間に配置される電荷捕捉材料(9)と、
を備えるダブルゲートトランジスタであって、
捕捉材料(9)は、ゲート電極(6,7)のうちの一方または有機半導体材料(2)と電気的に接触するとともに、電極間表面(2a)と部分的に対向していることを特徴とする、ダブルゲートトランジスタ。
【請求項2】
電荷捕捉材料(9)がゲート誘電体(6,7)の一部を備えることを特徴とする、請求項1に記載のデバイス。
【請求項3】
電荷捕捉材料(9)が有機半導体材料(2)の一部を備えることを特徴とする、請求項1または請求項2に記載のデバイス。
【請求項4】
電荷捕捉材料(9)がイオン伝導性高分子材料から形成されることを特徴とする、請求項1に記載のデバイス。
【請求項5】
電荷捕捉材料(9)は、スルホン酸基を終端とするペルフルオロ化されたダングリングチェーンがグラフト重合されたポリ(テトラフルオロエチレン)タイプの骨格を備えることを特徴とする、請求項4に記載のデバイス。
【請求項6】
電荷捕捉材料(9)から形成される基本捕捉領域(9a,9b)を備えることを特徴とする、請求項1から5のいずれか一項に記載のデバイス。
【請求項7】
メモリデバイスを製造するための方法であって、
− 第1のゲート電極(4)の形成、
− 第1のゲート誘電体(6)の形成、
− 有機半導体材料(2)と接触するソース・ドレイン電極(5)であって、電極間表面(2a)を規定するソース・ドレイン電極(5)の形成、
− 第2のゲート誘電体(7)の形成、
− 第2のゲート電極(8)の形成、
を連続的に含み、
有機半導体材料(2)とゲート電極(4,8)のうちの一方との間での電荷捕捉材料(9)の形成を含み、捕捉材料(9)は、ゲート電極(6,7)のうちの一方または有機半導体材料(2)と電気的に接触するとともに、電極間表面(2a)と部分的に対向していることを特徴とする、方法。
【請求項8】
捕捉材料(9)が第1のゲート誘電体(6)の一部の分解によって形成されることを特徴とする、請求項7に記載の方法。
【請求項9】
捕捉材料(9)が有機半導体材料(2)の一部の分解によって形成されることを特徴とする、請求項7に記載の方法。
【請求項10】
捕捉材料(9)は、ソース・ドレイン電極(5)のパターニングが行なわれるときに形成されることを特徴とする、請求項8または請求項9に記載の方法。
【請求項11】
捕捉材料(9)は、物理的処理、化学的処理、レーザ処理、または、プラズマ処理によって形成されることを特徴とする、請求項8から10のいずれか一項に記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公表番号】特表2013−507012(P2013−507012A)
【公表日】平成25年2月28日(2013.2.28)
【国際特許分類】
【出願番号】特願2012−532641(P2012−532641)
【出願日】平成22年9月30日(2010.9.30)
【国際出願番号】PCT/FR2010/000650
【国際公開番号】WO2011/042619
【国際公開日】平成23年4月14日(2011.4.14)
【出願人】(510225292)コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】COMMISSARIAT A L’ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
【住所又は居所原語表記】Batiment Le Ponant D,25 rue Leblanc,F−75015 Paris, FRANCE
【Fターム(参考)】
【公表日】平成25年2月28日(2013.2.28)
【国際特許分類】
【出願日】平成22年9月30日(2010.9.30)
【国際出願番号】PCT/FR2010/000650
【国際公開番号】WO2011/042619
【国際公開日】平成23年4月14日(2011.4.14)
【出願人】(510225292)コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】COMMISSARIAT A L’ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES
【住所又は居所原語表記】Batiment Le Ponant D,25 rue Leblanc,F−75015 Paris, FRANCE
【Fターム(参考)】
[ Back to top ]