閾値回路
【課題】閾値回路を低消費電力化する。
【解決手段】閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続された第１のＰＭＯＳトランジスタＱ１と、ゲート端子が入力端子ＩＮに接続され、ソース端子がトランジスタＱ１のドレイン端子に接続され、ドレイン端子が出力端子ＯＵＴに接続された第２のＰＭＯＳトランジスタＱ２と、ゲート端子が出力端子ＯＵＴに接続され、ソース端子がトランジスタＱ１のドレイン端子とトランジスタＱ２のソース端子との接続点に接続され、ドレイン端子が接地電位に接続された第３のＰＭＯＳトランジスタＱ３と、第１の端子が出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された電流制限部Ｉ１とから構成される。
【解決手段】閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続された第１のＰＭＯＳトランジスタＱ１と、ゲート端子が入力端子ＩＮに接続され、ソース端子がトランジスタＱ１のドレイン端子に接続され、ドレイン端子が出力端子ＯＵＴに接続された第２のＰＭＯＳトランジスタＱ２と、ゲート端子が出力端子ＯＵＴに接続され、ソース端子がトランジスタＱ１のドレイン端子とトランジスタＱ２のソース端子との接続点に接続され、ドレイン端子が接地電位に接続された第３のＰＭＯＳトランジスタＱ３と、第１の端子が出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された電流制限部Ｉ１とから構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサノード等に用いる閾値回路に関するものであり、特に閾値回路の低電力化技術に関するものである。
【背景技術】
【０００２】
閾値回路が使用される従来のセンサノードシステムの構成を図９に示す（例えば、特許文献１参照）。センサノードシステムは、センサノードチップ５０と、受信装置６０とから構成される。センサノードチップ５０は、計測の対象となる物理量を検知するセンサ素子５１と、センサ素子５１が検知した信号を例えば増幅して出力するセンサ回路５２と、センサ回路５２の出力信号を閾値処理して検知データとして出力する閾値回路５３と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うＣＰＵ５４と、ＣＰＵ５４のプログラムを記憶するメモリ５５と、ＣＰＵ５４から出力される検知データを受信装置６０に無線送信する無線部５６と、センサノードチップ５０の各構成に電力を供給する電源５７とを備えている。
【０００３】
従来の閾値回路の回路図を図１０に示す（例えば、非特許文献１参照）。この閾値回路では、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１と第１のＮＭＯＳトランジスタＱ１０２とが第１の共通電位ＶＤＤ（電源電位）と第２の共通電位（接地電位）との間に直列に接続され、各トランジスタＱ１００，Ｑ１０１，Ｑ１０２のゲート端子が共通化されて入力端子ＩＮに接続され、第２のＰＭＯＳトランジスタＱ１０１のドレイン端子と第１のＮＭＯＳトランジスタＱ１０２のドレイン端子との接続点が出力端子ＯＵＴに接続されている。そして、第１のＰＭＯＳトランジスタＱ１００のドレイン端子と第２のＰＭＯＳトランジスタＱ１０１のソース端子との接続点に第３のＰＭＯＳトランジスタＱ１０３のソース端子が接続され、第３のＰＭＯＳトランジスタＱ１０３のゲート端子が出力端子ＯＵＴに接続され、第３のＰＭＯＳトランジスタＱ１０３のドレイン端子が接地電位に接続されている。
【０００４】
図１０に示した従来の閾値回路の動作を図１１に示す入出力特性を用いて説明する。図１１では、横軸は入力端子ＩＮの電圧Ｖ（ＩＮ）を示し、縦軸は出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）を示している。
まず、入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗからＨｉｇｈに遷移した場合について述べる。入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗの時、第１のＮＭＯＳトランジスタＱ１０２はオフ状態、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１はオン状態であり、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）はＨｉｇｈとなる。このとき、第３のＰＭＯＳトランジスタＱ１０３はオフ状態である。
【０００５】
入力端子ＩＮの電圧Ｖ（ＩＮ）が増加すると、第１のＮＭＯＳトランジスタＱ１０２がオン状態となり、入力端子ＩＮの電圧Ｖ（ＩＮ）が第１の閾値電圧Ｖｔｈｈに達すると、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）はＬｏｗとなる。第１の閾値電圧Ｖｔｈｈは、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１を合わせた駆動力と第１のＮＭＯＳトランジスタＱ１０２の駆動力との比率で決まる。
【０００６】
次に、入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈからＬｏｗに遷移した場合について述べる。入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈのとき、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１はオフ状態、第１のＮＭＯＳトランジスタＱ１０２はオン状態であり、第３のＰＭＯＳトランジスタＱ１０３はオン状態である。したがって、第１のＰＭＯＳトランジスタＱ１００のドレイン端子と第２のＰＭＯＳトランジスタＱ１０１のソース端子との接続点は、接地電位となる。
【０００７】
入力端子ＩＮの電圧Ｖ（ＩＮ）が減少して第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１がオン状態、第１のＮＭＯＳトランジスタＱ１０２がオフ状態となることにより、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）が上昇し、第３のＰＭＯＳトランジスタＱ１０３がオフ状態に近づく。入力端子ＩＮの電圧Ｖ（ＩＮ）が第２の閾値電圧Ｖｔｈｌに達すると、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）がＨｉｇｈとなる。出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）がＬｏｗの際に第３のＰＭＯＳトランジスタＱ１０３がオン状態であり、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１が出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）を上昇させるのを妨げることから、第１の閾値電圧Ｖｔｈｈよりも第２の閾値電圧Ｖｔｈｌは小さくなる。
【０００８】
このように、図１０に示した閾値回路では、入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗからＨｉｇｈに遷移する際の閾値電圧Ｖｔｈｈと、入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈからＬｏｗに遷移する際の閾値電圧Ｖｔｈｌとが異なることにより、入力端子ＩＮの電圧Ｖ（ＩＮ）が閾値電圧付近で変動しても、出力信号にグリッジと呼ばれるノイズが発生しないという特徴を有する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−０２４５５１号公報
【非特許文献】
【００１０】
【非特許文献１】Sung-Mo Kang，Yusuf Leblebici，「Cmos Digital Integrated Circuits: Analysis and Design」，第２版，William C Brown Pub，１９９８年９月，ｐ．３４１−３４５
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図９に示したセンサノードチップに図１０に示した閾値回路を適用すると、センサ回路の出力がＬｏｗからＨｉｇｈに徐々に遷移する場合に、閾値回路のトランジスタＱ１００〜Ｑ１０２に大きな貫通電流が流れ、特に、センサ回路の出力がＬｏｗとＨｉｇｈの中間電位を保持した場合にその期間中に大きな電流が流れ続ける。センサノードチップの電源としては一般に電池が使用されているので、閾値回路に大きな貫通電流が流れ続けると、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【００１２】
本発明は、上記課題を解決するためになされたもので、閾値回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の閾値回路（第１の実施の形態）は、ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続された第１の第１極性トランジスタと、ゲート端子が前記入力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子に接続され、ドレイン端子が出力端子に接続された第２の第１極性トランジスタと、ゲート端子が前記出力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子と前記第２の第１極性トランジスタのソース端子との接続点に接続され、ドレイン端子が第２の共通電位に接続された第３の第１極性トランジスタと、第１の端子が前記出力端子に接続され、第２の端子が前記第２の共通電位に接続され、前記第１の端子から前記第２の端子に流れる電流を制限する電流制限部とを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第２、第３の実施の形態）において、前記電流制限部は、ゲート端子が前記第２の共通電位または前記第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタで構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第４の実施の形態）において、前記電流制限部は、前記入力端子の電圧に基づいて制御され、前記入力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とするものである。
【００１４】
また、本発明の閾値回路の１構成例（第５の実施の形態）において、前記電流制限部は、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子およびドレイン端子が前記入力端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第２の第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第６の実施の形態）において、前記電流制限部は、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子が前記入力端子に接続され、ドレイン端子が前記第１の共通電位に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された第２の第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第７の実施の形態）において、前記電流制限部は、さらに、前記第２の第２極性トランジスタのソース端子と前記第１の第２極性トランジスタのゲート端子との間に挿入され、ゲート端子およびドレイン端子が前記第２の第２極性トランジスタのソース端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第８の実施の形態）は、さらに、初期化時に前記第１の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続された第１の第１極性トランジスタと、ゲート端子が入力端子に接続され、ソース端子が第１の第１極性トランジスタのドレイン端子に接続され、ドレイン端子が出力端子に接続された第２の第１極性トランジスタと、ゲート端子が出力端子に接続され、ソース端子が第１の第１極性トランジスタのドレイン端子と第２の第１極性トランジスタのソース端子との接続点に接続され、ドレイン端子が第２の共通電位に接続された第３の第１極性トランジスタと、第１の端子が出力端子に接続され、第２の端子が第２の共通電位に接続され、第１の端子から第２の端子に流れる電流を制限する電流制限部とを設けることにより、入力端子の電圧が第１の共通電位と第２の共通電位との中間電位に保持されたとしても、第１、第２の第１極性トランジスタと電流制限部とを流れる貫通電流を、電流制限部で設定した電流に低減することができ、閾値回路を低消費電力化することができる。その結果、本発明の閾値回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【００１６】
また、本発明では、電流制限部を、ゲート端子が第２の共通電位または第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が出力端子に接続され、ソース端子が第２の共通電位に接続された第１の第２極性トランジスタで構成することにより、第１の第２極性トランジスタのゲート端子を第２の共通電位に接続した場合には閾値回路の貫通電流をピコアンペア程度に低減することができ、第１の第２極性トランジスタのゲート端子の電位を第２極性トランジスタの閾値電圧までの範囲で第２の共通電位より大きくした場合には閾値処理を高速化することができる。
【００１７】
また、本発明では、電流制限部が、入力端子の電圧に基づいて制御され、入力端子の電圧変化に応じて電流値を増加させることにより、閾値回路の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【００１８】
また、本発明では、電流制限部を、ドレイン端子が出力端子に接続され、ソース端子が第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子が入力端子に接続され、ドレイン端子が第１の共通電位に接続され、ソース端子が第１の第２極性トランジスタのゲート端子に接続された第２の第２極性トランジスタとから構成することにより、閾値回路の入力容量を小さくすることができる。
【００１９】
また、本発明では、電流制限部が、さらに、第２の第２極性トランジスタのソース端子と第１の第２極性トランジスタのゲート端子との間に挿入され、ゲート端子およびドレイン端子が第２の第２極性トランジスタのソース端子に接続され、ソース端子が第１の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタを備えることにより、第１の第２極性トランジスタに流れる電流を小さくすることができ、閾値回路の消費電力を低減することができる。
【００２０】
また、本発明では、初期化時に第１の第２極性トランジスタのゲート端子の電圧を第２の共通電位にする初期化スイッチを設けることにより、第１の第２極性トランジスタに流れる電流が増加することを防ぐことができ、閾値回路の消費電力が増加することを防ぐことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態に係る閾値回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態に係る閾値回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態に係る閾値回路の構成を示す回路図である。
【図４】本発明の第４の実施の形態に係る閾値回路の構成を示す回路図である。
【図５】本発明の第５の実施の形態に係る閾値回路の構成を示す回路図である。
【図６】本発明の第６の実施の形態に係る閾値回路の構成を示す回路図である。
【図７】本発明の第７の実施の形態に係る閾値回路の構成を示す回路図である。
【図８】本発明の第８の実施の形態に係る閾値回路の構成を示す回路図である。
【図９】従来のセンサノードシステムの構成を示すブロック図である。
【図１０】従来の閾値回路の構成を示す回路図である。
【図１１】図１０の閾値回路の入出力特性を示す図である。
【発明を実施するための形態】
【００２２】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続された第１のＰＭＯＳトランジスタＱ１と、ゲート端子が入力端子ＩＮに接続され、ソース端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子に接続され、ドレイン端子が出力端子ＯＵＴに接続された第２のＰＭＯＳトランジスタＱ２と、ゲート端子が出力端子ＯＵＴに接続され、ソース端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子と第２のＰＭＯＳトランジスタＱ２のソース端子との接続点に接続され、ドレイン端子が接地電位に接続された第３のＰＭＯＳトランジスタＱ３と、第１の端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された電流制限部Ｉ１とから構成される。
【００２３】
本実施の形態は、図１０に示したＮＭＯＳトランジスタＱ１０２に代えて、電流制限部Ｉ１を備えることが従来の閾値回路と異なる。
本実施の形態の閾値回路の動作を説明する。まず、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈに遷移する場合について述べる。図９に示したセンサノードチップ５０に本実施の形態の閾値回路を適用する場合、センサノードチップ５０の初期化時に入力端子ＩＮの電圧はＬｏｗとなる。入力端子ＩＮの電圧がＬｏｗのとき、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオン状態となり、出力端子ＯＵＴの電圧はＨｉｇｈとなる。このとき、電流制限部Ｉ１に電流が流れているが、この電流は第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２を合わせた駆動力で流すことができる電流に対して極めて小さいため、出力端子ＯＵＴの電圧がＬｏｗになることはない。
【００２４】
センサノードチップ５０のセンサ回路５２の出力電圧がＬｏｗから増加して入力端子ＩＮの電圧が上昇すると、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオフ状態となり、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２に流れる電流が電流制限部Ｉ１の電流よりも小さくなると、出力端子ＯＵＴの電圧が降下を開始し、出力端子ＯＵＴの電圧はＬｏｗとなる。
【００２５】
次に、入力端子ＩＮの電圧がＨｉｇｈからＬｏｗに遷移する場合について述べる。入力端子ＩＮの電圧がＨｉｇｈのとき、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２はオフ状態、第３のＰＭＯＳトランジスタＱ３はオン状態である。したがって、第１のＰＭＯＳトランジスタＱ１のドレイン端子と第２のＰＭＯＳトランジスタＱ２のソース端子との接続点は、接地電位となる。
【００２６】
入力端子ＩＮの電圧が減少して第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオン状態となることにより、出力端子ＯＵＴの電圧が上昇し、第３のＰＭＯＳトランジスタＱ３がオフ状態に近づく。入力端子ＩＮの電圧が第２の閾値電圧Ｖｔｈｌに達すると、出力端子ＯＵＴの電圧がＨｉｇｈとなる。出力端子ＯＵＴの電圧がＬｏｗの際に第３のＰＭＯＳトランジスタＱ３がオン状態であり、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２が出力端子ＯＵＴの電圧を上昇させるのを妨げることから、入力端子ＩＮの電圧ＶがＬｏｗからＨｉｇｈに遷移するときの第１の閾値電圧Ｖｔｈｈよりも第２の閾値電圧Ｖｔｈｌは小さくなる。
【００２７】
以上のように、本実施の形態では、電流制限部Ｉ１を設けることにより、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２に流れる貫通電流を制限することができる。図１０に示した従来の閾値回路では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位に保持された場合に、トランジスタＱ１００〜Ｑ１０２に数十マイクロアンペアの大きな貫通電流が流れてしまう。
【００２８】
これに対して、本実施の形態では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位のときに第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２と電流制限部Ｉ１とを流れる貫通電流を、電流制限部Ｉ１で設定した電流に低減することができる。例えば電流制限部Ｉ１としてサブマイクロアンペア（１００ｎＡ）以下の電流を流す電流源を使用すれば、貫通電流をサブマイクロアンペア以下に低減することができる。したがって、本実施の形態の閾値回路を用いれば、閾値回路を搭載するセンサノードチップの電力をナノワットレベルの極限まで低減することができる。
【００２９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図２は本発明の第２の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、ゲート端子およびソース端子が接地電位に接続され、ドレイン端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続された第１のＮＭＯＳトランジスタＱ４とから構成される。
【００３０】
本実施の形態は、第１の実施の形態の電流制限部Ｉ１の具体例として第１のＮＭＯＳトランジスタＱ４を用いたものである。本実施の形態では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位のときに第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２と第１のＮＭＯＳトランジスタＱ４とを流れる貫通電流を、第１のＮＭＯＳトランジスタＱ４のリーク電流の大きさに設定することができ、従来の閾値回路の数十マイクロアンペアの貫通電流に比べて、貫通電流をピコアンペア程度に低減することができる。
【００３１】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図３は本発明の第３の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、ゲート端子が固定電位端子ＲＥＦに接続され、ソース端子が接地電位に接続され、ドレイン端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続された第１のＮＭＯＳトランジスタＱ５とから構成される。
【００３２】
本実施の形態は、第２の実施の形態と同様、第１の実施の形態の具体例であり、電流制限部Ｉ１として第１のＮＭＯＳトランジスタＱ５を用い、この第１のＮＭＯＳトランジスタＱ５のゲート端子に固定電位を入力した構成を用いている。
本実施の形態では、固定電位端子ＲＥＦの電圧、すなわち電流制限部を構成する第１のＮＭＯＳトランジスタＱ５のゲート電圧を、接地電位からＮＭＯＳトランジスタの閾値電圧までの範囲で任意に調整することにより、電流制限部の電流を、ピコアンペアからサブマイクロアンペアの範囲で任意に調整することができる。本実施の形態では、電流制限部の電流をサブマイクロアンペア程度に設定することにより、第２の実施の形態に比べて電流制限部に流れる電流を大きくすることができるため、出力端子ＯＵＴの電圧の遷移を高速化することができ、閾値処理を高速に行うことができる。
【００３３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図４は本発明の第４の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１の端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地電位に接続され、電流制御端子が入力端子ＩＮに接続された電流制限部Ｉ２とから構成される。
【００３４】
本実施の形態は、電流制限部Ｉ２の電流を入力端子ＩＮの電圧により制御し、入力端子ＩＮの電圧の上昇に従って電流制限部Ｉ２の電流が大きくなるようにする点が第１の実施の形態と異なる。
本実施の形態では、入力端子ＩＮの電圧が上昇して第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオフ状態に近づくまでは電流制限部Ｉ２の電流を第１の実施の形態と同等の例えばサブマイクロアンペア程度の小さな電流で行い、入力端子ＩＮの電圧が十分に高くなって第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオフ状態となった時点の電流制限部Ｉ２の電流をサブマイクロアンペアよりも大きくすることで、第１の実施の形態の貫通電流を低減する効果を維持したまま、出力端子ＯＵＴの電圧の遷移を高速化することができ、閾値処理を高速に行うことができる。
【００３５】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図５は本発明の第５の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、ドレイン端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続され、ソース端子が接地電位に接続された第１のＮＭＯＳトランジスタＱ６と、ゲート端子およびドレイン端子が入力端子ＩＮに接続され、ソース端子が第１のＮＭＯＳトランジスタＱ６のゲート端子に接続された第２のＮＭＯＳトランジスタＱ７とから構成される。
【００３６】
本実施の形態は、第４の実施の形態の具体例であり、電流制限部Ｉ２を第１のＮＭＯＳトランジスタＱ６と第２のＮＭＯＳトランジスタＱ７とから構成し、ダイオード接続した第２のＮＭＯＳトランジスタＱ７を介して入力端子ＩＮの電圧を第１のＮＭＯＳトランジスタＱ６のゲート端子に与えるものである。本実施の形態では、入力端子ＩＮの電圧からＮＭＯＳトランジスタの閾値電圧分降下した電圧により第１のＮＭＯＳトランジスタＱ６の電流が制御される。
【００３７】
本実施の形態の動作について説明する。第１の実施の形態で説明したとおり、入力端子ＩＮの電圧がＬｏｗのとき、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２はオン状態となるが、第１のＮＭＯＳトランジスタＱ６はオフ状態となる。このとき、電流制限部の電流は第１のＮＭＯＳトランジスタＱ６のリーク電流に設定されることになる。
そして、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２はオフ状態に近付き、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降する。入力端子ＩＮの電圧が上昇するにつれて第１のＮＭＯＳトランジスタＱ６のゲート電圧が上昇し、第１のＮＭＯＳトランジスタＱ６の電流が増加する。本実施の形態の効果は第４の実施の形態と同様である。
【００３８】
なお、ダイオード接続した第２のＮＭＯＳトランジスタＱ７を直列に複数個接続して第２のＮＭＯＳトランジスタＱ７の数を増やすと、第１のＮＭＯＳトランジスタＱ６のゲート電圧を下げることができるので、第１のＮＭＯＳトランジスタＱ６に流れる電流を小さくすることができ、閾値回路の消費電力を低減することができる。
【００３９】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図６は本発明の第６の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ６と、ゲート端子が入力端子ＩＮに接続され、ドレイン端子が電源電位ＶＤＤに接続され、ソース端子が第１のＮＭＯＳトランジスタＱ６のゲート端子に接続された第２のＮＭＯＳトランジスタＱ８とから構成される。
【００４０】
本実施の形態は、第２のＮＭＯＳトランジスタＱ８のドレイン端子を電源電位ＶＤＤに接続した点が第５の実施の形態と異なる。閾値回路としての動作は第５の実施の形態と同様である。このように第２のＮＭＯＳトランジスタＱ８のドレイン端子を電源電位ＶＤＤに接続したことにより、第２のＮＭＯＳトランジスタＱ８のドレイン端子の寄生容量を入力端子ＩＮから切り離すことができるため、第５の実施の形態に比べて閾値回路の入力容量を小さくすることができる。
【００４１】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図７は本発明の第７の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ６と、ゲート端子が入力端子ＩＮに接続され、ドレイン端子が電源電位ＶＤＤに接続された第２のＮＭＯＳトランジスタＱ８と、ゲート端子およびドレイン端子が第２のＮＭＯＳトランジスタＱ８のソース端子に接続され、ソース端子が第１のＮＭＯＳトランジスタＱ６のゲート端子に接続された第３のＮＭＯＳトランジスタＱ９とから構成される。
【００４２】
本実施の形態は、第２のＮＭＯＳトランジスタＱ８のソース端子と第１のＮＭＯＳトランジスタＱ６のゲート端子との間に、ダイオード接続した第３のＮＭＯＳトランジスタＱ９を挿入した点が第６の実施の形態と異なる。
本実施の形態では、入力端子ＩＮの電圧からＮＭＯＳトランジスタの閾値電圧の２段分降下した電圧により第１のＮＭＯＳトランジスタＱ６の電流が制御される。このような構成により、本実施の形態では、第６の実施の形態に比べて、第１のＮＭＯＳトランジスタＱ６に流れる電流を小さくすることができ、閾値回路の消費電力を低減することができる。
【００４３】
なお、ダイオード接続した第３のＮＭＯＳトランジスタＱ９を直列に複数個接続して第３のＮＭＯＳトランジスタＱ９の数を増やすと、第１のＮＭＯＳトランジスタＱ６のゲート電圧を下げることができるので、第１のＮＭＯＳトランジスタＱ６に流れる電流をさらに小さくすることができる。
【００４４】
［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図８は本発明の第８の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ６と、第２のＮＭＯＳトランジスタＱ８と、第３のＮＭＯＳトランジスタＱ９と、第１の端子が第１のＮＭＯＳトランジスタＱ６のゲート端子と第３のＮＭＯＳトランジスタＱ９のソース端子との接続点に接続され、第２の端子が接地電位に接続され、制御端子が初期化端子ＲＳＴに接続されたスイッチＳＷ１とから構成される。
【００４５】
本実施の形態は、第１のＮＭＯＳトランジスタＱ６のゲート端子の電圧を初期化するスイッチＳＷ１を備える点が第７の実施の形態と異なる。
本実施の形態の動作について説明する。センサノードの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号によりスイッチＳＷ１がオン状態となり、第１のＮＭＯＳトランジスタＱ６のゲート端子が接地電位となって、第１のＮＭＯＳトランジスタＱ６がオフ状態となる。その後、制御回路はスイッチＳＷ１をオフ状態にし、閾値回路は入力信号待ちの状態となる。以後の動作は、第５〜第７の実施の形態と同様である。
【００４６】
本実施の形態では、第１のＮＭＯＳトランジスタＱ６のゲート端子の電圧が雑音等により高くなってしまった場合でも、センサノードが初期化される際に第１のＮＭＯＳトランジスタＱ６のゲート端子を初期化することで、第１のＮＭＯＳトランジスタＱ６に流れる電流が増加することを防ぐことができる。
【００４７】
なお、第１〜第８の実施の形態では、閾値回路をセンサノードに適用する例について説明しているが、これに限るものではなく、本発明をセンサノード以外に適用することも可能である。
【産業上の利用可能性】
【００４８】
本発明は、センサノード等に用いる閾値回路に適用することができる。
【符号の説明】
【００４９】
Ｑ１，Ｑ２，Ｑ３…ＰＭＯＳトランジスタ、Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９…ＮＭＯＳトランジスタ、Ｉ１，Ｉ２…電流制限部、ＳＷ１…スイッチ、ＩＮ…入力端子、ＯＵＴ…出力端子、ＲＳＴ…初期化端子。
【技術分野】
【０００１】
本発明は、センサノード等に用いる閾値回路に関するものであり、特に閾値回路の低電力化技術に関するものである。
【背景技術】
【０００２】
閾値回路が使用される従来のセンサノードシステムの構成を図９に示す（例えば、特許文献１参照）。センサノードシステムは、センサノードチップ５０と、受信装置６０とから構成される。センサノードチップ５０は、計測の対象となる物理量を検知するセンサ素子５１と、センサ素子５１が検知した信号を例えば増幅して出力するセンサ回路５２と、センサ回路５２の出力信号を閾値処理して検知データとして出力する閾値回路５３と、例えば検知データを圧縮する処理や検知データにチップの識別情報を付加する処理等を行うＣＰＵ５４と、ＣＰＵ５４のプログラムを記憶するメモリ５５と、ＣＰＵ５４から出力される検知データを受信装置６０に無線送信する無線部５６と、センサノードチップ５０の各構成に電力を供給する電源５７とを備えている。
【０００３】
従来の閾値回路の回路図を図１０に示す（例えば、非特許文献１参照）。この閾値回路では、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１と第１のＮＭＯＳトランジスタＱ１０２とが第１の共通電位ＶＤＤ（電源電位）と第２の共通電位（接地電位）との間に直列に接続され、各トランジスタＱ１００，Ｑ１０１，Ｑ１０２のゲート端子が共通化されて入力端子ＩＮに接続され、第２のＰＭＯＳトランジスタＱ１０１のドレイン端子と第１のＮＭＯＳトランジスタＱ１０２のドレイン端子との接続点が出力端子ＯＵＴに接続されている。そして、第１のＰＭＯＳトランジスタＱ１００のドレイン端子と第２のＰＭＯＳトランジスタＱ１０１のソース端子との接続点に第３のＰＭＯＳトランジスタＱ１０３のソース端子が接続され、第３のＰＭＯＳトランジスタＱ１０３のゲート端子が出力端子ＯＵＴに接続され、第３のＰＭＯＳトランジスタＱ１０３のドレイン端子が接地電位に接続されている。
【０００４】
図１０に示した従来の閾値回路の動作を図１１に示す入出力特性を用いて説明する。図１１では、横軸は入力端子ＩＮの電圧Ｖ（ＩＮ）を示し、縦軸は出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）を示している。
まず、入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗからＨｉｇｈに遷移した場合について述べる。入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗの時、第１のＮＭＯＳトランジスタＱ１０２はオフ状態、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１はオン状態であり、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）はＨｉｇｈとなる。このとき、第３のＰＭＯＳトランジスタＱ１０３はオフ状態である。
【０００５】
入力端子ＩＮの電圧Ｖ（ＩＮ）が増加すると、第１のＮＭＯＳトランジスタＱ１０２がオン状態となり、入力端子ＩＮの電圧Ｖ（ＩＮ）が第１の閾値電圧Ｖｔｈｈに達すると、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）はＬｏｗとなる。第１の閾値電圧Ｖｔｈｈは、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１を合わせた駆動力と第１のＮＭＯＳトランジスタＱ１０２の駆動力との比率で決まる。
【０００６】
次に、入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈからＬｏｗに遷移した場合について述べる。入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈのとき、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１はオフ状態、第１のＮＭＯＳトランジスタＱ１０２はオン状態であり、第３のＰＭＯＳトランジスタＱ１０３はオン状態である。したがって、第１のＰＭＯＳトランジスタＱ１００のドレイン端子と第２のＰＭＯＳトランジスタＱ１０１のソース端子との接続点は、接地電位となる。
【０００７】
入力端子ＩＮの電圧Ｖ（ＩＮ）が減少して第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１がオン状態、第１のＮＭＯＳトランジスタＱ１０２がオフ状態となることにより、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）が上昇し、第３のＰＭＯＳトランジスタＱ１０３がオフ状態に近づく。入力端子ＩＮの電圧Ｖ（ＩＮ）が第２の閾値電圧Ｖｔｈｌに達すると、出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）がＨｉｇｈとなる。出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）がＬｏｗの際に第３のＰＭＯＳトランジスタＱ１０３がオン状態であり、第１、第２のＰＭＯＳトランジスタＱ１００，Ｑ１０１が出力端子ＯＵＴの電圧Ｖ（ＯＵＴ）を上昇させるのを妨げることから、第１の閾値電圧Ｖｔｈｈよりも第２の閾値電圧Ｖｔｈｌは小さくなる。
【０００８】
このように、図１０に示した閾値回路では、入力端子ＩＮの電圧Ｖ（ＩＮ）がＬｏｗからＨｉｇｈに遷移する際の閾値電圧Ｖｔｈｈと、入力端子ＩＮの電圧Ｖ（ＩＮ）がＨｉｇｈからＬｏｗに遷移する際の閾値電圧Ｖｔｈｌとが異なることにより、入力端子ＩＮの電圧Ｖ（ＩＮ）が閾値電圧付近で変動しても、出力信号にグリッジと呼ばれるノイズが発生しないという特徴を有する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−０２４５５１号公報
【非特許文献】
【００１０】
【非特許文献１】Sung-Mo Kang，Yusuf Leblebici，「Cmos Digital Integrated Circuits: Analysis and Design」，第２版，William C Brown Pub，１９９８年９月，ｐ．３４１−３４５
【発明の概要】
【発明が解決しようとする課題】
【００１１】
図９に示したセンサノードチップに図１０に示した閾値回路を適用すると、センサ回路の出力がＬｏｗからＨｉｇｈに徐々に遷移する場合に、閾値回路のトランジスタＱ１００〜Ｑ１０２に大きな貫通電流が流れ、特に、センサ回路の出力がＬｏｗとＨｉｇｈの中間電位を保持した場合にその期間中に大きな電流が流れ続ける。センサノードチップの電源としては一般に電池が使用されているので、閾値回路に大きな貫通電流が流れ続けると、限られたエネルギー源で動作するセンサノードチップの動作時間が短くなってしまうという問題があった。
【００１２】
本発明は、上記課題を解決するためになされたもので、閾値回路を低消費電力化することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の閾値回路（第１の実施の形態）は、ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続された第１の第１極性トランジスタと、ゲート端子が前記入力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子に接続され、ドレイン端子が出力端子に接続された第２の第１極性トランジスタと、ゲート端子が前記出力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子と前記第２の第１極性トランジスタのソース端子との接続点に接続され、ドレイン端子が第２の共通電位に接続された第３の第１極性トランジスタと、第１の端子が前記出力端子に接続され、第２の端子が前記第２の共通電位に接続され、前記第１の端子から前記第２の端子に流れる電流を制限する電流制限部とを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第２、第３の実施の形態）において、前記電流制限部は、ゲート端子が前記第２の共通電位または前記第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタで構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第４の実施の形態）において、前記電流制限部は、前記入力端子の電圧に基づいて制御され、前記入力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とするものである。
【００１４】
また、本発明の閾値回路の１構成例（第５の実施の形態）において、前記電流制限部は、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子およびドレイン端子が前記入力端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第２の第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第６の実施の形態）において、前記電流制限部は、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子が前記入力端子に接続され、ドレイン端子が前記第１の共通電位に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された第２の第２極性トランジスタとから構成されることを特徴とするものである。
また、本発明の閾値回路の１構成例（第７の実施の形態）において、前記電流制限部は、さらに、前記第２の第２極性トランジスタのソース端子と前記第１の第２極性トランジスタのゲート端子との間に挿入され、ゲート端子およびドレイン端子が前記第２の第２極性トランジスタのソース端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタを備えることを特徴とするものである。
また、本発明の閾値回路の１構成例（第８の実施の形態）は、さらに、初期化時に前記第１の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続された第１の第１極性トランジスタと、ゲート端子が入力端子に接続され、ソース端子が第１の第１極性トランジスタのドレイン端子に接続され、ドレイン端子が出力端子に接続された第２の第１極性トランジスタと、ゲート端子が出力端子に接続され、ソース端子が第１の第１極性トランジスタのドレイン端子と第２の第１極性トランジスタのソース端子との接続点に接続され、ドレイン端子が第２の共通電位に接続された第３の第１極性トランジスタと、第１の端子が出力端子に接続され、第２の端子が第２の共通電位に接続され、第１の端子から第２の端子に流れる電流を制限する電流制限部とを設けることにより、入力端子の電圧が第１の共通電位と第２の共通電位との中間電位に保持されたとしても、第１、第２の第１極性トランジスタと電流制限部とを流れる貫通電流を、電流制限部で設定した電流に低減することができ、閾値回路を低消費電力化することができる。その結果、本発明の閾値回路を用いれば、センサノードチップの消費電力をナノワットレベルの極限まで低減することができる。したがって、センサノードチップの電源部の発電量を大きくする必要がなく、発電機構の体積を小さくすることができる。そのため、センサノードチップの小型化が達成され、いままでサイズの制約で埋め込むことができなかった物や人の部分にもセンサノードチップを埋め込むことができる。さらには、センサノードシステムを用いたユビキタスネットワークサービスの範囲を広げることができ、ユーザの利便性を高めたサービスを提供することができ、効果大である。
【００１６】
また、本発明では、電流制限部を、ゲート端子が第２の共通電位または第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が出力端子に接続され、ソース端子が第２の共通電位に接続された第１の第２極性トランジスタで構成することにより、第１の第２極性トランジスタのゲート端子を第２の共通電位に接続した場合には閾値回路の貫通電流をピコアンペア程度に低減することができ、第１の第２極性トランジスタのゲート端子の電位を第２極性トランジスタの閾値電圧までの範囲で第２の共通電位より大きくした場合には閾値処理を高速化することができる。
【００１７】
また、本発明では、電流制限部が、入力端子の電圧に基づいて制御され、入力端子の電圧変化に応じて電流値を増加させることにより、閾値回路の貫通電流を低減する効果を維持したまま、閾値処理を高速化することができる。
【００１８】
また、本発明では、電流制限部を、ドレイン端子が出力端子に接続され、ソース端子が第２の共通電位に接続された第１の第２極性トランジスタと、ゲート端子が入力端子に接続され、ドレイン端子が第１の共通電位に接続され、ソース端子が第１の第２極性トランジスタのゲート端子に接続された第２の第２極性トランジスタとから構成することにより、閾値回路の入力容量を小さくすることができる。
【００１９】
また、本発明では、電流制限部が、さらに、第２の第２極性トランジスタのソース端子と第１の第２極性トランジスタのゲート端子との間に挿入され、ゲート端子およびドレイン端子が第２の第２極性トランジスタのソース端子に接続され、ソース端子が第１の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタを備えることにより、第１の第２極性トランジスタに流れる電流を小さくすることができ、閾値回路の消費電力を低減することができる。
【００２０】
また、本発明では、初期化時に第１の第２極性トランジスタのゲート端子の電圧を第２の共通電位にする初期化スイッチを設けることにより、第１の第２極性トランジスタに流れる電流が増加することを防ぐことができ、閾値回路の消費電力が増加することを防ぐことができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態に係る閾値回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態に係る閾値回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態に係る閾値回路の構成を示す回路図である。
【図４】本発明の第４の実施の形態に係る閾値回路の構成を示す回路図である。
【図５】本発明の第５の実施の形態に係る閾値回路の構成を示す回路図である。
【図６】本発明の第６の実施の形態に係る閾値回路の構成を示す回路図である。
【図７】本発明の第７の実施の形態に係る閾値回路の構成を示す回路図である。
【図８】本発明の第８の実施の形態に係る閾値回路の構成を示す回路図である。
【図９】従来のセンサノードシステムの構成を示すブロック図である。
【図１０】従来の閾値回路の構成を示す回路図である。
【図１１】図１０の閾値回路の入出力特性を示す図である。
【発明を実施するための形態】
【００２２】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、ゲート端子が入力端子ＩＮに接続され、ソース端子が電源電位ＶＤＤに接続された第１のＰＭＯＳトランジスタＱ１と、ゲート端子が入力端子ＩＮに接続され、ソース端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子に接続され、ドレイン端子が出力端子ＯＵＴに接続された第２のＰＭＯＳトランジスタＱ２と、ゲート端子が出力端子ＯＵＴに接続され、ソース端子が第１のＰＭＯＳトランジスタＱ１のドレイン端子と第２のＰＭＯＳトランジスタＱ２のソース端子との接続点に接続され、ドレイン端子が接地電位に接続された第３のＰＭＯＳトランジスタＱ３と、第１の端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地電位に接続された電流制限部Ｉ１とから構成される。
【００２３】
本実施の形態は、図１０に示したＮＭＯＳトランジスタＱ１０２に代えて、電流制限部Ｉ１を備えることが従来の閾値回路と異なる。
本実施の形態の閾値回路の動作を説明する。まず、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈに遷移する場合について述べる。図９に示したセンサノードチップ５０に本実施の形態の閾値回路を適用する場合、センサノードチップ５０の初期化時に入力端子ＩＮの電圧はＬｏｗとなる。入力端子ＩＮの電圧がＬｏｗのとき、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオン状態となり、出力端子ＯＵＴの電圧はＨｉｇｈとなる。このとき、電流制限部Ｉ１に電流が流れているが、この電流は第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２を合わせた駆動力で流すことができる電流に対して極めて小さいため、出力端子ＯＵＴの電圧がＬｏｗになることはない。
【００２４】
センサノードチップ５０のセンサ回路５２の出力電圧がＬｏｗから増加して入力端子ＩＮの電圧が上昇すると、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオフ状態となり、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２に流れる電流が電流制限部Ｉ１の電流よりも小さくなると、出力端子ＯＵＴの電圧が降下を開始し、出力端子ＯＵＴの電圧はＬｏｗとなる。
【００２５】
次に、入力端子ＩＮの電圧がＨｉｇｈからＬｏｗに遷移する場合について述べる。入力端子ＩＮの電圧がＨｉｇｈのとき、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２はオフ状態、第３のＰＭＯＳトランジスタＱ３はオン状態である。したがって、第１のＰＭＯＳトランジスタＱ１のドレイン端子と第２のＰＭＯＳトランジスタＱ２のソース端子との接続点は、接地電位となる。
【００２６】
入力端子ＩＮの電圧が減少して第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオン状態となることにより、出力端子ＯＵＴの電圧が上昇し、第３のＰＭＯＳトランジスタＱ３がオフ状態に近づく。入力端子ＩＮの電圧が第２の閾値電圧Ｖｔｈｌに達すると、出力端子ＯＵＴの電圧がＨｉｇｈとなる。出力端子ＯＵＴの電圧がＬｏｗの際に第３のＰＭＯＳトランジスタＱ３がオン状態であり、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２が出力端子ＯＵＴの電圧を上昇させるのを妨げることから、入力端子ＩＮの電圧ＶがＬｏｗからＨｉｇｈに遷移するときの第１の閾値電圧Ｖｔｈｈよりも第２の閾値電圧Ｖｔｈｌは小さくなる。
【００２７】
以上のように、本実施の形態では、電流制限部Ｉ１を設けることにより、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２に流れる貫通電流を制限することができる。図１０に示した従来の閾値回路では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位に保持された場合に、トランジスタＱ１００〜Ｑ１０２に数十マイクロアンペアの大きな貫通電流が流れてしまう。
【００２８】
これに対して、本実施の形態では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位のときに第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２と電流制限部Ｉ１とを流れる貫通電流を、電流制限部Ｉ１で設定した電流に低減することができる。例えば電流制限部Ｉ１としてサブマイクロアンペア（１００ｎＡ）以下の電流を流す電流源を使用すれば、貫通電流をサブマイクロアンペア以下に低減することができる。したがって、本実施の形態の閾値回路を用いれば、閾値回路を搭載するセンサノードチップの電力をナノワットレベルの極限まで低減することができる。
【００２９】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図２は本発明の第２の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、ゲート端子およびソース端子が接地電位に接続され、ドレイン端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続された第１のＮＭＯＳトランジスタＱ４とから構成される。
【００３０】
本実施の形態は、第１の実施の形態の電流制限部Ｉ１の具体例として第１のＮＭＯＳトランジスタＱ４を用いたものである。本実施の形態では、入力端子ＩＮの電圧が電源電位ＶＤＤと接地電位との中間電位のときに第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２と第１のＮＭＯＳトランジスタＱ４とを流れる貫通電流を、第１のＮＭＯＳトランジスタＱ４のリーク電流の大きさに設定することができ、従来の閾値回路の数十マイクロアンペアの貫通電流に比べて、貫通電流をピコアンペア程度に低減することができる。
【００３１】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図３は本発明の第３の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、ゲート端子が固定電位端子ＲＥＦに接続され、ソース端子が接地電位に接続され、ドレイン端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続された第１のＮＭＯＳトランジスタＱ５とから構成される。
【００３２】
本実施の形態は、第２の実施の形態と同様、第１の実施の形態の具体例であり、電流制限部Ｉ１として第１のＮＭＯＳトランジスタＱ５を用い、この第１のＮＭＯＳトランジスタＱ５のゲート端子に固定電位を入力した構成を用いている。
本実施の形態では、固定電位端子ＲＥＦの電圧、すなわち電流制限部を構成する第１のＮＭＯＳトランジスタＱ５のゲート電圧を、接地電位からＮＭＯＳトランジスタの閾値電圧までの範囲で任意に調整することにより、電流制限部の電流を、ピコアンペアからサブマイクロアンペアの範囲で任意に調整することができる。本実施の形態では、電流制限部の電流をサブマイクロアンペア程度に設定することにより、第２の実施の形態に比べて電流制限部に流れる電流を大きくすることができるため、出力端子ＯＵＴの電圧の遷移を高速化することができ、閾値処理を高速に行うことができる。
【００３３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図４は本発明の第４の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１の端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続され、第２の端子が接地電位に接続され、電流制御端子が入力端子ＩＮに接続された電流制限部Ｉ２とから構成される。
【００３４】
本実施の形態は、電流制限部Ｉ２の電流を入力端子ＩＮの電圧により制御し、入力端子ＩＮの電圧の上昇に従って電流制限部Ｉ２の電流が大きくなるようにする点が第１の実施の形態と異なる。
本実施の形態では、入力端子ＩＮの電圧が上昇して第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオフ状態に近づくまでは電流制限部Ｉ２の電流を第１の実施の形態と同等の例えばサブマイクロアンペア程度の小さな電流で行い、入力端子ＩＮの電圧が十分に高くなって第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２がオフ状態となった時点の電流制限部Ｉ２の電流をサブマイクロアンペアよりも大きくすることで、第１の実施の形態の貫通電流を低減する効果を維持したまま、出力端子ＯＵＴの電圧の遷移を高速化することができ、閾値処理を高速に行うことができる。
【００３５】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図５は本発明の第５の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、ドレイン端子が第２のＰＭＯＳトランジスタＱ２のドレイン端子および出力端子ＯＵＴに接続され、ソース端子が接地電位に接続された第１のＮＭＯＳトランジスタＱ６と、ゲート端子およびドレイン端子が入力端子ＩＮに接続され、ソース端子が第１のＮＭＯＳトランジスタＱ６のゲート端子に接続された第２のＮＭＯＳトランジスタＱ７とから構成される。
【００３６】
本実施の形態は、第４の実施の形態の具体例であり、電流制限部Ｉ２を第１のＮＭＯＳトランジスタＱ６と第２のＮＭＯＳトランジスタＱ７とから構成し、ダイオード接続した第２のＮＭＯＳトランジスタＱ７を介して入力端子ＩＮの電圧を第１のＮＭＯＳトランジスタＱ６のゲート端子に与えるものである。本実施の形態では、入力端子ＩＮの電圧からＮＭＯＳトランジスタの閾値電圧分降下した電圧により第１のＮＭＯＳトランジスタＱ６の電流が制御される。
【００３７】
本実施の形態の動作について説明する。第１の実施の形態で説明したとおり、入力端子ＩＮの電圧がＬｏｗのとき、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２はオン状態となるが、第１のＮＭＯＳトランジスタＱ６はオフ状態となる。このとき、電流制限部の電流は第１のＮＭＯＳトランジスタＱ６のリーク電流に設定されることになる。
そして、入力端子ＩＮの電圧がＬｏｗからＨｉｇｈへ上昇すると、第１、第２のＰＭＯＳトランジスタＱ１，Ｑ２はオフ状態に近付き、出力端子ＯＵＴの電圧がＨｉｇｈからＬｏｗへ下降する。入力端子ＩＮの電圧が上昇するにつれて第１のＮＭＯＳトランジスタＱ６のゲート電圧が上昇し、第１のＮＭＯＳトランジスタＱ６の電流が増加する。本実施の形態の効果は第４の実施の形態と同様である。
【００３８】
なお、ダイオード接続した第２のＮＭＯＳトランジスタＱ７を直列に複数個接続して第２のＮＭＯＳトランジスタＱ７の数を増やすと、第１のＮＭＯＳトランジスタＱ６のゲート電圧を下げることができるので、第１のＮＭＯＳトランジスタＱ６に流れる電流を小さくすることができ、閾値回路の消費電力を低減することができる。
【００３９】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図６は本発明の第６の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ６と、ゲート端子が入力端子ＩＮに接続され、ドレイン端子が電源電位ＶＤＤに接続され、ソース端子が第１のＮＭＯＳトランジスタＱ６のゲート端子に接続された第２のＮＭＯＳトランジスタＱ８とから構成される。
【００４０】
本実施の形態は、第２のＮＭＯＳトランジスタＱ８のドレイン端子を電源電位ＶＤＤに接続した点が第５の実施の形態と異なる。閾値回路としての動作は第５の実施の形態と同様である。このように第２のＮＭＯＳトランジスタＱ８のドレイン端子を電源電位ＶＤＤに接続したことにより、第２のＮＭＯＳトランジスタＱ８のドレイン端子の寄生容量を入力端子ＩＮから切り離すことができるため、第５の実施の形態に比べて閾値回路の入力容量を小さくすることができる。
【００４１】
［第７の実施の形態］
次に、本発明の第７の実施の形態について説明する。図７は本発明の第７の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ６と、ゲート端子が入力端子ＩＮに接続され、ドレイン端子が電源電位ＶＤＤに接続された第２のＮＭＯＳトランジスタＱ８と、ゲート端子およびドレイン端子が第２のＮＭＯＳトランジスタＱ８のソース端子に接続され、ソース端子が第１のＮＭＯＳトランジスタＱ６のゲート端子に接続された第３のＮＭＯＳトランジスタＱ９とから構成される。
【００４２】
本実施の形態は、第２のＮＭＯＳトランジスタＱ８のソース端子と第１のＮＭＯＳトランジスタＱ６のゲート端子との間に、ダイオード接続した第３のＮＭＯＳトランジスタＱ９を挿入した点が第６の実施の形態と異なる。
本実施の形態では、入力端子ＩＮの電圧からＮＭＯＳトランジスタの閾値電圧の２段分降下した電圧により第１のＮＭＯＳトランジスタＱ６の電流が制御される。このような構成により、本実施の形態では、第６の実施の形態に比べて、第１のＮＭＯＳトランジスタＱ６に流れる電流を小さくすることができ、閾値回路の消費電力を低減することができる。
【００４３】
なお、ダイオード接続した第３のＮＭＯＳトランジスタＱ９を直列に複数個接続して第３のＮＭＯＳトランジスタＱ９の数を増やすと、第１のＮＭＯＳトランジスタＱ６のゲート電圧を下げることができるので、第１のＮＭＯＳトランジスタＱ６に流れる電流をさらに小さくすることができる。
【００４４】
［第８の実施の形態］
次に、本発明の第８の実施の形態について説明する。図８は本発明の第８の実施の形態に係る閾値回路の構成を示す回路図である。
本実施の形態の閾値回路は、第１のＰＭＯＳトランジスタＱ１と、第２のＰＭＯＳトランジスタＱ２と、第３のＰＭＯＳトランジスタＱ３と、第１のＮＭＯＳトランジスタＱ６と、第２のＮＭＯＳトランジスタＱ８と、第３のＮＭＯＳトランジスタＱ９と、第１の端子が第１のＮＭＯＳトランジスタＱ６のゲート端子と第３のＮＭＯＳトランジスタＱ９のソース端子との接続点に接続され、第２の端子が接地電位に接続され、制御端子が初期化端子ＲＳＴに接続されたスイッチＳＷ１とから構成される。
【００４５】
本実施の形態は、第１のＮＭＯＳトランジスタＱ６のゲート端子の電圧を初期化するスイッチＳＷ１を備える点が第７の実施の形態と異なる。
本実施の形態の動作について説明する。センサノードの初期化時に図示しない制御回路から初期化端子ＲＳＴに与えられる初期化信号によりスイッチＳＷ１がオン状態となり、第１のＮＭＯＳトランジスタＱ６のゲート端子が接地電位となって、第１のＮＭＯＳトランジスタＱ６がオフ状態となる。その後、制御回路はスイッチＳＷ１をオフ状態にし、閾値回路は入力信号待ちの状態となる。以後の動作は、第５〜第７の実施の形態と同様である。
【００４６】
本実施の形態では、第１のＮＭＯＳトランジスタＱ６のゲート端子の電圧が雑音等により高くなってしまった場合でも、センサノードが初期化される際に第１のＮＭＯＳトランジスタＱ６のゲート端子を初期化することで、第１のＮＭＯＳトランジスタＱ６に流れる電流が増加することを防ぐことができる。
【００４７】
なお、第１〜第８の実施の形態では、閾値回路をセンサノードに適用する例について説明しているが、これに限るものではなく、本発明をセンサノード以外に適用することも可能である。
【産業上の利用可能性】
【００４８】
本発明は、センサノード等に用いる閾値回路に適用することができる。
【符号の説明】
【００４９】
Ｑ１，Ｑ２，Ｑ３…ＰＭＯＳトランジスタ、Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ９…ＮＭＯＳトランジスタ、Ｉ１，Ｉ２…電流制限部、ＳＷ１…スイッチ、ＩＮ…入力端子、ＯＵＴ…出力端子、ＲＳＴ…初期化端子。
【特許請求の範囲】
【請求項１】
ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続された第１の第１極性トランジスタと、
ゲート端子が前記入力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子に接続され、ドレイン端子が出力端子に接続された第２の第１極性トランジスタと、
ゲート端子が前記出力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子と前記第２の第１極性トランジスタのソース端子との接続点に接続され、ドレイン端子が第２の共通電位に接続された第３の第１極性トランジスタと、
第１の端子が前記出力端子に接続され、第２の端子が前記第２の共通電位に接続され、前記第１の端子から前記第２の端子に流れる電流を制限する電流制限部とを備えることを特徴とする閾値回路。
【請求項２】
請求項１記載の閾値回路において、
前記電流制限部は、ゲート端子が前記第２の共通電位または前記第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタで構成されることを特徴とする閾値回路。
【請求項３】
請求項１記載の閾値回路において、
前記電流制限部は、前記入力端子の電圧に基づいて制御され、前記入力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とする閾値回路。
【請求項４】
請求項３記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、
ゲート端子およびドレイン端子が前記入力端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第２の第２極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項５】
請求項３記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、
ゲート端子が前記入力端子に接続され、ドレイン端子が前記第１の共通電位に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された第２の第２極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項６】
請求項５記載の閾値回路において、
前記電流制限部は、さらに、前記第２の第２極性トランジスタのソース端子と前記第１の第２極性トランジスタのゲート端子との間に挿入され、ゲート端子およびドレイン端子が前記第２の第２極性トランジスタのソース端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタを備えることを特徴とする閾値回路。
【請求項７】
請求項４乃至６のいずれか１項に記載の閾値回路において、
さらに、初期化時に前記第１の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【請求項１】
ゲート端子が入力端子に接続され、ソース端子が第１の共通電位に接続された第１の第１極性トランジスタと、
ゲート端子が前記入力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子に接続され、ドレイン端子が出力端子に接続された第２の第１極性トランジスタと、
ゲート端子が前記出力端子に接続され、ソース端子が前記第１の第１極性トランジスタのドレイン端子と前記第２の第１極性トランジスタのソース端子との接続点に接続され、ドレイン端子が第２の共通電位に接続された第３の第１極性トランジスタと、
第１の端子が前記出力端子に接続され、第２の端子が前記第２の共通電位に接続され、前記第１の端子から前記第２の端子に流れる電流を制限する電流制限部とを備えることを特徴とする閾値回路。
【請求項２】
請求項１記載の閾値回路において、
前記電流制限部は、ゲート端子が前記第２の共通電位または前記第２の共通電位から第２極性トランジスタの閾値電圧までの範囲で設定された固定電位に接続され、ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタで構成されることを特徴とする閾値回路。
【請求項３】
請求項１記載の閾値回路において、
前記電流制限部は、前記入力端子の電圧に基づいて制御され、前記入力端子の電圧変化に応じて電流値をピコアンペアレベルからマイクロアンペアレベルに増加させることを特徴とする閾値回路。
【請求項４】
請求項３記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、
ゲート端子およびドレイン端子が前記入力端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第２の第２極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項５】
請求項３記載の閾値回路において、
前記電流制限部は、
ドレイン端子が前記出力端子に接続され、ソース端子が前記第２の共通電位に接続された第１の第２極性トランジスタと、
ゲート端子が前記入力端子に接続され、ドレイン端子が前記第１の共通電位に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された第２の第２極性トランジスタとから構成されることを特徴とする閾値回路。
【請求項６】
請求項５記載の閾値回路において、
前記電流制限部は、さらに、前記第２の第２極性トランジスタのソース端子と前記第１の第２極性トランジスタのゲート端子との間に挿入され、ゲート端子およびドレイン端子が前記第２の第２極性トランジスタのソース端子に接続され、ソース端子が前記第１の第２極性トランジスタのゲート端子に接続された１以上の第３の第２極性トランジスタを備えることを特徴とする閾値回路。
【請求項７】
請求項４乃至６のいずれか１項に記載の閾値回路において、
さらに、初期化時に前記第１の第２極性トランジスタのゲート端子の電圧を前記第２の共通電位にする初期化スイッチを備えることを特徴とする閾値回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２５８７１７（Ｐ２０１０−２５８７１７Ａ）
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願番号】特願２００９−１０５６８９（Ｐ２００９−１０５６８９）
【出願日】平成２１年４月２３日（２００９．４．２３）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人科学技術振興機構、「フルワイヤレス端末および極低ビットイベント表現の研究開発」委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【公開日】平成２２年１１月１１日（２０１０．１１．１１）
【国際特許分類】
【出願日】平成２１年４月２３日（２００９．４．２３）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、独立行政法人科学技術振興機構、「フルワイヤレス端末および極低ビットイベント表現の研究開発」委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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