電子回路、電子回路を備えた電子装置
【課題】ＬＮＡのスイッチング動作で発生するノイズの影響を軽減し、低消費電力で高感度のＵＷＢ−ＩＲ受信装置を実現する。
【解決手段】平衡型の差動信号である入力信号ｃ１及び入力信号ｃ２と、入力端子２０１に入力信号ｃ１がインピーダンス素子１２１を介して入力され、入力端子２０２に入力信号ｃ２がインピーダンス素子１２２を介して入力され、出力信号ｅ１＝ｃ１2＋ｃ２2を出力する包絡線検出回路２００と、入力端子３０１に入力信号ｃ１がインピーダンス素子１２３を介して入力され、入力端子３０２に入力信号ｃ２がインピーダンス素子１２４を介して入力され、入力端子３０１と入力端子３０２とが短絡線３０３により短絡され、出力信号ｅ２＝２（（ｃ１＋ｃ２）／２）2を出力する包絡線検出回路２００と同等な特性を有する包絡線検出回路３００と、出力信号ｅ１と出力信号ｅ２とから差動信号ｇを生成する差動回路６００と、を含む電子回路１。
【解決手段】平衡型の差動信号である入力信号ｃ１及び入力信号ｃ２と、入力端子２０１に入力信号ｃ１がインピーダンス素子１２１を介して入力され、入力端子２０２に入力信号ｃ２がインピーダンス素子１２２を介して入力され、出力信号ｅ１＝ｃ１2＋ｃ２2を出力する包絡線検出回路２００と、入力端子３０１に入力信号ｃ１がインピーダンス素子１２３を介して入力され、入力端子３０２に入力信号ｃ２がインピーダンス素子１２４を介して入力され、入力端子３０１と入力端子３０２とが短絡線３０３により短絡され、出力信号ｅ２＝２（（ｃ１＋ｃ２）／２）2を出力する包絡線検出回路２００と同等な特性を有する包絡線検出回路３００と、出力信号ｅ１と出力信号ｅ２とから差動信号ｇを生成する差動回路６００と、を含む電子回路１。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路、及び電子回路を備えた電子装置、特にＵＷＢ（Ultra Wide Band）信号を受信する電子装置に関する。
【背景技術】
【０００２】
受信された信号の包絡線を検出しベースバンド信号を復調する回路は、古くから使用されており様々な回路が考え出されている。包絡線は、信号の尖頭値を結んだものであり交流成分の絶対値を平滑化して得られる。また、信号を二乗し平滑化して包絡線検出に替える方法も古くからあり、「二乗検波」などと呼ばれている。例えば特許文献１には、信号の二乗値を得る二乗検出回路と、二乗検出回路を使った振幅検波の方法が記載されている。
【０００３】
また、ＵＷＢ信号、特に搬送波を用いないＩＲ（Impulse Radio）によるＵＷＢ通信（以下「ＵＷＢ−ＩＲ」通信と言う）においても包絡線検出を使った受信機があり、例えば特許文献２または特許文献３においてその有効性が記載されている。これらの特許文献２または特許文献３では、整流回路と積分回路が用いられているが、これは信号の交流成分の絶対値を平滑化して包絡線を求めるものである。以降、変調された搬送波（経時的に振幅が変化する高周波の信号）についてその包絡線を検出する作用を「包絡線検出」と呼ぶことにする。また、ＵＷＢ−ＩＲ受信機において二乗検波を用いた例は見当たらない。
【０００４】
ところで非特許文献１には、ＵＷＢ−ＩＲの信号が断続的であり、信号がないときには送受信回路において電源を遮断して装置の消費電力を低減させる技術について開示されている。
【０００５】
【特許文献１】特開平４−１７０８０７号公報
【特許文献２】特開２００４−３２００８３号公報
【特許文献３】特開２００５−２５２７４０号公報
【非特許文献１】A CMOS IMPULSE RADIO ULTRA-WIDEBAND TRANCEIVER FOR １Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS T.Terada et.al, 2005 Symposium on VLSI Circuits Digest of Technical Papers,pp.30-33
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＵＷＢ−ＩＲ受信装置において信号の断続性を利用し、機器の消費電力を低減しようとすると大きな困難が伴う。図７は、従来の技術における課題を説明するための回路図、図８は従来の技術における課題を説明するためのタイミング図である。
【０００７】
図７に示すように、従来の電子回路７は、スイッチング動作が可能な低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）１００と、包絡線検出回路２００と、から構成されている。
【０００８】
ＬＮＡ１００は、電源電圧線ｖｄｄと接地電位との間に直列に接続されたインダクタ１０７と抵抗１０５とＮＭＯＳトランジスタ１０３，１０１と、電源電圧線ｖｄｄと接地電位との間に直列に接続されたインダクタ１０８と抵抗１０６とＮＭＯＳトランジスタ１０４，１０２と、から構成されるカスコート増幅回路を含んでいる。ＬＮＡ１００は、さらに、入力端子Ｉｎ１とＮＭＯＳトランジスタ１０１のゲート端子との間に直列に接続されたコンデンサ１０９とインダクタ１１０と、入力端子Ｉｎ２とＮＭＯＳトランジスタ１０２のゲート端子との間に直列に接続されたコンデンサ１１２とインダクタ１１３と、バイアス電圧端子ｂｓ１とコンデンサ１０９及びインダクタ１１０の接続線との間に接続された抵抗１１１と、バイアス電圧端子ｂｓ１とコンデンサ１１２及びインダクタ１１３の接続線との間に接続された抵抗１１４と、を含んでいる。また、ＮＭＯＳトランジスタ１０３，１０４のゲート端子は、入力端子ｂｓ０に接続されている。
【０００９】
ＬＮＡ１００は、入力端子Ｉｎ１，Ｉｎ２に入力される平衡型の差動信号ａ１，ａ２を増幅し、インダクタ１０８と抵抗１０６との接続線に接続された出力線１１５及びインダクタ１０７と抵抗１０５との接続線に接続された出力線１１６からそれぞれ差動信号ｃ１，ｃ２を出力する。
【００１０】
ＬＮＡ１００は、入力端子ｂｓ０に印加される電圧Ｖｂを制御することによってＬＮＡ１００に流れる電流を制御することができる。つまり、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも低く（Ｌレベル）すれば、ＮＭＯＳトランジスタ１０３，１０４は遮断されるので、ＬＮＡ１００に流れる電流は０となる。一方、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも高くＮＭＯＳトランジスタ１０３，１０４がカスコード段として作動するバイアス電圧値（Ｈレベル）に設定すれば、ＬＮＡ１００はカスコード増幅回路として作動する。抵抗１０５，１０６は、ＬＮＡ１００を安定化するために用いられる。カスコード段によって増幅された電流信号は、インダクタ１０７，１０８によって電圧に変換され、差動出力として出力線１１５，１１６から差動信号ｃ１，ｃ２として出力される。
【００１１】
包絡線検出回路２００は、電源電圧線ｖｄｄとＮＭＯＳトランジスタ２１６を介した接地電位との間に直列に接続されたＰＭＯＳトランジスタ２１１，２１３と、電源電圧線ｖｄｄとＮＭＯＳトランジスタ２１６を介した接地電位との間に直列に接続されたＰＭＯＳトランジスタ２１２，２１４と、から構成されるカスコード増幅回路を含んでいる。
【００１２】
ＮＭＯＳトランジスタ２１６のゲート端子は、バイアス電圧端子ｂｓ２に接続され、ＮＭＯＳトランジスタ２１６のドレイン端子及びＰＭＯＳトランジスタ２１３，２１４のドレイン端子に接続された出力線２１５及び出力端子ＯｕｔからＬＮＡ１００の出力線１１５，１１６から出力された差動信号ｃ１，ｃ２の２乗和信号ｅ＝ｃ１2＋ｃ２2を出力する。ＰＭＯＳトランジスタ２１３，２１４のゲート端子は、バイアス電圧端子ｂｓ３に接続されている。ＰＭＯＳトランジスタ２１１のゲート端子は、コンデンサ１２１を介して出力線１１５と接続され、ＰＭＯＳトランジスタ２１２のゲート端子は、コンデンサ１２２を介して出力線１１６と接続されている。また、ＰＭＯＳトランジスタ２１１のゲート端子は、抵抗２１７を介してバイアス電圧端子ｂｓ４に接続され、ＰＭＯＳトランジスタ２１２のゲート端子は、抵抗２１８を介してバイアス電圧端子ｂｓ４に接続されている。
【００１３】
ここで、差動信号ｃ１，ｃ２の電圧の交流成分をそれぞれｖ１，ｖ２、バイアス電圧端子ｂｓ４に印加されるバイアス電圧をＶｂｓ４、ＰＭＯＳトランジスタ２１１，２１２の閾値電圧をＶｔ、チャネル幅をＷ、チャネル長をＬ、キャリア移動度をμ、単位面積あたりのゲート容量をＣ、比例定数をβ＝μＣ（Ｗ／Ｌ）、ＰＭＯＳトランジスタ２１３，２１４がバイアス電圧端子ｂｓ３に印加される電圧によってバイアスされ飽和領域で動作しているとすると、ＰＭＯＳトランジスタ２１１，２１２に流れるドレイン電流Ｉｄ１、Ｉｄ２は、それぞれ、
Ｉｄ１＝（１／２）β（Ｖｂｓ４＋ｖ１−Ｖｔ）2 ・・・（式１）
Ｉｄ２＝（１／２）β（Ｖｂｓ４＋ｖ２−Ｖｔ）2 ・・・（式２）
となる。この合計の電流がトランジスタ２１６による電流源負荷に流れ込み大きな電圧信号に変換されて取り出すことができる。
【００１４】
今、差動信号ｃ１，ｃ２を同相成分のない理想的な平衡信号として、それぞれｖ１＝ｖ０，ｖ２＝−ｖ０とすると、
Ｉ０＝Ｉｄ１＋Ｉｄ２＝β｛ｖ０2＋（Ｖｂｓ４−Ｖｔ）2｝ ・・・（式３）
となる。
【００１５】
ＰＭＯＳトランジスタ２１３，２１４は、ＰＭＯＳトランジスタ２１１，２１２のドレイン電圧変化を減少させ、チャネル長変調と呼ばれる現象によりＰＭＯＳトランジスタ２１１，２１２のドレイン電流が減少する（等価的にそのように見える）のを防いで（式３）の精度をより高める働きをする。
【００１６】
（式３）の右辺の（Ｖｂｓ４−Ｖｔ）2は直流成分であり、変化分のみを取り出せば包絡線検出回路２００に入力された入力信号ｖ０の二乗値を取り出せる。（Ｖｂｓ４−Ｖｔ）2の直流成分は、コンデンサ１２１，１２２により簡単に排除できる。バイアス電圧Ｖｂｓ４は、どのように選んでも誤差項としては簡単に排除できる直流成分しか残らないので、ＰＭＯＳトランジスタ２１１，２１２を安定的に動作させる領域に設定することが可能である。
【００１７】
しかしながら、入力端子ｂｓ０に印加する電圧ＶｂによりＬＮＡ１００にスイッチング動作を行わせようとすると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２は理想的な平衡信号とならず、大きな同相成分がノイズとして混入するため、ノイズを排除することができない。
【００１８】
ここで、図８を参照して、ＬＮＡ１００をスイッチング動作させた場合について説明する。
【００１９】
図８に示すように、先ず、時点ｔ０〜ｔ１の期間に”１”のデータを示す（パルスがある）差動信号ａ１，ａ２が入力されるので、時点ｔ０に入力端子ｂｓ０に印加する電圧ＶｂをＬレベルからＨレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ０が発生し、２乗和信号ｅにもノイズｎ０が発生する。次に、時点ｔ１〜ｔ２の期間にＬＮＡ１００を休止状態にするために電圧ＶｂをＨレベルからＬレベルに遷移すると、差動信号ｃ１，ｃ２にノイズｎ１が発生し、２乗和信号ｅにもノイズｎ１が発生する。次に、時点ｔ２〜ｔ３の期間に”０”のデータを示す（パルスがない）差動信号ａ１，ａ２が入力されるが、時点ｔ２に入力端子ｂｓ０に印加する電圧ＶｂをＨレベルからＬレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ２が発生し、２乗和信号ｅにもノイズｎ２が発生する。
【００２０】
このように、ＬＮＡ１００を電圧Ｖｂによりスイッチング動作をさせる毎にノイズが発生するため、差動信号ａ１，ａ２の正しいデータを判読することができなくなる。つまり、電子回路７の低消費電力化のためにＬＮＡ１００のスイッチング動作をすることが、信号判読の感度劣化に繋がってしまうという課題がある。
【課題を解決するための手段】
【００２１】
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００２２】
［適用例１］
平衡型の差動信号である第１の入力信号及び第２の入力信号と、第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号の２乗と前記第２の入力信号の２乗との和である第１の出力信号を前記第１の出力端子から出力する第１の包絡線検出回路と、第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を２乗した値の２倍となる第２の出力信号を前記第２の出力端子から出力する第２の包絡線検出回路と、前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、を含む、ことを特徴とする電子回路。
【００２３】
この構成によれば、第１の包絡線検出回路によって第１の入力信号の電位ｖ１及び第２の入力信号の電位ｖ２からｖ１2＋ｖ２2が得られ、また第２の包絡線検出回路によって（ｖ１＋ｖ２）2／２を得る。両者の差は（ｖ１−ｖ２）2／２となる。今ｖ１，ｖ２を同相成分ｖｃと差動成分（信号）ｖｓを用いてｖ１＝ｖｃ＋ｖｓ、ｖ２＝ｖｃ−ｖｓとすれば、上記差の信号は２ｖｓ2となり、スイッチング動作などで混入する同相のノイズ成分を排除し、信号の２乗値だけを取りだすことができる。この回路を使ってＵＷＢ信号等の二乗検出を行うことが可能となる。
【００２４】
［適用例２］
上記に記載の電子回路において、前記第１の包絡線検出回路及び前記第２の包絡線検出回路は同等な特性を有し、ゲート端子に前記第１の入力信号が入力され、ソース端子が第１の電位線に接続された第１の電界効果型トランジスタと、ゲート端子に前記第２の入力信号が入力され、ソース端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、ソース端子が前記第１の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が所定の電位にバイアスされた第３の電界効果型トランジスタと、ソース端子が前記第２の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が前記所定の電位にバイアスされた第４の電界効果型トランジスタと、前記第３の電界効果型トランジスタのドレイン端子と前記第４の電界効果型トランジスタのドレイン端子とを接続して出力信号を出力する出力線と、を含み、前記第２の包絡線検出回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、ことを特徴とする電子回路。
【００２５】
この構成によれば、カスコード接続されたトランジスタの二乗特性によって、簡単に信号の２乗値を高感度で検出することが可能である。また電子回路は、電界効果型トランジスタで構成でき、ＰＮ接合を用いないために通常のＣＭＯＳ半導体プロセスによるオンチップ化が可能である。回路構成も極めてシンプルであり、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能であり、ＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。システム一体化が容易な包絡線検出回路が実現できる。
【００２６】
［適用例３］
平衡型の差動信号である第１の入力信号及び第２の入力信号と、第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号とを比較し大きい方の信号を選択し増幅した第１の出力信号を前記第１の出力端子から出力する第１の増幅回路と、第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を増幅した第２の出力信号を前記第２の出力端子から出力する前記第１の増幅回路と同等な特性を有する第２の増幅回路と、前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、を含む、ことを特徴とする電子回路。
【００２７】
この構成によれば、第１の増幅回路によって第１の入力信号の電位ｖ１及び第２の入力信号の電位ｖ２からレベルの高い方（または低い方）が得られる。すなわち、ｖ１，ｖ２を同相成分ｖｃと差動成分（信号）ｖｓを用いてｖ１＝ｖｃ＋ｖｓ、ｖ２＝ｖｃ−ｖｓとすれば、第１の増幅回路の出力は、ｖｃ＋｜ｖｓ｜（または、低い方を取ったときｖｃ−｜ｖｓ｜）と表すことができる（｜ｖｓ｜は、ｖｓの絶対値）。また、第２の増幅回路によってｖｃを得ることができる。両者の差は、｜ｖｓ｜となる。これによって、スイッチングなどで混入する同相のノイズ成分を排除し、信号の絶対値だけを取りだすことが可能となる。この回路を使ってＵＷＢ信号等の包絡線検出（全波整流）を行うことが可能となる。
【００２８】
［適用例４］
上記に記載の電子回路において、前記第１の増幅回路及び前記第２の増幅回路は同等な特性を有し、ゲート端子に前記第１の入力信号が入力され、ドレイン端子が第１の電位線に接続された第１の電界効果型トランジスタと、ゲート端子に前記第２の入力信号が入力され、ドレイン端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、前記第１の電界効果型トランジスタのソース端子と前記第２の電界効果型トランジスタのソース端子とを接続して出力信号を出力する出力線と、を含み、前記第２の増幅回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、ことを特徴とする電子回路。
【００２９】
この構成によれば、共通の出力負荷を駆動する第１の電界効果型トランジスタ及び第２の電界効果型トランジスタのソースフォロワ接続によって、簡単に信号の絶対値を高感度で検出することが可能である。また、電子回路は、電界効果型トランジスタで構成でき、ＰＮ接合を用いないために通常のＣＭＯＳ半導体プロセスによるオンチップ化が可能である。回路構成も極めてシンプルであり、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能であり、ＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。システム一体化が容易な包絡線検出回路が実現できる。
【００３０】
［適用例５］
上記に記載の電子回路を備えて構成されることを特徴とする電子装置。
【００３１】
この構成によれば、電子回路によって簡単に信号の二乗値、あるいは絶対値を検出することができる。また、二乗検波あるいは包絡線検波を用いる受信装置などの簡単かつ低電力の電子装置を実現できる。
【００３２】
［適用例６］
上記に記載の電子装置において、前記電子装置は、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えることを特徴とする電子装置。
【００３３】
この構成によれば、電子回路によって簡単に信号の二乗値をあるいは絶対値を検出することができる。特に、ＵＷＢ信号が担うパルスを検出する受信装置で簡単かつ低電力の電子装置を実現できる。
【００３４】
［適用例７］
上記に記載の電子装置において、少なくともその一部にＵＷＢ信号のあるときにのみ電源供給される回路部分とそのためのスイッチ回路を備えることを特徴とする電子装置。
【００３５】
この構成によれば、回路のスイッチング等による同相ノイズを排除し、信号の二乗検波や包絡線検波ができるので、ＵＷＢ−ＩＲ信号のような断続的なパルス信号を受信する際において、信号が存在する（と期待される）時にのみ受信装置の低雑音増幅回路（ＬＮＡ）などの回路電源を入れればよく、そのほかのときは受信機電源をオフすることが可能となり装置の消費電力を大幅に削減することが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、電子回路の実施形態について図面に従って説明する。
【００３７】
（第１実施形態）
＜電子回路の構成＞
先ず、第１実施形態に係る電子回路の構成について、図１および図２を参照して説明する。図１は、第１実施形態に係る電子回路の構成を示す回路図であり、図２は、第１実施形態に係る電子回路の動作を説明する波形図である。
【００３８】
図１に示すように、電子回路１は、スイッチング動作が可能な低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）１００と、第１の包絡線検出回路である包絡線検出回路２００と、第２の包絡線検出回路である包絡線検出回路３００と、差動回路６００と、から構成されている。
【００３９】
ＬＮＡ１００は、第１の電位線である電源電圧線ｖｄｄと接地電位線ＧＮＤとの間に直列に接続されたインダクタ１０７と抵抗１０５とＮＭＯＳトランジスタ１０３，１０１と、電源電圧線ｖｄｄと接地電位線ＧＮＤとの間に直列に接続されたインダクタ１０８と抵抗１０６とＮＭＯＳトランジスタ１０４，１０２と、から構成されるカスコート増幅回路を含んでいる。ＬＮＡ１００は、さらに、入力端子Ｉｎ１とＮＭＯＳトランジスタ１０１のゲート端子との間に直列に接続されたコンデンサ１０９及びインダクタ１１０と、入力端子Ｉｎ２とＮＭＯＳトランジスタ１０２のゲート端子との間に直列に接続されたコンデンサ１１２及びインダクタ１１３と、バイアス電圧端子ｂｓ１とコンデンサ１０９及びインダクタ１１０の接続線との間に接続された抵抗１１１と、バイアス電圧端子ｂｓ１とコンデンサ１１２及びインダクタ１１３の接続線との間に接続された抵抗１１４と、を含んでいる。また、ＮＭＯＳトランジスタ１０３，１０４のゲート端子は、入力端子ｂｓ０に接続されている。
【００４０】
ＬＮＡ１００は、入力端子Ｉｎ１，Ｉｎ２に入力される平衡型の差動信号ａ１（第１の入力信号），ａ２（第２の入力信号）を増幅し、インダクタ１０８と抵抗１０６との接続線に接続された出力線１１５及びインダクタ１０７と抵抗１０５との接続線に接続された出力線１１６からそれぞれ差動信号ｃ１，ｃ２を出力する。
【００４１】
ＬＮＡ１００は、入力端子ｂｓ０に印加される電圧Ｖｂを制御することによってＬＮＡ１００に流れる電流を制御することができる。つまり、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも低い電圧値（Ｌレベル）に設定すれば、ＮＭＯＳトランジスタ１０３，１０４は遮断されるので、ＬＮＡ１００に流れる電流は０となる。一方、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも高くＮＭＯＳトランジスタ１０３，１０４がカスコード段として作動するバイアス電圧値（Ｈレベル）に設定すれば、ＬＮＡ１００はカスコード増幅回路として作動する。抵抗１０５，１０６は、ＬＮＡ１００を安定化するために用いられる。カスコード段によって増幅された電流信号は、インダクタ１０７，１０８によって電圧に変換され、差動出力として出力線１１５，１１６から差動信号ｃ１，ｃ２として出力される。
【００４２】
包絡線検出回路２００は、第１の入力端子２０１と第２の入力端子２０２と第１の出力端子２０４とを有し、第１の入力端子２０１には、第１の入力信号である差動信号ｃ１が第１のインピーダンス素子であるコンデンサ１２１を介して入力され、第２の入力端子２０２には、第２の入力信号である差動信号ｃ２が第２のインピーダンス素子であるコンデンサ１２２を介して入力され、第１の出力端子２０４から差動信号ｃ１の２乗と差動信号ｃ２の２乗との和である第１の出力信号ｅ１（＝ｃ１2＋ｃ２2）を出力する。
【００４３】
包絡線検出回路３００は、第３の入力端子３０１と第４の入力端子３０２と第２の出力端子３０４とを有し、第３の入力端子３０１には、差動信号ｃ１が第３のインピーダンス素子であるコンデンサ１２３を介して入力され、第４の入力端子３０２には、差動信号ｃ２が第４のインピーダンス素子であるコンデンサ１２４を介して入力され、第３の入力端子３０１と第４の入力端子３０２とが短絡線３０３により短絡され、第２の出力端子３０４から差動信号ｃ１と差動信号ｃ２との平均を２乗した値の２倍となる第２の出力信号ｅ２（＝２（（ｃ１＋ｃ２）／２）2を出力する。
【００４４】
包絡線検出回路２００と包絡線検出回路３００とは、同等な特性を有する。また、コンデンサ１２１〜１２４は、すべて同じ定数とする。
【００４５】
包絡線検出回路２００（または包絡線検出回路３００）は、第１の電界効果型トランジスタであるＰＭＯＳトランジスタ２１１と、第２の電界効果型トランジスタであるＰＭＯＳトランジスタ２１２と、第３の電界効果型トランジスタであるＰＭＯＳトランジスタ２１３と、第４の電界効果型トランジスタであるＰＭＯＳトランジスタ２１４と、信号加算部を構成するＮＭＯＳトランジスタ２１６と、を含んで構成されている。
【００４６】
ＰＭＯＳトランジスタ２１１は、ゲート端子に第１の入力信号である差動信号ｃ１がコンデンサ１２１（またはコンデンサ１２３）を介して第１の入力端子２０１（または第３の入力端子３０１）から入力され、ソース端子が第１の電位線である電源電圧線ｖｄｄに接続されている。ＰＭＯＳトランジスタ２１２は、ゲート端子に第２の入力信号である差動信号ｃ２がコンデンサ１２２（またはコンデンサ１２４）を介して第２の入力端子２０２（または第４の入力端子３０２）から入力され、ソース端子が第１の電位線である電源電圧線ｖｄｄに接続されている。ＰＭＯＳトランジスタ２１３は、ソース端子がＰＭＯＳトランジスタ２１１のドレイン端子と接続され、ゲート端子が所定の電位を供給するバイアス電圧端子ｂｓ３と接続されている。ＰＭＯＳトランジスタ２１４は、ソース端子がＰＭＯＳトランジスタ２１２のドレイン端子と接続され、ゲート端子がバイアス電圧端子ｂｓ３と接続されている。
【００４７】
ＰＭＯＳトランジスタ２１３及びＰＭＯＳトランジスタ２１４のドレイン端子は、出力線２１５に接続されている。ＮＭＯＳトランジスタ２１６は、ソース端子が接地電位線ＧＮＤに接続され、ドレイン端子が出力線２１５に接続され、ゲート端子がバイアス電圧端子ｂｓ２に接続されている。出力線２１５は、第１の出力端子２０４（または第２の出力端子３０４）と接続されている。ＰＭＯＳトランジスタ２１１のゲート端子は、抵抗２１７を介してバイアス電圧端子ｂｓ４に接続されている。ＰＭＯＳトランジスタ２１２のゲート端子は、抵抗２１８を介してバイアス電圧端子ｂｓ４に接続されている。
【００４８】
差動回路６００は、第１の出力信号ｅ１と第２の出力信号ｅ２とから差動出力信号ｆ１，ｆ２を出力する差動増幅器６０１と、差動出力信号ｆ１，ｆ２から出力信号ｇを出力する差動増幅器６０２と、から構成されている。
【００４９】
ここで、差動信号ｃ１，ｃ２の電圧をそれぞれｖ１，ｖ２、バイアス電圧端子ｂｓ４に印加されるバイアス電圧をＶｂｓ４、ＰＭＯＳトランジスタ２１１，２１２の閾値電圧をＶｔ、チャネル幅をＷ、チャネル長をＬ、キャリア移動度をμ、単位面積あたりのゲート容量をＣ、比例定数をβ＝μＣ（Ｗ／Ｌ）、ＰＭＯＳトランジスタ２１３，２１４がバイアス電圧端子ｂｓ３に印加される電圧によってバイアスされ飽和領域で動作しているとすると、ＰＭＯＳトランジスタ２１１，２１２に流れるドレイン電流Ｉｄ１，Ｉｄ２は、それぞれ、
Ｉｄ１＝（１／２）β（Ｖｂｓ４＋ｖ１−Ｖｔ）2 ・・・（式１）
Ｉｄ２＝（１／２）β（Ｖｂｓ４＋ｖ２−Ｖｔ）2 ・・・（式２）
となる。ドレイン電流Ｉｄ１，Ｉｄ２の合計の電流は、ＮＭＯＳトランジスタ２１６による電流源負荷に流れ込み、大きな電圧信号に変換されて取り出すことができる。
【００５０】
今、差動信号ｃ１，ｃ２を同相成分のない理想的な平衡信号として、それぞれｖ１＝ｖ０，ｖ２＝−ｖ０とすると、
Ｉ０＝Ｉｄ１＋Ｉｄ２＝β｛ｖ０2＋（Ｖｂｓ４−Ｖｔ）2｝ ・・・（式３）
となる。
【００５１】
ＰＭＯＳトランジスタ２１３，２１４は、ＰＭＯＳトランジスタ２１１，２１２のドレイン電圧変化を減少させ、チャネル長変調と呼ばれる現象によりＰＭＯＳトランジスタ２１１，２１２のドレイン電流が減少するのを防ぐので、（式３）の精度をより高める働きをする。
【００５２】
（式３）の右辺の（Ｖｂｓ４−Ｖｔ）2は、直流成分であり、変化分のみを取り出せば包絡線検出回路２００に入力された入力信号ｖ０の二乗値を取り出せる。（Ｖｂｓ４−Ｖｔ）2の直流成分は、コンデンサ１２１，１２２により簡単に排除できるので、バイアス電圧Ｖｂｓ４に依存することがなく、ＰＭＯＳトランジスタ２１１，２１２を安定的に動作させる領域に設定することが可能である。
【００５３】
ＬＮＡ１００の入力端子Ｉｎ１，Ｉｎ２に印加される入力信号電圧を±ｖｉ、スイッチング動作によって生じるＬＮＡ１００の同相ノイズ成分をｖｎ、ＬＮＡ１００の電圧増幅度をＧとすると、ｖ０＝Ｇ×ｖｉとなるので、ＬＮＡ１００から出力される差動信号ｃ１，ｃ２の電圧ｖ１，ｖ２は、 ｖ１＝ｖｎ＋Ｇ×ｖｉ＝ｖｎ＋ｖ０ ・・・（式４）
ｖ２＝ｖｎ−Ｇ×ｖｉ＝ｖｎ−ｖ０ ・・・（式５）
と表すことができる。
【００５４】
このとき包絡線検出回路２００のＮＭＯＳトランジスタ２１６のドレイン電流Ｉ０は、 Ｉ０＝β｛ｖ０2＋（Ｖｂ＋ｖｎ−Ｖｔ）2｝ ・・・（式６）
となる。
【００５５】
このドレイン電流Ｉ０は、ＮＭＯＳトランジスタ２１６の働きによって電圧に変換され、差動増幅器６０１に入力される。ＮＭＯＳトランジスタ２１６の等価的な動インピーダンスをＺとすると、電圧信号として、
ｖａ１＝Ｚ×Ｉ０＝Ｚ×β｛ｖ０2＋（Ｖｂ＋ｖｎ−Ｖｔ）2｝ ・・・（式７）
が差動増幅器６０１に入力される。
【００５６】
包絡線検出回路３００は、短絡線３０３によってＰＭＯＳトランジスタ２１１，２１２のゲート端子が短絡されているので、包絡線検出回路３００のＰＭＯＳトランジスタ２１１，２１２のゲート端子には、コンデンサ１２３，１２４を介してＬＮＡ１００の出力線１１５，１１６からの差動信号ｃ１，ｃ２の平均値（（ｖ１＋ｖ２）／２）＝ｖｎが印加されるので、包絡線検出回路３００のＰＭＯＳトランジスタ２１１，２１２のドレイン電流Ｉｄは、どちらも、
Ｉｄ＝（１／２）β（Ｖｂ＋ｖｎ−Ｖｔ）2 ・・・（式８）
となる。
【００５７】
従って、包絡線検出回路３００のＮＭＯＳトランジスタ２１６に流れる電流は、
２×Ｉｄ＝β（Ｖｂ＋ｖｎ−Ｖｔ）2 ・・・（式９）
となる。この電流信号２×Ｉｄは、ＮＭＯＳトランジスタ２１６の働きによって電圧に変換され、差動増幅器６０１に入力される。ＮＭＯＳトランジスタ２１６の等価的な動インピーダンスをＺとすると、電圧信号として、
ｖａ２＝２ＺＩｄ＝Ｚβ（Ｖｂ＋ｖｎ−Ｖｔ）2 ・・・（式１０）
が差動増幅器６０１に入力される。
【００５８】
差動増幅器６０１は、上記（式７）及び（式１０）の電圧ｖａ１，ｖａ２を増幅し、差動出力信号ｆ１，ｆ２として、電圧ｖａ３，ｖａ４を出力する。差動増幅器６０１の同相ゲイン及び逆相ゲインをＧｃ１，Ｇｓ１とすると、電圧ｖａ１，ｖａ２，ｖａ３，ｖａ４は、以下の関係がある。
ｖａ３−ｖａ４＝Ｇｓ１（ｖａ２−ｖａ１）＝Ｇｓ１×Ｚ×β×ｖ０2 ・・・（式１１）
ｖａ３＋ｖａ４＝Ｇｃ１（ｖａ２＋ｖａ１）＝Ｇｃ１×Ｚ×β｛２×ｖ０2＋（Ｖｂ＋ｖｎ−Ｖｔ）2｝ ・・・（式１２）
【００５９】
これらの電圧ｖａ３，ｖａ４は、差動増幅器６０２に入力され、差動信号からシングル信号に変換される。差動増幅器６０２のゲインをＧｓ２とすると、差動増幅器６０２は、出力信号ｇとして、 ｖａ５＝Ｇｓ２（ｖａ３−ｖａ４）＝Ｇｓ１×Ｇｓ２×Ｚ×β×ｖ０2・・・（式１３）を出力する。つまり、スイッチングノイズなどによるｖｎを排除し、ｖ０＝Ｇ×ｖｉの二乗値を得ることができる。
【００６０】
ここで、図２を参照して、ＬＮＡ１００をスイッチング動作させた場合について説明する。
【００６１】
図２に示すように、先ず、時点ｔ０〜ｔ１の期間に”１”のデータを示す（パルスがある）差動信号ａ１，ａ２が入力されるので、時点ｔ０に入力端子ｂｓ０に印加する電圧ＶｂをＬレベルからＨレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ０が発生し、第１の出力信号ｅ１及び第２の出力信号ｅ２にもノイズｎ０が発生する。次に、時点ｔ１〜ｔ２の期間にＬＮＡ１００を休止状態にするために電圧ＶｂをＨレベルからＬレベルに遷移すると、差動信号ｃ１，ｃ２にノイズｎ１が発生し、第１の出力信号ｅ１及び第２の出力信号ｅ２にもノイズｎ１が発生する。次に、時点ｔ２〜ｔ３の期間に”０”のデータを示す（パルスがない）差動信号ａ１，ａ２が入力されるが、時点ｔ２に入力端子ｂｓ０に印加する電圧ＶｂをＨレベルからＬレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ２が発生し、第１の出力信号ｅ１及び第２の出力信号ｅ２にもノイズｎ２が発生する。
【００６２】
第２の出力信号ｅ２は、包絡線検出回路３００の出力波形であり、ＬＮＡ１００の出力線１１５，１１６に出力される差動信号ｃ１，ｃ２の雑音成分（同相成分）のみを取り出したものである。この第２の出力信号ｅ２と包絡線検出回路２００から出力される第１の出力信号ｅ１との差は、図２に示すようにごく僅かである。すなわち、第２の出力信号ｅ２のほとんどは雑音成分であり、第１の出力信号ｅ１と同一のグラフにプロットするとほぼ重なってしまう。電子回路１では、大きな雑音成分を取り除き、信号成分のみを取り出すことができる。第１の出力信号ｅ１及び第２の出力信号ｅ２は、差動増幅器６０１によって増幅され、差動出力信号ｆ１，ｆ２を出力する。差動増幅器６０１は、同相成分（雑音）を減衰させ、第１の出力信号ｅ１及び第２の出力信号ｅ２の差動を増幅するので、差動出力信号ｆ１，ｆ２は、第１の出力信号ｅ１及び第２の出力信号ｅ２よりも振幅は小さくなり、図２に示すように僅かな違いが見えるようになる。出力信号ｇは、差動増幅器６０２の出力信号であり、差動出力信号ｆ１，ｆ２の信号成分のみを増幅し取り出した信号である。
【００６３】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００６４】
本実施形態では、ＬＮＡ１００のスイッチング動作によって発生する大きな雑音を取り除き、信号成分のみを取り出すことができる。これによってＵＷＢ−ＩＲのような間欠動作を要求する装置にも利用が可能となり、電子回路１の消費電力を大幅に低減することができる。さらに、本実施形態の電子回路１は、電界効果型トランジスタによって構成できるため、安価なＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特徴があり、特に、電界効果型トランジスタの限界周波数程度の高周波高速動作が可能なので、高価で特殊な半導体プロセスを使わずにＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによって、システム一体化が容易な受信機の復調回路やパルス検出回路が実現できる。
【００６５】
（第２実施形態）
次に、第２実施形態に係る電子回路の構成について、図３および図４を参照して説明する。図３は、第２実施形態に係る電子回路の構成を示す回路図であり、図４は、第２実施形態に係る電子回路の動作を説明する波形図である。
【００６６】
図３に示すように、電子回路３は、ＬＮＡ１００と、第１の増幅回路４００と、第２の増幅回路５００と、を含んで構成される。ＬＮＡ１００は、第１実施形態で説明したのでここでは省略する。
【００６７】
第１の増幅回路４００は、第１の入力端子４０１と第２の入力端子４０２と第１の出力端子４０４とを有し、第１の入力端子４０１には、第１の入力信号である差動信号ｃ１が第１のインピーダンス素子であるコンデンサ１２１を介して入力され、第２の入力端子４０２には、第２の入力信号である差動信号ｃ２が第２のインピーダンス素子であるコンデンサ１２２を介して入力され、第１の出力端子４０４から差動信号ｃ１と差動信号ｃ２との電圧値を比較し、電圧値が高い方を選択して増幅した第１の出力信号ｊ１を出力する。
【００６８】
第２の増幅回路５００は、第３の入力端子５０１と第４の入力端子５０２と第２の出力端子５０４とを有し、第３の入力端子５０１には、差動信号ｃ１が第３のインピーダンス素子であるコンデンサ１２３を介して入力され、第４の入力端子５０２には、差動信号ｃ２が第４のインピーダンス素子であるコンデンサ１２４を介して入力され、第３の入力端子５０１と第４の入力端子５０２とが短絡線５０３により短絡され、第２の出力端子５０４から差動信号ｃ１と差動信号ｃ２との平均を増幅した第２の出力信号ｊ２を出力する。
【００６９】
第１の増幅回路４００と第２の増幅回路５００とは、同等な特性を有する。また、コンデンサ１２１〜１２４は、すべて同じ定数とする。
【００７０】
第１の増幅回路４００（または第２の増幅回路５００）は、第１の電界効果型トランジスタであるＮＭＯＳトランジスタ４１１と、第２の電界効果型トランジスタであるＮＭＯＳトランジスタ４１２と、信号加算部を構成する抵抗４１６と、を含んで構成されている。
【００７１】
ＮＭＯＳトランジスタ４１１は、ゲート端子に第１の入力信号である差動信号ｃ１がコンデンサ１２１（またはコンデンサ１２３）を介して第１の入力端子４０１（または第３の入力端子５０１）から入力され、ドレイン端子が第１の電位線である電源電圧線ｖｄｄに接続されている。ＮＭＯＳトランジスタ４１２は、ゲート端子に第２の入力信号である差動信号ｃ２がコンデンサ１２２（またはコンデンサ１２４）を介して第２の入力端子４０２（または第４の入力端子５０２）から入力され、ドレイン端子が第１の電位線である電源電圧線ｖｄｄに接続されている。
【００７２】
ＮＭＯＳトランジスタ４１１及びＮＭＯＳトランジスタ４１２のソース端子は、出力線４１５に接続されている。抵抗４１６は、一方が接地電位線ＧＮＤに接続され、他方が出力線４１５に接続されている。出力線４１５は、第１の出力端子４０４（または第２の出力端子５０４）と接続されている。ＮＭＯＳトランジスタ４１１のゲート端子は、抵抗４１７を介して電源電圧線ｖｄｄに接続されている。ＮＭＯＳトランジスタ４１２のゲート端子は、抵抗４１８を介して電源電圧線ｖｄｄに接続されている。電源電圧線ｖｄｄと出力線４１５との間には、電流バイアス源４１３が接続されている。
【００７３】
第１の増幅回路４００（または第２の増幅回路５００）は、ＮＭＯＳトランジスタ４１１，４１２のゲート端子にコンデンサ１２１，１２２（またはコンデンサ１２３，１２４）を介して差動信号ｃ１，ｃ２が入力されない場合、第１の出力端子４０４（または第２の出力端子５０４）に出力されるＤＣ電圧は、ＶＤＤ−Ｖｔ−Ｖｏｖとなる。ここで、ＶＤＤは電源電圧、ＶｔはＮＭＯＳトランジスタ４１１，４１２の閾値電圧、Ｖｏｖは抵抗４１６に上記ＤＣ電圧を発生させるために必要なオーバードライブ電圧である。静止時には、ＮＭＯＳトランジスタ４１１，４１２が同一の特性であるとすれば、各ゲート端子には同じ電源電圧ＶＤＤが印加されているので全く対称であり、抵抗４１６に流れる電流の半分が各ＮＭＯＳトランジスタ４１１，４１２に流れる。第１の増幅回路４００（または第２の増幅回路５００）は、抵抗４１６の抵抗値を大きくするか電流バイアス源４１３の電流バイアスを調整することによって、このオーバードライブ電圧Ｖｏｖを０に近づけることができる。
【００７４】
第１の増幅回路４００は、ＮＭＯＳトランジスタ４１１，４１２のゲート端子にコンデンサ１２１，１２２を介して差動信号ｃ１，ｃ２が入力され、ＮＭＯＳトランジスタ４１１，４１２のゲート電位が高くなった場合、第１の出力端子４０４の電位は、このゲート電位上昇分と同じだけ上がる。ＮＭＯＳトランジスタ４１２のゲート端子に入力された差動信号ｃ２のレベルがＮＭＯＳトランジスタ４１１のゲート端子に入力された差動信号ｃ１のレベルより低い場合、ＮＭＯＳトランジスタ４１２のゲート−ソース間の電圧は閾値電圧Ｖｔより低くなり、ＮＭＯＳトランジスタ４１２を流れる電流は０になる。そのため、第１の増幅回路４００は、ＮＭＯＳトランジスタ４１１によるソースフォロワにより第１の入力端子４０１に入力された差動信号ｃ１を緩衝増幅し、第１の出力端子４０４から第１の出力信号ｊ１を出力する。
【００７５】
逆に、第２の入力端子４０２に入力された差動信号ｃ２のレベルが第１の入力端子４０１に入力された差動信号ｃ１のレベルより高い場合、第１の増幅回路４００は、第２の入力端子４０２に入力された差動信号ｃ２を緩衝増幅し、第１の出力端子４０４から第１の出力信号ｊ１を出力する。
【００７６】
以上説明したように、第１の増幅回路４００は、上記動作によって第１の入力端子４０１及び第２の入力端子４０２に入力される差動信号ｃ１，ｃ２のうちで、信号レベルの高い方を選択及び増幅し、第１の出力信号ｊ１として出力する。
【００７７】
上記では、オーバードライブ電圧Ｖｏｖがほとんど０の場合を説明した。第１の増幅回路４００は、差動信号ｃ１，ｃ２がごく小さな信号の場合、第１の入力端子４０１及び第２の入力端子４０２に入力された差動信号ｃ１，ｃ２の２乗の和に相当する信号が出力されることが分かっている。このような小さい差動信号ｃ１，ｃ２が入力された場合の動作の説明は、上記第１実施形態の説明と同じになる。
【００７８】
第２の増幅回路５００は、差動信号ｃ１，ｃ２の平均を出力する回路である。第２の増幅回路５００は、第１の増幅回路４００との対称性を保ち、雑音成分の除去性能を上げるためになるべく第１の増幅回路４００と同一の回路構成とする。第１の増幅回路４００と第２の増幅回路５００との違いは、第２の増幅回路５００が短絡線５０３によってＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２とのゲート端子が短絡されていることである。ＮＭＯＳトランジスタ４１１及びＮＭＯＳトランジスタ４１２のゲート端子には、コンデンサ１２３，１２４を介して第３の入力端子５０１及び第４の入力端子５０２に入力された差動信号ｃ１，ｃ２の電圧が分圧され、印加される。コンデンサ１２３，１２４および抵抗４１７，４１８の定数を同じとすれば、この電圧は２つの入力信号の平均値となり、第２の出力端子５０４にはＬＮＡ１００の出力線１１５，１１６から出力された差動信号ｃ１，ｃ２の平均を第２の出力信号ｊ２として出力する。
【００７９】
差動回路６００は、第１の出力信号ｊ１と第２の出力信号ｊ２とから差動出力信号ｋ１，ｋ２を出力する差動増幅器６０１と、差動出力信号ｋ１，ｋ２から出力信号ｍを出力する差動増幅器６０２と、から構成されている。
【００８０】
電子回路３は、上述した第１の増幅回路４００、第２の増幅回路５００及び差動回路６００により、ＬＮＡ１００のスイッチング動作により生じる雑音を除去することができる。
【００８１】
まず、ＬＮＡ１００に入力された差動信号ａ１，ａ２（電位±ｖｉ）は、増幅され、出力線１１５，１１６に差動信号ｃ１，ｃ２として出力される。ここでスイッチング動作による同相成分ｖｃが加わるので、差動信号ｃ１，ｃ２の電位はｖｃ±ｖｉとなる（ただしＬＮＡ１００のゲインは省略する）。
【００８２】
第１の増幅回路４００では、差動信号ｃ１，ｃ２の信号レベルの高い方を取るので、第１の出力端子４０４から出力される第１の出力信号ｊ１の電位は、ｖｃ＋｜ｖｉ｜となる。第２の増幅回路５００では、差動信号ｃ１，ｃ２の平均を取るので、ｖｃが第２の出力信号ｊ２として出力される。差動増幅器６０１，６０２によって第１の出力信号ｊ１及び第２の出力信号ｊ２の差を取れば、差動信号ａ１，ａ２の電位の絶対値｜ｖｉ｜が正しく検出できる。これはＬＮＡ１００に入力された差動信号ａ１，ａ２を全波整流した波形であり、信号検出も同時に行うことができる。
【００８３】
ここで、図４を参照して、ＬＮＡ１００をスイッチング動作させた場合について説明する。
【００８４】
図４に示すように、ａ１−ａ２は、ＬＮＡ１００の入力端子Ｉｎ１，Ｉｎ２に入力される差動信号ａ１，ａ２の差である。電圧Ｖｂは、ＬＮＡ１００の動作を差動信号ａ１，ａ２の存在に合わせてスイッチング動作させるために入力端子ｂｓ０に入力される。差動信号ｃ１，ｃ２は、ＬＮＡ１００の出力線１１５，１１６に出力される出力信号である。出力される差動信号ｃ１，ｃ２は、スイッチング動作による大きな同相成分が雑音として重畳され、信号成分がほとんど識別できない。
【００８５】
ｃ１−ｃ２は、差動信号ｃ１，ｃ２の差を取り信号成分を取り出したものであり、参考として掲載した。差動増幅回路によって差動信号ｃ１，ｃ２の差を取れば雑音成分は取り除けるが、入力される差動信号ａ１，ａ２は変調された高周波すなわちＲＦ（Radio Frequency）信号であり、このような差動増幅回路を低消費電力で安定に作るのは困難である。
【００８６】
第１の出力信号ｊ１及び第２の出力信号ｊ２は、大きな雑音成分ｖｃを含み、差動信号ａ１，ａ２はほとんどかき消されている。ｊ１−ｊ２は、第１の出力信号ｊ１及び第２の出力信号ｊ２の差を示す。差動回路６００により、第１の出力信号ｊ１に含まれるｖｃを取り除き、｜ｖｉ｜を取り出すことができる。ここで、ｊ１−ｊ２に含まれる信号の周波数成分は、高々ベースバンド帯域であり、このようなベースバンド帯域に対応した低周波の安定した低消費電力な差動回路６００を構成することは容易である。
【００８７】
上記第２実施形態では、第１の増幅回路４００に入力される差動信号ｃ１，ｃ２のレベルの高い方を選択して出力するように説明したが、入力信号レベルの低い方を選択出力するように構成しても全く同様に動作させることができる。このときの第１の増幅回路４００の出力は、ｖｃ−｜ｖｉ｜となるが、第２の増幅回路５００の出力との差を取れば、｜ｖｉ｜を正しく検出することができる。これは第１の増幅回路４００及び第２の増幅回路５００におけるＮＭＯＳトランジスタ４１１，４１２をＰＭＯＳトランジスタで構成すれば実現できる。
【００８８】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００８９】
本実施形態では、ＬＮＡ１００のスイッチング動作によって発生する大きな雑音を取り除き、信号成分のみを取り出すことができる。これによってＵＷＢ−ＩＲのような間欠動作を要求する装置にも利用が可能となり、電子回路３の消費電力を大幅に低減することができる。さらに、本実施形態の電子回路３では、電界効果型トランジスタによって構成できるため、安価なＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特徴があり、特に、電界効果型トランジスタの限界周波数程度の高周波高速動作が可能なので、高価で特殊な半導体プロセスを使わずにＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによって、システム一体化が容易な受信機の復調回路やパルス検出回路が実現できる。
【００９０】
（第３実施形態）
次に、第３実施形態に係る電子回路を備えた電子装置である受信装置の構成について、図５及び図６を参照して説明する。図５は、第３実施形態に係る受信装置の構成を示す回路図であり、図６は、第３実施形態に係る受信装置の動作を示すタイミング図である。
【００９１】
本第３実施形態では、ＵＷＢ−ＩＲのパルス信号として矩形のパルスを搬送波周波数ｆｃの正弦波によって乗算した図６の受信信号ａに示すような波形を用いる場合を例に説明するが、これに限ったものではない。ＩＲ信号として多用されるガウシアンモノパルス、エルミートパルス、あるいはそれらのｎ階微分波形（ｎは自然数）、さらに、それらに搬送波周波数ｆｃの正弦波を乗算しスペクトルを周波数軸上で移動したパルス、その他のパルスでもよい。特に、搬送波周波数ｆｃの正弦波を乗算して得られるパルスは、直流成分を含まず、スペクトルが搬送波周波数ｆｃを中心に対称であるなどの理由で多用される。本第３実施形態では、最も簡単な矩形パルスに正弦波を乗算して得られるパルス（図６のａ）をＩＲ信号として使用するＵＷＢ−ＩＲの受信装置（電子装置）を例に説明する。
【００９２】
図５に示すように、受信装置５は、アンテナ５５１と、低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）５５２と、電子回路１（図１）または電子回路３（図３）で構成される検波回路５５３と、増幅回路５５４と、信号処理部である判別回路５５５と、から構成されている。
【００９３】
アンテナ５５１によって受信された受信信号ａ（図６）は、ＬＮＡ５５２によって増幅され、平衡出力を持つ。検波回路５５３は、上記第１実施形態の包絡線検出回路２００、包絡線検出回路３００および差動回路６００による入力信号の二乗を出力する回路、または、上記第２実施形態で示した第１の増幅回路４００、第２の増幅回路５００および差動回路６００による信号の絶対値を出力する回路であり、二乗検波または包絡線検波を行う回路である。
【００９４】
図６のｂは、受信信号ａの二乗または絶対値を模式的に描いた図である。このような信号は実際には構成回路の周波数応答によって高周波成分が減衰し、図２のｇまたは図４のｊ１−ｊ２のようになる。増幅回路５５４は、この信号を増幅し、判別回路５５５で判別できるレベルまで信号を増幅する。増幅回路５５４は、必要ならば上記信号に含まれる高周波成分を取り除く動作（図６のｃ）も行う。
【００９５】
判別回路５５５は、増幅回路５５４の出力信号ｃの二値化処理を行い、二値化信号ｄ（図６のｄ）を出力端子５５６から出力し、パルスの有無を検出できる。判別回路５５５は、信号を受信したタイミングから次に信号が送られてくる時刻を予想することができる。これによって信号５５７を発生させ、必要の無い時はＬＮＡ５５２、検波回路５５３、増幅回路５５４の動作を停止させ、受信装置５の消費電力を削減することが可能である。そのときに発生するスイッチング雑音の影響は、検波回路５５３により排除できる。
不要時に動作を停止させる方法は、既に上記第１，２実施形態のＬＮＡ１００に例示した。検波回路５５３、増幅回路５５４も同様にバイアス電圧の制御や、電源線に直列にスイッチを配して直接スイッチング制御するなどの方法によって動作を停止させ消費電力を節約できる。
【００９６】
ＵＷＢ−ＩＲでは、送信する情報のビット１または０に応じて、パルスを送る送らないを制御するようにすれば、ＯＯＫ（On-Off-Keying）と呼ばれる変調方式となる。また、送信ビット情報に応じてパルスの位置を制御すれば、ＰＰＭ（Pulse Position Modulation：パルス位置変調）と呼ばれる変調方式となる。上記受信装置５の構成では、送信されたパルスの有無、または位置を検出できるのでＵＷＢ−ＩＲの復調ができる。
【００９７】
第１実施形態の電子回路１、または、第２実施形態の電子回路３を用いれば、ＵＷＢ−ＩＲの簡単に受信装置５が構成できる。受信装置５で使用される回路は、どれもＣＭＯＳによる半導体集積回路などで集積化が可能であり、高信頼かつ低価格の受信装置実現が可能である。
【００９８】
本実施形態では、このときのスイッチングに伴う雑音の影響を排除できるので低消費電力で高性能の受信装置を簡素な回路構成で構成することが可能となる。
【図面の簡単な説明】
【００９９】
【図１】第１実施形態に係る電子回路の構成を示す回路図。
【図２】第１実施形態に係る電子回路の動作を説明する波形図。
【図３】第２実施形態に係る電子回路の構成を示す回路図。
【図４】第２実施形態に係る電子回路の動作を説明する波形図。
【図５】第３実施形態に係る受信装置の構成を示す回路図。
【図６】第３実施形態に係る受信装置の動作を示すタイミング図。
【図７】従来の電子回路の構成を示す回路図。
【図８】従来の電子回路の動作を説明する波形図。
【符号の説明】
【０１００】
１，３…電子回路、５…受信装置、１００…ＬＮＡ、１０１〜１０４…ＮＭＯＳトランジスタ、１０５，１０６…抵抗、１０７，１０８…インダクタ、１０９…コンデンサ、１１０…インダクタ、１１１…抵抗、１１２…コンデンサ、１１３…インダクタ、１１４…抵抗、１１５，１１６…出力線、１２１〜１２４…コンデンサ、２００…包絡線検出回路、２０１…第１の入力端子、２０２…第２の入力端子、２０４…第１の出力端子、２１１〜２１４…ＰＭＯＳトランジスタ、２１５…出力線、２１６…ＮＭＯＳトランジスタ、２１７，２１８…抵抗、３００…包絡線検出回路、３０１…第３の入力端子、３０２…第４の入力端子、３０３…短絡線、３０４…第２の出力端子、４００…第１の増幅回路、４０１…第１の入力端子、４０２…第２の入力端子、４０４…第１の出力端子、４１１，４１２…ＮＭＯＳトランジスタ、４１３…電流バイアス源、４１５…出力線、４１６…抵抗、４１７，４１８…抵抗、５００…第２の増幅回路、５０１…第３の入力端子、５０２…第４の入力端子、５０３…短絡線、５０４…第２の出力端子、５５１…アンテナ、５５２…ＬＮＡ、５５３…検波回路、５５４…増幅回路、５５５…判別回路、５５６…出力端子、５５７…信号、６００…差動回路、６０１，６０２…差動増幅器。
【技術分野】
【０００１】
本発明は、電子回路、及び電子回路を備えた電子装置、特にＵＷＢ（Ultra Wide Band）信号を受信する電子装置に関する。
【背景技術】
【０００２】
受信された信号の包絡線を検出しベースバンド信号を復調する回路は、古くから使用されており様々な回路が考え出されている。包絡線は、信号の尖頭値を結んだものであり交流成分の絶対値を平滑化して得られる。また、信号を二乗し平滑化して包絡線検出に替える方法も古くからあり、「二乗検波」などと呼ばれている。例えば特許文献１には、信号の二乗値を得る二乗検出回路と、二乗検出回路を使った振幅検波の方法が記載されている。
【０００３】
また、ＵＷＢ信号、特に搬送波を用いないＩＲ（Impulse Radio）によるＵＷＢ通信（以下「ＵＷＢ−ＩＲ」通信と言う）においても包絡線検出を使った受信機があり、例えば特許文献２または特許文献３においてその有効性が記載されている。これらの特許文献２または特許文献３では、整流回路と積分回路が用いられているが、これは信号の交流成分の絶対値を平滑化して包絡線を求めるものである。以降、変調された搬送波（経時的に振幅が変化する高周波の信号）についてその包絡線を検出する作用を「包絡線検出」と呼ぶことにする。また、ＵＷＢ−ＩＲ受信機において二乗検波を用いた例は見当たらない。
【０００４】
ところで非特許文献１には、ＵＷＢ−ＩＲの信号が断続的であり、信号がないときには送受信回路において電源を遮断して装置の消費電力を低減させる技術について開示されている。
【０００５】
【特許文献１】特開平４−１７０８０７号公報
【特許文献２】特開２００４−３２００８３号公報
【特許文献３】特開２００５−２５２７４０号公報
【非特許文献１】A CMOS IMPULSE RADIO ULTRA-WIDEBAND TRANCEIVER FOR １Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS T.Terada et.al, 2005 Symposium on VLSI Circuits Digest of Technical Papers,pp.30-33
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＵＷＢ−ＩＲ受信装置において信号の断続性を利用し、機器の消費電力を低減しようとすると大きな困難が伴う。図７は、従来の技術における課題を説明するための回路図、図８は従来の技術における課題を説明するためのタイミング図である。
【０００７】
図７に示すように、従来の電子回路７は、スイッチング動作が可能な低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）１００と、包絡線検出回路２００と、から構成されている。
【０００８】
ＬＮＡ１００は、電源電圧線ｖｄｄと接地電位との間に直列に接続されたインダクタ１０７と抵抗１０５とＮＭＯＳトランジスタ１０３，１０１と、電源電圧線ｖｄｄと接地電位との間に直列に接続されたインダクタ１０８と抵抗１０６とＮＭＯＳトランジスタ１０４，１０２と、から構成されるカスコート増幅回路を含んでいる。ＬＮＡ１００は、さらに、入力端子Ｉｎ１とＮＭＯＳトランジスタ１０１のゲート端子との間に直列に接続されたコンデンサ１０９とインダクタ１１０と、入力端子Ｉｎ２とＮＭＯＳトランジスタ１０２のゲート端子との間に直列に接続されたコンデンサ１１２とインダクタ１１３と、バイアス電圧端子ｂｓ１とコンデンサ１０９及びインダクタ１１０の接続線との間に接続された抵抗１１１と、バイアス電圧端子ｂｓ１とコンデンサ１１２及びインダクタ１１３の接続線との間に接続された抵抗１１４と、を含んでいる。また、ＮＭＯＳトランジスタ１０３，１０４のゲート端子は、入力端子ｂｓ０に接続されている。
【０００９】
ＬＮＡ１００は、入力端子Ｉｎ１，Ｉｎ２に入力される平衡型の差動信号ａ１，ａ２を増幅し、インダクタ１０８と抵抗１０６との接続線に接続された出力線１１５及びインダクタ１０７と抵抗１０５との接続線に接続された出力線１１６からそれぞれ差動信号ｃ１，ｃ２を出力する。
【００１０】
ＬＮＡ１００は、入力端子ｂｓ０に印加される電圧Ｖｂを制御することによってＬＮＡ１００に流れる電流を制御することができる。つまり、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも低く（Ｌレベル）すれば、ＮＭＯＳトランジスタ１０３，１０４は遮断されるので、ＬＮＡ１００に流れる電流は０となる。一方、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも高くＮＭＯＳトランジスタ１０３，１０４がカスコード段として作動するバイアス電圧値（Ｈレベル）に設定すれば、ＬＮＡ１００はカスコード増幅回路として作動する。抵抗１０５，１０６は、ＬＮＡ１００を安定化するために用いられる。カスコード段によって増幅された電流信号は、インダクタ１０７，１０８によって電圧に変換され、差動出力として出力線１１５，１１６から差動信号ｃ１，ｃ２として出力される。
【００１１】
包絡線検出回路２００は、電源電圧線ｖｄｄとＮＭＯＳトランジスタ２１６を介した接地電位との間に直列に接続されたＰＭＯＳトランジスタ２１１，２１３と、電源電圧線ｖｄｄとＮＭＯＳトランジスタ２１６を介した接地電位との間に直列に接続されたＰＭＯＳトランジスタ２１２，２１４と、から構成されるカスコード増幅回路を含んでいる。
【００１２】
ＮＭＯＳトランジスタ２１６のゲート端子は、バイアス電圧端子ｂｓ２に接続され、ＮＭＯＳトランジスタ２１６のドレイン端子及びＰＭＯＳトランジスタ２１３，２１４のドレイン端子に接続された出力線２１５及び出力端子ＯｕｔからＬＮＡ１００の出力線１１５，１１６から出力された差動信号ｃ１，ｃ２の２乗和信号ｅ＝ｃ１2＋ｃ２2を出力する。ＰＭＯＳトランジスタ２１３，２１４のゲート端子は、バイアス電圧端子ｂｓ３に接続されている。ＰＭＯＳトランジスタ２１１のゲート端子は、コンデンサ１２１を介して出力線１１５と接続され、ＰＭＯＳトランジスタ２１２のゲート端子は、コンデンサ１２２を介して出力線１１６と接続されている。また、ＰＭＯＳトランジスタ２１１のゲート端子は、抵抗２１７を介してバイアス電圧端子ｂｓ４に接続され、ＰＭＯＳトランジスタ２１２のゲート端子は、抵抗２１８を介してバイアス電圧端子ｂｓ４に接続されている。
【００１３】
ここで、差動信号ｃ１，ｃ２の電圧の交流成分をそれぞれｖ１，ｖ２、バイアス電圧端子ｂｓ４に印加されるバイアス電圧をＶｂｓ４、ＰＭＯＳトランジスタ２１１，２１２の閾値電圧をＶｔ、チャネル幅をＷ、チャネル長をＬ、キャリア移動度をμ、単位面積あたりのゲート容量をＣ、比例定数をβ＝μＣ（Ｗ／Ｌ）、ＰＭＯＳトランジスタ２１３，２１４がバイアス電圧端子ｂｓ３に印加される電圧によってバイアスされ飽和領域で動作しているとすると、ＰＭＯＳトランジスタ２１１，２１２に流れるドレイン電流Ｉｄ１、Ｉｄ２は、それぞれ、
Ｉｄ１＝（１／２）β（Ｖｂｓ４＋ｖ１−Ｖｔ）2 ・・・（式１）
Ｉｄ２＝（１／２）β（Ｖｂｓ４＋ｖ２−Ｖｔ）2 ・・・（式２）
となる。この合計の電流がトランジスタ２１６による電流源負荷に流れ込み大きな電圧信号に変換されて取り出すことができる。
【００１４】
今、差動信号ｃ１，ｃ２を同相成分のない理想的な平衡信号として、それぞれｖ１＝ｖ０，ｖ２＝−ｖ０とすると、
Ｉ０＝Ｉｄ１＋Ｉｄ２＝β｛ｖ０2＋（Ｖｂｓ４−Ｖｔ）2｝ ・・・（式３）
となる。
【００１５】
ＰＭＯＳトランジスタ２１３，２１４は、ＰＭＯＳトランジスタ２１１，２１２のドレイン電圧変化を減少させ、チャネル長変調と呼ばれる現象によりＰＭＯＳトランジスタ２１１，２１２のドレイン電流が減少する（等価的にそのように見える）のを防いで（式３）の精度をより高める働きをする。
【００１６】
（式３）の右辺の（Ｖｂｓ４−Ｖｔ）2は直流成分であり、変化分のみを取り出せば包絡線検出回路２００に入力された入力信号ｖ０の二乗値を取り出せる。（Ｖｂｓ４−Ｖｔ）2の直流成分は、コンデンサ１２１，１２２により簡単に排除できる。バイアス電圧Ｖｂｓ４は、どのように選んでも誤差項としては簡単に排除できる直流成分しか残らないので、ＰＭＯＳトランジスタ２１１，２１２を安定的に動作させる領域に設定することが可能である。
【００１７】
しかしながら、入力端子ｂｓ０に印加する電圧ＶｂによりＬＮＡ１００にスイッチング動作を行わせようとすると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２は理想的な平衡信号とならず、大きな同相成分がノイズとして混入するため、ノイズを排除することができない。
【００１８】
ここで、図８を参照して、ＬＮＡ１００をスイッチング動作させた場合について説明する。
【００１９】
図８に示すように、先ず、時点ｔ０〜ｔ１の期間に”１”のデータを示す（パルスがある）差動信号ａ１，ａ２が入力されるので、時点ｔ０に入力端子ｂｓ０に印加する電圧ＶｂをＬレベルからＨレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ０が発生し、２乗和信号ｅにもノイズｎ０が発生する。次に、時点ｔ１〜ｔ２の期間にＬＮＡ１００を休止状態にするために電圧ＶｂをＨレベルからＬレベルに遷移すると、差動信号ｃ１，ｃ２にノイズｎ１が発生し、２乗和信号ｅにもノイズｎ１が発生する。次に、時点ｔ２〜ｔ３の期間に”０”のデータを示す（パルスがない）差動信号ａ１，ａ２が入力されるが、時点ｔ２に入力端子ｂｓ０に印加する電圧ＶｂをＨレベルからＬレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ２が発生し、２乗和信号ｅにもノイズｎ２が発生する。
【００２０】
このように、ＬＮＡ１００を電圧Ｖｂによりスイッチング動作をさせる毎にノイズが発生するため、差動信号ａ１，ａ２の正しいデータを判読することができなくなる。つまり、電子回路７の低消費電力化のためにＬＮＡ１００のスイッチング動作をすることが、信号判読の感度劣化に繋がってしまうという課題がある。
【課題を解決するための手段】
【００２１】
本発明は、上述の課題を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。
【００２２】
［適用例１］
平衡型の差動信号である第１の入力信号及び第２の入力信号と、第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号の２乗と前記第２の入力信号の２乗との和である第１の出力信号を前記第１の出力端子から出力する第１の包絡線検出回路と、第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を２乗した値の２倍となる第２の出力信号を前記第２の出力端子から出力する第２の包絡線検出回路と、前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、を含む、ことを特徴とする電子回路。
【００２３】
この構成によれば、第１の包絡線検出回路によって第１の入力信号の電位ｖ１及び第２の入力信号の電位ｖ２からｖ１2＋ｖ２2が得られ、また第２の包絡線検出回路によって（ｖ１＋ｖ２）2／２を得る。両者の差は（ｖ１−ｖ２）2／２となる。今ｖ１，ｖ２を同相成分ｖｃと差動成分（信号）ｖｓを用いてｖ１＝ｖｃ＋ｖｓ、ｖ２＝ｖｃ−ｖｓとすれば、上記差の信号は２ｖｓ2となり、スイッチング動作などで混入する同相のノイズ成分を排除し、信号の２乗値だけを取りだすことができる。この回路を使ってＵＷＢ信号等の二乗検出を行うことが可能となる。
【００２４】
［適用例２］
上記に記載の電子回路において、前記第１の包絡線検出回路及び前記第２の包絡線検出回路は同等な特性を有し、ゲート端子に前記第１の入力信号が入力され、ソース端子が第１の電位線に接続された第１の電界効果型トランジスタと、ゲート端子に前記第２の入力信号が入力され、ソース端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、ソース端子が前記第１の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が所定の電位にバイアスされた第３の電界効果型トランジスタと、ソース端子が前記第２の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が前記所定の電位にバイアスされた第４の電界効果型トランジスタと、前記第３の電界効果型トランジスタのドレイン端子と前記第４の電界効果型トランジスタのドレイン端子とを接続して出力信号を出力する出力線と、を含み、前記第２の包絡線検出回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、ことを特徴とする電子回路。
【００２５】
この構成によれば、カスコード接続されたトランジスタの二乗特性によって、簡単に信号の２乗値を高感度で検出することが可能である。また電子回路は、電界効果型トランジスタで構成でき、ＰＮ接合を用いないために通常のＣＭＯＳ半導体プロセスによるオンチップ化が可能である。回路構成も極めてシンプルであり、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能であり、ＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。システム一体化が容易な包絡線検出回路が実現できる。
【００２６】
［適用例３］
平衡型の差動信号である第１の入力信号及び第２の入力信号と、第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号とを比較し大きい方の信号を選択し増幅した第１の出力信号を前記第１の出力端子から出力する第１の増幅回路と、第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を増幅した第２の出力信号を前記第２の出力端子から出力する前記第１の増幅回路と同等な特性を有する第２の増幅回路と、前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、を含む、ことを特徴とする電子回路。
【００２７】
この構成によれば、第１の増幅回路によって第１の入力信号の電位ｖ１及び第２の入力信号の電位ｖ２からレベルの高い方（または低い方）が得られる。すなわち、ｖ１，ｖ２を同相成分ｖｃと差動成分（信号）ｖｓを用いてｖ１＝ｖｃ＋ｖｓ、ｖ２＝ｖｃ−ｖｓとすれば、第１の増幅回路の出力は、ｖｃ＋｜ｖｓ｜（または、低い方を取ったときｖｃ−｜ｖｓ｜）と表すことができる（｜ｖｓ｜は、ｖｓの絶対値）。また、第２の増幅回路によってｖｃを得ることができる。両者の差は、｜ｖｓ｜となる。これによって、スイッチングなどで混入する同相のノイズ成分を排除し、信号の絶対値だけを取りだすことが可能となる。この回路を使ってＵＷＢ信号等の包絡線検出（全波整流）を行うことが可能となる。
【００２８】
［適用例４］
上記に記載の電子回路において、前記第１の増幅回路及び前記第２の増幅回路は同等な特性を有し、ゲート端子に前記第１の入力信号が入力され、ドレイン端子が第１の電位線に接続された第１の電界効果型トランジスタと、ゲート端子に前記第２の入力信号が入力され、ドレイン端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、前記第１の電界効果型トランジスタのソース端子と前記第２の電界効果型トランジスタのソース端子とを接続して出力信号を出力する出力線と、を含み、前記第２の増幅回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、ことを特徴とする電子回路。
【００２９】
この構成によれば、共通の出力負荷を駆動する第１の電界効果型トランジスタ及び第２の電界効果型トランジスタのソースフォロワ接続によって、簡単に信号の絶対値を高感度で検出することが可能である。また、電子回路は、電界効果型トランジスタで構成でき、ＰＮ接合を用いないために通常のＣＭＯＳ半導体プロセスによるオンチップ化が可能である。回路構成も極めてシンプルであり、ＭＯＳトランジスタの限界周波数程度の高周波高速動作が可能であり、ＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。システム一体化が容易な包絡線検出回路が実現できる。
【００３０】
［適用例５］
上記に記載の電子回路を備えて構成されることを特徴とする電子装置。
【００３１】
この構成によれば、電子回路によって簡単に信号の二乗値、あるいは絶対値を検出することができる。また、二乗検波あるいは包絡線検波を用いる受信装置などの簡単かつ低電力の電子装置を実現できる。
【００３２】
［適用例６］
上記に記載の電子装置において、前記電子装置は、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えることを特徴とする電子装置。
【００３３】
この構成によれば、電子回路によって簡単に信号の二乗値をあるいは絶対値を検出することができる。特に、ＵＷＢ信号が担うパルスを検出する受信装置で簡単かつ低電力の電子装置を実現できる。
【００３４】
［適用例７］
上記に記載の電子装置において、少なくともその一部にＵＷＢ信号のあるときにのみ電源供給される回路部分とそのためのスイッチ回路を備えることを特徴とする電子装置。
【００３５】
この構成によれば、回路のスイッチング等による同相ノイズを排除し、信号の二乗検波や包絡線検波ができるので、ＵＷＢ−ＩＲ信号のような断続的なパルス信号を受信する際において、信号が存在する（と期待される）時にのみ受信装置の低雑音増幅回路（ＬＮＡ）などの回路電源を入れればよく、そのほかのときは受信機電源をオフすることが可能となり装置の消費電力を大幅に削減することが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、電子回路の実施形態について図面に従って説明する。
【００３７】
（第１実施形態）
＜電子回路の構成＞
先ず、第１実施形態に係る電子回路の構成について、図１および図２を参照して説明する。図１は、第１実施形態に係る電子回路の構成を示す回路図であり、図２は、第１実施形態に係る電子回路の動作を説明する波形図である。
【００３８】
図１に示すように、電子回路１は、スイッチング動作が可能な低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）１００と、第１の包絡線検出回路である包絡線検出回路２００と、第２の包絡線検出回路である包絡線検出回路３００と、差動回路６００と、から構成されている。
【００３９】
ＬＮＡ１００は、第１の電位線である電源電圧線ｖｄｄと接地電位線ＧＮＤとの間に直列に接続されたインダクタ１０７と抵抗１０５とＮＭＯＳトランジスタ１０３，１０１と、電源電圧線ｖｄｄと接地電位線ＧＮＤとの間に直列に接続されたインダクタ１０８と抵抗１０６とＮＭＯＳトランジスタ１０４，１０２と、から構成されるカスコート増幅回路を含んでいる。ＬＮＡ１００は、さらに、入力端子Ｉｎ１とＮＭＯＳトランジスタ１０１のゲート端子との間に直列に接続されたコンデンサ１０９及びインダクタ１１０と、入力端子Ｉｎ２とＮＭＯＳトランジスタ１０２のゲート端子との間に直列に接続されたコンデンサ１１２及びインダクタ１１３と、バイアス電圧端子ｂｓ１とコンデンサ１０９及びインダクタ１１０の接続線との間に接続された抵抗１１１と、バイアス電圧端子ｂｓ１とコンデンサ１１２及びインダクタ１１３の接続線との間に接続された抵抗１１４と、を含んでいる。また、ＮＭＯＳトランジスタ１０３，１０４のゲート端子は、入力端子ｂｓ０に接続されている。
【００４０】
ＬＮＡ１００は、入力端子Ｉｎ１，Ｉｎ２に入力される平衡型の差動信号ａ１（第１の入力信号），ａ２（第２の入力信号）を増幅し、インダクタ１０８と抵抗１０６との接続線に接続された出力線１１５及びインダクタ１０７と抵抗１０５との接続線に接続された出力線１１６からそれぞれ差動信号ｃ１，ｃ２を出力する。
【００４１】
ＬＮＡ１００は、入力端子ｂｓ０に印加される電圧Ｖｂを制御することによってＬＮＡ１００に流れる電流を制御することができる。つまり、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも低い電圧値（Ｌレベル）に設定すれば、ＮＭＯＳトランジスタ１０３，１０４は遮断されるので、ＬＮＡ１００に流れる電流は０となる。一方、電圧ＶｂをＮＭＯＳトランジスタ１０３，１０４の閾値電圧よりも高くＮＭＯＳトランジスタ１０３，１０４がカスコード段として作動するバイアス電圧値（Ｈレベル）に設定すれば、ＬＮＡ１００はカスコード増幅回路として作動する。抵抗１０５，１０６は、ＬＮＡ１００を安定化するために用いられる。カスコード段によって増幅された電流信号は、インダクタ１０７，１０８によって電圧に変換され、差動出力として出力線１１５，１１６から差動信号ｃ１，ｃ２として出力される。
【００４２】
包絡線検出回路２００は、第１の入力端子２０１と第２の入力端子２０２と第１の出力端子２０４とを有し、第１の入力端子２０１には、第１の入力信号である差動信号ｃ１が第１のインピーダンス素子であるコンデンサ１２１を介して入力され、第２の入力端子２０２には、第２の入力信号である差動信号ｃ２が第２のインピーダンス素子であるコンデンサ１２２を介して入力され、第１の出力端子２０４から差動信号ｃ１の２乗と差動信号ｃ２の２乗との和である第１の出力信号ｅ１（＝ｃ１2＋ｃ２2）を出力する。
【００４３】
包絡線検出回路３００は、第３の入力端子３０１と第４の入力端子３０２と第２の出力端子３０４とを有し、第３の入力端子３０１には、差動信号ｃ１が第３のインピーダンス素子であるコンデンサ１２３を介して入力され、第４の入力端子３０２には、差動信号ｃ２が第４のインピーダンス素子であるコンデンサ１２４を介して入力され、第３の入力端子３０１と第４の入力端子３０２とが短絡線３０３により短絡され、第２の出力端子３０４から差動信号ｃ１と差動信号ｃ２との平均を２乗した値の２倍となる第２の出力信号ｅ２（＝２（（ｃ１＋ｃ２）／２）2を出力する。
【００４４】
包絡線検出回路２００と包絡線検出回路３００とは、同等な特性を有する。また、コンデンサ１２１〜１２４は、すべて同じ定数とする。
【００４５】
包絡線検出回路２００（または包絡線検出回路３００）は、第１の電界効果型トランジスタであるＰＭＯＳトランジスタ２１１と、第２の電界効果型トランジスタであるＰＭＯＳトランジスタ２１２と、第３の電界効果型トランジスタであるＰＭＯＳトランジスタ２１３と、第４の電界効果型トランジスタであるＰＭＯＳトランジスタ２１４と、信号加算部を構成するＮＭＯＳトランジスタ２１６と、を含んで構成されている。
【００４６】
ＰＭＯＳトランジスタ２１１は、ゲート端子に第１の入力信号である差動信号ｃ１がコンデンサ１２１（またはコンデンサ１２３）を介して第１の入力端子２０１（または第３の入力端子３０１）から入力され、ソース端子が第１の電位線である電源電圧線ｖｄｄに接続されている。ＰＭＯＳトランジスタ２１２は、ゲート端子に第２の入力信号である差動信号ｃ２がコンデンサ１２２（またはコンデンサ１２４）を介して第２の入力端子２０２（または第４の入力端子３０２）から入力され、ソース端子が第１の電位線である電源電圧線ｖｄｄに接続されている。ＰＭＯＳトランジスタ２１３は、ソース端子がＰＭＯＳトランジスタ２１１のドレイン端子と接続され、ゲート端子が所定の電位を供給するバイアス電圧端子ｂｓ３と接続されている。ＰＭＯＳトランジスタ２１４は、ソース端子がＰＭＯＳトランジスタ２１２のドレイン端子と接続され、ゲート端子がバイアス電圧端子ｂｓ３と接続されている。
【００４７】
ＰＭＯＳトランジスタ２１３及びＰＭＯＳトランジスタ２１４のドレイン端子は、出力線２１５に接続されている。ＮＭＯＳトランジスタ２１６は、ソース端子が接地電位線ＧＮＤに接続され、ドレイン端子が出力線２１５に接続され、ゲート端子がバイアス電圧端子ｂｓ２に接続されている。出力線２１５は、第１の出力端子２０４（または第２の出力端子３０４）と接続されている。ＰＭＯＳトランジスタ２１１のゲート端子は、抵抗２１７を介してバイアス電圧端子ｂｓ４に接続されている。ＰＭＯＳトランジスタ２１２のゲート端子は、抵抗２１８を介してバイアス電圧端子ｂｓ４に接続されている。
【００４８】
差動回路６００は、第１の出力信号ｅ１と第２の出力信号ｅ２とから差動出力信号ｆ１，ｆ２を出力する差動増幅器６０１と、差動出力信号ｆ１，ｆ２から出力信号ｇを出力する差動増幅器６０２と、から構成されている。
【００４９】
ここで、差動信号ｃ１，ｃ２の電圧をそれぞれｖ１，ｖ２、バイアス電圧端子ｂｓ４に印加されるバイアス電圧をＶｂｓ４、ＰＭＯＳトランジスタ２１１，２１２の閾値電圧をＶｔ、チャネル幅をＷ、チャネル長をＬ、キャリア移動度をμ、単位面積あたりのゲート容量をＣ、比例定数をβ＝μＣ（Ｗ／Ｌ）、ＰＭＯＳトランジスタ２１３，２１４がバイアス電圧端子ｂｓ３に印加される電圧によってバイアスされ飽和領域で動作しているとすると、ＰＭＯＳトランジスタ２１１，２１２に流れるドレイン電流Ｉｄ１，Ｉｄ２は、それぞれ、
Ｉｄ１＝（１／２）β（Ｖｂｓ４＋ｖ１−Ｖｔ）2 ・・・（式１）
Ｉｄ２＝（１／２）β（Ｖｂｓ４＋ｖ２−Ｖｔ）2 ・・・（式２）
となる。ドレイン電流Ｉｄ１，Ｉｄ２の合計の電流は、ＮＭＯＳトランジスタ２１６による電流源負荷に流れ込み、大きな電圧信号に変換されて取り出すことができる。
【００５０】
今、差動信号ｃ１，ｃ２を同相成分のない理想的な平衡信号として、それぞれｖ１＝ｖ０，ｖ２＝−ｖ０とすると、
Ｉ０＝Ｉｄ１＋Ｉｄ２＝β｛ｖ０2＋（Ｖｂｓ４−Ｖｔ）2｝ ・・・（式３）
となる。
【００５１】
ＰＭＯＳトランジスタ２１３，２１４は、ＰＭＯＳトランジスタ２１１，２１２のドレイン電圧変化を減少させ、チャネル長変調と呼ばれる現象によりＰＭＯＳトランジスタ２１１，２１２のドレイン電流が減少するのを防ぐので、（式３）の精度をより高める働きをする。
【００５２】
（式３）の右辺の（Ｖｂｓ４−Ｖｔ）2は、直流成分であり、変化分のみを取り出せば包絡線検出回路２００に入力された入力信号ｖ０の二乗値を取り出せる。（Ｖｂｓ４−Ｖｔ）2の直流成分は、コンデンサ１２１，１２２により簡単に排除できるので、バイアス電圧Ｖｂｓ４に依存することがなく、ＰＭＯＳトランジスタ２１１，２１２を安定的に動作させる領域に設定することが可能である。
【００５３】
ＬＮＡ１００の入力端子Ｉｎ１，Ｉｎ２に印加される入力信号電圧を±ｖｉ、スイッチング動作によって生じるＬＮＡ１００の同相ノイズ成分をｖｎ、ＬＮＡ１００の電圧増幅度をＧとすると、ｖ０＝Ｇ×ｖｉとなるので、ＬＮＡ１００から出力される差動信号ｃ１，ｃ２の電圧ｖ１，ｖ２は、 ｖ１＝ｖｎ＋Ｇ×ｖｉ＝ｖｎ＋ｖ０ ・・・（式４）
ｖ２＝ｖｎ−Ｇ×ｖｉ＝ｖｎ−ｖ０ ・・・（式５）
と表すことができる。
【００５４】
このとき包絡線検出回路２００のＮＭＯＳトランジスタ２１６のドレイン電流Ｉ０は、 Ｉ０＝β｛ｖ０2＋（Ｖｂ＋ｖｎ−Ｖｔ）2｝ ・・・（式６）
となる。
【００５５】
このドレイン電流Ｉ０は、ＮＭＯＳトランジスタ２１６の働きによって電圧に変換され、差動増幅器６０１に入力される。ＮＭＯＳトランジスタ２１６の等価的な動インピーダンスをＺとすると、電圧信号として、
ｖａ１＝Ｚ×Ｉ０＝Ｚ×β｛ｖ０2＋（Ｖｂ＋ｖｎ−Ｖｔ）2｝ ・・・（式７）
が差動増幅器６０１に入力される。
【００５６】
包絡線検出回路３００は、短絡線３０３によってＰＭＯＳトランジスタ２１１，２１２のゲート端子が短絡されているので、包絡線検出回路３００のＰＭＯＳトランジスタ２１１，２１２のゲート端子には、コンデンサ１２３，１２４を介してＬＮＡ１００の出力線１１５，１１６からの差動信号ｃ１，ｃ２の平均値（（ｖ１＋ｖ２）／２）＝ｖｎが印加されるので、包絡線検出回路３００のＰＭＯＳトランジスタ２１１，２１２のドレイン電流Ｉｄは、どちらも、
Ｉｄ＝（１／２）β（Ｖｂ＋ｖｎ−Ｖｔ）2 ・・・（式８）
となる。
【００５７】
従って、包絡線検出回路３００のＮＭＯＳトランジスタ２１６に流れる電流は、
２×Ｉｄ＝β（Ｖｂ＋ｖｎ−Ｖｔ）2 ・・・（式９）
となる。この電流信号２×Ｉｄは、ＮＭＯＳトランジスタ２１６の働きによって電圧に変換され、差動増幅器６０１に入力される。ＮＭＯＳトランジスタ２１６の等価的な動インピーダンスをＺとすると、電圧信号として、
ｖａ２＝２ＺＩｄ＝Ｚβ（Ｖｂ＋ｖｎ−Ｖｔ）2 ・・・（式１０）
が差動増幅器６０１に入力される。
【００５８】
差動増幅器６０１は、上記（式７）及び（式１０）の電圧ｖａ１，ｖａ２を増幅し、差動出力信号ｆ１，ｆ２として、電圧ｖａ３，ｖａ４を出力する。差動増幅器６０１の同相ゲイン及び逆相ゲインをＧｃ１，Ｇｓ１とすると、電圧ｖａ１，ｖａ２，ｖａ３，ｖａ４は、以下の関係がある。
ｖａ３−ｖａ４＝Ｇｓ１（ｖａ２−ｖａ１）＝Ｇｓ１×Ｚ×β×ｖ０2 ・・・（式１１）
ｖａ３＋ｖａ４＝Ｇｃ１（ｖａ２＋ｖａ１）＝Ｇｃ１×Ｚ×β｛２×ｖ０2＋（Ｖｂ＋ｖｎ−Ｖｔ）2｝ ・・・（式１２）
【００５９】
これらの電圧ｖａ３，ｖａ４は、差動増幅器６０２に入力され、差動信号からシングル信号に変換される。差動増幅器６０２のゲインをＧｓ２とすると、差動増幅器６０２は、出力信号ｇとして、 ｖａ５＝Ｇｓ２（ｖａ３−ｖａ４）＝Ｇｓ１×Ｇｓ２×Ｚ×β×ｖ０2・・・（式１３）を出力する。つまり、スイッチングノイズなどによるｖｎを排除し、ｖ０＝Ｇ×ｖｉの二乗値を得ることができる。
【００６０】
ここで、図２を参照して、ＬＮＡ１００をスイッチング動作させた場合について説明する。
【００６１】
図２に示すように、先ず、時点ｔ０〜ｔ１の期間に”１”のデータを示す（パルスがある）差動信号ａ１，ａ２が入力されるので、時点ｔ０に入力端子ｂｓ０に印加する電圧ＶｂをＬレベルからＨレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ０が発生し、第１の出力信号ｅ１及び第２の出力信号ｅ２にもノイズｎ０が発生する。次に、時点ｔ１〜ｔ２の期間にＬＮＡ１００を休止状態にするために電圧ＶｂをＨレベルからＬレベルに遷移すると、差動信号ｃ１，ｃ２にノイズｎ１が発生し、第１の出力信号ｅ１及び第２の出力信号ｅ２にもノイズｎ１が発生する。次に、時点ｔ２〜ｔ３の期間に”０”のデータを示す（パルスがない）差動信号ａ１，ａ２が入力されるが、時点ｔ２に入力端子ｂｓ０に印加する電圧ＶｂをＨレベルからＬレベルに遷移すると、ＬＮＡ１００が出力する差動信号ｃ１，ｃ２にノイズｎ２が発生し、第１の出力信号ｅ１及び第２の出力信号ｅ２にもノイズｎ２が発生する。
【００６２】
第２の出力信号ｅ２は、包絡線検出回路３００の出力波形であり、ＬＮＡ１００の出力線１１５，１１６に出力される差動信号ｃ１，ｃ２の雑音成分（同相成分）のみを取り出したものである。この第２の出力信号ｅ２と包絡線検出回路２００から出力される第１の出力信号ｅ１との差は、図２に示すようにごく僅かである。すなわち、第２の出力信号ｅ２のほとんどは雑音成分であり、第１の出力信号ｅ１と同一のグラフにプロットするとほぼ重なってしまう。電子回路１では、大きな雑音成分を取り除き、信号成分のみを取り出すことができる。第１の出力信号ｅ１及び第２の出力信号ｅ２は、差動増幅器６０１によって増幅され、差動出力信号ｆ１，ｆ２を出力する。差動増幅器６０１は、同相成分（雑音）を減衰させ、第１の出力信号ｅ１及び第２の出力信号ｅ２の差動を増幅するので、差動出力信号ｆ１，ｆ２は、第１の出力信号ｅ１及び第２の出力信号ｅ２よりも振幅は小さくなり、図２に示すように僅かな違いが見えるようになる。出力信号ｇは、差動増幅器６０２の出力信号であり、差動出力信号ｆ１，ｆ２の信号成分のみを増幅し取り出した信号である。
【００６３】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００６４】
本実施形態では、ＬＮＡ１００のスイッチング動作によって発生する大きな雑音を取り除き、信号成分のみを取り出すことができる。これによってＵＷＢ−ＩＲのような間欠動作を要求する装置にも利用が可能となり、電子回路１の消費電力を大幅に低減することができる。さらに、本実施形態の電子回路１は、電界効果型トランジスタによって構成できるため、安価なＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特徴があり、特に、電界効果型トランジスタの限界周波数程度の高周波高速動作が可能なので、高価で特殊な半導体プロセスを使わずにＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによって、システム一体化が容易な受信機の復調回路やパルス検出回路が実現できる。
【００６５】
（第２実施形態）
次に、第２実施形態に係る電子回路の構成について、図３および図４を参照して説明する。図３は、第２実施形態に係る電子回路の構成を示す回路図であり、図４は、第２実施形態に係る電子回路の動作を説明する波形図である。
【００６６】
図３に示すように、電子回路３は、ＬＮＡ１００と、第１の増幅回路４００と、第２の増幅回路５００と、を含んで構成される。ＬＮＡ１００は、第１実施形態で説明したのでここでは省略する。
【００６７】
第１の増幅回路４００は、第１の入力端子４０１と第２の入力端子４０２と第１の出力端子４０４とを有し、第１の入力端子４０１には、第１の入力信号である差動信号ｃ１が第１のインピーダンス素子であるコンデンサ１２１を介して入力され、第２の入力端子４０２には、第２の入力信号である差動信号ｃ２が第２のインピーダンス素子であるコンデンサ１２２を介して入力され、第１の出力端子４０４から差動信号ｃ１と差動信号ｃ２との電圧値を比較し、電圧値が高い方を選択して増幅した第１の出力信号ｊ１を出力する。
【００６８】
第２の増幅回路５００は、第３の入力端子５０１と第４の入力端子５０２と第２の出力端子５０４とを有し、第３の入力端子５０１には、差動信号ｃ１が第３のインピーダンス素子であるコンデンサ１２３を介して入力され、第４の入力端子５０２には、差動信号ｃ２が第４のインピーダンス素子であるコンデンサ１２４を介して入力され、第３の入力端子５０１と第４の入力端子５０２とが短絡線５０３により短絡され、第２の出力端子５０４から差動信号ｃ１と差動信号ｃ２との平均を増幅した第２の出力信号ｊ２を出力する。
【００６９】
第１の増幅回路４００と第２の増幅回路５００とは、同等な特性を有する。また、コンデンサ１２１〜１２４は、すべて同じ定数とする。
【００７０】
第１の増幅回路４００（または第２の増幅回路５００）は、第１の電界効果型トランジスタであるＮＭＯＳトランジスタ４１１と、第２の電界効果型トランジスタであるＮＭＯＳトランジスタ４１２と、信号加算部を構成する抵抗４１６と、を含んで構成されている。
【００７１】
ＮＭＯＳトランジスタ４１１は、ゲート端子に第１の入力信号である差動信号ｃ１がコンデンサ１２１（またはコンデンサ１２３）を介して第１の入力端子４０１（または第３の入力端子５０１）から入力され、ドレイン端子が第１の電位線である電源電圧線ｖｄｄに接続されている。ＮＭＯＳトランジスタ４１２は、ゲート端子に第２の入力信号である差動信号ｃ２がコンデンサ１２２（またはコンデンサ１２４）を介して第２の入力端子４０２（または第４の入力端子５０２）から入力され、ドレイン端子が第１の電位線である電源電圧線ｖｄｄに接続されている。
【００７２】
ＮＭＯＳトランジスタ４１１及びＮＭＯＳトランジスタ４１２のソース端子は、出力線４１５に接続されている。抵抗４１６は、一方が接地電位線ＧＮＤに接続され、他方が出力線４１５に接続されている。出力線４１５は、第１の出力端子４０４（または第２の出力端子５０４）と接続されている。ＮＭＯＳトランジスタ４１１のゲート端子は、抵抗４１７を介して電源電圧線ｖｄｄに接続されている。ＮＭＯＳトランジスタ４１２のゲート端子は、抵抗４１８を介して電源電圧線ｖｄｄに接続されている。電源電圧線ｖｄｄと出力線４１５との間には、電流バイアス源４１３が接続されている。
【００７３】
第１の増幅回路４００（または第２の増幅回路５００）は、ＮＭＯＳトランジスタ４１１，４１２のゲート端子にコンデンサ１２１，１２２（またはコンデンサ１２３，１２４）を介して差動信号ｃ１，ｃ２が入力されない場合、第１の出力端子４０４（または第２の出力端子５０４）に出力されるＤＣ電圧は、ＶＤＤ−Ｖｔ−Ｖｏｖとなる。ここで、ＶＤＤは電源電圧、ＶｔはＮＭＯＳトランジスタ４１１，４１２の閾値電圧、Ｖｏｖは抵抗４１６に上記ＤＣ電圧を発生させるために必要なオーバードライブ電圧である。静止時には、ＮＭＯＳトランジスタ４１１，４１２が同一の特性であるとすれば、各ゲート端子には同じ電源電圧ＶＤＤが印加されているので全く対称であり、抵抗４１６に流れる電流の半分が各ＮＭＯＳトランジスタ４１１，４１２に流れる。第１の増幅回路４００（または第２の増幅回路５００）は、抵抗４１６の抵抗値を大きくするか電流バイアス源４１３の電流バイアスを調整することによって、このオーバードライブ電圧Ｖｏｖを０に近づけることができる。
【００７４】
第１の増幅回路４００は、ＮＭＯＳトランジスタ４１１，４１２のゲート端子にコンデンサ１２１，１２２を介して差動信号ｃ１，ｃ２が入力され、ＮＭＯＳトランジスタ４１１，４１２のゲート電位が高くなった場合、第１の出力端子４０４の電位は、このゲート電位上昇分と同じだけ上がる。ＮＭＯＳトランジスタ４１２のゲート端子に入力された差動信号ｃ２のレベルがＮＭＯＳトランジスタ４１１のゲート端子に入力された差動信号ｃ１のレベルより低い場合、ＮＭＯＳトランジスタ４１２のゲート−ソース間の電圧は閾値電圧Ｖｔより低くなり、ＮＭＯＳトランジスタ４１２を流れる電流は０になる。そのため、第１の増幅回路４００は、ＮＭＯＳトランジスタ４１１によるソースフォロワにより第１の入力端子４０１に入力された差動信号ｃ１を緩衝増幅し、第１の出力端子４０４から第１の出力信号ｊ１を出力する。
【００７５】
逆に、第２の入力端子４０２に入力された差動信号ｃ２のレベルが第１の入力端子４０１に入力された差動信号ｃ１のレベルより高い場合、第１の増幅回路４００は、第２の入力端子４０２に入力された差動信号ｃ２を緩衝増幅し、第１の出力端子４０４から第１の出力信号ｊ１を出力する。
【００７６】
以上説明したように、第１の増幅回路４００は、上記動作によって第１の入力端子４０１及び第２の入力端子４０２に入力される差動信号ｃ１，ｃ２のうちで、信号レベルの高い方を選択及び増幅し、第１の出力信号ｊ１として出力する。
【００７７】
上記では、オーバードライブ電圧Ｖｏｖがほとんど０の場合を説明した。第１の増幅回路４００は、差動信号ｃ１，ｃ２がごく小さな信号の場合、第１の入力端子４０１及び第２の入力端子４０２に入力された差動信号ｃ１，ｃ２の２乗の和に相当する信号が出力されることが分かっている。このような小さい差動信号ｃ１，ｃ２が入力された場合の動作の説明は、上記第１実施形態の説明と同じになる。
【００７８】
第２の増幅回路５００は、差動信号ｃ１，ｃ２の平均を出力する回路である。第２の増幅回路５００は、第１の増幅回路４００との対称性を保ち、雑音成分の除去性能を上げるためになるべく第１の増幅回路４００と同一の回路構成とする。第１の増幅回路４００と第２の増幅回路５００との違いは、第２の増幅回路５００が短絡線５０３によってＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２とのゲート端子が短絡されていることである。ＮＭＯＳトランジスタ４１１及びＮＭＯＳトランジスタ４１２のゲート端子には、コンデンサ１２３，１２４を介して第３の入力端子５０１及び第４の入力端子５０２に入力された差動信号ｃ１，ｃ２の電圧が分圧され、印加される。コンデンサ１２３，１２４および抵抗４１７，４１８の定数を同じとすれば、この電圧は２つの入力信号の平均値となり、第２の出力端子５０４にはＬＮＡ１００の出力線１１５，１１６から出力された差動信号ｃ１，ｃ２の平均を第２の出力信号ｊ２として出力する。
【００７９】
差動回路６００は、第１の出力信号ｊ１と第２の出力信号ｊ２とから差動出力信号ｋ１，ｋ２を出力する差動増幅器６０１と、差動出力信号ｋ１，ｋ２から出力信号ｍを出力する差動増幅器６０２と、から構成されている。
【００８０】
電子回路３は、上述した第１の増幅回路４００、第２の増幅回路５００及び差動回路６００により、ＬＮＡ１００のスイッチング動作により生じる雑音を除去することができる。
【００８１】
まず、ＬＮＡ１００に入力された差動信号ａ１，ａ２（電位±ｖｉ）は、増幅され、出力線１１５，１１６に差動信号ｃ１，ｃ２として出力される。ここでスイッチング動作による同相成分ｖｃが加わるので、差動信号ｃ１，ｃ２の電位はｖｃ±ｖｉとなる（ただしＬＮＡ１００のゲインは省略する）。
【００８２】
第１の増幅回路４００では、差動信号ｃ１，ｃ２の信号レベルの高い方を取るので、第１の出力端子４０４から出力される第１の出力信号ｊ１の電位は、ｖｃ＋｜ｖｉ｜となる。第２の増幅回路５００では、差動信号ｃ１，ｃ２の平均を取るので、ｖｃが第２の出力信号ｊ２として出力される。差動増幅器６０１，６０２によって第１の出力信号ｊ１及び第２の出力信号ｊ２の差を取れば、差動信号ａ１，ａ２の電位の絶対値｜ｖｉ｜が正しく検出できる。これはＬＮＡ１００に入力された差動信号ａ１，ａ２を全波整流した波形であり、信号検出も同時に行うことができる。
【００８３】
ここで、図４を参照して、ＬＮＡ１００をスイッチング動作させた場合について説明する。
【００８４】
図４に示すように、ａ１−ａ２は、ＬＮＡ１００の入力端子Ｉｎ１，Ｉｎ２に入力される差動信号ａ１，ａ２の差である。電圧Ｖｂは、ＬＮＡ１００の動作を差動信号ａ１，ａ２の存在に合わせてスイッチング動作させるために入力端子ｂｓ０に入力される。差動信号ｃ１，ｃ２は、ＬＮＡ１００の出力線１１５，１１６に出力される出力信号である。出力される差動信号ｃ１，ｃ２は、スイッチング動作による大きな同相成分が雑音として重畳され、信号成分がほとんど識別できない。
【００８５】
ｃ１−ｃ２は、差動信号ｃ１，ｃ２の差を取り信号成分を取り出したものであり、参考として掲載した。差動増幅回路によって差動信号ｃ１，ｃ２の差を取れば雑音成分は取り除けるが、入力される差動信号ａ１，ａ２は変調された高周波すなわちＲＦ（Radio Frequency）信号であり、このような差動増幅回路を低消費電力で安定に作るのは困難である。
【００８６】
第１の出力信号ｊ１及び第２の出力信号ｊ２は、大きな雑音成分ｖｃを含み、差動信号ａ１，ａ２はほとんどかき消されている。ｊ１−ｊ２は、第１の出力信号ｊ１及び第２の出力信号ｊ２の差を示す。差動回路６００により、第１の出力信号ｊ１に含まれるｖｃを取り除き、｜ｖｉ｜を取り出すことができる。ここで、ｊ１−ｊ２に含まれる信号の周波数成分は、高々ベースバンド帯域であり、このようなベースバンド帯域に対応した低周波の安定した低消費電力な差動回路６００を構成することは容易である。
【００８７】
上記第２実施形態では、第１の増幅回路４００に入力される差動信号ｃ１，ｃ２のレベルの高い方を選択して出力するように説明したが、入力信号レベルの低い方を選択出力するように構成しても全く同様に動作させることができる。このときの第１の増幅回路４００の出力は、ｖｃ−｜ｖｉ｜となるが、第２の増幅回路５００の出力との差を取れば、｜ｖｉ｜を正しく検出することができる。これは第１の増幅回路４００及び第２の増幅回路５００におけるＮＭＯＳトランジスタ４１１，４１２をＰＭＯＳトランジスタで構成すれば実現できる。
【００８８】
以上に述べた本実施形態によれば、以下の効果が得られる。
【００８９】
本実施形態では、ＬＮＡ１００のスイッチング動作によって発生する大きな雑音を取り除き、信号成分のみを取り出すことができる。これによってＵＷＢ−ＩＲのような間欠動作を要求する装置にも利用が可能となり、電子回路３の消費電力を大幅に低減することができる。さらに、本実施形態の電子回路３では、電界効果型トランジスタによって構成できるため、安価なＣＭＯＳ半導体プロセスによるオンチップ化が可能であるという特徴があり、特に、電界効果型トランジスタの限界周波数程度の高周波高速動作が可能なので、高価で特殊な半導体プロセスを使わずにＩＲ通信などの高速動作が必要なシステムへの応用が可能となる。これによって、システム一体化が容易な受信機の復調回路やパルス検出回路が実現できる。
【００９０】
（第３実施形態）
次に、第３実施形態に係る電子回路を備えた電子装置である受信装置の構成について、図５及び図６を参照して説明する。図５は、第３実施形態に係る受信装置の構成を示す回路図であり、図６は、第３実施形態に係る受信装置の動作を示すタイミング図である。
【００９１】
本第３実施形態では、ＵＷＢ−ＩＲのパルス信号として矩形のパルスを搬送波周波数ｆｃの正弦波によって乗算した図６の受信信号ａに示すような波形を用いる場合を例に説明するが、これに限ったものではない。ＩＲ信号として多用されるガウシアンモノパルス、エルミートパルス、あるいはそれらのｎ階微分波形（ｎは自然数）、さらに、それらに搬送波周波数ｆｃの正弦波を乗算しスペクトルを周波数軸上で移動したパルス、その他のパルスでもよい。特に、搬送波周波数ｆｃの正弦波を乗算して得られるパルスは、直流成分を含まず、スペクトルが搬送波周波数ｆｃを中心に対称であるなどの理由で多用される。本第３実施形態では、最も簡単な矩形パルスに正弦波を乗算して得られるパルス（図６のａ）をＩＲ信号として使用するＵＷＢ−ＩＲの受信装置（電子装置）を例に説明する。
【００９２】
図５に示すように、受信装置５は、アンテナ５５１と、低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）５５２と、電子回路１（図１）または電子回路３（図３）で構成される検波回路５５３と、増幅回路５５４と、信号処理部である判別回路５５５と、から構成されている。
【００９３】
アンテナ５５１によって受信された受信信号ａ（図６）は、ＬＮＡ５５２によって増幅され、平衡出力を持つ。検波回路５５３は、上記第１実施形態の包絡線検出回路２００、包絡線検出回路３００および差動回路６００による入力信号の二乗を出力する回路、または、上記第２実施形態で示した第１の増幅回路４００、第２の増幅回路５００および差動回路６００による信号の絶対値を出力する回路であり、二乗検波または包絡線検波を行う回路である。
【００９４】
図６のｂは、受信信号ａの二乗または絶対値を模式的に描いた図である。このような信号は実際には構成回路の周波数応答によって高周波成分が減衰し、図２のｇまたは図４のｊ１−ｊ２のようになる。増幅回路５５４は、この信号を増幅し、判別回路５５５で判別できるレベルまで信号を増幅する。増幅回路５５４は、必要ならば上記信号に含まれる高周波成分を取り除く動作（図６のｃ）も行う。
【００９５】
判別回路５５５は、増幅回路５５４の出力信号ｃの二値化処理を行い、二値化信号ｄ（図６のｄ）を出力端子５５６から出力し、パルスの有無を検出できる。判別回路５５５は、信号を受信したタイミングから次に信号が送られてくる時刻を予想することができる。これによって信号５５７を発生させ、必要の無い時はＬＮＡ５５２、検波回路５５３、増幅回路５５４の動作を停止させ、受信装置５の消費電力を削減することが可能である。そのときに発生するスイッチング雑音の影響は、検波回路５５３により排除できる。
不要時に動作を停止させる方法は、既に上記第１，２実施形態のＬＮＡ１００に例示した。検波回路５５３、増幅回路５５４も同様にバイアス電圧の制御や、電源線に直列にスイッチを配して直接スイッチング制御するなどの方法によって動作を停止させ消費電力を節約できる。
【００９６】
ＵＷＢ−ＩＲでは、送信する情報のビット１または０に応じて、パルスを送る送らないを制御するようにすれば、ＯＯＫ（On-Off-Keying）と呼ばれる変調方式となる。また、送信ビット情報に応じてパルスの位置を制御すれば、ＰＰＭ（Pulse Position Modulation：パルス位置変調）と呼ばれる変調方式となる。上記受信装置５の構成では、送信されたパルスの有無、または位置を検出できるのでＵＷＢ−ＩＲの復調ができる。
【００９７】
第１実施形態の電子回路１、または、第２実施形態の電子回路３を用いれば、ＵＷＢ−ＩＲの簡単に受信装置５が構成できる。受信装置５で使用される回路は、どれもＣＭＯＳによる半導体集積回路などで集積化が可能であり、高信頼かつ低価格の受信装置実現が可能である。
【００９８】
本実施形態では、このときのスイッチングに伴う雑音の影響を排除できるので低消費電力で高性能の受信装置を簡素な回路構成で構成することが可能となる。
【図面の簡単な説明】
【００９９】
【図１】第１実施形態に係る電子回路の構成を示す回路図。
【図２】第１実施形態に係る電子回路の動作を説明する波形図。
【図３】第２実施形態に係る電子回路の構成を示す回路図。
【図４】第２実施形態に係る電子回路の動作を説明する波形図。
【図５】第３実施形態に係る受信装置の構成を示す回路図。
【図６】第３実施形態に係る受信装置の動作を示すタイミング図。
【図７】従来の電子回路の構成を示す回路図。
【図８】従来の電子回路の動作を説明する波形図。
【符号の説明】
【０１００】
１，３…電子回路、５…受信装置、１００…ＬＮＡ、１０１〜１０４…ＮＭＯＳトランジスタ、１０５，１０６…抵抗、１０７，１０８…インダクタ、１０９…コンデンサ、１１０…インダクタ、１１１…抵抗、１１２…コンデンサ、１１３…インダクタ、１１４…抵抗、１１５，１１６…出力線、１２１〜１２４…コンデンサ、２００…包絡線検出回路、２０１…第１の入力端子、２０２…第２の入力端子、２０４…第１の出力端子、２１１〜２１４…ＰＭＯＳトランジスタ、２１５…出力線、２１６…ＮＭＯＳトランジスタ、２１７，２１８…抵抗、３００…包絡線検出回路、３０１…第３の入力端子、３０２…第４の入力端子、３０３…短絡線、３０４…第２の出力端子、４００…第１の増幅回路、４０１…第１の入力端子、４０２…第２の入力端子、４０４…第１の出力端子、４１１，４１２…ＮＭＯＳトランジスタ、４１３…電流バイアス源、４１５…出力線、４１６…抵抗、４１７，４１８…抵抗、５００…第２の増幅回路、５０１…第３の入力端子、５０２…第４の入力端子、５０３…短絡線、５０４…第２の出力端子、５５１…アンテナ、５５２…ＬＮＡ、５５３…検波回路、５５４…増幅回路、５５５…判別回路、５５６…出力端子、５５７…信号、６００…差動回路、６０１，６０２…差動増幅器。
【特許請求の範囲】
【請求項１】
平衡型の差動信号である第１の入力信号及び第２の入力信号と、
第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号の２乗と前記第２の入力信号の２乗との和である第１の出力信号を前記第１の出力端子から出力する第１の包絡線検出回路と、
第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を２乗した値の２倍となる第２の出力信号を前記第２の出力端子から出力する第２の包絡線検出回路と、
前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、
を含む、
ことを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、
前記第１の包絡線検出回路及び前記第２の包絡線検出回路は同等な特性を有し、
ゲート端子に前記第１の入力信号が入力され、ソース端子が第１の電位線に接続された第１の電界効果型トランジスタと、
ゲート端子に前記第２の入力信号が入力され、ソース端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、
ソース端子が前記第１の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が所定の電位にバイアスされた第３の電界効果型トランジスタと、
ソース端子が前記第２の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が前記所定の電位にバイアスされた第４の電界効果型トランジスタと、
前記第３の電界効果型トランジスタのドレイン端子と前記第４の電界効果型トランジスタのドレイン端子とを接続して出力信号を出力する出力線と、
を含み、
前記第２の包絡線検出回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、
ことを特徴とする電子回路。
【請求項３】
平衡型の差動信号である第１の入力信号及び第２の入力信号と、
第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号とを比較し大きい方の信号を選択し増幅した第１の出力信号を前記第１の出力端子から出力する第１の増幅回路と、
第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を増幅した第２の出力信号を前記第２の出力端子から出力する前記第１の増幅回路と同等な特性を有する第２の増幅回路と、
前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、
を含む、
ことを特徴とする電子回路。
【請求項４】
請求項３に記載の電子回路において、
前記第１の増幅回路及び前記第２の増幅回路は同等な特性を有し、
ゲート端子に前記第１の入力信号が入力され、ドレイン端子が第１の電位線に接続された第１の電界効果型トランジスタと、
ゲート端子に前記第２の入力信号が入力され、ドレイン端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのソース端子と前記第２の電界効果型トランジスタのソース端子とを接続して出力信号を出力する出力線と、
を含み、
前記第２の増幅回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、
ことを特徴とする電子回路。
【請求項５】
請求項１から４のいずれか一項に記載の電子回路を備えて構成されることを特徴とする電子装置。
【請求項６】
請求項５に記載の電子装置において、前記電子装置は、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えることを特徴とする電子装置。
【請求項７】
請求項６に記載の電子装置において、少なくともその一部にＵＷＢ信号のあるときにのみ電源供給される回路部分とそのためのスイッチ回路を備えることを特徴とする電子装置。
【請求項１】
平衡型の差動信号である第１の入力信号及び第２の入力信号と、
第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号の２乗と前記第２の入力信号の２乗との和である第１の出力信号を前記第１の出力端子から出力する第１の包絡線検出回路と、
第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を２乗した値の２倍となる第２の出力信号を前記第２の出力端子から出力する第２の包絡線検出回路と、
前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、
を含む、
ことを特徴とする電子回路。
【請求項２】
請求項１に記載の電子回路において、
前記第１の包絡線検出回路及び前記第２の包絡線検出回路は同等な特性を有し、
ゲート端子に前記第１の入力信号が入力され、ソース端子が第１の電位線に接続された第１の電界効果型トランジスタと、
ゲート端子に前記第２の入力信号が入力され、ソース端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、
ソース端子が前記第１の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が所定の電位にバイアスされた第３の電界効果型トランジスタと、
ソース端子が前記第２の電界効果型トランジスタのドレイン端子に接続され、ゲート端子が前記所定の電位にバイアスされた第４の電界効果型トランジスタと、
前記第３の電界効果型トランジスタのドレイン端子と前記第４の電界効果型トランジスタのドレイン端子とを接続して出力信号を出力する出力線と、
を含み、
前記第２の包絡線検出回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、
ことを特徴とする電子回路。
【請求項３】
平衡型の差動信号である第１の入力信号及び第２の入力信号と、
第１の入力端子と第２の入力端子と第１の出力端子とを有し、前記第１の入力端子に前記第１の入力信号が第１のインピーダンス素子を介して入力され、前記第２の入力端子に前記第２の入力信号が第２のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号とを比較し大きい方の信号を選択し増幅した第１の出力信号を前記第１の出力端子から出力する第１の増幅回路と、
第３の入力端子と第４の入力端子と第２の出力端子とを有し、前記第３の入力端子に前記第１の入力信号が第３のインピーダンス素子を介して入力され、前記第４の入力端子に前記第２の入力信号が第４のインピーダンス素子を介して入力され、前記第１の入力信号と前記第２の入力信号との平均を増幅した第２の出力信号を前記第２の出力端子から出力する前記第１の増幅回路と同等な特性を有する第２の増幅回路と、
前記第１の出力信号と前記第２の出力信号とから差動信号を生成する差動回路と、
を含む、
ことを特徴とする電子回路。
【請求項４】
請求項３に記載の電子回路において、
前記第１の増幅回路及び前記第２の増幅回路は同等な特性を有し、
ゲート端子に前記第１の入力信号が入力され、ドレイン端子が第１の電位線に接続された第１の電界効果型トランジスタと、
ゲート端子に前記第２の入力信号が入力され、ドレイン端子が前記第１の電位線に接続された第２の電界効果型トランジスタと、
前記第１の電界効果型トランジスタのソース端子と前記第２の電界効果型トランジスタのソース端子とを接続して出力信号を出力する出力線と、
を含み、
前記第２の増幅回路は、前記第３の入力端子と前記第４の入力端子とが短絡線により短絡されている、
ことを特徴とする電子回路。
【請求項５】
請求項１から４のいずれか一項に記載の電子回路を備えて構成されることを特徴とする電子装置。
【請求項６】
請求項５に記載の電子装置において、前記電子装置は、供給されたＵＷＢ信号が担うパルスを検出する信号処理部を備えることを特徴とする電子装置。
【請求項７】
請求項６に記載の電子装置において、少なくともその一部にＵＷＢ信号のあるときにのみ電源供給される回路部分とそのためのスイッチ回路を備えることを特徴とする電子装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１０−１３０１４３（Ｐ２０１０−１３０１４３Ａ）
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願番号】特願２００８−３００５２６（Ｐ２００８−３００５２６）
【出願日】平成２０年１１月２６日（２００８．１１．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年６月１０日（２０１０．６．１０）
【国際特許分類】
【出願日】平成２０年１１月２６日（２００８．１１．２６）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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