ＣＭＯＳインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路
【課題】ＣＭＯＳインバータのＰ形ＭＯＳトランジスタのボディバイアスを変化させても、入力信号の立ち上がりと立ち下がりの伝搬遅延時間の差を、従来のものより小さく保てるマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供する。
【解決手段】パスゲートＭ１、Ｍ２の出力に初段出力バッファとして低しきい値ＣＭＯＳインバータＩＮＶ１を接続したセレクター回路を基本構成とし、それを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路であって、パスゲートはそのボディ端子が可変電位をとるボディバイアス電源ＶＢＮに接続し、ＩＮＶ１のＰ形ＭＯＳトランジスタＭ３のしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源ＶＢＰに接続し、そのＮ形ＭＯＳトランジスタＭ４はそのしきい値電圧を固定するためにそのボディ端子が固定電位をとる電源ＶＳＳに接続する。
【解決手段】パスゲートＭ１、Ｍ２の出力に初段出力バッファとして低しきい値ＣＭＯＳインバータＩＮＶ１を接続したセレクター回路を基本構成とし、それを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路であって、パスゲートはそのボディ端子が可変電位をとるボディバイアス電源ＶＢＮに接続し、ＩＮＶ１のＰ形ＭＯＳトランジスタＭ３のしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源ＶＢＰに接続し、そのＮ形ＭＯＳトランジスタＭ４はそのしきい値電圧を固定するためにそのボディ端子が固定電位をとる電源ＶＳＳに接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号の立ち上がり時と立ち下がり時の遅延時間の違いを少なくするようにした絶縁ゲート電界効果トランジスタからなるＣＭＯＳインバータ回路を用いたセレクター回路、およびそれを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に関し、特に、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパストランジスタやトランスミッションゲートとして用いたセレクター回路、およびそれを用いたマルチプレクサ(Multiplexer、MUXと略記)、デマルチプレクサ(Demultiplexer、DEMUXと略記)に関し、更には、絶縁ゲート電界効果トランジスタをパスゲートとして用いるマルチプレクサ(Multiplexer、MUXと略記)、デマルチプレクサ(Demultiplexer、DEMUXと略記)およびルックアップテーブル(Lookup
Table、LUTと略記)に関し、ボディバイアス電圧を印加してもその出力におけるデジタル信号の立ち上がり時と立ち下がり時の伝搬遅延時間の違いを小さく保てるようにした、特には、入力信号と出力信号が同相なMUXまたはDEMUXまたはLUTを多段接続した場合に伝搬遅延時間が加算されることに起因するデジタル信号の消失や誤り信号の発生を防止するようにしたMUX、DEMUX、LUT、およびこれらを用いた集積回路に関する。
【背景技術】
【０００２】
まず本明細書で必要な用語、記号の定義をする。
図１２（ａ）（ｂ）（ｃ）は相補型金属酸化膜半導体集積回路（ＣＭＯＳ）インバータの回路図とそれを表す記号を示している。図１２(a)は通常のバルク形の絶縁ゲート電界効果トランジスタ(MOST)で構成したCMOSインバータ回路である。
MPはP形のMOST（PMOST）であり、ゲート、ドレイン、ソースおよびボディと呼ばれる構成要素からなり、それぞれには外部から電圧を印加できるようにGP、DP、SPおよびBPはそれぞれそのゲート端子GP、ドレイン端子DP、ソースSPおよびボディ端子BPが設けられている。
【０００３】
ボディとは半導体領域であって、ゲートとボディの間にはゲート絶縁膜が介在しているが、ゲート絶縁膜とボディとのボディ側界面にチャネルが形成される。
MNはN形のMOST（NMOST）であり、同様にゲート端子GN、ドレイン端子DN、ソース端子SNおよびボディ端子BNが設けられている。
CMOSインバータ回路は、ゲート端子GPとゲート端子GNを接続して入力ノードINとし、ドレイン端子DPとドレインDN端子を接続して出力ノードOUTとする。ソースSP端子は高電位側電源電圧VDDの電源線に接続し、ソース端子SNは低電位側電源電圧VSSの電源線に接続される。またボディ端子BPはPMOSTのボディバイアス電源電圧VBPの電源線に接続し、ボディ端子BNはNMOSTのボディバイアス電源電圧VBNの電源線に接続されて構成される。
【０００４】
さらに、上で説明したバルク形の絶縁ゲート電界効果トランジスタ（MOST）だけでなく、例えば、下記特許文献１、２に開示されているような、基板上に設けた絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れる、いわゆる、四端子二重絶縁ゲート電界効果トランジスタ(二つのゲートがチャネル領域を挟んで対向し、それぞれ電気的に分離されているもの、Double Gate MOS Transistor（DGMOST）)においてもCMOSインバータが図１２(b)に示すように同様に構成できる。
【０００５】
すなわち、図１２(b)のMDGPはP形のDGMOST（PDGMOST）であり、DGP1、DDP、DSPおよびDGP2はそれぞれその第一ゲート端子、ドレイン端子、ソース端子および第二ゲート端子である。MDGNはN形のDGMOST(NDGMOST)であり、DGN1、DDN、DSNおよびDGN2はそれぞれその第一ゲート端子、ドレイン端子、ソース端子および第二ゲート端子である。第一ゲート端子DGP１と第一ゲート端子DGN１を接続して入力ノードINとし、ドレイン端子DDPとドレインDDN端子を接続して出力ノードOUTとする。
ソース端子DSPは高電位側電源電圧VDDの電源線に接続し、ソース端子DSNは低電位側電源電圧VSSの電源線に接続される。また第二ゲート端子DGP2はPDGMOSTのボディバイアス電源電圧VBPの電源線に接続し、第二ゲート端子DGN2はNDGMOSTのボディバイアス電源電圧VBNの電源線に接続すれば、VBPやVBNの値によって、それぞれのしきい値電圧が制御できることはバルク形と同様である。
【０００６】
VDDおよびVSSを電源電圧と総称することがある。なお、VSS＜VDDである。
また、ボディバイアス電源電圧VBPおよびVBNをボディバイアスと総称することがある。図１２（c）は図９(a)または図９(b)のCMOSインバータの回路記号を示す。回路記号では電源電圧VDD、VSS、VBPおよびVBNの各電源線に接続される各端子SP、DSP、SN、DSN、BP、DGP2、BN、DGN2は省略する。その場合、回路図で示された電源電圧およびボディバイアスが印加されるものとする。入力ノードや出力ノードの名前、INやOUTは回路中で適宜別の名前を付けることがある。
【０００７】
図１３は典型的なCMOSインバータの入出力特性曲線を模式的に示している。横軸は入力電圧VIN（入力ノードINに印加される電圧）、縦軸は出力電圧VOUT（出力ノードOUTで観測される電圧）である。遷移領域(TR)とは出力電圧がVDDからVSSに、あるいはこの逆に変化する場合に変化する途中の段階にある入力電圧範囲を言い，通常次のように定義される。すなわち、この入出力特性曲線には接線の傾きが−１となる入力電圧が通常２カ所あるが、電圧の低い方を遷移領域下限（TRL）とし、電圧の高い方を遷移領域上限（TRH）とし、これらの電圧で挟まれた入力電圧範囲を遷移領域（TR）とする。
また出力電圧が(VDD−VSS)/2に等しくなる入力電圧をそのインバータの論理しきい（閾）値電圧（VTL）と称する。VTLはTR内に位置する。VTLはVDDとVSSの平均値であることが望ましい。さらに、VDDとVSSの差を論理振幅(LS)と言う。一般に、CMOSインバータが確実に動作するためにはこの遷移領域を渡りきるように入力電圧を変化させねばならない。
【０００８】
また、一つの入力ノードから一つの出力ノードへの論理信号の転送、非転送を制御する機能を有する論理回路をパスゲートと称することにすると、このパスゲートはＭＯＳＴおよびＤＧＭＯＳＴで構成できる。例えば、ＮＭＯＳＴの場合、簡単には図１４のように絶縁ゲート電界効果トランジスタ(NMOST)を、ドレイン端子DNを入力ノードIN、ソース端子SNを出力ノードOUTとして用いると、ゲート端子GNは制御信号CSが印加される制御信号ノード（ノードの名前はCSと兼用）に接続すると、制御信号CSにより入力ノードINから出力ノードOUTへの、論理信号の転送、非転送を制御でき、パスゲートの機能を実現できる。なお、通常、ソース端子、ドレイン端子の役割を逆にしても良い。
【０００９】
また、BNはNMOSTのボディ端子であり、ボディバイアス電源VBNに接続され、VBNの電圧値によってNMOSTのしきい値電圧が制御できる。上記図１４に代表される回路はパストランジスタ(PT)と称される。同様に、DGMOSTで構成できる。図１４のGNをDGMOSTの第一ゲート端子DGN1に替え、BNを第二ゲートDGN2に替え、DGN2をボディバイアス電源電圧VBNの電源線に接続すれば良い。この場合もDGN2をボディ端子と称する。
【００１０】
しかし、NMOSTでもNDGMOSTでも、論理信号電位のローレベルの転送効率は良いが、論理信号電位のハイレベルの転送効率が悪いのが欠点である。PMOSTまたはPDGMOSTを用いても良いが、逆に、PMOSTでもPDGMOSTでも、ハイレベルの転送効率は良いが、ローレベルの転送効率が悪い。そこで、両者を並列に接続して、ハイレベル、ローレベルとも転送効率を良くしたパスゲートがある。これはトランスミッションゲート(Transmission Gate,TG)と称されるものである。このトランスミッションゲートを、例えば、バルク形MOSTを用いて構成した場合を図１５に示す。
【００１１】
すなわち、NMOSTのMN100のソース端子とPMOSTのMP100のドレイン端子を接続して入力ノードINとし、MN100のドレイン端子とMP100のソース端子を接続して出力ノードOUTとする。MN100のゲート端子には制御信号CSが接続され、MP100のゲートにはインバータINV10により生成されたCSの反転CSBが接続される。MN100のボディは電源電圧VBNのボディバイアス電源線に接続され、MP100のボディは電源電圧VBPのボディバイアス電源線に接続され、それぞれしきい値電圧が制御される。バルク形MOSTを用いたTGによるマルチプレクサの一例が下記特許文献３に開示されている。
【００１２】
上記図１４の例を素子としてＤＧＭＯＳＴに置き換える説明でもわかるように、DGMOSTでTGを構成できることも明らかである。しかし、TGはPTを用いた場合に比べて素子数が倍になるし、またPMOSTとNMOSTの電流駆動能力を合わせるためにPMOSTのチャネル幅もNMOSTより大きくしなければならず、素子面積の増加が問題となる。なお、パスゲートの各ノードの名前は回路中で適宜別の名前を付けることがある。
以下の説明ではバルク形MOSTを用いているが、DGMOSTに変更することは容易であり、同様な議論が成立する。
一般にパスゲートの機能はANDゲートやORゲートを用いても構成できるが、本発明ではPTまたはTGを用いて構成したものに限定する。
【００１３】
さて、デジタル信号を用いた電気通信回路では、通信コスト削減のため、マルチプレクサ（MUX）およびデマルチプレクサ（DEMUX）が用いられる。MUXは多数の異なる入力ノードと一つの出力ノードを有し、入力ノードのうちの一つを選択し、その入力ノードの信号を出力する機能を有する。またDEMUXは一つの入力ノードと多数の異なる出力ノードを有し、その入力ノードの信号を多数の異なる出力ノードのどれか一つに出力する機能を有する。
すなわち、例えば多数の送信者側からのデジタル信号をあるビット数に区切って、MUXを用いて時間的に順番に出力し、結果として一つの決められた時間長のビット列を作り、これを高速な一つの通信回線を用いて受信者側に渡し、受信者側ではDEMUXを用いて逆の操作をして、送信者の目的とする受信者にデジタル信号を渡すことが行われる(Time Division Multiplexing,TDM：時分割多重)。
【００１４】
このようなMUXまたはDEMUXは通常ANDゲートや,ORゲートを用いて構成されている。すなわち、パスゲート機能を実現するのにANDゲートやORゲートが用いられていると言うことである。そのため、多数の入力を持つ場合、MOSTなどのトランジスタ数が極めて多くなるのが欠点となる。
【００１５】
しかし、パストランジスタを用いて大規模なMUXあるいはDEMUXを構成すれば用いるトランジスタ数を大幅に削減することができる。例えば二入力のMUXは図１６に示すようにパストランジスタを２個とバッファのCMOSインバータ、ハイレベルを保つためのPMOSTで構成される。すなわち、N形の絶縁ゲート電界効果トランジスタ(NMOST)、MN110とMN120をパストランジスタとして用い、MN110およびMN120のドレイン端子（ソース端子でも良い）をそれぞれ外部入力ノードIN01およびIN02に接続し、ソース端子(ドレイン端子でも良い)を共通接続してノードN100とする。MN110のゲートは制御信号ノードCSに接続し、MN120のゲートはCMOSインバータ、INV20の出力ノードCSBに接続する。
【００１６】
ここで、パスTrにPMOSTの例がなかったのは以下のような理由による。PMOSTをパストランジスタとして用いることも考えられるが、同じ素子寸法で考えるとPMOSTの方がNMOSTより電流駆動力が小さいので動作速度は遅くなる。そこで、パストランジスタとしてはNMOSTが用いられることが多いので、本発明ではNMOSTをパストランジスタとして用いた場合の欠点を説明する。
【００１７】
INV20の入力ノードは制御信号ノードCSに接続される。MN120のゲート端子には制御信号CS（CSは制御信号ノードと兼用）の論理的反転CSBが入力されることになる。この制御信号CSによりIN01とIN02のどちらか一方の入力が選択され、その入力信号がノードN100に転送される。ノードN100には出力バッファとして通常CMOSインバータINV21が接続され、MUXの負荷駆動能力を高めている。INV21の出力ノードがMUXとしての出力ノードとなる。ただし、この場合は選択された入力信号の反転が出力される。
【００１８】
また、INV21の出力ノードから入力ノードN100にPMOSTであるMP110による正帰還がかけられている。これは、NMOSTを用いたパストランジスタはハイレベルの転送効率が悪く、ノードN100のハイレベルが中途半端なレベルになってインバータINV21の消費電力を増加させることをMP110によって防止するためである。すなわち、定常状態ではノードN100の中途半端なハイレベルをMP110によってハイレベルである電源電圧VDDに持ち上げ、INV21のPMOSTを完全なオフ状態として消費電力の増加を防止している。ただし、論理機能としては必須のものではなく、上記欠点を容認するならば省略しても良い。
このような機能のMP110をキーパーと称する。この回路は特にセレクター(Selector)と称されている。
【００１９】
もっと多数の入力のマルチプレクサはこのセレクターをツリー状に接続して構成される。例えば、４入力のマルチプレクサ（４対１マルチプレクサとも言う）は図１７のように構成される。
MN130とMN140で第一のセレクターを構成し、MN150とMN160で第二のセレクターを構成する。ただし、この場合上記各セレクターの出力における負荷は小さいので第一および第二のセレクターのバッファCMOSインバータは省略することができる。第一のセレクターの入力ノードはIN01とIN02であり、出力ノードはN110である。第二のセレクターの入力ノードはIN03とIN04であり、出力ノードはN120である。第一および第二のセレクターは制御信号CS01で制御される
【００２０】
さらに、MN170とMN180で第三のセレクターを構成し、その第一の入力ノードすなわちMN170のドレイン端子（またはソース端子）は第一のセレクターの出力ノードN110に接続し、その第二の入力ノードすなわちMN180のドレイン端子（またはソース端子）は第二のセレクターの出力ノードN120に接続される。第三のセレクターの出力ノードN130にはCMOSバッファINV２４が接続され、その出力がマルチプレクサとしての出力ノードOUTとなる。PMOSTのMP120は図１６のMP110と同様の動作をする。第三のセレクターは制御信号CS02で制御される。INV22およびINV23はCMOSインバータであり、それぞれ制御信号CS01およびCS02の反転CS01BおよびCS02Bを生成する。
【００２１】
さらに、８入力のマルチプレクサは次のように構成できる。簡単のため、図１６および図１７で、PMOSTによる正帰還回路付きCMOSインバータによる出力バッファを外した原始２対１マルチプレクサおよび原始４対１マルチプレクサの回路記号をそれぞれ図１８および図１９で表す。ノードの記号は適宜回路中で別のノードの名前を付けることがあるが機能には変わりはない。また、制御信号CSやCS01およびCS02の反転CSBやCS01BおよびCS02Bは表示を省略するが、図１６や図１７に示されるように内部でCMOSインバータを用いて生成されるものとする。
【００２２】
これら原始２対１マルチプレクサを一個と原始４対１マルチプレクサを２個用いると、８入力のマルチプレクサの回路構成は図２０のようになる。入力の初段に用いられるMX041およびMX042はそれぞれ原始４対１マルチプレクサであり、それぞれの入力ノードはIN01ないしIN04およびIN05ないしIN08となる。それぞれの出力ノードN140およびN150は、原始２対１マルチプレクサMX021の各入力ノードに接続される。その出力ノードN160にはバッファCMOSインバータINV25とキーパーPMOSTのMP１３０が接続される。MX041とMX042は制御信号CS01およびCS02で制御され、MX021は制御信号CS03で制御される。
【００２３】
すなわち、入力から出力までの原始２対１マルチプレクサの段数でみると、原始２対１マルチプレクサ(または原始セレクター)はもちろん１段で、原始４対１マルチプレクサは入力の初段に原始２対１マルチプレクサを２個用いて入力数を４とし、２段目に原始２多１マルチプレクサを用いて出力段を構成しているので段数は２であり、同様に原始８対１マルチプレクサは入力の初段に原始２多１マルチプレクサ４個、二段目に２個、出力段に１個であるから、段数は３となる。
【００２４】
このように、Nを１以上の自然数とする時、N段の原始２対１マルチプレクサで構成したマルチプレクサの入力数は2Nとなり、原始2N対１マルチプレクサが構成でき、その出力にバッファCMOSインバータを接続して2N対１マルチプレクサが構成される。用いる原始２対１マルチプレクサの数は、入力の初段に２N-1個、次段２N-２、……、最終段に１個用いるから、総数は２N−１である。入力数が奇数のものを構成するにはその数より大きい最小の偶数入力数を用意し、そのうちの一つを固定電位とするなど信号の入力として用いなければ良い。制御信号の数は、独立でない各制御信号の否定を省くとNとなる。
【００２５】
ただし、このようなツリー状の構成は信号経路が多数の直列接続されたパストランジスタで構成されてしまう。
上記８入力マルチプレクサの場合はどの入力からの信号経路もパストランジスタが３個直列接続されたものからなる。そのために抵抗値が増加することによる信号の伝搬遅延時間の増加を避けるためにある程度の小規模入力数の出力バッファ付きマルチプレクサを用いて多段接続するのが普通である。すなわち、信号経路を構成する直列接続されたパストランジスタの数は限定する。
【００２６】
DEMUXもパストランジスタを用いて構成できる。例えば、原始２対１マルチプレクサの入力ノードと出力ノードを入れ替えて構成した原始１対２デマルチプレクサを３個用いると、一つの入力信号を四つの出力ノードの一つに配る１対４デマルチプレクサを図２１のように構成できる。
MN190とMN200とで第一の原始１対２デマルチプレクサを構成し、入力ノードはIN01に接続され、出力ノードN110およびN120は、MN210とＭN220とで構成される第二の原始１対２デマルチプレクサの入力ノードと、MN230とMN240とで構成される第三の原始１対２デマルチプレクサの入力ノードにそれぞれ接続され、それぞれの出力ノードには図２２に回路と回路記号を示すCMOSインバータINV200にPMOSTのMP200による正帰還を付加した出力バッファBF01ないしBF04に接続される。
【００２７】
第一の原始デマルチプレクサは制御信号CS01で制御され、第二および第三の原始デマルチプレクサは制御信号CS02で制御される。もっと多数の出力ノードを有する場合は少数出力の原始２対１デマルチプレクサをツリー状に多段接続し、各最終出力段にはPMOSTによる正帰還付き出力バッファを接続することで構成できることは上記マルチプレクサの例と同様である。すなわち、N段の原始１対２デマルチプレクサで構成したデマルチプレクサの出力数は2Nとなり、用いる原始１対２デマルチプレクサの数は、入力の初段に１個、次段に２１、……、最終段に2N-１個用いるから、総数は２N−１である。出力数が奇数のものを構成するにはその数より大きい最小の偶数出力数を用意し、そのうちの一つを未使用とすればよい。もちろんその出力バッファも省略できる。この場合も直列接続されるパストランジスタの数は限定する。
【００２８】
上記NMOSTを用いたパストランジスタで構成したマルチプレクサおよびデマルチプレクサはPTの動作上の特性に起因する欠点がある。図１６のセレクター回路で説明すると、入力ノードIN01およびIN02と制御信号CSはハイレベルがVDDで、ローレベルがVSS、すなわちインバータINV20およびINV21の高電位側の電源電圧、低電位側の電源電圧、の論理信号で駆動されるとする。
ここで、ノードN100の電位が初期状態でローレベルであったとする時、例えば制御信号ノードCSおよび入力ノードIN01がハイレベル(VDD)で、入力ノードIN0２がローレベル(VSS)になったとすると、ノードN100にはハイレベルである入力ノードIN01の電位、VDDが転送されねばならない。
【００２９】
しかし、パストランジスタMN110のしきい値電圧をVthnとすると、ノードN100の電位はローレベルから通常のデジタル信号処理で用いられる時間内では約VDD−Vthnまでしか上昇しない、すなわちハイレベルが約パストランジスタのしきい値電圧分だけ低下する。
一例として回路シミュレータでシミュレーションしたところの、MN300とMN310とで構成される原始２対１マルチプレクサ(原始セレクター)に初段出力バッファを接続した2対１マルチプレクサの回路図を図２３に、その結果の出力ノードNET3３、ノードNET3５および出力ノードNET36 におけるパルス信号波形を図２４に示す。回路シミュレーションは90nmノードでのMOST回路モデルを用いて行った。
【００３０】
図２３は、CMOSインバータ回路からなる初段出力バッファインバータINV300の入力ノードNET35にパストランジスタMN300とMN310のソース端子がそれぞれ接続され、このパストランジスタMN300とMN310のドレイン端子は非反転入力バッファX1、X2を介してパルス電源V1とV2に接続されている。
パストランジスタMN300とMN310のボディ端子は、ボディバイアス電圧VBNが印加されている。
MP320(PMOST)のボディ端子はボディバイアス電圧VBPが印加され、MN320(NMOST)のボディ端子はボディバイアス電圧VBNが印加されている。
【００３１】
なお、V3,V4、V5、V6はそれぞれVSS、VDD、VBNおよびVBPの実際に使用する電圧を意味する。すなわち、VDDは１．２V、VSSは０．０V,
ボディバイアス電圧VBPは１．２Vであり、VBNは０．０Vである。
図２４は、縦軸が電圧（voltage（ｖ））、横軸が時間（ｔｉｍｅ（ｓ））を表し、例えば、パストランジスタMN300の入力ノードNET33とINV300の出力ノードNET36の立ち上がり特性および立ち下がり特性の半値、すなわち、０．６Ｖの線と、前記立ち上がり特性および立ち下がり特性が交差する点間の時間差（ｓ）、で伝搬遅延時間を求める。
【００３２】
例えば、図２４の場合、NET33の電位の立ち上がり部分とNET36の立ち下がり部分での伝搬遅延時間は、Tdr＝２．１８３（ｎｓ：ナノ秒）−２．１０４（ｎｓ）＝７９（ｐｓ：ピコ秒）で、NET33の電位の立ち下がり部分とNET36の立ち上がり部分での伝搬遅延時間は、Tdf＝３．１３０（ｎｓ）−３．１０３（ｎｓ）＝２７ｐｓとなっている。入力信号のハイレベル転送効率の悪いことを反映して立ち上がり部分の伝搬遅延時間が大きくなっている。その差は５２ｐｓとなっている。なお,図のVBKとはVBN=VSS+VBKであり、VBP=VDD-VBPを意味し、この値でボディバイアス電圧を表示する。図２４の場合はVBK=0.0Vである。
【００３３】
図２５はVBK=＋０．５V（VBP＝＋０．７V、VBN＝＋０．５V）の場合の同様シミュレーション結果である。この場合、パストランジスタのしきい値電圧は図２４の場合より高くなっており、その直列抵抗は大きくなる。それを反映してTdr=６４ps、Tdf=２６psと図２４の場合より伝搬遅延時間は小さくなる。すなわち、正のボディバイアスVBKを印加することにより動作速度を速めることが出来る。しかし、TdrとTdfの差は３８psとまだ大きいと言える。
【００３４】
図２６はVBK=−１．０V（VBP＝＋２．２V、VBN＝−１．０V）の場合の同様シミュレーション結果である。この場合、パストランジスタのしきい値電圧は図２４の場合より高くなっており、その直列抵抗は大きくなる。それを反映してTdr=１２５ps、Tdf=３２psと図２４の場合より伝搬遅延時間は大きくなる。すなわち、負のボディバイアスVBKを印加することにより動作速度を遅くすることが出来る。この場合は動作速度よりも動作消費電力を低くすることやMOSTの漏洩電流を減少し、回路が動作していない待機時の消費電力の減少を目的とする。
しかし、TdrとTdfの差は９３psと拡大した。これは、パストランジスタのしきい値電圧が高くなったため、図２３のノードNET33を充放電する電流が小さくなったためである。Tdrの増加が顕著なのはパストランジスタのハイレベル転送効率が悪いことを反映している。
【００３５】
なお、ここで用いた初段出力バッファインバータINV300(最初に設けられるバッファなので初段出力バッファと称する)は論理しきい値電圧が(VDD-VSS)/2となるようにPMOSTのチャネル幅を調整したMP320(PMOST)とMN320(NMOST)とで構成されるCMOSインバータ(標準CMOSインバータ、Standard CMOS Inverterと略称する)を用いている。
普通には、MN320のチャネル長とチャネル幅は可能な最小寸法とする。MP３２０のチャネル長は可能な最小寸法とし、チャネル幅は論理しきい値電圧が(VDD-VSS)/2となるようにMN320より大きく設定する。電流駆動力を大きくとりたい時など、必要に応じて各チャネル幅を比例して大きくすることがある。そのトランスファーカーブを図２７に示す。
【００３６】
ボディバイアスVBKを印加した場合も図示してあるが、論理しきい値電圧は０．６Vで、ボディバイアスを印加してもほとんど変化しないという特性を有する。回路で用いられるインバータは普通にはこの標準CMOSインバータである。
パストランジスタMＮ300のゲートには本来はパルス信号が印加されるが、ここではシミュレーションの簡単化のため、MN300を通る信号経路を選択し、ハイレベルVDDが定常的に入力されるようにした。同様にMN310を通る信号経路を非選択にするために、MN310のゲートにはローレベル、VSSが定常的に入力されるようにした。
【００３７】
MN300の入力ノードNET33には非反転入力バッファX1（例えば、標準CMOSインバータを初段とし、二段目に負荷容量の大きさに応じてチャネル幅を比例的に大きくした標準CMOSインバータを接続して構成される）を介してパルス電源V1からのパルス信号が入力され、MN310の入力ノードNET34にはX1と同様な非反転入力バッファX2を介してパルス電源V1とは逆相のパルス電源V2からのパルス信号が入力される。
上記のシミュレーション結果はパストランジスタのハイレベルの転送効率が悪いと言う特性によって入力信号の立ち上がり部分と立ち下がり部分の伝搬遅延時間が大きく異なることを示している。そのため、NET36における出力信号のローレベルのパルス幅がその差だけ小さくなるという欠点を生じる。
【００３８】
さて、図２４、図２５および図２６によればノードNET35の電位は完全なハイレベル（図では1.2V）に到達しないことを示している。そうすると、初段出力バッファの標準CMOSインバータINV300は中途半端なハイレベルで駆動され、インバータINV300のNMOSTはオンであるが、PMOSTは完全にはオフにならず、定常状態においてインバータINV300に許容される漏れ電流より大きな漏れ電流が流れる場合がある。
そこで、これを避けるため図２８に示すようにPMOSTのMP330(キーパー)による正帰還をかけて、定常状態ではノードNET35の電位がきちんとしたハイレベルVDDと看做してよい値となるようにしている。
【００３９】
しかし、今度はPMOSTのMＰ330の電流駆動力とパストランジスタMＮ300のそれとが競合するので素子の寸法調整の問題が生じる。すなわち、ノードNET35がハイレベルVDDとなっている時、次のタイミングで入力ノードNET33がローレベルになり、したがって、ノードNET35の電位もローレベルにしたいとき、MP330とMN300が同時にオンとなる状況があるのでMP330の電流駆動力が大きいとNET35の電位をインバータINV3００が反転するに十分な電位に下げることができず、動作に支障が出ることである。そのため、MP330の電流駆動力はNMOSTのパストランジスタMN300およびMN310より小さくするのが普通である。
【００４０】
図２８ではMP330のチャネル幅は最小寸法としチャネル長をINV300のMP320より長くしてこれを行っている。図２８の回路は図２３の回路にキーパーMP330が追加されたものとなっており、パストランジスタ、初段出力バッファ等は図２３と同じである。なお、多入力のマルチプレクサの場合、その入力から初段出力バッファまで導通状態のMOSTが複数個直列接続される。例えば４入力のマルチプレクサでは２個直列接続される。上記キーパーの電流駆動力はこの直列接続されたMOSTの直列電流駆動力よりも小さくなければならない。
【００４１】
図２９に図２８の回路のシミュレーション結果を示す。ノードNET35の電位が初段出力バッファインバータINＶ300の論理しきい値電圧（図の場合はVDD/2=0.6V）より高くなると出力ノードNET36の電位が低下し始め、MP330がオンとなる。その結果NET35の電位は過渡応答の途中の時間からVDD=1.2Vまで持ち上げられている。
この場合においても入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間（それぞれTdrおよびTdfである）の差が大きいと言う欠点が生じる。例えば、図２９ではTdr＝２．２０８（ｎｓ）−２．１０４（ｎｓ）＝１０４ｐｓ、Tdf＝３．１６２（ｎｓ）−３．１０４（ｎｓ）＝５８ｐｓとなって、入力デジタル信号波形の立ち上がり部分での伝搬遅延時間が長くなる。
【００４２】
なお、図２９の伝搬遅延時間が図２４の伝搬遅延時間よりも大きくなっているのはＭＰ３３０の追加による浮遊容量増加のためである。なお、ボディバイアスVBKは0.0Vとした。このような伝搬遅延時間差があるため出力信号のパルス幅がその差だけ小さくなるという欠点は無くならない。
一般に、マルチプレクサには出力信号が入力信号の反転になるものと、非反転のものがある。上記図１６のセレクターは出力が反転するものである。非反転にするには初段出力バッファインバータの後にもう一段バッファインバータを付加すれば良い。この追加するインバータは標準CMOSインバータなどで、通常信号の立ち上がり部分と立ち下がり部分での伝搬遅延時間差の少ないものである。
【００４３】
すなわち、出力の信号波形では前段のセレクター部での伝搬遅延時間差が保たれる。上記で説明した入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が大きい場合、非反転のマルチプレクサを多段接続すると、その差による信号パルス幅の減少が各段で生じ、段数を通過するごとにパルス幅の減少が加算され、ある段以降では信号波形が消失する恐れがある。
反転のマルチプレクサでは偶数段接続すると各段での遅延の差が相殺されて、信号波形の消失を防ぐことも出来るが、必ず偶数段とすることや、各段の伝搬遅延時間差特性が揃っていないといけないなどの制約が多い。入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が極めて少なければ、用いる段数に制約は少なくなり、反転、非反転を用いることの制約も少なくなる。
【００４４】
更に、これらは動作速度が遅くてよい時などは負のボディバイアスVBKを印加してしきい値電圧を高くし消費電力を低減する。また、より高速動作が求められる場合はMOSTでは正のボディバイアスVBKを印加し、しきい値電圧の絶対値を小さくし、またDGMOSTでは第一ゲートから見たしきい値電圧の絶対値が小さくなるように第二ゲートバイアスの極性を考慮して印加し、動作速度を高めたりする。このような場合でも入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が極めて少ないことが求められる。
【００４５】
因に、図２８の回路でボディバイアスを＋０．５Ｖとした場合の特性を図３０に、−１．０Ｖとした場合の特性を図３１に示す。図３０の場合、Tdr＝２．１９０（ｎｓ）−２．１０４（ｎｓ）＝８６ｐｓ、Tdf＝３．１４０（ｎｓ）−３．１０３（ｎｓ）＝５５ｐｓと伝搬遅延時間は短くなるが時間差は解消しない。図３１の場合は、Tdr＝２．２７３（ｎｓ）−２．１１０（ｎｓ）＝１６３ｐｓ、Tdf＝３．１７６（ｎｓ）−３．１０６（ｎｓ）＝７０ｐｓで伝搬遅延時間はより長くなり、時間差も拡大している。
【００４６】
ボディバイアスVBKをある一つの値に固定した場合は、入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を極めて小さくする、すなわちチューニングすることができる。チューニングの方法は、例えばキーパー無しの図２３の場合で、NMOSTはVSS(=0.0V)、PMOSTはVDDにボディバイアスした場合(VBK＝０.0Vに固定)では、まず図３２に示されるように初段出力バッファインバータINV400を標準CMOSバッファインバータではなく、論理しきい値電圧VTLが小さいCMOSインバータ(低しきい値初段出力バッファ、Low VTL CMOS Inverter)とする。
これは、PMOSTであるMP340のチャネル幅を、第２３図の標準CMOSバッファインバータINV300の場合より小さくするか、NMOSTであるMN330のチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。すなわち、図３２では、図２３の標準CMOSインバータを用いた初段出力バッファINV300を上記低しきい値CMOSインバータINV400に置き換えた構成となっている。
【００４７】
そうすると、INV400の論理しきい値電圧は図３３に示されるように（VDD-VSS）/2＝０．６Vより１１０mV程度小さくなる。すなわち、より小さい入力電圧でインバータをオンとすることができる効果で入力信号波形の立ち上がり部分の伝搬遅延時間を小さくできると期待できる。入力信号波形の立ち下がり部分、すなわち出力信号ではローレベルからハイレベルに変化する部分での伝搬遅延時間は入力信号の電圧をより低くしないとインバータをオフに出来ないからその影響で伝搬遅延時間は若干長くなるが、パストランジスタはNMOSTであるから放電電流の方が充電電流より大きいのでその変化は小さいと期待できる。したがって、両者の伝搬遅延時間の差は小さくできると期待できる。
【００４８】
図３２の回路の実際のシミュレーション結果を示す図３４はそれが実現できることを示しており、Tdr＝＝５１ｐｓ、Tdf＝＝４９ｐｓであって、その差Tdr-Tdfは２ｐｓと図２３に比べて大幅に小さくすることが出来る。このようなチューニング結果が得られるようにINV400のPMOST−MP340のチャネル幅を小さくし、かつNMOST−MN330のチャネル幅は大きく設定してチューニングを行っている。これらの具体的な値は用いるMOSTの特性、回路中の寄生容量など回路パラメータで異なるがチューニングすることはできることが示されたわけである。
【００４９】
しかし、このようにチューニングしても、その場合のボディバイアスが異なると、例えばボディバイアスVBKを＋０．５Vや−１．０Vとすると、図３５のシミュレーション結果に示されるように、上段の特性はTdr＝３９ｐｓ、Tdf＝４５ｐｓであり、下段の特性はTdr＝１０３ｐｓ、Tdf＝５４ｐｓであるので、Tdr-Tdfはそれぞれ３９ps−４５ps＝−６ps、１０３ps−５４ps＝＋４９psと拡大してしまい、図３２の回路のままでは具合が悪い。その原因は、ボディバイアスを印加した時の出力バッファインバータの論理しきい値電圧変化の方向にある。図３３にはボディバイアスVBKを＋０．５Vにした時と、−１．０Vにした時の論理しきい値電圧(VTL)の変化も示してある。
【００５０】
VBK=0.0Vの場合と比較すると、VBK＝＋０．５VのときVTLはより小さくなり、VBK＝−１．０Vのときはより大きくなっている。VBK=＋０．５Vのときは、パストランジスタの抵抗はより小さくなっており、また初段出力バッファインバータのVTLも小さくなるので、信号の立ち上がり部分での伝搬遅延時間Tdrはさらに小さくなる。
一方、立ち下がり部分ではパストランジスタの抵抗値はより小さくなっているものの、VTLがより小さくなっているので初段出力バッファインバータの入力ノードをハイレベルからVTL以下にするまでの時間が長くなり、出力が反転する時間が長くなってその効果を相殺してしまうためTdfは大きく減少はしない。
【００５１】
そのため入力信号波形の立ち上がり部分と立ち下がり部分での伝搬遅延時間の差、すなわちTdr−Tdfの値が拡大すると考えられる。VBK＝−１．０Vのときは、VTLは大きくなり、パストランジスタのしきい値電圧も大きくなり、従ってその抵抗値も大きくなるので信号の立ち上がり部分での伝搬遅延時間Tdrは大きくなる。
また、立ち下がり部分ではパストランジスタの抵抗値の増加によりINV400の入力ノードNET35の電位を低下させる時間は長くかかるが、INV400のVTLが大きくなっているため、INV400をオフにする時間は短くなって、伝搬遅延時間Tdfの増加はTdrの増加より小さくなる。従ってTdr−Tdfの値が一層拡大すると考えられる。
【００５２】
キーパー付きの図２８の回路に対しては図３６に示すようにやはりINV300を低しきい値初段出力バッファのINV500とすることによりチューニングできる。この場合はINV500のPMOST、MP350のチャネル幅のみ標準CMOSインバータの場合より小さくすることでTdrとTdfの差を小さく出来た。
このように、一般にはボディバイアスをある値に固定してTdrとTdfの差を小さくチューニングするための低しきい値CMOSインバータの各素子パラメータは、そのボディバイアスの値、入力ノードの容量やパストランジスタの素子寸法、パストランジスタ数などで設定値が変わり得る。
図３７にINV400のトランスファーカーブを示すが、論理しきい値電圧は０．６Vより７０mV程度小さくなっている。図３６の回路の実際のシミュレーション結果を図３８に示すが、Ｔｄｒ＝２．１８０（ｎｓ）−２．１０５（ｎｓ）＝７５ｐｓ、Ｔｄｆ＝３．１８０（ｎｓ）−３．１０７（ｎｓ）＝７３ｐｓであって、その差Ｔｄｒ−Ｔｄｆは２ｐｓと図２８に比べて大幅に小さくすることが出来る。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特許第３５４３１１７号公報
【特許文献２】米国特許第７０６１０５５号明細書
【特許文献３】米国特許第６８０９５５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００５４】
しかし、この場合もボディバイアスVBKを＋０．５Vや−１．０Vとすると、図３９のシミュレーション結果に示されるように、VBK=+0.5Vの上段の特性はTdr＝２．１６２（ｎｓ）−２．１０１（ｎｓ）＝６１ｐｓ、Tdf＝３．１７０（ｎｓ）−３．１００（ｎｓ）＝７０ｐｓであり、VBK＝−１．０Vの下段の特性はTdr＝２．２４０（ｎｓ）−２．１１４（ｎｓ）＝１２６ｐｓ、Tdf＝３．２００（ｎｓ）−３．１１２（ｎｓ）＝８８ｐｓであるので、Tdr-Tdfはそれぞれ６１ps−７０ps＝−９ps、１２６ps−８８ps＝＋３８psと拡大してしまい、図３６の回路のままでは具合が悪い。
【００５５】
その原因は、図３２の場合と同様にボディバイアスを印加した時の出力バッファインバータの論理しきい値電圧の変化の方向にある。図３７にはボディバイアスVBKを＋０．５Vにした時と、−１．０Vにした時の論理しきい値電圧(VTL)の変化も示してある。VBK=0.0Vの場合と比較すると、VBK＝＋０．５VのときVTLはより小さくなり、VBK＝−１．０Vのときはより大きくなっている。VBK=＋０．５Vのときは、パストランジスタの抵抗はより小さくなっており、また初段出力バッファインバータのVTLも小さくなるので、信号の立ち上がり部分での遅延時間Tdrはさらに小さくなる。
【００５６】
一方、立ち下がり部分ではパストランジスタの抵抗はより小さくなっているものの、VTLがより小さくなっているので初段出力バッファインバータの入力ノードをハイレベルからVTL以下にするまでの時間が長くなり、出力が反転する時間が長くなってその効果を相殺してしまうためTdfは大きく減少はしない。そのため入力信号波形の立ち上がり部分と立ち下がり部分での伝搬遅延時間の差、すなわちTdr−Tdfの値が拡大すると考えられる。
【００５７】
上記シミュレーションではセレクターを例にとったが、もっと多入力のマルチプレクサやデマルチプレクサにおいても同様な議論が成り立つ。
また、TGを用いたマルチプレクサまたはデマルチプレクサの場合でもPMOSTによる面積増加を少なくするため、PMOSTとNMOSTを同じ素子寸法にすることが考えられる。このことは、特にいわゆるフィン形DGMOSTを用いた場合に有効である。すなわち、フィン形DGMOSTではフィンの高さがチャネル幅を決定するため、チャネル幅を増やそうとする場合はフィンの数を増やさなければならず、素子面積の増加を招くからである。
【００５８】
同じ素子寸法のPMOSTとNMOSTを用いると、両者の電流駆動能力の差により入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が大きくなる。そのため、上記で説明した信号消失や誤り信号の発生の恐れが生じる。図４０はPMOSTのMP400およびMP410をNMOSTのMN400およびMN410と同じ素子寸法にしたTGを用いた二入力マルチプレクサのシミュレーションに用いた回路図を示す。初段出力バッファINV600はPMOSTのMP420とNMOSTのMN420で構成された標準CMOSインバータである。
【００５９】
簡単のため、制御信号CSはVDD(=1.2V)に固定し、CSBはVSS(=+0.0V)に固定した。すなわち、NET40の信号が選択されるようになっている。シミュレーション結果を図４１に示す。VBK＝＋０．０Ｖのとき、Tdr＝２．１５５（ｎｓ）−２．１０５（ｎｓ）＝５０ｐｓ、Tdf＝３．１３８（ｎｓ）−３．１０２（ｎｓ）＝３６ｐｓであり、その差は１４ｐｓであった。VBK＝＋０．５Ｖの時は、Tdr＝２．１４９（ｎｓ）−２．１０５（ｎｓ）＝４４ｐｓ、Tdf＝３．１３４（ｎｓ）−３．１００（ｎｓ）＝３４ｐｓで期待通り伝搬遅延時間は小さくなって、その差も小さくなってはいるが、１０ｐｓとまだ大きい。
【００６０】
さらに、VBK＝−１．０ＶのときはTdr＝２．１９７（ｎｓ）−２．１３３（ｎｓ）＝６４ｐｓ、Tdf＝３．１６０（ｎｓ）−３．１１４（ｎｓ）＝４６ｐｓであり、その差は１８ｐｓ大きくなっている。この場合でも初段出力バッファに低しきい値ＣＭＯＳインバータを用いて、例えばＶBK=+0.0Vと固定した場合に伝搬遅延時間差を極めて小さくできることはPTを用いた場合と同様である。しかし、VBKを変化させた場合には伝搬遅延時間差が拡大することもPTの場合と同様である。
【００６１】
さらに、PTまたはTGで構成したパスゲートを用いた2N対1MUXにおいて、2Nの各入力の論理値を固定しておけば、その入力の論理値の組み合わせパターンによって、N個の独立な制御信号を論理信号と看做した任意のN変数論理関数を表す論理回路が構成できる。これはLUT（ルックアップテーブル、Lookup Table）と呼ばれているものである。この場合はN変数ルックアップテーブルと称することにする。ルックアップテーブルにおいても論理値１を転送する場合と論理値0を転送する場合で伝搬遅延時間が異なるから多段接続した場合に信号消失や誤り信号の発生の恐れがある。したがって、MUXをLUTとして用いる場合でも信号の立ち上がり部分と立ち下がり部分の伝搬遅延時間差が極めて少ないことが望まれる。
【００６２】
上記問題点に鑑み、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパスゲートとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
また、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、パストランジスタの動作上の欠点に由来する入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
【００６３】
また、本発明は、さらに、P形MOSTとN形MOST、またはP形DGMOSTとN形DGMOSTをそれぞれ同じ素子寸法（例えば、同じチャネル長とチャネル幅）としたトランスミッションゲートなど、ハイレベルの転送効率の悪くなったトランスミッションゲートを用いるようにしたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、P形MOSTとN形MOST、またはP形DGMOSTとN形DGMOSTの電流駆動能力の違いによる入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
【課題を解決するための手段】
【００６４】
本発明では以下の解決手段により前記目的を達成する。
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とCMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制した技術思想に特徴を有し、この特徴は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。
初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成を採用しているが、このPMOSTのボディ電圧に格別条件はない。ただし、この回路が用いられている部分回路でのVBPが印加される。
【００６５】
具体的な解決手段は以下のような構成となる。
１）構成１：
Nを１以上の自然数とするとき、パスゲートからなる原始２対１マルチプレクサをN段用いて構成した2N対１原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した2N対１マルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする2N対１マルチプレクサとする。
【００６６】
構成１とすることにより、初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パスゲート、例えば、パストランジスタのボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように保証する働きがある。
【００６７】
２）構成２：
前記2N対１マルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、2N対１マルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるように構成したことを特徴とする構成１記載の2N対１マルチプレクサとする。
【００６８】
３）構成３：
Nを１以上の自然数とするとき、パスゲートからなる原始１対２デマルチプレクサをN段用いて構成した１対2N原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した１対2Nデマルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする１対2Nデマルチプレクサとする。
【００６９】
４）構成４：
前記１対2Nデマルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、１対2Nデマルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるように構成したことを特徴とする構成２記載の１対2Nデマルチプレクサとする。
【００７０】
５）構成５：
Nを１以上の任意の自然数とするとき、前記2N対１マルチプレクサをルックアップテーブルとしたことを特徴とするN変数ルックアップテーブル。
６）構成６：
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする構成１および２記載の2N対１マルチプレクサ。
【００７１】
７）構成７：
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする構成３および４記載の１対2Nデマルチプレクサ。
８）構成８：
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする構成５記載のN変数ルックアップテーブル。
【発明の効果】
【００７２】
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして図１、４、７のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができる。
【００７３】
また、前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられているので、これら本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路においても基本構成の効果が有効に機能する。
【００７４】
本発明は、パスゲートを用いたMUX、DEMUXまたはLUTの初段出力バッファに用いられるＣＭＯＳインバータ回路において、そのＰＭＯＳＴは標準ＣＭＯＳインバータで用いられるＰＭＯＳＴと比べて電流駆動能力を弱く（電流値を小さく）し、ＰＭＯＳＴのボディは可変電位をとるボディバイアス電源電圧ＶＢＰの電源に接続して、ＰＭＯＳＴのしきい値（閾値）電圧を可変にできるようにし、ＮＭＯＳＴのボディは固定電位をとる電源電圧、例えばＶＳＳの電源に接続し、ＮＭＯＳＴのしきい値電圧を固定にしてＣＭＯＳインバータの論理しきい値電圧を高電源電圧側の電源電圧と低電源電圧側の電源電圧の平均値よりも小さくし、かつボディバイアスによる論理しきい値電圧の変化の方向を正のボディバイアスVBKでは高い方向に変化し、負のボディバイアスVBKでは低い方向に変化するようにしたので、回路全体のボディバイアスを変化させても入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の入力ノードから出力ノードまでの伝搬遅延時間の差を極めて小さく保つことができる。
【００７５】
本発明は、上記のように、MUX、DEMUXおよびLUTの出力デジタル信号の立ち上がり時と立ち下がり時の伝搬遅延時間の違いを極めて小さく保つことができるので、パスゲートを用いたMUX、DEMUXまたはLUTを多段接続しても信号消失あるいは誤り信号の発生がないので、巨大入力数のMUXまたは巨大出力数のDEMUXを従来例の素子数より少なくでき、それに伴い従来例より少ない素子面積で構成でき、素子数が少なくなるので低消費電力化が可能となる。
【００７６】
さらに、MOSTまたはDGMOSTにそれらのしきい値電圧が高くなるようにボディバイアスを印加しても信号消失あるいは誤り信号の発生は起こらないので、未使用時や低速動作での消費電力の削減が可能となる。
さらに、高速動作が優先される場合にMOSTまたはDGMOSTに、それらのしきい値電圧が小さくなるようなボディバイアスを印加することにより信号の消失あるいは誤り信号の発生なしに高速動作のセレクター回路、MUX、DEMUXまたはLUTが実現可能である。
トランスミッションゲートを用いたセレクター回路、MUX、DEMUX、LUTにおいて、これらにおけるトランスミッションゲートのPMOSTあるいはPDGMOSTの素子面積を小さくできるので、より小さな素子面積で各回路を実現することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１（セレクター）の回路図である。
【図２】本発明の実施例１のシミュレーション結果を示す特性図である。
【図３】本発明の実施例１の低しきい値CMOSインバータのトランスカーブである。
【図４】本発明の実施例２の回路図である。
【図５】本発明の実施例２のシミュレーション結果を示す特性図である。
【図６】本発明の実施例２の低しきい値CMOSインバータのトランスカーブである。
【図７】本発明の実施例３の回路図である。
【図８】本発明の実施例３のシミュレーション結果を示す特性図である。
【図９】本発明の低しきい値CMOSインバータの回路図と回路記号である。
【図１０】本発明のパスゲートと低しきい値CMOSインバータを用いた８対１マルチプレクサの回路図である。
【図１１】本発明のパスゲートと低しきい値CMOSインバータを用いた１対４デマルチプレクサの回路図である。
【図１２】従来のCMOSインバータの回路図と回路記号である。
【図１３】CMOSインバータのトランスファーカーブの模式図である。
【図１４】パストランジスタによるパスゲート回路図である。
【図１５】トランスミッションゲートによるパスゲートの回路図である。
【図１６】パストランジスタによる２対１マルチプレクサ（セレクター）の従来回路である。
【図１７】パストランジスタによる４対１マルチプレクサの従来回路である。
【図１８】パスゲートのみによる２対１マルチプレクサの回路記号である。
【図１９】パスゲートのみによる４対１マルチプレクサの回路記号である。
【図２０】パスゲートを用いた８対１マルチプレクサの従来回路例である。
【図２１】パスゲートを用いた１対４デマルチプレクサの従来回路例である。
【図２２】PMOSTによる正帰還付き従来の初段出力バッファと回路記号である。
【図２３】パストランジスタを用いた２対１マルチプレクサで、標準CMOSインバータを初段出力バッファとしたシミュレーション回路である。
【図２４】ボディバイアスVBK＝＋０．０Vとした図２３の回路のシミュレーション結果の特性図である。
【図２５】ボディバイアスVBK＝＋０．５Vとした図２３の回路のシミュレーション結果の特性図である。
【図２６】ボディバイアスVBK＝−１．０Vとした図２３の回路のシミュレーション結果の特性図である。
【図２７】論理しきい値電圧が（VDD-VSS）/2となるように調節したCMOSインバータのトランスファーカーブである。
【図２８】パストランジスタを用いた２対１マルチプレクサで、PMOSTによる正帰還付き弱いCMOSインバータを初段出力バッファとしたVBK=+0.0Vの場合のシミュレーション回路である。
【図２９】ボディバイアスVBK＝＋０．０Vとした図２８の回路のシミュレーション結果の特性図である。
【図３０】ボディバイアスVBK＝＋０．５Vとした図２８の回路のシミュレーション結果の特性図である。
【図３１】ボディバイアスVBK＝−１．０Vとした図２８の回路のシミュレーション結果の特性図である。
【図３２】パストランジスタを用いた２対１マルチプレクサで、低しきい値CMOSインバータを初段出力バッファとしたシミュレーション回路である。
【図３３】図３２のCMOSインバータのトランスファーカーブである。
【図３４】図３２の回路で、ボディバイアスVBKが、＋０．０Vの場合におけるシミュレーション結果の特性図である。
【図３５】図３２の回路で、ボディバイアスVBKが、＋０．５Vと−１．０Vの場合におけるシミュレーション結果の特性図である。
【図３６】図２８の回路で、低しきい値CMOSインバータを初段出力バッファとしたシミュレーション回路である。
【図３７】図３６のCMOSインバータのトランスファーカーブである。
【図３８】図３６の回路で、ボディバイアスVBKが、＋０．０Vの場合におけるシミュレーション結果の特性図である。
【図３９】図３６の回路で、ボディバイアスVBKが、＋０．５Vと−１．０Vの場合におけるシミュレーション結果の特性図である。
【図４０】トランスミッションゲートを用いた２対１マルチプレクサで、標準CMOSインバータを初段出力バッファとした場合のシミュレーション回路である。
【図４１】図４０の回路のシミュレーション結果の特性図である。
【発明を実施するための形態】
【００７８】
本発明の実施の形態を図に基づいて詳細に説明する。
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして例えば、図１、４および７のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができるようにしたものである。前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。
【実施例】
【００７９】
以下の説明で使用する測定データを採取した素子は、同じ仕様、同じ規格のものを使用した。具体的には、測定データは、例示すれば、９０nmノードのMOSTモデルを用い、VDD=1.2V、VSS=0.0Vとした、同じ仕様、同じ規格の素子により採取したデータとなっていて、極めて比較し易くなっている。
相補型金属酸化膜半導体集積回路（ＣＭＯＳ）インバータ回路を構成するP形の絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）（PMOST）は、「弱い」（電流駆動力が標準ＣＭＯＳインバータにおけるP形のMOST（PMOST）より小さい（流れる電流値が小さい））特徴を示すように構成されている。電流駆動力を小さくするには、例えば、チャネル長を相対的に長く構成する、又は、チャネル長は同じとするがチャネル幅を小さくする、等の手段を採用する。
【００８０】
ＣＭＯＳインバータ回路を構成するＮ形のMOST（ＮMOST）は、標準ＣＭＯＳインバータにおけるＮ形のMOST（ＮMOST）と同じか「強く」なるように構成されている。前記「強く」は、上記「弱い」の反対の意味を有し、電流駆動力が標準ＣＭＯＳインバータにおけるN形のMOST（NMOST）より大きい（流れる電流値が大きい））。
ＣＭＯＳインバータの入力ノードと出力ノードの間に設けられる正帰還のためのキーパーは、その電流駆動力がパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの電流駆動力より小さくなるように構成する。厳密にはMUX等の入力からその初段出力バッファの入力までに導通状態で直列接続されたパストランジスタの電流駆動力より小さくする。
【００８１】
本発明のパスゲートはPTまたはTGを用いて構成したものに限定する。
ボディバイアス電源の電圧値によってMOSTのしきい値電圧が制御できる。
論理しきい値電圧VTLが小さいCMOSインバータ(低しきい値初段出力バッファ、Low VTL CMOS Inverter)は、例えば、PMOSTのチャネル幅を、標準CMOSバッファインバータの場合より小さくするか、NMOSTのチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。
【００８２】
初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パスゲート、例えば、パストランジスタのボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがある。
【００８３】
図１は二個のパストランジスタM1およびM2を用いたセレクター回路で、本発明に共通な基本構成の実施例１を示したものである。NMOSTであるM1およびM2のソースをノードNET5に接続し、各ドレインはそれぞれ外部入力ノードNET3およびNET4に接続されている。M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSB(CSの反転)に接続される。M1とM2のボディ端子はNMOST用ボディバイアス電源VBNに接続され、可変にできる。NET5に接続される初段出力バッファINV1はPMOSTのM３とNMOSTのM４で構成されたCMOSインバータで、M３とM４の素子寸法はそれぞれ、図３２のMP340およびMN3３0と同じである。すなわち、図３２の低しきい値CMOSインバータと同じ素子寸法である。ただし、M３のボディ端子はPMOST用ボディバイアス電源VBPに接続され可変にできるようになっているが、M４のボディバイアスはVSS(図ではVSS=0.0V)に固定されている点で異なっている。
【００８４】
本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためＭ１のゲートに印加されている制御信号CSはVDDに、Ｍ２のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET３の信号が選択されるようにした。
制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM４のボディバイアスはそのしきい値電圧を変更することができ、例えばVSSとは異なる固定電圧に接続しても良い。
【００８５】
図２はこの図１の回路の入力信号の立ち上がり部分の遅延Ｔｄｒと立ち下がり部分の遅延Ｔｄｆのシミュレーション結果を示す。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用（パストランジスタのボディバイアスもVBK）のボディバイアスVBKは＋０．５Ｖ、＋０．０Ｖ、−１．０Ｖの三種類で行った。VBK＝＋０．０Ｖの場合のシミュレーション結果は当然ながら図３４と同じであるから図２での図示は省略するが、Tdr＝５１ｐｓ、Tdf＝４９ｐｓであって、その差Tdr-Tdfは２ｐｓとなる。図２に示す、VBK=＋０．５Ｖの場合は、Tdr=４７ｐｓ、Tdf=４４ｐｓとなり、TdrとTdfの差は３ｐｓであって、図35の場合、すなわち低しきい値CMOSインバータのNMOSTのボディバイアスも可変とした場合の−６ｐｓより改善されている。
【００８６】
さらに図２に示す、VBK＝−１．０Ｖの場合は、Tdr＝６４ｐｓ，Tdf＝５５ｐｓで、その差は９ｐｓであって、図３５で示すTdrとTdfの差４９ｐｓと比べて大きく改善されている。すなわち、ボディバイアスによらず、TdrとTdfの差の小さなマルチプレクサが実現できていると言える。
この効果を奏する理由は、図１の初段出力バッファインバータに用いた低しきい値CMOSインバータINV1のボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方に可変のボディバイアスを印加した図３２で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV400のそれと異なるからである。
【００８７】
すなわち、INV400では図３３で示されるように、＋のボディバイアスVBKではVTLはより小さく、−のボディバイアスVBKではより大きくなるが、図３に示すように、本発明のINV1では逆になる。
すなわち、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M２のボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがあるからである。
【００８８】
図４は二個のパストランジスタM1およびM2を用いたセレクター回路で本発明の実施例２を示したものである。M1およびM2は実施例１の図１と同じ素子を用いた。NMOSTであるM1およびM2のソースをノードNET5に接続し、各ドレインはそれぞれ外部入力ノードNET3およびNET4に接続されている。
M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSB(CSの反転)に接続される。M７はキーパーPMOSTでその素子寸法は図３６のMP3３0と同じである。M1とM2のボディはNMOST用ボディバイアス電源VBNにより可変にできる。
またキーパーM７のボディはPMOST用ボディバイアス電源VBPに接続され可変に出来るようになっている。NET5に接続される初段出力バッファINV２はNMOSTのM５とPMOSTのM６で構成された低しきい値電圧CMOSインバータで、M５とM６の素子寸法はそれぞれ、図３６のMN320およびMP350と同じである。
【００８９】
すなわち、図３６の低しきい値CMOSインバータINV500と同じ素子寸法であるが、M５のボディバイアスはVSS(図ではVSS=0.0V)に固定し、M６のボディ端子はボディバイアス電源VBPに接続され可変にできるようになっている点で異なっている。
本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためＭ１のゲートに印加されている制御信号CSはVDDに、Ｍ２のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET３の信号が選択されるようにした。制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM５のボディバイアスはそのしきい値電圧を変更する場合VSSとは異なる固定電圧に接続しても良い。
【００９０】
図５はこの図１の回路の入力信号の立ち上がり部分の遅延Tdrと立ち下がり部分の遅延Tdfのシミュレーション結果を示す。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは＋０．５Ｖ、＋０．０Ｖ、−１．０Ｖの三種類で行った。VBK＝＋０．０Ｖの場合は当然ながら図３８と同じであるから図５での図示は省略するが、Tdr＝２．１８０（ｎｓ）−２．１０５（ｎｓ）＝７５ｐｓ、Tdf＝３．１８０（ｎｓ）−３．１０７（ｎｓ）＝７３ｐｓであって、その差Tdr-Tdfは２ｐｓとなる。
【００９１】
しかし、VBK＝＋０．５Ｖの場合は、Tdr＝２．１６９（ｎｓ）−２．１００（ｎｓ）＝７２ｐｓ、Tdf＝３．１７４（ｎｓ）−３．１０２（ｎｓ）＝６９ｐｓとなり、TdrとTdfの差は３ｐｓであって、図３９の場合のTdrとTdfの差−９ｐｓより改善されている。さらにVBK＝−１．０Ｖの場合は、Tdr＝２．２００（ｎｓ）−２．１１６（ｎｓ）＝８４ｐｓ，Tdf＝３．２０３（ｎｓ）−３．１１５（ｎｓ）＝８８ｐｓで、その差は−４ｐｓであって、図３９のTdrとTdfの差３８ｐｓと比べて大きく改善されている。すなわち、ボディバイアスによらず、TdrとTdfの差の小さなマルチプレクサが実現できたと言える。
【００９２】
この効果を奏する理由は、実施例１と同様である。図４の初段出力バッファインバータに用いた低しきい値CMOSインバータのINV２のボディバイアスを、NMOSTは固定し、PMOSTは可変とする構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方にボディバイアスを印加した図３６で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV500のそれと異なるからである。
すなわち、INV500では図３7で示されるように、＋のボディバイアスVBKではVTLはより小さく、−のボディバイアスVBKではより大きくなるが、図６に示すように、本発明のINV2では逆になる。すなわち、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M２のボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように補償する働きがあるからである。
【００９３】
図７は実施例３を示す。実施例３は、図１の実施例１において、パストランジスタＮＭＯＳＴ（Ｍ１）の代わりに、第１のトランスミッションゲートを設け、パストランジスタＮＭＯＳＴ（Ｍ２）の代わりに、第２のトランスミッションゲートを設けた構成をとる。
NMOSTのM８とPMOSTのM１０で第一のトランスミッションゲート(TG)を構成し、NMOSTのM１１とPMOSTのM９で第二のTGを構成し、これらを用いたセレクターまたは２対１マルチプレクサを構成している。その初段出力バッファには、NMOSTのM12とPMOSTのM13とで構成される低しきい値CMOSインバータINV3を用い、かつM12のボディバイアスは固定し、M13のボディバイアスは可変とする。
なお、M12およびM13は上記実施例１のINV1や実施例２のINV2で用いたものと同じではなく、一般にはパスゲートの種類やその段数、回路ノードでの負荷容量の値などで設定値が異なる。実施例３ではシミュレーションで、VBK=+0.0V(VBN=+0.0V=VSS、VBP=+1.2V=VDD)のとき、遅延時間差が最小になるように設定した。
【００９４】
図８は実施例３のシミュレーション結果を示す。この場合も同様に簡単のためCSは高電位側電源線の電位VDD(=＋1.2V)とし、CSBは低電位側電源線の電位VSS(=＋0.0V)に固定した。すなわち、入力ノードNET3の信号が選択された構成となっている。
チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは＋０．５Ｖ、＋０．０Ｖ、−１．０Ｖの三種類で行った。VBK＝＋０．０Ｖの場合はTdr＝２．１４２（ｎｓ）−２．１０２（ｎｓ）＝４０ｐｓ、Tdf＝３．１４５（ｎｓ）−３．１０５（ｎｓ）＝４０ｐｓで遅延時間差はない。VBK＝＋０．５Ｖの場合は、Tdr＝２．１３８（ｎｓ）−２．１００（ｎｓ）＝３８ｐｓ、Tdf＝３．１３７（ｎｓ）−３．１００（ｎｓ）＝３７ｐｓとなり、TdrとTdfの差は１ｐｓであって、従来回路の結果の図４１の場合のTdrとTdfの差１０ｐｓより改善されている。さらにVBK＝−１．０Ｖの場合は、Tdr＝２．１５８（ｎｓ）−２．１１４（ｎｓ）＝４４ｐｓ，Tdf＝３．１６５（ｎｓ）−３．１１５（ｎｓ）＝５０ｐｓで、その差は−６ｐｓであって、同じく従来回路の図４１の場合の１８ｐｓより大きく改善されている。
【００９５】
上で用いた本発明の低しきい値CMOSインバータの回路と記号を図９に示す。図９(a)は通常のバルク形MOSTを用いた場合を示している。NMOSTのM30は標準CMOSインバータで用いられたNMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。
M20は、標準CMOSインバータで用いられたPMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M30より電流駆動能力を弱くしたPMOSTであって、これによりボディバイアスVBK=0.0Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。
【００９６】
M20とM30の各ドレインを接続して出力ノードOUTとし、各ゲート端子を接続して入力ノードINとする。M20およびM30の各ソース端子はそれぞれVSSおよびVDDに接続する。さらに、M30のボディ端子はボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。また、M20のボディ端子はVSSに接続し、そのしきい値電圧は固定する。また、M20とM30のチャネル幅は必要に応じて比例的に大きくしても良い。
図９(b)は四端子二重ゲート電界効果トランジスタ(DGMOST)を用いた場合を示している。N形のDGMOSTのM４0はDGMOSTによる標準CMOSインバータで用いられたN形のDGMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。M５０は、標準CMOSインバータで用いられたP形のDGMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M40より電流駆動能力を弱くしたPDGMOSTであって、これによりボディバイアスVBK=0.0Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。
【００９７】
M40とM50の各ドレイン端子を接続して出力ノードOUTとし、各第一ゲート端子を接続して入力ノードINとする。M40およびM50の各ソース端子はそれぞれVSSおよびVDDに接続する。さらに、M50の第二ゲート端子はボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。また、M40の第二ゲート端子はVSSに接続し、そのしきい値電圧は固定する。また、M40とM50のチャネル幅は必要に応じて比例的に大きくしても良い。
【００９８】
さらに、パスゲートがPTの場合は、入力から出力まで導通状態で従属接続されたパスゲートの電流駆動能力よりも十分弱いPMOST（キーパー）でOUTからINに必要に応じて正帰還がかけられる。キーパーのボディ端子もボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。これはパスゲートのPTのボディ端子はボディバイアス電圧VBNなる電源線に接続され、そのしきい値電圧を制御するが、その場合の電流駆動能力変化に対応するためである。パスゲートがTGの場合はこのキーパーは不要である。図９(c)は回路記号を示す。なお、記号ではVDD、VSSおよびVBPは省略されるが、実際の動作ではこれらの電圧を持つ電源線に接続されているものとする。
【００９９】
もっと多入力のマルチプレクサの場合も同様である。例えば８入力のマルチプレクサ（８対１マルチプレクサ）は図１０のように構成すれば良い。
すなわち、パスゲート(PTでもTGでも良い)のみで構成した原始４対１マルチプレクサのMX041およびMX042の入力ノードを用いて８個の入力ノードIN01ないしIN08を構成し、その出力ノードN140およびN150は原始２対１マルチプレクサMX021の入力ノードにそれぞれ接続する。MX021の出力ノードN160には本発明による低しきい値CMOSインバータINV4の入力ノードを接続し、その出力を８対１マルチプレクサとしての出力OUTとする。OUTには入力信号の反転が出力されるが必要に応じて非反転とするにはその後に標準CMOSインバータ等によるバッファを接続すれば良い。また、図では省略されているが、必要に応じてINV4の出力と入力間にキーパーを接続する。
【０１００】
DEMUXの場合は信号が通る経路に関してはMUXと同様であるから、上記と同様な低しきい値初段出力バッファを用いればDEMUXの場合もボディバイアスを変化させても遅延時間差を小さくできることは明らかである。例えば、４出力のデマルチプレクサは図１１のように構成すればよい。
【符号の説明】
【０１０１】
MOST
: 絶縁ゲート電界効果トランジスタ
PMOST
: P形のMOST（ＭＰと略記することもあり）
NMOST
: N形のMOST（ＭＮと略記することもあり）
DGMOST
: 四端子二重絶縁ゲート電界効果トランジスタ
PDGMOST
: P形のDGMOST（ＭＤＧＰと略記することもあり）
NDGMOST
: N形のDGMOST（ＭＤＧＮと略記することもあり）
M1、M2、M3、M4、M5、M6、M7、M8、M9、
M10、M11、M12、M20、M30、M40、MP、MN、
MN100、MP100、MN110、MN120、MP110、MN130、
MN140、MN150、MN160、MN170、MN180、MP120、
MP130、MN190、MN200、MN210、MN220、MN230、
MN240、MP200、MN300、MN310、MN320、MP320、
MP330、MP340、MN400、MP400、MN410、MP410、
MN420、MP420 ： MOST
MDGP、MDGN :
DGMOST
GP、DP、SP、BP : MPのゲート端子、ドレイン端子、ソース端子およびボディ端子
GN、DN、SN、BN : MNのゲート端子、ドレイン端子、ソース端子およびボディ端子
DGP1、DGP2、DDP、DSP ： MDGPの第一ゲート端子、第二ゲート端子、
ドレイン端子およびソース端子
DGN1、DGN2、DDN、DSN ： MDGNの第一ゲート端子、第二ゲート端子、
ドレイン端子およびソース端子
VDD、 : 高電位側の電源電圧
VSS、
: 低電位側の電源電圧
GND
: 接地
VBK : ボディバイアス電圧
VBP
: PMOSTのボディバイアス電圧、
またはP形のDGMOSTの第二ゲートバイアス電圧
VBN
: NMOSTのボディバイアス電圧、
またはN形のDGMOSTの第二ゲートバイアス電圧
V1、V2
: パルス信号源
V3、V4、V5、V6 ： DC電源
CS、CS01、CS02、CS03 : 制御信号源
CSB、CS01B、CS02B : 制御信号CS、CS01、CS02の反転
VTL,
: CMOSインバータの論理しきい値電圧
LS,
: CMOSインバータの論理信号振幅
TR,
: CMOSインバータの遷移領域
TRHL, TRHH
: 遷移領域の境界値
NET1、NET2、NET3、NET4、NET5、NET6、
NET31NET32NET33NET34NET35 : 回路のノード
IN、IN01、IN02、IN03、IN04、
IN05、IN06、IN07、IN08
: 入力ノード
OUT、OUT01、OUT02、OUT03、OUT04 : 出力ノード
MX021
: 初段出力バッファ無しの２対１マルチプレクサ
MX041、MX042 : 初段出力バッファ無しの４対１マルチプレクサ
DMX04 : １対４デマルチプレクサ(MX041の入力、出力を逆にした回路)
INV1、INV2、INV3、INV4、
INV5、INV6、INV7、INV8 : 本発明の低しきい値CMOSインバータ
INV10、INV20、INV21、INV22、INV23、INV24、
INV25、INV26、INV27、INV200、INV300 : 標準CMOSインバータ
INV400 : 低しきい値CMOSインバータ
BF01、BF02、BF03、BF04
: PMOSTによる正帰還付き標準CMOSインバータ
Tdr : 入力信号の立ち上がり部分での伝搬遅延時間
Tdf : 入力信号の立ち下がり部分での伝搬遅延時間
【技術分野】
【０００１】
本発明は、デジタル信号の立ち上がり時と立ち下がり時の遅延時間の違いを少なくするようにした絶縁ゲート電界効果トランジスタからなるＣＭＯＳインバータ回路を用いたセレクター回路、およびそれを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に関し、特に、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパストランジスタやトランスミッションゲートとして用いたセレクター回路、およびそれを用いたマルチプレクサ(Multiplexer、MUXと略記)、デマルチプレクサ(Demultiplexer、DEMUXと略記)に関し、更には、絶縁ゲート電界効果トランジスタをパスゲートとして用いるマルチプレクサ(Multiplexer、MUXと略記)、デマルチプレクサ(Demultiplexer、DEMUXと略記)およびルックアップテーブル(Lookup
Table、LUTと略記)に関し、ボディバイアス電圧を印加してもその出力におけるデジタル信号の立ち上がり時と立ち下がり時の伝搬遅延時間の違いを小さく保てるようにした、特には、入力信号と出力信号が同相なMUXまたはDEMUXまたはLUTを多段接続した場合に伝搬遅延時間が加算されることに起因するデジタル信号の消失や誤り信号の発生を防止するようにしたMUX、DEMUX、LUT、およびこれらを用いた集積回路に関する。
【背景技術】
【０００２】
まず本明細書で必要な用語、記号の定義をする。
図１２（ａ）（ｂ）（ｃ）は相補型金属酸化膜半導体集積回路（ＣＭＯＳ）インバータの回路図とそれを表す記号を示している。図１２(a)は通常のバルク形の絶縁ゲート電界効果トランジスタ(MOST)で構成したCMOSインバータ回路である。
MPはP形のMOST（PMOST）であり、ゲート、ドレイン、ソースおよびボディと呼ばれる構成要素からなり、それぞれには外部から電圧を印加できるようにGP、DP、SPおよびBPはそれぞれそのゲート端子GP、ドレイン端子DP、ソースSPおよびボディ端子BPが設けられている。
【０００３】
ボディとは半導体領域であって、ゲートとボディの間にはゲート絶縁膜が介在しているが、ゲート絶縁膜とボディとのボディ側界面にチャネルが形成される。
MNはN形のMOST（NMOST）であり、同様にゲート端子GN、ドレイン端子DN、ソース端子SNおよびボディ端子BNが設けられている。
CMOSインバータ回路は、ゲート端子GPとゲート端子GNを接続して入力ノードINとし、ドレイン端子DPとドレインDN端子を接続して出力ノードOUTとする。ソースSP端子は高電位側電源電圧VDDの電源線に接続し、ソース端子SNは低電位側電源電圧VSSの電源線に接続される。またボディ端子BPはPMOSTのボディバイアス電源電圧VBPの電源線に接続し、ボディ端子BNはNMOSTのボディバイアス電源電圧VBNの電源線に接続されて構成される。
【０００４】
さらに、上で説明したバルク形の絶縁ゲート電界効果トランジスタ（MOST）だけでなく、例えば、下記特許文献１、２に開示されているような、基板上に設けた絶縁層上の結晶シリコンに構成され、電流が基板に平行に流れる、いわゆる、四端子二重絶縁ゲート電界効果トランジスタ(二つのゲートがチャネル領域を挟んで対向し、それぞれ電気的に分離されているもの、Double Gate MOS Transistor（DGMOST）)においてもCMOSインバータが図１２(b)に示すように同様に構成できる。
【０００５】
すなわち、図１２(b)のMDGPはP形のDGMOST（PDGMOST）であり、DGP1、DDP、DSPおよびDGP2はそれぞれその第一ゲート端子、ドレイン端子、ソース端子および第二ゲート端子である。MDGNはN形のDGMOST(NDGMOST)であり、DGN1、DDN、DSNおよびDGN2はそれぞれその第一ゲート端子、ドレイン端子、ソース端子および第二ゲート端子である。第一ゲート端子DGP１と第一ゲート端子DGN１を接続して入力ノードINとし、ドレイン端子DDPとドレインDDN端子を接続して出力ノードOUTとする。
ソース端子DSPは高電位側電源電圧VDDの電源線に接続し、ソース端子DSNは低電位側電源電圧VSSの電源線に接続される。また第二ゲート端子DGP2はPDGMOSTのボディバイアス電源電圧VBPの電源線に接続し、第二ゲート端子DGN2はNDGMOSTのボディバイアス電源電圧VBNの電源線に接続すれば、VBPやVBNの値によって、それぞれのしきい値電圧が制御できることはバルク形と同様である。
【０００６】
VDDおよびVSSを電源電圧と総称することがある。なお、VSS＜VDDである。
また、ボディバイアス電源電圧VBPおよびVBNをボディバイアスと総称することがある。図１２（c）は図９(a)または図９(b)のCMOSインバータの回路記号を示す。回路記号では電源電圧VDD、VSS、VBPおよびVBNの各電源線に接続される各端子SP、DSP、SN、DSN、BP、DGP2、BN、DGN2は省略する。その場合、回路図で示された電源電圧およびボディバイアスが印加されるものとする。入力ノードや出力ノードの名前、INやOUTは回路中で適宜別の名前を付けることがある。
【０００７】
図１３は典型的なCMOSインバータの入出力特性曲線を模式的に示している。横軸は入力電圧VIN（入力ノードINに印加される電圧）、縦軸は出力電圧VOUT（出力ノードOUTで観測される電圧）である。遷移領域(TR)とは出力電圧がVDDからVSSに、あるいはこの逆に変化する場合に変化する途中の段階にある入力電圧範囲を言い，通常次のように定義される。すなわち、この入出力特性曲線には接線の傾きが−１となる入力電圧が通常２カ所あるが、電圧の低い方を遷移領域下限（TRL）とし、電圧の高い方を遷移領域上限（TRH）とし、これらの電圧で挟まれた入力電圧範囲を遷移領域（TR）とする。
また出力電圧が(VDD−VSS)/2に等しくなる入力電圧をそのインバータの論理しきい（閾）値電圧（VTL）と称する。VTLはTR内に位置する。VTLはVDDとVSSの平均値であることが望ましい。さらに、VDDとVSSの差を論理振幅(LS)と言う。一般に、CMOSインバータが確実に動作するためにはこの遷移領域を渡りきるように入力電圧を変化させねばならない。
【０００８】
また、一つの入力ノードから一つの出力ノードへの論理信号の転送、非転送を制御する機能を有する論理回路をパスゲートと称することにすると、このパスゲートはＭＯＳＴおよびＤＧＭＯＳＴで構成できる。例えば、ＮＭＯＳＴの場合、簡単には図１４のように絶縁ゲート電界効果トランジスタ(NMOST)を、ドレイン端子DNを入力ノードIN、ソース端子SNを出力ノードOUTとして用いると、ゲート端子GNは制御信号CSが印加される制御信号ノード（ノードの名前はCSと兼用）に接続すると、制御信号CSにより入力ノードINから出力ノードOUTへの、論理信号の転送、非転送を制御でき、パスゲートの機能を実現できる。なお、通常、ソース端子、ドレイン端子の役割を逆にしても良い。
【０００９】
また、BNはNMOSTのボディ端子であり、ボディバイアス電源VBNに接続され、VBNの電圧値によってNMOSTのしきい値電圧が制御できる。上記図１４に代表される回路はパストランジスタ(PT)と称される。同様に、DGMOSTで構成できる。図１４のGNをDGMOSTの第一ゲート端子DGN1に替え、BNを第二ゲートDGN2に替え、DGN2をボディバイアス電源電圧VBNの電源線に接続すれば良い。この場合もDGN2をボディ端子と称する。
【００１０】
しかし、NMOSTでもNDGMOSTでも、論理信号電位のローレベルの転送効率は良いが、論理信号電位のハイレベルの転送効率が悪いのが欠点である。PMOSTまたはPDGMOSTを用いても良いが、逆に、PMOSTでもPDGMOSTでも、ハイレベルの転送効率は良いが、ローレベルの転送効率が悪い。そこで、両者を並列に接続して、ハイレベル、ローレベルとも転送効率を良くしたパスゲートがある。これはトランスミッションゲート(Transmission Gate,TG)と称されるものである。このトランスミッションゲートを、例えば、バルク形MOSTを用いて構成した場合を図１５に示す。
【００１１】
すなわち、NMOSTのMN100のソース端子とPMOSTのMP100のドレイン端子を接続して入力ノードINとし、MN100のドレイン端子とMP100のソース端子を接続して出力ノードOUTとする。MN100のゲート端子には制御信号CSが接続され、MP100のゲートにはインバータINV10により生成されたCSの反転CSBが接続される。MN100のボディは電源電圧VBNのボディバイアス電源線に接続され、MP100のボディは電源電圧VBPのボディバイアス電源線に接続され、それぞれしきい値電圧が制御される。バルク形MOSTを用いたTGによるマルチプレクサの一例が下記特許文献３に開示されている。
【００１２】
上記図１４の例を素子としてＤＧＭＯＳＴに置き換える説明でもわかるように、DGMOSTでTGを構成できることも明らかである。しかし、TGはPTを用いた場合に比べて素子数が倍になるし、またPMOSTとNMOSTの電流駆動能力を合わせるためにPMOSTのチャネル幅もNMOSTより大きくしなければならず、素子面積の増加が問題となる。なお、パスゲートの各ノードの名前は回路中で適宜別の名前を付けることがある。
以下の説明ではバルク形MOSTを用いているが、DGMOSTに変更することは容易であり、同様な議論が成立する。
一般にパスゲートの機能はANDゲートやORゲートを用いても構成できるが、本発明ではPTまたはTGを用いて構成したものに限定する。
【００１３】
さて、デジタル信号を用いた電気通信回路では、通信コスト削減のため、マルチプレクサ（MUX）およびデマルチプレクサ（DEMUX）が用いられる。MUXは多数の異なる入力ノードと一つの出力ノードを有し、入力ノードのうちの一つを選択し、その入力ノードの信号を出力する機能を有する。またDEMUXは一つの入力ノードと多数の異なる出力ノードを有し、その入力ノードの信号を多数の異なる出力ノードのどれか一つに出力する機能を有する。
すなわち、例えば多数の送信者側からのデジタル信号をあるビット数に区切って、MUXを用いて時間的に順番に出力し、結果として一つの決められた時間長のビット列を作り、これを高速な一つの通信回線を用いて受信者側に渡し、受信者側ではDEMUXを用いて逆の操作をして、送信者の目的とする受信者にデジタル信号を渡すことが行われる(Time Division Multiplexing,TDM：時分割多重)。
【００１４】
このようなMUXまたはDEMUXは通常ANDゲートや,ORゲートを用いて構成されている。すなわち、パスゲート機能を実現するのにANDゲートやORゲートが用いられていると言うことである。そのため、多数の入力を持つ場合、MOSTなどのトランジスタ数が極めて多くなるのが欠点となる。
【００１５】
しかし、パストランジスタを用いて大規模なMUXあるいはDEMUXを構成すれば用いるトランジスタ数を大幅に削減することができる。例えば二入力のMUXは図１６に示すようにパストランジスタを２個とバッファのCMOSインバータ、ハイレベルを保つためのPMOSTで構成される。すなわち、N形の絶縁ゲート電界効果トランジスタ(NMOST)、MN110とMN120をパストランジスタとして用い、MN110およびMN120のドレイン端子（ソース端子でも良い）をそれぞれ外部入力ノードIN01およびIN02に接続し、ソース端子(ドレイン端子でも良い)を共通接続してノードN100とする。MN110のゲートは制御信号ノードCSに接続し、MN120のゲートはCMOSインバータ、INV20の出力ノードCSBに接続する。
【００１６】
ここで、パスTrにPMOSTの例がなかったのは以下のような理由による。PMOSTをパストランジスタとして用いることも考えられるが、同じ素子寸法で考えるとPMOSTの方がNMOSTより電流駆動力が小さいので動作速度は遅くなる。そこで、パストランジスタとしてはNMOSTが用いられることが多いので、本発明ではNMOSTをパストランジスタとして用いた場合の欠点を説明する。
【００１７】
INV20の入力ノードは制御信号ノードCSに接続される。MN120のゲート端子には制御信号CS（CSは制御信号ノードと兼用）の論理的反転CSBが入力されることになる。この制御信号CSによりIN01とIN02のどちらか一方の入力が選択され、その入力信号がノードN100に転送される。ノードN100には出力バッファとして通常CMOSインバータINV21が接続され、MUXの負荷駆動能力を高めている。INV21の出力ノードがMUXとしての出力ノードとなる。ただし、この場合は選択された入力信号の反転が出力される。
【００１８】
また、INV21の出力ノードから入力ノードN100にPMOSTであるMP110による正帰還がかけられている。これは、NMOSTを用いたパストランジスタはハイレベルの転送効率が悪く、ノードN100のハイレベルが中途半端なレベルになってインバータINV21の消費電力を増加させることをMP110によって防止するためである。すなわち、定常状態ではノードN100の中途半端なハイレベルをMP110によってハイレベルである電源電圧VDDに持ち上げ、INV21のPMOSTを完全なオフ状態として消費電力の増加を防止している。ただし、論理機能としては必須のものではなく、上記欠点を容認するならば省略しても良い。
このような機能のMP110をキーパーと称する。この回路は特にセレクター(Selector)と称されている。
【００１９】
もっと多数の入力のマルチプレクサはこのセレクターをツリー状に接続して構成される。例えば、４入力のマルチプレクサ（４対１マルチプレクサとも言う）は図１７のように構成される。
MN130とMN140で第一のセレクターを構成し、MN150とMN160で第二のセレクターを構成する。ただし、この場合上記各セレクターの出力における負荷は小さいので第一および第二のセレクターのバッファCMOSインバータは省略することができる。第一のセレクターの入力ノードはIN01とIN02であり、出力ノードはN110である。第二のセレクターの入力ノードはIN03とIN04であり、出力ノードはN120である。第一および第二のセレクターは制御信号CS01で制御される
【００２０】
さらに、MN170とMN180で第三のセレクターを構成し、その第一の入力ノードすなわちMN170のドレイン端子（またはソース端子）は第一のセレクターの出力ノードN110に接続し、その第二の入力ノードすなわちMN180のドレイン端子（またはソース端子）は第二のセレクターの出力ノードN120に接続される。第三のセレクターの出力ノードN130にはCMOSバッファINV２４が接続され、その出力がマルチプレクサとしての出力ノードOUTとなる。PMOSTのMP120は図１６のMP110と同様の動作をする。第三のセレクターは制御信号CS02で制御される。INV22およびINV23はCMOSインバータであり、それぞれ制御信号CS01およびCS02の反転CS01BおよびCS02Bを生成する。
【００２１】
さらに、８入力のマルチプレクサは次のように構成できる。簡単のため、図１６および図１７で、PMOSTによる正帰還回路付きCMOSインバータによる出力バッファを外した原始２対１マルチプレクサおよび原始４対１マルチプレクサの回路記号をそれぞれ図１８および図１９で表す。ノードの記号は適宜回路中で別のノードの名前を付けることがあるが機能には変わりはない。また、制御信号CSやCS01およびCS02の反転CSBやCS01BおよびCS02Bは表示を省略するが、図１６や図１７に示されるように内部でCMOSインバータを用いて生成されるものとする。
【００２２】
これら原始２対１マルチプレクサを一個と原始４対１マルチプレクサを２個用いると、８入力のマルチプレクサの回路構成は図２０のようになる。入力の初段に用いられるMX041およびMX042はそれぞれ原始４対１マルチプレクサであり、それぞれの入力ノードはIN01ないしIN04およびIN05ないしIN08となる。それぞれの出力ノードN140およびN150は、原始２対１マルチプレクサMX021の各入力ノードに接続される。その出力ノードN160にはバッファCMOSインバータINV25とキーパーPMOSTのMP１３０が接続される。MX041とMX042は制御信号CS01およびCS02で制御され、MX021は制御信号CS03で制御される。
【００２３】
すなわち、入力から出力までの原始２対１マルチプレクサの段数でみると、原始２対１マルチプレクサ(または原始セレクター)はもちろん１段で、原始４対１マルチプレクサは入力の初段に原始２対１マルチプレクサを２個用いて入力数を４とし、２段目に原始２多１マルチプレクサを用いて出力段を構成しているので段数は２であり、同様に原始８対１マルチプレクサは入力の初段に原始２多１マルチプレクサ４個、二段目に２個、出力段に１個であるから、段数は３となる。
【００２４】
このように、Nを１以上の自然数とする時、N段の原始２対１マルチプレクサで構成したマルチプレクサの入力数は2Nとなり、原始2N対１マルチプレクサが構成でき、その出力にバッファCMOSインバータを接続して2N対１マルチプレクサが構成される。用いる原始２対１マルチプレクサの数は、入力の初段に２N-1個、次段２N-２、……、最終段に１個用いるから、総数は２N−１である。入力数が奇数のものを構成するにはその数より大きい最小の偶数入力数を用意し、そのうちの一つを固定電位とするなど信号の入力として用いなければ良い。制御信号の数は、独立でない各制御信号の否定を省くとNとなる。
【００２５】
ただし、このようなツリー状の構成は信号経路が多数の直列接続されたパストランジスタで構成されてしまう。
上記８入力マルチプレクサの場合はどの入力からの信号経路もパストランジスタが３個直列接続されたものからなる。そのために抵抗値が増加することによる信号の伝搬遅延時間の増加を避けるためにある程度の小規模入力数の出力バッファ付きマルチプレクサを用いて多段接続するのが普通である。すなわち、信号経路を構成する直列接続されたパストランジスタの数は限定する。
【００２６】
DEMUXもパストランジスタを用いて構成できる。例えば、原始２対１マルチプレクサの入力ノードと出力ノードを入れ替えて構成した原始１対２デマルチプレクサを３個用いると、一つの入力信号を四つの出力ノードの一つに配る１対４デマルチプレクサを図２１のように構成できる。
MN190とMN200とで第一の原始１対２デマルチプレクサを構成し、入力ノードはIN01に接続され、出力ノードN110およびN120は、MN210とＭN220とで構成される第二の原始１対２デマルチプレクサの入力ノードと、MN230とMN240とで構成される第三の原始１対２デマルチプレクサの入力ノードにそれぞれ接続され、それぞれの出力ノードには図２２に回路と回路記号を示すCMOSインバータINV200にPMOSTのMP200による正帰還を付加した出力バッファBF01ないしBF04に接続される。
【００２７】
第一の原始デマルチプレクサは制御信号CS01で制御され、第二および第三の原始デマルチプレクサは制御信号CS02で制御される。もっと多数の出力ノードを有する場合は少数出力の原始２対１デマルチプレクサをツリー状に多段接続し、各最終出力段にはPMOSTによる正帰還付き出力バッファを接続することで構成できることは上記マルチプレクサの例と同様である。すなわち、N段の原始１対２デマルチプレクサで構成したデマルチプレクサの出力数は2Nとなり、用いる原始１対２デマルチプレクサの数は、入力の初段に１個、次段に２１、……、最終段に2N-１個用いるから、総数は２N−１である。出力数が奇数のものを構成するにはその数より大きい最小の偶数出力数を用意し、そのうちの一つを未使用とすればよい。もちろんその出力バッファも省略できる。この場合も直列接続されるパストランジスタの数は限定する。
【００２８】
上記NMOSTを用いたパストランジスタで構成したマルチプレクサおよびデマルチプレクサはPTの動作上の特性に起因する欠点がある。図１６のセレクター回路で説明すると、入力ノードIN01およびIN02と制御信号CSはハイレベルがVDDで、ローレベルがVSS、すなわちインバータINV20およびINV21の高電位側の電源電圧、低電位側の電源電圧、の論理信号で駆動されるとする。
ここで、ノードN100の電位が初期状態でローレベルであったとする時、例えば制御信号ノードCSおよび入力ノードIN01がハイレベル(VDD)で、入力ノードIN0２がローレベル(VSS)になったとすると、ノードN100にはハイレベルである入力ノードIN01の電位、VDDが転送されねばならない。
【００２９】
しかし、パストランジスタMN110のしきい値電圧をVthnとすると、ノードN100の電位はローレベルから通常のデジタル信号処理で用いられる時間内では約VDD−Vthnまでしか上昇しない、すなわちハイレベルが約パストランジスタのしきい値電圧分だけ低下する。
一例として回路シミュレータでシミュレーションしたところの、MN300とMN310とで構成される原始２対１マルチプレクサ(原始セレクター)に初段出力バッファを接続した2対１マルチプレクサの回路図を図２３に、その結果の出力ノードNET3３、ノードNET3５および出力ノードNET36 におけるパルス信号波形を図２４に示す。回路シミュレーションは90nmノードでのMOST回路モデルを用いて行った。
【００３０】
図２３は、CMOSインバータ回路からなる初段出力バッファインバータINV300の入力ノードNET35にパストランジスタMN300とMN310のソース端子がそれぞれ接続され、このパストランジスタMN300とMN310のドレイン端子は非反転入力バッファX1、X2を介してパルス電源V1とV2に接続されている。
パストランジスタMN300とMN310のボディ端子は、ボディバイアス電圧VBNが印加されている。
MP320(PMOST)のボディ端子はボディバイアス電圧VBPが印加され、MN320(NMOST)のボディ端子はボディバイアス電圧VBNが印加されている。
【００３１】
なお、V3,V4、V5、V6はそれぞれVSS、VDD、VBNおよびVBPの実際に使用する電圧を意味する。すなわち、VDDは１．２V、VSSは０．０V,
ボディバイアス電圧VBPは１．２Vであり、VBNは０．０Vである。
図２４は、縦軸が電圧（voltage（ｖ））、横軸が時間（ｔｉｍｅ（ｓ））を表し、例えば、パストランジスタMN300の入力ノードNET33とINV300の出力ノードNET36の立ち上がり特性および立ち下がり特性の半値、すなわち、０．６Ｖの線と、前記立ち上がり特性および立ち下がり特性が交差する点間の時間差（ｓ）、で伝搬遅延時間を求める。
【００３２】
例えば、図２４の場合、NET33の電位の立ち上がり部分とNET36の立ち下がり部分での伝搬遅延時間は、Tdr＝２．１８３（ｎｓ：ナノ秒）−２．１０４（ｎｓ）＝７９（ｐｓ：ピコ秒）で、NET33の電位の立ち下がり部分とNET36の立ち上がり部分での伝搬遅延時間は、Tdf＝３．１３０（ｎｓ）−３．１０３（ｎｓ）＝２７ｐｓとなっている。入力信号のハイレベル転送効率の悪いことを反映して立ち上がり部分の伝搬遅延時間が大きくなっている。その差は５２ｐｓとなっている。なお,図のVBKとはVBN=VSS+VBKであり、VBP=VDD-VBPを意味し、この値でボディバイアス電圧を表示する。図２４の場合はVBK=0.0Vである。
【００３３】
図２５はVBK=＋０．５V（VBP＝＋０．７V、VBN＝＋０．５V）の場合の同様シミュレーション結果である。この場合、パストランジスタのしきい値電圧は図２４の場合より高くなっており、その直列抵抗は大きくなる。それを反映してTdr=６４ps、Tdf=２６psと図２４の場合より伝搬遅延時間は小さくなる。すなわち、正のボディバイアスVBKを印加することにより動作速度を速めることが出来る。しかし、TdrとTdfの差は３８psとまだ大きいと言える。
【００３４】
図２６はVBK=−１．０V（VBP＝＋２．２V、VBN＝−１．０V）の場合の同様シミュレーション結果である。この場合、パストランジスタのしきい値電圧は図２４の場合より高くなっており、その直列抵抗は大きくなる。それを反映してTdr=１２５ps、Tdf=３２psと図２４の場合より伝搬遅延時間は大きくなる。すなわち、負のボディバイアスVBKを印加することにより動作速度を遅くすることが出来る。この場合は動作速度よりも動作消費電力を低くすることやMOSTの漏洩電流を減少し、回路が動作していない待機時の消費電力の減少を目的とする。
しかし、TdrとTdfの差は９３psと拡大した。これは、パストランジスタのしきい値電圧が高くなったため、図２３のノードNET33を充放電する電流が小さくなったためである。Tdrの増加が顕著なのはパストランジスタのハイレベル転送効率が悪いことを反映している。
【００３５】
なお、ここで用いた初段出力バッファインバータINV300(最初に設けられるバッファなので初段出力バッファと称する)は論理しきい値電圧が(VDD-VSS)/2となるようにPMOSTのチャネル幅を調整したMP320(PMOST)とMN320(NMOST)とで構成されるCMOSインバータ(標準CMOSインバータ、Standard CMOS Inverterと略称する)を用いている。
普通には、MN320のチャネル長とチャネル幅は可能な最小寸法とする。MP３２０のチャネル長は可能な最小寸法とし、チャネル幅は論理しきい値電圧が(VDD-VSS)/2となるようにMN320より大きく設定する。電流駆動力を大きくとりたい時など、必要に応じて各チャネル幅を比例して大きくすることがある。そのトランスファーカーブを図２７に示す。
【００３６】
ボディバイアスVBKを印加した場合も図示してあるが、論理しきい値電圧は０．６Vで、ボディバイアスを印加してもほとんど変化しないという特性を有する。回路で用いられるインバータは普通にはこの標準CMOSインバータである。
パストランジスタMＮ300のゲートには本来はパルス信号が印加されるが、ここではシミュレーションの簡単化のため、MN300を通る信号経路を選択し、ハイレベルVDDが定常的に入力されるようにした。同様にMN310を通る信号経路を非選択にするために、MN310のゲートにはローレベル、VSSが定常的に入力されるようにした。
【００３７】
MN300の入力ノードNET33には非反転入力バッファX1（例えば、標準CMOSインバータを初段とし、二段目に負荷容量の大きさに応じてチャネル幅を比例的に大きくした標準CMOSインバータを接続して構成される）を介してパルス電源V1からのパルス信号が入力され、MN310の入力ノードNET34にはX1と同様な非反転入力バッファX2を介してパルス電源V1とは逆相のパルス電源V2からのパルス信号が入力される。
上記のシミュレーション結果はパストランジスタのハイレベルの転送効率が悪いと言う特性によって入力信号の立ち上がり部分と立ち下がり部分の伝搬遅延時間が大きく異なることを示している。そのため、NET36における出力信号のローレベルのパルス幅がその差だけ小さくなるという欠点を生じる。
【００３８】
さて、図２４、図２５および図２６によればノードNET35の電位は完全なハイレベル（図では1.2V）に到達しないことを示している。そうすると、初段出力バッファの標準CMOSインバータINV300は中途半端なハイレベルで駆動され、インバータINV300のNMOSTはオンであるが、PMOSTは完全にはオフにならず、定常状態においてインバータINV300に許容される漏れ電流より大きな漏れ電流が流れる場合がある。
そこで、これを避けるため図２８に示すようにPMOSTのMP330(キーパー)による正帰還をかけて、定常状態ではノードNET35の電位がきちんとしたハイレベルVDDと看做してよい値となるようにしている。
【００３９】
しかし、今度はPMOSTのMＰ330の電流駆動力とパストランジスタMＮ300のそれとが競合するので素子の寸法調整の問題が生じる。すなわち、ノードNET35がハイレベルVDDとなっている時、次のタイミングで入力ノードNET33がローレベルになり、したがって、ノードNET35の電位もローレベルにしたいとき、MP330とMN300が同時にオンとなる状況があるのでMP330の電流駆動力が大きいとNET35の電位をインバータINV3００が反転するに十分な電位に下げることができず、動作に支障が出ることである。そのため、MP330の電流駆動力はNMOSTのパストランジスタMN300およびMN310より小さくするのが普通である。
【００４０】
図２８ではMP330のチャネル幅は最小寸法としチャネル長をINV300のMP320より長くしてこれを行っている。図２８の回路は図２３の回路にキーパーMP330が追加されたものとなっており、パストランジスタ、初段出力バッファ等は図２３と同じである。なお、多入力のマルチプレクサの場合、その入力から初段出力バッファまで導通状態のMOSTが複数個直列接続される。例えば４入力のマルチプレクサでは２個直列接続される。上記キーパーの電流駆動力はこの直列接続されたMOSTの直列電流駆動力よりも小さくなければならない。
【００４１】
図２９に図２８の回路のシミュレーション結果を示す。ノードNET35の電位が初段出力バッファインバータINＶ300の論理しきい値電圧（図の場合はVDD/2=0.6V）より高くなると出力ノードNET36の電位が低下し始め、MP330がオンとなる。その結果NET35の電位は過渡応答の途中の時間からVDD=1.2Vまで持ち上げられている。
この場合においても入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間（それぞれTdrおよびTdfである）の差が大きいと言う欠点が生じる。例えば、図２９ではTdr＝２．２０８（ｎｓ）−２．１０４（ｎｓ）＝１０４ｐｓ、Tdf＝３．１６２（ｎｓ）−３．１０４（ｎｓ）＝５８ｐｓとなって、入力デジタル信号波形の立ち上がり部分での伝搬遅延時間が長くなる。
【００４２】
なお、図２９の伝搬遅延時間が図２４の伝搬遅延時間よりも大きくなっているのはＭＰ３３０の追加による浮遊容量増加のためである。なお、ボディバイアスVBKは0.0Vとした。このような伝搬遅延時間差があるため出力信号のパルス幅がその差だけ小さくなるという欠点は無くならない。
一般に、マルチプレクサには出力信号が入力信号の反転になるものと、非反転のものがある。上記図１６のセレクターは出力が反転するものである。非反転にするには初段出力バッファインバータの後にもう一段バッファインバータを付加すれば良い。この追加するインバータは標準CMOSインバータなどで、通常信号の立ち上がり部分と立ち下がり部分での伝搬遅延時間差の少ないものである。
【００４３】
すなわち、出力の信号波形では前段のセレクター部での伝搬遅延時間差が保たれる。上記で説明した入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が大きい場合、非反転のマルチプレクサを多段接続すると、その差による信号パルス幅の減少が各段で生じ、段数を通過するごとにパルス幅の減少が加算され、ある段以降では信号波形が消失する恐れがある。
反転のマルチプレクサでは偶数段接続すると各段での遅延の差が相殺されて、信号波形の消失を防ぐことも出来るが、必ず偶数段とすることや、各段の伝搬遅延時間差特性が揃っていないといけないなどの制約が多い。入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が極めて少なければ、用いる段数に制約は少なくなり、反転、非反転を用いることの制約も少なくなる。
【００４４】
更に、これらは動作速度が遅くてよい時などは負のボディバイアスVBKを印加してしきい値電圧を高くし消費電力を低減する。また、より高速動作が求められる場合はMOSTでは正のボディバイアスVBKを印加し、しきい値電圧の絶対値を小さくし、またDGMOSTでは第一ゲートから見たしきい値電圧の絶対値が小さくなるように第二ゲートバイアスの極性を考慮して印加し、動作速度を高めたりする。このような場合でも入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が極めて少ないことが求められる。
【００４５】
因に、図２８の回路でボディバイアスを＋０．５Ｖとした場合の特性を図３０に、−１．０Ｖとした場合の特性を図３１に示す。図３０の場合、Tdr＝２．１９０（ｎｓ）−２．１０４（ｎｓ）＝８６ｐｓ、Tdf＝３．１４０（ｎｓ）−３．１０３（ｎｓ）＝５５ｐｓと伝搬遅延時間は短くなるが時間差は解消しない。図３１の場合は、Tdr＝２．２７３（ｎｓ）−２．１１０（ｎｓ）＝１６３ｐｓ、Tdf＝３．１７６（ｎｓ）−３．１０６（ｎｓ）＝７０ｐｓで伝搬遅延時間はより長くなり、時間差も拡大している。
【００４６】
ボディバイアスVBKをある一つの値に固定した場合は、入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を極めて小さくする、すなわちチューニングすることができる。チューニングの方法は、例えばキーパー無しの図２３の場合で、NMOSTはVSS(=0.0V)、PMOSTはVDDにボディバイアスした場合(VBK＝０.0Vに固定)では、まず図３２に示されるように初段出力バッファインバータINV400を標準CMOSバッファインバータではなく、論理しきい値電圧VTLが小さいCMOSインバータ(低しきい値初段出力バッファ、Low VTL CMOS Inverter)とする。
これは、PMOSTであるMP340のチャネル幅を、第２３図の標準CMOSバッファインバータINV300の場合より小さくするか、NMOSTであるMN330のチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。すなわち、図３２では、図２３の標準CMOSインバータを用いた初段出力バッファINV300を上記低しきい値CMOSインバータINV400に置き換えた構成となっている。
【００４７】
そうすると、INV400の論理しきい値電圧は図３３に示されるように（VDD-VSS）/2＝０．６Vより１１０mV程度小さくなる。すなわち、より小さい入力電圧でインバータをオンとすることができる効果で入力信号波形の立ち上がり部分の伝搬遅延時間を小さくできると期待できる。入力信号波形の立ち下がり部分、すなわち出力信号ではローレベルからハイレベルに変化する部分での伝搬遅延時間は入力信号の電圧をより低くしないとインバータをオフに出来ないからその影響で伝搬遅延時間は若干長くなるが、パストランジスタはNMOSTであるから放電電流の方が充電電流より大きいのでその変化は小さいと期待できる。したがって、両者の伝搬遅延時間の差は小さくできると期待できる。
【００４８】
図３２の回路の実際のシミュレーション結果を示す図３４はそれが実現できることを示しており、Tdr＝＝５１ｐｓ、Tdf＝＝４９ｐｓであって、その差Tdr-Tdfは２ｐｓと図２３に比べて大幅に小さくすることが出来る。このようなチューニング結果が得られるようにINV400のPMOST−MP340のチャネル幅を小さくし、かつNMOST−MN330のチャネル幅は大きく設定してチューニングを行っている。これらの具体的な値は用いるMOSTの特性、回路中の寄生容量など回路パラメータで異なるがチューニングすることはできることが示されたわけである。
【００４９】
しかし、このようにチューニングしても、その場合のボディバイアスが異なると、例えばボディバイアスVBKを＋０．５Vや−１．０Vとすると、図３５のシミュレーション結果に示されるように、上段の特性はTdr＝３９ｐｓ、Tdf＝４５ｐｓであり、下段の特性はTdr＝１０３ｐｓ、Tdf＝５４ｐｓであるので、Tdr-Tdfはそれぞれ３９ps−４５ps＝−６ps、１０３ps−５４ps＝＋４９psと拡大してしまい、図３２の回路のままでは具合が悪い。その原因は、ボディバイアスを印加した時の出力バッファインバータの論理しきい値電圧変化の方向にある。図３３にはボディバイアスVBKを＋０．５Vにした時と、−１．０Vにした時の論理しきい値電圧(VTL)の変化も示してある。
【００５０】
VBK=0.0Vの場合と比較すると、VBK＝＋０．５VのときVTLはより小さくなり、VBK＝−１．０Vのときはより大きくなっている。VBK=＋０．５Vのときは、パストランジスタの抵抗はより小さくなっており、また初段出力バッファインバータのVTLも小さくなるので、信号の立ち上がり部分での伝搬遅延時間Tdrはさらに小さくなる。
一方、立ち下がり部分ではパストランジスタの抵抗値はより小さくなっているものの、VTLがより小さくなっているので初段出力バッファインバータの入力ノードをハイレベルからVTL以下にするまでの時間が長くなり、出力が反転する時間が長くなってその効果を相殺してしまうためTdfは大きく減少はしない。
【００５１】
そのため入力信号波形の立ち上がり部分と立ち下がり部分での伝搬遅延時間の差、すなわちTdr−Tdfの値が拡大すると考えられる。VBK＝−１．０Vのときは、VTLは大きくなり、パストランジスタのしきい値電圧も大きくなり、従ってその抵抗値も大きくなるので信号の立ち上がり部分での伝搬遅延時間Tdrは大きくなる。
また、立ち下がり部分ではパストランジスタの抵抗値の増加によりINV400の入力ノードNET35の電位を低下させる時間は長くかかるが、INV400のVTLが大きくなっているため、INV400をオフにする時間は短くなって、伝搬遅延時間Tdfの増加はTdrの増加より小さくなる。従ってTdr−Tdfの値が一層拡大すると考えられる。
【００５２】
キーパー付きの図２８の回路に対しては図３６に示すようにやはりINV300を低しきい値初段出力バッファのINV500とすることによりチューニングできる。この場合はINV500のPMOST、MP350のチャネル幅のみ標準CMOSインバータの場合より小さくすることでTdrとTdfの差を小さく出来た。
このように、一般にはボディバイアスをある値に固定してTdrとTdfの差を小さくチューニングするための低しきい値CMOSインバータの各素子パラメータは、そのボディバイアスの値、入力ノードの容量やパストランジスタの素子寸法、パストランジスタ数などで設定値が変わり得る。
図３７にINV400のトランスファーカーブを示すが、論理しきい値電圧は０．６Vより７０mV程度小さくなっている。図３６の回路の実際のシミュレーション結果を図３８に示すが、Ｔｄｒ＝２．１８０（ｎｓ）−２．１０５（ｎｓ）＝７５ｐｓ、Ｔｄｆ＝３．１８０（ｎｓ）−３．１０７（ｎｓ）＝７３ｐｓであって、その差Ｔｄｒ−Ｔｄｆは２ｐｓと図２８に比べて大幅に小さくすることが出来る。
【先行技術文献】
【特許文献】
【００５３】
【特許文献１】特許第３５４３１１７号公報
【特許文献２】米国特許第７０６１０５５号明細書
【特許文献３】米国特許第６８０９５５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【００５４】
しかし、この場合もボディバイアスVBKを＋０．５Vや−１．０Vとすると、図３９のシミュレーション結果に示されるように、VBK=+0.5Vの上段の特性はTdr＝２．１６２（ｎｓ）−２．１０１（ｎｓ）＝６１ｐｓ、Tdf＝３．１７０（ｎｓ）−３．１００（ｎｓ）＝７０ｐｓであり、VBK＝−１．０Vの下段の特性はTdr＝２．２４０（ｎｓ）−２．１１４（ｎｓ）＝１２６ｐｓ、Tdf＝３．２００（ｎｓ）−３．１１２（ｎｓ）＝８８ｐｓであるので、Tdr-Tdfはそれぞれ６１ps−７０ps＝−９ps、１２６ps−８８ps＝＋３８psと拡大してしまい、図３６の回路のままでは具合が悪い。
【００５５】
その原因は、図３２の場合と同様にボディバイアスを印加した時の出力バッファインバータの論理しきい値電圧の変化の方向にある。図３７にはボディバイアスVBKを＋０．５Vにした時と、−１．０Vにした時の論理しきい値電圧(VTL)の変化も示してある。VBK=0.0Vの場合と比較すると、VBK＝＋０．５VのときVTLはより小さくなり、VBK＝−１．０Vのときはより大きくなっている。VBK=＋０．５Vのときは、パストランジスタの抵抗はより小さくなっており、また初段出力バッファインバータのVTLも小さくなるので、信号の立ち上がり部分での遅延時間Tdrはさらに小さくなる。
【００５６】
一方、立ち下がり部分ではパストランジスタの抵抗はより小さくなっているものの、VTLがより小さくなっているので初段出力バッファインバータの入力ノードをハイレベルからVTL以下にするまでの時間が長くなり、出力が反転する時間が長くなってその効果を相殺してしまうためTdfは大きく減少はしない。そのため入力信号波形の立ち上がり部分と立ち下がり部分での伝搬遅延時間の差、すなわちTdr−Tdfの値が拡大すると考えられる。
【００５７】
上記シミュレーションではセレクターを例にとったが、もっと多入力のマルチプレクサやデマルチプレクサにおいても同様な議論が成り立つ。
また、TGを用いたマルチプレクサまたはデマルチプレクサの場合でもPMOSTによる面積増加を少なくするため、PMOSTとNMOSTを同じ素子寸法にすることが考えられる。このことは、特にいわゆるフィン形DGMOSTを用いた場合に有効である。すなわち、フィン形DGMOSTではフィンの高さがチャネル幅を決定するため、チャネル幅を増やそうとする場合はフィンの数を増やさなければならず、素子面積の増加を招くからである。
【００５８】
同じ素子寸法のPMOSTとNMOSTを用いると、両者の電流駆動能力の差により入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差が大きくなる。そのため、上記で説明した信号消失や誤り信号の発生の恐れが生じる。図４０はPMOSTのMP400およびMP410をNMOSTのMN400およびMN410と同じ素子寸法にしたTGを用いた二入力マルチプレクサのシミュレーションに用いた回路図を示す。初段出力バッファINV600はPMOSTのMP420とNMOSTのMN420で構成された標準CMOSインバータである。
【００５９】
簡単のため、制御信号CSはVDD(=1.2V)に固定し、CSBはVSS(=+0.0V)に固定した。すなわち、NET40の信号が選択されるようになっている。シミュレーション結果を図４１に示す。VBK＝＋０．０Ｖのとき、Tdr＝２．１５５（ｎｓ）−２．１０５（ｎｓ）＝５０ｐｓ、Tdf＝３．１３８（ｎｓ）−３．１０２（ｎｓ）＝３６ｐｓであり、その差は１４ｐｓであった。VBK＝＋０．５Ｖの時は、Tdr＝２．１４９（ｎｓ）−２．１０５（ｎｓ）＝４４ｐｓ、Tdf＝３．１３４（ｎｓ）−３．１００（ｎｓ）＝３４ｐｓで期待通り伝搬遅延時間は小さくなって、その差も小さくなってはいるが、１０ｐｓとまだ大きい。
【００６０】
さらに、VBK＝−１．０ＶのときはTdr＝２．１９７（ｎｓ）−２．１３３（ｎｓ）＝６４ｐｓ、Tdf＝３．１６０（ｎｓ）−３．１１４（ｎｓ）＝４６ｐｓであり、その差は１８ｐｓ大きくなっている。この場合でも初段出力バッファに低しきい値ＣＭＯＳインバータを用いて、例えばＶBK=+0.0Vと固定した場合に伝搬遅延時間差を極めて小さくできることはPTを用いた場合と同様である。しかし、VBKを変化させた場合には伝搬遅延時間差が拡大することもPTの場合と同様である。
【００６１】
さらに、PTまたはTGで構成したパスゲートを用いた2N対1MUXにおいて、2Nの各入力の論理値を固定しておけば、その入力の論理値の組み合わせパターンによって、N個の独立な制御信号を論理信号と看做した任意のN変数論理関数を表す論理回路が構成できる。これはLUT（ルックアップテーブル、Lookup Table）と呼ばれているものである。この場合はN変数ルックアップテーブルと称することにする。ルックアップテーブルにおいても論理値１を転送する場合と論理値0を転送する場合で伝搬遅延時間が異なるから多段接続した場合に信号消失や誤り信号の発生の恐れがある。したがって、MUXをLUTとして用いる場合でも信号の立ち上がり部分と立ち下がり部分の伝搬遅延時間差が極めて少ないことが望まれる。
【００６２】
上記問題点に鑑み、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパスゲートとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
また、本発明は、絶縁ゲート電界効果トランジスタ又は四端子二重絶縁ゲート電界効果トランジスタをパストランジスタとして用いたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、パストランジスタの動作上の欠点に由来する入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
【００６３】
また、本発明は、さらに、P形MOSTとN形MOST、またはP形DGMOSTとN形DGMOSTをそれぞれ同じ素子寸法（例えば、同じチャネル長とチャネル幅）としたトランスミッションゲートなど、ハイレベルの転送効率の悪くなったトランスミッションゲートを用いるようにしたセレクター回路を基本構成とし、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、P形MOSTとN形MOST、またはP形DGMOSTとN形DGMOSTの電流駆動能力の違いによる入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の伝搬遅延時間の差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制したマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路を提供することを目的とする。
【課題を解決するための手段】
【００６４】
本発明では以下の解決手段により前記目的を達成する。
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とCMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制した技術思想に特徴を有し、この特徴は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。
初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成を採用しているが、このPMOSTのボディ電圧に格別条件はない。ただし、この回路が用いられている部分回路でのVBPが印加される。
【００６５】
具体的な解決手段は以下のような構成となる。
１）構成１：
Nを１以上の自然数とするとき、パスゲートからなる原始２対１マルチプレクサをN段用いて構成した2N対１原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した2N対１マルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする2N対１マルチプレクサとする。
【００６６】
構成１とすることにより、初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パスゲート、例えば、パストランジスタのボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように保証する働きがある。
【００６７】
２）構成２：
前記2N対１マルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、2N対１マルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるように構成したことを特徴とする構成１記載の2N対１マルチプレクサとする。
【００６８】
３）構成３：
Nを１以上の自然数とするとき、パスゲートからなる原始１対２デマルチプレクサをN段用いて構成した１対2N原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタMOSTからなる低しきい値CMOSインバータを接続した１対2Nデマルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタMOSTからなり、前記低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする１対2Nデマルチプレクサとする。
【００６９】
４）構成４：
前記１対2Nデマルチプレクサの前記低しきい値CMOSインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、１対2Nデマルチプレクサの入力から前記低しきい値CMOSインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるように構成したことを特徴とする構成２記載の１対2Nデマルチプレクサとする。
【００７０】
５）構成５：
Nを１以上の任意の自然数とするとき、前記2N対１マルチプレクサをルックアップテーブルとしたことを特徴とするN変数ルックアップテーブル。
６）構成６：
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする構成１および２記載の2N対１マルチプレクサ。
【００７１】
７）構成７：
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする構成３および４記載の１対2Nデマルチプレクサ。
８）構成８：
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする構成５記載のN変数ルックアップテーブル。
【発明の効果】
【００７２】
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして図１、４、７のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができる。
【００７３】
また、前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられているので、これら本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路においても基本構成の効果が有効に機能する。
【００７４】
本発明は、パスゲートを用いたMUX、DEMUXまたはLUTの初段出力バッファに用いられるＣＭＯＳインバータ回路において、そのＰＭＯＳＴは標準ＣＭＯＳインバータで用いられるＰＭＯＳＴと比べて電流駆動能力を弱く（電流値を小さく）し、ＰＭＯＳＴのボディは可変電位をとるボディバイアス電源電圧ＶＢＰの電源に接続して、ＰＭＯＳＴのしきい値（閾値）電圧を可変にできるようにし、ＮＭＯＳＴのボディは固定電位をとる電源電圧、例えばＶＳＳの電源に接続し、ＮＭＯＳＴのしきい値電圧を固定にしてＣＭＯＳインバータの論理しきい値電圧を高電源電圧側の電源電圧と低電源電圧側の電源電圧の平均値よりも小さくし、かつボディバイアスによる論理しきい値電圧の変化の方向を正のボディバイアスVBKでは高い方向に変化し、負のボディバイアスVBKでは低い方向に変化するようにしたので、回路全体のボディバイアスを変化させても入力デジタル信号波形の立ち上がり部分と立ち下がり部分での信号の入力ノードから出力ノードまでの伝搬遅延時間の差を極めて小さく保つことができる。
【００７５】
本発明は、上記のように、MUX、DEMUXおよびLUTの出力デジタル信号の立ち上がり時と立ち下がり時の伝搬遅延時間の違いを極めて小さく保つことができるので、パスゲートを用いたMUX、DEMUXまたはLUTを多段接続しても信号消失あるいは誤り信号の発生がないので、巨大入力数のMUXまたは巨大出力数のDEMUXを従来例の素子数より少なくでき、それに伴い従来例より少ない素子面積で構成でき、素子数が少なくなるので低消費電力化が可能となる。
【００７６】
さらに、MOSTまたはDGMOSTにそれらのしきい値電圧が高くなるようにボディバイアスを印加しても信号消失あるいは誤り信号の発生は起こらないので、未使用時や低速動作での消費電力の削減が可能となる。
さらに、高速動作が優先される場合にMOSTまたはDGMOSTに、それらのしきい値電圧が小さくなるようなボディバイアスを印加することにより信号の消失あるいは誤り信号の発生なしに高速動作のセレクター回路、MUX、DEMUXまたはLUTが実現可能である。
トランスミッションゲートを用いたセレクター回路、MUX、DEMUX、LUTにおいて、これらにおけるトランスミッションゲートのPMOSTあるいはPDGMOSTの素子面積を小さくできるので、より小さな素子面積で各回路を実現することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施例１（セレクター）の回路図である。
【図２】本発明の実施例１のシミュレーション結果を示す特性図である。
【図３】本発明の実施例１の低しきい値CMOSインバータのトランスカーブである。
【図４】本発明の実施例２の回路図である。
【図５】本発明の実施例２のシミュレーション結果を示す特性図である。
【図６】本発明の実施例２の低しきい値CMOSインバータのトランスカーブである。
【図７】本発明の実施例３の回路図である。
【図８】本発明の実施例３のシミュレーション結果を示す特性図である。
【図９】本発明の低しきい値CMOSインバータの回路図と回路記号である。
【図１０】本発明のパスゲートと低しきい値CMOSインバータを用いた８対１マルチプレクサの回路図である。
【図１１】本発明のパスゲートと低しきい値CMOSインバータを用いた１対４デマルチプレクサの回路図である。
【図１２】従来のCMOSインバータの回路図と回路記号である。
【図１３】CMOSインバータのトランスファーカーブの模式図である。
【図１４】パストランジスタによるパスゲート回路図である。
【図１５】トランスミッションゲートによるパスゲートの回路図である。
【図１６】パストランジスタによる２対１マルチプレクサ（セレクター）の従来回路である。
【図１７】パストランジスタによる４対１マルチプレクサの従来回路である。
【図１８】パスゲートのみによる２対１マルチプレクサの回路記号である。
【図１９】パスゲートのみによる４対１マルチプレクサの回路記号である。
【図２０】パスゲートを用いた８対１マルチプレクサの従来回路例である。
【図２１】パスゲートを用いた１対４デマルチプレクサの従来回路例である。
【図２２】PMOSTによる正帰還付き従来の初段出力バッファと回路記号である。
【図２３】パストランジスタを用いた２対１マルチプレクサで、標準CMOSインバータを初段出力バッファとしたシミュレーション回路である。
【図２４】ボディバイアスVBK＝＋０．０Vとした図２３の回路のシミュレーション結果の特性図である。
【図２５】ボディバイアスVBK＝＋０．５Vとした図２３の回路のシミュレーション結果の特性図である。
【図２６】ボディバイアスVBK＝−１．０Vとした図２３の回路のシミュレーション結果の特性図である。
【図２７】論理しきい値電圧が（VDD-VSS）/2となるように調節したCMOSインバータのトランスファーカーブである。
【図２８】パストランジスタを用いた２対１マルチプレクサで、PMOSTによる正帰還付き弱いCMOSインバータを初段出力バッファとしたVBK=+0.0Vの場合のシミュレーション回路である。
【図２９】ボディバイアスVBK＝＋０．０Vとした図２８の回路のシミュレーション結果の特性図である。
【図３０】ボディバイアスVBK＝＋０．５Vとした図２８の回路のシミュレーション結果の特性図である。
【図３１】ボディバイアスVBK＝−１．０Vとした図２８の回路のシミュレーション結果の特性図である。
【図３２】パストランジスタを用いた２対１マルチプレクサで、低しきい値CMOSインバータを初段出力バッファとしたシミュレーション回路である。
【図３３】図３２のCMOSインバータのトランスファーカーブである。
【図３４】図３２の回路で、ボディバイアスVBKが、＋０．０Vの場合におけるシミュレーション結果の特性図である。
【図３５】図３２の回路で、ボディバイアスVBKが、＋０．５Vと−１．０Vの場合におけるシミュレーション結果の特性図である。
【図３６】図２８の回路で、低しきい値CMOSインバータを初段出力バッファとしたシミュレーション回路である。
【図３７】図３６のCMOSインバータのトランスファーカーブである。
【図３８】図３６の回路で、ボディバイアスVBKが、＋０．０Vの場合におけるシミュレーション結果の特性図である。
【図３９】図３６の回路で、ボディバイアスVBKが、＋０．５Vと−１．０Vの場合におけるシミュレーション結果の特性図である。
【図４０】トランスミッションゲートを用いた２対１マルチプレクサで、標準CMOSインバータを初段出力バッファとした場合のシミュレーション回路である。
【図４１】図４０の回路のシミュレーション結果の特性図である。
【発明を実施するための形態】
【００７８】
本発明の実施の形態を図に基づいて詳細に説明する。
本発明は、一段または多段に従続接続され、そのボディ端子は可変電位をとるボディバイアス電源に接続されたパスゲートの出力にバッファとして例えば、図１、４および７のように工夫されたCMOSインバータ、即ち、低しきい値CMOSインバータのP形MOSTのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのN形MOSTはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したCMOSインバータを接続した構成を基本構成とすることにより、可変電位をとるボディバイアスVBKの電圧値を、チューニングしたボディバイアスVBK値とは異なるボディバイアス値に変化させたとき、入力信号とMOSインバータの出力信号間の立ち上がりと立ち下がりでの伝搬遅延時間差を、チューニング時の前記伝搬遅延時間の差に近づくように、抑制することができるようにしたものである。前記基本構成は、本発明のマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路に用いられている。
【実施例】
【００７９】
以下の説明で使用する測定データを採取した素子は、同じ仕様、同じ規格のものを使用した。具体的には、測定データは、例示すれば、９０nmノードのMOSTモデルを用い、VDD=1.2V、VSS=0.0Vとした、同じ仕様、同じ規格の素子により採取したデータとなっていて、極めて比較し易くなっている。
相補型金属酸化膜半導体集積回路（ＣＭＯＳ）インバータ回路を構成するP形の絶縁ゲート電界効果トランジスタ（ＭＯＳＴ）（PMOST）は、「弱い」（電流駆動力が標準ＣＭＯＳインバータにおけるP形のMOST（PMOST）より小さい（流れる電流値が小さい））特徴を示すように構成されている。電流駆動力を小さくするには、例えば、チャネル長を相対的に長く構成する、又は、チャネル長は同じとするがチャネル幅を小さくする、等の手段を採用する。
【００８０】
ＣＭＯＳインバータ回路を構成するＮ形のMOST（ＮMOST）は、標準ＣＭＯＳインバータにおけるＮ形のMOST（ＮMOST）と同じか「強く」なるように構成されている。前記「強く」は、上記「弱い」の反対の意味を有し、電流駆動力が標準ＣＭＯＳインバータにおけるN形のMOST（NMOST）より大きい（流れる電流値が大きい））。
ＣＭＯＳインバータの入力ノードと出力ノードの間に設けられる正帰還のためのキーパーは、その電流駆動力がパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの電流駆動力より小さくなるように構成する。厳密にはMUX等の入力からその初段出力バッファの入力までに導通状態で直列接続されたパストランジスタの電流駆動力より小さくする。
【００８１】
本発明のパスゲートはPTまたはTGを用いて構成したものに限定する。
ボディバイアス電源の電圧値によってMOSTのしきい値電圧が制御できる。
論理しきい値電圧VTLが小さいCMOSインバータ(低しきい値初段出力バッファ、Low VTL CMOS Inverter)は、例えば、PMOSTのチャネル幅を、標準CMOSバッファインバータの場合より小さくするか、NMOSTのチャネル幅をより大きくするか、あるいはその両方とするかで実現できる。
【００８２】
初段出力バッファインバータに用いた低しきい値CMOSインバータINVのボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パスゲート、例えば、パストランジスタのボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがある。
【００８３】
図１は二個のパストランジスタM1およびM2を用いたセレクター回路で、本発明に共通な基本構成の実施例１を示したものである。NMOSTであるM1およびM2のソースをノードNET5に接続し、各ドレインはそれぞれ外部入力ノードNET3およびNET4に接続されている。M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSB(CSの反転)に接続される。M1とM2のボディ端子はNMOST用ボディバイアス電源VBNに接続され、可変にできる。NET5に接続される初段出力バッファINV1はPMOSTのM３とNMOSTのM４で構成されたCMOSインバータで、M３とM４の素子寸法はそれぞれ、図３２のMP340およびMN3３0と同じである。すなわち、図３２の低しきい値CMOSインバータと同じ素子寸法である。ただし、M３のボディ端子はPMOST用ボディバイアス電源VBPに接続され可変にできるようになっているが、M４のボディバイアスはVSS(図ではVSS=0.0V)に固定されている点で異なっている。
【００８４】
本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためＭ１のゲートに印加されている制御信号CSはVDDに、Ｍ２のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET３の信号が選択されるようにした。
制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM４のボディバイアスはそのしきい値電圧を変更することができ、例えばVSSとは異なる固定電圧に接続しても良い。
【００８５】
図２はこの図１の回路の入力信号の立ち上がり部分の遅延Ｔｄｒと立ち下がり部分の遅延Ｔｄｆのシミュレーション結果を示す。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用（パストランジスタのボディバイアスもVBK）のボディバイアスVBKは＋０．５Ｖ、＋０．０Ｖ、−１．０Ｖの三種類で行った。VBK＝＋０．０Ｖの場合のシミュレーション結果は当然ながら図３４と同じであるから図２での図示は省略するが、Tdr＝５１ｐｓ、Tdf＝４９ｐｓであって、その差Tdr-Tdfは２ｐｓとなる。図２に示す、VBK=＋０．５Ｖの場合は、Tdr=４７ｐｓ、Tdf=４４ｐｓとなり、TdrとTdfの差は３ｐｓであって、図35の場合、すなわち低しきい値CMOSインバータのNMOSTのボディバイアスも可変とした場合の−６ｐｓより改善されている。
【００８６】
さらに図２に示す、VBK＝−１．０Ｖの場合は、Tdr＝６４ｐｓ，Tdf＝５５ｐｓで、その差は９ｐｓであって、図３５で示すTdrとTdfの差４９ｐｓと比べて大きく改善されている。すなわち、ボディバイアスによらず、TdrとTdfの差の小さなマルチプレクサが実現できていると言える。
この効果を奏する理由は、図１の初段出力バッファインバータに用いた低しきい値CMOSインバータINV1のボディバイアスを、NMOSTは固定し、PMOSTは可変とした構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方に可変のボディバイアスを印加した図３２で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV400のそれと異なるからである。
【００８７】
すなわち、INV400では図３３で示されるように、＋のボディバイアスVBKではVTLはより小さく、−のボディバイアスVBKではより大きくなるが、図３に示すように、本発明のINV1では逆になる。
すなわち、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M２のボディバイアスを印加したときの抵抗値の変化による伝搬遅延時間変化をその差が小さくなるように補償する働きがあるからである。
【００８８】
図４は二個のパストランジスタM1およびM2を用いたセレクター回路で本発明の実施例２を示したものである。M1およびM2は実施例１の図１と同じ素子を用いた。NMOSTであるM1およびM2のソースをノードNET5に接続し、各ドレインはそれぞれ外部入力ノードNET3およびNET4に接続されている。
M1のゲートは制御信号源CSに接続され、M2のゲートは制御信号源CSB(CSの反転)に接続される。M７はキーパーPMOSTでその素子寸法は図３６のMP3３0と同じである。M1とM2のボディはNMOST用ボディバイアス電源VBNにより可変にできる。
またキーパーM７のボディはPMOST用ボディバイアス電源VBPに接続され可変に出来るようになっている。NET5に接続される初段出力バッファINV２はNMOSTのM５とPMOSTのM６で構成された低しきい値電圧CMOSインバータで、M５とM６の素子寸法はそれぞれ、図３６のMN320およびMP350と同じである。
【００８９】
すなわち、図３６の低しきい値CMOSインバータINV500と同じ素子寸法であるが、M５のボディバイアスはVSS(図ではVSS=0.0V)に固定し、M６のボディ端子はボディバイアス電源VBPに接続され可変にできるようになっている点で異なっている。
本来ならば、M1およびM2のゲートには、制御信号である一つのパルス信号およびその反転がそれぞれ印加されるが、シミュレーションの簡単のためＭ１のゲートに印加されている制御信号CSはVDDに、Ｍ２のゲートに印加されている制御信号CSBはVSSに固定して印加し、NET３の信号が選択されるようにした。制御信号のパルス幅は通常入力信号のパルス幅より十分長いので、このようにしても動作解析結果に影響はほとんどない。なお、NMOSTであるM５のボディバイアスはそのしきい値電圧を変更する場合VSSとは異なる固定電圧に接続しても良い。
【００９０】
図５はこの図１の回路の入力信号の立ち上がり部分の遅延Tdrと立ち下がり部分の遅延Tdfのシミュレーション結果を示す。チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは＋０．５Ｖ、＋０．０Ｖ、−１．０Ｖの三種類で行った。VBK＝＋０．０Ｖの場合は当然ながら図３８と同じであるから図５での図示は省略するが、Tdr＝２．１８０（ｎｓ）−２．１０５（ｎｓ）＝７５ｐｓ、Tdf＝３．１８０（ｎｓ）−３．１０７（ｎｓ）＝７３ｐｓであって、その差Tdr-Tdfは２ｐｓとなる。
【００９１】
しかし、VBK＝＋０．５Ｖの場合は、Tdr＝２．１６９（ｎｓ）−２．１００（ｎｓ）＝７２ｐｓ、Tdf＝３．１７４（ｎｓ）−３．１０２（ｎｓ）＝６９ｐｓとなり、TdrとTdfの差は３ｐｓであって、図３９の場合のTdrとTdfの差−９ｐｓより改善されている。さらにVBK＝−１．０Ｖの場合は、Tdr＝２．２００（ｎｓ）−２．１１６（ｎｓ）＝８４ｐｓ，Tdf＝３．２０３（ｎｓ）−３．１１５（ｎｓ）＝８８ｐｓで、その差は−４ｐｓであって、図３９のTdrとTdfの差３８ｐｓと比べて大きく改善されている。すなわち、ボディバイアスによらず、TdrとTdfの差の小さなマルチプレクサが実現できたと言える。
【００９２】
この効果を奏する理由は、実施例１と同様である。図４の初段出力バッファインバータに用いた低しきい値CMOSインバータのINV２のボディバイアスを、NMOSTは固定し、PMOSTは可変とする構成にしたため、論理しきい値電圧VTLのボディバイアス依存性が、NMOSTとPMOSTの両方にボディバイアスを印加した図３６で初段出力バッファインバータとして用いた低しきい値電圧CMOSインバータのINV500のそれと異なるからである。
すなわち、INV500では図３7で示されるように、＋のボディバイアスVBKではVTLはより小さく、−のボディバイアスVBKではより大きくなるが、図６に示すように、本発明のINV2では逆になる。すなわち、＋のボディバイアスVBKではVTLはより大きくなり、−のボディバイアスVBKではVTLはより小さくなっているため、パストランジスタM1、M２のボディバイアスを印加したときの抵抗値の変化による遅延時間変化をその差が小さくなるように補償する働きがあるからである。
【００９３】
図７は実施例３を示す。実施例３は、図１の実施例１において、パストランジスタＮＭＯＳＴ（Ｍ１）の代わりに、第１のトランスミッションゲートを設け、パストランジスタＮＭＯＳＴ（Ｍ２）の代わりに、第２のトランスミッションゲートを設けた構成をとる。
NMOSTのM８とPMOSTのM１０で第一のトランスミッションゲート(TG)を構成し、NMOSTのM１１とPMOSTのM９で第二のTGを構成し、これらを用いたセレクターまたは２対１マルチプレクサを構成している。その初段出力バッファには、NMOSTのM12とPMOSTのM13とで構成される低しきい値CMOSインバータINV3を用い、かつM12のボディバイアスは固定し、M13のボディバイアスは可変とする。
なお、M12およびM13は上記実施例１のINV1や実施例２のINV2で用いたものと同じではなく、一般にはパスゲートの種類やその段数、回路ノードでの負荷容量の値などで設定値が異なる。実施例３ではシミュレーションで、VBK=+0.0V(VBN=+0.0V=VSS、VBP=+1.2V=VDD)のとき、遅延時間差が最小になるように設定した。
【００９４】
図８は実施例３のシミュレーション結果を示す。この場合も同様に簡単のためCSは高電位側電源線の電位VDD(=＋1.2V)とし、CSBは低電位側電源線の電位VSS(=＋0.0V)に固定した。すなわち、入力ノードNET3の信号が選択された構成となっている。
チューニング後の低しきい値CMOSインバータのP形MOST用とパストランジスタのNMOST用のボディバイアスVBKは＋０．５Ｖ、＋０．０Ｖ、−１．０Ｖの三種類で行った。VBK＝＋０．０Ｖの場合はTdr＝２．１４２（ｎｓ）−２．１０２（ｎｓ）＝４０ｐｓ、Tdf＝３．１４５（ｎｓ）−３．１０５（ｎｓ）＝４０ｐｓで遅延時間差はない。VBK＝＋０．５Ｖの場合は、Tdr＝２．１３８（ｎｓ）−２．１００（ｎｓ）＝３８ｐｓ、Tdf＝３．１３７（ｎｓ）−３．１００（ｎｓ）＝３７ｐｓとなり、TdrとTdfの差は１ｐｓであって、従来回路の結果の図４１の場合のTdrとTdfの差１０ｐｓより改善されている。さらにVBK＝−１．０Ｖの場合は、Tdr＝２．１５８（ｎｓ）−２．１１４（ｎｓ）＝４４ｐｓ，Tdf＝３．１６５（ｎｓ）−３．１１５（ｎｓ）＝５０ｐｓで、その差は−６ｐｓであって、同じく従来回路の図４１の場合の１８ｐｓより大きく改善されている。
【００９５】
上で用いた本発明の低しきい値CMOSインバータの回路と記号を図９に示す。図９(a)は通常のバルク形MOSTを用いた場合を示している。NMOSTのM30は標準CMOSインバータで用いられたNMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。
M20は、標準CMOSインバータで用いられたPMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M30より電流駆動能力を弱くしたPMOSTであって、これによりボディバイアスVBK=0.0Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。
【００９６】
M20とM30の各ドレインを接続して出力ノードOUTとし、各ゲート端子を接続して入力ノードINとする。M20およびM30の各ソース端子はそれぞれVSSおよびVDDに接続する。さらに、M30のボディ端子はボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。また、M20のボディ端子はVSSに接続し、そのしきい値電圧は固定する。また、M20とM30のチャネル幅は必要に応じて比例的に大きくしても良い。
図９(b)は四端子二重ゲート電界効果トランジスタ(DGMOST)を用いた場合を示している。N形のDGMOSTのM４0はDGMOSTによる標準CMOSインバータで用いられたN形のDGMOSTと同じ最小チャネル寸法を有する。チャネル幅は等しいか大きくする。M５０は、標準CMOSインバータで用いられたP形のDGMOSTよりチャネル幅を小さくする、あるいはチャネル長を長くするなどして、M40より電流駆動能力を弱くしたPDGMOSTであって、これによりボディバイアスVBK=0.0Vの場合において、CMOSインバータとしての論理しきい値電圧を標準CMOSインバータよりも小さくする。
【００９７】
M40とM50の各ドレイン端子を接続して出力ノードOUTとし、各第一ゲート端子を接続して入力ノードINとする。M40およびM50の各ソース端子はそれぞれVSSおよびVDDに接続する。さらに、M50の第二ゲート端子はボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。また、M40の第二ゲート端子はVSSに接続し、そのしきい値電圧は固定する。また、M40とM50のチャネル幅は必要に応じて比例的に大きくしても良い。
【００９８】
さらに、パスゲートがPTの場合は、入力から出力まで導通状態で従属接続されたパスゲートの電流駆動能力よりも十分弱いPMOST（キーパー）でOUTからINに必要に応じて正帰還がかけられる。キーパーのボディ端子もボディバイアス電圧VBPなる電源線に接続し、そのしきい値電圧を可変に出来るようにしている。これはパスゲートのPTのボディ端子はボディバイアス電圧VBNなる電源線に接続され、そのしきい値電圧を制御するが、その場合の電流駆動能力変化に対応するためである。パスゲートがTGの場合はこのキーパーは不要である。図９(c)は回路記号を示す。なお、記号ではVDD、VSSおよびVBPは省略されるが、実際の動作ではこれらの電圧を持つ電源線に接続されているものとする。
【００９９】
もっと多入力のマルチプレクサの場合も同様である。例えば８入力のマルチプレクサ（８対１マルチプレクサ）は図１０のように構成すれば良い。
すなわち、パスゲート(PTでもTGでも良い)のみで構成した原始４対１マルチプレクサのMX041およびMX042の入力ノードを用いて８個の入力ノードIN01ないしIN08を構成し、その出力ノードN140およびN150は原始２対１マルチプレクサMX021の入力ノードにそれぞれ接続する。MX021の出力ノードN160には本発明による低しきい値CMOSインバータINV4の入力ノードを接続し、その出力を８対１マルチプレクサとしての出力OUTとする。OUTには入力信号の反転が出力されるが必要に応じて非反転とするにはその後に標準CMOSインバータ等によるバッファを接続すれば良い。また、図では省略されているが、必要に応じてINV4の出力と入力間にキーパーを接続する。
【０１００】
DEMUXの場合は信号が通る経路に関してはMUXと同様であるから、上記と同様な低しきい値初段出力バッファを用いればDEMUXの場合もボディバイアスを変化させても遅延時間差を小さくできることは明らかである。例えば、４出力のデマルチプレクサは図１１のように構成すればよい。
【符号の説明】
【０１０１】
MOST
: 絶縁ゲート電界効果トランジスタ
PMOST
: P形のMOST（ＭＰと略記することもあり）
NMOST
: N形のMOST（ＭＮと略記することもあり）
DGMOST
: 四端子二重絶縁ゲート電界効果トランジスタ
PDGMOST
: P形のDGMOST（ＭＤＧＰと略記することもあり）
NDGMOST
: N形のDGMOST（ＭＤＧＮと略記することもあり）
M1、M2、M3、M4、M5、M6、M7、M8、M9、
M10、M11、M12、M20、M30、M40、MP、MN、
MN100、MP100、MN110、MN120、MP110、MN130、
MN140、MN150、MN160、MN170、MN180、MP120、
MP130、MN190、MN200、MN210、MN220、MN230、
MN240、MP200、MN300、MN310、MN320、MP320、
MP330、MP340、MN400、MP400、MN410、MP410、
MN420、MP420 ： MOST
MDGP、MDGN :
DGMOST
GP、DP、SP、BP : MPのゲート端子、ドレイン端子、ソース端子およびボディ端子
GN、DN、SN、BN : MNのゲート端子、ドレイン端子、ソース端子およびボディ端子
DGP1、DGP2、DDP、DSP ： MDGPの第一ゲート端子、第二ゲート端子、
ドレイン端子およびソース端子
DGN1、DGN2、DDN、DSN ： MDGNの第一ゲート端子、第二ゲート端子、
ドレイン端子およびソース端子
VDD、 : 高電位側の電源電圧
VSS、
: 低電位側の電源電圧
GND
: 接地
VBK : ボディバイアス電圧
VBP
: PMOSTのボディバイアス電圧、
またはP形のDGMOSTの第二ゲートバイアス電圧
VBN
: NMOSTのボディバイアス電圧、
またはN形のDGMOSTの第二ゲートバイアス電圧
V1、V2
: パルス信号源
V3、V4、V5、V6 ： DC電源
CS、CS01、CS02、CS03 : 制御信号源
CSB、CS01B、CS02B : 制御信号CS、CS01、CS02の反転
VTL,
: CMOSインバータの論理しきい値電圧
LS,
: CMOSインバータの論理信号振幅
TR,
: CMOSインバータの遷移領域
TRHL, TRHH
: 遷移領域の境界値
NET1、NET2、NET3、NET4、NET5、NET6、
NET31NET32NET33NET34NET35 : 回路のノード
IN、IN01、IN02、IN03、IN04、
IN05、IN06、IN07、IN08
: 入力ノード
OUT、OUT01、OUT02、OUT03、OUT04 : 出力ノード
MX021
: 初段出力バッファ無しの２対１マルチプレクサ
MX041、MX042 : 初段出力バッファ無しの４対１マルチプレクサ
DMX04 : １対４デマルチプレクサ(MX041の入力、出力を逆にした回路)
INV1、INV2、INV3、INV4、
INV5、INV6、INV7、INV8 : 本発明の低しきい値CMOSインバータ
INV10、INV20、INV21、INV22、INV23、INV24、
INV25、INV26、INV27、INV200、INV300 : 標準CMOSインバータ
INV400 : 低しきい値CMOSインバータ
BF01、BF02、BF03、BF04
: PMOSTによる正帰還付き標準CMOSインバータ
Tdr : 入力信号の立ち上がり部分での伝搬遅延時間
Tdf : 入力信号の立ち下がり部分での伝搬遅延時間
【特許請求の範囲】
【請求項１】
Ｎを１以上の自然数とするとき、パスゲートからなる原始２対１マルチプレクサをＮ段用いて構成した２Ｎ対１原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタＭＯＳＴからなる低しきい値ＣＭＯＳインバータを接続した２Ｎ対１マルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタＭＯＳＴからなり、
前記低しきい値ＣＭＯＳインバータのＰ形ＭＯＳＴのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのＮ形ＭＯＳＴはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする２Ｎ対１マルチプレクサとする。
【請求項２】
前記２Ｎ対１マルチプレクサの前記低しきい値ＣＭＯＳインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、２Ｎ対１マルチプレクサの入力から前記低しきい値ＣＭＯＳインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるように構成したことを特徴とする請求項１記載の２Ｎ対１マルチプレクサ。
【請求項３】
Ｎを１以上の自然数とするとき、パスゲートからなる原始１対２デマルチプレクサをＮ段用いて構成した１対２Ｎ原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタＭＯＳＴからなる低しきい値ＣＭＯＳインバータを接続した１対２Ｎデマルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタＭＯＳＴからなり、前記低しきい値ＣＭＯＳインバータのＰ形ＭＯＳＴのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのＮ形ＭＯＳＴはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする１対２Ｎデマルチプレクサ。
【請求項４】
前記１対２Ｎデマルチプレクサの前記低しきい値ＣＭＯＳインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、１対２Ｎデマルチプレクサの入力から前記低しきい値ＣＭＯＳインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるようにしたことを特徴とする請求項２記載の１対２Ｎデマルチプレクサ。
【請求項５】
Ｎを１以上の任意の自然数とするとき、前記２Ｎ対１マルチプレクサをルックアップテーブルとしたことを特徴とするＮ変数ルックアップテーブル。
【請求項６】
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする請求項１または２記載の２Ｎ対１マルチプレクサ。
【請求項７】
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする請求項３または４記載の１対２Ｎデマルチプレクサ。
【請求項８】
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする請求項５記載のＮ変数ルックアップテーブル。
【請求項１】
Ｎを１以上の自然数とするとき、パスゲートからなる原始２対１マルチプレクサをＮ段用いて構成した２Ｎ対１原始マルチプレクサの出力に初段出力バッファとして絶縁ゲート電界効果トランジスタＭＯＳＴからなる低しきい値ＣＭＯＳインバータを接続した２Ｎ対１マルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタＭＯＳＴからなり、
前記低しきい値ＣＭＯＳインバータのＰ形ＭＯＳＴのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのＮ形ＭＯＳＴはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする２Ｎ対１マルチプレクサとする。
【請求項２】
前記２Ｎ対１マルチプレクサの前記低しきい値ＣＭＯＳインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、２Ｎ対１マルチプレクサの入力から前記低しきい値ＣＭＯＳインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるように構成したことを特徴とする請求項１記載の２Ｎ対１マルチプレクサ。
【請求項３】
Ｎを１以上の自然数とするとき、パスゲートからなる原始１対２デマルチプレクサをＮ段用いて構成した１対２Ｎ原始マルチプレクサの各出力に初段出力バッファとして絶縁ゲート電界効果トランジスタＭＯＳＴからなる低しきい値ＣＭＯＳインバータを接続した１対２Ｎデマルチプレクサであって、
前記パスゲートがそのボディ端子は可変電位をとるボディバイアス電源に接続された絶縁ゲート電界効果トランジスタＭＯＳＴからなり、前記低しきい値ＣＭＯＳインバータのＰ形ＭＯＳＴのしきい値電圧を可変にできるようにそのボディ端子は可変電位をとるボディバイアス電源に接続し、かつそのＮ形ＭＯＳＴはそのしきい値電圧を固定するためにそのボディ端子は固定電位をとる電源に接続したことを特徴とする１対２Ｎデマルチプレクサ。
【請求項４】
前記１対２Ｎデマルチプレクサの前記低しきい値ＣＭＯＳインバータの出力ノードと入力ノード間に正帰還のためのキーパーを設け、前記キーパーをその電流駆動力が、１対２Ｎデマルチプレクサの入力から前記低しきい値ＣＭＯＳインバータの入力までの間、導通状態で直列接続されるパスゲートを構成する絶縁ゲート電界効果トランジスタＭＯＳＴの直列電流駆動力より小さくなるようにしたことを特徴とする請求項２記載の１対２Ｎデマルチプレクサ。
【請求項５】
Ｎを１以上の任意の自然数とするとき、前記２Ｎ対１マルチプレクサをルックアップテーブルとしたことを特徴とするＮ変数ルックアップテーブル。
【請求項６】
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする請求項１または２記載の２Ｎ対１マルチプレクサ。
【請求項７】
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする請求項３または４記載の１対２Ｎデマルチプレクサ。
【請求項８】
前記絶縁ゲート電界効果トランジスタＭＯＳＴを四端子二重絶縁ゲート電界効果トランジスタＤＧＭＯＳＴとしたことを特徴とする請求項５記載のＮ変数ルックアップテーブル。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【公開番号】特開２０１３−４９９８（Ｐ２０１３−４９９８Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３０７６１（Ｐ２０１１−１３０７６１）
【出願日】平成２３年６月１２日（２０１１．６．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人科学技術振興機構委託研究「Ｆｌｅｘ Ｐｏｗｅｒ ＦＰＧＡチップのアーキテクチャ設計、回路設計、試作チップ設計、周辺ソフトウェアの開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１２日（２０１１．６．１２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２２年度、独立行政法人科学技術振興機構委託研究「Ｆｌｅｘ Ｐｏｗｅｒ ＦＰＧＡチップのアーキテクチャ設計、回路設計、試作チップ設計、周辺ソフトウェアの開発」産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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