【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。 （もっと読む）

【課題】多様な信号形式のＤＵＴからのデータを取り込み可能なデータラッチ回路を提供する。
【解決手段】データ入力端子ＩＮは、シリアル形式のデータ信号Ｄ_ＩＮが入力される。ｎ個（ｎは２以上の整数）のクロック入力端子ＣＬＫ１〜ＣＬＫｎは、それぞれにクロック信号ＣＬＫ１〜ＣＬＫｎが入力される。ある入力フリップフロップＦＦ_ｉは、データ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉに応じたタイミングでラッチする。シリアルパラレル変換器ＳＰ_ｉは、シリアル形式のデータ信号Ｄ_ＩＮを対応するクロック信号ＣＬＫ_ｉを用いてパラレル形式の中間データ信号Ｄ_ＩＮＴｉに変換する。データセレクタＭＵＸ１は、ｎ個の中間データ信号Ｄ_{ＩＮＴ１〜ｎ}のうち選択信号ＳＥＬに応じたひとつを選択する。 （もっと読む）

【課題】ＤＡコンバータの誤差を短時間で測定する。
【解決手段】ＤＡコンバータの特性を測定する測定装置であって、デジタルの入力値をインクリメントまたはデクリメントしてＤＡコンバータに供給する供給部と、供給されたそれぞれの入力値に対応してＤＡコンバータから出力されたアナログ信号の出力値をサンプリングするサンプリング部と、所定ステップ量の差がある２つの入力値毎に、対応する２つの出力値の間の変化量を算出する変化量算出部と、変化量算出部が算出した変化量を順次に記憶する変化量メモリと、変化量メモリに記憶された変化量のそれぞれについて、理想変化量に対する誤差を順次に算出し、順次に算出した誤差のうちの最大値を出力する演算処理部と、を備える測定装置を提供する。 （もっと読む）

【課題】評価対象信号をサンプリングすることにより高精度にセトリングタイムを測定する。
【解決手段】制御装置１０１は、サンプリング回路１０３を前記評価対象信号１０７の周期に同期した所定の時点でサンプリングするとともに、予め設定したサンプリング回数に達した後またはホールドコンデンサの出力電圧の変動が所定値以下になった後は、前記サンプリング時点を予め設定した所定時間だけ遅延した時点に再設定し、この再設定した時点でサンプリングを再開するとともに、前記ホールドコンデンサの、前記予め設定したサンプリング回数に達した時点またはホールドコンデンサの出力電圧の変動が所定値以下になった時点における出力電圧の変化の履歴をもとにセトリングタイムを算出する。 （もっと読む）

【課題】ウィンドウホールド区間のマスクが容易に行えるＩＣテスタを実現することを目的にする。
【解決手段】本発明は、ウィンドウコンパレートにより被試験対象の試験を行うＩＣテスタに改良を加えたものである。本装置は、被試験対象からの出力とハイレベル比較電圧あるいはロウレベル比較電圧とを比較する２つのコンパレータと、これらのコンパレータの出力ごとに設けられ、この出力、ウィンドウ区間を決めるストローブ信号、ウィンドウ区間をマスクするマスク信号を入力し、論理積を行う２つの論理積回路とを設け、論理積回路の出力を保持し、この保持した結果により、被試験対象の判定を行うことを特徴とする装置である。 （もっと読む）

【課題】テストパターン数の増加を抑えながら、１縮退故障、遷移遅延故障、ラッチ動作故障等を検出可能な論理回路を提供する。
【解決手段】論理回路は、制御端子への入力信号に応じて第１の状態又は第２の状態に設定され、第１の状態では入力クロック信号を出力信号として出力し、第２の状態では出力信号を一定値に固定するゲーテッドクロックバッファと、ゲーテッドクロックバッファの出力信号を受け取るフリップフロップを含みスキャンチェーンを構成する複数のスキャンフリップフロップとを含み、ゲーテッドクロックバッファの制御端子への入力を制御する信号を第１の信号と第２の信号との間で切り替え可能とし、第１の信号はスキャンチェーンを用いるテスト時には常時イネーブル値となり、第２の信号はスキャンシフト時にイネーブル値となり且つキャプチャ時の少なくとも一部の期間でディスエーブル値となる。 （もっと読む）

【課題】回路の複雑化やシステムの交換の必要性等を招来することなく、任意の種類のプローブカードに交換可能にすることを目的とする。
【解決手段】ＤＵＴ５の良否判定を行なうための試験信号の比較用レート信号ＣＴを、基準クロック信号ＣＬＫの２逓倍周波数で位相シフトさせて２逓倍比較用レート信号ＣＴ（×２）とするシフト部４３と、少なくとも基準クロック信号ＣＬＫの２ｎ逓倍の周波数で動作し、２逓倍比較用レート信号ＣＴ（×２）に基づいて比較信号のタイミングエッジを発生させるタイミングエッジ発生部４６と、を備えるタイミングエッジ制御部２１と、タイミングエッジ発生部４６から出力された比較信号のタイミングを微調整する第１の比較用遅延回路２７及び第２の比較用遅延回路２８と、を備え、シフト調整と微調整とにより、比較信号のタイミング調整を行なっている。 （もっと読む）

【課題】ＩＣやＬＳＩを搭載した回路基板の信号間のタイミング検査を、安価な部品で構成したタイミング検査装置で自動検査することにより、検査コストを低減する。
【解決手段】回路基板接続コネクタ、判定トリガ選択スイッチ、判定トリガラッチスイッチ、判定イネーブル生成回路、判定用外部クロック入力端子、判定レベル選択スイッチ、判定回路、リセットボタン、判定結果表示用LEDを備えた回路基板タイミング検査装置に、検査装置接続コネクタで回路基板を接続することによりＩＣやＬSI間の信号のタイミング検査を自動で行う。 （もっと読む）

【課題】被測定信号のパルス幅を精度良く測定する。
【解決手段】被測定信号の第１変化タイミングを検出する第１タイミング検出部と、被測定信号の第２変化タイミングを検出する第２タイミング検出部と、第１タイミング検出部が検出した第１変化タイミングを表すデータおよび第２タイミング検出部が検出した第２変化タイミングを表すデータをバッファリングするバッファ部と、バッファ部から第１変化タイミングを表すデータおよび第２変化タイミングを表すデータを取り出して、第１変化タイミングおよび第２変化タイミングの時間差を算出する算出部と、を備える測定装置を提供する。 （もっと読む）

【課題】簡易な構成の回路で被測定信号の変化点を検出する。
【解決手段】被測定信号を互いに異なる遅延時間遅延させた複数の遅延信号を生成する遅延部と、複数の遅延信号のそれぞれを、基準クロックの第１位相で取り込む第１取込部と、複数の遅延信号のそれぞれを、基準クロックの第１位相と異なる第２位相で取り込む第２取込部と、第１取込部が取り込んだ複数の遅延信号および第２取込部が取り込んだ複数の遅延信号のそれぞれの値に基づいて、被測定信号の変化点を検出する変化点検出部とを備える装置を提供する。 （もっと読む）

【課題】誤判定が生じないように遅延ラインのテストを行う。
【解決手段】２５６個の遅延セル１を出力端子３に対して直列接続して構成した遅延ライン２のテストを行うとき、１２８個だけ離れた２個の遅延セル１を選択してそこにテストパルスを同時に入力し、出力端子３から出力する２個のテストパルスの時間差を検出し、１２８個だけ離れた２個の遅延セルの選択位置を順次ずらせて、同様の繰り返しを行い、前記時間差が所定範囲内にあるか否かで正常／故障を判定する （もっと読む）

【課題】複数キャプチャＤＦＴ技法を実施する改良された複数キャプチャＤＦＴシステムを提供する。
【解決手段】シフト動作中に、Ｎ個の擬似乱数または所定の試験信号１０９、１１２、１１５、１１８を生成し、集積回路または回路アセンブリ内のＮ個のクロックドメイン（ＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４）内のすべての走査セルにロードし、キャプチャ動作中にＮ個のクロックドメイン内のすべての走査セルにキャプチャクロック（ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４）の順序付きシーケンスを印加し、コンパクト／比較動作中に分析のためにすべての走査セルのＮ個の出力応答１１０、１１３、１１６、１１９をコンパクト化または比較し、Ｎ個のクロックドメイン（ＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４）内の故障および２つのクロックドメインにまたがる（ＣＣＤ１、ＣＣＤ２、ＣＣＤ３、ＣＣＤ４）故障を検出するか突き止める。 （もっと読む）

【課題】ＩＣ試験時の信号減衰を減少する試験システムを提供する。
【解決手段】試験システムは、プローブカードと、第一信号線を介してプローブカードに結合され、試験信号を出力するドライバーと、第二信号線を介してプローブカードに結合され、試験信号を読み取るレシーバーと、プローブカードと第一信号線の間に結合され、ドライバーから第一信号線を通して対象物に試験信号を出力するときにオンにされ、レシーバーで試験信号を読み取るときにオフにされる第一スイッチとを含む。 （もっと読む）

【課題】測定条件パラメータの変化に伴うフェイル率などの測定結果の変化傾向を直観的かつ的確に把握できるＩＣテスタを実現すること。
【解決手段】測定対象ＩＣに対する測定条件の第１パラメータと第２パラメータを変化させながら測定を行い、一方のパラメータをＸ軸にとり他方のパラメータをＹ軸にとって、各パラメータ条件における測定対象ＩＣの測定結果をグラフ形式で表示するシュムー機能を備えたＩＣテスタにおいて、複数個の測定対象ＩＣの測定結果を、３次元のグラフ形式で立体的に表示するように構成されたことを特徴とするもの。 （もっと読む）

【課題】高速インタフェースの受信部における信号品質を高い精度で評価する。
【解決手段】シフトレジスタ群１０１は、ｍ段のレジスタを直列に接続したシフトレジスタのデータ入力端子を互いに接続したｎ個のシフトレジスタから構成される。多相クロック生成回路３００は、１周期の位相がｎ相に分割されたクロック信号を生成してシフトレジスタ毎に互いに異なる位相のクロック信号を供給する。データ入力端子６１１は、テスタ７００から測定対象データを入力する。測定制御回路６３０は、多相クロック生成回路３００から供給されたクロック信号に従ってシフトレジスタ群１０１に保持された測定対象データを取得し、シフトレジスタ群１０１を構成するｎ個のシフトレジスタの各段における測定対象データのトグル位置を検出し、この検出された各段におけるトグル位置に基づいてデータ位相品質を測定する。 （もっと読む）

【課題】リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、他の可変遅延回路のリセット動作時の雑音干渉による遅延時間の変動を防ぎ、高集積、低消費電力、高分解能、高精度なスキュー調整回路を実現すること。
【解決手段】リセット動作時に大きな雑音を発生する可変遅延回路を用いたスキュー調整回路において、全ての可変遅延回路の遅延発生動作が終了してから全ての可変遅延回路のリセット動作を行うことを特徴とするもの。 （もっと読む）

【課題】高速ＩＦ回路に対して安定して高精度のＡＣタイミングテストを行う。
【解決手段】測定装置であって、それぞれへの入力遅延選択信号に従って、それぞれへの入力信号を遅延させて出力する複数の入力遅延調整部と、それぞれへの出力遅延選択信号に従って、前記複数の入力遅延調整部から出力された信号のうち対応する信号を遅延させて出力する複数の出力遅延調整部とを有する。 （もっと読む）

【課題】データのセットアップ・ホールド特性の測定系による誤差を低減し、より正確なセットアップ・ホールド特性を測定できる半導体装置の提供。
【解決手段】入出力端子からデータストローブ信号を受ける初段回路ＳＩからの出力信号ＩＤＱＳと、入力端子からデータマスク信号を受ける初段回路ＭＩからの出力信号ＩＤＭを、第１、第２の入力にそれぞれ受け、制御信号に基づき、第１、第２の入力に受けた信号を第１、第２の出力ＤＱＳＩ、ＤＭＩからそのまま出力するか、又は、受けた信号を入れ替えて第２、第１の出力から出力する信号セレクタ回路ＳＥＬと、データ端子からデータ信号を受ける初段回路ＤＩからの出力信号を受けるバッファ回路ＢＦと、バッファ回路からの信号をラッチするデータラッチ回路ＤＬＤと、を備え、データラッチ回路ＤＬＤは、信号セレクタ回路ＳＥＬの第１の出力ＤＱＳＩからの信号を、ラッチタイミング信号として入力する。 （もっと読む）

【課題】集積回路における遅延発生の有無をデジタル的に、且つ迅速に検出することが可能な遅延検査方法および遅延検出用回路を提供する。
【解決手段】信号遅延検出用回路は、少なくとも１つの信号伝播遅延回路１と、信号伝播遅延回路から出力された信号Ｂと、信号伝播遅延回路１の入力部から分岐した信号伝達経路を通過した信号Ｃとを受けて信号を出力する排他的論理和回路Ｃとを有する遅延検出用ユニットを１つまたは複数備えている。排他的論理和回路Ｃから出力されるデジタル信号を用いて信号伝播遅延回路１における異常の有無を判定する。 （もっと読む）