半導体部品の製造方法は、半導体基板（２１０、５１０）を提供するステップと、半導体基板に溝（１３０、４３０）を形成して、その溝により互いに分離された複数の活性化領域を形成するステップと、溝の一部の下方の半導体基板に埋め込み層（２４０、７５０）を形成するステップであって、埋め込み層が溝と少なくとも部分的に接するステップと、埋め込み層の形成後に、溝に絶縁材料（１３３、８１０）を析出させるステップと、複数の活性化領域の一つにコレクタ領域（１５０，９５０）を形成するステップであって、コレクタ領域が埋め込み層との接触部を形成するステップと、複数の活性化領域の一つを覆うベース構造を形成するステップと、複数の活性化領域の一つを覆うエミッタ領域を形成するステップとを含む。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

バイポーラデバイスにおいてエピタキシャルベース層を形成する方法。同方法は：活性シリコン領域（１０）に隣接したフィールドアイソレーション酸化物領域（１２）を有する構造を提供するステップと；前記フィールドアイソレーション酸化物領域（１２）上に窒化シリコン／シリコン積層（１４，１６）を形成するステップであって、前記窒化シリコン／シリコン積層（１４，１６）はシリコンの上位層（１４）と窒化シリコンの下位層（１６）とを含む、前記ステップと；階段状シード層を形成するために前記窒化シリコン／シリコン積層（１４，１６）にエッチングを実行するステップであって、前記窒化シリコンの下位層がエッチングされると同時に前記シリコンの上位層が横方向にエッチングされる、前記ステップと；前記階段状シード層および活性領域（１０）とにわたってＳｉ／ＳｉＧｅ／Ｓｉ積層（２０）を成長させるステップと；含む。
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この集積回路（１）は、シリサイド化部（１２２）及び非シリサイド化部（１２３）を有する第１のシリコン層（１２０）を有する抵抗素子などの電気的装置（２）と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲート堆積部などの他の電気的装置（３）とを有する。他の電気的装置（３）は、誘電層厚さ（Ｄ）を有する誘電層（１３０）を有する。電気的装置（２）の非シリサイド化部（１２３）は、誘電層厚さ（Ｄ）を有する他の誘電層（１３１）により被覆され、シリサイド化部（１２２）は、他の誘電層（１３１）により被覆されない。このような集積回路（１）は、リソグラフィ工程数の少ない本発明による方法によって形成可能となる。

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例示的一実施例によれば、基板上に位置するＢｉＦＥＴは、基板の上に位置するエミッタ層部分を含み、エミッタ層部分は第１のタイプの半導体を含む。ＨＢＴはエッチストップ層の第１の部分をさらに含み、エッチストップ層の第１の部分はＩｎＧａＰを含む。ＢｉＦＥＴは基板の上に位置するＦＥＴをさらに含み、ＦＥＴはソース領域およびドレイン領域を含み、エッチストップ層の第２の部分はソース領域およびドレイン領域の下に位置し、エッチストップ層の第２の部分はＩｎＧａＰを含む。ＦＥＴはエッチストップ層の第２の部分の下に位置する第２のタイプの半導体層をさらに含む。エッチストップ層はＦＥＴの線形性を増大させ、ＨＢＴの電子の流れを低下させない。
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電源制御装置システム（２５）は、電源制御装置システム（２５）のスタートアップ動作を制御するために２つの別個の電流を使用する。２つの電流は、電源制御装置システム（２５）の動作を抑止するために接地に分流され、２つの電流のうちの１つは電力消散を最小限にするためにディセーブルにされる。２つの独立した制御電流は、２つの別個の制御信号（２３、２４）に応答して、マルチ出力電流高電圧装置（１２）によって生成される。
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半導体部品は、半導体基板（１１０）と、半導体基板の上方のエピタキシャル半導体層（１２０）と、エピタキシャル半導体層内のバイポーラトランジスタ（７７０、８７０）と、エピタキシャル半導体層内の電界効果トランジスタ（７８０、８８０）とを含む。エピタキシャル半導体層の一部によって、バイポーラトランジスタのベースと電界効果トランジスタのゲートとが形成され、エピタキシャル半導体層のその一部は実質的に均一なドーピング濃度を有する。同じまたは他の実施形態においては、エピタキシャル半導体層の異なる部分によって、バイポーラトランジスタのエミッタと電界効果トランジスタのチャネルとが形成され、エピタキシャル半導体層のその異なる部分はエピタキシャル半導体層の一部の実質的に均一なドーピング濃度と同じかまたは異なる実質的に均一なドーピング濃度を有する。
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【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。
【解決手段】半導体基板３０の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタ１０１が形成されてなる半導体装置１００であって、第1電極が、主面上に形成された層間絶縁膜４３を介して、主面側の半導体基板３０表層部に形成された拡散領域４１，４２，４８に接続する第１金属層４４からなり、裏面側には、半導体基板３０の内部に向かってトレンチ３５が形成され、第２電極が、トレンチ内に形成され、トレンチ３５によって露出された半導体基板３０内の半導体層３３に接続する第２金属層３７からなる半導体装置１００とする。 （もっと読む）

【課題】 半導体基板上のパターン密度の疎密によるトランジスタ特性のばらつきを抑制する。
【解決手段】 半導体基板１上の正規のＰｏｌｙ−Ｒ１２等の回路素子に加えて、回路素子のパターン密度が均一になるように、半導体チップ内のほぼ全面にわたって、ダミーの機能素子となるＰｏｌｙ−Ｒ１２ａのパターンを配置する。さらに、このダミー用のＰｏｌｙ−Ｒ１２ａを、アルミ被りによる抵抗値の変動を抑制するためにＬＰ−ＳｉＮ膜１７に覆われた構造とし、アルミ配線による抵抗値の変動を抑えるとともに、パターン密度の疎密による抵抗値、トランジスタ特性の変動を低減する。これにより、パターン密度の疎密によるトランジスタ特性のばらつきをなくし、さらに、アルミ被りによるＰｏｌｙ−Ｒへの影響や、赤外線吸収の素子疎密によるウェーハ内温度差を抑制する。 （もっと読む）