【課題】非単結晶Ｓｉ薄膜と単結晶Ｓｉ薄膜デバイスとを形成し、高性能なシステムを集積化した半導体装置の製造方法を提供する。
【解決手段】絶縁基板２上に、単結晶Ｓｉ薄膜トランジスタ１６ａと非単結晶Ｓｉ薄膜トランジスタ１ａとが形成された半導体装置２０の製造方法において、表面に酸化膜、ゲートパターン、不純物イオン注入部が形成された後に平坦化されており、所定の深さに所定の濃度の水素イオンが注入された水素イオン注入部１５を備えた単結晶Ｓｉ基板１０ａを熱処理によって絶縁基板２上に接合し、さらに水素イオン注入部１５において熱処理により劈開剥離した後、非晶質Ｓｉ薄膜５を形成する。 （もっと読む）

【課題】面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供する。
【解決手段】入力端子１１及び出力端子２１を有する高周波信号の処理部と、スパイラルをなして連続したｐ側領域であるスパイラル状ｐ側領域１７、スパイラル状ｐ側領域１７と同様形状をなして連続したｎ側領域であるスパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合した同様形状のスパイラルをなして連続したｐｎ接合を有し、スパイラルの一端部となるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部となるスパイラル状ｐ側領域１７の端部が接地端子に接続されたＥＳＤ保護素子とを備えている。 （もっと読む）

【課題】バイポーラトランジスタ構造を有する静電破壊保護素子のホールド電圧を従来に比して高くするとともに、当該素子のサイズを抑える技術を提供することを目的とする。
【解決手段】エピタキシャル層２の表面にベース領域（Ｐ不純物層４）が形成され、Ｐ不純物層４の表面にエミッタ領域（Ｎ＋不純物層５）が形成され、エピタキシャル層２とＮ＋不純物層６とから成るコレクタ領域が構成されている。ベース電極８とベース領域（Ｐ不純物層４）の接続部が、ベース領域（Ｐ不純物層４）のコレクタ電極１０側の端部とエミッタ領域（Ｎ＋不純物層５）との間に位置する。つまり、コレクタ・ベース・エミッタの順で各電極が構成されている。ベース電極８とエミッタ電極９とは不図示の配線を介して接続されている。また、エピタキシャル層２を複数の島領域に分離するためのＰ＋分離層１１が形成されている。 （もっと読む）

【課題】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、素子面積を縮小することを目的とする。
【解決手段】 エミッタ-ベース間に発生する順方向電圧の温度特性を利用するバイポーラトランジスタにおいて、第二の導電型であるベース電極用高濃度不純物領域と、第一の導電型であるコレクタ電極用高濃度不純物領域とを直接に接触させ、不要な分離領域を形成しないことで素子面積を縮小する。 （もっと読む）

【課題】 高い耐圧性と低いオン抵抗を実現する両導電型能動素子を備えた集積型半導体装置を提供する。
【解決手段】 半導体装置において、一導電型を有するシリコン基板を保持基板とし、保持基板の上に、埋め込み絶縁膜と、半導体層とを有するＳＯＩ基板の半導体層に、電子及び正孔をそれぞれ主キャリアとするコンプリメンタリ型能動素子が集積される。能動素子に印加した電圧が横方向に印加される一導電型の不純物層の近傍に、埋め込み絶縁膜を介して一導電型を有する保持基板内に対向して配置される逆導電型の領域が設けられ、一導電型を有する保持基板と逆導電型の領域との間に、電源電圧に相当する電圧が逆バイアスで印加され、保持基板と前記埋め込み絶縁膜との界面に空乏層が広がる。 （もっと読む）

【課題】 複数個の半導体素子を備えている半導体装置において、その半導体装置のサイズを小さくする技術を提供する。
【解決手段】 不純物注入工程では、半導体基板９の表面にｎ型半導体領域１３とｐ型半導体領域１４が隣接して出現する関係に不純物の注入範囲を管理して、不純物を半導体基板９に注入する。熱処理工程では、半導体基板９を加熱して半導体基板９に注入した不純物１２、１４を活性化する。トレンチ形成工程では、半導体基板９の表面に隣接して出現しているｎ型半導体領域１３とｐ型半導体領域１４の双方を分断して一巡するととともに半導体基板９の表面から半導体基板９の裏面に向けて不純物の注入範囲１２、１４を貫通する深さにまで伸びているトレンチ１５を形成する。絶縁膜形成工程では、トレンチ１５内に絶縁膜を形成する。 （もっと読む）

【課題】 コレクタ・エミッタ間の耐圧が異なる複数のバイポーラトランジスタを同一基板上に容易に混載可能な技術を提供ことにある。
【解決手段】 同一基板上に高周波バイポーラトランジスタと高耐圧バイポーラトランジスタとを混載した半導体装置において、高周波バイポーラトランジスタと高耐圧バイポーラトランジスタは、同一膜厚のエピタキシャル成長層上に形成されており、また、同一プロセスにより形成された同一の不純物プロファイルを持つ埋め込みコレクタ領域を備えた構造であり、高周波バイポーラトランジスタのベース直下には埋め込みコレクタ領域が存在し、高耐圧バイポーラトランジスタのベース直下には埋め込みコレクタ領域及びＳＩＣ領域が存在せずに、高耐圧バイポーラトランジスタのベース領域とコレクタプラグ領域との距離が高周波バイポーラトランジスタの同距離と比べて等しいか大きいことを特徴としている。 （もっと読む）

【課題】高特性の合併したバイポーラ回路とＣＭＯＳ回路とをＣＭＯＳ処理工程だけのコストで製造する方法および回路を提供する。
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。 （もっと読む）

【課題】電流利得が高いトランジスタ素子を提供する。
【解決手段】基板２上にヘテロバイポーラトランジスタ３が形成され、該ヘテロバイポーラトランジスタ３上に高電子移動度トランジスタ４が形成されたトランジスタ素子１において、上記ヘテロバイポーラトランジスタ３のベース層８の層厚が１２０ｎｍ以上である。 （もっと読む）

【課題】チップ面積を従来に比して小さくすることが可能な、半導体素子の分離技術を提供することを目的とする。
【解決手段】Ｎ−半導体層３の表面にＮ＋半導体層４、Ｐ半導体層５，Ｎ＋半導体層６を形成する。次に、Ｎ＋半導体層４の内側に開口部を有するレジスト層７を形成する。次に、当該レジスト層７をマスクとして半導体基板１を選択的にエッチングしてＮ＋半導体層４を分断する溝８を形成する。分断されたＮ＋半導体層４をＮ＋半導体層４ａ，４ｂとする。次に、溝８の内部をシリコン酸化膜等の絶縁膜９で埋設する。次に、Ｐ半導体層５（ベース領域），Ｎ＋半導体層６（エミッタ領域），Ｎ＋半導体層４ａ，４ｂ（コレクタ領域）、の各表面に至るコンタクトホールを有するシリコン酸化膜１０を形成する。次に、各コンタクトホール内にベース電極１１，エミッタ電極１２，コレクタ電極１３を形成する。 （もっと読む）

【課題】半導体基板の中の不純物領域を熱拡散する際に、その横方向拡散を抑制して半導体集積回路の微細化を実現する。
【解決手段】絶縁膜２上に第２のホトレジスト５を形成する。第２のホトレジスト５は、Ｐ型の不純物領域４の両側に、Ｐ型の不純物領域４に部分的にオーバーラップする領域に第２の開口部Ｋ２を有するように形成される。第２のホトレジスト５をマスクとして、絶縁膜２をエッチングし、更にその下の半導体基板１の表面をエッチングすることで、Ｐ型の不純物領域４を部分的に除去する。そして、第２のホトレジスト５をマスクとして、Ｐ型の不純物領域４が除去された半導体基板１の表面に、リン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域４に隣接したＮ型の不純物領域６を形成する。その後、第２のホトレジスト５を除去した後に、Ｐ型の不純物領域４及びＮ型の不純物領域６の熱拡散を行う。 （もっと読む）

【課題】半導体基板の中に分離領域を熱拡散により形成する際に、その横方向拡散を抑制して、半導体集積回路の微細化を実現する。
【解決手段】第３のホトレジスト２４をマスクとして、第３の開口部Ｋ３から、ボロン（Ｂ＋）をエピタキシャル層２１にイオン注入してＰ型の不純物領域２５を形成する。そして、シリコン酸化膜２３上に、Ｐ型の不純物領域２５と部分的にオーバーラップする領域に第４の開口部Ｋ４（リン注入領域）を有する第４のホトレジスト２６を形成する。第４のホトレジスト２６をマスクとして、Ｐ型の不純物領域２５が除去されたエピタキシャル層２１の表面にリン（Ｐ＋）をイオン注入して、Ｐ型の不純物領域２５に隣接したＮ型の不純物領域２８を形成する。その後、熱拡散を行うことにより、エピタキシャル層２１の中にＰ型の上分離領域２９が形成され、この上分離領域２９と下分離領域２２とは連結されて分離領域３０が形成される。 （もっと読む）

【課題】バイポーラトランジスタを含む半導体装置において、耐圧を向上させる。
【解決手段】バイポーラトランジスタを含む半導体装置１００において、ベース領域を、第１のベース領域１１４およびその周囲に設けられ、第１のベース領域１１４よりも不純物濃度の低い第２のベース領域１１６の二層構造とする。第２のベース領域１１６は、第１のベース領域１１４よりも浅く形成されている。 （もっと読む）

【課題】 ボディ領域の導電型とベース領域の導電型が異なるユニポーラトランジスタとバイポーラトランジスタを同一の半導体基板に簡単に作り込む。同一深さでの不純物イオンの注入密度が場所によって相違する不純物注入パターンを一度の不純物注入工程で得る。
【解決手段】 活性層１４の第１区画領域２０にはｐ型の深層７ａをリサーフ領域２７とするとともにｎ型の浅層６ａをドリフト領域２６とするユニポーラ型の半導体素子２が形成されており、第２区画領域４０にはｐ型の深層７ａを埋め込みコレクタ領域４７とするとともにｎ型の浅層６ａをベース領域４６とするバイポーラ型の半導体素子４が形成されている。同一深さでの不純物イオンの注入密度が場所によって相違する注入パターンを形成するために、一方の領域にフィールド酸化膜を形成しておいて両領域に同時に不純物イオンを注入する。 （もっと読む）

【課題】可制御電流が大きく、低損失のパワー半導体装置に適したアセンブリ構造を提供すること。
【解決手段】金属基板１２５と、絶縁板１２６と、金属膜７とを備える。金属基板１２５上に、ワイドギャップ半導体層からなるバイポーラスイッチング素子２０を備える。金属膜７上に、ｎ型ワイドギャップ半導体層を含むダイオード素子１３を備える。バイポーラスイッチング素子２０の低電位側の主電極３２は、金属基板１２５に直接に半田付けされている。一方、バイポーラスイッチング素子２０の高電位側の主電極２９は、金属膜７に配線３４、７ａを介して電気的に接続されている。ダイオード素子１３の低電位側の主電極３２は、金属膜７に直接に半田付けされている。一方、ダイオード素子１３の高電位側の主電極６は、金属基板１２５に配線８を介して電気的に接続されている。 （もっと読む）

【課題】オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供する。
【解決手段】この半導体装置１は、ｎ⁺型のシリコン基板２と、シリコン基板２上に配置されたｐ型の半導体層３と、半導体層３上に配置され、複数のトレンチ４ａを有するとともに、隣接するトレンチ４ａ間の各領域がチャネル１０となるｎ型の半導体層４と、半導体層４のトレンチ４ａに配置された埋め込み電極６とを備え、シリコン基板２、半導体層３および半導体層４により、バイポーラトランジスタが形成されており、埋め込み電極６が負電位である場合に、トレンチ４ａから隣接するトレンチ４ａにわたって空乏層１１が形成されることにより、チャネル１０がオフ状態となり、埋め込み電極６が正電位である場合に、隣接するトレンチ４ａ間の全ての領域において、空乏層１１が形成されないことにより、チャネル１０がオン状態となる。 （もっと読む）

【課題】 ＣＭＯＳ集積回路（ＩＣ）のための静電放電（ＥＳＤ）保護デバイスとして用いるのに適した電流制御シリコン・オン・インシュレータ（ＳＯＩ）デバイスを提供すること。
【解決手段】 垂直型シリコン制御整流器（ＳＣＲ）、垂直型バイポーラ・トランジスタ、垂直型キャパシタ、抵抗器及び／又は垂直型ピンチ抵抗器のようなデバイスを有するシリコン・オン・インシュレータ（ＳＯＩ）集積回路（ＩＣ）チップ、及びそれらのデバイスを作製する方法である。デバイスは、ＳＯＩ表面層及び絶縁体層を通って基板に達するシード孔内に形成される。例えばＮ−型埋め込み拡散部が、基板内のシード孔を通って形成される。ドープされたエピタキシャル層が、埋め込み拡散部上に形成され、このドープされたエピタキシャル層は、例えばＰ−型層及びＮ−型層などの多数のドープ層を含むことができる。ドープされたエピタキシャル層上に、例えばＰ−型のポリシリコンを形成することができる。コンタクト・ライナ内に、埋め込み拡散部へのコンタクトが形成される。 （もっと読む）

【課題】コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】半絶縁性ＧａＡｓ基板１０１の第１領域上に形成されたＨＢＴと、半絶縁性ＧａＡｓ基板１０１の第２領域上に形成されたＨＦＥＴとを備え、ＨＢＴは、第１領域上に順次形成された、第１導電型のエミッタ層１０３、エミッタ層１０３よりバンドギャップの小さい第２導電型のベース層１０４、第１導電型又はノンドープのコレクタ層１０５、及びコレクタ層１０５より高不純物濃度の第１導電型のサブコレクタ層１０６を有し、ＨＦＥＴは、エミッタ層１０３の一部により構成された電子供給層１１０と、電子供給層１１０の下方に形成されたチャネル層１０２とを有する。 （もっと読む）

【課題】同一半導体基板上にフォトダイオードとトランジスタとを混載した半導体装置の動作速度の更なる高速化と、フォトダイオードにおけるパルスの応答遅延の改善を図る。
【解決手段】第一導電型の半導体基板と、この半導体基板上に形成された第一導電型のエピタキシャル層と、第一導電型のエピタキシャル層上に形成された第二導電型のエピタキシャル層と、第一導電型のエピタキシャル層内に形成された第二導電型のコレクタ領域を有するトランジスタと、第一導電型のエピタキシャル層上に第二導電型の半導体領域を形成してなるフォトダイオードとを有する半導体装置において、コレクタ領域の下方における半導体基板表面の不純物濃度を、コレクタ領域と第一導電型のエピタキシャル層との接合により生じる空乏層の下端が半導体基板に達する不純物濃度とし、フォトダイオードの下方における半導体基板に、トラップ準位を形成した。 （もっと読む）

【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。
【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。 （もっと読む）